WO2011000257A1 - 一种并行帧同步的扰码装置及其解扰码装置 - Google Patents

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WO2011000257A1
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pseudo
data
random sequence
scrambling
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PCT/CN2010/073769
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French (fr)
Inventor
时立峰
郭从尧
Original Assignee
中兴通讯股份有限公司
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
    • H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling

Definitions

  • the invention relates to a frame synchronization scrambling code technology and a descrambling code technology in a communication protocol, in particular to a scrambling device for parallel frame synchronization in a synchronous digital transmission system (SDH)/fiber synchronous network (SONET) and its descrambling Code device.
  • SDH synchronous digital transmission system
  • SONET fiber synchronous network
  • the receiving end uses the 1/0 change on the line to recover the receiving clock of the line through the phase-locked loop, realizes bit synchronization, and transmits the synchronization information through the frame flag, thereby realizing frame synchronization and thus byte synchronization. Only when bit synchronization and frame synchronization are implemented, the receiving end can correctly extract valid user data.
  • the user information that needs to be transmitted during the communication process is ever-changing. If the user data contains a long sequence of 0 or even 1 connection, the receiving phase-locked loop may lose lock and enter the hold state, and the clock quality will be degraded, resulting in data recovery. There is a problem of error or even error. If the user data contains the same information as the frame flag, the receiving frame synchronization state machine may enter an error state or repeatedly oscillate during initialization, and there is a problem that correct frame synchronization cannot be performed.
  • Scrambling codes are techniques commonly used in digital communications. The purpose is to make the data transmitted on the digital lines random, so that the above problems can be effectively avoided.
  • the randomized line data can ensure that there is enough 1/0 change on the line to recover the clock, and try to avoid the frame flag in the user information field.
  • the scrambling code implementation performs a linear operation on the pseudo-random sequence and the information to be transmitted, and generates the scrambled data, that is, the pseudo-random sequence generator is used to generate the randomization effect of the output line data; the receiving end uses the same pseudo-random sequence. In the opposite operation, the original data, that is, the process of descrambling, can be recovered.
  • the scrambling code can be implemented in software or hardware.
  • the pseudo-random sequence is usually composed of a pseudo-random code (M) sequence.
  • M pseudo-random code
  • the pseudo-random sequence refers to a string of numbers generated by an arithmetic operation according to a certain calculation function, and the number of strings is a string of numbers close to a sequence of random numbers.
  • a binary sequence is typically generated from a pseudo-random sequence for scrambling/descrambling calculations.
  • the frame synchronization scrambling code at the transmitting end, XORs the transmitted data information with an M sequence to ensure that the transmitted sequences 1 and 0 after the scrambling are randomly changed.
  • the same M sequence is used to inversely calculate the received information stream to recover the original information stream.
  • Frame Synchronization Scrambling Code The state information of the M sequence needs to be transmitted.
  • the transmission domain SDH system uses A1A2 as a frame synchronization pattern, also called a framing byte, to achieve frame synchronization between the transmitting and receiving parties.
  • the synchronization signal is also used as the synchronization information of the self-synchronizing scrambling/descrambling circuit.
  • the scrambling circuit and the descrambling circuit are both set to 1, and the initial value is returned to the initial state of all ones, and
  • the scrambling code is started at the same position, and the scrambling code is started after the first line segment overhead to ensure synchronization between the transmitting end and the receiving end.
  • the first is to express the scrambling code formula in a serial circuit manner, and then decompose the parallel bit stream into superposition of each single-bit serial scrambling code, and use the matrix method or directly perform iterative calculation.
  • To obtain the circuit structure of parallel scrambling/descrambling For different parallel input bit widths, separate calculations are needed to obtain the corresponding parallel scrambling/descrambling circuit structure. After the parallel bit width becomes larger, such as 256 bits or more, cumbersome iterative derivation and combined logic are required.
  • the link which results in a large delay of the circuit, may not meet the required processing frequency of the parallel signal, and is not suitable for high-speed circuits of 40G or more.
  • the parallel bit stream is a kind of parallel data, and the parallel data is distinguished from the serial data, so-called serial data refers to: data processed according to a single bit; so-called parallel data refers to: data processed according to multiple bits.
  • Serial data is transmitted on the communication line, but in the processing of the chip, successive n bits are intercepted in the serial data for processing, that is, the serial data is converted into n-bit parallel data.
  • the existing serial/parallel conversion refers to the meaning here.
  • the disadvantages of using the existing parallel scrambling/descrambling circuit are: On the one hand, for different parallel data input bit widths, it is necessary to separately design corresponding parallel scrambling/descrambling circuit structures, universally applicable. The range is small, it is not universal, which is not conducive to popularization. On the other hand, the M sequence that is not preset is required to perform real-time operation with parallel data. The input bit width of parallel data is larger, and the iteration used for real-time operation is The more complicated, the computational complexity of this iterative real-time operation is 4 ⁇ , resulting in slow operation, resulting in low efficiency and low processing frequency of the parallel scrambling/descrambling circuit. Summary of the invention
  • the main object of the present invention is to provide a scrambling device for parallel frame synchronization and a descrambling device thereof, which can respectively implement scrambling code and decoding, and are not only suitable for parallel data of various input bit widths, and have versatility. , using the promotion; and reducing the computational complexity, improving the working efficiency and processing frequency of the scrambling device and its descrambling device.
  • a scrambling device for parallel frame synchronization comprising: a storage unit, a control unit, and an exclusive OR unit;
  • control unit configured to sequentially read a pseudo-random sequence in the storage unit, and obtain content corresponding to the parallel data in the pseudo-random sequence
  • a storage unit configured to store the pseudo random sequence preset, and the pseudo random sequence And inputting an exclusive OR unit corresponding to the parallel data;
  • an exclusive OR unit configured to perform an exclusive OR process on the parallel data sequentially input from the pseudo random sequence acquired from the storage unit, and output the scrambled data.
  • the content corresponding to the parallel data in the pseudo-random sequence is specifically: the Q-bit content corresponding to the parallel data in the pseudo-random sequence; the pseudo-random in a state where the bit width of the parallel data is Q
  • the length of the sequence is TXQ, which is composed of a pseudo-random code M sequence of Q bits; wherein T is a repeated cycle period of the M sequence.
  • the control unit is further configured to cycle according to the T under the control of the frame synchronization signal, and sequentially acquire the M sequence of the Q bits corresponding to the parallel data in the pseudo random sequence.
  • the XOR unit is further configured to perform XOR processing on the parallel data sequentially input with the M sequence of the Q bit corresponding to the parallel data in the pseudo random sequence until the completion of the TXQ The traversal of the M sequence of bits.
  • the control unit is specifically an address generator; the storage unit is specifically an M sequence generator.
  • a descrambling code device for parallel frame synchronization comprising: a storage unit, a control unit, and an exclusive OR unit;
  • control unit configured to sequentially read the pseudo random sequence in the storage unit, and obtain content corresponding to the scrambled data in the pseudo random sequence
  • a storage unit configured to store the pseudo-random sequence set in advance, and input content corresponding to the scrambled data in the pseudo-random sequence into an exclusive OR unit;
  • an XOR unit configured to perform XOR processing on the scrambled data sequentially input from the content corresponding to the scrambled data in the pseudo random sequence acquired from the storage unit, and output the descrambled Obtained parallel data.
  • the content corresponding to the scrambled data in the pseudo-random sequence is specifically: the pseudo-random sequence corresponds to the scrambled data in a state where the bit width of the data after the scrambling code is Q. Q bit content;
  • the pseudo random sequence has a length T x Q and is composed of M sequences of Q bits; wherein T is a repeated cycle period of the M sequence.
  • the control unit is further configured to, according to the T, perform a loop according to the T synchronization, and sequentially acquire the M sequence of the Q bit corresponding to the scrambled data in the pseudo random sequence.
  • the XOR unit is further configured to sequentially perform the X-sequence data of the Q-bit corresponding to the scrambled data in the pseudo-random sequence. Processing until the traversal of the M sequence of T x Q bits is completed.
  • the control unit is specifically an address generator; the storage unit is specifically an M sequence generator.
  • the invention realizes a scrambling device for parallel frame synchronization and a descrambling device thereof, which can respectively implement scrambling code and decoding.
  • the device includes a control unit for using a pseudo random sequence in the storage unit. Performing sequential reading, and acquiring content corresponding to the parallel data in the pseudo-random sequence; the storage unit is configured to store the pre-set pseudo-random sequence, and input the content corresponding to the parallel data in the pseudo-random sequence into the exclusive OR unit; The unit is configured to sequentially process the parallel data sequentially input, and sequentially perform XOR processing on the content corresponding to the parallel data in the pseudo random sequence acquired from the storage unit, and then output the scrambled data.
  • the XOR unit for performing XOR processing on the scrambled number of the sequential input, and outputting Parallel data obtained after descrambling.
  • the scrambling code and decoding of the parallel frame synchronization can be respectively realized, and the arbitrary bit width is realized.
  • the scrambling/descrambling of parallel frame synchronization is not only suitable for parallel data of various bit widths, but also has universality and utilization, and reduces computational complexity, and improves the work of the scrambling device and its descrambling device. Efficiency and processing frequency.
  • the combination logic is less, the implementation is simple, and the processing delay is less, which is more suitable for parallel scrambling and descrambling codes with large bit width and high speed.
  • FIG. 1 is a schematic structural diagram of a scrambling device/descrambling code device for parallel frame synchronization according to the present invention
  • FIG. 2 is a schematic structural diagram of an embodiment of a scrambling device/descrambling code device for parallel frame synchronization according to the present invention
  • Fig. 3 is a block diagram showing the configuration of an embodiment of a 256-bit parallel scrambling device/descrambling code device for an STM-256 signal.
  • DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The basic idea of the present invention is: When used as a scrambling device, after the parallel data is input into the scrambling device, the control unit reads the content corresponding to the parallel data in the pseudo-random sequence from the storage unit; The data in the unit is different or different, and the scrambled data is obtained.
  • the input is the scrambled data
  • the control unit reads the content corresponding to the scrambled data in the pseudo-random sequence from the storage unit, and performs XOR with the scrambled data.
  • the XOR processing is performed in the unit to obtain the descrambled parallel data code stream.
  • the present invention When used as a scrambling device or a descrambling device, it is composed of three functional units, an exclusive OR unit, a control unit, and a storage unit.
  • the pre-set pseudo-random sequence stored in the storage unit is the same whether used as a scrambling device or a descrambling device; control at the control unit Under the system, the data sequentially read from the storage unit is the same, that is, when the XOR processing is performed in the XOR unit, a part of the contents of the pseudo random sequence used is the same.
  • the descrambling code device of the present invention can perform descrambling processing on the scrambled data processed by the scrambled device, thereby recovering the parallel data code of the original input scrambling device after the descrambling code processing. flow. Since the present invention is used as a scrambling device or a descrambling device, it is composed of three functional units, an exclusive OR unit, a control unit, and a storage unit. Therefore, in order to describe the cartridge, the system architecture of the device is represented by FIG. The specific implementation of each unit when used as a different device is separately explained.
  • a scrambling device for parallel frame synchronization includes: a storage unit, a control unit, and an exclusive OR unit.
  • the control unit is configured to sequentially read the pseudo-random sequence in the storage unit, and obtain content corresponding to the parallel data in the pseudo-random sequence.
  • the storage unit is configured to store a pre-set pseudo-random sequence, and input the content corresponding to the parallel data in the pseudo-random sequence into the exclusive OR unit.
  • the XOR unit is configured to, after sequentially processing, the parallel data sequentially input, and the XOR data corresponding to the parallel data in the pseudo random sequence acquired from the storage unit, and output the scrambled data.
  • the content corresponding to the parallel data in the pseudo-random sequence is specifically: Q-bit content corresponding to the parallel data in the pseudo-random sequence.
  • the pseudo-random sequence has a length of T x Q and is composed of M sequences of Q bits; where T is a repeated cycle of the M sequence.
  • the value of Q is related to the rate of serial data and the processing speed of the chip, for example, it can be 256 bits.
  • the present invention saves the pre-calculated pseudo-random sequence in the storage unit in advance.
  • the prior art pseudo-random sequence is not pre-calculated and stored, and is obtained by an instant operation. Therefore, the invention can reduce the computational complexity, so that the apparatus of the present invention processes the cartridge, has high processing efficiency, can be applied to a device having a larger bit width and a higher speed of parallel data; and does not limit the bit width of the parallel data.
  • the characteristic equation of the M sequence is more versatile and can be adapted to a variety of communication protocols.
  • the control unit is further configured to cycle according to T under the control of the frame synchronization signal, and sequentially acquire the M sequence of the Q bit corresponding to the parallel data in the pseudo random sequence.
  • the XOR unit is further configured to perform XOR processing on the sequentially input parallel data in sequence with the M sequence of the Q bit corresponding to the parallel data in the pseudo random sequence until the traversal of the M sequence of the TXQ bit is completed, and the output is disturbed.
  • the data after the code is further configured to perform XOR processing on the sequentially input parallel data in sequence with the M sequence of the Q bit corresponding to the parallel data in the pseudo random sequence until the traversal of the M sequence of the TXQ bit is completed, and the output is disturbed.
  • control unit is specifically an address generator;
  • storage unit is specifically an M sequence generator.
  • a descrambling code device for parallel frame synchronization comprising: a storage unit, a control unit, and acquiring content corresponding to the scrambled data in the pseudo-random sequence.
  • a storage unit configured to store a pre-set pseudo-random sequence, and input the content corresponding to the scrambled data in the pseudo-random sequence into the XOR unit.
  • the XOR unit is configured to perform XOR processing on the scrambled data sequentially input and the content corresponding to the scrambled data in the pseudo random sequence acquired from the storage unit, and output the parallel data obtained after the descrambling. .
  • the content corresponding to the parallel data in the pseudo random sequence is read from the storage unit, and the pseudo random sequence is read from the storage unit when used as the descrambling device.
  • the content corresponding to the data after the code is the same, so that the descrambling device of the present invention can perform descrambling processing on the scrambled data processed by the scrambled device, thereby After the descrambling code is processed, the parallel data code stream of the original input scrambling device is restored.
  • the pseudo-random sequence is followed by the scrambling code
  • the corresponding content of the data is specifically: the Q-bit content corresponding to the scrambled data in the pseudo-random sequence.
  • the pseudo random sequence has a length of T x Q and is composed of M sequences of Q bits; wherein T is a repeated cycle of the M sequence.
  • control unit is further configured to cycle according to T under the control of the frame synchronization signal, and sequentially acquire the M sequence of the Q bit corresponding to the scrambled data in the pseudo random sequence.
  • the XOR unit is further configured to perform XOR processing on the scrambled data sequentially input in sequence with the M sequence of the Q bit corresponding to the scrambled data in the pseudo random sequence until the completion of the T The traversal of the X-bit M sequence, outputting the parallel data obtained after descrambling.
  • control unit is specifically an address generator;
  • storage unit is specifically an M sequence generator.
  • the address generator and the M sequence generator involved in the present invention as a scrambling device or a descrambling device are as shown in Fig. 2.
  • the present invention includes the following:
  • the principle of the technical solution of the present invention is as follows:
  • the characteristic polynomial of the scrambling code is J 7 + X 6 + 1 , that is, a pseudo-random sequence of 2 7 -1 or 127-bit period is used.
  • the essence of the frame synchronization scrambling code is that in the order of data bit transmission, each data bit is XORed with the M sequence generator output bits and then transmitted on the communication line.
  • the descrambling circuit also XORs the scrambled data bits with the same M sequence generator output bits in a corresponding order to find the original data bit stream.
  • the M-sequence linear shift register will be assigned an initial value, typically giving an all-one value.
  • the M sequence has a repetition period of T, and each complete M sequence is M[0, T-1].
  • R sequence with a length of T x Q and a content of Q M sequences combined, that is:
  • R[0,TQ-1] ⁇ M[0,T-1] 0 , M[0,Tl] l5 M[0,T-1] 2 , M[0,T-1] 3 .... .
  • M[0,T-1] Q ⁇
  • the sequentially input Q-bit data bits are XORed with the corresponding Q-bit contents in the R sequence, that is, DR[0, Q-1], Di A R[Q , 2Q-l] , D 2 A R[2Q, 3Q-1] , ..., D T 1 A R[(T-1)Q, TQ-1] , all the contents of the R sequence are traversed once, A large scrambling cycle has been completed.
  • the next scrambling process is to repeat the above process until the scrambling of the current frame is completed.
  • the descrambling process and the scrambling process are handled in exactly the same way.
  • the parallel frame synchronization scrambling device/descrambling code device designed by the present invention is realized based on the above theoretical principle. As shown in Fig. 1, it is composed of three units: a control unit, a storage unit, and an exclusive OR unit, as shown in Fig. 1.
  • the control unit takes out a part of the content of the corresponding M sequence from the storage unit, and then differentiates in the XOR unit to obtain the scrambled data.
  • the input is scrambled data
  • the control unit extracts the same part of the M sequence from the storage unit and the scrambled data is XORed in the XOR unit to obtain descrambling.
  • Parallel data stream The parallel frame synchronization scrambling device/descrambling code device of the present invention does not limit the bit width of the input parallel data and the characteristic equation of the M sequence, and for the higher bit width and longer scrambling code sequence, only the control unit and the storage unit are added. Capacity and complexity.
  • the scrambling code and descrambling function can be realized at a lower rate, and is suitable for the SDH/SONET transmission system and other communication systems adopting the frame synchronization scrambling scheme.
  • the control unit in FIG. 1 may be specifically an address generator, and the storage unit may be specifically an M-sequence generator, as shown in FIG. 2, where the parallel data bit width q, M is the highest order of the characteristic equation of r.
  • the effective address line of the address generator output is r root, and the controlled address range is 1-2.
  • the address of the control output is 1 address, and then according to the beat of the input clock, the address is incremented by one at each valid data until the highest address is 2 7 -1 , and then returns to the 1 address, in turn cycle.
  • the M sequence generator is generally implemented by RAM or ROM, and the effective data space is q 2 r -1 bits.
  • the M sequence is in the order of bits generated by the pseudo-random code, starting from the M1 bit to the M2 bit, and sequentially filling, a total of The M sequences of q lengths are filled.
  • Each address output by the controller corresponds to a range of q bits, and the size of the 2-1 address space corresponds to q, corresponding to the complete q +1 sequence of 2-1 length.
  • the M sequence generator extracts the valid M sequence content from the index address, and performs exclusive processing with the input parallel data/scrambled data to obtain valid scrambled data. / Parallel data recovered after descrambling.
  • the system operates at a 155.52MHz clock frequency and implements scrambling with a 256-bit parallel width.
  • the M sequencer consists of a ROM, since the characteristic polynomial of the SDH scrambling code is
  • X 7 + X 6 + 1 uses a pseudo-random sequence of 2 7 -1, which is a 127-bit period, so its capacity is: (2 7 - 1 x 256 ) bits, 2 7 - 1 is the depth of the storage space; The width of the storage space, which contains 256 127-bit pseudo-random sequences.
  • M represents the entire 127-bit pseudo-random sequence
  • ml, m2, ... represent the content of the corresponding bit position of the pseudo-random sequence.
  • the deserializer performs clock recovery, synchronous acquisition, serial/parallel conversion, and outputs parallel data with a word width of 256 bits and a synchronous clock (CLK).
  • the deframer generates the first 256-bit word aligned frame sync indication signal and the 256-bit parallel data after frame synchronization in the STM-256 frame structure by detecting the A1A2 framing byte in the signal.
  • the address generator calculates the row and column address in the SDH frame structure, and obtains the scrambled ROM table address based on the row and column address. When the frame synchronization indication occurs, the row address and the column address point to the initial position of the frame structure, and the column address is incremented by 1 under the driving of the synchronization indication.
  • the column address points to the frame.
  • the first ⁇ ll of the structure, and the row address is incremented by 1.
  • the row address and the column address point to the beginning of the frame structure again.
  • the ROM table address points to address 0, since 9 x N bytes of the 1st line of the STM-N segment overhead are unscrambled, when the row address is 0 and the column address is > 9
  • the ROM table address starts to traverse the entire ROM periodically from the address ADDROxOO to ADDR0x7E, and simultaneously outputs the M-sequence content stored in the corresponding address ROM and the 256-bit parallel data to obtain the scrambled STM. -256 data frames, until the row address > 8 and the column address > 8639, the lookup table address is redirected to address 0. This completes the scrambling process of the entire frame, and the descrambling process is similar to the above scrambling code.

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Description

一种并行帧同步的扰码装置及其解扰码装置 技术领域
本发明涉及通讯协议中的帧同步扰码技术及解扰码技术的实现， 尤其 涉及一种同步数字传输体系 （SDH ) /光纤同步网络（SONET ) 中并行帧同 步的扰码装置及其解扰码装置。 背景技术
在数字通信中，接收端利用线路上的 1/0变化，通过锁相环进行线路的 接收时钟恢复， 实现比特同步， 并通过帧标志来传递同步信息， 从而实现 帧同步， 进而字节同步。 只有实现了比特同步和帧同步， 接收端才能正确 提取出有效的用户数据。 通信过程中需要传递的用户信息是***的， 如果用户数据含有过长的连 0或者连 1的序列， 将可能使接收锁相环失锁 而进入保持状态， 时钟质量下降， 导致数据恢复时会出现误码乃至错误的 问题； 如果用户数据中含有与帧标志相同的信息， 可能在初始化时使接收 帧同步状态机进入错误状态或者反复振荡， 存在无法进行正确的帧同步的 问题。
扰码是数字通信中常使用的技术， 其目的是使在数字线路上传送的数 据具有随机化特性， 从而能有效地避免上述问题。 随机化的线路数据， 既 可以保证线路上有足够的 1/0变化来恢复时钟，又可尽量避免用户信息域中 包含帧标志。 扰码实现都是将伪随机序列与需要传送的信息进行线形运算， 产生扰码后数据， 也就是利用伪随机序列发生器产生输出线路数据随机化 的效果； 接收端利用相同的伪随机序列进行相反运算， 就可以恢复出原有 数据， 即解扰的过程。 扰码可以用软件或者硬件实现。 但由于扰码要求实 时进行， 对于较高速链路， 扰码和解扰一般采用硬件电路实现。 其中，伪随机序列通常由伪随机码（M )序列构成。所谓伪随机序列指： 根据某种计算函数经过算术运算所产生的一串数， 这串数为接近随机数序 列的一串数。 在扰码 /解扰***中通常由伪随机序列产生二进制序列， 来进 行扰码 /解扰计算。
帧同步扰码， 在发送端， 将发送数据信息与一个 M序列异或， 保证扰 码后的发送序列 1和 0随机变化。 在接收端， 在相同位置开始， 用同样的 M序列对接收信息码流进行相反计算， 恢复出原始信息码流。 帧同步扰码 需要传递 M序列的状态信息，传输领域 SDH***使用 A1A2作为帧同步图 案， 也称为定帧字节， 来实现收发双方的帧同步。 同时， 该同步信号也被 用作自同步扰码 /解扰电路的同步信息， 在帧头处， 扰码电路和解扰码电路 都置位为 1 , 返回初始值为全 1的初始状态， 并在相同的位置开始扰码， 且 从第 1行段开销后开始扰码， 以保证发送端和接收端双方的同步。
由于技术的进步， 数据传输速率得以成倍提高， 而采用现有的串行方 式扰码与解扰处理需要工作于数据传输的线速度上， 以目前的 SDH传输系 统普遍采用的 2.5G的 STM-16、 10G的 STM-64、 甚至 40G的 STM-256的 工作速率为例， 这就要求扰码器的串行工作速率最高要达到 40Gbp/s, 这在 串行方式上进行是非常困难的。 因此， 必须利用并行扰码 /解扰电路， 通过 扩展位宽降低了工作频率， 使得扰码与解扰用器用低速电路即可实现。 其 中， STM是 Synchronous Transport Module的缩写， 是一种同步传输模块， STM-16、 STM-64、 STM-256分别表示不同型号的同步传输模块。
采用现有并行扰码 /解扰电路， 首先是把扰码公式用串行电路方式表现 出来， 然后把并行比特流分解为各个单比特串行扰码的叠加， 利用矩阵法 或者直接进行迭代计算来获得并行扰码 /解扰的电路结构。 对于不同的并行 输入位宽， 需要分别进行计算来获得相应的并行扰码 /解扰的电路结构。 在 并行位宽变大以后， 如 256位以上， 需要繁瑣的迭代推导和^艮长的组合逻 辑链路， 这导致电路的延迟很大， 有可能达不到并行信号的要求的处理频 率， 不适合 40G以上的高速电路。
其中， 并行比特流是一种并行数据， 并行数据区别于串行数据， 所谓 串行数据指： 按照单比特处理的数据； 所谓并行数据指： 按照多比特处理 的数据。 通信线路上传递的都是串行数据， 但是在芯片处理的时候， 都是 在串行数据中截取连续的 n个比特进行处理， 也就是说，把串行数据变成 n 位的并行数据。 现有的串并 /并串转换就是指这里的含义。
综上所述， 采用现有并行扰码 /解扰电路存在的缺点是： 一方面， 对于 不同的并行数据输入位宽， 需要分别设计相对应的并行扰码 /解扰的电路结 构， 普适范围小， 不具备通用性， 从而不利于推广使用； 另一方面， 未预 先设置好的 M序列需要与并行数据作即时运算，并行数据的输入位宽越大， 作即时运算所采用的迭代就越复杂， 这种迭代的即时运算的计算复杂度 4艮 高， 导致运算速度慢， 从而导致并行扰码 /解扰电路的工作效率和处理频率 低下。 发明内容
有鉴于此， 本发明的主要目的在于提供一种并行帧同步的扰码装置及 其解扰码装置， 能分别实现扰码和解码， 不仅适应于各种输入位宽的并行 数据， 具备通用性， 利用推广； 而且降低了计算复杂度， 提高了该扰码装 置及其解扰码装置的工作效率和处理频率。
为达到上述目的， 本发明的技术方案是这样实现的：
一种并行帧同步的扰码装置， 该装置包括： 存储单元、 控制单元和异 或单元； 其中，
控制单元， 用于对存储单元中的伪随机序列进行顺序读取， 并获取伪 随机序列中与并行数据相对应的内容；
存储单元， 用于存储预先设置的所述伪随机序列， 将所述伪随机序列 中与所述并行数据相对应的内容输入异或单元；
异或单元， 用于将顺序输入的所述并行数据， 依次与从存储单元获取 的所述伪随机序列中与并行数据相对应的内容作异或处理， 输出扰码后的 数据。
其中， 在所述并行数据的位宽为 Q的状态下， 所述伪随机序列中与并 行数据相对应的内容具体为：伪随机序列中与并行数据相对应的 Q位内容； 所述伪随机序列的长度为 T X Q, 由 Q位的伪随机码 M序列所构成； 其中， T为所述 M序列的重复循环周期。
其中， 所述控制单元， 进一步用于在帧同步信号的控制下， 按照所述 T 进行循环， 依次获取所述伪随机序列中与并行数据相对应的所述 Q位的 M 序列。
其中， 所述异或单元， 进一步用于将顺序输入的所述并行数据， 依次 与所述伪随机序列中与并行数据相对应的所述 Q位的 M序列作异或处理， 直至完成对 T X Q位的 M序列的遍历。
其中， 所述控制单元具体为地址发生器； 所述存储单元具体为 M序列 发生器。
一种并行帧同步的解扰码装置， 该装置包括： 存储单元、 控制单元和 异或单元； 其中，
控制单元， 用于对存储单元中的伪随机序列进行顺序读取， 并获取伪 随机序列中与所述扰码后的数据相对应的内容；
存储单元， 用于存储预先设置的所述伪随机序列， 将所述伪随机序列 中与扰码后的数据相对应的内容输入异或单元；
异或单元， 用于将顺序输入的所述扰码后的数据， 依次与从存储单元 获取的所述伪随机序列中与扰码后的数据相对应的内容作异或处理， 输出 解扰后获得的并行数据。 其中， 在所述扰码后的数据的位宽为 Q的状态下， 所述伪随机序列中 与扰码后的数据相对应的内容具体为： 伪随机序列中与扰码后的数据相对 应的 Q位内容；
所述伪随机序列的长度为 T x Q, 由 Q位的 M序列所构成； 其中， T 为所述 M序列的重复循环周期。
其中， 所述控制单元， 进一步用于在帧同步信号的控制下， 按照所述 T 进行循环， 依次获取所述伪随机序列中与扰码后的数据相对应的所述 Q位 的 M序列。
其中， 所述异或单元， 进一步用于将顺序输入的所述扰码后的数据， 依次与所述伪随机序列中与扰码后的数据相对应的所述 Q位的 M序列作异 或处理， 直至完成对 T x Q位的 M序列的遍历。
其中， 所述控制单元具体为地址发生器； 所述存储单元具体为 M序列 发生器。
本发明实现了并行帧同步的扰码装置及其解扰码装置， 能分别实现扰 码和解码， 就扰码装置而言， 该装置包括中的控制单元用于对存储单元中 的伪随机序列进行顺序读取， 并获取伪随机序列中与并行数据相对应的内 容； 存储单元用于存储预先设置的伪随机序列， 将伪随机序列中与并行数 据相对应的内容输入异或单元； 异或单元用于将顺序输入的并行数据， 依 次与从存储单元获取的伪随机序列中与并行数据相对应的内容作异或处理 后， 输出扰码后的数据。 就与其对应的解扰码装置而言， 解扰码装置中的 与扰码后的数据相对应的内容； 异或单元， 用于将顺序输入的扰码后的数 作异或处理后， 输出解扰后获得的并行数据。
采用本发明， 能分别实现并行帧同步的扰码和解码， 实现了任意位宽 的并行帧同步的扰码 /解扰， 不仅适应于各种位宽的并行数据， 具备通用性， 利用推广； 而且降低了计算复杂度， 提高了该扰码装置及其解扰码装置的 工作效率和处理频率。 与现有并行扰码 /解扰电路相比， 其组合逻辑少， 实 现筒单， 处理延迟少， 更适合大位宽和高速的并行扰码与解扰码。 附图说明
图 1为本发明并行帧同步的扰码装置 /解扰码装置的组成结构示意图； 图 2为本发明并行帧同步的扰码装置 /解扰码装置的一实施例的组成结 构示意图；
图 3为针对 STM-256信号的 256位并行扰码装置 /解扰码装置的一实施 例的组成结构示意图。 具体实施方式 本发明的基本思想是： 作为扰码装置使用时， 并行数据输入扰码装置 后， 由控制单元从存储单元中读取伪随机序列中与并行数据相对应的内容； 然后在异或单元中相异或， 得到扰码后的数据。 而作为解扰装置使用时， 输入的是扰码后的数据， 控制单元从存储单元中读取出伪随机序列中与扰 码后的数据相对应的内容， 与扰码后的数据在异或单元中做异或处理， 得 到解扰后的并行数据码流。 需要指出的是， 作为扰码装置使用时从存储单 元中读取伪随机序列中与并行数据相对应的内容， 与作为解扰装置使用时 从存储单元中读取出伪随机序列中与扰码后的数据相对应的内容， 这两部 分内容是相同的。
下面结合附图对技术方案的实施作进一步的详细描述。
本发明作为扰码装置或解扰码装置使用时， 都由异或单元、 控制单元、 存储单元这三个功能单元组成。 不论是作为扰码装置或解扰码装置使用时， 在存储单元中存储的预先设置的伪随机序列都是一样的； 在控制单元的控 制下， 从存储单元顺序读取的数据是相同的， 也就是说， 在异或单元中作 异或处理时， 所用到的伪随机序列中的一部分内容是相同的。 不同之处在 于， 作为扰码装置使用时， 输入异或单元的是并行数据， 经异或处理后输 出的是扰码后的数据； 而作为解扰码装置使用时， 输入异或单元的是并行 数据， 经异或处理后输出的是解扰码后的并行数据码流。 这样， 本发明的 解扰码装置， 才能对经扰码装置处理输出的扰码后的数据作解扰码处理， 从而， 经解扰码处理后， 恢复出原先输入扰码装置的并行数据码流。 由于 本发明作为扰码装置或解扰码装置使用时， 都由异或单元、 控制单元、 存 储单元这三个功能单元组成， 因此， 为了描述筒便， 都用图 1 表示装置的 ***架构， 并分别阐述作为不同装置使用时各个单元的具体实现。
如图 1 所示， 一种并行帧同步的扰码装置， 该装置包括： 存储单元、 控制单元、 异或单元。 其中， 控制单元用于对存储单元中的伪随机序列进 行顺序读取， 并获取伪随机序列中与并行数据相对应的内容。 存储单元用 于存储预先设置的伪随机序列， 将伪随机序列中与并行数据相对应的内容 输入异或单元。 异或单元， 用于将顺序输入的并行数据， 依次与从存储单 元获取的伪随机序列中与并行数据相对应的内容作异或处理后， 输出扰码 后的数据。
这里， 在并行数据的位宽为 Q的状态下， 伪随机序列中与并行数据相 对应的内容具体为： 伪随机序列中与并行数据相对应的 Q位内容。 伪随机 序列的长度为 T x Q, 由 Q位的 M序列所构成； 其中， T为 M序列的重复 循环周期。 就 Q而言， Q的取值与串行数据的速率及芯片处理速度相关， 比如可以为 256比特； 就 T而言， T的取值由 M序列的特征方程式决定， 当 M序列的特征方程式的最高阶为 r时， T=2 。 需要指出的是： 以下涉 及到的 Q和 T的取值也是这里的含义， 以下不作赘述。
可见， 由于本发明将预先算好的伪随机序列事先保存在存储单元中， 以便执行异或处理时直接取用； 而现有技术的伪随机序列并未预先算好以 及存储， 是通过即时运算取用的。 因此， 采用本发明能降低计算复杂度， 从而使本发明的装置处理筒单， 处理效率高， 可以适用于并行数据较大的 位宽和更加高速的装置； 而且不限定并行数据的位宽和 M序列的特征方程 式， 通用性更好， 能适应于多种通信协议。
上述控制单元进一步用于在帧同步信号的控制下， 按照 T进行循环， 依次获取伪随机序列中与并行数据相对应的该 Q位的 M序列。
上述异或单元进一步用于将顺序输入的并行数据， 依次与伪随机序列 中与并行数据相对应的该 Q位的 M序列作异或处理， 直至完成对 T X Q位 的 M序列的遍历， 输出扰码后的数据。
这里， 控制单元具体为地址发生器； 存储单元具体为 M序列发生器。 一种并行帧同步的解扰码装置， 该装置包括： 存储单元、 控制单元、 并获取伪随机序列中与扰码后的数据相对应的内容。 存储单元， 用于存储 预先设置的伪随机序列， 将伪随机序列中与扰码后的数据相对应的内容输 入异或单元。 异或单元用于将顺序输入的扰码后的数据， 依次与从存储单 元获取的伪随机序列中与扰码后的数据相对应的内容作异或处理后， 输出 解扰后获得的并行数据。
这里需要指出的是， 作为扰码装置使用时从存储单元中读取伪随机序 列中与并行数据相对应的内容， 与作为解扰装置使用时从存储单元中读取 出伪随机序列中与扰码后的数据相对应的内容， 这两部分内容是相同的， 这样， 本发明的解扰码装置， 才能对经扰码装置处理输出的扰码后的数据 作解扰码处理， 从而， 经解扰码处理后， 恢复出原先输入扰码装置的并行 数据码流。
这里， 在扰码后的数据的位宽为 Q的状态下， 伪随机序列中与扰码后 的数据相对应的内容具体为： 伪随机序列中与扰码后的数据相对应的 Q位 内容。 伪随机序列的长度为 T x Q, 由 Q位的 M序列所构成； 其中， T为 M序列的重复循环周期。
这里， 控制单元进一步用于在帧同步信号的控制下， 按照 T进行循环， 依次获取伪随机序列中与扰码后的数据相对应的该 Q位的 M序列。
这里， 异或单元， 进一步用于将顺序输入的扰码后的数据， 依次与伪 随机序列中与扰码后的数据相对应的所述 Q位的 M序列作异或处理， 直至 完成对 T x Q位的 M序列的遍历， 输出解扰后获得的并行数据。
这里， 控制单元具体为地址发生器； 存储单元具体为 M序列发生器。 以上， 本发明作为扰码装置或解扰码装置使用时涉及到的地址发生器 和 M序列发生器如图 2所示。
综上所述， 本发明包括以下内容：
本发明采用技术方案的原理为： M序列是一种周期序列， 对于最高 r 阶的扰码电路来说， 重复周期为 2 , 即此时上述 Τ=2 。 以 SDH/SONET ***的扰码 /解扰为例， 扰码的特征多项式是 J 7 + X 6 + 1 , 也就是使用了 27-1 即 127位周期的伪随机序列。 帧同步扰码的本质也就是按照数据比特 传输的顺序， 每个数据比特与 M序列发生器输出比特进行异或， 然后在通 信线路上进行传递。 解扰电路也是按照相应的顺序， 将扰码后的数据比特 与相同的 M序列发生器输出比特进行异或， 以求出原始的数据比特流。 在 每个帧同步点时， M序列线性移位寄存器将赋予初始值， 一般都是赋予全 1值。
设输入的并行数据 D的位宽为 Q, M序列的重复周期为 T, 每一个完 整的 M序列为 M[0,T-1]。 则必定存在着一个 R序列， 其长度为 T x Q, 内 容为 Q个 M序列合并而成， 也就是：
R[0,TQ-1]={M[0,T-1]0, M[0,T-l]l5 M[0,T-1]2, M[0,T-1]3..... M[0,T-1]Q—丄 } 对于 Q位宽的并行扰码来说，顺序输入的 Q位数据比特依次与 R序列 中的相应的 Q位内容进行异或处理， 也就是 D R[0,Q-1] , DiAR[Q,2Q-l] , D2 AR[2Q,3Q-1] , ……， DT 1 AR[(T-1)Q,TQ-1] , 到 R序列中所有内容都遍历一 遍， 就完成了一个大的扰码周期。 接下来的扰码处理就是重复以上过程， 直至完成当前帧的扰码工作。 解扰过程和扰码过程在处理方式是完全一样。
本发明设计的并行帧同步扰码装置 /解扰码装置是基于上述理论原理实 现的， 如图 1 所示， 由控制单元， 存储单元， 异或单元三个单元组成， 如 图 1 所示。 需要帧同步扰码的时候， 并行数据输入扰码装置后， 由控制单 元从存储单元中取出相应的 M序列的一部分内容， 然后在异或单元中相异 或， 得到扰码后的数据。 而作为解扰码装置使用的时候， 输入是扰码后的 数据， 控制单元从存储单元中取出同样的一部分 M序列与扰码后的数据在 异或单元中做异或处理， 得到解扰后的并行数据码流。 本发明的并行帧同 步扰码装置 /解扰码装置不限制输入并行数据的位宽和 M序列的特征方程 式， 对于更高的位宽和更长的扰码序列， 只是增加控制单元和存储单元的 容量与复杂度。 采用本发明， 能够在较低速率下实现扰码和解扰功能， 适 用于 SDH/SONET传输***和其它采用帧同步扰码方案的通信***。
图 1中的控制单元可以具体为地址发生器， 存储单元可以具体为 M序 列发生器， 如图 2所示， 此时设并行数据位宽 q, M的特征方程式最高阶为 r。 地址发生器输出的有效地址线为 r根， 控制的地址范围为 1-2 。 在帧同 步信号的指引下， 控制输出的地址为 1 地址， 然后按照输入时钟的节拍， 在每一个有效的数据时候地址加一， 直至最高地址 27-1 , 然后又回到 1地 址， 依次循环。 完成一个帧的扰码 /解扰后， 等待新一帧的帧同步信号， 重 新将地址指向初始地址 1 ,开始新一帧的地址累加处理。 M序列发生器一般 由 RAM或者 ROM实现， 有效数据空间为 q 2r-l比特。 M序列按照伪随 机码产生的比特顺序， 从 Ml比特开始到 M2 比特， 依次进行填充， 一共 填充了 q个 长度的 M序列。 控制器输出的每一个地址对应的范围为 q 比特， 2 -1个地址空间对应的大小正好为 q, 对应完整的 q个 2 -1长 度的 M序列。 按照地址发生器输出的地址， M序列发生器从该索引地址中 取出有效的 M序列内容， 与输入的并行数据 /加扰后的数据进行异或处理， 就得到了有效的加扰后的数据 /解扰后恢复出的并行数据。
实施例：
下面结合图 3 , 仅以 256比特位宽的 SDH STM-256信号并行帧同步扰 装置为设计实例进行描述， 但所有的方案都适用于其它位宽的并行帧同步 扰码装置。
***工作在 155.52MHz 时钟频率下， 以 256位并行宽度实现加扰功 能。 M 序列发生器由 ROM 构成， 由于 SDH 扰码的特征多项式是
X 7 + X 6 + 1，使用了 27-1即 127位周期的伪随机序列，因此其容量为： （27- 1 x 256 ) 比特， 27- 1 即存储空间的深度； 256即存储空间的宽度， 里面存 有 256个 127位伪随机序列的内容。需要指出的是：图 3中 M表示整个 127 位伪随机序列， ml , m2...表示伪随机序列相对应比特位置的内容。
图 3中， 解串器完成时钟恢复、 同步捕获、 串 /并转换， 输出字宽为 256 位的并行数据、 同步时钟（CLK )。 解帧器通过检测信号中的 A1A2定帧字 节，产生 STM-256 帧结构中第一个 256位字对齐的帧同步指示信号和帧同 步以后的 256位并行数据。地址发生器计算 SDH 帧结构中的行列地址， 并 根据行列地址得出扰码的 ROM表地址。 当帧同步指示出现时，行地址和列 地址指向帧结构的初始位置， 列地址在同步指示的驱动下逐次加 1 , 当列地 址> 270 x 256/8- 1=8639 时， 列地址指向帧结构的第 1 歹 ll , 同时行地址加 1 , 当行地址> 8且列地址> 8639 时， 行地址和列地址再次指向帧结构的起 始位置。另一方面，帧同步指示出现时， ROM表地址指向地址 0 ,由于 STM-N 段开销的第 1 行的 9 x N个字节是不扰码的， 当行地址为 0且列地址> 9 256/8- 1=287 时， ROM表地址开始从地址 ADDROxOO到 ADDR0x7E周期 性地遍历整个 ROM,同时输出相应地址 ROM存放的 M序列内容与 256位 并行数据进行异或得到经过扰码后的 STM-256数据帧， 直到行地址 > 8且 列地址 > 8639, 查找表地址重新指向地址 0。 这样就完成了整个帧的扰码过 程， 解扰码过程与上述扰码类似。
以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保 护范围。

Claims

权利要求书
1、 一种并行帧同步的扰码装置， 其特征在于， 该装置包括： 存储单元、 控制单元和异或单元； 其中，
控制单元， 用于对存储单元中的伪随机序列进行顺序读取， 并获取伪 随机序列中与并行数据相对应的内容；
存储单元， 用于存储预先设置的所述伪随机序列， 将所述伪随机序列 中与所述并行数据相对应的内容输入异或单元；
异或单元， 用于将顺序输入的所述并行数据， 依次与从存储单元获取 的所述伪随机序列中与并行数据相对应的内容作异或处理， 输出扰码后的 数据。
2、 根据权利要求 1所述的扰码装置， 其特征在于， 所述并行数据的位 宽为 Q的状态下， 所述伪随机序列中与并行数据相对应的内容为： 伪随机 序列中与并行数据相对应的 Q位内容；
所述伪随机序列的长度为 T X Q, 由 Q位的伪随机码 M序列所构成； 其中， T为所述 M序列的重复循环周期。
3、 根据权利要求 2所述的扰码装置， 其特征在于， 所述控制单元， 进 一步用于在帧同步信号的控制下， 按照所述 T进行循环， 依次获取所述伪 随机序列中与并行数据相对应的所述 Q位的 M序列。
4、 根据权利要求 2所述的扰码装置， 其特征在于， 所述异或单元， 进 一步用于将顺序输入的所述并行数据， 依次与所述伪随机序列中与并行数 据相对应的所述 Q位的 M序列作异或处理，直至完成对 T X Q位的 M序列 的遍历。
5、 根据权利要求 3或 4所述的扰码装置， 其特征在于， 所述控制单元 为地址发生器； 所述存储单元为 M序列发生器。
6、 一种并行帧同步的解扰码装置， 其特征在于， 该装置包括： 存储单 元、 控制单元和异或单元； 其中，
控制单元， 用于对存储单元中的伪随机序列进行顺序读取， 并获取伪 随机序列中与扰码后的数据相对应的内容；
存储单元， 用于存储预先设置的所述伪随机序列， 将所述伪随机序列 中与所述扰码后的数据相对应的内容输入异或单元；
异或单元， 用于将顺序输入的所述扰码后的数据， 依次与从存储单元 获取的所述伪随机序列中与扰码后的数据相对应的内容作异或处理， 输出 解扰后获得的并行数据。
7、 根据权利要求 6所述的解扰码装置， 其特征在于， 所述扰码后的数 据的位宽为 Q的状态下， 所述伪随机序列中与扰码后的数据相对应的内容 为： 伪随机序列中与扰码后的数据相对应的 Q位内容；
所述伪随机序列的长度为 T x Q, 由 Q位的 M序列所构成； 其中， T 为所述 M序列的重复循环周期。
8、 根据权利要求 7所述的解扰码装置， 其特征在于， 所述控制单元， 进一步用于在帧同步信号的控制下， 按照所述 T进行循环， 依次获取所述 伪随机序列中与扰码后的数据相对应的所述 Q位的 M序列。
9、 根据权利要求 7所述的解扰码装置， 其特征在于， 所述异或单元， 进一步用于将顺序输入的所述扰码后的数据， 依次与所述伪随机序列中与 扰码后的数据相对应的所述 Q位的 M序列作异或处理， 直至完成对 T x Q 位的 M序列的遍历。
10、 根据权利要求 8或 9所述的解扰码装置， 其特征在于， 所述控制 单元为地址发生器； 所述存储单元为 M序列发生器。
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