WO2010143770A1 - 멀티 펑션 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 - Google Patents

멀티 펑션 비휘발성 퓨전 메모리 소자 및 그의 제조 방법 Download PDF

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WO2010143770A1
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region
memory device
forming
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Inventor
김태근
서유정
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고려대학교 산학 협력단
안호명
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    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Definitions

  • the present invention relates to a multi-function nonvolatile fusion memory device and a manufacturing method thereof, and more particularly, to a multi-function nonvolatile fusion memory device capable of excellent storage capability and high-speed storage operation by forming a resistance change region and a charge trapping region. It relates to a manufacturing method thereof.
  • the memory used in such digital information devices also requires excellent storage capability and high-speed storage operation to implement various functions.
  • the conventional memory has a problem in that the storage operation speed is slow when the memory has excellent storage capacity or the storage capacity is degraded when the high speed storage operation is possible.
  • the present invention has been made to solve the problems of the prior art, and the technical problem to be achieved by the present invention is to form a resistance change region and a charge trapping region, thereby providing a multi-function non-volatile fusion with excellent storage capability and high-speed storage operation. It is to provide a memory device.
  • Another object of the present invention is to provide a method of manufacturing the above-described multi-function nonvolatile fusion memory device.
  • a multi-function nonvolatile fusion memory device includes a semiconductor substrate, a first resistance change region formed on the semiconductor substrate, and a charge trapping formed on the first resistance change region. A region, a second resistance change region formed on the charge trapping region, a gate formed on the second resistance change region, and a source and a drain formed separately from each other in the semiconductor substrate.
  • the first resistance change region is preferably formed of a perovskite oxide.
  • the first resistance-variable region formed of a PbZrTiO 3, PrCaMnO 3, BaTiO 3 , SrTiO 3, SrZrO 3 or.
  • the first resistance change region is preferably formed of Nb 2 O 5 , TiO 2 , NiO, or Al 2 O 3 .
  • the charge trap region is preferably formed of a metal nanocrystal or a semiconductor nanocrystal.
  • the charge trap region is preferably formed of silicon nitride film or amorphous polysilicon.
  • the second resistance change region may be formed of a perovskite oxide.
  • the second resistance-variable region formed of a PbZrTiO 3, PrCaMnO 3, BaTiO 3 , SrTiO 3, SrZrO 3 or.
  • the second resistance change region may be formed of Nb 2 O 5 , TiO 2 , NiO, or Al 2 O 3 .
  • a method of manufacturing a multi-function nonvolatile fusion memory device may include forming a first resistance change layer on a semiconductor substrate, and forming a first resistance change layer on the first resistance change layer. Forming a charge trap layer, forming a second resistance change layer on the charge trap layer, forming a gate layer on the second resistance change layer, the first resistance change layer, the charge capture layer And etching the second resistance change layer and the gate layer, respectively, to form a first resistance change region, a first charge trap region, a second resistance change region, and a gate, and to separate a source and a drain from each other in the semiconductor substrate. It includes a step.
  • the first resistance change layer in the forming of the first resistance change layer, is preferably formed of a perovskite oxide.
  • the first resistance change layer in the forming of the first resistance change layer, may include PbZrTiO 3 , PrCaMnO 3 , BaTiO 3 , SrTiO 3 , Or SrZrO 3 .
  • the first resistance change layer in the forming of the first resistance layer change layer, may be Nb 2 O 5 , TiO 2 , NiO, or Al. to form a 2 O 3 is preferred.
  • the charge trapping layer is preferably formed of a metal nanocrystal or a semiconductor nanocrystal.
  • the charge trapping layer is preferably formed of silicon nitride film or amorphous polysilicon.
  • the second resistance change layer is preferably formed of a perovskite oxide.
  • the second resistance change layer in the forming of the second resistance change layer, may include PbZrTiO 3 , PrCaMnO 3 , BaTiO 3 , SrTiO 3 , Or SrZrO 3 .
  • the second resistance change layer in the method of manufacturing a multi-function nonvolatile fusion memory device according to an embodiment of the present invention, in the forming of the second resistance layer change layer, the second resistance change layer may include Nb 2 O 5 , TiO 2 , NiO, or Al. to form a 2 O 3 is preferred.
  • the multi-function nonvolatile fusion memory device forms a resistance change region and a charge trap region to enable a high speed storage operation with excellent storage capability.
  • the method of manufacturing a multi-function nonvolatile fusion memory device according to embodiments of the present invention can easily manufacture the above-described multi-function nonvolatile fusion memory device.
  • FIG. 1 is a cross-sectional view of a multi-function nonvolatile fusion memory device according to one embodiment of the present invention.
  • FIG. 2 to 4 are cross-sectional views illustrating a manufacturing process of the multi-function nonvolatile fusion memory device of FIG. 1.
  • FIG. 1 is a cross-sectional view of a multi-function nonvolatile fusion memory device according to an embodiment of the present invention.
  • a multi-function nonvolatile fusion memory device may include a semiconductor substrate 1000, a first resistance change region 1101, a charge capture region 1201, and a second resistance change region. 1301, a gate 1401, and a source 1510 and a drain 1520.
  • the first resistance-variable area 1101 is formed of a perovskite oxide teugye on a semiconductor substrate 1000, and can be specifically formed of the PbZrTiO 3, PrCaMnO 3, BaTiO 3 , SrTiO 3, SrZrO 3 or.
  • the first resistance change region 1110 may be formed of Nb 2 O 5 , TiO 2 , NiO, or Al 2 O 3 on the semiconductor substrate 1000.
  • the charge trap region 1201 may be formed on the first resistance change region 1101, and specifically, may be formed of a metal nanocrystal or a semiconductor nanocrystal, or a silicon nitride film or amorphous polysilicon.
  • the second resistance-variable region 1301 is formed on the charge trapping region 1201 to the perovskite teugye oxide, specifically, PbZrTiO 3, PrCaMnO 3, BaTiO 3, SrTiO 3, or may be formed of SrZrO 3 have.
  • the second resistance change region may be formed of Nb 2 O 5 , TiO 2 , NiO, or Al 2 O 3 on the charge trap region 1201.
  • the gate 1401 is formed on the second resistance change region 1301, and may be formed of a metal material such as amorphous polysilicon or aluminum.
  • the source 1510 and the drain 1520 are formed in the semiconductor substrate 1000 and are separated from each other.
  • the first resistance change region 1101 and the second resistance change region 1301 are in a low resistance state and a high resistance state, the first resistance change is performed. Since the current flowing along the region 1101, the charge trapping region 1201, the second resistance change region 1301, and the gate 1401 is significantly different, using this resistance change memory operation, data can be written at high speed. Or erase it.
  • the multi-function nonvolatile fusion memory device may write or erase data by capturing or erasing charges in the charge trapping region 1201, and the data may be stored in the charge trapping region 1201. If you store the data storage capacity is very good.
  • the multi-function nonvolatile fusion memory device can transfer charge to the charge trapping region 1201 through the first resistance change region 1101, thereby trapping charge by conventional tunneling.
  • the charge can be easily captured in comparison with the case.
  • a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process, or a pulsed laser deposition (PLD) process is performed on a semiconductor substrate 1000.
  • the first resistance change layer 1100 is formed by a process or the like.
  • the first resistance-variable layer 1100 is formed of a perovskite oxide teugye, and can be specifically formed of the PbZrTiO 3, PrCaMnO 3, BaTiO 3 , SrTiO 3, SrZrO 3 or.
  • the first resistance change layer 1100 may be formed of Nb 2 O 5 , TiO 2 , NiO, or Al 2 O 3 on the semiconductor substrate 1000.
  • a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process, or a pulsed laser deposition is performed on the first resistance change layer 1100.
  • the charge trapping layer 1200 is formed by, for example, a deposition (PLD) process.
  • the charge trap layer 1200 may be formed of a metal nanocrystal or a semiconductor nanocrystal, or may be formed of a silicon nitride film or amorphous polysilicon.
  • the second resistance change layer 1300 is formed by a PLD process or the like.
  • the second resistance-variable layer 1300 is formed of a perovskite oxide teugye, and can be specifically formed of the PbZrTiO 3, PrCaMnO 3, BaTiO 3 , SrTiO 3, SrZrO 3 or.
  • the second resistance change layer 1300 may be formed of Nb 2 O 5 , TiO 2 , NiO, or Al 2 O 3 on the charge trapping layer 1200.
  • the gate layer 1400 is formed on the second resistance change layer 1300 by a chemical vapor deposition (CVD) process, and the like, and the gate layer 1400 is amorphous. It may be formed of a metal material such as polysilicon or aluminum.
  • the first resistance change layer 1100, the charge trapping layer 1200, the second resistance change layer 1300, and the gate layer 1400 are respectively etched to form a first resistance change region ( 1101, the first charge trap region 1201, the second resistance change region 1301, and the gate 1401 are formed.
  • impurities are implanted by an ion implantation process to separate the source 1510 and the drain 1520 in the semiconductor substrate 1000.

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Abstract

본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 반도체 기판, 반도체 기판 상에 형성된 제 1 저항 변화 영역, 제 1 저항 변화 영역 상에 형성된 전하 포획 영역, 전하 포획 영역 상에 형성된 제 2 저항 변화 영역, 제 2 저항 변화 영역 상에 형성된 게이트 및 반도체 기판 내에 서로 분리되어 형성된 소오스와 드레인을 포함한다.

Description

멀티 펑션 비휘발성 퓨전 메모리 소자 및 그의 제조 방법
본 발명은 멀티 펑션 비휘발성 퓨전 메모리 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 저항 변화 영역과 전하 포획 영역을 형성함으로써, 우수한 저장 능력과 고속 저장 동작이 가능한 멀티 펑션 비휘발성 퓨전 메모리 소자 및 그의 제조 방법에 관한 것이다.
언제 어디서나 하고 싶은 일을 할 수 있는 유비쿼터스(Ubiquitous) 시대가 도래함에 따라, 다양한 기능을 동시에 구현할 수 있는 디지털 정보 기기에 대한 수요가 폭발적으로 증가되고 있다.
이러한 디지털 정보 기기에 이용되는 메모리 또한 다양한 기능을 구현하도록 우수한 저장 능력과 고속 저장 동작이 요구되고 있다.
그런데, 종래의 메모리는 우수한 저장 능력을 가지는 경우에는 저장 동작 속도가 느리거나, 고속 저장 동작이 가능한 경우에는 저장 능력이 저하되는 문제점이 있었다.
따라서 본 발명은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는, 저항 변화 영역과 전하 포획 영역을 형성함으로써, 우수한 저장 능력과 고속 저장 동작이 가능한 멀티 펑션 비휘발성 퓨전 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 제 1 저항 변화 영역, 상기 제 1 저항 변화 영역 상에 형성된 전하 포획 영역, 상기 전하 포획 영역 상에 형성된 제 2 저항 변화 영역, 상기 제 2 저항 변화 영역 상에 형성된 게이트 및 상기 반도체 기판 내에 서로 분리되어 형성된 소오스와 드레인을 포함한다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 상기 제 1 저항 변화 영역가 페로브스카이트계 산화물로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 상기 제 1 저항 변화 영역이 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 상기 제 1 저항 변화 영역이 Nb2O5, TiO2, NiO 또는 Al2O3로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 상기 전하 포획 영역이 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 상기 전하 포획 영역이 실리콘질화막 또는 비정질 폴리 실리콘으로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 상기 제 2 저항 변화 영역이 페로브스카이트계 산화물로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 상기 제 2 저항 변화 영역이 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성된 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 상기 제 2 저항 변화 영역이 Nb2O5, TiO2, NiO 또는 Al2O3로 형성된 것이 바람직하다.
상기와 같은 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 반도체 기판 상에 제 1 저항 변화층을 형성하는 단계, 상기 제 1 저항 변화층 상에 전하 포획층을 형성하는 단계, 상기 전하 포획층 상에 제 2 저항 변화층을 형성하는 단계, 상기 제 2 저항 변화층 상에 게이트층을 형성하는 단계, 상기 제 1 저항 변화층, 상기 전하 포획층, 상기 제 2 저항 변화층, 상기 게이트층을 각각 식각하여 제 1 저항 변화 영역, 제 전하 포획 영역, 제 2 저항 변화 영역, 게이트를 형성하는 단계 및 상기 반도체 기판 내에 서로 분리하여 소오스와 드레인을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 상기 제 1 저항 변화층을 형성하는 단계에서, 상기 제 1 저항 변화층을 페로브스카이트계 산화물로 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 상기 제 1 저항 변화층을 형성하는 단계에서, 상기 제 1 저항 변화층을 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 상기 제 1 저항층 변화층을 형성하는 단계에서, 상기 제 1 저항 변화층을 Nb2O5, TiO2, NiO 또는 Al2O3로 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 상기 전하 포획층을 형성하는 단계에서, 상기 전하 포획층을 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 상기 전하 포획층을 형성하는 단계에서, 상기 전하 포획층을 실리콘질화막 또는 비정질 폴리 실리콘으로 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 상기 제 2 저항 변화층을 형성하는 단계에서, 상기 제 2 저항 변화층을 페로브스카이트계 산화물로 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 상기 제 2 저항 변화층을 형성하는 단계에서, 상기 제 2 저항 변화층을 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 상기 제 2 저항층 변화층을 형성하는 단계에서, 상기 제 2 저항 변화층을 Nb2O5, TiO2, NiO 또는 Al2O3로 형성하는 것이 바람직하다.
본 발명의 실시예들에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 저항 변화 영역과 전하 포획 영역을 형성함으로써, 저장 능력이 우수하면서도 고속 저장 동작이 가능하다.
본 발명의 실시예들에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법은 상술한 멀티 펑션 비휘발성 퓨전 메모리 소자를 용이하게 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 단면도.
도 2 내지 도 4는 도 1의 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 공정 단면도들.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자의 단면도이다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 도 1에 도시된 것처럼, 반도체 기판(1000), 제 1 저항 변화 영역(1101), 전하 포획 영역(1201), 제 2 저항 변화 영역(1301), 게이트(1401) 및 소오스(1510)와 드레인(1520)을 포함하여 구성될 수 있다.
이러한 제 1 저항 변화 영역(1101)은 반도체 기판(1000) 상에 페로브스카이트계 산화물로 형성되며, 구체적으로 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성될 수 있다.
한편, 제 1 저항 변화 영역은(1101) 반도체 기판(1000) 상에 Nb2O5, TiO2, NiO 또는 Al2O3로 형성될 수 있다.
또한, 전하 포획 영역(1201)은 제 1 저항 변화 영역(1101) 상에 형성되며, 구체적으로 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막 또는 비정질 폴리 실리콘으로 형성될 수 있다.
여기에서, 제 2 저항 변화 영역(1301)은 전하 포획 영역(1201) 상에 페로브스카이트계 산화물로 형성되며, 구체적으로 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성될 수 있다.
한편, 제 2 저항 변화 영역은(1301) 전하 포획 영역(1201) 상에 Nb2O5, TiO2, NiO 또는 Al2O3로 형성될 수 있다.
또한, 게이트(1401)는 제 2 저항 변화 영역(1301) 상에 형성되며, 비정질 폴리 실리콘이나 알루미늄 등의 금속 물질로 형성될 수 있다.
한편, 소오스(1510)와 드레인(1520)은 반도체 기판(1000) 내에 형성되며 서로 분리되어 형성된다.
본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 제 1 저항 변화 영역(1101)과 제 2 저항 변화 영역(1301)이 저저항 상태일 경우와 고저항 상태일 경우에 제 1 저항 변화 영역(1101), 전하 포획 영역(1201), 제 2 저항 변화 영역(1301) 및 게이트(1401)를 따라서 흐르는 전류가 현저하게 차이가 있으므로, 이러한 저항 변화 메모리 동작을 이용하면, 데이터를 고속으로 기입하거나 소거할 수 있다.
또한, 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 전하 포획 영역(1201)에 전하를 포획시키거나 소거함으로써, 데이터를 기입하거 소거할 수 있으며, 전하 포획 영역(1201)에 데이터를 저장하는 경우에는 데이터 저장 능력이 매우 우수하다.
한편, 본 발명의 일 실시예에 따른 멀티 펑션 비휘발성 퓨전 메모리 소자는 제 1 저항 변화 영역(1101)을 통해서 전하 포획 영역(1201)에 전하를 전달할 수 있으므로, 종래의 터널링에 의해서 전하를 포획시키는 경우에 비해서 용이하게 전하를 포획시킬 수 있다.
도 2 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 멀티 펑션비휘발성 퓨전 메모리 소자의 제조 방법에 대해서 설명한다.
먼저, 도 2에 도시된 것처럼, 반도체 기판(1000) 상에 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 원자층 증착(Atomic Layer Deposition; ALD) 공정 또는 펄스 레이저 증착(Pulsed Laser Deposition; PLD) 공정 등으로 제 1 저항 변화층(1100)을 형성한다.
이러한 제 1 저항 변화층(1100)은 페로브스카이트계 산화물로 형성되며, 구체적으로 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성될 수 있다.
한편, 제 1 저항 변화층은(1100) 반도체 기판(1000) 상에 Nb2O5, TiO2, NiO 또는 Al2O3로 형성될 수 있다.
다음으로, 도 2에 도시된 것처럼, 제 1 저항 변화층(1100) 상에 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 원자층 증착(Atomic Layer Deposition; ALD) 공정 또는 펄스 레이저 증착(Pulsed Laser Deposition; PLD) 공정 등으로 전하 포획층(1200)을 형성한다.
여기에서, 전하 포획층(1200)은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성되거나, 실리콘질화막 또는 비정질 폴리 실리콘으로 형성될 수 있다.
다음으로, 도 2에 도시된 것처럼, 전하 포획층(1200) 상에 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 원자층 증착(Atomic Layer Deposition; ALD) 공정 또는 펄스 레이저 증착(Pulsed Laser Deposition; PLD) 공정 등으로 제 2 저항 변화층(1300)을 형성한다.
이러한 제 2 저항 변화층(1300)은 페로브스카이트계 산화물로 형성되며, 구체적으로 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성될 수 있다.
한편, 제 2 저항 변화층은(1300) 전하 포획층(1200) 상에 Nb2O5, TiO2, NiO 또는 Al2O3로 형성될 수 있다.
다음으로, 도 2에 도시된 것처럼, 제 2 저항 변화층(1300) 상에 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등으로 게이트층(1400)을 형성하며, 이러한 게이트층(1400)은 비정질 폴리 실리콘이나 알루미늄 등의 금속 물질로 형성될 수 있다.
다음으로, 도 3에 도시된 것처럼, 제 1 저항 변화층(1100), 전하 포획층(1200), 제 2 저항 변화층(1300), 게이트층(1400)을 각각 식각하여 제 1 저항 변화 영역(1101), 제 전하 포획 영역(1201), 제 2 저항 변화 영역(1301), 게이트(1401)를 형성한다.
다음으로, 도 4에 도시된 것처럼, 불순물을 이온 주입 공정으로 주입하여 반도체 기판(1000) 내에 서로 분리하여 소오스(1510)와 드레인(1520)을 형성한다.
이상, 본 발명을 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다.
오히려, 첨부된 청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다.
따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.

Claims (18)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 제 1 저항 변화 영역;
    상기 제 1 저항 변화 영역 상에 형성된 전하 포획 영역;
    상기 전하 포획 영역 상에 형성된 제 2 저항 변화 영역;
    상기 제 2 저항 변화 영역 상에 형성된 게이트; 및
    상기 반도체 기판 내에 서로 분리되어 형성된 소오스와 드레인을 포함하는 멀티 펑션 비휘발성 퓨전 메모리 소자.
  2. 제 1 항에 있어서, 상기 제 1 저항 변화 영역은 페로브스카이트계 산화물로 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자.
  3. 제 2 항에 있어서, 상기 제 1 저항 변화 영역은 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자.
  4. 제 1 항에 있어서, 상기 제 1 저항 변화 영역은 Nb2O5, TiO2, NiO 또는 Al2O3로 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자.
  5. 제 1 항에 있어서, 상기 전하 포획 영역은 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자.
  6. 제 1 항에 있어서, 상기 전하 포획 영역은 실리콘질화막 또는 비정질 폴리 실리콘으로 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자.
  7. 제 1 항에 있어서, 상기 제 2 저항 변화 영역은 페로브스카이트계 산화물로 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자.
  8. 제 7 항에 있어서, 상기 제 2 저항 변화 영역은 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자.
  9. 제 1 항에 있어서, 상기 제 2 저항 변화 영역은 Nb2O5, TiO2, NiO 또는 Al2O3로 형성된 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자.
  10. 반도체 기판 상에 제 1 저항 변화층을 형성하는 단계;
    상기 제 1 저항 변화층 상에 전하 포획층을 형성하는 단계;
    상기 전하 포획층 상에 제 2 저항 변화층을 형성하는 단계;
    상기 제 2 저항 변화층 상에 게이트층을 형성하는 단계;
    상기 제 1 저항 변화층, 상기 전하 포획층, 상기 제 2 저항 변화층, 상기 게이트층을 각각 식각하여 제 1 저항 변화 영역, 제 전하 포획 영역, 제 2 저항 변화 영역, 게이트를 형성하는 단계; 및
    상기 반도체 기판 내에 서로 분리하여 소오스와 드레인을 형성하는 단계를 포함하는 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 저항 변화층을 형성하는 단계에서, 상기 제 1 저항 변화층을 페로브스카이트계 산화물로 형성하는 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 제 1 저항 변화층을 형성하는 단계에서, 상기 제 1 저항 변화층을 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성하는 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법.
  13. 제 10 항에 있어서, 상기 제 1 저항 변화층을 형성하는 단계에서, 상기 제 1 저항 변화층을 Nb2O5, TiO2, NiO 또는 Al2O3로 형성하는 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법.
  14. 제 10 항에 있어서, 상기 전하 포획층을 형성하는 단계에서, 상기 전하 포획층을 금속 나노 크리스탈 또는 반도체 나노 크리스탈로 형성하는 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법.
  15. 제 10 항에 있어서, 상기 전하 포획층을 형성하는 단계에서, 상기 전하 포획층을 실리콘질화막 또는 비정질 폴리 실리콘으로 형성하는 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법.
  16. 제 10 항에 있어서, 상기 제 2 저항 변화층을 형성하는 단계에서, 상기 제 2 저항 변화층을 페로브스카이트계 산화물로 형성하는 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 제 2 저항 변화층을 형성하는 단계에서, 상기 제 2 저항 변화층을 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성하는 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법.
  18. 제 10 항에 있어서, 상기 제 2 저항 변화층을 형성하는 단계에서, 상기 제 2 저항 변화층을 Nb2O5, TiO2, NiO 또는 Al2O3로 형성하는 것을 특징으로 하는 멀티 펑션 비휘발성 퓨전 메모리 소자의 제조 방법.
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