WO2010103609A1 - 情報記録再生装置 - Google Patents

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WO2010103609A1
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memory cell
cell array
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隆大 平井
司 中居
久保　光一
親義 鎌田
塚本　隆之
伸也 青木
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株式会社 東芝
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Definitions

  • the present invention relates to an information recording / reproducing apparatus having a high recording density.
  • NAND flash memory and small HDD hard disk drive
  • ternary oxides containing transition metal elements such as perovskite and spinel (for example, see Patent Documents 1 and 2), binary oxides of transition metals (for example, see Patent Document 3), etc. are recorded. It is considered to be a material.
  • a low resistance state (ON) and a high resistance state (OFF) can be repeatedly changed by applying a voltage pulse. That is, if these two states are made to correspond to binary data “0” and “1”, they can function as a memory for recording data.
  • the reading is performed by passing a small read current that does not cause writing / erasing to the recording material and measuring the electrical resistance of the recording material.
  • the ratio of the resistance in the high resistance state phase to the resistance in the low resistance state phase is about 10 3 .
  • variable resistance material ⁇ The biggest feature of such variable resistance material is that it can operate in principle even if the element size is reduced to about 10 nm. In this case, a recording density of about 10 Tbpsi (tera bite par square inch) can be realized.
  • a resistance change memory using a resistance change material as a recording material has a higher recording density. It attracts attention as one of the candidates.
  • the processing cost cannot be suppressed due to the flatness limitation and the like, and it is difficult to realize the tertiary that relaxes the limit of the in-plane recording density.
  • the above-described resistance change memory can easily ensure flatness as compared with the NAND flash memory, and is considered to contribute to cost reduction due to three-dimensionalization.
  • This problem is a problem that must be solved mainly in the resistance change memory, which is a promising candidate for increasing the recording density, but of course, in the NAND flash memory and other information recording / reproducing devices as well, Arise.
  • the present invention proposes a new alignment technique for reducing the manufacturing cost of the information recording / reproducing apparatus.
  • An information recording / reproducing apparatus includes a semiconductor substrate, a first internal connection layer formed on the semiconductor substrate, a first memory cell array layer formed on the internal connection layer, and the first A second internal connection layer formed on the memory cell array layer, wherein the first memory cell array layer is an insulating layer having an alignment mark, and a stacked structure formed on the insulating layer and including a recording layer and an electrode layer All the layers in the laminated structure are made of a material having a visible light transmittance of 1% or more.
  • the manufacturing cost of the information recording / reproducing apparatus can be reduced by a new alignment technique.
  • FIG. 1 is a diagram showing a cross-point type resistance change memory.
  • FIG. 2 is a diagram illustrating a first example of a device structure.
  • FIG. 3 is a diagram illustrating a second example of the device structure.
  • FIG. 4 is a diagram illustrating a third example of the device structure.
  • FIG. 5 is a diagram illustrating a fourth example of the device structure.
  • FIG. 6 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 7 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 8 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 9 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 10 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 10 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 11 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 12 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 13 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 14 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 15 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 16 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 17 is a diagram illustrating a first example of a manufacturing method.
  • FIG. 18 is a diagram showing a second example of the manufacturing method.
  • FIG. 19 is a diagram illustrating a second example of the manufacturing method.
  • FIG. 20 is a diagram illustrating a second example of the manufacturing method.
  • FIG. 21 is a diagram illustrating a second example of the manufacturing method.
  • FIG. 22 is a diagram showing a second example of the manufacturing method.
  • FIG. 23 is a diagram illustrating
  • each of the recording layer and the electrode layer has a light transmittance for visible light.
  • a transparent material of 1% or more high-precision alignment is realized without requiring a special process that leaves a step (alignment mark) on the uppermost layer.
  • the recording layer and the electrode layer formed above the insulating layer on which the alignment mark is formed are transparent materials, for example, the CCD can recognize the lower alignment mark even if there is no step in the uppermost layer. Therefore, the PEP as a special process can be reduced, and the manufacturing cost can be reduced.
  • n PEPs can be omitted.
  • an alignment mark is provided only in the lowermost (first) memory cell array layer, and alignment is performed in all memory cell array layers based on the alignment mark. You can also In this case, the formation of the alignment mark itself can be omitted for the memory cell array layers from the second layer to the top layer.
  • lithography method in which a shape of an element or the like is produced in a series of steps (hereinafter referred to as PEP) of “resist coating, exposure, and development”. This will increase the labor and cause the productivity to drop.
  • This alignment is performed by recognizing the alignment mark.
  • a step (alignment mark) must be left on the uppermost layer during stacking. In order to leave a step in the uppermost layer, it is necessary to restore the step disappeared by the stacking step by PEP and RIE.
  • the alignment mark is recognized not by a step, but by light and dark due to a difference in material.
  • the groove is filled with a conductive layer, and the alignment mark is recognized by determining the contrast between the insulating layer and the conductive layer.
  • the alignment mark when the alignment mark is recognized by light and darkness due to the difference in material, a material that does not transmit visible light or a material with a visible light transmittance of less than 1% (hereinafter referred to as an opaque material) on the alignment mark. ), The alignment mark cannot be recognized, and the present invention is not realized.
  • all the stacks stacked on the alignment mark are composed of a material having a visible light transmittance of 1% or more (hereinafter referred to as a transparent material).
  • the stack on the alignment mark includes an insulating layer, a recording layer, and an electrode layer. Since the insulating layer is made of silicon oxide or the like and usually has transparency, the present invention targets the recording layer and the electrode layer on the alignment mark.
  • the electrode layer refers to a conductive layer containing a metal element that connects the recording layer and the conductive wire.
  • the recording layer is a layer that records a binary value or more in a nonvolatile manner.
  • the principle by which the recording layer records data is not limited, the present invention mainly targets a resistance change material layer that records data by resistance change of the material.
  • the present invention is particularly effective for a three-dimensional cross-point type resistance change memory.
  • This resistance change memory is composed of a plurality of stacked memory cell array layers, and the basic structure of one memory cell array layer is an insulating layer (including a damascene conductive line) / barrier metal layer / polysilicon layer (diode). / Recording layer / electrode layer / insulating layer (including damascene conductive lines).
  • an alignment mark is formed in the insulating layer, which is the lowermost layer of one memory cell array layer, and each layer on the alignment mark may be patterned using this alignment mark. Therefore, the present invention is applied to such a three-dimensional memory. If applied, the effect of reducing manufacturing costs will be enormous.
  • the present invention becomes more effective as three-dimensionalization progresses and the number of stacked memory cell array layers increases.
  • a transparent material having a visible light transmittance of 1% or more is used as a stack stacked on the alignment mark.
  • the alignment mark can be recognized by detecting the light and darkness of the alignment mark (conductive layer) and the surrounding insulating layer with respect to visible light as the shading of the CCD image. That is, when the alignment mark is recognized by the CCD, it is preferable that the visible light transmittance is 1% or more in order to distinguish the signal from the noise in consideration of the S / N ratio in the CCD.
  • the contour of the alignment mark can be accurately captured, and the alignment accuracy is improved.
  • the following may be considered as the transparent material constituting the recording layer.
  • L1 x M1 y X 4 (0.1 ⁇ x ⁇ 2.2,1.8 ⁇ y ⁇ 2), (ii) L1 x M1 y X 3 (0.5 ⁇ x ⁇ 1.1,0.9 ⁇ y ⁇ 1), (iii) L2 x M2 y X 4 (0.5 ⁇ x ⁇ 1.1,0.9 ⁇ y ⁇ 1), (iv) M3 x O y (0.5 ⁇ x ⁇ 1.1, 0.9 ⁇ y ⁇ 1),
  • L1 is Na, K, Rb, Be, Mg, Ca, Sr, Ba, Al, Ga, Mn, Fe, Co, Ni, Cu, Zn, Ge, Ag, Au, Cd, Sn, Sb, Pt , At least one element selected from the group of Pd, Hg, Tl, Pb, Bi, M1 is at least one element selected from the group consisting of Al, Ga, Ti, Ge, Sn, V, Cr, Mn, Fe,
  • L1 and M1 are mutually different elements, and regarding (iii), L2 and M2 are mutually different elements.
  • X is at least one element selected from the group of O and N.
  • the crystal structure of the recording layer is spinel structure, cryptomelane structure, ilmenite structure, malocite structure, hollandite structure, heterolite It is preferably one selected from the group consisting of a structure, a ramsdellite structure, a delafossite structure, a wolframite structure, an ⁇ -NaFeO 2 structure, a NaCl structure and a LiMoN 2 structure.
  • the following can be considered as the transparent material constituting the electrode layer.
  • A1 1-x B1 x O y is at least one element selected from the group of Sn, Pb, B1 is at least one element selected from the group of P, As, Sb, Bi, O is an oxygen element, 0.01 ⁇ x ⁇ 0.15 and 1.5 ⁇ y ⁇ 2.8.
  • A1 1-x B2 x O y is at least one element selected from the group of Sn, Pb, B2 is at least one element selected from the group of F, Cl, Br, O is an oxygen element, 0.05 ⁇ x ⁇ 0.60 and 1.5 ⁇ y ⁇ 2.8.
  • A3 1-x B3 x O y is at least one element selected from the group of Zn, Cd, B3 is at least one element selected from the group of Al, Ga, B, In, and O is an oxygen element, 0.01 ⁇ x ⁇ 0.20 and 1.5 ⁇ y ⁇ 2.8.
  • Ti is a titanium element
  • B4 is at least one element selected from the group of V, Nb, Ta, Cr, Mo, and W
  • O is an oxygen element, 0.01 ⁇ x ⁇ 0.20 and 1.5 ⁇ y ⁇ 2.8.
  • B5 is at least one element selected from the group of Zn, Cd, Ge, and Sn
  • O is an oxygen element, 0.01 ⁇ x ⁇ 0.20 and 1.5 ⁇ y ⁇ 2.8.
  • the thickness of these electrode layers is preferably 250 nm or more and 5 ⁇ m or less. The reason will be described.
  • the basic structure of the memory cell array layer is as follows: insulating layer (including damascene conductive lines) / barrier metal layer / polysilicon layer (diode) / recording layer / electrode layer / insulating layer (including damascene conductive lines) Then, the electrode layer is used as a stopper layer during CMP in one step of the manufacturing process.
  • the stopper layer needs to secure a thickness of at least 200 nm in order to absorb the processing (etching) variation and to serve as a stopper during CMP.
  • an electrode layer made of the transparent material (oxide) as described above usually has a resistivity that is 1 to 2 digits higher than that of a metal such as W (tungsten). For this reason, the resistance difference between the electrode layer and the surrounding oxide (for example, silicon oxide) is small, and it is difficult to determine the end point at the time of CMP.
  • a metal such as W (tungsten).
  • the thickness of the electrode layer as the stopper layer is desired to be increased slightly more than 200 nm. Therefore, the lower limit of the thickness of the electrode layer is 250 nm.
  • the electrode layer as the stopper layer is too thick, the aspect ratio between the height (thickness) and the width of the electrode layer becomes too large, making it difficult to process the electrode layer. For this reason, in the information recording / reproducing apparatus in which the half pitch of the conductive lines (word lines / bit lines) is 200 nm or less, the upper limit of the thickness of the electrode layer is 5 ⁇ m.
  • the visible light transmittance may be less than 1%, which causes a problem that it is difficult to recognize the alignment mark by the CCD.
  • the thickness of the electrode layer is preferably 250 nm or more and 5 ⁇ m or less.
  • FIG. 1 shows a memory cell array of a cross-point type resistance change memory.
  • the memory cell array 11 includes a plurality of resistance change elements RE arranged in an array in the first direction and the second direction.
  • a plurality of conductive lines (word lines / bit lines) 12 extending in the first direction are connected to one end of the plurality of resistance change elements RE, and a plurality of conductive lines (bit lines / bits) extending in the second direction are connected to the other end.
  • Word line) 13 is connected.
  • One end of the plurality of conductive wires 12 is connected to the positive electrode of the power supply 15A and the negative electrode of the power supply 15B via the switch circuit 14.
  • One end of each of the plurality of conductive lines 13 is connected to the negative electrode of the power supply 15A and the positive electrode of the power supply 15B via the switch circuit 16.
  • FIG. 2 shows a first example of the device structure of the present invention.
  • (A) is a plan view of the device structure according to the first example, and (b) is a cross-sectional view taken along line XX in FIG. (A).
  • a groove extending in the second direction (direction perpendicular to the paper surface) is formed in the insulating layer (for example, silicon oxide) 21, and a conductive line (for example, tungsten) having a damascene structure is formed in the groove. 22A is formed.
  • the damascene structure is a wiring structure formed by a damascene process (including a single damascene process and a dual damascene process).
  • a groove is formed in the insulating layer 21, and an alignment mark 22B made of a conductive layer (for example, tungsten) is formed in the groove.
  • a conductive layer for example, tungsten
  • a barrier metal layer 23, a polysilicon layer (diode) 24, a recording layer (E) 25, and an electrode layer 26 are formed on the conductive line 22A.
  • An insulating layer (for example, silicon oxide) 27 is formed on the alignment mark 23.
  • a conductive line (for example, tungsten) 28 extending in the first direction is formed on the electrode layer 26.
  • the conductive line 28 is formed in a groove of an insulating layer (for example, silicon oxide) 29 and has a damascene structure.
  • the device structure is characterized in that the alignment mark 22B is composed of a conductive layer filled in the groove of the insulating layer 21, and the insulating layer 27 made of a transparent material that transmits visible light is formed on the alignment mark 22B. It is in the point.
  • FIG. 3 shows a second example of the device structure of the present invention.
  • (A) is a plan view of the device structure according to the second example, and (b) is a cross-sectional view taken along line YY in FIG. (A).
  • a groove extending in the second direction (direction perpendicular to the paper surface) is formed in the insulating layer (for example, silicon oxide) 21, and a conductive line (for example, tungsten) having a damascene structure is formed in the groove. 22A is formed.
  • a groove is formed in the insulating layer 21, and an alignment mark 22B made of a conductive layer (for example, tungsten) is formed in the groove.
  • a conductive layer for example, tungsten
  • a barrier metal layer 23, a polysilicon layer (diode) 24, a recording layer (E) 25, and an electrode layer 26 are formed on the conductive line 22A. Similarly, the barrier metal layer 23, the polysilicon layer 24, the recording layer 25, and the electrode layer 26 are also formed on the alignment mark 22B.
  • a conductive line (for example, tungsten) 28 extending in the first direction is formed on the electrode layer 26.
  • the conductive line 28 is formed in a groove of an insulating layer (for example, silicon oxide) 29 and has a damascene structure.
  • the device structure is characterized in that the alignment mark 22B is composed of a conductive layer filled in the groove of the insulating layer 21, and a laminated structure made of a transparent material that transmits visible light is formed on the alignment mark 22B. There is in point.
  • FIG. 4 shows a third example of the device structure of the present invention.
  • This device structure has a three-dimensional structure in which a plurality of memory cell array layers MAL1, MAL2, MAL3, and MAL4 are stacked on a semiconductor substrate 31, and a first interconnect layer ICA1 is formed on the semiconductor substrate 31.
  • a plurality of memory cell array layers MAL1, MAL2, MAL3, and MAL4 are formed on the first internal connection layer ICA1, and a second internal connection layer is formed on the plurality of memory cell array layers MAL1, MAL2, MAL3, and MAL4.
  • ICA2 is formed.
  • Each of the plurality of memory cell array layers MAL1, MAL2, MAL3, and MAL4 has the device structure shown in FIG.
  • a laminated structure including the insulating layer 21, the barrier metal layer 23, the polysilicon layer 24, the recording layer 25, and the electrode layer 26 is formed.
  • the insulating layer 21 includes a conductive line 22A having a damascene structure
  • the insulating layer 29 includes a conductive line 28 having a damascene structure.
  • an alignment mark 22B composed of a conductive layer is formed.
  • memory cell array layers MAL1, MAL2, MAL3, and MAL4 are shown, but one memory cell array layer may be provided.
  • FIG. 5 shows a fourth example of the device structure of the present invention.
  • This device structure has a three-dimensional structure in which a plurality of memory cell array layers MAL1, MAL2, MAL3, and MAL4 are stacked on a semiconductor substrate 31, and a first internal connection layer ICA1 is formed on the semiconductor substrate 31.
  • a plurality of memory cell array layers MAL1, MAL2, MAL3, and MAL4 are formed on one internal connection layer ICA1, and a second internal connection layer ICA2 is formed on the plurality of memory cell array layers MAL1, MAL2, MAL3, and MAL4.
  • Each of the plurality of memory cell array layers MAL1, MAL2, MAL3, and MAL4 has the device structure shown in FIG.
  • a laminated structure including the insulating layer 21, the barrier metal layer 23, the polysilicon layer 24, the recording layer 25, and the electrode layer 26 is formed.
  • the insulating layer 21 includes a conductive line 22A having a damascene structure
  • the insulating layer 29 includes a conductive line 28 having a damascene structure.
  • only the lowermost memory cell array layer MAL1 has an alignment mark 22B composed of a conductive layer.
  • the fourth example four memory cell array layers MAL1, MAL2, MAL3, and MAL4 are shown, but the lowermost memory cell array layer may be one. In this case, the fourth example is the same as the third example.
  • the first example relates to a method for manufacturing the device structure of FIG.
  • wiring grooves and grooves for alignment marks are respectively formed in the insulating layer 21 by PEP.
  • the wiring groove extends in the second direction (a direction perpendicular to the paper surface), and the groove for the alignment mark is configured by, for example, a quadrangle, a circle, an ellipse, or a combination thereof.
  • a conductive layer 22 ' that completely fills the wiring grooves and the grooves for alignment marks is formed on the insulating layer 21 by sputtering. Thereafter, when the conductive layer 22 ′ is polished by CMP, a damascene conductive line (word line / bit line) 22A is formed in the memory cell array area as shown in FIG. Inside, an alignment mark 22B is formed.
  • the resistivity of tungsten is about 6 ⁇ 10 ⁇ 6 ⁇ ⁇ cm. Therefore, in the step of FIG.
  • the thickness (groove depth) is preferably about 200 nm. However, tungsten has a visible light transmittance of 0% and is an opaque material.
  • the alignment mark 22B is composed of a conductive layer in the groove, a special step for removing the conductive layer in the groove is not necessary thereafter. That is, according to the present invention, the PEP can be reduced once compared to the prior art.
  • a resist pattern 31 is formed by PEP, and the conductive layer 22B in the alignment mark area needs to be removed using the resist pattern 31 as a mask. There is. On the other hand, in the present invention, the steps corresponding to FIGS. 9 and 10 are not necessary.
  • a barrier metal layer 23, a polysilicon layer (diode) 24, a recording layer 25, and an electrode layer 26 are sequentially formed on the insulating layer 21, the conductive line 22A, and the alignment mark 22B.
  • the barrier metal layer 23 is made of TiN having a thickness of about 10 nm
  • the recording layer 25 is made of ZnMn 2 O 4 or Mn 3 O 4 having a thickness of about 30 nm.
  • the thickness of the polysilicon layer 24 is about 150 nm.
  • the electrode layer 26 is Sn 0.9 Sb 0.1 O 2 having a thickness of about 250 nm.
  • the visible light transmittance is 1% or more.
  • the visible light transmittance is further improved by using the above-described materials.
  • the polysilicon layer 24 is originally transparent.
  • the electrode layer 26 has a visible light transmittance of 90%. Further, its resistivity is 8 ⁇ 10 ⁇ 5 ⁇ ⁇ cm, and can be used as the electrode layer 26 without any problem.
  • a resist pattern 32 is formed by PEP as shown in FIG.
  • the barrier metal layer 23, the polysilicon layer 24, the recording layer 25, and the electrode layer 26 are all made of a transparent material. Alignment is performed by detecting the edge Eg of the lower alignment mark 22B.
  • alignment is performed by detecting the edge Eg of the uppermost electrode layer (alignment mark) 26.
  • the electrode layer 26, the recording layer 25, the polysilicon layer 24, and the barrier metal layer 23 are sequentially etched by RIE using the resist pattern 32 as a mask.
  • This etching determines the planar shape of the resistance change element. That is, in the memory cell array area, the grooves formed by this etching have a lattice shape constituted by a combination of a straight line extending in the first direction and a straight line extending in the second direction, and between the lattice-shaped grooves. An array of a plurality of resistance change elements is formed.
  • the electrode layer 26, the recording layer 25, the polysilicon layer 24, and the barrier metal layer 23 on the alignment mark 22B are also etched (FIG. 5A).
  • an insulating layer (for example, silicon oxide) 27 is formed by CVD, and the groove formed by the steps of FIG.
  • the insulating layer 27 is also filled in the groove on the alignment mark 22B.
  • the upper surface of the insulating layer 27 is planarized by CMP.
  • the electrode layer 26 functions as a CMP stopper for the insulating layer 27.
  • an insulating layer 29 is formed on the electrode layer 26 and the insulating layer 27. Further, after planarizing the upper surface of the insulating layer 29, a resist pattern 33 is formed on the insulating layer 29 by PEP.
  • the alignment at this time is performed by detecting the edge Eg of the alignment mark 22B in the present invention (FIG. 5A), and in the prior art (FIG. 5B), the uppermost electrode layer (alignment mark). ) By detecting 26 edges Eg.
  • the insulating layer 29 is etched by RIE to form a plurality of grooves extending in the first direction in the insulating layer 29 in the memory cell array area.
  • a conductive layer (for example, tungsten) 28 is formed on the electrode layer 26 and the insulating layers 27 and 29 by sputtering.
  • the conductive layer 28 is polished by CMP, and the conductive layer 28 is left in the plurality of grooves formed in the insulating layer 29.
  • the conductive layer 28 in the memory cell array area becomes a damascene conductive line (bit line / word line).
  • the conductive layer 28 on the alignment mark 22B is removed by CMP, so that the subsequent alignment is not affected. .
  • the electrode layer 26, the recording layer 25, the polysilicon layer 24, and the barrier metal layer 23 on the alignment mark 22B are removed in the step of FIG.
  • the conductive layer 28 may be removed together with the removal.
  • the device structure shown in FIG. 2 is completed through the above steps.
  • this manufacturing method is an example of forming one memory cell array layer. In the case of forming a plurality of memory cell array layers stacked three-dimensionally, the above manufacturing method may be repeated.
  • the alignment mark 22B is provided for the second and subsequent memory cell array layers excluding the bottom layer. Can be omitted.
  • the step becomes naturally blurred as the number of stacked layers on the alignment mark increases. Further, there is a limit to increasing this step due to the thickness of the insulating layer.
  • Second example relates to a method for manufacturing the device structure of FIG.
  • the conductive line 22A is tungsten having a thickness (groove depth) of about 200 nm
  • the barrier metal layer 23 is TiN having a thickness of about 10 nm
  • the recording layer 25 is ZnMn 2 O 4 or Mn 3 O 4 having a thickness of about 30 nm is used.
  • the thickness of the polysilicon layer 24 is about 150 nm. Furthermore, the electrode layer 26 is made of Sn 0.9 Sb 0.1 O 2 having a thickness of about 250 nm.
  • Alignment is performed by detecting the edge Eg of the alignment mark 22B as in the first example.
  • a resist pattern 32 is formed by PEP as shown in FIG.
  • the resist pattern 32 on the alignment mark 22B is an opening, whereas in the second example, the upper portion of the alignment mark 22B is covered with the resist pattern 32.
  • the electrode layer 26, the recording layer 25, the polysilicon layer 24, and the barrier metal layer 23 are sequentially etched by RIE using the resist pattern 32 as a mask.
  • This etching determines the planar shape of the resistance change element. That is, in the memory cell array area, the grooves formed by this etching have a lattice shape constituted by a combination of a straight line extending in the first direction and a straight line extending in the second direction, and between the lattice-shaped grooves. An array of a plurality of resistance change elements is formed.
  • the electrode layer 26, the recording layer 25, the polysilicon layer 24, and the barrier metal layer 23 on the alignment mark 22B are not etched ((a) in the figure).
  • an insulating layer (for example, silicon oxide) 27 is formed by CVD, and the lattice-shaped grooves formed by the steps of FIG.
  • the upper surface of the insulating layer 27 is planarized by CMP.
  • the electrode layer 26 functions as a CMP stopper for the insulating layer 27.
  • an insulating layer 29 is formed on the electrode layer 26 and the insulating layer 27. Further, after planarizing the upper surface of the insulating layer 29, a resist pattern 33 is formed on the insulating layer 29 by PEP.
  • Alignment at this time is performed by detecting the edge Eg of the alignment mark 22B, as in the first example ((a) in the figure).
  • the insulating layer 29 is etched by RIE to form a plurality of grooves extending in the first direction in the insulating layer 29 in the memory cell array area.
  • a conductive layer (for example, tungsten) 28 is formed on the electrode layer 26 and the insulating layers 27 and 29 by sputtering.
  • the conductive layer 28 is polished by CMP, and the conductive layer 28 is left in the plurality of grooves formed in the insulating layer 29.
  • the conductive layer 28 in the memory cell array area becomes a damascene conductive line (bit line / word line).
  • the conductive layer 28 on the alignment mark 22B is removed by CMP, so that the subsequent alignment is not affected. .
  • the device structure shown in FIG. 3 is completed through the above steps.
  • this manufacturing method is an example of forming one memory cell array layer. In the case of forming a plurality of memory cell array layers stacked three-dimensionally, the above manufacturing method may be repeated.
  • the alignment marks 22B are provided for the second and subsequent memory cell array layers excluding the lowermost layer. Can be omitted.
  • the device structure of FIG. 3 can be easily obtained as in the first example, and the number of PEPs is reduced in the manufacturing process. Moreover, alignment can be performed more accurately than in the past.
  • the step becomes naturally blurred as the number of stacked layers on the alignment mark increases. Further, there is a limit to increasing this step due to the thickness of the insulating layer.
  • the third example is characterized in that the conductive lines 22A and the alignment marks 22B are made of a transparent material.
  • the third example is one in which the conductive wire 22A is Zn 0.98 Al 0.02 O in the first and second examples described above. About others, it is the same as the above-mentioned 1st and 2nd example. Accordingly, in the third example, the manufacturing process of FIGS. 6 to 17 or the manufacturing process of FIGS. 18 to 23 is applied as it is.
  • the thickness of the conductive wire 22A (groove depth) is preferably 2 ⁇ m.
  • the visible light transmittance of this material is 85%.
  • the conductive wire 22A is an opaque material, whereas in the third example, the conductive wire 22A is a transparent material. In the third example, since the conductive wire 22A is a transparent material, the alignment mark 22B is also a transparent material.
  • the boundary between the insulating layer (for example, silicon oxide) 21 and the alignment mark (Zn 0.98 Al 0.02 O) can be recognized. It is possible to grasp the boundary in light and dark according to the difference in transmittance.
  • the conductive wire 22A and the alignment mark 22B are made of a transparent material. This means that an opaque material (eg, tungsten) deposition step used in a clean room can be omitted.
  • an opaque material eg, tungsten
  • the resistivity of Zn 0.98 Al 0.02 O is higher than that of tungsten. Therefore, in applying the third example, the merit in handling by using a transparent material, In consideration of the demerit that the conductive wire becomes thicker by using, it is determined whether or not to adopt the third example.
  • the present invention is applicable to all information recording / reproducing apparatuses having a structure in which a recording layer and an electrode layer are stacked on an insulating layer on which alignment marks are formed.
  • the manufacturing cost of the information recording / reproducing apparatus can be reduced by a new alignment technique.
  • each constituent element can be modified and embodied without departing from the gist thereof.
  • Various inventions can be configured by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some constituent elements may be deleted from all the constituent elements disclosed in the above-described embodiments, or constituent elements of different embodiments may be appropriately combined.
  • the present invention is effective for an information recording / reproducing apparatus using a resistance change material as a recording medium, and particularly for a resistance change memory using a resistance change element as a memory cell.

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Abstract

　本発明の例に係わる情報記録再生装置は、半導体基板３１と、半導体基板３１上に形成される第一内部接続層ＩＣＡ１と、第一内部接続層ＩＣＡ１上に形成される第一メモリセルアレイ層ＭＡＬ１と、第一メモリセルアレイ層ＭＡＬ１上に形成される第二内部接続層ＩＣＡ２とを備える。第一メモリセルアレイ層ＭＡＬ１は、アライメントマーク２２Ｂを有する絶縁層２１と、絶縁層２１上に形成され、記録層２５及び電極層２６を含む積層構造とから構成され、積層構造内の全ての層は、可視光の透過率が１％以上の材料から構成される。

Description

情報記録再生装置
　本発明は、高記録密度の情報記録再生装置に関する。
　近年、小型携帯機器が世界的に普及し、同時に、高速情報伝送網の大幅な進展に伴い、小型大容量不揮発性メモリの需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ(hard disk drive)は、特に、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。
　しかし、両者共に、既に記録密度の限界が指摘されている。即ち、ＮＡＮＤ型フラッシュメモリでは、最小線幅の縮小に伴う加工コストの増大が著しく、また、小型ＨＤＤでは、トラッキング精度が十分に確保できない、という問題に直面している。
　このような状況の下、記録密度の限界を大幅に超えることを目指した抵抗変化メモリか提案されている。
　例えば、ペロブスカイト、スピネルなどの遷移金属元素を含む三元系酸化物（例えば、特許文献１，２を参照）や、遷移金属の二元系酸化物（例えば、特許文献３を参照）などを記録材料とすることが検討されている。
　これらの材料を用いた場合、書き込み／消去に関しては、電圧パルスの印加によって、低抵抗状態（オン）と高抵抗状態（オフ）とを繰り返し変化させることができる。つまり、この２つの状態を２値データ“０”，“１”に対応させれば、データを記録するメモリとして機能させることができる。
　また、読み出しに関しては、記録材料に書き込み／消去が起こらない程度の小さな読み出し電流を流し、記録材料の電気抵抗を測定することにより行う。一般に高抵抗状態相の抵抗と低抵抗状態相の抵抗との比は103程度である。
　このような抵抗変化材料の最大の特長は、素子サイズを10nm程度にまで縮小しても原理的に動作可能である、ということにある。この場合、約10Tbpsi (tera bite par square inch)の記録密度を実現できる。
　ところで、これらの材料の抵抗変化メカニズムは、十分に解明されているとは言えない。しかし、ペロブスカイト材料に関しては、酸素欠損の拡散、界面準位への電荷蓄積などが、また、二元系酸化物に関しては、酸素イオンの拡散、モット転移などが、これに関連していると考えられている。
　また、上述の三元系酸化物や二元系酸化物以外の材料系にも、同様な抵抗変化が観測されているため、抵抗変化材料を記録材料とする抵抗変化メモリは、高記録密度化への候補の一つとして注目される。
　また、このような抵抗変化メモリは、三次元化にも有利である。
　即ち、ＮＡＮＤ型フラッシュメモリでは、平坦度の制約などから加工コストを抑えられず、面内記録密度の限界を緩和する三次化を実現し難い。これに対し、上述の抵抗変化メモリでは、ＮＡＮＤ型フラッシュメモリに比べて、平坦性を確保し易いことから、三次元化によるコスト低下に貢献できると考えられる。
　しかし、このような三次元化された抵抗変化メモリでは、積層数が増加することに伴い、ＰＥＰ(Photo Etching Process)時のアライメント回数が増加する。また、１回のアライメントは、最上層の段差（アライメントマーク）を認識することにより行うため、最上層に常にこの段差を残すための特別プロセスが必要になる。
　即ち、従来は、三次元化によっても、アライメントのための段差を残すプロセスが増加するために、三次元化による製造コストの低下の利益を十分に享受できない、という問題がある。
　この問題は、主として、高記録密度化への有力候補である抵抗変化メモリにおいて解決しなければならない課題であるが、当然に、ＮＡＮＤ型フラッシュメモリや、その他の情報記録再生装置においても、同様に生じる。
　また、三次元化された情報記録再生装置に対してアライメントのための段差を残す特別プロセスの増加が顕著となるが、当然に、三次元化されていない情報記録再生装置においても、アライメントは必要になるため、この特別プロセスによる製造コストの増大の問題は生じる。
特開２００５－３１７７８７号公報 特開２００６－８０２５９号公報 特開２００６－１４０４６４号公報 特開２００８－９８５３７号公報 S. Seo et al.; Applied Physics Letters, vol.85, pp. 5655-5657 (2004)
　本発明は、情報記録再生装置の製造コストの低減するための新たなアライメント技術について提案する。
　本発明の例に係わる情報記録再生装置は、半導体基板と、前記半導体基板上に形成される第一内部接続層と、前記内部接続層上に形成される第一メモリセルアレイ層と、前記第一メモリセルアレイ層上に形成される第二内部接続層とを備え、前記第一メモリセルアレイ層は、アライメントマークを有する絶縁層と、前記絶縁層上に形成され、記録層及び電極層を含む積層構造とから構成され、前記積層構造内の全ての層は、可視光の透過率が１％以上の材料から構成される。
　本発明によれば、新たなアライメント技術により情報記録再生装置の製造コストを低減できる。
図１は、クロスポイント型抵抗変化メモリを示す図である。 図２は、デバイス構造の第一例を示す図である。 図３は、デバイス構造の第二例を示す図である。 図４は、デバイス構造の第三例を示す図である。 図５は、デバイス構造の第四例を示す図である。 図６は、製造方法の第一例を示す図である。 図７は、製造方法の第一例を示す図である。 図８は、製造方法の第一例を示す図である。 図９は、製造方法の第一例を示す図である。 図１０は、製造方法の第一例を示す図である。 図１１は、製造方法の第一例を示す図である。 図１２は、製造方法の第一例を示す図である。 図１３は、製造方法の第一例を示す図である。 図１４は、製造方法の第一例を示す図である。 図１５は、製造方法の第一例を示す図である。 図１６は、製造方法の第一例を示す図である。 図１７は、製造方法の第一例を示す図である。 図１８は、製造方法の第二例を示す図である。 図１９は、製造方法の第二例を示す図である。 図２０は、製造方法の第二例を示す図である。 図２１は、製造方法の第二例を示す図である。 図２２は、製造方法の第二例を示す図である。 図２３は、製造方法の第二例を示す図である。
　以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
　１．　概要　
　本発明の例では、アライメントマークが形成された絶縁層上に記録層及び電極層が積み重ねされる構造を有する情報記録再生装置において、記録層及び電極層を、それぞれ、可視光に対する光透過率が１％以上の透明材料から構成することにより、最上層に段差（アライメントマーク）を残す特別プロセスを必要とすることなく、高精度なアライメントを実現する。
　即ち、アライメントマークが形成される絶縁層よりも上層に形成される記録層及び電極層が透明材料であれば、最上層に段差がなくても、例えば、ＣＣＤにより下層のアライメントマークを認識することができるため、特別プロセスとしてのＰＥＰを削減でき、製造コストの低減に貢献することができる。
　特に、積み重ねられたｎ（ｎは２以上の自然数）個のメモリセルアレイ層から構成される三次元化された情報記録再生装置においては、各メモリセルアレイ層にアライメントマークを形成するときは、従来に比べて、ｎ回のＰＥＰを省略できる。
　また、このような三次元化された情報記録再生装置では、最下層（１層目）のメモリセルアレイ層のみにアライメントマークを設け、そのアライメントマークに基づいて全てのメモリセルアレイ層でのアライメントを実行することもできる。この場合には、２層目から最上層までのメモリセルアレイ層については、アライメントマークの形成自体を省略できる。
　２．　本発明の原理　
　本発明者らは、製造コストの中でもいわゆるプロセスコストに着目した。
　現行のいわゆる半導体メモリでは、「レジスト塗布～露光～現像」という一連の工程（以下、ＰＥＰ）で、素子などの形状を作製するいわゆるリソグラフィ手法を用いているが、ＰＥＰの回数が増えると、時間と手間が増え、生産性を落とす原因になる。
　当然のことではあるが、生産性が落ちれば、同じものを作るのに、より長く生産ラインを占有するので、生産コストが上がることになる。
　そこで、なるべくＰＥＰの回数を少なくしたい、という要求が出てくる。背景技術で述べたように、低コスト化のため多層化（三次元化）を行うとなると、なおのことである。
　ところで、ＰＥＰを行うに当っては、アライメントが必要になる。
　このアライメントは、アライメントマークを認識することにより行うが、そのためには、積層時に、最上層に段差（アライメントマーク）を残さなければならない。また、最上層に段差を残すには、積層ステップにより消滅した段差を、ＰＥＰとＲＩＥにより元に戻す必要がある。
　これは、段差を復活させるために、新たにＰＥＰが必要になることを意味するため、上述のＰＥＰの回数を少なくしたい、という要求に反することになる。
　そこで、本発明では、まず、アライメントマークを、段差により認識するのではなく、材料の違いによる明暗により認識することを提案する。
　例えば、絶縁層の上面に溝として形成されたアライメントマークについては、その溝を導電層により満たし、絶縁層と導電層との明暗を判定することによりアライメントマークを認識する。
　このようにすれば、アライメントのための段差を残す特別プロセス（ＰＥＰとＲＩＥ）が不要になるため、製造コストの低減に貢献できる。
　しかし、材料の違いによる明暗によりアライメントマークを認識する場合、そのアライメントマーク上に、可視光を通さない材料、又は、可視光の透過率が１％未満の材料（以下、これを不透明材料と称する）があると、アライメントマークを認識することはできず、本発明は成立しない。
　そこで、本発明では、アライメントマーク上に積み重ねられる積層の全てを、可視光の透過率が１％以上の材料（以下、これを透明材料と称する）から構成することを提案する。
　アライメントマーク上の積層には、絶縁層、記録層及び電極層が含まれる。絶縁層は、酸化シリコンなどから構成され、通常は透明性を有するため、本発明では、アライメントマーク上の記録層及び電極層を対象とする。
　記録層層及び電極層の具体的材料については、後述する。
　ここで、電極層とは、記録層と導電線とを接続する金属元素を含む導電層のことをいうものとする。
　また、記録層とは、二値以上の値を不揮発に記録する層のことである。記録層がどのような原理でデータを記録するのかについては限定されないが、本発明では、主として、材料の抵抗変化によりデータを記録する抵抗変化材料層を対象とする。
　ところで、透明材料となるか否かは、材料の他に、その厚さにも影響される。そこで、本発明では、透明材料を特定した場合に、その透明材料の最適な厚さの範囲についても提案する。
　本発明は、特に、三次元化されたクロスポイント型抵抗変化メモリに有効である。この抵抗変化メモリは、積み重ねられた複数のメモリセルアレイ層から構成され、１つのメモリセルアレイ層の基本構造は、絶縁層（ダマシン構造の導電線を含む）／バリアメタル層／ポリシリコン層（ダイオード）／記録層／電極層／絶縁層（ダマシン構造の導電線を含む）となる。
　この場合、１つのメモリセルアレイ層の最下層である絶縁層にアライメントマークが形成され、このアライメントマークを用いて、その上の各層をパターニングすればよいため、本発明をこのような三次元メモリに適用すれば、製造コストの削減効果は絶大なものとなる。
　即ち、本発明は、三次元化が進み、積み重ねられるメモリセルアレイ層の数が増えるほど有効になる。
　３．　可視光の透過率について
　本発明では、可視光の透過率が１％以上である透明材料を、アライメントマーク上に積み重ねられる積層として使用する。
　アライメントマークは、アライメントマーク（導電層）とその周囲の絶縁層との可視光に対する明暗を、ＣＣＤ画像の濃淡として検出することにより認識することができる。即ち、ＣＣＤでアライメントマークを認識する場合には、ＣＣＤにおけるＳ／Ｎ比を考慮し、信号とノイズとを区別するために、可視光の透過率を１％以上にすることが好ましい。
　このような透明材料を用いれば、アライメントマークの輪郭を正確に捉えることができ、アライメントの精度が向上する。
　記録層を構成する透明材料としては、以下のものが考えられる。
　(i) 　Ｌ１ｘＭ１ｙＸ４ (0.１≦x≦2.2、1.8≦y≦2)、　
　(ii) 　Ｌ１ｘＭ１ｙＸ３ (0.5≦x≦1.1、0.9≦y≦1)、　
　(iii)　Ｌ２ｘＭ２ｙＸ４ (0.5≦x≦1.1、0.9≦y≦1)、　
　(iv) 　Ｍ３ｘＯｙ　(0.5≦x≦1.1、0.9≦y≦1)、
　但し、Ｌ１は、Na, K, Rb, Be, Mg, Ca, Sr, Ba, Al, Ga, Mn, Fe, Co, Ni, Cu, Zn, Ge, Ag, Au, Cd, Sn, Sb, Pt, Pd, Hg, Tl, Pb, Bi のグループから選択される少なくとも１つの元素、
　Ｍ１は、Al, Ga, Ti, Ge, Sn, V, Cr, Mn, Fe, Co, Ni, Nb, Ta, Mo, W, Ru, Rh のグループから選択される少なくとも１つの元素、
　Ｌ２は、Mg, Ca, Sr, Al, Ga, Sb, Ti, V, Cr, Mn, Fe, Co, Rh, In, Sb, Tl, Pb, Bi のグループから選択される少なくとも１つの元素、
　Ｍ２は、Al, Ga, Ti, Ge, Sn, V, Nb, Ta, Cr, Mn, Mo, W, Ir, Os のグループから選択される少なくとも１つの元素、
　Ｍ３は、Al及び遷移金属元素のグループから選択される少なくとも１つの元素である。
　(i)及び(ii)に関しては、Ｌ１とＭ１とは、互いに異なる元素であり、(iii)に関しては、Ｌ２とＭ２とは、互いに異なる元素である。
　Ｘは、O, Nのグループから選択される少なくとも１つの元素である。
　また、記録層が上述の(i)～(iv)のうちの１つから構成される場合、記録層の結晶構造は、スピネル構造、クリプトメレン構造、イルメナイト構造、マロカイト構造、ホランダイト構造、ヘテロライト構造、ラムスデライト構造、デラフォサイト構造、ウルフラマイト構造、α-NaFeO2構造、NaCl構造及びLiMoN2構造のグループから選択される１つであることが好ましい。
　さらに、上述の電極層と記録層との間に、TiN、WN、TaN、Pt、Ir、Ru、IrO2、RuO2、Al、Cu、W、Ti、Ta、Nb及びMoのグループから選択される材料が配置されていてもよい。
　電極層を構成する透明材料としては、以下のものが考えられる。
　(i) 　Ａ１1-ｘＢ１ｘＯｙ　
　但し、Ａ１は、Sn, Pbのグループから選択される少なくとも１つの元素、　Ｂ１は、P, As, Sb, Biのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
　0.01≦ｘ≦0.15、1.5≦ｙ≦2.8とする。
　(ii) 　Ａ１1-ｘＢ２ｘＯｙ　
　但し、Ａ１は、Sn, Pbのグループから選択される少なくとも１つの元素、　Ｂ２は、F, Cl, Brのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
　0.05≦ｘ≦0.60、1.5≦ｙ≦2.8とする。
　(iii) 　Ａ３1-ｘＢ３ｘＯｙ　
　但し、Ａ３は、Zn, Cdのグループから選択される少なくとも１つの元素、　Ｂ３は、Al, Ga, B, Inのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
　0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。
　(iv) 　Ｔｉ1-ｘＢ４ｘＯｙ　
　但し、Ｔｉは、チタン元素、　Ｂ４は、V, Nb, Ta, Cr, Mo, Wのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
　0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。
　(v) 　Ｉｎ1-ｘＢ５ｘＯｙ　
　但し、Ｉｎは、インジウム元素、　Ｂ５は、Zn, Cd, Ge, Snのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
　0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。
　また、これら電極層の厚さは、２５０ｎｍ以上、５μｍ以下であるのが好ましい。その理由について説明する。
　例えば、メモリセルアレイ層の基本構造を、絶縁層（ダマシン構造の導電線を含む）／バリアメタル層／ポリシリコン層（ダイオード）／記録層／電極層／絶縁層（ダマシン構造の導電線を含む）とすると、電極層は、製造工程の一ステップにおいて、ＣＭＰ時のストッパ層として使用される。
　ここで、ストッパ層は、加工（エッチング）ばらつきを吸収し、かつ、ＣＭＰ時にストッパの役割を持たせるために、少なくとも２００ｎｍの厚さを確保する必要がある。
　また、上述のような透明材料（酸化物）から構成される電極層は、Ｗ（タングステン）などのメタルに比べると、通常、抵抗率が１～２桁高い。このため、電極層とその周囲の酸化物（例えば、酸化シリコン）との抵抗差が小さく、ＣＭＰ時に、その終了時点を判断し難くなる。
　即ち、ストッパ層（電極層）の削り過ぎが生じるため、ストッパ層としての電極層の厚さについては、２００ｎｍよりも、さらに若干増やしたい。従って、電極層の厚さの下限は、２５０ｎｍとなる。
　一方で、ストッパ層としての電極層があまりに厚いと、電極層の高さ（厚さ）と幅とのアスペクト比が大きくなり過ぎて、電極層の加工が難しくなる。このため、導電線（ワード線／ビット線）のハーフピッチが２００ｎｍ以下の情報記録再生装置においては、電極層の厚さの上限は、５μｍとなる。
　また、ストッパ層としての電極層の厚さが５μｍを超えると、可視光の透過率が１％未満になることがあり、ＣＣＤによりアライメントマークを認識し難くなるという問題も発生する。
　以上の理由から、電極層の厚さは、２５０ｎｍ以上、５μｍ以下であるのが好ましい、ということができる。
　４．　実施例　
　(1) 　構造　
　　A.　メモリセルアレイ構造　
　図１は、クロスポイント型抵抗変化メモリのメモリセルアレイを示している。
　メモリセルアレイ１１は、第一方向及び第二方向にアレイ状に配置された複数の抵抗変化素子ＲＥを有する。複数の抵抗変化素子ＲＥの一端には、第一方向に延びる複数の導電線（ワード線／ビット線）１２が接続され、その他端には、第二方向に延びる複数の導電線（ビット線／ワード線）１３が接続される。
　複数の導電線１２の一端は、スイッチ回路１４を経由して、電源１５Ａの正極及び電源１５Ｂの負極に接続される。また、複数の導電線１３の一端は、スイッチ回路１６を経由して、電源１５Ａの負極及び電源１５Ｂの正極に接続される。
　このようなクロスポイント型抵抗変化メモリでは、制御信号ＲＡ，ＣＡにより、スイッチ回路１４，１６のオン／オフを制御することにより、選択された１つの抵抗変化素子ＲＥに所定の向きの電流又は電圧を与え、書き込み／消去／読み出しの基本動作を実行する。
　　B.　デバイス構造の第一例　
　図２は、本発明のデバイス構造の第一例を示している。
　同図（ａ）は、第一例に係わるデバイス構造の平面図であり、同図（ｂ）は、同図（ａ）のＸ－Ｘ線に沿う断面図である。
　メモリセルアレイエリア内において、絶縁層（例えば、酸化シリコン）２１には、第二方向（紙面に垂直な方向）に延びる溝が形成され、その溝内にダマシン構造を有する導電線（例えば、タングステン）２２Ａが形成される。
　ここで、ダマシン構造とは、ダマシンプロセス（シングルダマシンプロセス及びデュアルダマシンプロセスを含む）により形成される配線構造のことである。
　また、アライメントマークエリア内において、絶縁層２１には、溝が形成され、その溝内に導電層（例えば、タングステン）から構成されるアライメントマーク２２Ｂが形成される。
　導電線２２Ａ上には、バリアメタル層２３、ポリシリコン層（ダイオード）２４、記録層（Ｅ）２５、及び、電極層２６が形成される。また、アライメントマーク２３上には、絶縁層（例えば、酸化シリコン）２７が形成される。
　メモリセルアレイエリア内において、電極層２６上には、第一方向に延びる導電線（例えば、タングステン）２８が形成される。導電線２８は、絶縁層（例えば、酸化シリコン）２９の溝内に形成され、ダマシン構造を有する。
　このデバイス構造の特徴は、アライメントマーク２２Ｂが、絶縁層２１の溝内に満たされた導電層から構成され、かつ、アライメントマーク２２Ｂ上に、可視光を透過する透明材料からなる絶縁層２７が形成されている点にある。
　　C.　デバイス構造の第二例　
　図３は、本発明のデバイス構造の第二例を示している。
　同図（ａ）は、第二例に係わるデバイス構造の平面図であり、同図（ｂ）は、同図（ａ）のＹ－Ｙ線に沿う断面図である。
　メモリセルアレイエリア内において、絶縁層（例えば、酸化シリコン）２１には、第二方向（紙面に垂直な方向）に延びる溝が形成され、その溝内にダマシン構造を有する導電線（例えば、タングステン）２２Ａが形成される。
　また、アライメントマークエリア内において、絶縁層２１には、溝が形成され、その溝内に導電層（例えば、タングステン）から構成されるアライメントマーク２２Ｂが形成される。
　導電線２２Ａ上には、バリアメタル層２３、ポリシリコン層（ダイオード）２４、記録層（Ｅ）２５、及び、電極層２６が形成される。同様に、アライメントマーク２２Ｂ上にも、バリアメタル層２３、ポリシリコン層２４、記録層２５、及び、電極層２６が形成される。
　メモリセルアレイエリア内において、電極層２６上には、第一方向に延びる導電線（例えば、タングステン）２８が形成される。導電線２８は、絶縁層（例えば、酸化シリコン）２９の溝内に形成され、ダマシン構造を有する。
　このデバイス構造の特徴は、アライメントマーク２２Ｂが、絶縁層２１の溝内に満たされた導電層から構成され、かつ、アライメントマーク２２Ｂ上に、可視光を透過する透明材料からなる積層構造が形成されている点にある。
　　D.　デバイス構造の第三例　
　図４は、本発明のデバイス構造の第三例を示している。
　このデバイス構造は、半導体基板３１上に、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４が積み重ねられた三次元構造を有する
　半導体基板３１上には、第一内部接続層(Interconnect layer)ＩＣＡ１が形成され、第一内部接続層ＩＣＡ１上には、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４が形成され、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４上には、第二内部接続層ＩＣＡ２が形成される。
　複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４の各々は、図２又は図３のデバイス構造を有する。
　即ち、メモリセルアレイエリア内においては、絶縁層２１、バリアメタル層２３、ポリシリコン層２４、記録層２５、及び、電極層２６からなる積層構造が形成される。絶縁層２１は、ダマシン構造の導電線２２Ａを含み、絶縁層２９は、ダマシン構造の導電線２８を含む。
　アライメントマークエリア内においては、導電層から構成されるアライメントマーク２２Ｂが形成される。
　第三例では、四つのメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４について示しているが、メモリセルアレイ層は、一つでもよい。
　　E.　デバイス構造の第四例　
　図５は、本発明のデバイス構造の第四例を示している。
　このデバイス構造は、半導体基板３１上に、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４が積み重ねられた三次元構造を有する
　半導体基板３１上には、第一内部接続層ＩＣＡ１が形成され、第一内部接続層ＩＣＡ１上には、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４が形成され、複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４上には、第二内部接続層ＩＣＡ２が形成される。
　複数のメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４の各々は、図２又は図３のデバイス構造を有する。
　即ち、メモリセルアレイエリア内においては、絶縁層２１、バリアメタル層２３、ポリシリコン層２４、記録層２５、及び、電極層２６からなる積層構造が形成される。絶縁層２１は、ダマシン構造の導電線２２Ａを含み、絶縁層２９は、ダマシン構造の導電線２８を含む。
　アライメントマークエリア内においては、最下層のメモリセルアレイ層ＭＡＬ１についてのみ、導電層から構成されるアライメントマーク２２Ｂを有する。
　第四例では、四つのメモリセルアレイ層ＭＡＬ１，ＭＡＬ２，ＭＡＬ３，ＭＡＬ４について示しているが、最下層のメモリセルアレイ層は、一つでもよい。この場合、第四例は、第三例と同じになる。
　(2) 　製造方法　
　　A.　第一例　
　第一例は、図２のデバイス構造の製造方法に関する。
　まず、図６に示すように、ＰＥＰにより、絶縁層２１内に、配線溝及びアライメントマークのための溝をそれぞれ形成する。配線溝は、第二方向（紙面に垂直な方向）に延び、アライメントマークのための溝は、例えば、四角形、円形、楕円形、又は、これらの組み合わせにより構成される。
　次に、図７に示すように、スパッタ法により、絶縁層２１上に、配線溝及びアライメントマークのための溝を完全に満たす導電層２２’を形成する。この後、ＣＭＰにより、導電層２２’を研磨すると、図８に示すように、メモリセルアレイエリア内においては、ダマシン構造の導電線（ワード線／ビット線）２２Ａが形成され、また、アライメントマークエリア内においては、アライメントマーク２２Ｂが形成される。
　ここで、図７のステップにおいて、導電層２２’がタングステンから構成される場合、タングステンの抵抗率は、約６×１０－６Ω・ｃｍであるから、図８のステップにおいて、導電線２２Ａの厚さ（溝の深さ）は、約２００ｎｍとするのが好ましい。但し、タングステンは、可視光透過率が０％であり、不透明材料である。
　ここで、本発明では、アライメントマーク２２Ｂは、溝内の導電層から構成されるため、この後、溝内の導電層を除去する特別ステップは、不要である。即ち、本発明によれば、従来に比べて、ＰＥＰを１回減らすことができる。
　具体的には、従来の場合、図９及び図１０に示すように、ＰＥＰにより、レジストパターン３１を形成し、このレジストパターン３１をマスクにして、アライメントマークエリア内の導電層２２Ｂを除去する必要がある。これに対し、本発明では、図９及び図１０に相当するステップは、不要である。
　次に、図１１に示すように、絶縁層２１上、導電線２２Ａ上及びアライメントマーク２２Ｂ上に、バリアメタル層２３、ポリシリコン層（ダイオード）２４、記録層２５、及び、電極層２６を順次形成する。
　本例（同図（ａ））では、バリアメタル層２３は、厚さ約１０ｎｍのＴｉＮとし、記録層２５は、厚さ約３０ｎｍのＺｎＭｎ２Ｏ４又はＭｎ３Ｏ４とする。ポリシリコン層２４の厚さは、約１５０ｎｍとする。また、電極層２６は、厚さ約２５０ｎｍのＳｎ０．９Ｓｂ０．１Ｏ２とする。
　バリアメタル層２３及び記録層２５は、他の層に比べて薄いため、可視光の透過率が１％以上となる。また、記録層２５については、上述の材料を使用すれば、さらに、可視光の透過率が向上する。
　ポリシリコン層２４は、元々、透明である。
　電極層２６については、厚さ約２５０ｎｍのＳｎ０．９Ｓｂ０．１Ｏ２の場合、可視光の透過率は、９０％である。また、その抵抗率は、８×１０－５Ω・ｃｍであり、電極層２６として問題なく使用可能である。
　そして、電極層２６上にレジスト層３２’を形成し、アライメントを行った後に、図１２に示すように、ＰＥＰにより、レジストパターン３２を形成する。
　ここで、図１１のステップにおいて、本発明（同図（ａ））では、バリアメタル層２３、ポリシリコン層２４、記録層２５、及び、電極層２６が、全て透明材料から構成されるため、下層のアライメントマーク２２ＢのエッジＥｇを検出することによりアライメントが行われる。
　これに対し、従来（同図（ｂ））では、最上層である電極層（アライメントマーク）２６のエッジＥｇを検出することによりアライメントが行われる。
　次に、図１３に示すように、レジストパターン３２をマスクにして、ＲＩＥにより、電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３を、順次エッチングする。
　このエッチングは、抵抗変化素子の平面形状を確定する。　
　即ち、メモリセルアレイエリア内において、このエッチングにより形成される溝は、第一方向に延びる直線と第二方向に延びる直線との組み合わせにより構成される格子状になり、その格子状の溝の間にアレイ状の複数の抵抗変化素子が形成される。
　この時、本例では、アライメントマーク２２Ｂ上の電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３についてもエッチングする（同図（ａ））。
　この後、レジストパターン３２を除去する。
　次に、図１４に示すように、ＣＶＤにより、絶縁層（例えば、酸化シリコン）２７を形成し、図１３のステップにより形成された溝を絶縁層２７により満たす。アライメントマーク２２Ｂ上の溝にも、この絶縁層２７が満たされる。
　また、ＣＭＰにより、絶縁層２７の上面は、平坦化される。この時、電極層２６は、絶縁層２７のＣＭＰのストッパとして機能する。
　次に、図１５に示すように、電極層２６上及び絶縁層２７上に、絶縁層２９を形成する。また、絶縁層２９の上面を平坦化した後、ＰＥＰにより、絶縁層２９上にレジストパターン３３を形成する。
　この時のアライメントは、本発明（同図（ａ））では、アライメントマーク２２ＢのエッジＥｇを検出することにより行われ、従来（同図（ｂ））では、最上層である電極層（アライメントマーク）２６のエッジＥｇを検出することにより行われる。
　そして、レジストパターン３３をマスクにして、ＲＩＥにより絶縁層２９をエッチングし、メモリセルアレイエリア内においては、絶縁層２９に第一方向に延びる複数の溝を形成する。
　この後、レジストパターン３３を除去する。
　次に、図１６に示すように、スパッタにより、電極層２６上及び絶縁層２７，２９上に、導電層（例えば、タングステン）２８を形成する。
　また、ＣＭＰにより、導電層２８を研磨し、導電層２８を、絶縁層２９に形成された複数の溝内に残存させる。これにより、メモリセルアレイエリア内の導電層２８は、ダマシン構造の導電線（ビット線／ワード線）になる。
　ここで、導電層２８が不透明な材料（例えば、タングステン）から構成される場合でも、アライメントマーク２２Ｂ上の導電層２８は、ＣＭＰにより除去されるため、この後のアライメントに影響を与えることはない。
　尚、本例では、アライメントマーク２２Ｂ上の電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３については、図１３のステップで除去しているが、これに代えて、図１５のステップで、導電層２８の除去と共に除去してもよい。
　以上のステップにより、図２のデバイス構造が完成する。
　ここで、この製造方法は、１つのメモリセルアレイ層を形成する例である。三次元に積み重ねられた複数のメモリセルアレイ層を形成する場合には、上述の製造方法を繰り返し行えばよい。
　また、複数のメモリセルアレイ層を形成する場合、図１７に示すように、本発明（同図（ａ））では、最下層を除く、二層目以降のメモリセルアレイ層については、アライメントマーク２２Ｂを省略することができる。
　これに対し、従来（同図（ｂ））では、全てのメモリセルアレイ層について、アライメントマークが必要になる。
　第一例に係わる製造方法によれば、図２のデバイス構造を容易に得ることができると共に、その製造プロセスにおいて、ＰＥＰ数が少なくなることが分かる。しかも、アライメントは、従来よりも正確に行うことが可能である。
　即ち、アライメントマークを最上層の段差で認識する場合には、アライメントマーク上の積層数が多くなると、当然に段差がぼやけてくる。また、この段差を大きくすることは、絶縁層の厚さなどに起因して限界がある。
　これに対し、本発明では、以上のような問題は全くなく、アライメントマークのエッジがぼやけることもない。
　　B.　第二例　
　第二例は、図３のデバイス構造の製造方法に関する。
　まず、第一例（図６～図１１）と同じプロセスにより、電極層２６上にレジスト層３２’を形成し、アライメントを行うまでのステップを行う。
　第二例では、第一例と同様に、導電線２２Ａは、厚さ（溝の深さ）約２００ｎｍのタングステンとし、バリアメタル層２３は、厚さ約１０ｎｍのＴｉＮとし、記録層２５は、厚さ約３０ｎｍのＺｎＭｎ２Ｏ４又はＭｎ３Ｏ４とする。
　また、ポリシリコン層２４の厚さは、約１５０ｎｍとする。さらに、電極層２６は、厚さ約２５０ｎｍのＳｎ０．９Ｓｂ０．１Ｏ２とする。
　アライメントは、第一例と同様に、アライメントマーク２２ＢのエッジＥｇを検出することにより行う。
　そして、アライメントを行った後に、図１８に示すように、ＰＥＰにより、レジストパターン３２を形成する。
　ここで、第一例（図１２）では、アライメントマーク２２Ｂ上のレジストパターン３２が開口となっているのに対し、第二例では、アライメントマーク２２Ｂの上部は、レジストパターン３２により覆われる。
　次に、図１９に示すように、レジストパターン３２をマスクにして、ＲＩＥにより、電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３を、順次エッチングする。
　このエッチングは、抵抗変化素子の平面形状を確定する。　
　即ち、メモリセルアレイエリア内において、このエッチングにより形成される溝は、第一方向に延びる直線と第二方向に延びる直線との組み合わせにより構成される格子状になり、その格子状の溝の間にアレイ状の複数の抵抗変化素子が形成される。
　この時、第二例では、アライメントマーク２２Ｂ上の電極層２６、記録層２５、ポリシリコン層２４及びバリアメタル層２３については、エッチングしない（同図（ａ））。
　アライメントマーク２２Ｂ上のこれら積層を残しておいても、これら積層は、全て透明材料から構成されるため、この後のアライメントに支障をきたすことはない。
　この後、レジストパターン３２を除去する。
　次に、図２０に示すように、ＣＶＤにより、絶縁層（例えば、酸化シリコン）２７を形成し、図１９のステップにより形成された格子状の溝を絶縁層２７により満たす。
　また、ＣＭＰにより、絶縁層２７の上面は、平坦化される。この時、電極層２６は、絶縁層２７のＣＭＰのストッパとして機能する。
　次に、図２１に示すように、電極層２６上及び絶縁層２７上に、絶縁層２９を形成する。また、絶縁層２９の上面を平坦化した後、ＰＥＰにより、絶縁層２９上にレジストパターン３３を形成する。
　この時のアライメントは、第一例と同様に、アライメントマーク２２ＢのエッジＥｇを検出することにより行われる（同図（ａ））。
　そして、レジストパターン３３をマスクにして、ＲＩＥにより絶縁層２９をエッチングし、メモリセルアレイエリア内においては、絶縁層２９に第一方向に延びる複数の溝を形成する。
　この後、レジストパターン３３を除去する。
　次に、図２２に示すように、スパッタにより、電極層２６上及び絶縁層２７，２９上に、導電層（例えば、タングステン）２８を形成する。
　また、ＣＭＰにより、導電層２８を研磨し、導電層２８を、絶縁層２９に形成された複数の溝内に残存させる。これにより、メモリセルアレイエリア内の導電層２８は、ダマシン構造の導電線（ビット線／ワード線）になる。
　ここで、導電層２８が不透明な材料（例えば、タングステン）から構成される場合でも、アライメントマーク２２Ｂ上の導電層２８は、ＣＭＰにより除去されるため、この後のアライメントに影響を与えることはない。
　以上のステップにより、図３のデバイス構造が完成する。
　ここで、この製造方法は、１つのメモリセルアレイ層を形成する例である。三次元に積み重ねられた複数のメモリセルアレイ層を形成する場合には、上述の製造方法を繰り返し行えばよい。
　また、複数のメモリセルアレイ層を形成する場合、図２３に示すように、本発明（同図（ａ））では、最下層を除く、二層目以降のメモリセルアレイ層については、アライメントマーク２２Ｂを省略することができる。
　これに対し、従来（同図（ｂ））では、全てのメモリセルアレイ層について、アライメントマークが必要になる。
　第二例に係わる製造方法によれば、第一例と同様に、図３のデバイス構造を容易に得ることができると共に、その製造プロセスにおいて、ＰＥＰ数が少なくなることが分かる。しかも、アライメントは、従来よりも正確に行うことが可能である。
　即ち、アライメントマークを最上層の段差で認識する場合には、アライメントマーク上の積層数が多くなると、当然に段差がぼやけてくる。また、この段差を大きくすることは、絶縁層の厚さなどに起因して限界がある。
　これに対し、本発明では、以上のような問題は全くなく、アライメントマークのエッジがぼやけることもない。
　　C.　第三例　
　第三例は、導電線２２Ａ及びアライメントマーク２２Ｂを透明材料から構成する点に特徴を有する。
　第三例は、上述の第一及び第二例において、導電線２２ＡをＺｎ０．９８Ａｌ０．０２Ｏとしたものである。その他については、上述の第一及び第二例と同じである。従って、第三例では、図６～図１７の製造プロセス、又は、図１８～図２３の製造プロセスがそのまま適用される。
　Ｚｎ０．９８Ａｌ０．０２Ｏの抵抗率は、２×１０－４Ω・ｃｍであるから、導電線２２Ａの厚さ（溝の深さ）は、２μｍとするのが好ましい。この材料の可視光の透過率は、８５％である。
　第一及び第二例では、導電線２２Ａが不透明材料であるのに対し、第三例では、導電線２２Ａが透明材料である。第三例では、導電線２２Ａが透明材料であるため、アライメントマーク２２Ｂも透明材料となる。
　ここで、第三例において、絶縁層（例えば、酸化シリコン）２１とアライメントマーク（Ｚｎ０．９８Ａｌ０．０２Ｏ）との境界を認識できるか、という懸念が生じるが、材料の違い（光透過率の違い）により、その境界を明暗で把握することは可能である。
　第三例に係わる製造方法によれば、導電線２２Ａ及びアライメントマーク２２Ｂが透明材料から構成される。これは、クリーンルーム内で使用する不透明材料（例えば、タングステン）の堆積ステップを省略できることを意味する。
　但し、Ｚｎ０．９８Ａｌ０．０２Ｏの抵抗率は、タングステンの抵抗率よりも高いため、第三例を適用するに当っては、透明材料を使用することによる取り扱い上のメリットと、それを使用することによって導電線が厚くなるというデメリットとを勘案して、第三例を採用するか否かを決定する。
　(3) 　その他　
　上述の実施例では、本発明をクロスポイント型抵抗変化メモリに適用した場合の例について説明した。しかし、本発明は、これ以外の情報記録再生装置にも適用可能である。即ち、本発明は、アライメントマークが形成された絶縁層上に記録層及び電極層が積み重ねされる構造を有する情報記録再生装置の全てに適用可能である。
　５．　むすび　
　本発明によれば、新たなアライメント技術により情報記録再生装置の製造コストを低減できる。
　本発明の例は、上述の実施例に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施例に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施例に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施例の構成要素を適宜組み合わせてもよい。
　本発明は、抵抗変化材料を記録媒体とする情報記録再生装置、特に、抵抗変化素子をメモリセルとする抵抗変化メモリに有効である。

Claims (5)

  1. 　半導体基板と、前記半導体基板上に形成される第一内部接続層と、前記内部接続層上に形成される第一メモリセルアレイ層と、前記第一メモリセルアレイ層上に形成される第二内部接続層とを具備し、
    　前記第一メモリセルアレイ層は、アライメントマークを有する絶縁層と、前記絶縁層上に形成され、記録層及び電極層を含む積層構造とから構成され、
    　前記積層構造内の全ての層は、可視光の透過率が１％以上の材料から構成されることを特徴とする情報記録再生装置。
  2. 　前記第一メモリセルアレイ層と前記第二内部接続層との間に形成される少なくとも一つの第二メモリセルアレイ層をさらに具備し、
    　前記少なくとも一つの第二メモリセルアレイ層は、前記積層構造を有することを特徴とする請求項１に記載の情報記録再生装置。
  3. 　前記記録層は、
    　(i) 　Ｌ１ｘＭ１ｙＸ４ (0.１≦x≦2.2、1.8≦y≦2)、
    　(ii) 　Ｌ１ｘＭ１ｙＸ３ (0.5≦x≦1.1、0.9≦y≦1)、
    　(iii)　Ｌ２ｘＭ２ｙＸ４ (0.5≦x≦1.1、0.9≦y≦1)、
    　(iv) 　Ｍ３ｘＯｙ　(0.5≦x≦1.1、0.9≦y≦1)、
    　但し、Ｌ１は、Na, K, Rb, Be, Mg, Ca, Sr, Ba, Al, Ga, Mn, Fe, Co, Ni, Cu, Zn, Ge, Ag, Au, Cd, Sn, Sb, Pt, Pd, Hg, Tl, Pb, Bi のグループから選択される少なくとも１つの元素、
    　Ｍ１は、Al, Ga, Ti, Ge, Sn, V, Cr, Mn, Fe, Co, Ni, Nb, Ta, Mo, W, Ru, Rh のグループから選択される少なくとも１つの元素、
    　Ｌ２は、Mg, Ca, Sr, Al, Ga, Sb, Ti, V, Cr, Mn, Fe, Co, Rh, In, Sb, Tl, Pb, Bi のグループから選択される少なくとも１つの元素、
    　Ｍ２は、Al, Ga, Ti, Ge, Sn, V, Nb, Ta, Cr, Mn, Mo, W, Ir, Os のグループから選択される少なくとも１つの元素、
    　Ｍ３は、Al及び遷移金属元素のグループから選択される少なくとも１つの元素である。
    　(i)及び(ii)に関しては、Ｌ１とＭ１とは、互いに異なる元素であり、(iii)に関しては、Ｌ２とＭ２とは、互いに異なる元素である。
    　Ｘは、O, Nのグループから選択される少なくとも１つの元素である。
    　のグループから選択される材料から構成されることを特徴とする請求項１又は２に記載の情報記録再生装置。
  4. 　前記電極層は、
    　(i) 　Ａ１1-ｘＢ１ｘＯｙ
    　但し、Ａ１は、Sn, Pbのグループから選択される少なくとも１つの元素、　Ｂ１は、P, As, Sb, Biのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
    　0.01≦ｘ≦0.15、1.5≦ｙ≦2.8とする。
    　(ii) 　Ａ１1-ｘＢ２ｘＯｙ
    　但し、Ａ１は、Sn, Pbのグループから選択される少なくとも１つの元素、　Ｂ２は、F, Cl, Brのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
    　0.05≦ｘ≦0.60、1.5≦ｙ≦2.8とする。
    　(iii) 　Ａ３1-ｘＢ３ｘＯｙ
    　但し、Ａ３は、Zn, Cdのグループから選択される少なくとも１つの元素、　Ｂ３は、Al, Ga, B, Inのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
    　0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。
    　(iv) 　Ｔｉ1-ｘＢ４ｘＯｙ
    　但し、Ｔｉは、チタン元素、　Ｂ４は、V, Nb, Ta, Cr, Mo, Wのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
    　0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。
    　(v) 　Ｉｎ1-ｘＢ５ｘＯｙ
    　但し、Ｉｎは、インジウム元素、　Ｂ５は、Zn, Cd, Ge, Snのグループから選択される少なくとも１つの元素、　Ｏは、酸素元素であり、
    　0.01≦ｘ≦0.20、1.5≦ｙ≦2.8とする。
    　のグループから選択される材料から構成されることを特徴とする請求項１乃至３のいずれか１項に記載の情報記録再生装置。
  5. 　前記電極層の厚さは、２５０ｎｍ以上、５μｍ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の情報記録再生装置。
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