WO2010089919A1 - 画像表示装置および短絡事故の修復方法 - Google Patents

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幸人 飯田
貴之 種田
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Definitions

  • the present invention relates to an image display device and a method for repairing a short circuit accident, and can be applied to, for example, an active matrix image display device using an organic EL (Electro Luminescence) element.
  • the present invention makes it possible to repair a short-circuited portion between wiring patterns by providing the scanning wiring with a bypass wiring pattern that bypasses a portion where the signal line and the scanning line intersect.
  • An image display device using an organic EL element is an image display device that utilizes the light emission phenomenon of an organic thin film that emits light when an electric field is applied.
  • the organic EL element can be driven with an applied voltage of 10 [V] or less. Therefore, this type of image display apparatus can reduce power consumption.
  • the organic EL element is a self-luminous element. Therefore, this type of image display device does not require a backlight device and can be reduced in weight and thickness.
  • the organic EL element is characterized by a fast response speed of about several microseconds. Therefore, this type of image display apparatus has a feature that an afterimage hardly occurs when a moving image is displayed.
  • a display unit is formed by arranging pixel circuits including an organic EL element and a drive circuit for driving the organic EL element in a matrix.
  • each pixel circuit is driven by a signal line driving circuit and a scanning line driving circuit arranged around the display unit through signal lines and scanning lines provided in the display unit, respectively, to obtain a desired one. Display an image.
  • Patent Document 1 discloses a method of forming a pixel circuit using two transistors. According to this method, the configuration of the image display device can be simplified. Further, this Patent Document 1 discloses a configuration that prevents image quality deterioration due to variations in threshold voltage, mobility, and changes in characteristics of organic EL elements over time, for driving transistors that drive organic EL elements.
  • this type of image display device may cause a short circuit between the wiring patterns provided in the display unit due to defects in the manufacturing process.
  • This type of defect includes a defect in the photolithography process, a defect in the etching process, and adhesion of conductive foreign matter.
  • the yield can be further improved.
  • the present invention has been made in view of such problems, and an object thereof is to provide an image display device capable of repairing a short-circuit portion between wiring patterns and a method of repairing a short-circuit accident in the image display device. .
  • An image display device displays a desired image on a display unit created by arranging pixel circuits in a matrix, and the scanning lines or signal lines of the display unit are signal lines or scanning lines.
  • a wiring pattern is created in the same layer as the wiring pattern of the signal line or scanning line except for the part where the wiring pattern intersects, and a wiring pattern is created in a layer different from the wiring pattern of the signal line or scanning line at the intersecting part.
  • the scanning line is provided with a bypass wiring pattern that crosses the wiring pattern of the signal line at an upper layer or a lower layer at a portion different from the intersecting portion and bypasses the intersecting portion.
  • the method for repairing a short-circuit accident according to the present invention is applied to the image display device according to the present invention, and by cutting the scanning line, the intersecting portion is separated from the wiring pattern for bypass, and the signal line and the scanning Repair short circuit accidents between wires.
  • a wiring pattern of the scanning line or signal line is created by wiring in the same layer as the wiring pattern of the signal line or scanning line, except for a part intersecting with the signal line or scanning line. If a wiring pattern of a scanning line or a signal line is created by wiring of a layer different from the wiring pattern, the signal line and the scanning line are arranged using the wiring on the same layer side with priority, and both the signal line and the scanning line are used. In addition, the signal lines or the scanning lines can be arranged by different layers only in a portion where the wiring of the same layer cannot be applied. Therefore, the impedance of the scanning line and the signal line can be reduced by applying a wiring pattern layer having a low sheet resistance on the same layer side.
  • the signal line and the scanning line are formed in the same layer, and a short circuit accident is likely to occur between the signal line and the scanning line.
  • a short circuit accident is likely to occur between the signal line and the scanning line.
  • the signal line and the scanning line are laminated, it becomes difficult to remove only the portion where the signal line and the scanning line are short-circuited by trimming. The short circuit accident cannot be repaired.
  • the scanning line is provided with a bypass wiring pattern that crosses the upper layer or the lower layer of the signal line at a portion different from the intersecting portion and bypasses the intersecting portion. Since the bypass wiring pattern bypasses the intersecting portion, when the intersecting portion is separated from the scanning line by trimming, the scanning line signal is transmitted instead of the scanning portion. As a result, a short-circuited portion between the scanning line and the signal line generated at the intersecting portion can be repaired.
  • FIG. 1 is a plan view illustrating a layout of a pixel circuit applied to an image display device according to a first embodiment of the present invention. It is a block diagram showing the structure of an image display apparatus. It is a connection diagram showing the configuration of the pixel circuit in detail.
  • FIG. 4 is a connection diagram illustrating the display unit of FIG. 2 in comparison with FIG. 3. 4 is a timing chart for explaining the operation of the pixel circuit of FIG. 3. It is also a connection diagram.
  • FIG. 7 is a connection diagram for explanation following FIG. 6.
  • FIG. 8 is a connection diagram for explanation following FIG. 7.
  • FIG. 9 is a connection diagram for explanation following FIG. 8.
  • FIG. 10 is a connection diagram for explanation following FIG. 9.
  • FIG. 11 is a connection diagram for explanation following FIG. 10.
  • FIG. 10 is a connection diagram for explanation following FIG. 9.
  • FIG. 12 is a connection diagram for explanation following FIG. 11.
  • FIG. 13 is a connection diagram for explanation following FIG. 12. It is a top view showing a short circuit location. It is a top view for explanation of restoration processing using a slit.
  • FIG. 16 is a plan view for explaining a repair process using a slit according to an example different from FIG. 15. It is the connection diagram which showed the short circuit location equivalently. It is a top view for description of the short circuit location between a signal line and the scanning line for write signals. It is a top view for description of repair of the short circuit location of FIG.
  • FIG. 20 is a plan view for explaining repair of a short-circuited portion according to an example different from FIG. 19. It is the connection diagram which showed the short circuit accident equivalently.
  • FIG. 21 is a plan view for explaining repair of a short-circuited portion according to an example different from FIGS. 19 and 20.
  • FIG. 24 is a plan view for explaining the repair of a short-circuited portion according to an example different from FIGS. 19, 20, and 23.
  • FIG. 26 is a plan view for explaining repair processing in the pixel circuit of FIG. 25.
  • FIG. 27 is a plan view for explaining repair processing in an example different from FIG. 26. It is a top view for explanation of contact failure.
  • FIG. 2 is a block diagram showing the image display device of the present embodiment.
  • the image display device 1 includes a display unit 2 on an insulating substrate such as glass, and includes a signal line driving circuit 3 and a scanning line driving circuit 4 around the display unit 2.
  • the display unit 2 is formed by arranging pixel circuits (PXCL) 5 in a matrix.
  • the signal line driving circuit 3 outputs a signal line driving signal Ssig to a signal line DTL provided in the display unit 2. Specifically, the signal line driving circuit 3 sequentially latches the image data D1 input in the raster scanning order by the horizontal selector (HSEL) 3A and distributes the image data D1 to the signal lines DTL, and then performs digital-analog conversion processing. To do.
  • the signal line driving circuit 3 processes the digital / analog conversion result to generate a driving signal Ssig. Thereby, the image display apparatus 1 sets the gradation of each pixel circuit 5 by so-called line sequential, for example.
  • the scanning line driving circuit 4 outputs a writing signal WS and a driving signal DS to the scanning line WSL for writing signal and the scanning line DSL for power supply provided in the display unit 2, respectively.
  • the write signal WS is a signal for controlling on / off of a write transistor provided in each pixel circuit 5.
  • the drive signal DS is a signal for controlling the drain voltage of the drive transistor provided in each pixel circuit 5.
  • the scanning line drive circuit 4 generates a write signal WS and a drive signal DS by processing a predetermined sampling pulse SP with the clock CK in the write scan circuit (WSCN) 4A and the drive scan circuit (DSCN) 4B, respectively.
  • FIG. 3 shows the configuration of the pixel circuit 5 in detail.
  • the display unit 2 is formed by arranging the pixel circuits 5 shown in FIG. 3 in a matrix.
  • the cathode of the organic EL element 8 is connected to a predetermined negative power source Vss, and the anode of the organic EL element 8 is connected to the source of the drive transistor Tr2.
  • the drive transistor Tr2 is, for example, an N-channel transistor using TFTs.
  • the drain of the drive transistor Tr2 is connected to the power supply scanning line DSL, and the power supply drive signal DS is supplied from the scanning line drive circuit 4 to the scanning line DSL.
  • the organic EL element 8 is current-driven using the drive transistor Tr2 having a source follower circuit configuration.
  • a holding capacitor Cs is provided between the gate and source of the drive transistor Tr2, and the gate side end voltage of the holding capacitor Cs is set to the voltage of the drive signal Ssig by the write signal WS.
  • the organic EL element 8 is current-driven by the drive transistor Tr2 with the gate-source voltage Vgs corresponding to the drive signal Ssig.
  • the capacitor Cel is a stray capacitance of the organic EL element 8. In the following description, it is assumed that the capacitance Cel is sufficiently larger than the retention capacitance Cs, and the parasitic capacitance of the gate node of the drive transistor Tr2 is sufficiently smaller than the retention capacitance Cs.
  • the gate of the drive transistor Tr2 is connected to the signal line DTL via the write transistor Tr1 that is turned on / off by the write signal WS.
  • the write transistor Tr1 is, for example, an N-channel transistor using TFTs.
  • the signal line drive circuit 3 switches the gradation setting voltage Vsig and the threshold voltage correction voltage Vo at a predetermined timing and outputs a drive signal Ssig.
  • the correction fixed voltage Vo is a fixed voltage used for correcting variation in the threshold voltage of the drive transistor Tr2.
  • the gradation setting voltage Vsig is a voltage for instructing the light emission luminance of the organic EL element 8, and has a value obtained by adding the fixed voltage Vo for threshold voltage correction to the gradation voltage Vin.
  • the gradation voltage Vin is a voltage corresponding to the light emission luminance of the organic EL element 8.
  • the gradation voltage Vin is generated for each signal line DTL by sequentially latching the image data D1 input in the raster scan order in the horizontal selector (HSEL) 3A and distributing the image data D1 to each signal line DTL. Is done.
  • the write transistor Tr1 is set to the off state by the write signal WS (FIG. 5A).
  • the power supply voltage VccH is supplied to the drive transistor Tr2 by the power supply drive signal DS during the light emission period (FIG. 5B).
  • the pixel circuit 5 causes the gate-source voltage Vgs of the drive transistor Tr2 (FIGS. 5D and 5E) to be the voltage between the terminals of the storage capacitor Cs during the light emission period.
  • the organic EL element 8 is caused to emit light with the driving current Ids according to the above.
  • the power supply drive signal DS is lowered to a predetermined fixed voltage VccL (FIG. 5B).
  • the fixed voltage VccL is a voltage that is sufficiently low to cause the drain of the drive transistor Tr2 to function as a source and is lower than the cathode voltage Vss of the organic EL element 8.
  • the accumulated charge at the end of the storage capacitor Cs on the organic EL element 8 side flows out to the scanning line DSL via the drive transistor Tr2.
  • the source voltage Vs of the drive transistor Tr2 falls to the voltage VccL (FIG. 5E), and the light emission of the organic EL element 8 stops.
  • the gate voltage Vg of the drive transistor Tr2 decreases in conjunction with the fall of the source voltage Vs (FIG. 5D).
  • the write transistor Tr1 is switched on by the write signal WS (FIG. 5A), and the threshold voltage correction is performed in which the gate voltage Vg of the drive transistor Tr2 is set to the signal line DTL. Is set to a fixed voltage Vo (FIGS. 5C and 5D).
  • the gate-source voltage Vgs of the drive transistor Tr2 is set to the voltage Vo ⁇ VccL.
  • the voltage Vo ⁇ VccL is set to a voltage higher than the threshold voltage Vth of the drive transistor Tr2.
  • the drain voltage of the drive transistor Tr2 is raised to the power supply voltage VccH by the drive signal DS (FIG. 5B).
  • the charging current Ids flows from the power supply VccH into the organic EL element 8 side end of the storage capacitor Cs via the driving transistor Tr2.
  • the voltage Vs on the organic EL element 8 side of the storage capacitor Cs gradually increases.
  • the charging current Ids is used only for charging the capacitor Cel and the holding capacitor Cs of the organic EL element 8, and as a result, only the source voltage Vs of the drive transistor Tr2 rises without causing the organic EL element 8 to emit light. Will do.
  • the write transistor Tr1 is set to the on state (FIG. 5A).
  • the gate voltage Vg of the drive transistor Tr2 is set to the gradation setting voltage Vsig, and the gate-source voltage Vgs of the drive transistor Tr2 is set to the gradation voltage Vin.
  • a voltage obtained by adding the threshold voltage Vth is set.
  • the drive transistor Tr2 when the gate voltage Vg of the drive transistor Tr2 is set to the gradation setting voltage Vsig, the drive transistor Tr2 is maintained for a certain period while the drain voltage of the drive transistor Tr2 is held at the power supply voltage VccH. Are connected to the signal line DTL. Thereby, the variation in the mobility ⁇ of the driving transistor Tr2 is corrected.
  • the write transistor Tr1 is set to the on state and the gate of the drive transistor Tr2 is connected to the signal line DTL.
  • the gate voltage Vg of the transistor Tr2 gradually rises from the fixed voltage Vo and is set to the gradation setting voltage Vsig.
  • the write time constant required for the rise of the gate voltage Vg of the drive transistor Tr2 is set to be shorter than the time constant required for the rise of the source voltage Vs by the drive transistor Tr2.
  • the gate voltage Vg of the driving transistor Tr2 quickly rises to the gradation setting voltage Vsig (Vo + Vin).
  • Vsig gradation setting voltage
  • the gate-source voltage Vgs of the drive transistor Tr2 exceeds the threshold voltage Vth, the current Ids flows from the power supply VccH via the drive transistor Tr2, and the source voltage Vs of the drive transistor Tr2 gradually increases. become. As a result, the voltage between the terminals of the storage capacitor Cs is discharged by the drive transistor Tr2, and the rising speed of the gate-source voltage Vgs is reduced.
  • the discharge rate of this inter-terminal voltage changes according to the capability of the drive transistor Tr2. More specifically, the discharge speed increases as the mobility ⁇ of the drive transistor Tr2 increases.
  • the pixel circuit 5 is set such that the voltage across the storage capacitor Cs decreases as the driving transistor Tr2 has a higher mobility ⁇ , and the variation in light emission luminance due to the variation in mobility is corrected.
  • the decrease in the inter-terminal voltage related to the correction of the mobility ⁇ is represented by ⁇ V in FIGS. 5, 12, and 13.
  • the write signal WS falls at time t5.
  • the organic EL element 8 emits light by the drive current Ids according to the voltage across the storage capacitor Cs.
  • the gate voltage Vg and the source voltage Vs of the drive transistor Tr2 rise by a so-called bootstrap circuit.
  • Vel in FIG. 13 represents the voltage corresponding to this increase.
  • the pixel circuit 5 prepares for the process of correcting the threshold voltage of the drive transistor Tr2 during the period when the gate voltage of the drive transistor Tr2 is lowered to the voltage VccL from time t0 to time t1.
  • the voltage across the storage capacitor Cs is set to the threshold voltage Vth of the driving transistor Tr2, and the threshold voltage of the driving transistor Tr2 is corrected.
  • the mobility of the drive transistor Tr2 is corrected and the gradation setting voltage Vsig is sampled.
  • FIG. 1 shows a layout of a wiring pattern in the pixel circuit 5.
  • the pixel circuit 5 having the layout shown in FIG. FIG. 1 illustrates a state in which the upper layer member is removed from the anode electrode of the organic EL element 8 and the substrate side is viewed.
  • the wiring patterns of each layer are represented by hatching differences.
  • the interlayer contact 11 is represented by a circular mark
  • the anode contact 12 is represented by a rectangular mark.
  • hatching assigned to the wiring pattern of the connection destination is provided inside the circular mark (contact 11) to represent the connection relationship between the layers.
  • a first wiring 10A is formed by forming a wiring pattern material layer on an insulating substrate made of glass, for example, and then etching the wiring pattern material layer. Subsequently, after a gate oxide film is formed, an intermediate wiring 10C made of a polysilicon film is formed.
  • the first wiring 10A and the intermediate wiring 10C are formed so as to locally face each other in a substantially central region, and a storage capacitor Cs is formed by the facing parts. Subsequently, after a channel protective layer and the like are formed, a write transistor Tr1 and a drive transistor Tr2 are formed by doping impurities.
  • the wiring pattern material layer is etched to form the second wiring 10B.
  • the defect detection process described later is executed to repair the defective part. Subsequently, after a planarizing film is formed with a predetermined film thickness, an anode electrode of the organic EL element 8 is formed. Thereafter, the material film, the cathode electrode, and the protective film of the organic EL element 8 are sequentially formed, and then a transparent substrate for sealing is disposed.
  • a signal line DTL extending in the vertical direction is formed on the left end side of the pixel circuit 5. Further, a power supply scanning line DSL and a writing signal scanning line WSL extending in the horizontal direction are formed above and below the pixel circuit 5, respectively.
  • This type of image display device 1 is characterized in that the resistance value of the second wiring 10B is much smaller than that of the first wiring 10A. Specifically, the first wiring 10A has a sheet resistance value of about 50 times that of the second wiring 10B. In the image display device 1, it is necessary to reduce the impedance of the signal line DTL, the scanning line DSL, and WSL.
  • the power supply scanning line DSL and the write signal scanning line WSL are formed by the second wiring 10B. Further, the power supply scanning line DSL is formed wider than the write signal scanning line WSL.
  • the signal line DTL is formed by the second wiring 10B as much as possible. Specifically, the signal line DTL is formed by the first wiring 10A and the remaining signal line DTL is formed by the second wiring 10B only in the part intersecting with the scanning lines DSL and WSL. As a result, the signal line DTL is provided with contacts for connecting the first wiring 10A and the second wiring 10B with a portion intersecting the scanning lines DSL and WSL interposed therebetween.
  • the power supply scanning line DSL at a portion where the signal line DTL and the power supply scanning line DSL intersect with each other is provided with a slit SL having a shape that cuts the signal line DTL across the signal line DTL.
  • the slits SL are provided in two places that divide the power supply scanning line DSL into approximately three equal parts in the width direction, along with the direction in which the signal line DTL extends.
  • the slit SL has both ends protruding from both end portions of the signal line DTL, and openings are formed at both ends so as to be sufficient for trimming using a laser beam.
  • First and second contacts for ensuring connection with the first wiring 10A are provided.
  • a wiring pattern BP for bypassing a portion where the signal line DTL and the write signal scanning line WSL intersect is formed by the wiring pattern of the first wiring 10A from the first and second contacts.
  • the wiring pattern BP is a part different from a part where the signal line DTL and the writing signal scanning line WSL intersect, and the part where the signal line DTL is formed by the second wiring 10B.
  • the first wiring 10A is formed so as to connect the first and second contacts across the signal line DTL.
  • the wiring pattern BP is connected to the gate of the drive transistor Tr2 and assigned to the transmission path of the write signal WS.
  • the wiring pattern of the first wiring 10A is formed so as to connect the gate of the writing transistor Tr1 and the corresponding first and second contacts with the writing transistor Tr1 in between. ing.
  • a short-circuit portion between the wiring patterns is detected by the defect detection process, and the short-circuit portion detected in the subsequent repair process is repaired.
  • a repair process is executed according to the detected short-circuit accident site.
  • the short-circuited portion is trimmed by laser beam irradiation to repair the short-circuit location.
  • the scanning line WSL for writing signal and the scanning line DSL for power supply are short-circuited at a portion other than a portion that intersects with the signal line DTL, the scanning line WSL Then, the space between the DSL and the DSL is trimmed by laser beam irradiation to repair the short-circuited portion.
  • the scanning signal WSL for the write signal and the power supply line are provided at the portion intersecting the signal line DTL on the side opposite to the bypass wiring pattern BP.
  • the scanning line DSL is short-circuited, as shown in FIG. 15, the short-circuited portion of the signal line DTL and the scanning line WSL is separated from the power-supply scanning line DSL using the slit SL, and the short-circuiting is performed. Repair the location. That is, in the slit SL on the side where the short circuit accident has occurred, the wiring pattern of the scanning line DSL is cut by laser trimming from the openings at both ends to the side where the short circuit accident has occurred, thereby repairing the short circuit portion.
  • the center line of laser trimming is appropriately indicated by a broken line.
  • connection diagram in FIG. 17 is an equivalent representation of the short-circuit accident indicated by these symbols A to C.
  • the image is normally displayed on each line related to these scanning lines DSL and WSL. Becomes difficult and defects in the transverse muscles are observed.
  • a defect is observed as a vertical bright line or black line.
  • the signal line DTL and the write signal scanning line WSL are short-circuited on the bypass wiring pattern BP side due to the defect of the second wiring 10B.
  • the wiring pattern of the scanning line WSL is cut by laser trimming on both sides of the location where the short-circuit accident has occurred and inside the first and second contacts, thereby repairing the short-circuit location. To do.
  • the wiring pattern of the scanning line WSL is cut by laser trimming on both sides of the short-circuited part and inside the first and second contacts together with the short-circuited part, thereby repairing the short-circuited part.
  • connection diagram shown in FIG. 21 is an equivalent representation of the short circuit accident indicated by these symbols D and E.
  • the scanning line WSL and the signal line DTL are always connected with a predetermined impedance, and the pixel is observed as a defect.
  • the image display device 1 After the image data D1 sequentially input is distributed to the signal lines DTL of the display unit 2 in the signal line driving circuit 3 (FIGS. 2 and 3), the digital / analog conversion process is performed. Is done. As a result, a gradation voltage Vin indicating the gradation of each pixel connected to the signal line DTL is formed for each signal line DTL. Further, the gradation voltage Vin is set to each pixel circuit 5 constituting the display unit 2 by, for example, line-sequential by driving the display unit by the scanning line driving circuit 4. The organic EL element 8 emits light by driving by the driving transistor Tr2 corresponding to the gradation voltage Vin (FIG. 4). Thereby, in the image display device 1, an image corresponding to the image data D1 can be displayed on the display unit 2.
  • the organic EL element 8 is current-driven by the drive transistor Tr2 having a source follower circuit configuration. Further, the voltage at the gate side end of the storage capacitor Cs provided between the gate and the source of the drive transistor Tr2 is set to a voltage Vsig corresponding to the gradation voltage Vin. As a result, the organic EL element 8 emits light with the light emission luminance corresponding to the image data D1, and a desired image is displayed.
  • the drive transistor Tr2 applied to the pixel circuit 5 has a drawback that the threshold voltage Vth varies greatly. Therefore, if the gate side end voltage of the storage capacitor Cs is simply set to the voltage Vsig corresponding to the gradation voltage Vin, the light emission luminance of the organic EL element 8 varies due to the variation of the threshold voltage Vth of the drive transistor Tr2, and the image quality Deteriorates.
  • the voltage across the storage capacitor Cs becomes the threshold voltage Vth of the drive transistor Tr2 in advance by controlling the drive transistor Tr2 with the drive signal DS and the write signal WS. It is set (FIGS. 4 to 7). Thereafter, in the image display device 1, the terminal voltage of the storage capacitor Cs is set to the gradation setting voltage Vsig (Vin + Vo) (FIG. 11). As a result, it is possible to prevent image quality deterioration due to variations in the threshold voltage Vth of the drive transistor Tr2.
  • the gate voltage of the drive transistor Tr2 is held at the gradation setting voltage Vsig while power is supplied to the drive transistor Tr2 for a certain time, thereby preventing image quality deterioration due to variation in mobility of the drive transistor Tr2. be able to.
  • the image display device 1 when setting the gradation of each pixel circuit 5 by line sequential, it is necessary to accurately control the writing transistor Tr1 with the writing signal WS. Further, since the drive current of the organic EL element 8 is supplied via the power supply scanning line DSL, it is necessary to sufficiently reduce the voltage drop in the scanning line DSL. Therefore, in the image display device 1, it is necessary to sufficiently reduce the impedance of the scanning lines DSL and WSL. Further, it is necessary to sufficiently reduce the impedance of the signal line DTL.
  • the pixel circuit 5 is formed by a laminated structure of the first wiring 10A, the intermediate wiring 10C, and the second wiring 10B with an interlayer insulating film or the like interposed therebetween (FIG. 1).
  • the second wiring 10B has the lowest resistance value, so that the scanning line WSL for the write signal WS and the scanning line DSL for power supply are the second. It is formed by the wiring 10B.
  • the power supply scanning line DSL is formed wider than the scanning line WSL for the write signal WS. Thereby, the impedance of the scanning line WSL and the power supply scanning line DSL can be sufficiently reduced.
  • the signal line DTL is formed by wiring the first wiring 10A only at a portion that intersects the scanning line DSL and the scanning line WSL, and a portion that does not intersect the scanning line DSL and the scanning line WSL is formed by the second wiring 10B. Yes. Further, the signal line DTL is provided with a contact for connecting the first wiring 10A and the second wiring 10B with a portion intersecting the scanning line WSL interposed therebetween. As a result, the impedance of the signal line DTL can be sufficiently reduced.
  • the short-circuited portion is repaired by trimming using a laser beam.
  • a short-circuit accident at a location where the wiring pattern is not laminated can simply repair the short-circuit location by cutting the short-circuited location by laser trimming.
  • FIG. 22 shows a configuration of the pixel circuit 15 in the case where no contrivance is made for the repair processing of the short-circuited portion.
  • the power supply scanning line DSL is formed without the slit SL.
  • the gate line of the drive transistor Tr2 is provided so as to simply extend from the write signal scanning line WSL.
  • a slit SL having a shape crossing the signal line DTL is provided at a portion intersecting the signal line DTL (FIG. 1).
  • the part where the short circuit accident has occurred is cut off from the scanning line DSL and the short circuit part is repaired (FIGS. 15 and 16).
  • the method of providing this slit cannot be applied to the short-circuited portion (FIG. 18, symbol E) between the first wiring 10A of the signal line DTL and the gate line of the write transistor Tr1. Further, although it can be applied to a short-circuited portion (FIG. 18, reference numeral D) between the scanning line WSL and the second wiring 10B of the signal line DTL, it is necessary to form a wide pattern width of the scanning line WSL. Become. As a result, it becomes difficult to assign a sufficient pattern width to the power supply scanning line DSL, and it becomes difficult to sufficiently reduce the impedance of the power supply scanning line DSL.
  • the drain voltage of the driving transistor Tr2 decreases as the distance from the scanning line driving circuit 4 increases, and shading occurs. Further, when the pattern width of the scanning line WSL for writing signals is increased, crosstalk increases, which may cause deterioration in image quality.
  • the scanning line drive circuit 4 side and the opposite side to the scanning line drive circuit 4 are separated from the portion where the signal line DTL and the write signal scanning line WSL intersect by a distance sufficient for laser trimming.
  • First and second contacts are provided at the scanning line WSL, and a bypass wiring pattern BP connecting the first and second contacts is formed by the first wiring 10A.
  • a short-circuit portion between the scanning line WSL and the second wiring 10B of the signal line DTL (FIG. 19), and a short-circuit portion between the first wiring 10A of the signal line DTL and the gate line of the write transistor Tr1 (FIG. 20).
  • Laser trimming cuts the contact, the signal line DTL, and the portion where the write signal scanning line WSL intersects.
  • the first and second contacts including the first wiring 10A of the signal line DTL are short-circuited. Even when a large-scale short circuit accident occurs, the short circuit point can be repaired. As shown in FIG. 24, when the short circuit is not short-circuited immediately below the scanning line WSL, the short-circuited portion can be repaired by laser trimming the bypass wiring pattern side.
  • the layout of the pixel circuit 5 can be simplified by setting the bypass wiring pattern BP to also serve as the gate line of the write transistor Tr1.
  • the gate of the write transistor Tr1 is connected to the scanning line WSL via the bypass wiring pattern connected to the scanning line WSL by two contacts, one of the contacts is caused by a defect in the contact formation process. Even if a conduction failure occurs, the write signal WS can be supplied to the write transistor Tr1 through the other contact. Therefore, the reliability of the image display apparatus 1 can be improved as compared with the conventional case.
  • the signal line is formed by the wiring pattern layer different from the scanning line only at the portion intersecting with the scanning line, and the signal line is formed by the same wiring pattern layer as the scanning line except for the portion intersecting with the scanning line. Since the wiring pattern that bypasses the intersecting portion is provided, the short-circuited portion between the wiring patterns generated at the intersecting portion can be repaired.
  • the layout of the pixel circuit can be simplified, and the reliability of the image display device can be improved.
  • FIG. 25 shows the layout of the display unit applied to the image display apparatus according to the second embodiment of the present invention in comparison with FIG.
  • the image display apparatus according to the present embodiment has the same configuration as the image display apparatus 1 according to the first embodiment except that the layout shown in FIG. 25 is different.
  • the reference numerals of the respective parts in the image display device according to the first embodiment will be used as appropriate.
  • the odd-numbered pixel circuit 50 viewed from the scanning line driving circuit 4 and the subsequent even-numbered pixel circuit 5E are arranged so that the signal lines DTL face each other. That is, in the display unit 22, the odd-numbered pixel circuit 50 has the signal line DTL arranged along the left end. In the even-numbered pixel circuit 5E, the signal line DTL is arranged along the right end. Thus, the display unit 22 is disposed in the adjacent pixel circuits 5E and 50 so that the signal lines DTL are close to each other and face each other.
  • the odd-numbered pixel circuit 50 and the even-numbered pixel circuit 5E are formed symmetrically with respect to the signal line DTL, so that the signal line DTL is connected in the adjacent pixel circuit 5E and the pixel circuit 50. They are arranged so as to face each other close to each other.
  • the display unit 22 has a common wiring pattern for bypassing in the signal lines DTL arranged in close proximity. That is, the display unit 22 is opposite to the scanning line driving circuit 4 side and the scanning line driving circuit 4 from the part where the signal lines DTL arranged close to each other with a sufficient interval for laser trimming intersect the scanning line WSL. On the side, first and second contacts are provided.
  • the display section 22 is formed by the first wiring 10A so that the bypass wiring pattern connecting the first and second contact sections collectively traverses the lower layers of the two opposing signal lines DTL. With this bypass wiring pattern, the write signal WS is supplied to each write transistor Tr1 of the adjacent pixel circuit.
  • the first wiring 10A and the second wiring 10B are short-circuited between the scanning lines and the signal lines, respectively. Even when an accident occurs, the short-circuited portion can be reliably repaired. As shown in FIG. 28, even when one of the first and second contacts becomes defective in conduction, the write signal WS is supplied to the write transistor Tr1 through the other contact. Therefore, the reliability of the image display device 1 can be improved as compared with the conventional case.
  • the adjacent pixel circuits are arranged so that the scanning lines are close to each other and face each other, and the wiring pattern for bypass is shared, so that it is much higher than the configuration of the first embodiment. While it can be set as a simple structure, the effect similar to 1st Embodiment can be acquired.
  • the odd-numbered pixel circuit and the even-numbered pixel circuit are formed symmetrically with respect to the scanning line, so that the adjacent pixel circuit is arranged so that the scanning line is closely opposed to each other.
  • Each pixel circuit can be laid out by mirroring.
  • FIG. 29 shows the layout of the display unit applied to the image display apparatus according to the third embodiment of the present invention in comparison with FIG.
  • the image display apparatus according to the present embodiment has the same configuration as that of the image display apparatus 1 according to the first embodiment, except that the layout shown in FIG. 29 is different.
  • the write transistor Tr1 is disposed below the second wiring 10B of the signal line DTL. More specifically, the write transistor Tr1 in the pixel circuit 5 of FIG. 1 is rotated 90 degrees counterclockwise and disposed below the second wiring 10B of the signal line DTL. By changing the layout of the drive transistor Tr2, the shape of the storage capacitor CS and the like is corrected in the pixel circuit 25.
  • the image display device effectively uses a configuration in which part of the signal line DTL is formed by the second wiring 10B, and blocks incident light to the writing transistor Tr1 by the signal line DTL of the second wiring 10B. can do.
  • the light shielded by the signal line DTL is light of the organic EL element 8 provided in the pixel circuit, light of the organic EL element 8 provided in the adjacent pixel circuit, or the like.
  • the drive transistor is arranged under the signal line, thereby preventing fluctuations in the characteristics of the drive transistor due to the incidence of extraneous light and the same effects as those of the first embodiment described above. Obtainable.
  • FIG. 30 shows the layout of the display unit applied to the image display apparatus according to the fourth embodiment of the present invention in comparison with FIG.
  • the image display apparatus according to the present embodiment is similar to that described above with reference to FIG. 29 in comparison with FIG. 1 except that the write transistor Tr1 is disposed below the second wiring 10B of the signal line DTL. It has the same configuration as the image display device 1 of the second embodiment.
  • the driving transistor is arranged below the signal line, and the characteristics of the driving transistor vary due to the incidence of external light. Even if the above is prevented, the same effects as those of the second and third embodiments described above can be obtained.
  • the second wiring 10B is preferentially used to arrange the signal line and the scanning line.
  • the present invention is not limited to this.
  • the resistance value of the first wiring 10A is lower than that of the second wiring 10B
  • the first wiring 10A is used preferentially and the signal lines and scanning lines are used. May be arranged, and can be widely applied in this case.
  • the present invention is not limited to this, and the color image 1
  • the red, green, and blue subpixels that constitute a pixel may be used as a unit, and the subpixels may be selectively symmetrical.
  • the green pixel circuit and the red and blue pixel circuits when the red pixel circuit and the green and blue pixel circuits are symmetrical, the green pixel circuit and the red and blue pixel circuits
  • the red and green pixel circuits and the blue pixel circuit may have a symmetric shape.
  • red, green, and blue sub-pixels constituting one pixel of a color image are used as units, and the sub-pixels are selectively symmetrical.
  • the G (green) pixel circuit is defined as the first pixel circuit
  • the B (blue) pixel circuit is defined as the second pixel circuit
  • the R (red) pixel circuit is defined as the third pixel circuit in this order.
  • FIG. 31 is a diagram showing a pattern layout of a pixel circuit as a comparative example in the present embodiment.
  • the pixel pitch is asymmetric between RGB in the TFT layer.
  • the layout shown in FIG. 31 exemplifies a case where the pattern area of the G pixel is small and the pattern area of the B pixel is large with respect to the R pixel.
  • the layout of the B pixel circuit among the RGB pixel circuits is reversed horizontally with respect to the RG pixel circuit, so that the pattern density is almost equal in RGB.
  • a bypass wiring pattern BP for repairing when the signal line DTL and the scanning line WSL are short-circuited is formed of the first metal wiring (see FIGS. 25 to 28).
  • a wiring pattern BP is provided.
  • the bypass wiring pattern BP provided in the B and R pixel circuits is not provided.
  • FIG. 32 shows a timing chart for several stages in the pixel circuit in the comparative example.
  • the scanning line WSL is switched five times in total, that is, three pulses for WS positive bias and threshold correction preparation and two pulses for threshold correction.
  • FIG. 32 shows the timing of the RGB signal lines DTL-R, DTL-G, and DTL-B.
  • the signal lines DTL-R and DTL-B scan with the signal lines DTL-R and DTL-B.
  • the parasitic capacitance of the line WSL is larger than that of DTL-G.
  • the scanning line WSL is provided with a bypass wiring pattern BP, and the signal lines DTL-B and DTL-R are connected to the bypass line pattern BP. This is because a parasitic capacitance is generated at the intersection with the wiring pattern BP. For this reason, capacitive coupling due to potential fluctuation of the scanning line WSL is larger in DTL-R and DTL-B than in DTL-G, and noise is generated in the offset potential in the threshold correction preparation period and the threshold correction period. become.
  • FIG. 33 shows a pattern layout of the pixel circuit in the present embodiment.
  • the pixel pitch is asymmetric between RGB in the TFT layer.
  • a bypass wiring pattern BP for repairing when the signal line DTL and the scanning line WSL are short-circuited is formed of the first metal wiring (see FIGS. 25 to 28).
  • Wiring pattern BP is provided.
  • a pseudo wiring pattern FP is provided instead of the bypass wiring pattern BP provided in the B and R pixel circuits.
  • the pseudo wiring pattern FP is a wiring pattern that is electrically connected to the scanning line WSL.
  • the wiring pattern of the signal line DTL-G is different from the intersection of the scanning line WSL and the signal line DTL-G in the upper layer or the lower layer. It is something that crosses.
  • a parasitic capacitance is generated between the pseudo pattern FP and the signal line DTL-G.
  • parasitic capacitance is generated between the bypass wiring pattern BP and the signal lines DTL-B and DTL-R. That is, the same parasitic capacitance is generated in all the RGB pixel circuits.
  • FIG. 34 shows a timing chart in the pattern layout of the present embodiment.
  • the amount of capacitive coupling due to the potential variation of the scanning line WSL becomes equal, and the same noise is generated in each video signal reference potential Vo, whereby luminance unevenness can be prevented.
  • the bypass wiring pattern BP is provided in the B and R pixel circuits, and the pseudo wiring pattern FP is provided in the G pixel circuit, so that the scanning lines WSL and the signal lines DTL
  • the parasitic capacitance formed between the signal lines is uniform for each signal line. For this reason, it is possible to reduce the variation in the amount of capacitive coupling between the pixels due to the potential fluctuation of the scanning line WSL and to prevent luminance unevenness.
  • a bypass for bypassing the intersection of the scanning line WSL and the signal line DTL-G may be provided.
  • the present invention is not limited thereto, and is widely used when the image display device is configured by various pixel circuits. Can be applied.
  • the present invention by decreasing the drain voltage of the driving transistor, the voltage at the side of the organic EL element of the storage capacitor is decreased, and thereby the voltage between the terminals of the storage capacitor is reduced.
  • the present invention is not limited to this.
  • the organic EL element side end of the storage capacitor is separately connected to a predetermined fixed voltage via a switching transistor. Therefore, the present invention can be widely applied to the case where the voltage across the storage capacitor is set to a voltage higher than the threshold voltage of the driving transistor.
  • the gate voltage of the driving transistor is set to a fixed voltage for threshold voltage correction via the signal line, whereby the voltage across the storage capacitor is set to the threshold voltage of the driving transistor.
  • the present invention is not limited to this.
  • the gate voltage of the drive transistor is set to a fixed voltage via a switching transistor, and the voltage across the storage capacitor is thereby reduced.
  • the present invention can also be widely applied when the voltage is set to be equal to or higher than the threshold voltage of the driving transistor.
  • the present invention is applied to the image display device of the self-light emitting element by the organic EL element.
  • the present invention is not limited thereto, and the image display device by various self-light emitting elements, Further, it can be widely applied to image display devices using liquid crystal or the like.
  • the present invention can be applied to, for example, an active matrix type image display device using organic EL elements.

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Abstract

　本発明は、画像表示装置および短絡事故の修復方法に関し、例えば有機ＥＬ素子によるアクティブマトリックス型の画像表示装置に適用して、配線パターン間の短絡箇所を修復することができるようにする。走査線（ＷＳＬ）または信号線（ＤＴＬ）に、信号線（ＤＴＬ）と走査線（ＷＳＬ）とが交差する部位をバイパスする配線パターン（ＢＰ）を設け、このバイパス用配線パターン（ＢＰ）を使用して配線パターン間の短絡箇所を修復する。

Description

画像表示装置および短絡事故の修復方法
　本発明は、画像表示装置および短絡事故の修復方法に関し、例えば有機ＥＬ（Electro Luminescence）素子によるアクティブマトリックス型の画像表示装置に適用することができる。本発明は、信号線と走査線とが交差する部位をバイパスするバイパス用の配線パターンを走査線に設けることにより、配線パターン間の短絡箇所を修復することができるようにする。
　近年、有機ＥＬ素子を用いたアクティブマトリックス型の画像表示装置の開発が盛んになっている。有機ＥＬ素子を用いた画像表示装置は、電界の印加により発光する有機薄膜の発光現象を利用した画像表示装置である。有機ＥＬ素子は、１０〔Ｖ〕以下の印加電圧で駆動することができる。従ってこの種の画像表示装置は、消費電力を低減することができる。また有機ＥＬ素子は、自発光素子である。従ってこの種の画像表示装置は、バックライト装置を必要とせず、軽量化、薄型化することができる。さらに有機ＥＬ素子は、応答速度が数μ秒程度と速い特徴がある。従ってこの種の画像表示装置は、動画像表示時に残像が殆ど発生しない特徴がある。
　具体的に、有機ＥＬ素子を用いたアクティブマトリックス型の画像表示装置は、有機ＥＬ素子と有機ＥＬ素子を駆動する駆動回路とによる画素回路をマトリックス状に配置して表示部が形成される。この種の画像表示装置は、表示部に設けられた信号線および走査線をそれぞれ介して、表示部の周囲に配置した信号線駆動回路および走査線駆動回路により各画素回路を駆動して所望の画像を表示する。
　この有機ＥＬ素子を用いた画像表示装置に関して、特許文献１には２つのトランジスタを用いて画素回路を構成する方法が開示されている。この方法によれば、画像表示装置の構成を簡略化することができる。またこの特許文献１には、有機ＥＬ素子を駆動する駆動トランジスタのしきい値電圧のばらつき、移動度のばらつき、有機ＥＬ素子の特性の経時変化による画質劣化を防止する構成が開示されている。
特開２００７－３１０３１１号公報
　ところでこの種の画像表示装置は、製造工程における不良により、表示部に設けられた配線パターン間で短絡事故が発生する虞がある。なおこの種の不良は、フォトリソグラィー工程における不良、エッチング工程における不良、導電性の異物の付着等である。
　画像表示装置の製造工程において、この種の短絡事故を修復することができれば、歩留りを一段と向上することができる。
　本発明はかかる問題点に鑑みてなされたもので、その目的は、配線パターン間の短絡箇所を修復することのできる画像表示装置およびこの画像表示装置における短絡事故の修復方法を提供することにある。
　本発明の画像表示装置は、画素回路をマトリックス状に配置して作成された表示部により所望の画像を表示するものであって、表示部の走査線または信号線は、信号線または走査線と配線パターンが交差する部位を除いて、信号線または走査線の配線パターンと同一層に配線パターンが作成され、交差する部位では、信号線または走査線の配線パターンとは異なる層に配線パターンが作成され、走査線には、交差する部位とは異なる部位で信号線の配線パターンを上層または下層で横切って、交差する部位をバイパスするバイパス用の配線パターンが設けられる。
　本発明の短絡事故の修復方法は、本発明の画像表示装置に適用されるものであって、走査線を切断することにより、交差する部位をバイパス用の配線パターンから切り離して、信号線および走査線間の短絡事故を修復する。
　信号線または走査線と交差する部位を除いて、信号線または走査線の配線パターンと同一層の配線により走査線または信号線の配線パターンを作成し、交差する部位では、信号線または走査線の配線パターンと異なる層の配線により走査線または信号線の配線パターンを作成すれば、この同一層側の配線を優先して使用して信号線および走査線を配置し、信号線および走査線の双方にこの同一層の配線を適用し得ない部位でのみ、信号線または走査線を異なる層により配置することができる。従って、この同一層側にシート抵抗の小さい配線パターン層を適用して、走査線および信号線のインピーダンスを小さくすることができる。しかしながらこのようにすると、信号線および走査線が同一層に形成されることになり、信号線および走査線間で短絡事故が発生し易くなる。特に信号線と走査線とが交差する部位では、これら信号線および走査線が積層されていることから、信号線および走査線間を短絡された部位のみトリミングにより除去することが困難になり、結局、短絡事故を修復できなくなる。
　そこで、本発明の画像表示装置では、走査線に、交差する部位とは異なる部位で信号線の上層または下層を横切って、交差する部位をバイパスするバイパス用の配線パターンが設けられる。このバイパス用の配線パターンは、交差する部位をバイパスすることから、トリミングにより交差する部位を走査線から切り離した場合には、この走査する部位に代えて走査線の信号を伝送することになる。これにより交差する部位で発生した走査線および信号線間の短絡箇所を修復することができる。
　本発明によれば、配線パターン間の短絡箇所を修復することができる。
本発明の第１実施の形態に係る画像表示装置に適用される画素回路のレイアウトを表す平面図である。 画像表示装置の構成を表すブロック図である。 画素回路の構成を詳細に表す接続図である。 図３との対比により図２の表示部を表す接続図である。 図３の画素回路の動作を説明するためのタイミングチャートである。 同じく接続図である。 図６の続きの説明のための接続図である。 図７の続きの説明のための接続図である。 図８の続きの説明のための接続図である。 図９の続きの説明のための接続図である。 図１０の続きの説明のための接続図である。 図１１の続きの説明のための接続図である。 図１２の続きの説明のための接続図である。 短絡箇所を表す平面図である。 スリットを用いた修復処理の説明のための平面図である。 図１５とは異なる例によるスリットを用いた修復処理の説明のための平面図である。 短絡箇所を等価的に示した接続図である。 信号線と書込信号用の走査線との間の短絡箇所の説明のための平面図である。 図１８の短絡箇所の修復の説明のための平面図である。 図１９とは異なる例による短絡箇所の修復の説明のための平面図である。 短絡事故を等価的に示した接続図である。 短絡事故に対する工夫を何ら設けない場合の画素回路のレイアウトを表す平面図である。 図１９および図２０とは異なる例による短絡箇所の修復の説明のための平面図である。 図１９、図２０および図２３とは異なる例による短絡箇所の修復の説明のための平面図である。 本発明の第２実施の形態に係る画像表示装置に適用される画素回路のレイアウトを表す平面図である。 図２５の画素回路における修復処理の説明のための平面図である。 図２６とは異なる例における修復処理の説明のための平面図である。 コンタクト不良の説明のための平面図である。 本発明の第３実施の形態に係る画像表示装置に適用される画素回路のレイアウトを表す平面図である。 本発明の第４実施の形態に係る画像表示装置に適用される画素回路のレイアウトを表す平面図である。 本発明の第５実施の形態に対する比較例としての画素回路のパターンレイアウトを表す図である。 比較例における画素回路での数段分のタイミングチャートである。 本発明の第６実施の形態に係る画素回路のパターンレイアウトを説明する図である。 第６実施の形態のパターンレイアウトにおけるタイミングチャートである。
　以下、図面を参照しながら本発明の実施の形態について説明する。なお、説明は以下の順序で行う。
　１．第１実施の形態（バイパス用の配線パターンを備える例）
　２．第２実施の形態（隣接画素回路の信号線が向かい合う例）
　３．第３実施の形態（書込トランジスタが信号線の下に配置された例）
　４．第４実施の形態（第２実施の形態において書込トランジスタが信号線の下に配置された例）
　５．第５実施の形態（走査線側を信号線の下層に配置する例）
　６．第６実施の形態（擬似配線パターンを備える例）
＜１．第１実施の形態＞
（１）構成
（１－１）全体構成（図２～図１３）
　図２は、本実施の形態の画像表示装置を表すブロック図である。この画像表示装置１は、ガラス等の絶縁基板に表示部２を有し、この表示部２の周囲に信号線駆動回路３および走査線駆動回路４を備えている。
　表示部２は、画素回路（ＰＸＣＬ）５をマトリックス状に配置して形成されたものである。信号線駆動回路３は、表示部２に設けられた信号線ＤＴＬに信号線用の駆動信号Ｓｓｉｇを出力するようになっている。具体的に、信号線駆動回路３は、水平セレクタ（ＨＳＥＬ）３Ａにより、ラスタ走査順に入力される画像データＤ１を順次ラッチして画像データＤ１を信号線ＤＴＬに振り分けた後、それぞれディジタルアナログ変換処理する。信号線駆動回路３は、このディジタルアナログ変換結果を処理して駆動信号Ｓｓｉｇを生成する。これにより画像表示装置１は、例えばいわゆる線順次により各画素回路５の階調を設定する。
　走査線駆動回路４は、表示部２に設けられた書込信号用の走査線ＷＳＬおよび電源用の走査線ＤＳＬにそれぞれ書込信号ＷＳおよび駆動信号ＤＳを出力する。書込信号ＷＳは、各画素回路５に設けられた書込トランジスタをオンオフ制御する信号である。駆動信号ＤＳは、各画素回路５に設けられた駆動トランジスタのドレイン電圧を制御する信号である。走査線駆動回路４は、それぞれライトスキャン回路（ＷＳＣＮ）４Ａおよびドライブスキャン回路（ＤＳＣＮ）４Ｂにおいて、所定のサンプリングパルスＳＰをクロックＣＫで処理して書込信号ＷＳおよび駆動信号ＤＳを生成する。
　図３は画素回路５の構成を詳細に表すものである。図３との対比により図４に示したように、表示部２は、この図３に示した画素回路５をマトリックス状に配置して作成されたものである。画素回路５では、有機ＥＬ素子８のカソードが所定の負側電源Ｖｓｓに接続され、有機ＥＬ素子８のアノードが駆動トランジスタＴｒ２のソースに接続されている。駆動トランジスタＴｒ２は、例えばＴＦＴによるＮチャンネル型トランジスタである。この駆動トランジスタＴｒ２のドレインが電源用の走査線ＤＳＬに接続され、この走査線ＤＳＬに走査線駆動回路４から電源用の駆動信号ＤＳが供給されるようになっている。このような構成により、画素回路５では、ソースフォロワ回路構成の駆動トランジスタＴｒ２を用いて有機ＥＬ素子８を電流駆動する。
　駆動トランジスタＴｒ２のゲートおよびソース間には保持容量Ｃｓが設けられ、書込信号ＷＳによりこの保持容量Ｃｓのゲート側端電圧が駆動信号Ｓｓｉｇの電圧に設定される。その結果、画素回路５では、駆動信号Ｓｓｉｇに応じたゲート・ソース間電圧Ｖｇｓにより駆動トランジスタＴｒ２で有機ＥＬ素子８を電流駆動する。容量Ｃｅｌは有機ＥＬ素子８の浮遊容量である。以下の説明では、この容量Ｃｅｌは、保持容量Ｃｓに比してその容量が十分に大きいものとし、駆動トランジスタＴｒ２のゲートノードの寄生容量は、保持容量Ｃｓに対して十分に小さいものとする。
　画素回路５では、書込信号ＷＳによりオン・オフ動作する書込トランジスタＴｒ１を介して、駆動トランジスタＴｒ２のゲートが信号線ＤＴＬに接続される。書込トランジスタＴｒ１は、例えばＴＦＴによるＮチャンネル型トランジスタである。信号線駆動回路３は、階調設定用電圧Ｖｓｉｇおよびしきい値電圧の補正用電圧Ｖｏを所定のタイミングで切り換えて駆動信号Ｓｓｉｇを出力する。補正用固定電圧Ｖｏは、駆動トランジスタＴｒ２のしきい値電圧のばらつき補正に使用する固定電圧である。階調設定用電圧Ｖｓｉｇは、有機ＥＬ素子８の発光輝度を指示する電圧であり、階調電圧Ｖｉｎにしきい値電圧補正用の固定電圧Ｖｏを加算した値を有する。階調電圧Ｖｉｎは、有機ＥＬ素子８の発光輝度に対応する電圧である。階調電圧Ｖｉｎは、水平セレクタ（ＨＳＥＬ）３Ａにおいて、ラスタ走査順に入力される画像データＤ１を順次ラッチして各信号線ＤＴＬに振り分けた後、それぞれディジタルアナログ変換処理して信号線ＤＴＬ毎に生成される。
　画素回路５では、図５に示したように、有機ＥＬ素子８を発光させる発光期間の間、書込信号ＷＳにより書込トランジスタＴｒ１がオフ状態に設定される（図５（Ａ））。また画素回路５は、発光期間の間、電源用の駆動信号ＤＳによって駆動トランジスタＴｒ２に電源電圧ＶｃｃＨが供給される（図５（Ｂ））。これにより画素回路５は、図６に示したように、発光期間の間、保持容量Ｃｓの端子間電圧である駆動トランジスタＴｒ２のゲート・ソース間電圧Ｖｇｓ（図５（Ｄ），（Ｅ））に応じた駆動電流Ｉｄｓで有機ＥＬ素子８を発光させる。
　発光期間が終了する時点ｔ０では、電源用の駆動信号ＤＳが所定の固定電圧ＶｃｃＬに立ち下げられる（図５（Ｂ））。この固定電圧ＶｃｃＬは、駆動トランジスタＴｒ２のドレインをソースとして機能させるのに十分に低い電圧であって、かつ有機ＥＬ素子８のカソード電圧Ｖｓｓより低い電圧である。
　これにより、図７に示したように、保持容量Ｃｓの有機ＥＬ素子８側端の蓄積電荷が駆動トランジスタＴｒ２を介して走査線ＤＳＬに流出する。その結果、駆動トランジスタＴｒ２のソース電圧Ｖｓが電圧ＶｃｃＬに立ち下がり（図５（Ｅ））、有機ＥＬ素子８の発光が停止する。また、このソース電圧Ｖｓの立ち下がりに連動して、駆動トランジスタＴｒ２のゲート電圧Ｖｇが低下する（図５（Ｄ））。
　続く所定の時点ｔ１では、書込信号ＷＳにより書込トランジスタＴｒ１がオン状態に切り換えられ（図５（Ａ））、駆動トランジスタＴｒ２のゲート電圧Ｖｇが信号線ＤＴＬに設定されたしきい値電圧補正用の固定電圧Ｖｏに設定される（図５（Ｃ），（Ｄ））。これにより図８に示したように、駆動トランジスタＴｒ２のゲート・ソース間電圧Ｖｇｓが電圧Ｖｏ－ＶｃｃＬに設定される。電圧Ｖｏ、ＶｃｃＬの設定により、この電圧Ｖｏ－ＶｃｃＬが駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈより大きな電圧に設定される。
　その後、時点ｔ２において、駆動信号ＤＳにより駆動トランジスタＴｒ２のドレイン電圧が電源電圧ＶｃｃＨに立ち上げられる（図５（Ｂ））。これにより駆動トランジスタＴｒ２を介して保持容量Ｃｓの有機ＥＬ素子８側端に電源ＶｃｃＨから充電電流Ｉｄｓが流入する。その結果、保持容量Ｃｓの有機ＥＬ素子８側の電圧Ｖｓが徐々に上昇する。この場合、充電電流Ｉｄｓは、有機ＥＬ素子８の容量Ｃｅｌと保持容量Ｃｓの充電にのみ使用され、その結果、有機ＥＬ素子８を発光させることなく、単に駆動トランジスタＴｒ２のソース電圧Ｖｓのみが上昇することになる。
　保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈとなると、駆動トランジスタＴｒ２を介しての充電電流Ｉｄｓの流入が停止し、駆動トランジスタＴｒ２のソース電圧Ｖｓの上昇が停止する。これにより保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２を介して放電され、図９に示したように保持容量Ｃｓの端子間電圧は駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定される。
　保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定するのに十分な時間が経過して時点ｔ３になると、図１０に示したように、書込信号ＷＳにより書込トランジスタＴｒ１がオフ状態に切り換えられる（図５（Ａ））。続いて図１１に示したように、信号線ＤＴＬの電圧が階調設定用電圧Ｖｓｉｇ（＝Ｖｉｎ＋Ｖｏ）に設定される。
　続く時点ｔ４では書込トランジスタＴｒ１がオン状態に設定される（図５（Ａ））。これにより図１２に示したように、駆動トランジスタＴｒ２のゲート電圧Ｖｇが階調設定用電圧Ｖｓｉｇに設定され、駆動トランジスタＴｒ２のゲート・ソース間電圧Ｖｇｓは、階調電圧Ｖｉｎに駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈを加算した電圧に設定される。これにより、画素回路５では、駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきを有効に回避して有機ＥＬ素子８を駆動することができ、有機ＥＬ素子８の発光輝度のばらつきによる画質劣化を防止することができる。
　この画素回路５では、駆動トランジスタＴｒ２のゲート電圧Ｖｇを階調設定用電圧Ｖｓｉｇに設定する際に、駆動トランジスタＴｒ２のドレイン電圧を電源電圧ＶｃｃＨに保持した状態で、一定期間の間、駆動トランジスタＴｒ２のゲートが信号線ＤＴＬに接続される。これにより駆動トランジスタＴｒ２の移動度μのばらつきが補正される。
　すなわち保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定した状態で、書込トランジスタＴｒ１をオン状態に設定して駆動トランジスタＴｒ２のゲートを信号線ＤＴＬに接続した場合、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、固定電圧Ｖｏから徐々に上昇して階調設定用電圧Ｖｓｉｇに設定される。
　ここで、この画素回路５では、この駆動トランジスタＴｒ２のゲート電圧Ｖｇの立ち上がりに要する書込時定数が、駆動トランジスタＴｒ２によるソース電圧Ｖｓの立ち上がりに要する時定数に比して短くなるように設定される。
　この場合、書込トランジスタＴｒ１がオン動作すると、駆動トランジスタＴｒ２のゲート電圧Ｖｇは、速やかに階調設定用電圧Ｖｓｉｇ（Ｖｏ＋Ｖｉｎ）に立ち上がることになる。このゲート電圧Ｖｇの立ち上がり時、有機ＥＬ素子８の容量Ｃｅｌが保持容量Ｃｓに比して十分に大きければ、駆動トランジスタＴｒ２のソース電圧Ｖｓは変動しないことになる。
　しかしながら、駆動トランジスタＴｒ２のゲート・ソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈより増大すると、駆動トランジスタＴｒ２を介して電源ＶｃｃＨから電流Ｉｄｓが流入し、駆動トランジスタＴｒ２のソース電圧Ｖｓが徐々に上昇することになる。その結果、保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２により放電し、ゲート・ソース間電圧Ｖｇｓの上昇速度が低下することになる。
　この端子間電圧の放電速度は、駆動トランジスタＴｒ２の能力に応じて変化する。より具体的には、駆動トランジスタＴｒ２の移動度μが大きい場合程、放電速度は速くなる。
　その結果、画素回路５は、移動度μが大きい駆動トランジスタＴｒ２程、保持容量Ｃｓの端子間電圧が低下するように設定され、移動度のばらつきによる発光輝度のばらつきが補正される。なお、この移動度μの補正に係る端子間電圧の低下分を図５、図１２および図１３ではΔＶで表す。
　画素回路５では、この移動度の補正期間が経過すると、時点ｔ５で書込信号ＷＳが立ち下げられる。その結果、発光期間が開始し、図１３に示したように、保持容量Ｃｓの端子間電圧に応じた駆動電流Ｉｄｓにより有機ＥＬ素子８が発光する。なお、発光期間が開始すると、いわゆるブートストラップ回路により駆動トランジスタＴｒ２のゲート電圧Ｖｇおよびソース電圧Ｖｓが上昇する。図１３におけるＶｅｌは、この上昇分の電圧を表している。
　これらにより画素回路５では、時点ｔ０から時点ｔ１までの駆動トランジスタＴｒ２のゲート電圧を電圧ＶｃｃＬに立ち下げている期間で、駆動トランジスタＴｒ２のしきい値電圧を補正する処理の準備をする。また、続く時点ｔ２から時点ｔ３までの期間では、保持容量Ｃｓの端子間電圧を駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈに設定して、駆動トランジスタＴｒ２のしきい値電圧を補正する。更に、時点ｔ４から時点ｔ５までの期間では、駆動トランジスタＴｒ２の移動度を補正すると共に、階調設定用電圧Ｖｓｉｇをサンプリングする。
（１－２）画素回路のレイアウト（図１）
　図１は、画素回路５における配線パターンのレイアウトを表すものである。画像表示装置１は、この図１に示したレイアウトによる画素回路５が繰り返し配置されて表示部２が作成される。なお、図１は、有機ＥＬ素子８のアノード電極から上層の部材を除去して基板側を見た状態を表すものである。ここでは、各層の配線パターンをそれぞれハッチングの相違により表している。また、円形の印により層間のコンタクト１１、矩形の印によりアノード用のコンタクト１２を表している。更に、この円形の印（コンタクト１１）の内側に接続先の配線パターンに割り当てたハッチングを設け、層間の接続関係を表している。
　この画素回路５では、例えばガラスによる絶縁基板上に配線パターン材料層を形成した後、この配線パターン材料層をエッチング処理することにより第１配線１０Ａが形成される。続いてゲート酸化膜が形成された後、ポリシリコン膜による中間配線１０Ｃが形成される。
　これら第１配線１０Ａおよび中間配線１０Ｃは、ほぼ中央の領域において、局所的に対向するように形成され、この対向する部位により保持容量Ｃｓが形成される。続いてチャンネル保護層等が形成された後、不純物のドープにより書込トランジスタＴｒ１および駆動トランジスタＴｒ２が形成される。
　続いて、配線パターン材料層を形成した後、この配線パターン材料層をエッチング処理することにより第２配線１０Ｂが形成される。
　次に、後述の欠陥検出の処理が実行され、欠陥箇所が修復される。続いて、所定膜厚により平坦化膜が形成された後、有機ＥＬ素子８のアノード電極が形成される。その後、有機ＥＬ素子８の材料膜、カソード電極、保護膜が順次形成された後、封止用の透明基板が配置される。
　本実施の形態では、この画素回路５において、上下方向に延長する信号線ＤＴＬが、画素回路５の左端側に形成されている。また、水平方向に延長する電源用の走査線ＤＳＬおよび書込信号用の走査線ＷＳＬがそれぞれ画素回路５の上下に形成されている。
　この種の画像表示装置１では、第２配線１０Ｂの抵抗値が第１配線１０Ａに比して格段に小さいという特徴がある。具体的に、第１配線１０Ａは、第２配線１０Ｂに対してシート抵抗値が５０倍程度である。また、この画像表示装置１では、信号線ＤＴＬ、走査線ＤＳＬ、ＷＳＬのインピーダンスを低くする必要がある。
　そこで、本実施の形態では、第２配線１０Ｂにより電源用の走査線ＤＳＬおよび書込信号用の走査線ＷＳＬが形成されている。また、電源用の走査線ＤＳＬが書込信号用の走査線ＷＳＬに比して幅広に形成されている。加えて、可能な限り第２配線１０Ｂにより信号線ＤＴＬが形成されている。具体的に、走査線ＤＳＬ，ＷＳＬと交差する部位に限って、第１配線１０Ａにより信号線ＤＴＬが形成され、残りの信号線ＤＴＬが第２配線１０Ｂにより形成されている。またその結果、信号線ＤＴＬは、走査線ＤＳＬおよびＷＳＬと交差する部位を間に挟んで、第１配線１０Ａおよび第２配線１０Ｂを接続するコンタクトがそれぞれ設けられている。
　信号線ＤＴＬと電源用の走査線ＤＳＬとが交差する部位の電源用の走査線ＤＳＬには、信号線ＤＴＬを横切って、信号線ＤＴＬを切断する形状のスリットＳＬが設けられている。電源用の走査線ＤＳＬを幅方向にほぼ３等分する２箇所には、信号線ＤＴＬの延長する方向に並んでこのスリットＳＬが設けられている。スリットＳＬは、レーザービームを用いたトリミングに充分なように、両端が信号線ＤＴＬの両側端部より飛び出し、かつ、この両端に開口が形成されている。
　信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位から、レーザートリミングに充分な距離だけ隔てた走査線駆動回路４側および走査線駆動回路４とは逆側の走査線ＷＳＬに、第１配線１０Ａとの間の接続を確保するための第１および第２のコンタクトがそれぞれ設けられている。この第１および第２のコンタクトからの第１配線１０Ａの配線パターンにより、信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位をバイパスするための配線パターンＢＰが形成されている。具体的に、この配線パターンＢＰは、信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位とは異なる部位であって、かつ信号線ＤＴＬが第２配線１０Ｂにより形成されている部位において、信号線ＤＴＬを横切って、これら第１および第２のコンタクトを接続するように第１配線１０Ａにより形成されている。またこの配線パターンＢＰが駆動トランジスタＴｒ２のゲートに接続され、書込信号ＷＳの伝送路に割り当てられている。なお本実施の形態では、書込トランジスタＴｒ１を間に挟んでそれぞれ書込みトランジスタＴｒ１のゲートと対応する第１および第２のコンタクトとを接続するように、この第１配線１０Ａの配線パターンが形成されている。
（１－３）修復処理（図１４～図２１）
　本実施の形態では、画像表示装置１の製造工程において、欠陥検出処理により配線パターン間の短絡箇所を検出し、続く修復処理において検出された短絡箇所を修復する。この製造工程では、検出された短絡事故の部位に応じて修復処理が実行される。
　すなわち、他の配線パターンと積層されていない箇所で短絡事故が検出された場合、短絡した部位をレーザービームの照射によりトリミングし、短絡箇所を修復する。具体的に、例えば図１４において符号Ａにより示したように、書込信号用の走査線ＷＳＬと電源用の走査線ＤＳＬとが、信号線ＤＴＬと交差する部位以外で短絡した場合、走査線ＷＳＬおよびＤＳＬ間をレーザービームの照射によりトリミングし、短絡箇所を修復する。
　これに対して図１４において符号Ｂで示したように、信号線ＤＴＬと交差する部位の、バイパス用の配線パターンＢＰとは逆側の部位で、書込信号用の走査線ＷＳＬと電源用の走査線ＤＳＬとが短絡している場合には、図１５に示したように、スリットＳＬを利用して信号線ＤＴＬおよび走査線ＷＳＬの短絡した部位を、電源用の走査線ＤＳＬから切り離し、短絡箇所を修復する。すなわち、短絡事故が発生した側のスリットＳＬにおいて、両端の開口から短絡事故が発生した側にそれぞれ走査線ＤＳＬの配線パターンをレーザートリミングにより切断し、これにより短絡箇所を修復する。なおこの図１５および以下の図においては、適宜、レーザートリミングの中心線を破線により示す。
　また図１４において符号Ｃで示したように、信号線ＤＴＬと電源用の走査線ＤＳＬとが交差する部位で、信号線ＤＴＬと電源用の走査線ＤＳＬとが短絡している場合には、図１６に示したように、図１５について上述したと同様に、スリットＳＬを利用したレーザートリミングにより短絡箇所を修復する。
　図１７の接続図は、これら符号Ａ～Ｃにより示した短絡事故を等価的に表したものである。符号Ａ，Ｂで示したような書込信号用の走査線ＷＳＬと電源用の走査線ＤＳＬとの短絡箇所があると、これらの走査線ＤＳＬおよびＷＳＬに係る各ラインで正常に画像表示することが困難になり、横筋の欠陥が観察される。また、符号Ｃで示したような走査線ＤＳＬと電源用の走査線ＤＳＬとの短絡箇所があると、垂直方向の輝線または黒線として欠陥が観察される。
　これに対して、図１８において符号Ｄで示したように、第２配線１０Ｂの不良により、バイパス用の配線パターンＢＰ側で信号線ＤＴＬおよび書込信号用の走査線ＷＳＬが短絡している場合には、図１９に示したように、短絡事故が発生した箇所の両側、第１および第２のコンタクトの内側で、走査線ＷＳＬの配線パターンをレーザートリミングにより切断し、これにより短絡箇所を修復する。
　また図１８において符号Ｅで示したように、第１配線１０Ａの欠陥により、信号線ＤＴＬおよび書込信号用の走査線ＷＳＬが短絡している場合には、図１９との対比により図２０に示したように、短絡した部位と共に、短絡事故が発生した箇所の両側、第１および第２のコンタクトの内側で、走査線ＷＳＬの配線パターンをレーザートリミングにより切断し、これにより短絡箇所を修復する。
　図２１に示した接続図は、これら符号Ｄ，Ｅで示した短絡事故を等価的に表したものである。この場合、短絡事故の発生した画素回路５において、走査線ＷＳＬと信号線ＤＴＬとが所定インピーダンスにより常時接続されることになり、当該画素が欠陥として観察される。
（２）実施の形態の動作（図１～図２２）
　本実施の形態の画像表示装置１では、信号線駆動回路３において、順次入力される画像データＤ１が表示部２の信号線ＤＴＬに振り分けられた後（図２，図３）、ディジタルアナログ変換処理される。これにより信号線ＤＴＬに接続された各画素の階調を指示する階調電圧Ｖｉｎが信号線ＤＴＬ毎に形成される。また、走査線駆動回路４による表示部の駆動により、表示部２を構成する各画素回路５に例えば線順次によりこの階調電圧Ｖｉｎが設定される。この階調電圧Ｖｉｎに応じた駆動トランジスタＴｒ２による駆動によりそれぞれ有機ＥＬ素子８が発光する（図４）。これにより画像表示装置１では、画像データＤ１に応じた画像を表示部２で表示することができる。
　より具体的に、画素回路５においては、ソースフォロワ回路構成の駆動トランジスタＴｒ２により有機ＥＬ素子８が電流駆動される。またこの駆動トランジスタＴｒ２のゲート、ソース間に設けられた保持容量Ｃｓのゲート側端の電圧が階調電圧Ｖｉｎに応じた電圧Ｖｓｉｇに設定される。これにより画像データＤ１に応じた発光輝度により有機ＥＬ素子８が発光して所望の画像を表示する。
　しかしながらこれら画素回路５に適用される駆動トランジスタＴｒ２は、しきい値電圧Ｖｔｈのばらつきが大きい欠点がある。そのため、単に保持容量Ｃｓのゲート側端電圧を階調電圧Ｖｉｎに応じた電圧Ｖｓｉｇに設定したのでは、駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきにより有機ＥＬ素子８の発光輝度がばらつき、画質が劣化する。
　そこで、本実施の形態の画像表示装置１では、事前に、駆動信号ＤＳおよび書込信号ＷＳによる駆動トランジスタＴｒ２の制御等により、保持容量Ｃｓの端子間電圧が駆動トランジスタＴｒ２のしき値電圧Ｖｔｈに設定される（図４～図７）。その後、画像表示装置１では、保持容量Ｃｓの端子電圧が階調設定用電圧Ｖｓｉｇ（Ｖｉｎ＋Ｖｏ）に設定される（図１１）。これにより駆動トランジスタＴｒ２のしきい値電圧Ｖｔｈのばらつきによる画質劣化を防止することができる。また一定時間の間、駆動トランジスタＴｒ２に電源を供給した状態で、駆動トランジスタＴｒ２のゲート電圧を階調設定用電圧Ｖｓｉｇに保持することにより、駆動トランジスタＴｒ２の移動度のばらつきによる画質劣化を防止することができる。
　これにより画像表示装置１では、例えば線順次による各画素回路５の階調を設定する際に、書込信号ＷＳにより精度良く書込トランジスタＴｒ１をオン・オフ制御することが必要になる。また有機ＥＬ素子８の駆動電流が電源用の走査線ＤＳＬを介して供給されることから、この走査線ＤＳＬにおける電圧降下を充分に小さくする必要がある。これらにより画像表示装置１では、走査線ＤＳＬ、ＷＳＬのインピーダンスを充分に小さくすることが必要になる。また信号線ＤＴＬについても、充分にインピーダンスを小さくすることが必要になる。
　本実施の形態では、層間絶縁膜等を間に挟んだ第１配線１０Ａ、中間配線１０Ｃおよび第２配線１０Ｂの積層構造により、画素回路５が形成されている（図１）。またこれら第１配線１０Ａ、中間配線１０Ｃおよび第２配線１０Ｂのうちで、第２配線１０Ｂが最も抵抗値が低いことにより、書込信号ＷＳの走査線ＷＳＬ、電源用の走査線ＤＳＬが第２配線１０Ｂにより形成されている。また電源用の走査線ＤＳＬが書込信号ＷＳの走査線ＷＳＬに比して幅広に形成されている。これにより走査線ＷＳＬ、電源用の走査線ＤＳＬについて、充分にインピーダンスを低減することができる。
　また信号線ＤＴＬは、走査線ＤＳＬ、走査線ＷＳＬと交差する部位のみ、第１配線１０Ａにより配線するようにして、走査線ＤＳＬ、走査線ＷＳＬと交差しない部位が第２配線１０Ｂにより形成されている。またさらに信号線ＤＴＬは、走査線ＷＳＬと交差する部位を間に挟んで、第１配線１０Ａおよび第２配線１０Ｂを接続するコンタクトが設けられる。これにより信号線ＤＴＬについても、充分にインピーダンスを低減することができる。
　ここで画像表示装置１では、高解像度化により画素回路５を高密度に配置することが必要になる。その結果、高解像度化により同一層に設けられた配線パターン間で、短絡事故が発生し易くなる。すなわち、走査線ＷＳＬおよびＤＳＬ間（図１４、符号Ａ，Ｂ）、走査線ＷＳＬと信号線ＤＴＬの第２配線１０Ｂとの間（図１４、符号Ｃ）、走査線ＤＳＬと信号線ＤＴＬの第２配線１０Ｂとの間（図１７、符号Ｄ）において短絡事故が発生する虞がある。また信号線ＤＴＬの第１配線１０Ａと書込トランジスタＴｒ１のゲートラインとの間（図１７、符号Ｅ）でも、短絡事故が発生する虞がある。
　特に、本実施の形態のように、信号線ＤＴＬを第１配線１０Ａと第２配線１０Ｂとで配線する場合、第１配線１０Ａの長さを可能な限り短くすればする程、信号線ＤＴＬのインピーダンスを低下することができる。従って信号線ＤＴＬのインピーダンスの低下を目的として、第１配線１０Ａの長さを短くすると、第２配線１０Ｂにおける信号線ＤＴＬと走査線ＤＳＬ、走査線ＷＳＬとの間隔が短くなり、短絡事故が発生し易くなる。
　この画像表示装置１では、レーザービームを用いたトリミングにより短絡箇所が修復される。図１４において符号Ａにより示したように、配線パターンが積層されていない箇所の短絡事故は、単にレーザートリミングにより短絡した箇所を切断して短絡箇所を修復することができる。
　しかしながら配線パターンが積層されている部位については、レーザートリミングにより他の配線パターンまでも切断することになり、この場合には、短絡箇所を修復することが困難になる。図２２は、短絡箇所の修復処理に対して何ら工夫していない場合の画素回路１５の構成を表すものである。この画素回路１５は、スリットＳＬが設けられることなく電源用の走査線ＤＳＬが形成されている。また書込信号用の走査線ＷＳＬから単に延長するように駆動トランジスタＴｒ２のゲートラインが設けられている。
　この図２２の例では、図１４および図１５に付した符号に対応して符号ｂ～ｅで示したように、信号線ＤＴＬと交差する部位における走査線ＷＳＬおよびＤＳＬ間の短絡箇所（符号ｂ）、走査線ＤＳＬと信号線ＤＴＬの第２配線１０Ｂとの間の短絡箇所（符号ｃ）、走査線ＷＳＬと信号線ＤＴＬの第２配線１０Ｂとの間の短絡箇所（符号ｄ）、信号線ＤＴＬの第１配線１０Ａと書込トランジスタＴｒ１のゲートラインとの間の短絡箇所（符号ｅ）については、レーザートミングにより短絡箇所を修復することが困難になる。
　これに対して本実施の形態の画像表示装置１では、電源用の走査線ＤＳＬについては、信号線ＤＴＬを交差する部位に、信号線ＤＴＬを横切る形状のスリットＳＬが設けられ（図１）、このスリットＳＬを利用したレーザートリミングにより、短絡事故が発生した部位が走査線ＤＳＬから切り離されて短絡箇所が修復される（図１５および図１６）。これにより信号線ＤＴＬおよび走査線ＤＳＬが交差する場合にあって、交差する部位で短絡事故が発生した場合でも、この短絡箇所を修復して歩留りを向上させることができる。
　しかしながらこのスリットを設ける手法にあっては、信号線ＤＴＬの第１配線１０Ａと書込トランジスタＴｒ１のゲートラインとの間の短絡箇所（図１８、符号Ｅ）については、適用することができない。また走査線ＷＳＬと信号線ＤＴＬの第２配線１０Ｂとの間の短絡箇所（図１８、符号Ｄ）については適用することができるものの、走査線ＷＳＬのパターン幅を幅広に形成することが必要になる。その結果、電源用の走査線ＤＳＬに充分なパターン幅を割り当てることが困難になり、電源用走査線ＤＳＬのインピーダンスを充分に低下することが困難になる。なお電源用走査線ＤＳＬのインピーダンスを充分に低下することができない場合、走査線駆動回路４から遠ざかるに従って駆動トランジスタＴｒ２のドレイン電圧が低下することになり、シェーディングが発生することになる。また書込信号用の走査線ＷＳＬのパターン幅を増大させると、クロストークが増大し、これによっても画質が劣化する虞がある。
　本実施の形態では、信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位から、レーザートリミングに充分な距離だけ隔てた走査線駆動回路４側および走査線駆動回路４とは逆側の走査線ＷＳＬの部位に第１および第２のコンタクトがそれぞれ設けられ、この第１および第２のコンタクトを接続するバイパス用の配線パターンＢＰが第１配線１０Ａにより形成されている。
　また走査線ＷＳＬと信号線ＤＴＬの第２配線１０Ｂとの間の短絡箇所（図１９）、信号線ＤＴＬの第１配線１０Ａと書込トランジスタＴｒ１のゲートラインとの間の短絡箇所（図２０）については、このバイパス用の配線パターンＢＰのみにより書込み信号ＷＳを伝送するように、第１のコンタクトと信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位との間、第２のコンタクトと信号線ＤＴＬと書込信号用の走査線ＷＳＬとが交差する部位との間がレーザートリミングにより切断される。これにより画像表示装置１では、信号線ＤＴＬおよび走査線ＷＳＬが交差する場合にあって、この交差する部位で短絡事故が発生した場合でも、この短絡箇所を修復して歩留りを向上させることができる。
　なお図１９および図２０との対比で図２３に示したように、本実施の形態によれば、信号線ＤＴＬの第１配線１０Ａを含んで第１および第２のコンタクトを短絡させるような大規模な短絡事故が発生した場合でも、その短絡箇所を修復することができる。また図２４に示したように、走査線ＷＳＬの直下で短絡していない場合には、バイパス用の配線パターン側をレーザートリミングして短絡箇所を修復することも可能である。
　さらに本実施の形態では、このバイパス用の配線パターンＢＰが書込トランジスタＴｒ１のゲートラインを兼用するように設定されていることにより、画素回路５のレイアウトを簡略化することができる。
　また２つのコンタクトにより走査線ＷＳＬに接続されたバイパス用の配線パターンを介して、書込トランジスタＴｒ１のゲートが走査線ＷＳＬに接続されることから、コンタクト形成工程における不良により、何れか一方のコンタクトが導通不良となった場合でも、他方のコンタクトを介して書込トランジスタＴｒ１に書込信号ＷＳを供給することができる。従って、従来に比して画像表示装置１の信頼性を向上させることができる。
（３）実施の形態の効果
　以上、走査線と交差する部位のみ走査線とは異なる配線パターン層により信号線を形成すると共に、走査線と交差する部位を除いて走査線と同一の配線パターン層により信号線を形成する場合において、この交差する部位をバイパスする配線パターンを設けるようにしたので、この交差する部位で発生した配線パターン間の短絡箇所を修復することができる。
　またこのバイパス用の配線パターンを介して書込トランジスタのゲートを走査線に接続させることにより、画素回路のレイアウトを簡略化し、さらには画像表示装置の信頼性を向上することができる。
＜２．第２実施の形態＞
　図２５は、図１との対比により本発明の第２実施の形態の画像表示装置に適用される表示部のレイアウトを表すものである。本実施の形態の画像表示装置は、図２５に示したレイアウトが異なる点を除いて、第１実施の形態の画像表示装置１と同一の構成を有する。以下の説明においては、適宜、第１実施の形態の画像表示装置における各部の符号を流用して説明する。
　本実施の形態の画像表示装置は、走査線駆動回路４から見た奇数番目の画素回路５０と、続く偶数番目の画素回路５Ｅとで、信号線ＤＴＬが向かい合うように配置されている。すなわち表示部２２において、奇数番目の画素回路５０は、左端に沿って信号線ＤＴＬが配置される。また偶数番目の画素回路５Ｅは、右端に沿って信号線ＤＴＬが配置される。これにより表示部２２は、隣接する画素回路５Ｅおよび５０において、信号線ＤＴＬが近接して対向するように配置されている。
　本実施の形態は、信号線ＤＴＬに対して、奇数番目の画素回路５０と偶数番目の画素回路５Ｅとを対称に形成することにより、隣接する画素回路５Ｅおよび画素回路５０において、信号線ＤＴＬが近接して対向するように配置したものである。
　表示部２２は、この近接して配置された信号線ＤＴＬにおいて、バイパス用の配線パターンが共通に配置されている。すなわち表示部２２は、レーザートリミングに充分な間隔を隔てて、近接して配置された信号線ＤＴＬがそれぞれ走査線ＷＳＬと交差する部位より走査線駆動回路４側および走査線駆動回路４とは逆側に、第１および第２のコンタクトが設けられている。表示部２２は、第１および第２のコンタクト部を接続するバイパス用の配線パターンが、この対向する２つの信号線ＤＴＬの下層をまとめて横切るように、第１配線１０Ａにより形成されている。このバイパス用の配線パターンにより、隣接する画素回路の各書込トランジスタＴｒ１に書込信号ＷＳが供給される。
　図１９および図２０との対比により図２６および図２７に示したように、本実施の形態の画像表示装置では、第１配線１０Ａおよび第２配線１０Ｂにおいて、それぞれ走査線および信号線間で短絡事故が発生した場合でも、確実に短絡箇所を修復することができる。また図２８に示したように、第１および第２のコンタクトの何れか一方のコンタクトが導通不良となった場合でも、他方のコンタクトを介して書込トランジスタＴｒ１に書込信号ＷＳを供給することができ、従来に比して画像表示装置１の信頼性を向上させることができる。
　本実施の形態によれば、隣接する画素回路で走査線が近接して対向するように配置し、バイパス用の配線パターンを共通化したことにより、第１実施の形態の構成に比して一段と簡易な構成とすることができると共に、第１実施の形態と同様の効果を得ることができる。
　また走査線に対して、奇数番目の画素回路と偶数番目の画素回路とを対称に形成し、これにより隣接する画素回路で走査線が近接して対向するように配置したことにより、単にマスクのミラーリングにより各画素回路をレイアウトすることができる。これにより簡易に画像表示装置を構成して、第１実施の形態の構成に比して一段と簡易な構成により、第１実施の形態と同様の効果を得ることができる。
＜３．第３実施の形態＞
　図２９は、図１との対比により本発明の第３実施の形態の画像表示装置に適用される表示部のレイアウトを表すものである。本実施の形態の画像表示装置は、図２９に示したレイアウトが異なる点を除いて、第１実施の形態の画像表示装置１と同一の構成を有する。
　本実施の形態に適用される画素回路２５では、書込トランジスタＴｒ１が、信号線ＤＴＬの第２配線１０Ｂの下に配置されている。より具体的には、図１の画素回路５における書込トランジスタＴｒ１を反時計方向に９０度回転させ、信号線ＤＴＬの第２配線１０Ｂの下に配置する。この駆動トランジスタＴｒ２のレイアウトの変更により、この画素回路２５では保持容量ＣＳ等の形状が修正されている。
　本実施の形態の画像表示装置は、信号線ＤＴＬの一部を第２配線１０Ｂにより形成する構成を有効に利用し、第２配線１０Ｂの信号線ＤＴＬにより書込トランジスタＴｒ１への入射光を遮光することができる。なおこの信号線ＤＴＬにより遮光される光は、当該画素回路に設けられた有機ＥＬ素子８の光、隣接する画素回路に設けられた有機ＥＬ素子８の光等である。これにより本実施の形態では、外来光の入射による書込トランジスタＴｒ１の特性の変動を防止し、この特性の変動による各種の異常を防止することができる。またこの信号線ＤＴＬにより書込トランジスタＴｒ１をシールドし、バックチャンネルのリーク電流を低減することができる。
　本実施の形態によれば、駆動トランジスタを信号線の下に配置したことにより、外来光の入射による駆動トランジスタの特性の変動等を防止して、上述の第１実施の形態と同様の効果を得ることができる。
＜４．第４実施の形態＞
　図３０は、図２５との対比により本発明の第４実施の形態の画像表示装置に適用される表示部のレイアウトを表すものである。本実施の形態の画像表示装置は、図１との対比により図２９について上述したと同様に、書込トランジスタＴｒ１が、信号線ＤＴＬの第２配線１０Ｂの下に配置される点を除いて、第２実施の形態の画像表示装置１と同一の構成を有する。
　本実施の形態によれば、画素回路を対称形状にレイアウトしてバイパス用の配線パターンを兼用する構成において、駆動トランジスタを信号線の下に配置して外来光の入射による駆動トランジスタの特性の変動等を防止するようにしても、上述の第２、第３実施の形態と同様の効果を得ることができる。
＜５．第５実施の形態＞
　上述の実施の形態においては、信号線と電源用および書込信号用の走査線が交差する部位において、信号線を下層側に配置する場合について述べたが、本発明はこれに限らず、走査線側を信号線の下層に配置するようにしてもよい。
　また上述の実施の形態においては、第１配線１０Ａに比して第２配線１０Ｂの抵抗値が低いことにより、第２配線１０Ｂを優先的に使用して信号線および走査線を配置する場合について述べたが、本発明はこれに限らず、例えば第２配線１０Ｂに比して第１配線１０Ａの抵抗値が低い場合には、第１配線１０Ａを優先的に使用して信号線および走査線を配置するようにしてもよく、この場合にも広く適用することができる。
　また第２実施の形態および第４実施の形態においては、奇数番目の画素回路と偶数番目の画素回路とを対称に形成する場合について述べたが、本発明はこれに限らず、カラー画像の１画素を構成する赤色、緑色、青色のサブ画素を単位にして、このサブ画素を選択的に対称形状としてもよい。なおこの場合、例えば赤色、緑色、青色のサブ画素をそれぞれ構成する画素回路のうちで、赤色の画素回路と緑色および青色の画素回路を対称形状とする場合、緑色の画素回路と赤色および青色の画素回路を対称形状とする場合、赤色および緑色の画素回路と青色の画素回路とを対称形状とする場合が考えられる。
＜６．第６実施の形態＞
　第６実施の形態は、上記のように、カラー画像の１画素を構成する赤色、緑色、青色のサブ画素を単位にして、このサブ画素を選択的に対称形状とした例である。なお、ここでは、Ｇ（緑色）の画素回路を第１の画素回路、Ｂ（青色）の画素回路を第２の画素回路、Ｒ（赤色）の画素回路を第３の画素回路として、この順に並列配置されているユニット（組み）を例とする。また、このユニットにおいて、第２の画素回路であるＢの画素回路と第３の画素回路であるＲの画素回路とが対称形状となっている例を説明する。
　図３１は、本実施の形態における比較例となる画素回路のパターンレイアウトを表す図である。レイアウト効率と欠陥リペア性を考慮して、ＴＦＴレイヤにおいてはＲＧＢ間で画素ピッチを非対称としている。
　図３１に示したレイアウトでは、Ｒ画素に対してＧ画素のパターン面積が小さく、Ｂ画素のパターン面積が大きい場合を例としている。また、ＲＧＢの画素回路のうちＢの画素回路のレイアウトをＲＧの画素回路に対して左右反転させることにより、パターン密度をＲＧＢでほぼ等しくなるレイアウト構成している。
　Ｂ、Ｒそれぞれの画素には、信号線ＤＴＬと走査線ＷＳＬとがショートした際にリペアするためのバイパス用の配線パターンＢＰが第１金属配線により形成されている（図２５～図２８参照）。
　すなわち、Ｂ、Ｒの画素回路における信号線ＤＴＬ－Ｒ、ＤＴＬ－Ｂの配線パターンを横切って、Ｂ、Ｒの画素回路における信号線ＤＴＬと走査線ＷＳＬとの交差する部位をまとめてバイパスするバイパス用の配線パターンＢＰが設けられている。
　また、Ｇの画素回路では、Ｂ、Ｒの画素回路に設けられているバイパス用の配線パターンＢＰは設けられていない。
　図３２は、比較例における画素回路での数段分のタイミングチャートを表すものである。ここでは、ＷＳ正バイアスおよび閾値補正準備のためのパルスが３回と閾値補正のためのパルスが２回、計５回走査線ＷＳＬの切替えが行われる。
　このとき、ある信号線ＤＴＬには同時に５本分の走査線切替りによる容量カップリングが生じる。この回数は保証する画質や駆動周波数などに依存するものであり、条件によっては計４０回の切替えが行われることもある。
　また、図３２にＲＧＢそれぞれの信号線ＤＴＬ－Ｒ、ＤＴＬ－Ｇ、ＤＴＬ－Ｂのタイミングを示しているが、信号線ＤＴＬ－ＲおよびＤＴＬ－Ｂは信号線ＤＴＬ－ＲおよびＤＴＬ－Ｂと走査線ＷＳＬの寄生容量がＤＴＬ－Ｇに対して大きくなる。これは、図３１に示したパターンレイアウトのように、Ｂ、Ｒの画素回路では走査線ＷＳＬにバイパス用の配線パターンＢＰが設けられており、信号線ＤＴＬ－Ｂ、ＤＴＬ－Ｒとバイパス用の配線パターンＢＰとの交差部分での寄生容量が発生しているためである。このために走査線ＷＳＬの電位変動による容量カップリングがＤＴＬ－Ｇに対してＤＴＬ－Ｒ、ＤＴＬ－Ｂの方が大きくなり、閾値補正準備期間や閾値補正期間でのオフセット電位にノイズが生じることになる。
　これは、電位の切替り回数が多くなるほど大きくなり、特に閾値補正期間内に映像信号基準電位Ｖｏに収束しない場合には同一の映像信号を入力したにも関らず、Ｒ画素、Ｂ画素Ｂ、Ｇ画素の間に輝度ムラが生じる原因となる。
　図３３は、本実施の形態における画素回路のパターンレイアウトを表すものである。レイアウト効率と欠陥リペア性を考慮して、ＴＦＴレイヤにおいてはＲＧＢ間で画素ピッチを非対称としている。
　図３３に示したレイアウトでは、Ｒ画素に対してＧ画素のパターン面積が小さく、Ｂ画素のパターン面積が大きい場合を例としている。また、ＲＧＢの画素回路のうちＢの画素回路のレイアウトをＲＧの画素回路に対して左右反転させることにより、ＲＧＢ間でパターン密度がほぼ等しくなるようにしている。
　Ｂ、Ｒそれぞれの画素には、信号線ＤＴＬと走査線ＷＳＬとが短絡した際にリペアするためのバイパス用の配線パターンＢＰが第１金属配線により形成されている（図２５～図２８参照）。
　すなわち、Ｂ、Ｒの画素回路における信号線ＤＴＬ－Ｒ、ＤＴＬ－Ｂの配線パターンを横切って、Ｂ、Ｒの画素回路における信号線ＤＴＬと走査線ＷＳＬとの交差する部位をまとめてバイパスするための配線パターンＢＰが設けられている。
　Ｇの画素回路では、Ｂ、Ｒの画素回路に設けられているバイパス用の配線パターンＢＰに代えて、擬似配線パターンＦＰが設けられている。
　この擬似配線パターンＦＰは、走査線ＷＳＬと導通する配線パターンであって、走査線ＷＳＬと信号線ＤＴＬ－Ｇとの交差部位とは異なる部位で信号線ＤＴＬ－Ｇの配線パターンを上層または下層で横切るものである。
　このような擬似パターンＦＰが設けられることにより、Ｇの画素回路では、擬似パターンＦＰと信号線ＤＴＬ－Ｇとの間に寄生容量が発生する。一方、Ｂ、Ｒの画素回路では、バイパス用の配線パターンＢＰと信号線ＤＴＬ－Ｂ、ＤＴＬ－Ｒとの間で寄生容量が発生している。つまり、ＲＧＢ全ての画素回路において同じ寄生容量が発生することになる。
　図３４は、本実施の形態のパターンレイアウトにおけるタイミングチャートを表すものである。本実施の形態では、走査線ＷＳＬの電位変動による容量カップリング量が等しくなり、それぞれの映像信号基準電位Ｖｏに同一のノイズが生じることにより、輝度ムラを防止することができる。
　本実施の形態では、２Ｔｒ１Ｃ画素回路において、Ｂ、Ｒの画素回路にバイパス用の配線パターンＢＰを設け、Ｇの画素回路に擬似配線パターンＦＰを設けたことにより、走査線ＷＳＬと信号線ＤＴＬとの間に形成される寄生容量が各信号線に対して均一となる。このため、走査線ＷＳＬの電位変動による容量カップリング量の各画素間でのバラツキを低減し、輝度ムラを防止することが可能となる。
　なお、図３３に示した本実施の形態のレイアウトパターンにおいて、Ｇの画素回路に設けた擬似配線パターンＦＰの代わりに、走査線ＷＳＬと信号線ＤＴＬ－Ｇとの交差部をバイパスするバイパス用の配線パターンを設けるようにしてもよい。
　上述の実施の形態においては、図３について上述した画素回路により画像表示装置を構成する場合について述べたが、本発明はこれに限らず、種々の画素回路により画像表示装置を構成する場合に広く適用することができる。
　具体的に、例えば、上述の実施の形態においては、駆動トランジスタのドレイン電圧の立ち下げにより、保持容量の有機ＥＬ素子側端電圧を立ち下げ、これにより保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合について述べたが、本発明はこれに限らず、例えば別途、スイッチイングトランジスタを介して保持容量の有機ＥＬ素子側端を所定の固定電圧に接続し、これにより保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合等にも広く適用することができる。
　更に、上述の実施の形態においては、信号線を介して駆動トランジスタのゲート電圧をしきい値電圧補正用の固定電圧に設定することにより、保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合について述べたが、本発明はこれに限らず、例えば別途、スイッチイングトランジスタを介して駆動トランジスタのゲート電圧を固定電圧に設定し、これにより保持容量の端子間電圧を駆動トランジスタのしきい値電圧以上の電圧に設定する場合にも広く適用することができる。
　また上述の実施の形態においては、本発明を有機ＥＬ素子による自発光素子の画像表示装置に適用する場合について述べたが、本発明はこれに限らず、各種の自発光素子による画像表示装置、さらには液晶等による画像表示装置に広く適用することができる。
　本発明は、例えば有機ＥＬ素子によるアクティブマトリックス型の画像表示装置に適用することができる。

 

Claims (9)

  1. 　画素回路をマトリックス状に配置して形成された表示部により画像を表示する画像表示装置であって、
    　前記表示部の走査線または信号線は、
    　前記信号線または走査線と配線パターンが交差する部位を除いて、前記信号線または走査線の配線パターンと同一層に配線パターンが形成され、
    　前記交差する部位では、前記信号線または走査線の配線パターンとは異なる層に配線パターンが形成され、
    　前記走査線には、
    　前記交差する部位とは異なる部位で前記信号線の配線パターンを上層または下層で横切って、前記交差する部位をバイパスするバイパス用の配線パターンが設けられた
    　画像表示装置。
  2. 　前記画素回路には、前記信号線の電圧により階調を設定する書込トランジスタが設けられ、
    　前記バイパス用の配線パターンにより前記書込トランジスタのゲートが前記走査線に接続された
    　請求項１に記載の画像表示装置。
  3. 　隣接する１組の前記画素回路では、前記信号線の配線パターンが近接して対向するように配置され、
    　前記バイパス用の配線パターンが、前記１組の画素回路における前記信号線の配線パターンを横切って、前記１組の画素回路における前記交差する部位をまとめてバイパスする配線パターンである
    　請求項２に記載の画像表示装置。
  4. 　前記１組の画素回路が、前記信号線の配線パターンに対して対称形状に形成された
    　請求項３に記載の画像表示装置。
  5. 　前記書込トランジスタが前記信号線の配線パターンの下に配置された
    　請求項２に記載の画像表示装置。
  6. 　前記画素回路は、
    　自発光素子と、
    　電源用の走査線により供給される電源により前記自発光素子を駆動する駆動トランジスタと、
    　前記駆動トランジスタのゲート・ソース間電圧を保持する保持容量とを有し、
    　前記書込トランジスタが、前記保持容量の端子電圧を前記信号線の電圧により設定するトランジスタであり、
    　前記走査線および信号線による制御により前記保持容量の端子間電圧を前記駆動トランジスタのしきい値電圧に設定した後、前記保持容量の端子電圧を前記書込トランジスタにより前記信号線の電圧に設定して前記自発光素子の発光輝度を設定する
    　請求項３に記載の画像表示装置。
  7. 　前記画素回路は、
    　自発光素子と、
    　電源用の走査線により供給される電源により前記自発光素子を駆動する駆動トランジスタと、
    　前記駆動トランジスタのゲート・ソース間電圧を保持する保持容量とを有し、
    　前記書込トランジスタが、前記保持容量の端子電圧を前記信号線の電圧により設定するトランジスタであり、
    　前記走査線および信号線による制御により前記保持容量の端子間電圧を前記駆動トランジスタのしきい値電圧に設定した後、前記保持容量の端子電圧を前記書込トランジスタにより前記信号線の電圧に設定して前記自発光素子の発光輝度を設定する
    　請求項５に記載の画像表示装置。
  8. 　複数の前記画素回路において第１、第２、第３の画素回路が順に並列配置される組について、隣接する第２、第３の画素回路では、前記信号線の配線パターンが近接して対向するように配置され、
    　前記バイパス用の配線パターンが、前記第２、第３の画素回路における前記信号線の配線パターンを横切って、前記第２、第３の画素回路における前記交差する部位をまとめてバイパスする配線パターンであり、
    　第１の画素回路では、前記バイパス用の配線パターンの代わりに、前記走査線と導通する配線パターンであって、前記走査線と前記交差する部位とは異なる部位で前記信号線の配線パターンを上層または下層で横切る擬似配線パターンである
    　請求項２に記載の画像表示装置。
  9. 　画素回路をマトリックス状に配置して形成された表示部により画像を表示する画像表示装置における短絡事故の修復方法であって、
    　前記表示部の走査線または信号線は、
    前記信号線または走査線と交差する部位を除いて、前記信号線または走査線の配線パターンと同一層の配線により配線パターンが形成され、
    　前記交差する部位では、前記信号線または走査線の配線パターンと異なる層の配線により配線パターンが形成され、
    　前記走査線には、
    前記交差する部位とは異なる部位で前記信号線の上層または下層を横切って、前記交差する部位をバイパスするバイパス用の配線パターンが設けられ、
    　前記走査線の切断により、前記交差する部位を前記バイパス用の配線パターンから切り離して、前記信号線および走査線間の短絡箇所を修復する
    　短絡事故の修復方法。
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