WO2010008039A1 - 映像信号処理装置及び映像信号処理方法 - Google Patents

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pull
video
motion
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PCT/JP2009/062859
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英樹 相羽
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日本ビクター株式会社
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    • H04N7/0147Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes the interpolation using an indication of film mode or an indication of a specific pattern, e.g. 3:2 pull-down pattern

Definitions

  • the present invention relates to a video signal processing apparatus and a video signal processing method for converting an input video signal into a frame frequency higher than the frame frequency of the video signal and displaying the converted video signal on a display unit such as a liquid crystal panel.
  • Patent Document 1 discloses an image display in which an interpolated frame is interpolated between frames of an input video signal and converted to a frame rate higher than that of the input video signal and displayed on a liquid crystal panel.
  • An apparatus is disclosed. According to the image display device described in Patent Literature 1, a video signal having a frame frequency of 60 Hz can be converted to a frame frequency of 120 Hz, for example.
  • movie films express moving images by switching still images of 24 frames or 30 frames per second.
  • 2-3 pulldown conversion or 2-2 pulldown conversion is performed.
  • a 2-3 pull-down converted video signal is displayed, a pattern in which two identical frames and three subsequent frames are repeated is repeated. Therefore, there arises a problem that the smoothness of the motion of the image called motion judder is impaired.
  • the present invention has been made in view of such problems.
  • the motion judder is improved and the frame rate is equal to or higher than that of the input video signal.
  • the video signal is a standard television signal
  • an object is to provide a video signal processing apparatus which can convert to a high frame rate as in the conventional case, and which can reduce the processing speed and reduce the frame memory.
  • the present invention provides a frame memory that outputs a second video signal by delaying each frame of the input first video signal by one frame period, and a first video Motion vector detection means for detecting a motion vector between the frame of the signal and the second video signal, pull-down determination means for determining whether or not the first video signal is a video signal subjected to pull-down conversion, and pull-down determination means
  • a sequence generating means for generating pull-down sequence information based on the determination result and the motion vector, and motion compensation for at least one video signal of the first or second video signal based on the pull-down sequence information and the motion vector
  • an image shift means for generating a plurality of motion compensated video signals, and N (N is 2 or more) among the plurality of motion compensated video signals.
  • N motion-enhanced video signals are emphasized in the time axis direction based on at least one motion-compensated video signal including the adjacent motion-compensated video signals in time series order.
  • a video signal processing device having time-axis emphasizing means for outputting and a time-series conversion memory for converting the frame frequency of N emphasized video signals to N times and outputting them in time-series order.
  • a frame memory that outputs the second video signal by delaying each frame of the input first video signal by one frame period, and a motion vector between the frames of the first video signal and the second video signal are obtained.
  • Image shift means for motion compensation of two video signals to generate a plurality of motion compensated video signals
  • a time axis emphasizing unit for emphasizing in the time axis direction based on at least one motion compensation video signal including the compensated video signal and outputting M emphasized video signals
  • a pull-down determination unit includes the first video signal. Is determined to be a pull-down converted video signal, the motion compensated video signal and the enhanced video signal based on the motion compensated video signal are combined N / M times for each of the M motion compensated video signals. (N is a natural number multiple of M), and a time-series conversion memory that converts the frame frequency of the motion compensated video signal and the emphasized video signal to N times and outputs them in time-series order.
  • An image signal processing apparatus is a natural number multiple of M
  • a frame memory that outputs each second video signal by delaying each frame of the input first video signal by one frame period, and whether or not the first video signal is a video signal obtained by pull-down conversion. If it is a video signal that has been subjected to pull-down conversion, a pull-down determination unit that determines the type of pull-down conversion, and the pull-down determination unit determines that the first video signal is a video signal that has undergone 2-3 pull-down conversion.
  • the sequence generation means for generating 5K-5K pull-down sequence information (K is a natural number) and the pull-down determination means determine that the first video signal is a 2-3 pull-down converted video signal
  • a time axis emphasizing means for emphasizing the selected video signal after the time series is switched by one frame period in the time axis direction based on the selected video signal one frame period before, and the frame frequency of the first video signal by 2K times
  • a time-series conversion memory that outputs 5K selected video signals in time-series order for each frame period.
  • a frame memory that outputs each second video signal by delaying each frame of the input first video signal by one frame period, and whether or not the first video signal is a video signal obtained by pull-down conversion. If it is a video signal that has been subjected to pull-down conversion, a pull-down determination unit that determines the type of pull-down conversion, and the pull-down determination unit determines that the first video signal is a video signal that has undergone 2-3 pull-down conversion.
  • the first video signal is generated by the sequence generation means for generating L- (L + 1) pull-down sequence information (L is 2N + (N-1) / 2, N is an odd number of 3 or more) and the first video signal is 2 -3
  • the first video signal or the second video signal is selected and the video signal having the same time series is selected for each frame period.
  • a selection means for outputting as a selected video signal by repeating each of L and (L + 1) times, and a selected video signal after the time series is switched by one frame period in the time axis direction based on the selected video signal before one frame period
  • a time axis emphasizing means for emphasizing the image signal, and converting the frame frequency of the first video signal to N times and outputting the selected video signal in chronological order by repeating L and (L + 1) times per frame period
  • a video signal processing apparatus having a sequence conversion memory.
  • Step and N (N is a natural number of 2 or more) motion compensated video signals among a plurality of motion compensated video signals, the next motion in chronological order
  • a video signal processing method having a step of outputting in a time series order.
  • M is a natural number of the plurality of motion compensated video signals
  • M is a natural number of the plurality of motion compensated video signals
  • Each of the video signals is enhanced in the time axis direction based on at least one or more motion compensation video signals including adjacent motion compensation video signals in time series order, and outputting M enhanced video signals; If the step of determining whether the first video signal is a pull-down converted video signal determines that the first video signal is a pull-down converted video signal, each of the M motion compensated video signals In contrast, the motion compensated video signal and the enhanced video signal based on the motion compensated video signal are combined and repeatedly output N / M times (N is a natural number multiple of M), and the motion compensated video signal and the enhanced video signal are also output.
  • the step of determining the type of pull-down conversion determines that the first video signal is a 2-3 pull-down converted video signal, and selects the first video signal or the second video signal. Outputting 5K video signals having the same time series for each frame period as the selected video signal, and selecting the video signal after the time series has been switched by one frame period as the selected video signal before one frame period.
  • Video signal processing having a step of emphasizing in the time axis direction based on the above, and a step of converting the frame frequency of the first video signal by 2K times and outputting 5K selected video signals in time series in every frame period Is the method.
  • the step of determining the pull-down conversion type determines that the first video signal is a 2-3 pull-down converted video signal.
  • a video signal having the same time series as the selected video signal is output as a selected video signal by repeating L and (L + 1) times per frame period;
  • the motion judder is improved and the frame rate is equal to or higher than the input video signal, and the input video signal is a standard television signal.
  • the frame rate can be converted to a higher frame rate than the input video signal as in the conventional case.
  • the processing speed can be reduced and the frame memory can be reduced.
  • FIG. 1 is a block diagram illustrating an example of a video signal processing apparatus according to the first embodiment.
  • FIG. 2 is a block diagram showing an example of a time axis emphasizing circuit in the first to third embodiments.
  • FIG. 3 is a diagram illustrating an example of a sequence chart when an input video signal to the video signal processing apparatus according to the first embodiment is subjected to 2-3 pulldown conversion.
  • FIG. 4 is a diagram illustrating an example of a sequence chart in a case where an input video signal to the video signal processing device according to the first embodiment is subjected to 2-2 pull-down conversion.
  • FIG. 5 is a diagram illustrating an example of a sequence chart in a case where the video signal input to the video signal processing device according to the first embodiment is a standard television signal.
  • FIG. 1 is a block diagram illustrating an example of a video signal processing apparatus according to the first embodiment.
  • FIG. 2 is a block diagram showing an example of a time axis emphasizing circuit in the first to third embodiments
  • FIG. 6 is a block configuration diagram illustrating an example of a video signal processing apparatus according to the second embodiment.
  • FIG. 7 is a diagram illustrating an example of a sequence chart when the video signal input to the video signal processing device according to the second embodiment is subjected to 2-3 pulldown conversion.
  • FIG. 8 is a block diagram illustrating an example of a video signal processing apparatus according to the third embodiment.
  • FIG. 9 is a diagram illustrating an example of a sequence chart in a case where the video signal input to the video signal processing device according to the third embodiment is subjected to 2-3 pulldown conversion.
  • FIG. 1 is an example of a block diagram of a video signal processing apparatus according to the first embodiment.
  • a video signal (first video signal) F 0 input to the video signal processing apparatus 1 is supplied to an image (frame) memory 10.
  • the image memory 10 stores the first video signal F0 for one frame, and outputs the second video signal F1 with a delay of one frame period. That is, the second video signal F1 is a video signal one frame before the first video signal F0.
  • the first video signal F0 and the second video signal F1 are respectively supplied to a motion vector detection circuit 20 having motion vector detection means and a pull-down determination circuit 22 having pull-down determination means.
  • the motion vector detection circuit 20 detects a motion vector MV between frames of the supplied first video signal F0 and second video signal F1. For example, a matching method can be used for detecting the motion vector.
  • the detected motion vector MV is supplied to the motion vector conversion circuit 21.
  • the pull-down detection circuit 22 determines whether or not the first video signal F0 is a pull-down converted video signal based on the input first video signal F0 and the second video signal F1, and determines the determination result. This is supplied to the sequence generation circuit 23. For example, it is possible to determine whether or not the video signal has undergone pull-down conversion by taking the difference between the frames of the first video signal F0 and the second video signal F1. In that case, it is possible to determine whether or not the video signal has been subjected to 2-2 pulldown conversion or 2-3 pulldown conversion by detecting a period in which the difference between frames becomes large.
  • the first video signal F0 includes information subjected to pull-down conversion
  • the variable delay circuit 30 delays the second video signal F1 by a predetermined amount based on the delay control signal a1, generates a motion compensated motion compensated video signal b1, and uses the motion compensated video signal b1 as a time axis enhancement circuit. 40.
  • the variable delay circuit 31 delays the first video signal F0 by a predetermined amount based on the delay control signal a2, generates a motion compensated motion compensated video signal b2, and supplies it to the time axis enhancement circuits 40 and 41.
  • the variable delay circuit 32 delays the first video signal F0 by a predetermined amount based on the delay control signal a3, generates a motion compensated motion compensated video signal b3, and supplies it to the time axis enhancement circuit 41.
  • variable delay circuits 30 to 32 are circuits that can variably delay the video signal based on the delay control signals a1 to a3.
  • the image shift means is not limited to the variable delay circuit shown in FIG. That is, any configuration may be used as long as it generates a video signal that forms a motion compensated image based on at least one video signal of the first video signal F0 or the second video signal F1 and the motion vector MV. The same applies to the description.
  • the time axis emphasizing circuits 40 and 41 having time axis emphasizing means are filters for emphasizing the video signal in the time axis direction, and are filters for sharply raising the voltage of the desired video signal and preventing afterimages.
  • FIG. 2 is an example of a block diagram of the time axis enhancement circuit.
  • the time axis emphasis circuits 40 and 41 shown in FIG. 2 use two types of input video signals as fa and fb.
  • the subtractor 40A subtracts fb from fa, and the result is multiplied by the gain coefficient c using the multiplier 40B. Further, the video signal fa is added to the result using the adder 40C, and the video signal fo is output.
  • the time axis emphasis circuits 40 and 41 are not limited to the configuration shown in FIG.
  • the time axis emphasis circuits 40 and 41 emphasize the video signal in the time axis direction using a plurality of video signals including the video signal immediately before the video signal to be emphasized when the video signals are arranged in time series. May be.
  • one or a plurality of video signals close to the video signal in time series may be used without including the video signal immediately before the video signal to be emphasized.
  • the time series conversion memory 50 temporarily stores the supplied video signals DF0 and DF1, and outputs them to the liquid crystal panel (not shown) as the video signal F0 'in the order of the video signals DF0 and DF1. Further, the time series conversion memory 50 converts the frame frequency by a factor of 2 and outputs the video signal F0 '.
  • 2-3 pull-down conversion means that odd-numbered frames are converted into 2 fields and even-numbered frames are converted into 3 fields.
  • 3-2 pull-down conversion which is the opposite, means that odd-numbered frames are converted into 3 fields and even-numbered frames are converted into 2 fields.
  • 2-3 pulldown conversion includes 3-2 pulldown conversion.
  • FIG. 3 is a diagram showing an example of a sequence chart in the case where the first video signal F0 input to the video signal processing device 1 has been subjected to 2-3 pulldown conversion.
  • FIG. 3A shows an image pattern input to the video signal processing apparatus 1.
  • the first video signal F0 is input to the video signal processing apparatus 1 in the time series order of frames S1, S2, S3... Every 1/60 seconds.
  • black circles indicate the position of the object, and broken circles indicate the position of the original object of the video signal input to the video signal processing apparatus 1.
  • the same symbols as those in FIG. 3 are used.
  • Frames S2, S3, and S4 are the same image pattern, and frames S5 and S6 are the same image pattern. Thereafter, the same image pattern is repeatedly input for three consecutive frames, and then the same image pattern is continuously input for two consecutive frames. .
  • the motion vector detection circuit 20 detects the motion vector amount when changing from the frame S1 to S2 as MV.
  • the input first video signal F0 is not subjected to any processing by the video signal processing device 1, a deviation occurs between the tracking direction of the line of sight and the moving object, as shown in FIG. For this reason, the viewer sees the movement as a non-natural image.
  • the motion vector conversion circuit 21 Based on the motion vector amount MV and the sequence signal supplied from the motion vector detection circuit 20, the motion vector conversion circuit 21 generates delay control signals a1 to a3 for controlling the delay amounts shown in Table 1, for example. This is supplied to the variable delay circuits 30-32.
  • Table 1 shows the same delay amount in a 5/60 second cycle, and the delay amount when the first video signal F0 (the currently input frame) is S2 and S7 is the same.
  • the delay amount shown in Table 1 indicates a relative delay amount.
  • the delay amount in each delay circuit described below is assumed to be relative.
  • the variable delay circuits 31 and 32 delay the first video signal F0 based on the delay control signals a2 and a3 supplied from the motion vector conversion circuit 21. For example, when the supplied first video signal F0 is the frame S2, the variable delay circuit 32 delays the first video signal F0 by a delay amount of ⁇ 2 ⁇ MV / 5 to generate the motion compensated video signal b3. . When the first video signal F0 supplied and inputted is the frame S2, the variable delay circuit 31 delays the first video signal F0 by ⁇ 3 ⁇ MV / 5 to generate the motion compensated video signal b2.
  • the variable delay circuit 30 delays the second video signal F1, which is the video signal of the previous frame, based on the delay control signal b1 supplied from the motion vector conversion circuit 21. For example, when the supplied second video signal F1 is the frame S1, the variable delay circuit 30 delays the second video signal F1 by a delay amount of + MV / 5 to generate the motion compensated video signal b1.
  • the delay process for the second video signal F1 in the variable delay circuit 30 is the same as the process for the first video signal F0 of the variable delay circuit 32 one frame before. Therefore, the motion compensated video signal b3 may be generated by delaying the output of the video signal of the variable delay circuit 32 by one frame instead of the variable delay circuit 30. In that case, a memory that is delayed by one frame is required.
  • the sequence generation circuit 23 When the pull-down determination circuit 22 determines that the first video signal F0 is a signal subjected to 2-2 pull-down conversion, the sequence generation circuit 23 generates a sequence signal for executing the 2-2 pull-down sequence, The data is transmitted to the vector conversion circuit 21.
  • FIG. 4 is a diagram showing an example of a sequence chart when the first video signal F0 input to the video signal processing device 1 is subjected to 2-2 pull-down conversion.
  • FIG. 4A shows an image pattern input to the video signal processing apparatus 1.
  • the first video signal F0 is input to the video signal processing apparatus 1 in the order of frames S1, S2, S3... Every 1/60 seconds.
  • the frames S2 and S3 are the same image pattern, and the frames S4 and S5 are the same image pattern. Thereafter, the same image pattern is repeatedly input to the video signal processing apparatus 1 for two consecutive frames.
  • the motion vector detection circuit 20 detects, as MV, the amount of motion vector when changing from S1 to S2, as in the case of 2-3 pulldown.
  • MV the amount of motion vector when changing from S1 to S2
  • a shift occurs between the tracking direction of the line of sight and the moving object, as shown in FIG. For this reason, the viewer sees the movement as a non-natural image.
  • the motion vector conversion circuit 21 Based on the motion vector amount MV and the sequence signal supplied from the motion vector detection circuit 20, the motion vector conversion circuit 21 outputs delay control signals a 1 to a 3 for controlling the delay amounts as shown in Table 2, for example.
  • the variable delay circuits 30 to 32 are supplied.
  • the delay amount shown in Table 2 is the same delay amount in a 2/60 second cycle, and the delay amount when the frames of the first video signal F0 are S2 and S4 is the same.
  • the variable delay circuits 31 and 32 delay the first video signal F0 based on the delay control signals a2 and a3 supplied from the motion vector conversion circuit 21. For example, when the supplied frame of the first video signal F0 is S2, the variable delay circuit 32 delays the first video signal F0 by a delay amount of ⁇ MV / 4 to generate the motion compensated video signal b3. Further, when the frame of the first video signal F0 supplied is S2, the variable delay circuit 31 delays the video signal F0 by ⁇ MV / 2 to generate the motion compensated video signal b2.
  • FIG. 4B shows the motion compensated video signals b2 and b3 output from the variable delay circuits 31 and 32 arranged in chronological order of YA1, YB1, YA2, YB2,... Every 1/120 second.
  • a new frame is interpolated by the video signal processing apparatus 1 and motion compensation is performed. Therefore, the tracking direction of the line of sight matches the moving object, the motion judder is improved, and the viewer sees the image as a smooth motion.
  • the variable delay circuit 30 delays the second video signal F1 based on the delay control signal b1 supplied from the motion vector conversion circuit 21. For example, when the supplied second video signal F1 is the frame S1, the variable delay circuit 30 delays the second video signal F1 by a delay amount of + MV / 4 to generate the motion compensated video signal b1.
  • the sequence generation circuit 23 When the pull-down determination circuit 22 determines that the first video signal F0 is not a signal subjected to pull-down conversion, the sequence generation circuit 23 generates a sequence signal for controlling when the pull-down conversion is not performed, and motion vector conversion is performed. Transmit to the circuit 21.
  • FIG. 5 is a diagram showing an example of a sequence chart when the first video signal F0 input to the video signal processing apparatus 1 is a standard television video signal having a vertical frequency of 60 Hz.
  • FIG. 5A shows an image pattern input to the video signal processing apparatus 1. As shown in FIG. 5A, the first video signal F0 is input to the video signal processing device 1 in the time series order of S1, S2, S3.
  • the motion vector detection circuit 20 detects a motion vector amount when changing from S1 to S2 as MV. Based on the motion vector amount MV and the sequence signal supplied from the motion vector detection circuit 20, the motion vector conversion circuit 21 generates delay control signals a 1 to a 3 for controlling the delay amounts shown in Table 3, for example.
  • the variable delay circuits 30 to 32 are supplied.
  • the delay amount shown in Table 3 is always the same delay amount regardless of the frame.
  • the variable delay circuit 32 sets the delay amount to 0 by the delay control signal a3 supplied from the motion vector conversion circuit 21, so that the first video signal F0 is directly used as the motion compensated video signal b3 without delay.
  • the variable delay circuit 31 generates a motion compensated video signal b2 by delaying the first video signal F0 by ⁇ MV / 2 based on the delay control signal a2 supplied from the motion vector conversion circuit 21.
  • FIG. 5B shows the motion compensated video signals b2 and b3 output from the variable delay circuits 31 and 32 arranged in chronological order of YA1, YB1, YA2, YB2,... Every 1/120 second.
  • a new frame is interpolated by the video signal processing apparatus 1 and motion compensation is performed. Therefore, the tracking direction of the line of sight matches the moving object, the motion judder is improved, and the viewer sees the image as a smooth motion.
  • motion compensation can be performed by changing the delay amount in the variable delay circuits 30 to 32 depending on whether or not the video signal has been subjected to pull-down conversion.
  • High frame rate can be realized. Therefore, it is possible to provide a smooth image regardless of whether the video signal is subjected to pull-down conversion.
  • two enhanced video signals based on two motion compensated video signals are obtained using three variable delay circuits (image shift means) that generate three motion compensated video signals.
  • the frame rate is converted to twice the frame rate of the first video signal F0 as the input video signal, but the present invention is not limited to this.
  • image shift means variable delay circuit
  • N motion compensated video signals may be selected from a plurality of motion compensated video signals to generate N enhanced video signals emphasized in the time axis direction.
  • the delay amount included in the delay control signals a1 to a3 supplied to the variable delay circuits 30 to 32 may be a delay amount other than those shown in Tables 1 to 3.
  • the variable delay circuits 30 to 32 are supplied with one or both of the first video signal F0 and the second video signal F1 delayed by one frame to generate motion compensated video signals b1 to b3. Good. Furthermore, as shown in FIG. 1, since it can be configured to perform motion compensation and time axis enhancement before performing time series conversion, a high-speed frame memory is not required. Therefore, the configuration of the video signal processing apparatus 1 is capable of reducing the processing speed and reducing the frame memory.
  • the time-series conversion memory when it is determined that the first video signal F0 is a signal subjected to pull-down conversion, the time-series conversion memory outputs a plurality of video signals based on the same motion compensated video signal. Is different from the first embodiment. In the second embodiment, differences from the first embodiment will be described.
  • FIG. 6 is a block configuration diagram illustrating an example of a video signal processing apparatus according to the second embodiment.
  • the fixed delay circuit 33 performs a delay (image shift) on the first video signal F0 by a fixed delay amount regardless of whether or not the first video signal F0 has been subjected to pull-down conversion. .
  • the selection circuit 60 selects the motion compensated video signal b2 delayed by a predetermined delay amount in the variable delay circuit 31. To do.
  • the pull-down determination circuit 22 determines that the first video signal F0 is not a signal subjected to pull-down conversion, the video signal generated by the time axis enhancement circuit 41 is selected.
  • the pull-down detection circuit 22 determines that the first video signal F0 is a video signal that has undergone 2-3 pull-down conversion.
  • the motion vector detection circuit 20 detects a motion vector amount when changing from the frame S1 to S2 as MV.
  • the sequence generation circuit 23 generates a sequence signal for executing a pull-down sequence when the signal is a pull-down converted signal. This is transmitted to the motion vector conversion circuit 21.
  • the motion vector conversion circuit 21 is variable as delay control signals a1 and a2 for controlling the delay amount shown in Table 4 based on the motion vector amount MV and the sequence signal supplied from the motion vector detection circuit 20, for example. This is supplied to the delay circuits 30 and 31.
  • the delay amount shown in Table 4 is the same delay amount in a 5/60 second cycle, and the delay amount when the frames of the first video signal F0 are S2 and S7 is the same.
  • the variable delay circuit 31 delays the first video signal F0 based on the delay control signal a2 supplied from the motion vector conversion circuit 21. For example, when the supplied first video signal F0 is the frame S2, the variable delay circuit 31 delays the first video signal F0 by a delay amount of ⁇ 2 ⁇ MV / 5 to generate the motion compensated video signal b2. .
  • the variable delay circuit 30 delays the second video signal F1 one frame before by a predetermined delay amount supplied by the motion vector conversion circuit 21. For example, when the second video signal F1 input to the variable delay circuit 30 is the frame S1, the video signal F1 is delayed by a delay amount of + MV / 5.
  • FIG. 7 is a diagram showing an example of a sequence chart when the first video signal F0 input to the video signal processing device 2 is subjected to 2-3 pull-down conversion.
  • FIG. 7A shows an image pattern input to the video signal processing apparatus 1. As shown in FIG. 7A, the frames S2, S3, and S4 are the same image pattern, the frames S5 and S6 are the same image pattern, and thereafter, the same image pattern is continued for 3 frames, and then the next 2 frames are continued. The same image pattern is repeatedly input.
  • FIG. 7B shows the motion compensated video signals b2 output from the variable delay circuit 30 arranged in a time series of Y1, Y1, Y2, Y2,... Every 1/120 second.
  • the time-series conversion memory 50 includes the video signal DF0 and the selection circuit 60 in which the motion compensated video signal b2 is enhanced by the time axis enhancement circuit 40.
  • the motion compensated video signal b2 selected in step 1 is temporarily stored as a video signal DF1.
  • the time series conversion memory 50 converts the frame frequency by a factor of 2, and outputs the video signal DF0 and DF1 in the order of the video signal F0 'to a liquid crystal panel (not shown). Therefore, as shown in FIG. 7B, the first video signal F0 shown in FIG. 7A is a video based on the same motion compensated video signal b2 every 1/60 seconds, that is, every two frames. Signal. Then, the video signal processing device 2 performs frame motion interpolation and loose motion compensation. Therefore, the tracking direction of the line of sight and the moving object substantially coincide with each other to improve the motion judder, and the viewer can see the motion as a smooth image to some extent.
  • a video signal obtained by pulling down a still image of a movie film may not be able to improve motion judder or motion blur depending on the content. That is, when the video signal processing apparatus 1 according to the first embodiment is used, the motion judder may be improved too much to cause warping. In such a case, it is preferable that the selection circuit 60 described in the second embodiment is used to output a video signal based on the same motion compensated video signal b2 every two frames to make loose motion compensation. In addition, since the time axis emphasis circuit 41 is not used for the video signal subjected to pull-down conversion, the effect of correcting moving image blur can be prevented from becoming strong.
  • the selection circuit 60 uses the time axis enhancement circuit 41 to convert the motion compensated video signal b3 supplied from the fixed delay circuit 33 to the time axis.
  • the video signal emphasized in the direction is selected as the video signal DF1.
  • the time series conversion memory 50 temporarily stores the video signal DF1 emphasized in the time axis direction by the time axis enhancement circuit 41 and the video signal DF0 emphasized in the time axis direction by the time axis enhancement circuit 40.
  • the time series conversion memory 50 converts the frame frequency by a factor of 2 and outputs the video signal DF0 and DF1 in the order of the video signal F0 'to a liquid crystal panel (not shown).
  • the delay amount delayed by the variable delay circuits 30 and 31 is the same as that in Table 3 in the first embodiment. Therefore, it becomes the same as that of FIG. 5 in the first embodiment, and a new frame is interpolated by the video signal processing device 2 as shown in FIG.
  • the first video signal F0 that is the input video signal when the first video signal F0 that is the input video signal is a pull-down converted video signal, it can be converted to a higher frame rate than the input video signal.
  • the motion compensation can be made looser than in the first embodiment.
  • the first video signal F0 is a standard television video signal, motion compensation similar to that in the first embodiment can be performed, and a high frame rate can be realized.
  • time axis emphasis circuits 40 and 41 emphasize the motion compensated video signals b2 and b3 in the time axis direction using only the previous motion compensated video signal in time series, but are limited to the previous one. Not what you want. Moreover, you may emphasize in a time-axis direction using several motion compensation video signals.
  • one motion compensation video signal is generated using two variable delay circuits (image shift means) that generate two motion compensation video signals.
  • image shift means image shift means
  • one enhanced video signal based on the motion compensated video signal is converted to a frame rate twice that of the first video signal F0 that is the input video signal, the present invention is not limited to this.
  • the video signal processing device 2 needs image shift means (variable delay circuit) for generating a plurality of motion compensated video signals.
  • M is a natural number that divides N
  • M is a natural number that divides N
  • N / M (M is a natural number that divides N) is output each time. Therefore, the video signal processing apparatus 2 outputs each video signal having the same time series N / M times to generate a total of N video signals, and converts the frame rate to N times. Note that afterimages may be reduced by outputting at least one emphasized video signal for each of the selected M signals.
  • the delay amount included in the delay control signals a1 to a3 supplied to the variable delay circuits 30 and 31 may be a delay amount other than that shown in Table 4.
  • the variable delay circuits 30 and 31 are supplied with one or both of the first video signal F0 and the second video signal F1 delayed by one frame to generate motion compensated video signals b1 to b3. It may be configured. Further, as shown in FIG. 6, since it is possible to adopt a configuration in which motion compensation and time axis enhancement are performed before time series conversion, a high-speed frame memory is not required. Therefore, the configuration of the video signal processing apparatus 2 is capable of reducing the processing speed and reducing the frame memory.
  • the video signal processing device when it is determined that the first video signal F0 has undergone 2-3 pulldown conversion, the video signal processing device generates a sequence signal for executing the 5-5 pulldown sequence.
  • the difference from the first and second embodiments is that a plurality of video signals based on the same motion compensated video signal are output five by five.
  • differences from the first and second embodiments will be described.
  • FIG. 8 is a block configuration diagram illustrating an example of a video signal processing apparatus according to the third embodiment.
  • the same components as those in FIGS. 1 and 6 are denoted by the same reference numerals.
  • the fixed delay circuit 34 delays the second video signal F1 by a predetermined delay amount regardless of whether or not the first video signal F0 has been subjected to pull-down conversion.
  • a selection circuit 61 having a selection means is a sequence for executing the pull-down sequence generated by the sequence generation circuit 23 when the pull-down determination circuit 22 determines that the first video signal F0 is a signal that has been pulled down. Based on the signal, either the motion compensation video signal b3 delayed by a predetermined delay amount in the fixed delay circuit 33 or the motion compensation video signal b1 delayed by a predetermined delay amount in the fixed delay circuit 34 is selected.
  • the selection circuit 62 selects the motion compensation video signal selected by the selection circuit 61 and selects the selected video signal. To do.
  • the motion compensated video signal b2 supplied from the variable delay circuit 31 is selected to be a selected video signal.
  • the pull-down determination circuit 22 determines that the first video signal F0 is a video signal obtained by performing 2-3 pull-down conversion will be described.
  • the sequence generation circuit 23 generates a sequence signal for executing a 5-5 pull-down sequence.
  • the selection circuit 61 selects the motion compensated video signal b1 or b3 based on the sequence signal and makes it a selected video signal.
  • the time series conversion memory 50 outputs a video signal F0 'based on the same motion compensated video signal every five frames. That is, the video signal F0 'is switched at a cycle of 5/120 seconds.
  • FIG. 9 is a diagram showing an example of a sequence chart when the first video signal F0 input to the video signal processing device 3 is subjected to 2-3 pulldown conversion.
  • FIG. 9A shows an image pattern input to the video signal processing apparatus 1.
  • Frames S2, S3, and S4 are the same image pattern, and frames S5 and S6 are the same image pattern. Thereafter, the same image pattern is repeatedly input for three consecutive frames, and then the same image pattern is continuously input for two consecutive frames. .
  • FIG. 9B shows the motion compensated video signal b1 or b3 output from the fixed delay circuits 33 and 34 every S / 120 seconds, S1, S2, S2, S3, S3, S4, S5, S5, S5, S6. They are arranged in the chronological order.
  • the first video signal F0 is a pull-down converted signal in the third embodiment
  • the same motion compensated video signal b1 or b3 is supplied as the selected video signal to each of the time axis emphasis circuits 40 and 41, As shown in the equation (1), the effect of enhancing the selected video signal in the time axis direction cannot be obtained.
  • the motion compensated video signal b1 or b3 is emphasized in the time axis direction between the motion compensated video signals b1 or b3 before and after the video signal F0 ′ is switched at a cycle of 5/120 seconds (every 5 frames). Can do.
  • the video signal processing device 3 preferably reduces the afterimage by emphasizing the motion compensation video signal b1 or b3 in the time axis direction every time the video signal F0 'is switched by one frame period.
  • the time series conversion memory 50 converts the selected video signal consisting of the motion compensated video signal b1 or b3 that has passed through the time axis enhancement circuit 40 to DF0 and the selected video signal consisting of the motion compensated video signal b1 or b3 that has passed through the time axis enhancement circuit 41. Once stored as DF1. Then, the frame frequency is doubled and output to a liquid crystal panel (not shown) as a video signal F0 'in the order of the video signals DF0 and DF1. As shown in FIG. 9B, the first video signal F0 shown in FIG. 9A is a video signal based on the same motion compensated video signal every 5/120 seconds, that is, every 5 frames. .
  • the selection circuit is configured so that the time series conversion memory 50 outputs the video signal F0 ′ based on the same motion compensation video signal every four frames.
  • the motion compensated video signal b1 or b3 selected by 61 is set as the selected video signal.
  • the motion compensation video signal delayed by the variable delay circuit 31 is selected by the selection circuits 61 and 62, and the same processing as in the first embodiment is performed. Become.
  • the first video signal F0 that is the input video signal is a video signal that has been subjected to 2-3 pulldown conversion
  • motion compensation is performed by the video signal processing device 3.
  • the first video signal F0 that is a repetition of 2 frames and 3 frames always becomes a video signal F0 ′ that is a repetition of 5 frames, and the motion judder is slightly improved, so that the viewer sees the motion as an image with no sense of incongruity to some extent.
  • a video signal obtained by pulling down a still image of a movie film may not be subjected to motion compensation depending on the content. That is, if the motion compensation is too strong in the second embodiment and the user feels uncomfortable, it is preferable not to perform the motion compensation of the pull-down converted video signal as described in the third embodiment.
  • one motion compensated video signal and one enhanced video signal based on the motion compensated video signal are obtained.
  • the frame rate is converted to twice the frame rate of the first video signal F0 as the input video signal, but the present invention is not limited to this.
  • the sequence generation circuit 23 may generate a sequence signal for executing a 5K-5K (K is N / 2) pull-down sequence.
  • the 5K-5K pull-down sequence refers to control to output 5K video signals based on motion compensation video signals having the same time series.
  • the sequence generation circuit 23 may generate an L- (L + 1) pull-down sequence.
  • the L- (L + 1) pull-down sequence is output by repeating L video signals with the same time series, then (L + 1) video signals with the same time series, and thereafter L and (L + 1). It means to control. However, L is 2N + (N ⁇ 1) / 2.
  • the L- (L + 1) pulldown sequence includes the (L + 1) -L pulldown sequence.
  • the motion judder is improved and the frame rate is equal to or higher than the input video signal, and the input video signal is a standard television signal.
  • the frame rate can be converted to a higher frame rate than the input video signal as in the conventional case.
  • the processing speed can be reduced and the frame memory can be reduced.
  • Video signal processing apparatus 10 Frame memory 20 Motion vector detection circuit 22 Pull-down determination circuit 23 Sequence generation circuit 30-32 Variable delay circuit 33, 34 Fixed delay circuit 40, 41 Time axis enhancement circuit 50 Time series conversion memory 60 ⁇ 62 selection circuit

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Abstract

 画像メモリ10は入力映像信号を1フレーム期間遅延し、動きベクトル検出回路20は映像信号のフレーム間における動きベクトルを検出する。プルダウン検出回路22は映像信号がプルダウン変換されているか否かを判定し、動きベクトル変換回路21は、動きベクトルとプルダウン変換の判定結果に基づいて、遅延回路30~32での遅延量を制御するための制御信号を生成する。遅延回路は制御信号に基づいて映像信号を動き補償して動き補償映像信号を生成し、時間軸強調回路40、41は動き補償映像信号を別の映像信号により時間軸方向に強調して強調映像信号を生成する。時系列変換メモリ50は強調映像信号を高フレームレートに変換して出力する。

Description

映像信号処理装置及び映像信号処理方法
 本発明は、入力された映像信号を、その映像信号が有するフレーム周波数よりも高いフレーム周波数に変換して液晶パネル等の表示部に表示する映像信号処理装置及び映像信号処理方法に関する。
 液晶パネルを用いた液晶表示装置においては、動画を表示したときに残像を生じるという問題点がある。この問題点を低減する1つの方法として、特許文献1には、入力された映像信号のフレーム間に補間フレームを内挿し、入力映像信号より高いフレームレートに変換して液晶パネルに表示する画像表示装置が開示されている。特許文献1記載の画像表示装置によれば、フレーム周波数60Hzの映像信号を例えばフレーム周波数120Hzに変換できる。
 一方、映画フィルムは、毎秒24コマあるいは30コマの静止画像を切り替えることによって動画像を表現している。このような映画フィルムの映像信号を、標準のテレビジョン信号である垂直周波数60Hzに変換する際には、2-3プルダウン変換あるいは2-2プルダウン変換が行われる。例えば、2-3プルダウン変換された映像信号を表示する際、同一フレームが2枚、次のフレームが3枚連続するパターンが繰り返される。そのため、モーションジャダと呼ばれる画像の動きの滑らかさが損なわれるという問題が生じる。
特開2006-337448号公報
 ところで、特許文献1記載の画像表示装置に映画フィルムの映像信号を入力した場合、連続して入力されるフレームのパターンが同一であると、フレーム間に内挿される補間フレームも前後のフレームと同一のパターンとなる。よって、特許文献1記載の画像表示装置では、映画フィルムによる映像信号に対してモーションジャダを改善することができず、視聴者には違和感のある画像となってしまう。
 近年、高フレームレートに変換可能な映像信号処理装置が主流となっている。そのため、映画フィルムの映像信号に対してもモーションジャダを改善すると共に今までと同等以上のフレームレートに変換できる映像信号処理装置が求められる。また、高フレームレートに変換できると共に、処理速度の低速化とフレームメモリを削減した映像信号処理装置が望まれる。
 本発明はこのような問題点に鑑みなされたものであり、入力映像信号が映画フィルによる映像信号である場合、モーションジャダを改善すると共に入力映像信号と同等以上のフレームレートに変換し、また入力映像信号が標準のテレビジョン信号である場合、従来と同様に高フレームレートに変換でき、かつ処理速度の低速化とフレームメモリの削減をした映像信号処理装置を提供することを目的とする。
 本発明は、前述した従来の技術の課題を解決するため、入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するフレームメモリと、第1の映像信号と第2の映像信号のフレーム間における動きベクトルを検出する動きベクトル検出手段と、第1の映像信号がプルダウン変換された映像信号であるか否かを判定するプルダウン判定手段と、プルダウン判定手段の判定結果と動きベクトルに基づいて、プルダウンシーケンス情報を発生するシーケンス発生手段と、プルダウンシーケンス情報と動きベクトルに基づいて、第1または第2の映像信号のうちの少なくとも1つの映像信号を動き補償して、複数の動き補償映像信号を生成する画像シフト手段と、複数の動き補償映像信号の中でN(Nは2以上の自然数)個の動き補償映像信号を、時系列順における隣の動き補償映像信号を含む少なくとも1つ以上の動き補償映像信号に基づいてそれぞれ時間軸方向に強調して、N個の強調映像信号を出力する時間軸強調手段と、N個の強調映像信号のフレーム周波数をN倍に変換して時系列順に出力する時系列変換メモリとを有する映像信号処理装置である。
 また、入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するフレームメモリと、第1の映像信号と第2の映像信号のフレーム間における動きベクトルを検出する動きベクトル検出手段と、第1の映像信号がプルダウン変換された映像信号であるか否かを判定するプルダウン判定手段と、プルダウン判定手段の判定結果に基づいて、プルダウンシーケンス情報を発生するシーケンス発生手段と、プルダウン判定手段が第1の映像信号はプルダウン変換された映像信号であると判定した場合のプルダウンシーケンス情報と動きベクトルに基づいて、第1または第2の映像信号のうちの少なくとも1つの映像信号を動き補償して、複数の動き補償映像信号を生成する画像シフト手段と、プルダウン判定手段が第1の映像信号はプルダウン変換された映像信号であると判定した場合、複数の動き補償映像信号の中でM(Mは自然数)個の動き補償映像信号を、時系列順における隣の動き補償映像信号を含む少なくとも1つ以上の動き補償映像信号に基づいてそれぞれ時間軸方向に強調して、M個の強調映像信号を出力する時間軸強調手段と、プルダウン判定手段が第1の映像信号はプルダウン変換された映像信号であると判定した場合、前記M個の動き補償映像信号のそれぞれに対して、動き補償映像信号及び動き補償映像信号に基づく強調映像信号とを合わせてN/M回(NはMの自然数倍)ずつ繰り返し出力すると共に、動き補償映像信号及び強調映像信号のフレーム周波数をN倍に変換して時系列順に出力する時系列変換メモリとを有する映像信号処理装置である。
 また、入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するフレームメモリと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するプルダウン判定手段と、プルダウン判定手段が第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、5K-5Kプルダウンシーケンス情報(Kは自然数)を発生するシーケンス発生手段と、プルダウン判定手段が第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、第1の映像信号または第2の映像信号を選択して時系列が同一の映像信号を1フレーム周期毎に5K個ずつ選択映像信号として出力する選択手段と、時系列が1フレーム周期切り替わった後の選択映像信号を、1フレーム周期前の選択映像信号に基づいて時間軸方向に強調する時間軸強調手段と、第1の映像信号のフレーム周波数を2K倍に変換して選択映像信号を1フレーム周期毎に5K個ずつ時系列順に出力する時系列変換メモリとを有する映像信号処理装置である。
 また、入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するフレームメモリと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するプルダウン判定手段と、プルダウン判定手段が第1の映像信号が2-3プルダウン変換された映像信号であると判定し場合、L-(L+1)プルダウンシーケンス情報(Lは2N+(N-1)/2であり、Nは3以上の奇数)を発生するシーケンス発生手段と、プルダウン判定手段により第1の映像信号が2-3プルダウン変換された映像信号であると判定された場合、第1の映像信号または第2の映像信号を選択して時系列が同一の映像信号を1フレーム周期毎にL個、(L+1)個ずつの繰り返しにより選択映像信号として出力する選択手段と、時系列が1フレーム周期切り替わった後の選択映像信号を、1フレーム周期前の選択映像信号に基づいて時間軸方向に強調する時間軸強調手段と、第1の映像信号のフレーム周波数をN倍に変換して選択映像信号を1フレーム周期毎にL個、(L+1)個ずつの繰り返しにより時系列順に出力する時系列変換メモリとを有する映像信号処理装置である。
 また、入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するステップと、第1の映像信号と第2の映像信号のフレーム間における動きベクトルを検出するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップと、プルダウン変換された映像信号であるか否か及びプルダウン変換の種類の判定結果に基づいて、プルダウンシーケンス情報を発生するステップと、プルダウンシーケンス情報と動きベクトルに基づいて、第1または第2の映像信号のうちの少なくとも1つの映像信号を動き補償して、複数の動き補償映像信号を生成するステップと、複数の動き補償映像信号の中でN(Nは2以上の自然数)個の動き補償映像信号を、時系列順における隣の動き補償映像信号を含む少なくとも1つ以上の動き補償映像信号に基づいてそれぞれ時間軸方向に強調して、N個の強調映像信号を出力するステップと、N個の強調映像信号のフレーム周波数をN倍に変換して時系列順に出力するステップとを有する映像信号処理方法である。
 また、入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するステップと、第1の映像信号と第2の映像信号のフレーム間における動きベクトルを検出するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップの判定結果に基づいて、プルダウンシーケンス情報を発生するステップと、第1の映像信号はプルダウン変換された映像信号であると判定した場合のプルダウンシーケンス情報と動きベクトルに基づいて、第1または第2の映像信号のうちの少なくとも1つの映像信号を動き補償して、複数の動き補償映像信号を生成するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップが第1の映像信号はプルダウン変換された映像信号であると判定した場合、複数の動き補償映像信号の中でM(Mは自然数)個の映像信号を、時系列順における隣の動き補償映像信号を含む少なくとも1つ以上の動き補償映像信号に基づいてそれぞれ時間軸方向に強調して、M個の強調映像信号を出力するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップが第1の映像信号はプルダウン変換された映像信号であると判定した場合、M個の動き補償映像信号のそれぞれに対して、動き補償映像信号及び動き補償映像信号に基づく強調映像信号を合わせてN/M回(NはMの自然数倍)ずつ繰り返し出力すると共に、動き補償映像信号及び強調映像信号のフレーム周波数をN倍に変換して時系列順に出力するステップとを有する映像信号処理方法である。
 また、入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップが、第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、動きベクトルに基づいて、5K-5Kプルダウンシーケンス情報(Kは自然数)を発生するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップが、第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、第1の映像信号または第2の映像信号を選択して時系列が同一の映像信号を1フレーム周期毎に5K個ずつ選択映像信号として出力するステップと、時系列が1フレーム周期切り替わった後の選択映像信号を、1フレーム周期前の選択映像信号に基づいて時間軸方向に強調するステップと、第1の映像信号のフレーム周波数を2K倍に変換して選択映像信号を1フレーム周期毎に5K個ずつ時系列順に出力するステップとを有する映像信号処理方法である。
 また、入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップが、第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、動きベクトルに基づいて、L-(L+1)プルダウンシーケンス情報(Lは2N+(N-1)/2であり、Nは3以上の奇数)を発生するステップと、第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップが、第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、第1の映像信号または第2の映像信号を選択して時系列が同一の映像信号を1フレーム周期毎にL個、(L+1)個ずつの繰り返しにより選択映像信号として出力するステップと、時系列が1フレーム周期切り替わった後の選択映像信号を、1フレーム周期前の選択映像信号に基づいて時間軸方向に強調するステップと、第1の映像信号のフレーム周波数をN倍に変換して選択映像信号を1フレーム周期毎にL個、(L+1)個ずつの繰り返しにより時系列順に出力するステップとを有する映像信号処理方法である。
 本発明によれば、入力映像信号が映画フィルムによる信号である場合、モーションジャダを改善すると共に入力映像信号と同等以上のフレームレートに変換し、また入力映像信号が標準のテレビジョン信号である場合にも従来と同様に入力映像信号より高いフレームレートに変換することができる。また、処理速度の低速化とフレームメモリの削減が可能である。
図1は、第1の実施形態における映像信号処理装置の一例を示すブロック構成図である。 図2は、第1~第3の実施形態における時間軸強調回路の一例を示すブロック図ある。 図3は、第1の実施形態における映像信号処理装置に対する入力映像信号が2-3プルダウン変換されている場合のシーケンスチャートの一例を示す図である。 図4は、第1の実施形態における映像信号処理装置に対する入力映像信号が2-2プルダウン変換されている場合のシーケンスチャートの一例を示す図である。 図5は、第1の実施形態における映像信号処理装置に入力された映像信号が標準テレビジョン信号である場合のシーケンスチャートの一例を示す図である。 図6は、第2の実施形態における映像信号処理装置の一例を示すブロック構成図である。 図7は、第2の実施形態における映像信号処理装置に入力された映像信号が2-3プルダウン変換されている場合のシーケンスチャートの一例を示す図である。 図8は、第3の実施形態における映像信号処理装置の一例を示すブロック構成図である。 図9は、第3の実施形態における映像信号処理装置に入力された映像信号が2-3プルダウン変換されている場合のシーケンスチャートの一例を示す図である。
 <第1実施形態>
 以下、第1の実施形態における映像信号処理装置及び映像信号処理方法について、図1乃至5を参照して説明する。図1は、第1実施形態における映像信号処理装置のブロック構成図の一例である。図1において、映像信号処理装置1に入力される映像信号(第1の映像信号)F0は、画像(フレーム)メモリ10に供給される。
 なお、画像メモリ10は、第1の映像信号F0を1フレーム分記憶して、1フレーム期間遅延させて第2の映像信号F1を出力する。すなわち、第2の映像信号F1は、第1の映像信号F0より1フレーム前の映像信号である。第1の映像信号F0と第2の映像信号F1は、それぞれ動きベクトル検出手段を有する動きベクトル検出回路20及びプルダウン判定手段を有するプルダウン判定回路22に供給される。
 動きベクトル検出回路20は、供給された第1の映像信号F0と第2の映像信号F1とのフレーム間の動きベクトルMVを検出する。動きベクトルの検出には、例えばマッチング法等を用いることが可能である。検出された動きベクトルMVは、動きベクトル変換回路21に供給される。
 プルダウン検出回路22は、入力された第1の映像信号F0と第2の映像信号F1により、第1の映像信号F0がプルダウン変換された映像信号であるか否かを判定して、判定結果をシーケンス発生回路23に供給する。例えば、第1の映像信号F0と第2の映像信号F1のフレーム間の差分をとることによって、プルダウン変換された映像信号であるか否かの判定をすることが可能である。その場合、フレーム間の差分が大きくなる周期を検出することによって、2-2プルダウン変換、あるいは2-3プルダウン変換された映像信号であるか否かの判定も可能である。
 なお、第1の映像信号F0にプルダウン変換された情報が含まれている場合は、その情報を用いてプルダウン変換された映像信号であるか否かの判定をすることも可能である。また、その他の公知技術を用いてプルダウン変換された映像信号であるか否か及びプルダウン変換の種類を判定してもよい。
 シーケンス発生手段を有するシーケンス発生回路23は、プルダウン検出回路22より供給される判定結果に基づいてプルダウンシーケンスを実行するためのシーケンス信号(プルダウンシーケンス情報)を発生して、動きベクトル変換回路21に供給する。プルダウンシーケンスとは、第1の映像信号F0のプルダウン変換の種類によって、動きベクトル変換回路21等で予め定められた制御をすることをいう。なお、プルダウン変換の種類には、プルダウン変換されていない場合も含むものである。動きベクトル変換回路21は、動きベクトルMVとシーケンス信号に基づいて、後述する各可変遅延回路30~32における遅延量を制御するための3種類の遅延制御信号a1~a3を生成する。遅延制御信号a1~a3は、画像シフト手段を有する各可変遅延回路30~32に供給される。
 可変遅延回路30は、遅延制御信号a1に基づいて第2の映像信号F1を所定量遅延させて、動き補償された動き補償映像信号b1を生成して、動き補償映像信号b1を時間軸強調回路40に供給する。可変遅延回路31は、遅延制御信号a2に基づいて第1の映像信号F0を所定量遅延させて、動き補償された動き補償映像信号b2を生成して、時間軸強調回路40、41に供給する。可変遅延回路32は、遅延制御信号a3に基づいて第1の映像信号F0を所定量遅延させて、動き補償された動き補償映像信号b3を生成して時間軸強調回路41に供給する。
 なお、可変遅延回路30~32は、各遅延制御信号a1~a3に基づいて映像信号を可変に遅延できる回路である。なお、画像シフト手段は、図1に示す可変遅延回路に限定されない。すなわち、第1の映像信号F0または第2の映像信号F1のうち少なくとも1つの映像信号と動きベクトルMVに基づいて、動き補償した画像を形成する映像信号を生成する構成であればよく、以後の説明においても同様である。
 一方、液晶パネルにより画像を表示させる場合には、応答速度が遅いため、動画を表示したときに残像を生じるという問題点がある。この残像を低減するためには、映像信号を時系列順に並べたときにその映像信号に近い映像信号で時間軸方向に強調する必要がある。
 時間軸強調手段を有する時間軸強調回路40、41は、映像信号を時間軸方向に強調するフィルタであり、所望の映像信号の電圧を急峻に立ち上げ、残像を防ぐためのフィルタである。図2は、時間軸強調回路のブロック構成図の一例である。図2に示す時間軸強調回路40、41は、入力される2種類の映像信号をfa、fbとしている。減算器40Aによりfaからfbを減算し、その結果に対して乗算器40Bを用いて利得係数cを乗じる。更に、その結果に対して加算器40Cを用いて映像信号faを加算して、映像信号foを出力する。すなわち、時間軸強調回路40、41の出力映像信号foは、
  fo=fa+c(fa-fb)   …(1)
にて得られる。ここで、利得係数cは映像信号faを強調する度合いを決定するものであり、液晶の応答特性に応じて設定される。例えば、液晶材料の応答速度が比較的速く、動画表示の際の残像が少ない場合には利得係数cを小さく設定し、応答速度が比較的遅く、動画表示の際の残像が多い場合には利得係数cを大きく設定する。
 時間軸強調回路40においては、映像信号faが動き補償映像信号b2であり、映像信号fbが動き補償映像信号b1である。また、時間軸強調回路41においては、映像信号faが動き補償映像信号b3であり、映像信号fbが動き補償映像信号b2である。そして、時間軸強調回路40は、動き補償映像信号b1に基づいて、動き補償映像信号b2を時間軸方向に強調して強調映像信号DF0を生成して時系列変換メモリ50に供給する。また、時間軸強調回路41は、動き補償映像信号b2に基づいて、動き補償映像信号b3を時間軸方向に強調して強調映像信号DF1を生成して時系列変換メモリ50に供給する。
 なお、時間軸強調回路40、41は図2に示す構成に限定されない。例えば、時間軸強調回路40、41は、映像信号を時系列順に並べたときに、強調する映像信号の1つ前の映像信号を含む複数の映像信号を用いて映像信号を時間軸方向に強調してもよい。また、強調する映像信号の1つ前の映像信号を含まずにその映像信号に時系列で近い1つあるいは複数の映像信号を用いてもよい。
 時系列変換メモリ50は、供給される映像信号DF0及びDF1を一旦記憶し、映像信号DF0、DF1の順に映像信号F0’として不図示の液晶パネルに出力する。また、時系列変換メモリ50は、フレーム周波数を2倍に変換して映像信号F0’を出力する。
 次に、映画フィルムなどの毎秒24コマで記録された映像信号を2-3プルダウン変換した映像信号F0が映像信号処理装置1に入力された場合について説明する。2-3プルダウン変換とは、奇数番目のコマは2フィールドに、偶数番目のコマは3フィールドに変換することをいう。一方、その逆である3-2プルダウン変換は、奇数番目のコマは3フィールドに、偶数番目のコマは2フィールドに変換することをいう。以後の説明において、2-3プルダウン変換は3-2プルダウン変換を含むものとする。プルダウン判定回路22が第1の映像信号F0は2-3プルダウン変換された信号であると判定した場合、シーケンス発生回路23は2-3プルダウンシーケンス情報を実行するためのシーケンス信号を発生して、動きベクトル変換回路21に送信する。
 図3は、映像信号処理装置1に入力された第1の映像信号F0が2-3プルダウン変換されている場合のシーケンスチャートの一例を示す図である。図3(A)は、映像信号処理装置1に入力される画像パターンを示している。図3(A)に示すように、第1の映像信号F0は、1/60秒毎にフレームS1、S2、S3…の時系列順で、映像信号処理装置1に入力される。図3において、黒色の丸印は物体の位置を示しており、また破線の丸印は映像信号処理装置1に入力された映像信号の元の物体の位置を示している。なお、以後のシーケンスチャートにおいても図3と同様の記号を用いる。
 フレームS2、S3、S4は同一の画像パターン、フレームS5、S6は同一の画像パターンであり、以後3フレーム連続して同一の画像パターン、その後2フレーム連続して同一の画像パターンが繰り返し入力される。
 動きベクトル検出回路20は、フレームS1からS2へ変化するときの動きベクトル量をMVとして検出する。入力された第1の映像信号F0が映像信号処理装置1で如何なる処理もされない場合は、図3(A)に示すように視線の追跡方向と動く物体との間にずれが生じる。そのため、視聴者には動きがカタカタと不自然な画像として見えることになる。
 動きベクトル変換回路21は、動きベクトル検出回路20より供給された動きベクトル量MVとシーケンス信号に基づいて、例えば表1に示す遅延量となるように制御するための遅延制御信号a1~a3を各可変遅延回路30~32に供給する。表1は、5/60秒周期で同一の遅延量であり、第1の映像信号F0(現在入力されているフレーム)がS2とS7のときの遅延量を同一とする。なお、表1に示す遅延量は相対的な遅延量を示す。また、可変遅延回路30において負の方向に遅延する処理は実現できないので、以後説明する各遅延回路での遅延量は相対的なものとする。
Figure JPOXMLDOC01-appb-T000001
 可変遅延回路31、32は、動きベクトル変換回路21により供給された遅延制御信号a2、a3に基づいて、第1の映像信号F0を遅延させる。例えば、可変遅延回路32は供給される第1の映像信号F0がフレームS2のとき、第1の映像信号F0を-2・MV/5の遅延量で遅延させて動き補償映像信号b3を生成する。可変遅延回路31は供給入力される第1の映像信号F0がフレームS2のとき、第1の映像信号F0を-3・MV/5遅延させて動き補償映像信号b2を生成する。
 図3(B)は、可変遅延回路31、32より出力させた動き補償映像信号b2、b3を1/120秒毎にYA1、YB1、YA2、YB2…の時系列順に並べたものである。図3(B)に示すように、映像信号処理装置1により新たにフレームが補間されて且つ動き補償がなされる。よって、視線の追跡方向と動く物体が一致してモーションジャダが改善され、視聴者には動きが滑らかな画像として見える。
 可変遅延回路30は、動きベクトル変換回路21により供給された遅延制御信号b1に基づいて、1フレーム前の映像信号である第2の映像信号F1を遅延させる。例えば、可変遅延回路30は供給される第2の映像信号F1がフレームS1のとき、第2の映像信号F1を+MV/5の遅延量で遅延させて動き補償映像信号b1を生成する。
 なお、可変遅延回路30における第2の映像信号F1に対する遅延処理は、1フレーム前の可変遅延回路32の第1の映像信号F0に対する処理と同じものである。よって、可変遅延回路30に替わって可変遅延回路32の映像信号の出力を1フレーム分遅延させて動き補償映像信号b3を生成してもよい。その場合は、1フレーム分遅延させるメモリが必要となる。
 次に、毎秒30コマの動画像を2-2プルダウン変換した第1の映像信号F0が映像信号処理装置1に入力された場合について説明する。プルダウン判定回路22が第1の映像信号F0は2-2プルダウン変換された信号であると判定した場合、シーケンス発生回路23は2-2プルダウンシーケンスを実行するためのシーケンス信号を発生して、動きベクトル変換回路21に送信する。
 図4は、映像信号処理装置1に入力された第1の映像信号F0が2-2プルダウン変換されている場合のシーケンスチャートの一例を示す図である。図4(A)は、映像信号処理装置1に入力される画像パターンを示している。図4(A)に示すように、第1の映像信号F0は、1/60秒毎にフレームS1、S2、S3…の時系列順で、映像信号処理装置1に入力される。フレームS2、S3は同一の画像パターン、フレームS4、S5は同一の画像パターンであり、以後2フレーム連続して同一の画像パターンが繰り返し映像信号処理装置1に入力される。
 動きベクトル検出回路20は、2-3プルダウンの場合と同様に、S1からS2へ変化するときの動きベクトル量をMVとして検出する。入力された第1の映像信号F0が映像信号処理装置1で如何なる処理もされない場合は、図4(A)に示すように視線の追跡方向と動く物体との間にずれが生じる。そのため、視聴者には動きがカタカタと不自然な画像として見えることになる。
 動きベクトル変換回路21は、動きベクトル検出回路20より供給された動きベクトル量MVとシーケンス信号に基づいて、例えば表2に示す遅延量となるように制御するための遅延制御信号a1~a3を各可変遅延回路30~32に供給する。なお、表2に示す遅延量は、2/60秒周期で同一の遅延量であり、第1の映像信号F0のフレームがS2とS4のときの遅延量を同一とする。
Figure JPOXMLDOC01-appb-T000002
 可変遅延回路31、32は、動きベクトル変換回路21により供給された遅延制御信号a2、a3に基づいて、第1の映像信号F0を遅延させる。例えば、可変遅延回路32は供給される第1の映像信号F0のフレームがS2のとき、第1の映像信号F0を-MV/4の遅延量で遅延させて動き補償映像信号b3を生成する。また、可変遅延回路31は、供給される第1の映像信号F0のフレームがS2のとき、その映像信号F0を-MV/2遅延させて動き補償映像信号b2を生成する。
 図4(B)は、可変遅延回路31、32より出力された動き補償映像信号b2、b3を1/120秒毎にYA1、YB1、YA2、YB2…の時系列順に並べたものである。図4(B)に示すように、映像信号処理装置1により新たにフレームが補間されて且つ動き補償がなされる。よって、視線の追跡方向と動く物体が一致してモーションジャダが改善され、視聴者には動きが滑らかな画像として見える。
 可変遅延回路30は、動きベクトル変換回路21により供給された遅延制御信号b1に基づいて、第2の映像信号F1を遅延させる。例えば、可変遅延回路30は供給される第2の映像信号F1がフレームS1のとき、第2の映像信号F1を+MV/4の遅延量で遅延させて動き補償映像信号b1を生成する。
 次に、映像信号処理装置1に標準のテレビジョンである垂直周波数60Hzの映像信号F0が入力された場合について説明する。プルダウン判定回路22が第1の映像信号F0はプルダウン変換された信号でないと判定した場合、シーケンス発生回路23はプルダウン変換されていない場合の制御をするためのシーケンス信号を発生して、動きベクトル変換回路21に送信する。
 図5は、映像信号処理装置1に入力された第1の映像信号F0が垂直周波数60Hzの標準テレビジョンの映像信号である場合のシーケンスチャートの一例を示す図である。図5(A)は、映像信号処理装置1に入力される画像パターンを示している。図5(A)に示すように、第1の映像信号F0はS1、S2、S3…の時系列順で、映像信号処理装置1に入力される。
 動きベクトル検出回路20は、S1からS2へ変化するときの動きベクトル量をMVとして検出する。動きベクトル変換回路21は、動きベクトル検出回路20より供給された動きベクトル量MVとシーケンス信号に基づいて、例えば表3に示す遅延量となるように制御するための遅延制御信号a1~a3を各可変遅延回路30~32に供給する。表3に示す遅延量は、フレームによらず常に同じ遅延量となっている。
Figure JPOXMLDOC01-appb-T000003
 可変遅延回路32は、動きベクトル変換回路21により供給される遅延制御信号a3により遅延量を0とするので、第1の映像信号F0を遅延せずにそのまま動き補償映像信号b3とする。可変遅延回路31は、動きベクトル変換回路21により供給される遅延制御信号a2に基づいて、第1の映像信号F0を-MV/2遅延して動き補償映像信号b2を生成する。
 図5(B)は、可変遅延回路31、32より出力された動き補償映像信号b2、b3を1/120秒毎にYA1、YB1、YA2、YB2…の時系列順に並べたものである。図5(B)に示すように、映像信号処理装置1により新たにフレームが補間されて且つ動き補償がなされる。よって、視線の追跡方向と動く物体が一致してモーションジャダが改善され、視聴者には動きが滑らかな画像として見える。
 以上説明してきたように、第1の実施形態によれば、プルダウン変換された映像信号であるか否かによって、可変遅延回路30~32での遅延量を変えて動き補償をすることができ、高フレームレートを実現できる。そのため、映像信号がプルダウン変換されているか否かに関わらず、滑らかな画像を提供することができる。
 また、第1の実施形態では、3個の動き補償映像信号を生成する3個の可変遅延回路(画像シフト手段)を用いて、2個の動き補償映像信号に基づく2個の強調映像信号を、入力映像信号である第1の映像信号F0の2倍のフレームレートに変換しているが、これに限定されるものではない。例えば、入力映像信号のフレームレートをN(Nは2以上の自然数)倍に変換する場合、複数のN個以上の動き補償映像信号を生成する画像シフト手段(可変遅延回路)を必要とする。そして、複数の動き補償映像信号の中でN個の動き補償映像信号を選択して、時間軸方向に強調されたN個の強調映像信号を生成すればよい。
 また、可変遅延回路30~32に供給される遅延制御信号a1~a3に含まれる遅延量は表1~表3に示す以外の遅延量でもよい。可変遅延回路30~32には、第1の映像信号F0と1フレーム分遅延された第2の映像信号F1の一方、あるいは双方が供給され、動き補償映像信号b1~b3が生成される構成でもよい。更に、図1に示すように、時系列変換を行う前に動き補償と時間軸強調を行う構成とすることができるため、高速なフレームメモリを必要としない。そのため、処理速度の低速化とフレームメモリの削減が可能な映像信号処理装置1の構成である。
 <第2の実施形態>
 第2の実施形態は、第1の映像信号F0がプルダウン変換されている信号と判定された場合、時系列変換メモリが同一の動き補償映像信号に基づく複数の映像信号を出力するようにした点が第1の実施形態と異なる。第2の実施形態では、第1の実施形態と異なる点を説明する。
 図6は、第2の実施形態における映像信号処理装置の一例を示すブロック構成図である。図6の映像信号処理装置2において、図1と同一の構成ブロックについては同符号を付している。固定遅延回路33は、第1の映像信号F0がプルダウン変換されたものであるか否かによることなく、第1の映像信号F0に対して予め固定された遅延量で遅延(画像シフト)を行う。
 選択回路60は、プルダウン判定回路22において第1の映像信号F0がプルダウン変換された信号であると判定された場合、可変遅延回路31において所定の遅延量で遅延された動き補償映像信号b2を選択する。一方、プルダウン判定回路22において第1の映像信号F0がプルダウン変換された信号でないと判定された場合、時間軸強調回路41において生成された映像信号を選択する。
 プルダウン検出回路22が、第1の映像信号F0を2-3プルダウン変換された映像信号であると判定した場合について説明する。動きベクトル検出回路20は、フレームS1からS2へ変化するときの動きベクトル量をMVとして検出する。プルダウン判定回路22が第1の映像信号F0はプルダウン変換された信号と判定した場合、シーケンス発生回路23はプルダウン変換された信号である場合のプルダウンシーケンスを実行するためのシーケンス信号を発生して、動きベクトル変換回路21に送信する。
 動きベクトル変換回路21は、動きベクトル検出回路20より供給された動きベクトル量MVとシーケンス信号に基づいて、例えば表4に示す遅延量となるように制御するための遅延制御信号a1、a2として可変遅延回路30、31に供給する。表4に示す遅延量は、5/60秒周期で同じ遅延量であり、第1の映像信号F0のフレームがS2とS7のときの遅延量を同一とする。
Figure JPOXMLDOC01-appb-T000004
 可変遅延回路31は、動きベクトル変換回路21により供給された遅延制御信号a2に基づいて、第1の映像信号F0を遅延させる。例えば、可変遅延回路31は供給される第1の映像信号F0がフレームS2のとき、第1の映像信号F0を-2・MV/5の遅延量で遅延させて動き補償映像信号b2を生成する。
 可変遅延回路30は、動きベクトル変換回路21により供給された所定の遅延量分、1フレーム前の第2の映像信号F1を遅延させる。例えば、可変遅延回路30に入力される第2の映像信号F1がフレームS1のとき、その映像信号F1を+MV/5の遅延量で遅延させる。
 図7は、映像信号処理装置2に入力された第1の映像信号F0が2-3プルダウン変換されている場合のシーケンスチャートの一例を示す図である。図7(A)は、映像信号処理装置1に入力される画像パターンを示している。図7(A)に示すように、フレームS2、S3、S4は同一の画像パターン、フレームS5、S6は同一の画像パターンであり、以後3フレーム連続して同一の画像パターン、その後2フレーム連続して同一の画像パターンが繰り返し入力される。
 図7(B)は、可変遅延回路30より出力された動き補償映像信号b2を1/120秒毎にY1、Y1、Y2、Y2…の時系列順に並べたものである。第2の実施形態において第1の映像信号F0がプルダウン変換された映像信号の場合、時系列変換メモリ50は、動き補償映像信号b2を時間軸強調回路40によって強調した映像信号DF0、選択回路60で選択された動き補償映像信号b2を映像信号DF1として一旦記憶する。
 時系列変換メモリ50は、フレーム周波数を2倍に変換して、映像信号DF0、DF1の順で映像信号F0’として不図示の液晶パネルに出力する。よって、図7(B)に示すように、図7(A)に示す第1の映像信号F0は、1/60秒周期ずつ、すなわち2フレームずつ同一の動き補償映像信号b2をベースにした映像信号となる。そして、映像信号処理装置2によって、フレームが補間されて且つ緩い動き補償がなされる。よって、視線の追跡方向と動く物体がほぼ一致してモーションジャダが改善され、視聴者には動きがある程度滑らかな画像として見える。
 本来映画フィルムの静止画像をプルダウン変換した映像信号は、そのコンテンツによってはモーションジャダや動画ぼやけを改善しすぎない方がよい場合がある。すなわち、第1の実施形態の映像信号処理装置1を用いた場合に、モーションジャダが改善しすぎて反って違和感が生じることがある。そのような場合は、第2の実施形態で説明した選択回路60を用いて2フレームずつ同一の動き補償映像信号b2をベースにした映像信号を出力して、緩い動き補償とするのが良い。また、プルダウン変換した映像信号には時間軸強調回路41を用いないため、動画ぼやけを補正する効果を強くしないようにすることもできる。
 次に、標準のテレビジョン信号である垂直周波数60Hzの映像信号が映像信号処理装置2に入力された場合を説明する。プルダウン検出回路22が第1の映像信号F0がプルダウン変換された信号でないと判定した場合、選択回路60は、固定遅延回路33から供給される動き補償映像信号b3を時間軸強調回路41によって時間軸方向に強調した映像信号を映像信号DF1として選択する。
 この場合、時系列変換メモリ50は、時間軸強調回路41により時間軸方向に強調された映像信号DF1と、時間軸強調回路40により時間軸方向に強調された映像信号DF0を一旦記憶する。時系列変換メモリ50は、フレーム周波数を2倍に変換して、映像信号DF0、DF1の順で映像信号F0’として不図示の液晶パネルに出力する。また、可変遅延回路30、31にて遅延される遅延量は第1の実施形態における表3と同様である。よって、第1の実施形態における図5と同様となり、図5(B)に示すように映像信号処理装置2により新たにフレームが補間されて、視聴者には動きが滑らかな画像として見える。
 以上説明してきたように、第2の実施形態によれば、入力映像信号である第1の映像信号F0がプルダウン変換された映像信号の場合は、入力映像信号よりは高フレームレートに変換できるが、第1の実施形態よりは緩い動き補償とすることができる。また、第1の映像信号F0が標準のテレビジョン映像信号の場合は、第1の実施形態と同様の動き補償をすることができ、高フレームレートを実現できる。
 また、時間軸強調回路40、41は、動き補償映像信号b2、b3をそれぞれ時系列で1つ前の動き補償映像信号のみを用いて時間軸方向に強調しているが、1つ前に限定するものではない。また、複数の動き補償映像信号を用いて時間軸方向に強調してもよい。
 また、第2の実施形態においてプルダウン変換された入力映像信号の場合、2個の動き補償映像信号を生成する2個の可変遅延回路(画像シフト手段)を用いて、1個の動き補償映像信号と、その動き補償映像信号に基づく1個の強調映像信号を、入力映像信号である第1の映像信号F0の2倍のフレームレートに変換しているが、これに限定されるものではない。
 例えば、入力映像信号のフレームレートをN(Nは2以上の自然数)倍に変換する場合、映像信号処理装置2は、複数の動き補償映像信号を生成する画像シフト手段(可変遅延回路)を必要とする。そして、選択回路を用いて、複数の動き補償映像信号の中でM個(MはNを割り切る自然数)の動き補償映像信号とその各動き補償映像信号を時間軸方向に強調した強調映像信号を選択する。更に、選択されたM個の時系列が同一の映像信号(動き補償映像信号または強調映像信号)のそれぞれについて、動き補償映像信号とその動き補償映像信号に基づく時系列が同一の強調映像信号を合わせてN/M(MはNを割り切る自然数)回ずつ出力する。よって、映像信号処理装置2は、時系列が同一の各映像信号をN/M回ずつ出力して合計N個の映像信号を生成し、フレームレートをN倍に変換するものである。なお、選択されたM個のうちのそれぞれについて、少なくとも1個以上の強調映像信号も合わせて出力させることで残像を低減するのがよい。
 第2の実施形態では、N=2、M=1として説明したが、N=3の場合はM=1となり、同一の動き補償映像信号に基づく映像信号が1/60秒間に3フレーム分出力される。N=4の場合はM=1または2、N=5の場合はM=1、N=6の場合はM=1、2または3との関係になる。その結果、同一の動き補償映像信号をベースにした映像信号のフレームが2個以上の同数ずつ出力され、モーションジャダが改善される。
 また、可変遅延回路30、31に供給される遅延制御信号a1~a3に含まれる遅延量は表4に示す以外の遅延量でもよい。また、可変遅延回路30、31には、第1の映像信号F0と1フレーム分遅延された第2の映像信号F1の一方、あるいは双方が供給され、動き補償映像信号b1~b3が生成される構成でもよい。また、図6に示すように、時系列変換を行う前に動き補償と時間軸強調を行う構成とすることができるため、高速なフレームメモリを必要としない。そのため、処理速度の低速化とフレームメモリの削減が可能な映像信号処理装置2の構成である。
 <第3の実施形態>
 第3の実施形態は、第1の映像信号F0が2-3プルダウン変換されている信号と判定された場合、映像信号処理装置は5-5プルダウンシーケンスを実行するためのシーケンス信号を発生して、同一の動き補償映像信号に基づく複数の映像信号を5個ずつ出力するようにした点が第1、第2の実施形態と異なる。第3の実施形態では、第1、第2の実施形態と異なる点を説明する。
 図8は、第3の実施形態における映像信号処理装置の一例を示すブロック構成図である。図8の映像信号処理装置3において、図1、図6と同一の構成ブロックについては同符号を付している。固定遅延回路34は、第1の映像信号F0がプルダウン変換されたものであるか否かによることなく、第2の映像信号F1に対して予め固定された遅延量での遅延を行う。
 選択手段を有する選択回路61は、プルダウン判定回路22によって第1の映像信号F0がプルダウン変化された信号であると判定された場合、シーケンス発生回路23において発生されたプルダウンシーケンスを実行するためのシーケンス信号に基づいて、固定遅延回路33において所定の遅延量で遅延された動き補償映像信号b3、または固定遅延回路34において所定の遅延量で遅延された動き補償映像信号b1のいずれかを選択する。
 選択回路62は、プルダウン判定回路22において第1の映像信号F0がプルダウン変換された信号であると判定された場合は、選択回路61で選択された動き補償映像信号を選択して選択映像信号とする。一方、プルダウン変換がされた信号でないと判定された場合は、可変遅延回路31から供給される動き補償映像信号b2を選択して選択映像信号とする。
 プルダウン判定回路22が第1の映像信号F0を2-3プルダウン変換された映像信号であると判定した場合について説明する。シーケンス発生回路23は、5-5プルダウンシーケンスを実行するためのシーケンス信号を発生する。選択回路61は、シーケンス信号に基づいて動き補償映像信号b1またはb3を選択して選択映像信号とする。時系列変換メモリ50は、5フレームずつ同一の動き補償映像信号をベースにした映像信号F0’を出力する。すなわち、5/120秒周期で映像信号F0’が切り替わる。
 図9は、映像信号処理装置3に入力された第1の映像信号F0が2-3プルダウン変換されている場合のシーケンスチャートの一例を示す図である。図9(A)は、映像信号処理装置1に入力される画像パターンを示している。フレームS2、S3、S4は同一の画像パターン、フレームS5、S6は同一の画像パターンであり、以後3フレーム連続して同一の画像パターン、その後2フレーム連続して同一の画像パターンが繰り返し入力される。
 図9(B)は、固定遅延回路33、34より出力された動き補償映像信号b1またはb3を1/120秒毎にS1、S2、S2、S3、S3、S4、S5、S5、S5、S6…の時系列順に並べたものである。第3の実施形態において第1の映像信号F0がプルダウン変換された信号の場合、各時間軸強調回路40、41に同一の動き補償映像信号b1またはb3が選択映像信号として供給された場合は、(1)式に示すように選択映像信号を時間軸方向に強調する効果は得られない。しかし、5/120秒周期(5フレーム分ずつ)で映像信号F0’が切り替わるときの前後の動き補償映像信号b1またはb3間で、その動き補償映像信号b1またはb3を時間軸方向に強調することができる。そして、映像信号処理装置3は、映像信号F0’が1フレーム周期切り替わる毎に、動き補償映像信号b1またはb3を時間軸方向に強調して残像を低減することが望ましい。
 時系列変換メモリ50は、時間軸強調回路40を通った動き補償映像信号b1またはb3よりなる選択映像信号をDF0、時間軸強調回路41を通った動き補償映像信号b1またはb3よりなる選択映像信号DF1として一旦記憶する。そして、フレーム周波数を2倍に変換して、映像信号DF0、DF1の順で映像信号F0’として不図示の液晶パネルに出力する。図9(B)に示すように、図9(A)に示す第1の映像信号F0は、5/120秒周期ずつ、すなわち5フレームずつ同一の動き補償映像信号をベースにした映像信号となる。
 第1の映像信号F0が2-2プルダウン変換された信号の場合は、時系列変換メモリ50が4フレームずつ同一の動き補償映像信号をベースにした映像信号F0’を出力するように、選択回路61により選択された動き補償映像信号b1またはb3を選択映像信号とする。また、第1の映像信号F0が標準のテレビジョン信号の場合、可変遅延回路31で遅延された動き補償映像信号が選択回路61及び62により選択されて、第1の実施形態と同様の処理となる。
 以上説明してきたように、第3の実施形態によれば、入力映像信号である第1の映像信号F0が2-3プルダウン変換された映像信号の場合は、映像信号処理装置3によって動き補償がなされない。しかし、2フレーム、3フレームの繰り返しである第1の映像信号F0は、常に5フレームの繰り返しの映像信号F0’となりモーションジャダは少し改善され、視聴者には動きがある程度違和感のない画像として見える。
 本来映画フィルムの静止画像をプルダウン変換した映像信号は、そのコンテンツによっては動き補償をしない方がよい場合がある。すなわち、第2の実施形態でも動き補償が強すぎて違和感が生じるような場合は、第3の実施形態で説明したように、プルダウン変換した映像信号の動き補償を行わないのが良い。
 また、第2の実施形態において2-3プルダウン変換された入力映像信号の場合、選択回路を用いて、時間軸方向に強調された映像信号含む同一の選択映像信号に基づく映像信号を5個ずつ出力し、2倍のフレームレートに変換する構成を示したが、これに限定されるものではない。
 例えば、2個の動き補償映像信号を生成する2個の可変遅延回路(画像シフト手段)を用いて、1個の動き補償映像信号と、その動き補償映像信号に基づく1個の強調映像信号を、入力映像信号である第1の映像信号F0の2倍のフレームレートに変換しているが、これに限定されるものではない。
 例えば、入力映像信号のフレームレートをN(Nは2以上の偶数)倍に変換する映像信号処理装置3に2-3プルダウン変換された第1の映像信号F0が入力された場合、シーケンス発生回路23は5K-5K(KはN/2)プルダウンシーケンスを実行するためのシーケンス信号を発生すればよい。5K-5Kプルダウンシーケンスとは、時系列が同一の動き補償映像信号に基づく映像信号を5K個ずつ出力するように制御することをいう。
 第3の実施形態の映像信号処理装置3では、N=2、K=1として説明しているが、N=4の場合はK=2となり、10-10プルダウンシーケンスが実行される。よって、同一の選択映像信号に基づく映像信号が5/120秒間に10個出力される。その後、1フレーム周期離れた同一の選択映像信号に基づく映像信号が5/120秒間に10個出力される。よって、5/60秒間に2種類の選択映像信号に基づく映像信号が10個ずつ合計20個出力される。同様に、N=6の場合はK=3となり、15-15プルダウンシーケンスが実行される。よって、映像信号処理装置3は、同一の選択映像信号をベースにした映像信号のフレームを5K個ずつ出力して、モーションジャダを少し改善する。
 入力映像信号のフレームレートをN(Nは3以上の奇数)倍に変換する映像信号処理装置3に対して2-3プルダウン変換された第1の映像信号F0が入力された場合、シーケンス発生回路23はL-(L+1)プルダウンシーケンスを発生すればよい。L-(L+1)プルダウンシーケンスとは、時系列が同一の映像信号をL個、次に時系列が同一の映像信号を(L+1)個、以後L個、(L+1)個ずつの繰り返しにより出力するように制御することをいう。但し、Lは2N+(N-1)/2である。また、2-3プルダウンシーケンスと同様に、L-(L+1)プルダウンシーケンスは、(L+1)-Lプルダウンシーケンスを含むものである。
 例えば、N=3の場合はL=7となり、7-8プルダウンシーケンスが実行される。よって、時系列が同一の映像信号(選択映像信号または強調映像信号)が7/180秒間に7個出力される。その後、1フレーム周期離れた時系列が同一の映像信号(選択映像信号または強調映像信号)が8/180秒間に8個出力される。よって、5/60秒間に、時系列が異なる2種類の映像信号が7個、8個と出力される。同様に、N=5の場合はL=9となり、12-13プルダウンシーケンスが実行される。よって、映像信号処理装置3は、任意のLに対して、時系列が同一の映像信号のフレームをL個、次に時系列が同一の映像信号を(L+1)個ずつ繰り返し出力して、Nが3以上の奇数であってもモーションジャダを少し改善する。
 なお、視聴者の好みに合わせて、第1~第3の実施形態の2つ以上の形態を選択できるようにすることが望ましい。その場合、第1~第3の実施形態において共通する回路は1個でよい。
 本発明によれば、入力映像信号が映画フィルムによる信号である場合、モーションジャダを改善すると共に入力映像信号と同等以上のフレームレートに変換し、また入力映像信号が標準のテレビジョン信号である場合にも従来と同様に入力映像信号より高いフレームレートに変換することができる。また、処理速度の低速化とフレームメモリの削減が可能である。
 1、2、3 映像信号処理装置
 10 フレームメモリ
 20 動きベクトル検出回路
 22 プルダウン判定回路
 23 シーケンス発生回路
 30~32 可変遅延回路
 33、34 固定遅延回路
 40、41 時間軸強調回路
 50 時系列変換メモリ
 60~62 選択回路

Claims (10)

  1.  入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するフレームメモリと、
     前記第1の映像信号と前記第2の映像信号のフレーム間における動きベクトルを検出する動きベクトル検出手段と、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定するプルダウン判定手段と、
     前記プルダウン判定手段の判定結果に基づいて、プルダウンシーケンス情報を発生するシーケンス発生手段と、
     前記プルダウンシーケンス情報と前記動きベクトルに基づいて、前記第1または第2の映像信号のうちの少なくとも1つの映像信号を動き補償して、複数の動き補償映像信号を生成する画像シフト手段と、
     前記複数の動き補償映像信号の中でN(Nは2以上の自然数)個の動き補償映像信号を、時系列順における隣の動き補償映像信号を含む少なくとも1つ以上の動き補償映像信号に基づいてそれぞれ時間軸方向に強調して、N個の強調映像信号を出力する時間軸強調手段と、
     前記N個の強調映像信号のフレーム周波数をN倍に変換して時系列順に出力する時系列変換メモリと
     を有することを特徴とする映像信号処理装置。
  2.  前記判定手段は、前記第1の映像信号がプルダウン変換された映像信号であると判定した場合、前記第1の映像信号が2-2プルダウン変換された信号であるか2-3プルダウン変換された信号であるかを判定し、
     前記シーケンス発生手段は、前記第1の映像信号が2-2プルダウン変換された信号であるか2-3プルダウン変換された信号であるかによって異なるプルダウンシーケンス情報を発生することを特徴とする請求項1記載の映像信号処理装置。
  3.  入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するフレームメモリと、
     前記第1の映像信号と前記第2の映像信号のフレーム間における動きベクトルを検出する動きベクトル検出手段と、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定するプルダウン判定手段と、
     前記プルダウン判定手段の判定結果に基づいて、プルダウンシーケンス情報を発生するシーケンス発生手段と、
     前記プルダウン判定手段が前記第1の映像信号はプルダウン変換された映像信号であると判定した場合の前記プルダウンシーケンス情報と前記動きベクトルに基づいて、前記第1または前記第2の映像信号のうちの少なくとも1つの映像信号を動き補償して、複数の動き補償映像信号を生成する画像シフト手段と、
     前記プルダウン判定手段が前記第1の映像信号はプルダウン変換された映像信号であると判定した場合、前記複数の動き補償映像信号の中でM個の動き補償映像信号を、時系列順における隣の動き補償映像信号を含む少なくとも1つ以上の動き補償映像信号に基づいてそれぞれ時間軸方向に強調して、M(Mは自然数)個の強調映像信号を出力する時間軸強調手段と、
     前記プルダウン判定手段が前記第1の映像信号はプルダウン変換された映像信号であると判定した場合、前記M個の動き補償映像信号のそれぞれに対して、前記動き補償映像信号及び前記動き補償映像信号に基づく強調映像信号とを合わせてN/M回(NはMの自然数倍)ずつ繰り返し出力すると共に、前記動き補償映像信号及び前記強調映像信号のフレーム周波数をN倍に変換して時系列順に出力する時系列変換メモリと
     を有することを特徴とする映像信号処理装置。
  4.  入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するフレームメモリと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するプルダウン判定手段と、
     前記プルダウン判定手段が前記第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、5K-5Kプルダウンシーケンス情報(Kは自然数)を発生するシーケンス発生手段と、
     前記プルダウン判定手段が前記第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、前記第1の映像信号または第2の映像信号を選択して時系列が同一の映像信号を1フレーム周期毎に5K個ずつ選択映像信号として出力する選択手段と
     時系列が1フレーム周期切り替わった後の前記選択映像信号を、1フレーム周期前の前記選択映像信号に基づいて時間軸方向に強調する時間軸強調手段と、
     前記第1の映像信号のフレーム周波数を2K倍に変換して前記選択映像信号を1フレーム周期毎に5K個ずつ時系列順に出力する時系列変換メモリと
     を有することを特徴とする映像信号処理装置。
  5.  入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するフレームメモリと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するプルダウン判定手段と、
     前記プルダウン判定手段が前記第1の映像信号が2-3プルダウン変換された映像信号であると判定し場合、L-(L+1)プルダウンシーケンス(Lは2N+(N-1)/2であり、Nは3以上の奇数)を発生するシーケンス発生手段と、
     前記プルダウン判定手段により前記第1の映像信号が2-3プルダウン変換された映像信号であると判定された場合、前記第1の映像信号または第2の映像信号を選択して時系列が同一の映像信号を1フレーム周期毎にL個、(L+1)個ずつの繰り返しにより選択映像信号として出力する選択手段と、
     時系列が1フレーム周期切り替わった後の前記選択映像信号を、1フレーム周期前の前記選択映像信号に基づいて時間軸方向に強調する時間軸強調手段と、
     前記第1の映像信号のフレーム周波数をN倍に変換して前記選択映像信号を1フレーム周期毎にL個、(L+1)個ずつの繰り返しにより時系列順に出力する時系列変換メモリと
     を有することを特徴とする映像信号処理装置。
  6.  入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するステップと、
     前記第1の映像信号と前記第2の映像信号のフレーム間における動きベクトルを検出するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップと、
     前記プルダウン変換された映像信号であるか否か及びプルダウン変換の種類の判定結果に基づいて、プルダウンシーケンス情報を発生するステップと、
     前記プルダウンシーケンス情報と前記動きベクトルに基づいて、前記第1または第2の映像信号のうちの少なくとも1つの映像信号を動き補償して、複数の動き補償映像信号を生成するステップと、
     前記複数の動き補償映像信号の中でN個(Nは2以上の自然数)の動き補償映像信号を、時系列順における隣の動き補償映像信号を含む少なくとも1つ以上の動き補償映像信号に基づいてそれぞれ時間軸方向に強調して、N個の強調映像信号を出力するステップと、
     前記N個の強調映像信号のフレーム周波数をN倍に変換して時系列順に出力するステップと
     を有することを特徴とする映像信号処理方法。
  7.  前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップは、第1の映像信号がプルダウン変換された映像信号であると判定し場合、前記第1の映像信号が2-2プルダウン変換された信号であるか2-3プルダウン変換された信号であるかを判定し、
     前記プルダウンシーケンス情報を発生するステップは、前記第1の映像信号が2-2プルダウン変換された信号であるか2-3プルダウン変換された信号であるかによって異なるプルダウンシーケンス情報を発生することを特徴とする請求項6記載の映像信号処理方法。
  8.  入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するステップと、
     前記第1の映像信号と前記第2の映像信号のフレーム間における動きベクトルを検出するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップの判定結果に基づいて、プルダウンシーケンス情報を発生するステップと、
     前記第1の映像信号はプルダウン変換された映像信号であると判定した場合の前記プルダウンシーケンス情報と前記動きベクトルに基づいて、前記第1または第2の映像信号のうちの少なくとも1つの映像信号を動き補償して複数の動き補償映像信号を生成するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップが前記第1の映像信号はプルダウン変換された映像信号であると判定した場合、前記複数の動き補償映像信号の中でM(Mは自然数)個の動き補償映像信号を、時系列順における隣の動き補償映像信号を含む少なくとも1つ以上の動き補償映像信号に基づいてそれぞれ時間軸方向に強調して、M個の強調映像信号を出力するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定するステップが前記第1の映像信号はプルダウン変換された映像信号であると判定した場合、前記M個の動き補償映像信号のそれぞれに対して、前記動き補償映像信号及び前記動き補償映像信号に基づく強調映像信号とを合わせてN/M回(NはMの自然数倍)ずつ繰り返し出力すると共に、前記動き補償映像信号及び前記強調映像信号のフレーム周波数をN倍に変換して時系列順に出力するステップと
     を有することを特徴とする映像信号処理方法。
  9.  入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップが、前記第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、前記動きベクトルに基づいて、5K-5Kプルダウンシーケンス情報(Kは自然数)を発生するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップが、前記第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、前記第1の映像信号または第2の映像信号を選択して時系列が同一の映像信号を1フレーム周期毎に5K個ずつ選択映像信号として出力するステップと、
     時系列が1フレーム周期切り替わった後の前記選択映像信号を、1フレーム周期前の前記選択映像信号に基づいて時間軸方向に強調するステップと、
     前記第1の映像信号のフレーム周波数を2K倍に変換して前記選択映像信号を1フレーム周期毎に5K個ずつ時系列順に出力するステップと
     を有することを特徴とする映像信号処理方法。
  10.  入力された第1の映像信号の各フレームを1フレーム期間遅延させて第2の映像信号を出力するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップが、前記第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、前記動きベクトルに基づいて、L-(L+1)プルダウンシーケンス情報(Lは2N+(N-1)/2であり、Nは3以上の奇数)を発生するステップと、
     前記第1の映像信号がプルダウン変換された映像信号であるか否かを判定し、プルダウン変換された映像信号である場合にはプルダウン変換の種類を判定するステップが、前記第1の映像信号は2-3プルダウン変換された映像信号であると判定した場合、前記第1の映像信号または第2の映像信号を選択して時系列が同一の映像信号を1フレーム周期毎にL個、(L+1)個ずつの繰り返しにより選択映像信号として出力するステップと、
     時系列が1フレーム周期切り替わった後の前記選択映像信号を、1フレーム周期前の前記選択映像信号に基づいて時間軸方向に強調するステップと、
     前記第1の映像信号のフレーム周波数をN倍に変換して前記選択映像信号を1フレーム周期毎にL個、(L+1)個ずつの繰り返しにより時系列順に出力するステップと
     を有することを特徴とする映像信号処理方法。
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