WO2009134078A1 - Thin film transistor and a fabrication method therefor - Google Patents

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WO2009134078A1
WO2009134078A1 PCT/KR2009/002259 KR2009002259W WO2009134078A1 WO 2009134078 A1 WO2009134078 A1 WO 2009134078A1 KR 2009002259 W KR2009002259 W KR 2009002259W WO 2009134078 A1 WO2009134078 A1 WO 2009134078A1
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gate electrode
layer
silicon layer
semiconductor layer
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PCT/KR2009/002259
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노재상
홍원의
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주식회사 엔씰텍
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    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
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    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters

Definitions

  • the present invention relates to a thin film transistor and a method for manufacturing the same, wherein the semiconductor layer of the thin film transistor is formed from a polycrystalline silicon layer crystallized by high heat generated by Joule heating by applying an electric field to a gate electrode material.
  • the semiconductor layer of the thin film transistor is formed from a polycrystalline silicon layer crystallized by high heat generated by Joule heating by applying an electric field to a gate electrode material.
  • amorphous silicon In general, amorphous silicon (a-Si) has disadvantages of low mobility and opening ratio of electrons, which are charge carriers, and incompatibility with CMOS processes.
  • a-Si amorphous silicon
  • the poly-silicon thin film device it is possible to configure a driving circuit on the substrate like the pixel TFT-array, which is necessary for writing an image signal to the pixel, which was not possible in the amorphous silicon TFT (a-Si TFT). . Therefore, in the polycrystalline silicon thin film element, the connection between the plurality of terminals and the driver IC becomes unnecessary, so that the productivity and reliability can be increased and the thickness of the panel can be reduced.
  • the microfabrication technology of silicon LSI can be used as it is, a microstructure can be formed in wiring etc. Therefore, since there is no pitch constraint on the TAB mounting of the driver IC seen in the amorphous silicon TFT, pixel reduction is easy and a large number of pixels can be realized with a small field of view.
  • the thin film transistor using polycrystalline silicon in the active layer has a high switching capability and the channel position of the active layer is determined by self-matching, compared with the thin film transistor using amorphous silicon, so that device miniaturization and CMOS are possible. For this reason, polycrystalline silicon thin film transistors are used as pixel switch elements in active matrix type flat panel displays (e.g., liquid crystal displays, organic ELs), and the like. It is emerging as a major device.
  • the inventors of the present invention as a method of crystallizing an amorphous silicon layer into a polycrystalline silicon layer in Korean Patent Application No. 2004-74493, forming an insulating layer on the amorphous silicon layer, and then forming a conductive layer on the insulating layer By applying an electric field to the conductive layer to induce Joule heating to generate high heat, such a high temperature at a lower temperature than conventionally, preferably at room temperature, very short time without damaging the substrate A method for better crystallization and dopant activation, thermal oxide process, and crystal lattice defect healing was proposed.
  • a portion of the insulating layer is removed by removing a portion of the insulating layer in a method for preventing arc generation due to dielectric breakdown of the insulating layer due to a potential difference between the amorphous silicon layer and the conductive layer. And a method of directly contacting the conductive layer.
  • a gate electrode material may be used as a conductive layer and a gate insulating film may be used as an insulating layer without forming a separate conductive layer. It is desirable to remove a portion of the gate electrode material so that the amorphous silicon layer is in direct contact with the gate electrode material. However, for this purpose, if a part of the gate insulating film is removed at a position other than the contact hole, a separate mask is required.
  • the present invention is to solve the above-mentioned problems of the prior art, in forming a semiconductor layer of a thin film transistor with a polycrystalline silicon layer crystallized by the high heat generated by the joule heating by applying an electric field to the gate electrode material,
  • an arc may be generated during crystallization without introducing a separate mask for removing a certain region of the gate insulating film. It is possible to prevent the generation of arcs that can occur during crystallization without introducing a separate mask for removing a certain area of the gate insulating film, which can reduce manufacturing costs and simplify the process.
  • a thin film transistor and a method of manufacturing the same can reduce manufacturing costs and simplify the process.
  • the present invention is a substrate; A semiconductor layer on the substrate, the semiconductor layer comprising a Joule heating polycrystalline silicon layer; A gate insulating layer on the semiconductor layer, the gate insulating layer including a first contact hole exposing a predetermined region of the semiconductor layer; A gate electrode on the gate insulating layer; An interlayer insulating layer disposed on the gate electrode and including a second contact hole exposing a predetermined region of the semiconductor layer exposed by the first contact hole; And source and drain electrodes on the interlayer insulating layer, the source and drain electrodes electrically connected to the semiconductor layer through the first contact hole and the second contact hole, wherein a predetermined region forming a side surface of the first contact hole is formed.
  • a thin film transistor which is an interlayer insulating film.
  • the present invention also provides a substrate, an amorphous silicon layer is formed on the substrate, the amorphous silicon layer is patterned, a gate insulating film is formed over the substrate, and a predetermined region of the amorphous silicon layer is formed on the gate insulating film.
  • first contact hole to expose the gate electrode
  • a gate electrode material on the gate insulating film on which the first contact hole is formed
  • applying an electric field to the gate electrode material to apply the patterned amorphous silicon layer to polycrystalline silicon by Joule heating Crystallization into a layer
  • patterning the gate electrode material to form a gate electrode forming an interlayer insulating film on the entire surface of the substrate on which the gate electrode is formed, and the amorphous silicon layer exposed by the first contact hole in the interlayer insulating film
  • the contact hole included in the thin film transistor is used to form the semiconductor layer.
  • the gate electrode material and the amorphous silicon layer it is possible to prevent arc generation that may occur during crystallization without introducing a separate mask for removing a certain region of the gate insulating film, the gate in which the contact hole is formed
  • a separate mask for doping is not required, thereby reducing manufacturing costs and simplifying the process.
  • 1 to 8 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a thin film transistor according to a second embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a thin film transistor according to a third embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of an organic light emitting display device including a thin film transistor according to an embodiment of the present invention.
  • first contact hole 106 gate electrode material
  • interlayer insulating film 110 photoresist pattern
  • First electrode 402 Pixel defining layer
  • 1 to 8 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a first embodiment of the present invention.
  • a buffer layer 101 is formed on a substrate 100 such as glass or plastic.
  • the buffer layer 101 is formed as a single layer or a plurality of layers thereof by using an insulating film such as a silicon oxide film or a silicon nitride film by using chemical vapor deposition or physical vapor deposition.
  • the buffer layer 101 serves to prevent the diffusion of moisture or impurities generated in the substrate 100, or to control the heat transfer rate during crystallization, so that the amorphous silicon layer can be crystallized well.
  • the buffer layer 101 may be formed to a thickness of 2000 to 5000 ⁇ .
  • an amorphous silicon layer 102 is formed on the substrate 100 on which the buffer layer 101 is formed.
  • the amorphous silicon layer 102 may be formed by, for example, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition, plasma enhanced chemical vapor deposition (PECVD), sputtering, vacuum evaporation, or the like. PECVD method is used.
  • the amorphous silicon layer 102 may be formed to a thickness of 500 to 2000 ⁇ .
  • the amorphous silicon layer 102 is patterned such that the amorphous silicon layer 102 has a semiconductor layer shape of a thin film transistor.
  • a gate insulating layer 104 is formed on the patterned amorphous silicon layer 103.
  • the gate insulating layer 104 serves to insulate the gate electrode and the semiconductor layer, and the patterned amorphous silicon layer 103 is contaminated by the gate electrode material when the patterned amorphous silicon layer 103 is crystallized by Joule heating. It can play a role in preventing it.
  • the gate insulating film 104 may be formed of a silicon oxide film or a silicon nitride film, and may be formed to a thickness of 500 to 2000 ⁇ .
  • a predetermined region of the gate insulating layer 104 is etched to expose a predetermined region of the patterned amorphous silicon layer 103 to be formed as a source / drain region of the semiconductor layer, thereby forming a first contact in the gate insulating layer 104.
  • the hole 105 is formed.
  • a gate electrode material 106 is formed on the entire surface of the substrate 100 on which the gate insulating layer 104 is formed. Subsequently, an electric field is applied to the gate electrode material 106 to crystallize the patterned amorphous silicon layer 103 by Joule heating to form a polycrystalline silicon layer. This forms a semiconductor layer (107 in FIG. 4) formed of a polycrystalline silicon layer by Joule heating.
  • the patterned amorphous silicon layer 103 is applied to the gate electrode material 106 with the gate insulating film 104 interposed on the patterned amorphous silicon layer 103 by Joule heating.
  • the polycrystalline silicon layer may exhibit conductivity at a high temperature.
  • the polycrystalline silicon layer and the gate electrode material 106 and the gate insulating film 104 interposed therebetween form a capacitor, and the potential difference generated at this time exceeds the dielectric breakdown voltage of the gate insulating film 104.
  • an electric current may flow through the gate insulating layer 104 to generate an arc.
  • the gate electrode material 106 and the polycrystalline silicon layer may be directly contacted through the first contact hole 105 formed in the gate insulating layer 104 while applying an electric field to the gate electrode material 106.
  • By electrical connection it is possible to prevent the generation of arc.
  • the gate electrode material 106 and the patterning In order to directly contact the amorphous silicon layer 103, a separate mask for removing a predetermined region of the gate insulating layer 104 may not be introduced, thereby reducing manufacturing costs and simplifying the process.
  • the application of the electric field to the gate electrode material 106 is done by applying energy of a power density that can generate by Joule heating a high heat sufficient to induce crystallization of the amorphous silicon layer 103. Since the application of the electric field is determined by various factors such as resistance, length, thickness, etc. of the gate electrode material 106, it is difficult to be specified, but about 100 W / cm 2 to 1,000,000 W / cm 2 , preferably 1000 W / cm 2 - a 100,000 W / cm 2 or so.
  • the applied current may be direct current or alternating current.
  • the application time of the electric field may be 1 / 10,000,000 to 1 second, and preferably 1 / 100,000 to 1/10 second. The application of this electric field can be repeated several times in regular or irregular units.
  • the thermal conductivity from the gate electrode material 106 heated to a high temperature in a short time is the temperature of the amorphous silicon layer 103.
  • the substrate 100 having a thick thickness cannot be heated to a high temperature, so that despite the high heat that the heat treatment of the amorphous silicon layer 103 can be performed, It does not cause thermal deformation of the substrate 100.
  • Application of the electric field to the gate electrode material 106 is preferably applied to the extent that high heat of 1100 ° C. or more occurs.
  • crystallization may not be completed by applying a single electric field for a short time of about 1 / 1,000,000 to 1 second. Then, the electric field application process must be repeated several times. In this case, in order to prevent the occurrence of non-uniformity due to accumulated heat, it is necessary to leave the electric field application for several seconds after the electric field application is completed once. As a result, the total process time for crystallization can reach several minutes.
  • crystallization when the crystallization is performed at a high temperature of 1100 ° C. or higher, crystallization may be completed by one electric field application, and the time required for one electric field application is very short, such as several hundreds of microseconds. Therefore, when the crystallization is performed at a high temperature of 1100 ° C. or more, the total process time for crystallization can be significantly reduced. In addition, crystallization may be improved by crystallizing a single electric field in a short process time at a high temperature.
  • the gate electrode material 106 may be formed using a metal or an alloy having a melting point of 1100 ° C or higher.
  • the metal or alloy having the melting point of 1100 ° C. or more includes molybdenum (Mo), titanium (Ti), chromium (Cr), or molybdenum (MoW).
  • the tension applied to the amorphous silicon layer 103 may be alleviated so that the peak value of the Raman spectrum of the crystallized polycrystalline silicon film may not move to the left.
  • the peak value of the Raman spectrum is 515-517 cm -One
  • the polycrystalline silicon layer possessed by has excellent resistance characteristics.
  • the peak value of the Raman spectrum is 515-517 cm due to crystallization by Joule heating.
  • the polycrystalline silicon layer represented by is called Joule heating polycrystalline silicon layer.
  • the gate electrode material 106 may be formed by a method such as sputtering or evaporation, and may be formed to a thickness of 500 to 3000 m 3.
  • the substrate 100 Before applying an electric field to the gate electrode material 106, the substrate 100 may be preheated to an appropriate temperature range.
  • the appropriate temperature range refers to a temperature range in which the substrate 100 is not damaged throughout the process, and is preferably a range lower than the heat deformation temperature of the substrate 100.
  • the preheating method is not particularly limited, and for example, a method of putting in a general heat treatment furnace, a method of irradiating radiant heat such as a lamp, or the like may be used.
  • the gate electrode material 106 is patterned to form a gate electrode 108 positioned corresponding to a region to be defined as a channel region of the semiconductor layer 108.
  • an interlayer insulating layer 109 is formed over the entire surface of the substrate 100 including the gate electrode 108.
  • the interlayer insulating layer 109 may be a silicon nitride film, a silicon oxide film, or a multilayer thereof.
  • a photo for forming a second contact hole (111 in FIG. 6) exposing a predetermined region of the semiconductor layer 108 exposed by the first contact hole 105 on the interlayer insulating layer 109.
  • the resist pattern 110 is formed.
  • the interlayer insulating layer 109 is etched using the photoresist pattern 110 as a mask to form a second contact hole (111 in FIG. 6) in the interlayer insulating layer.
  • the first contact hole 105 is formed in the gate insulating film 104 to prevent arc generation during crystallization by Joule heating, rather than forming a contact hole by stacking the gate insulating film and the interlayer insulating film and collectively etching them. Is formed first, and then the interlayer insulating film 109 is formed. Then, the interlayer insulating layer 109 is formed in the first contact hole 105.
  • the interlayer insulating layer 109 is etched using the photoresist pattern 110 as a mask, the etching rate in the vertical direction is greater than that in the horizontal direction, and as shown in FIG. 6 after etching.
  • the interlayer insulating layer 109 may be left in a predetermined region of the side surface of the first contact hole 105. This is because the first contact hole 105 is first formed in the gate insulating film 104 to prevent arc generation during crystallization by Joule heating as in the present invention.
  • the interlayer insulating layer 109 may cover the entire side surface of the first contact hole 105 according to an etching condition.
  • a line connecting side surfaces of the first contact hole 105 and the second contact hole 111 may have a step shape.
  • the semiconductor layer 108 may be electrically connected to the gate insulating layer 104 and the interlayer insulating layer 109 through the first contact hole 105 and the second contact hole 111.
  • Source / drain electrodes 112 and 113 are connected to each other, wherein the source / drain electrodes 112 and 113 are formed of molybdenum (Mo), chromium (Cr), tungsten (W), and aluminum-neodymium (Al-Nd). ), Titanium (Ti), molybdenum tungsten (MoW), and aluminum (Al) may be formed of any one, thereby completing a thin film transistor according to an embodiment of the present invention.
  • Mo molybdenum
  • Cr chromium
  • W tungsten
  • Al-Nd aluminum-neodymium
  • Ti titaniumium
  • MoW molybdenum tungsten
  • Al aluminum
  • FIG. 9 is a cross-sectional view of a thin film transistor according to a second exemplary embodiment of the present invention. Reference is made to the first embodiment above except as specifically mentioned below.
  • the interlayer insulating layer 109 remains in a predetermined region of the side of the first contact hole 105.
  • the interlayer insulating layer 109 is formed on the side of the first contact hole 105.
  • the etching process may be performed so that no) remains.
  • the taper angles of the first contact hole 1050 and the second contact hole 111 may be different from each other.
  • the taper angle of the contact hole refers to an angle formed between the side surface of the contact hole and the horizontal plane of the film on which the contact hole is formed.
  • the taper angle of the second contact hole 111 may be greater than the taper angle of the first contact hole 1050.
  • FIG. 10 is a cross-sectional view of a thin film transistor according to a third exemplary embodiment of the present invention. Reference is made to those mentioned in the above examples, except as specifically mentioned below.
  • a predetermined region of the upper surface of the semiconductor layer 108 under the first contact hole 105 may be over-etched.
  • a groove 300 is formed in the upper surface of the semiconductor layer 108 under the first contact hole 105.
  • the side surface of the groove 300 of the semiconductor layer 108, the side surface of the first contact hole 105, and the side surface of the second contact hole 111 may be formed in a step shape. .
  • FIG. 11 is a cross-sectional view of an organic light emitting display device including a thin film transistor according to an embodiment of the present invention.
  • an insulating film 400 is formed on the entire surface of the substrate 100 including the thin film transistor according to the exemplary embodiment of FIG. 8.
  • the insulating film 400 is any one selected from an inorganic film, a silicon oxide film, a silicon nitride film, or a spin-on glass film, or an organic film, polyimide, benzocyclobutene series resin, or acrylate. It may be formed of any one selected from.
  • the inorganic film and the organic film may be formed in a laminated structure.
  • the insulating layer 400 is etched to form via holes exposing the source or drain electrodes 112 and 113.
  • a first electrode 401 connected to any one of the source or drain electrodes 112 and 113 is formed through the via hole.
  • the first electrode 401 may be formed as an anode or a cathode.
  • the anode may be formed of a transparent conductive film made of any one of ITO, IZO, or ITZO, and in the case of a cathode, the cathode may be Mg, Ca, Al, Ag, Ba, or these. It can be formed using an alloy of.
  • a pixel definition layer 402 having an opening exposing a part of the surface of the first electrode 401 is formed on the first electrode 401, and a light emitting layer is formed on the exposed first electrode 401.
  • An organic film layer 403 is formed.
  • the organic layer 403 may further include one or a plurality of layers selected from the group consisting of a hole injection layer, a hole transport layer, a hole suppression layer, an electron suppression layer, an electron injection layer, and an electron transport layer.
  • a second electrode 404 is formed on the organic layer 403.
  • the second electrode 404 may be formed of an anode or a cathode.
  • the second electrode 404 may be formed of a transparent conductive film made of any one of ITO, IZO, or ITZO.
  • ITO indium gallium
  • IZO indium gallium
  • ITZO indium gallium
  • Mg, Ca, Al, Ag may be used.
  • Ba or alloys thereof This completes the organic light emitting display device according to the embodiment of the present invention.
  • the gate electrode material through the contact hole included in the thin film transistor.

Abstract

The present invention relates to a thin film transistor and a fabrication method thereof, wherein a semiconductor of the thin film transistor is formed with a polycrystalline silicon layer that is crystallized by high heat generated from joule heating as a result of the application of an electric field to a gate electrode material, and the gate electrode material is connected with an amorphous silicon layer via a contact hole included in the thin film transistor so that arc generation can be prevented from possibly occurring during the crystallization, without introducing a separate mask for removing a preset region on a gate insulating film, thereby leading to the reduction of fabrication costs and simplified processing.  A fabrication method of a thin film transistor according to the present invention comprises: providing a substrate; forming an amorphous silicon layer over the substrate; patterning the amorphous silicon layer; forming a gate insulating film over a front surface of the substrate; forming a first contact hole in the gate insulating film to expose a preset region of the amorphous silicon layer; depositing a gate electrode material over the gate insulating film having the first contact hole formed therein; applying an electric field to the gate electrode material to crystallize the patterned amorphous silicon layer by joule heating; patterning the gate electrode material to form a gate electrode; forming an interlayer insulating film over a front surface of the substrate where the gate electrode is formed; forming a second contact hole in the interlayer insulating film so as to expose a preset region of the amorphous silicon layer being exposed by the first contact hole; and forming source and drain electrodes electrically connected to source and drain regions of the semiconductor layer, respectively, through the first contact hole and the second contact hole.

Description

박막트랜지스터 및 그의 제조방법Thin film transistor and its manufacturing method
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same, wherein the semiconductor layer of the thin film transistor is formed from a polycrystalline silicon layer crystallized by high heat generated by Joule heating by applying an electric field to a gate electrode material. By connecting the gate electrode material and the amorphous silicon layer through a contact hole included in the insulating layer, arc generation that may occur during crystallization may be prevented without introducing a separate mask for removing a predetermined region of the gate insulating layer. The present invention relates to a thin film transistor and a method for manufacturing the same, which can reduce manufacturing costs and simplify a process.
일반적으로 비정질 실리콘(a-Si)은 전하 운반체인 전자의 이동도 및 개구율이 낮고 CMOS 공정에 부합되지 못하는 단점을 가지고 있다. 반면에, 다결정 실리콘(Poly-Si) 박막 소자는 비정질 실리콘 TFT(a-Si TFT)에서는 불가능하였던 영상신호를 화소에 기입하는데 필요한 구동회로를 화소 TFT-array와 같이 기판 상에 구성하는 것이 가능하다. 따라서, 다결정 실리콘 박막 소자에서는 다수의 단자와 드라이버 IC와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다. 또한, 다결정 실리콘 TFT 공정에서는 실리콘 LSI의 미세가공 기술을 그대로 이용할 수 있으므로, 배선 등에서 미세구조를 형성할 수 있다. 따라서, 비정질 실리콘 TFT에서 보이는 드라이버 IC의 TAB 실장상의 피치(pitch) 제약이 없으므로, 화소 축소가 용이하고 작은 화각에 다수의 화소를 실현할 수 있다. 다결정 실리콘을 능동층에 이용한 박막 트랜지스터는 비정질 실리콘을 이용한 박막 트랜지스터와 비교할 때, 스위치 능력이 높고 자기 정합에 의해 능동층의 채널 위치가 결정되기 때문에, 소자 소형화, CMOS화가 가능하다는 특징이 있다. 이러한 이유로 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스형 플랫 패널 디스플레이(예를 들면, 액정 표시 장치, 유기 EL) 등의 화소 스위치 소자로 사용하여 대화면화 및 드라이버가 내장된 COG(Chip On Glass) 제품의 실용화에 주요한 소자로 대두되고 있다.In general, amorphous silicon (a-Si) has disadvantages of low mobility and opening ratio of electrons, which are charge carriers, and incompatibility with CMOS processes. On the other hand, in the poly-silicon thin film device, it is possible to configure a driving circuit on the substrate like the pixel TFT-array, which is necessary for writing an image signal to the pixel, which was not possible in the amorphous silicon TFT (a-Si TFT). . Therefore, in the polycrystalline silicon thin film element, the connection between the plurality of terminals and the driver IC becomes unnecessary, so that the productivity and reliability can be increased and the thickness of the panel can be reduced. In addition, in the polycrystalline silicon TFT process, since the microfabrication technology of silicon LSI can be used as it is, a microstructure can be formed in wiring etc. Therefore, since there is no pitch constraint on the TAB mounting of the driver IC seen in the amorphous silicon TFT, pixel reduction is easy and a large number of pixels can be realized with a small field of view. The thin film transistor using polycrystalline silicon in the active layer has a high switching capability and the channel position of the active layer is determined by self-matching, compared with the thin film transistor using amorphous silicon, so that device miniaturization and CMOS are possible. For this reason, polycrystalline silicon thin film transistors are used as pixel switch elements in active matrix type flat panel displays (e.g., liquid crystal displays, organic ELs), and the like. It is emerging as a major device.
본 발명의 발명자들은 한국특허출원 제2004-74493호에서 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법으로서, 상기 비정질 실리콘층 상에 절연층을 형성하고, 상기 절연층 상에 도전층을 형성한 다음, 상기 도전층에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 그러한 고열에 의해 상기 비정질 실리콘 박막을 기판이 손상되지 않으면서 종래보다 더욱 낮은 온도에서, 바람직하게는 상온에서, 매우 짧은 시간 내에 더욱 우수한 결정화 및 도펀트 활성화 그리고 열산화막 공정 및 결정격자 결함치유를 이룰 수 있는 방법을 제시하였다. 그리고 한국특허출원 제2005-62186호에서 상기 비정질 실리콘층과 상기 도전층의 전위차로 인하여 상기 절연층의 절연 파괴로 인한 아크 발생을 방지하기 위한 방법으로 상기 절연층의 일부를 제거하여 상기 비정질 실리콘층과 상기 도전층이 직접 접하게 하는 방법을 제시하였다.The inventors of the present invention as a method of crystallizing an amorphous silicon layer into a polycrystalline silicon layer in Korean Patent Application No. 2004-74493, forming an insulating layer on the amorphous silicon layer, and then forming a conductive layer on the insulating layer By applying an electric field to the conductive layer to induce Joule heating to generate high heat, such a high temperature at a lower temperature than conventionally, preferably at room temperature, very short time without damaging the substrate A method for better crystallization and dopant activation, thermal oxide process, and crystal lattice defect healing was proposed. In Korean Patent Application No. 2005-62186, a portion of the insulating layer is removed by removing a portion of the insulating layer in a method for preventing arc generation due to dielectric breakdown of the insulating layer due to a potential difference between the amorphous silicon layer and the conductive layer. And a method of directly contacting the conductive layer.
상기 결정화 방법을 박막트랜지스터 제조공정에 도입시 별도의 도전층을 형성하지 않고, 게이트 전극 물질을 도전층으로 이용하고, 게이트 절연막을 절연층으로 이용할 수 있는데, 이때 아크 발생을 방지하기 위해서는 상기 게이트 절연막의 일부를 제거하여 상기 게이트 전극 물질과 상기 비정질 실리콘층이 직접 접하도록 하는 것이 바람직하다. 그러나 이를 위하여 콘택홀 이외의 위치에 게이트 절연막의 일부를 제거하고자 한다면 별도의 마스크가 필요하다는 문제점이 있다.When the crystallization method is introduced into a thin film transistor manufacturing process, a gate electrode material may be used as a conductive layer and a gate insulating film may be used as an insulating layer without forming a separate conductive layer. It is desirable to remove a portion of the gate electrode material so that the amorphous silicon layer is in direct contact with the gate electrode material. However, for this purpose, if a part of the gate insulating film is removed at a position other than the contact hole, a separate mask is required.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있으며, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.The present invention is to solve the above-mentioned problems of the prior art, in forming a semiconductor layer of a thin film transistor with a polycrystalline silicon layer crystallized by the high heat generated by the joule heating by applying an electric field to the gate electrode material, By connecting the gate electrode material and the amorphous silicon layer through a contact hole included in the thin film transistor, an arc may be generated during crystallization without introducing a separate mask for removing a certain region of the gate insulating film. It is possible to prevent the generation of arcs that can occur during crystallization without introducing a separate mask for removing a certain area of the gate insulating film, which can reduce manufacturing costs and simplify the process. A thin film transistor and a method of manufacturing the same.
본 발명은 기판; 상기 기판 상에 위치하며, 주울 가열 다결정 실리콘층으로 이루어진 반도체층; 상기 반도체층 상에 위치하며, 상기 반도체층의 일정 영역을 노출시키는 제 1 콘택홀을 포함하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하며, 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 포함하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층과 전기적으로 연결되는 소오스 및 드레인 전극을 포함하며, 상기 제 1 콘택홀의 측면을 이루는 일정 영역이 상기 층간 절연막인 것을 특징으로 하는 박막트랜지스터를 제공한다. The present invention is a substrate; A semiconductor layer on the substrate, the semiconductor layer comprising a Joule heating polycrystalline silicon layer; A gate insulating layer on the semiconductor layer, the gate insulating layer including a first contact hole exposing a predetermined region of the semiconductor layer; A gate electrode on the gate insulating layer; An interlayer insulating layer disposed on the gate electrode and including a second contact hole exposing a predetermined region of the semiconductor layer exposed by the first contact hole; And source and drain electrodes on the interlayer insulating layer, the source and drain electrodes electrically connected to the semiconductor layer through the first contact hole and the second contact hole, wherein a predetermined region forming a side surface of the first contact hole is formed. Provided is a thin film transistor, which is an interlayer insulating film.
또한 본 발명은 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 패터닝하고, 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막에 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀이 형성된 게이트 절연막 상에 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 주울 가열에 의한 다결정 실리콘층으로 결정화하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고, 상기 게이트 전극이 형성된 상기 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 제 1 콘택홀에 의해 노출된 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고,상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 소오스 및 드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.The present invention also provides a substrate, an amorphous silicon layer is formed on the substrate, the amorphous silicon layer is patterned, a gate insulating film is formed over the substrate, and a predetermined region of the amorphous silicon layer is formed on the gate insulating film. Forming a first contact hole to expose the gate electrode, forming a gate electrode material on the gate insulating film on which the first contact hole is formed, and applying an electric field to the gate electrode material to apply the patterned amorphous silicon layer to polycrystalline silicon by Joule heating Crystallization into a layer, patterning the gate electrode material to form a gate electrode, forming an interlayer insulating film on the entire surface of the substrate on which the gate electrode is formed, and the amorphous silicon layer exposed by the first contact hole in the interlayer insulating film Forming a second contact hole exposing a predetermined region of the first contact hole; And forming source and drain electrodes electrically connected to the source and drain regions of the semiconductor layer through the second contact hole, respectively.
본 발명에 따르면, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있으며, 상기 콘택홀이 형성된 게이트 절연막 및 게이트 전극을 마스크로 이용하여 반도체층의 소오스/드레인 영역에 불순물 도핑 공정을 진행함으로써, 도핑을 위한 별도의 마스크를 필요로 하지 않게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있다. According to the present invention, in forming a semiconductor layer of a thin film transistor with a polycrystalline silicon layer crystallized by high heat generated by Joule heating by applying an electric field to a gate electrode material, the contact hole included in the thin film transistor is used to form the semiconductor layer. By connecting the gate electrode material and the amorphous silicon layer, it is possible to prevent arc generation that may occur during crystallization without introducing a separate mask for removing a certain region of the gate insulating film, the gate in which the contact hole is formed By performing an impurity doping process in the source / drain regions of the semiconductor layer using the insulating film and the gate electrode as masks, a separate mask for doping is not required, thereby reducing manufacturing costs and simplifying the process.
도 1 내지 도 8은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.1 to 8 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a first embodiment of the present invention.
도 9는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면도이다.9 is a cross-sectional view of a thin film transistor according to a second embodiment of the present invention.
도 10은 본 발명의 제 3 실시예에 따른 박막트랜지스터의 단면도이다.10 is a cross-sectional view of a thin film transistor according to a third embodiment of the present invention.
도 11은 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다. 11 is a cross-sectional view of an organic light emitting display device including a thin film transistor according to an embodiment of the present invention.
<도면 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawing>
100 : 기판 101 : 버퍼층100 substrate 101 buffer layer
102 : 비정질 실리콘층 104 : 게이트 절연막102 amorphous silicon layer 104 gate insulating film
105 : 제 1 콘택홀 106 : 게이트 전극 물질105: first contact hole 106: gate electrode material
107 : 반도체층 108 : 게이트 전극107: semiconductor layer 108: gate electrode
109 : 층간 절연막 110 : 포토레지스트 패턴109: interlayer insulating film 110: photoresist pattern
111 : 제 2 콘택홀 112,113 : 소스/드레인 전극111: second contact hole 112,113: source / drain electrode
300 : 홈부 400 : 절연막300 groove 400 400 insulating film
401 : 제 1 전극 402 : 화소정의막401: First electrode 402: Pixel defining layer
403 : 유기막층 404 : 제 2 전극 403: organic film layer 404: second electrode
이하, 도면 등을 참조하여 본 발명의 예시적인 내용들을 구체적으로 설명하지만, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the drawings, but the scope of the present invention is not limited thereto.
도 1 내지 도 8은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다. 1 to 8 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a first embodiment of the present invention.
도 1을 참조하면, 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(101)을 형성한다. 상기 버퍼층(101)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(101)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다. 상기 버퍼층(101)은 2000 내지 5000Å 의 두께로 형성할 수 있다. Referring to FIG. 1, a buffer layer 101 is formed on a substrate 100 such as glass or plastic. The buffer layer 101 is formed as a single layer or a plurality of layers thereof by using an insulating film such as a silicon oxide film or a silicon nitride film by using chemical vapor deposition or physical vapor deposition. At this time, the buffer layer 101 serves to prevent the diffusion of moisture or impurities generated in the substrate 100, or to control the heat transfer rate during crystallization, so that the amorphous silicon layer can be crystallized well. The buffer layer 101 may be formed to a thickness of 2000 to 5000Å.
이어서 상기 버퍼층(101)이 형성된 상기 기판(100) 상에 비정질 실리콘층(102)을 형성한다. 상기 비정질 실리콘층(102)은, 예를 들어, 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있으며, 바람직하게는 PECVD 법을 사용한다. 상기 비정질 실리콘층(102)은 500 내지 2000Å 의 두께로 형성할 수 있다.Subsequently, an amorphous silicon layer 102 is formed on the substrate 100 on which the buffer layer 101 is formed. The amorphous silicon layer 102 may be formed by, for example, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition, plasma enhanced chemical vapor deposition (PECVD), sputtering, vacuum evaporation, or the like. PECVD method is used. The amorphous silicon layer 102 may be formed to a thickness of 500 to 2000Å.
이어서, 도 2를 참조하면, 상기 비정질 실리콘층(102)이 박막트랜지스터의 반도체층 형상을 갖도록 상기 비정질 실리콘층(102)을 패터닝한다.Next, referring to FIG. 2, the amorphous silicon layer 102 is patterned such that the amorphous silicon layer 102 has a semiconductor layer shape of a thin film transistor.
이어서 상기 패터닝된 비정질 실리콘층(103) 상에 게이트 절연막(104)을 형성한다. 상기 게이트 절연막(104)은 게이트 전극과 반도체층의 절연 역할을 하며, 상기 패터닝된 비정질 실리콘층(103)을 주울 가열에 의한 결정화시 게이트 전극 물질에 의해 상기 패터닝된 비정질 실리콘층(103)이 오염되는 것을 방지하는 역할을 할 수 있다. 상기 게이트 절연막(104)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있으며, 500 내지 2000Å 의 두께로 형성할 수 있다. Subsequently, a gate insulating layer 104 is formed on the patterned amorphous silicon layer 103. The gate insulating layer 104 serves to insulate the gate electrode and the semiconductor layer, and the patterned amorphous silicon layer 103 is contaminated by the gate electrode material when the patterned amorphous silicon layer 103 is crystallized by Joule heating. It can play a role in preventing it. The gate insulating film 104 may be formed of a silicon oxide film or a silicon nitride film, and may be formed to a thickness of 500 to 2000 Å.
이어서 반도체층의 소오스/드레인 영역으로 형성될 상기 패터닝된 비정질 실리콘층(103)의 일정 영역을 노출시키도록 상기 게이트 절연막(104)의 일정 영역을 식각하여, 상기 게이트 절연막(104) 내에 제 1 콘택홀(105)을 형성한다.Subsequently, a predetermined region of the gate insulating layer 104 is etched to expose a predetermined region of the patterned amorphous silicon layer 103 to be formed as a source / drain region of the semiconductor layer, thereby forming a first contact in the gate insulating layer 104. The hole 105 is formed.
이어서 도 3을 참조하면, 상기 게이트 절연막(104)이 형성된 상기 기판(100) 전면에 게이트 전극 물질(106)을 형성한다. 계속해서 상기 게이트 전극 물질(106)에 전계를 인가하여 상기 패터닝된 비정질 실리콘층(103)을 주울 가열에 의해 결정화하여 다결정 실리콘층으로 형성한다. 이로써 주울 가열에 의한 다결정 실리콘층으로 형성된 반도체층(도 4의 107)을 형성한다. 3, a gate electrode material 106 is formed on the entire surface of the substrate 100 on which the gate insulating layer 104 is formed. Subsequently, an electric field is applied to the gate electrode material 106 to crystallize the patterned amorphous silicon layer 103 by Joule heating to form a polycrystalline silicon layer. This forms a semiconductor layer (107 in FIG. 4) formed of a polycrystalline silicon layer by Joule heating.
여기서, 상기 패터닝된 비정질 실리콘층(103) 상에 상기 게이트 절연막(104)이 개재된 상태로 상기 게이트 전극 물질(106)에 전계를 인가하여 주울 가열에 의하여 상기 패터닝된 비정질 실리콘층(103)이 다결정 실리콘층으로 결정화되는 경우에 있어서, 상기 다결정 실리콘층은 고온에서 전도성을 나타낼 수 있다. 이 경우 상기 다결정 실리콘층과 상기 게이트 전극 물질(106) 및 그 사이에 개재된 상기 게이트 절연막(104)은 캐패시터를 형성하게 되며, 이때 발생한 전위차가 상기 게이트 절연막(104)의 절연파괴 전압을 초과하게 되는 경우에는 상기 게이트 절연막(104)을 통해 전류가 흐르게 되어 아크가 발생할 수 있다. Here, the patterned amorphous silicon layer 103 is applied to the gate electrode material 106 with the gate insulating film 104 interposed on the patterned amorphous silicon layer 103 by Joule heating. In the case of crystallization into a polycrystalline silicon layer, the polycrystalline silicon layer may exhibit conductivity at a high temperature. In this case, the polycrystalline silicon layer and the gate electrode material 106 and the gate insulating film 104 interposed therebetween form a capacitor, and the potential difference generated at this time exceeds the dielectric breakdown voltage of the gate insulating film 104. In this case, an electric current may flow through the gate insulating layer 104 to generate an arc.
그러나 본 발명에서는 상기 게이트 전극 물질(106)에 전계를 인가하는 동안 상기 게이트 절연막(104) 내에 형성된 상기 제 1 콘택홀(105)을 통하여 상기 게이트 전극 물질(106)과 다결정 실리콘층이 직접 접할 수 있게 하여 전기적으로 연결함으로써, 아크 발생을 방지할 수 있다. 또한 본 발명에서는 박막트랜지스의 제조에 있어서 소오스/드레인 전극과 반도체층의 전기적 연결을 위한 상기 제 1 콘택홀(105)을 이용하여 아크 발생을 방지함으로써, 상기 게이트 전극 물질(106)과 상기 패터닝된 비정질 실리콘층(103)을 직접 접하도록 하기 위하여 상기 게이트 절연막(104)의 일정 영역을 제거하기 위한 별도의 마스크를 도입하지 않아도 되므로, 제조 비용을 절감할 수 있으며, 공정을 간소화할 수 있다.However, in the present invention, the gate electrode material 106 and the polycrystalline silicon layer may be directly contacted through the first contact hole 105 formed in the gate insulating layer 104 while applying an electric field to the gate electrode material 106. By electrical connection, it is possible to prevent the generation of arc. In addition, in the present invention, in the manufacture of the thin film transistor, by using the first contact hole 105 for the electrical connection between the source and drain electrodes and the semiconductor layer to prevent the occurrence of arc, the gate electrode material 106 and the patterning In order to directly contact the amorphous silicon layer 103, a separate mask for removing a predetermined region of the gate insulating layer 104 may not be introduced, thereby reducing manufacturing costs and simplifying the process.
상기 게이트 전극 물질(106)에 대한 전계 인가는 상기 비정질 실리콘층(103)의 결정화를 유도하기에 충분한 고열을 주울 가열에 의해 발생시킬 수 있는 파워 밀도(power density)의 에너지를 인가함으로써 행해진다. 상기 전계의 인가는 상기 게이트 전극 물질(106)의 저항, 길이, 두께 등 다양한 요소들에 의해 결정되므로 특정되기는 어려우나, 약 100 W/cm2 ~ 1,000,000 W/cm2 정도, 바람직하게는 1000 W/cm2 - 100,000 W/cm2 정도이다. 인가되는 전류는 직류이거나 교류일 수 있다. 전계의 인가 시간은 연속적으로 인가되는 시간이 1/10,000,000 ~ 1 초일 수 있으며, 바람직하게는 1/100,000 ~ 1/10 초이다. 이러한 전계의 인가는 규칙적 또는 불규칙적 단위로 수회 반복될 수 있다. The application of the electric field to the gate electrode material 106 is done by applying energy of a power density that can generate by Joule heating a high heat sufficient to induce crystallization of the amorphous silicon layer 103. Since the application of the electric field is determined by various factors such as resistance, length, thickness, etc. of the gate electrode material 106, it is difficult to be specified, but about 100 W / cm 2 to 1,000,000 W / cm 2 , preferably 1000 W / cm 2 - a 100,000 W / cm 2 or so. The applied current may be direct current or alternating current. The application time of the electric field may be 1 / 10,000,000 to 1 second, and preferably 1 / 100,000 to 1/10 second. The application of this electric field can be repeated several times in regular or irregular units.
한편, 상기 기판(100)과 비교하여 상기 비정질 실리콘층(103)은 상대적으로 매우 얇기 때문에 짧은 시간에 고온으로 가열된 상기 게이트 전극 물질(106)로부터의 열전도가 상기 비정질 실리콘층(103)의 온도를 상승시키지만, 전체적인 에너지가 적기 때문에 두께가 두꺼운 상기 기판(100)은 높은 온도까지 가열할 수 없으므로, 상기 비정질 실리콘층(103)의 열처리가 행해질 수 있을 정도의 고열이 발생함에도 불구하고, 하부의 기판(100)의 열변형을 초래하지 않는다. On the other hand, since the amorphous silicon layer 103 is relatively thin compared to the substrate 100, the thermal conductivity from the gate electrode material 106 heated to a high temperature in a short time is the temperature of the amorphous silicon layer 103. However, since the overall thickness is low, the substrate 100 having a thick thickness cannot be heated to a high temperature, so that despite the high heat that the heat treatment of the amorphous silicon layer 103 can be performed, It does not cause thermal deformation of the substrate 100.
상기 게이트 전극 물질(106)에 대한 전계 인가는 1100℃ 이상의 고열이 발생할 정도로 인가하는 것이 바람직하다. 1100℃ 미만의 고열로 결정화를 하는 경우에는 약 1/1,000,000 ~ 1초 정도의 짧은 시간 동안의 한 번의 전계 인가로 결정화가 완료되지 않을 수 있다. 그러면 전계 인가 과정을 수회 반복해야 하는데, 이 경우에는 축적되는 열에 의한 불균일 발생을 방지하기 위해서 한 차례의 전계 인가가 끝나고 수 초 정도 시간 간격을 둔 다음, 다시 전계 인가를 하는 것이 필요하다. 그 결과 결정화를 위한 총 공정 시간은 수 분에 이를 수 있다.Application of the electric field to the gate electrode material 106 is preferably applied to the extent that high heat of 1100 ° C. or more occurs. When the crystallization is performed at a high temperature of less than 1100 ° C., crystallization may not be completed by applying a single electric field for a short time of about 1 / 1,000,000 to 1 second. Then, the electric field application process must be repeated several times. In this case, in order to prevent the occurrence of non-uniformity due to accumulated heat, it is necessary to leave the electric field application for several seconds after the electric field application is completed once. As a result, the total process time for crystallization can reach several minutes.
그러나 1100℃ 이상의 고열로 결정화를 하는 경우에는 한 번의 전계 인가로 결정화가 완료될 수 있으며, 한 번의 전계 인가에 걸리는 시간은 수백 ㎲ 정도로 아주 짧다. 그러므로 1100℃ 이상의 고열로 결정화는 하는 경우에는 결정화를 위한 총 공정 시간을 현저히 줄일 수 있다. 또한 고온에서 짧은 공정 시간에 한 번의 전계 인가로 결정화를 하면 결정성 또한 향상될 수 있다.However, when the crystallization is performed at a high temperature of 1100 ° C. or higher, crystallization may be completed by one electric field application, and the time required for one electric field application is very short, such as several hundreds of microseconds. Therefore, when the crystallization is performed at a high temperature of 1100 ° C. or more, the total process time for crystallization can be significantly reduced. In addition, crystallization may be improved by crystallizing a single electric field in a short process time at a high temperature.
상기와 같이 1100℃ 이상의 고열에서 상기 게이트 전극 물질(106)의 안정성을 확보하기 위해서는 상기 게이트 전극 물질(106)은 녹는점이 1100℃ 이상인 금속 또는 합금을 이용하여 형성하는 것이 바람직하다. 상기 녹는점이 1100℃ 이상인 금속 또는 합금으로는 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr), 또는 몰리텅스텐(MoW) 등이 있다.As described above, in order to secure the stability of the gate electrode material 106 at a high temperature of 1100 ° C or higher, the gate electrode material 106 may be formed using a metal or an alloy having a melting point of 1100 ° C or higher. The metal or alloy having the melting point of 1100 ° C. or more includes molybdenum (Mo), titanium (Ti), chromium (Cr), or molybdenum (MoW).
또한 상기 게이트 전극 물질(106)에 0.1 내지 300㎲의 아주 짧은 시간 동안 1100℃ 이상의 고열을 발생시키는 전계가 인가되면, 주울 가열에 의한 결정화동안 상기 비정질 실리콘층(103)에 장력이 가해져서, 결정화된 다결정 실리콘층의 라만 스펙트럼의 피크값이 종래 518-520 cm-1 보다 왼쪽으로 이동하여 515-517 cm-1 에서 나타날 수 있다. 상기 게이트 전극 물질(106)에 전계가 인가되는 시간이 0.1㎲보다 짧으면 상기 비정질 실리콘층(103)이 다결정 실리콘층으로 결정화되지 않을 수 있으며, 300㎲보다 길면 결정화동안 실리콘막에 실금이 발생할 수 있으며, 상기 실금으로 인하여 상기 비정질 실리콘층(103)에 가해지는 장력이 완화되어 결정화된 다결정 실리콘막의 라만 스펙트럼의 피크값이 종래보다 왼쪽으로 이동하지 않을 수 있다. 상기 라만 스펙트럼의 피크값을 515-517 cm-1에서 가지는 다결정 실리콘층은 저항 특성이 우수하다. 본 발명에서 주울 가열에 의한 결정화로 인해 라만 스펙트럼의 피크값이 515-517 cm-1 에서 나타나는 다결정 실리콘층을 주울 가열 다결정 실리콘층이라 한다. In addition, when an electric field generating high heat of 1100 ° C. or more is applied to the gate electrode material 106 for a very short time of 0.1 to 300 kPa, tension is applied to the amorphous silicon layer 103 during crystallization by Joule heating, thereby crystallizing. Peak value of the Raman spectrum of the polycrystalline silicon layer is 518-520 cm-OneTo the left 515-517 cm-OneMay appear. If the time for which the electric field is applied to the gate electrode material 106 is shorter than 0.1 μs, the amorphous silicon layer 103 may not be crystallized into a polycrystalline silicon layer. As a result of the incontinence, the tension applied to the amorphous silicon layer 103 may be alleviated so that the peak value of the Raman spectrum of the crystallized polycrystalline silicon film may not move to the left. The peak value of the Raman spectrum is 515-517 cm-OneThe polycrystalline silicon layer possessed by has excellent resistance characteristics. In the present invention, the peak value of the Raman spectrum is 515-517 cm due to crystallization by Joule heating.-OneThe polycrystalline silicon layer represented by is called Joule heating polycrystalline silicon layer.
상기 게이트 전극 물질(106)은 스퍼터링(Sputtering), 또는 기상증착(Evaporation) 등의 방법으로 형성할 수 있으며, 500 내지 3000Å 의 두께로 형성할 수 있다. The gate electrode material 106 may be formed by a method such as sputtering or evaporation, and may be formed to a thickness of 500 to 3000 m 3.
상기 게이트 전극 물질(106)에 전계를 인가하기 전에, 상기 기판(100)을 적정한 온도 범위로 예열할 수 있다. 상기 적정한 온도 범위는 공정 전반에 걸쳐 상기 기판(100)이 손상되지 않는 온도범위를 의미하며, 바람직하게는 상기 기판(100)의 열변형 온도보다 낮은 범위이다. 예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, 일반 열처리 로에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등이 사용될 수 있다.Before applying an electric field to the gate electrode material 106, the substrate 100 may be preheated to an appropriate temperature range. The appropriate temperature range refers to a temperature range in which the substrate 100 is not damaged throughout the process, and is preferably a range lower than the heat deformation temperature of the substrate 100. The preheating method is not particularly limited, and for example, a method of putting in a general heat treatment furnace, a method of irradiating radiant heat such as a lamp, or the like may be used.
이어서 도 4를 참조하면, 상기 게이트 전극 물질(106)를 패터닝하여, 반도체층(108)의 채널 영역으로 정의될 영역에 대응하여 위치하는 게이트 전극(108)을 형성한다. Referring next to FIG. 4, the gate electrode material 106 is patterned to form a gate electrode 108 positioned corresponding to a region to be defined as a channel region of the semiconductor layer 108.
이어서, 도 5를 참조하면, 상기 게이트 전극(108)을 포함하는 상기 기판(100) 전면에 걸쳐 층간 절연막(109)을 형성한다. 상기 층간 절연막(109)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.Subsequently, referring to FIG. 5, an interlayer insulating layer 109 is formed over the entire surface of the substrate 100 including the gate electrode 108. The interlayer insulating layer 109 may be a silicon nitride film, a silicon oxide film, or a multilayer thereof.
계속해서, 상기 층간 절연막(109) 상에 상기 제 1 콘택홀(105)에 의해 노출된 상기 반도체층(108)의 일정 영역을 노출시키는 제 2 콘택홀(도 6의 111)을 형성하기 위한 포토레지스트 패턴(110)을 형성한다. 이어서 상기 포토레지스트 패턴(110)을 마스크로 하여 상기 층간 절연막(109)을 식각하여 상기 층간 절연막 내에 제 2 콘택홀(도 6의 111)을 형성한다. Subsequently, a photo for forming a second contact hole (111 in FIG. 6) exposing a predetermined region of the semiconductor layer 108 exposed by the first contact hole 105 on the interlayer insulating layer 109. The resist pattern 110 is formed. Subsequently, the interlayer insulating layer 109 is etched using the photoresist pattern 110 as a mask to form a second contact hole (111 in FIG. 6) in the interlayer insulating layer.
이어서 도 6을 참조하면, 상기 포토레지스트 패턴(110)을 제거한다. 6, the photoresist pattern 110 is removed.
본 발명에서는 게이트 절연막과 층간 절연막을 적층하고 이를 일괄식각하여 콘택홀을 형성하는 것이 아니라, 주울 가열에 의한 결정화시 아크 발생을 방지하기 위하여 상기 게이트 절연막(104) 내에 상기 제 1 콘택홀(105)을 먼저 형성하고, 그 후에 상기 층간 절연막(109)을 형성한다. 그러면 상기 제 1 콘택홀(105) 내에 상기 층간 절연막(109)이 형성되게 된다. 그리고 상기 포토레지스트 패턴(110)을 마스크로 하여 상기 층간 절연막(109)을 식각하면, 수평 방향의 식각율보다는 수직 방향의 식각율이 더 크다는 특성으로 인하여, 식각 후에는 도 6에 도시된 것과 같이 상기 제 1 콘택홀(105)의 측면의 일정 영역에 상기 층간 절연막(109)이 남게될 수 있다. 이는 본 발명에서와 같이 주울 가열에 의한 결정화시 아크 발생을 방지하기 위하여 상기 게이트 절연막(104) 내에 상기 제 1 콘택홀(105)을 먼저 형성하였기 때문에 형성되는 것이다. In the present invention, the first contact hole 105 is formed in the gate insulating film 104 to prevent arc generation during crystallization by Joule heating, rather than forming a contact hole by stacking the gate insulating film and the interlayer insulating film and collectively etching them. Is formed first, and then the interlayer insulating film 109 is formed. Then, the interlayer insulating layer 109 is formed in the first contact hole 105. When the interlayer insulating layer 109 is etched using the photoresist pattern 110 as a mask, the etching rate in the vertical direction is greater than that in the horizontal direction, and as shown in FIG. 6 after etching. The interlayer insulating layer 109 may be left in a predetermined region of the side surface of the first contact hole 105. This is because the first contact hole 105 is first formed in the gate insulating film 104 to prevent arc generation during crystallization by Joule heating as in the present invention.
식각 조건에 따라서 도 7에서 도시된 것과 같이, 상기 제 1 콘택홀(105)의 측면의 전부를 상기 층간절연막(109)이 덮을 수도 있다. 또한 도 6에 도시된 것과 같이, 상기 제 1 콘택홀(105) 및 상기 제 2 콘택홀(111)의 측면을 연결한 선이 계단 형상일 수도 있다. As shown in FIG. 7, the interlayer insulating layer 109 may cover the entire side surface of the first contact hole 105 according to an etching condition. In addition, as illustrated in FIG. 6, a line connecting side surfaces of the first contact hole 105 and the second contact hole 111 may have a step shape.
이어서, 도 8을 참조하면, 상기 게이트 절연막(104) 및 상기 층간 절연막(109) 내에 형성된 상기 제 1 콘택홀(105) 및 상기 제 2 콘택홀(111)을 통하여 상기 반도체층(108과 전기적으로 연결되는 소오스/드레인 전극(112, 113)을 형성한다. 여기서, 상기 소오스/드레인 전극(112, 113)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al) 중에서 선택되는 어느 하나로 형성할 수 있다. 이로써 본 발명의 일 실시예에 따른 박막트랜지스터를 완성한다.Subsequently, referring to FIG. 8, the semiconductor layer 108 may be electrically connected to the gate insulating layer 104 and the interlayer insulating layer 109 through the first contact hole 105 and the second contact hole 111. Source / drain electrodes 112 and 113 are connected to each other, wherein the source / drain electrodes 112 and 113 are formed of molybdenum (Mo), chromium (Cr), tungsten (W), and aluminum-neodymium (Al-Nd). ), Titanium (Ti), molybdenum tungsten (MoW), and aluminum (Al) may be formed of any one, thereby completing a thin film transistor according to an embodiment of the present invention.
도 9는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면을 나타낸 도면이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 제 1 실시예를 참조한다. 9 is a cross-sectional view of a thin film transistor according to a second exemplary embodiment of the present invention. Reference is made to the first embodiment above except as specifically mentioned below.
상기 제 1 실시예에서는 상기 제 1 콘택홀(105)의 측면의 일정 영역에 상기 층간 절연막(109)이 남는 경우를 설명하였으나, 이와는 달리 제 1 콘택홀(105)의 측면에 상기 층간 절연막(109)이 남지 않도록 식각 공정을 진행할 수도 있다. 이때는 상기 제 1 콘택홀(1050)과 제 2 콘택홀(111)의 테이퍼각이 서로 다르게 형성될 수 있다. 본 발명에서 콘택홀의 테이퍼각이라고 함은 콘택홀의 측면과 콘택홀이 형성된 막의 수평면이 이루는 각을 말한다. 상기 제 2 콘택홀(111)의 테이퍼각이 상기 제 1 콘택홀(1050)의 테이퍼각보다 클 수 있다. In the first embodiment, the case where the interlayer insulating layer 109 remains in a predetermined region of the side of the first contact hole 105 has been described. Alternatively, the interlayer insulating layer 109 is formed on the side of the first contact hole 105. The etching process may be performed so that no) remains. In this case, the taper angles of the first contact hole 1050 and the second contact hole 111 may be different from each other. In the present invention, the taper angle of the contact hole refers to an angle formed between the side surface of the contact hole and the horizontal plane of the film on which the contact hole is formed. The taper angle of the second contact hole 111 may be greater than the taper angle of the first contact hole 1050.
도 10은 본 발명의 제 3 실시예에 따른 박막트랜지스터의 단면을 나타낸 도면이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 실시예에서 언급된 것을 참조한다. 10 is a cross-sectional view of a thin film transistor according to a third exemplary embodiment of the present invention. Reference is made to those mentioned in the above examples, except as specifically mentioned below.
상기 제 2 실시예에서와 같이 식각 공정을 진행하는 경우 상기 제 1 콘택홀(105) 하부의 상기 반도체층(108)의 상부면의 일정 영역이 오버 에칭될 수도 있다. 상기 반도체층(108)의 상부면의 일정 영역이 오버 에칭되면, 상기 제 1 콘택홀(105) 하부의 상기 반도체층(108)의 상부면에는 홈부(300)가 형성된다. 이때는 상기 반도체층(108)의 상기 홈부(300)의 측면, 상기 제 1 콘택홀(105)의 측면, 및 상기 제 2 콘택홀(111)의 측면을 연결한 면이 계단 형상으로 형성될 수 있다. When the etching process is performed as in the second embodiment, a predetermined region of the upper surface of the semiconductor layer 108 under the first contact hole 105 may be over-etched. When a predetermined region of the upper surface of the semiconductor layer 108 is overetched, a groove 300 is formed in the upper surface of the semiconductor layer 108 under the first contact hole 105. In this case, the side surface of the groove 300 of the semiconductor layer 108, the side surface of the first contact hole 105, and the side surface of the second contact hole 111 may be formed in a step shape. .
도 11은 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.11 is a cross-sectional view of an organic light emitting display device including a thin film transistor according to an embodiment of the present invention.
도 11을 참조하면, 상기 본 발명의 도 8의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(400)을 형성한다. 상기 절연막(400)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 스핀 온 글래스막 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다. Referring to FIG. 11, an insulating film 400 is formed on the entire surface of the substrate 100 including the thin film transistor according to the exemplary embodiment of FIG. 8. The insulating film 400 is any one selected from an inorganic film, a silicon oxide film, a silicon nitride film, or a spin-on glass film, or an organic film, polyimide, benzocyclobutene series resin, or acrylate. It may be formed of any one selected from. In addition, the inorganic film and the organic film may be formed in a laminated structure.
상기 절연막(400)을 식각하여 상기 소오스 또는 드레인 전극(112, 113)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(112, 113) 중 어느 하나와 연결되는 제 1 전극(401)을 형성한다. 상기 제 1 전극(401)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(401)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다. The insulating layer 400 is etched to form via holes exposing the source or drain electrodes 112 and 113. A first electrode 401 connected to any one of the source or drain electrodes 112 and 113 is formed through the via hole. The first electrode 401 may be formed as an anode or a cathode. When the first electrode 401 is an anode, the anode may be formed of a transparent conductive film made of any one of ITO, IZO, or ITZO, and in the case of a cathode, the cathode may be Mg, Ca, Al, Ag, Ba, or these. It can be formed using an alloy of.
이어서, 상기 제 1 전극(401) 상에 상기 제 1 전극(401)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(402)을 형성하고, 상기 노출된 제 1 전극(401) 상에 발광층을 포함하는 유기막층(403)을 형성한다. 상기 유기막층(403)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(403) 상에 제 2 전극(404)을 형성한다. 상기 제 2 전극(404)은 애노드 또는 캐소드로 형성할 수 있으며, 애노드인 경우에는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우에는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다. Subsequently, a pixel definition layer 402 having an opening exposing a part of the surface of the first electrode 401 is formed on the first electrode 401, and a light emitting layer is formed on the exposed first electrode 401. An organic film layer 403 is formed. The organic layer 403 may further include one or a plurality of layers selected from the group consisting of a hole injection layer, a hole transport layer, a hole suppression layer, an electron suppression layer, an electron injection layer, and an electron transport layer. Subsequently, a second electrode 404 is formed on the organic layer 403. The second electrode 404 may be formed of an anode or a cathode. In the case of an anode, the second electrode 404 may be formed of a transparent conductive film made of any one of ITO, IZO, or ITZO. In the case of a cathode, Mg, Ca, Al, Ag may be used. , Ba or alloys thereof. This completes the organic light emitting display device according to the embodiment of the present invention.
따라서, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있다.Therefore, in forming the semiconductor layer of the thin film transistor with a polycrystalline silicon layer crystallized by the high heat generated by the joule heating by applying an electric field to the gate electrode material, the gate electrode material through the contact hole included in the thin film transistor. By connecting the silicon layer to the amorphous silicon layer, it is possible to prevent the generation of arcs that can occur during crystallization without introducing a separate mask for removing a certain region of the gate insulating film, thereby reducing the manufacturing cost and the process. Can be simplified.

Claims (19)

  1. 기판;Board;
    상기 기판 상에 위치하며, 주울 가열 다결정 실리콘층으로 이루어진 반도체층;A semiconductor layer on the substrate, the semiconductor layer comprising a Joule heating polycrystalline silicon layer;
    상기 반도체층 상에 위치하며, 상기 반도체층의 일정 영역을 노출시키는 제 1 콘택홀을 포함하는 게이트 절연막;A gate insulating layer on the semiconductor layer, the gate insulating layer including a first contact hole exposing a predetermined region of the semiconductor layer;
    상기 게이트 절연막 상에 위치하는 게이트 전극;A gate electrode on the gate insulating layer;
    상기 게이트 전극 상에 위치하며, 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 포함하는 층간 절연막; 및An interlayer insulating layer disposed on the gate electrode and including a second contact hole exposing a predetermined region of the semiconductor layer exposed by the first contact hole; And
    상기 층간 절연막 상에 위치하며, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층과 전기적으로 연결되는 소오스 및 드레인 전극을 포함하며,A source and drain electrode on the interlayer insulating layer, the source and drain electrodes electrically connected to the semiconductor layer through the first contact hole and the second contact hole;
    상기 층간 절연막이 상기 제 1 콘택홀의 측면의 일정 영역에 위치하는 것을 특징으로 하는 박막트랜지스터. And the interlayer insulating layer is positioned at a predetermined region of the side surface of the first contact hole.
  2. 제 1 항에 있어서,The method of claim 1,
    상기 층간 절연막이 상기 제 1 콘택홀의 측면의 전 영역에 위치하는 것을 특징으로 하는 박막트랜지스터.And the interlayer insulating layer is located in an entire area of the side surface of the first contact hole.
  3. 제 1 항에 있어서,The method of claim 1,
    상기 제 1 콘택홀 및 상기 제 2 콘택홀의 측면을 연결한 면이 계단 형상인 것을 특징으로 하는 박막트랜지스터.The thin film transistor according to claim 1, wherein a surface connecting the side surfaces of the first contact hole and the second contact hole has a step shape.
  4. 제 1 항에 있어서,The method of claim 1,
    상기 주울 가열 다결정 실리콘층은 라만 스펙트럼의 피크값이 515-517 cm-1 에서 나타나는 것을 특징으로 하는 박막트랜지스터.The Joule-heated polycrystalline silicon layer is a thin film transistor, characterized in that the peak value of the Raman spectrum appears at 515-517 cm -1 .
  5. 제 1 항에 있어서,The method of claim 1,
    상기 게이트 전극은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.The gate electrode may include molybdenum (Mo), titanium (Ti), chromium (Cr), or molybdenum tungsten (MoW).
  6. 제 1 항에 있어서,The method of claim 1,
    상기 기판은 유리 또는 플라스틱 기판으로 형성하는 것을 특징으로 하는 박막트랜지스터. The substrate is a thin film transistor, characterized in that formed of a glass or plastic substrate.
  7. 기판;Board;
    상기 기판 상에 위치하며, 주울 가열 다결정 실리콘층으로 이루어진 반도체층;A semiconductor layer on the substrate, the semiconductor layer comprising a Joule heating polycrystalline silicon layer;
    상기 반도체층 상에 위치하며, 상기 반도체층의 일정 영역을 노출시키는 제 1 콘택홀을 포함하는 게이트 절연막;A gate insulating layer on the semiconductor layer, the gate insulating layer including a first contact hole exposing a predetermined region of the semiconductor layer;
    상기 게이트 절연막 상에 위치하는 게이트 전극;A gate electrode on the gate insulating layer;
    상기 게이트 전극 상에 위치하며, 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 포함하는 층간 절연막; 및An interlayer insulating layer disposed on the gate electrode and including a second contact hole exposing a predetermined region of the semiconductor layer exposed by the first contact hole; And
    상기 층간 절연막 상에 위치하며, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층과 전기적으로 연결되는 소오스 및 드레인 전극을 포함하며,A source and drain electrode on the interlayer insulating layer, the source and drain electrodes electrically connected to the semiconductor layer through the first contact hole and the second contact hole;
    상기 제 1 콘택홀의 테이퍼각과 상기 제 2 콘택홀의 테이퍼각이 서로 다른 것을 특징으로 하는 박막트랜지스터. The taper angle of the first contact hole and the taper angle of the second contact hole are different from each other.
  8. 제 7 항에 있어서,The method of claim 7, wherein
    상기 제 2 콘택홀의 테이퍼각이 상기 제 1 콘택홀의 테이퍼각보다 큰 것을 특징으로 하는 박막트랜지스터. The taper angle of the second contact hole is larger than the taper angle of the first contact hole.
  9. 제 7 항에 있어서,The method of claim 7, wherein
    상기 주울 가열 다결정 실리콘층은 라만 스펙트럼의 피크값이 515-517 cm-1 에서 나타나는 것을 특징으로 하는 박막트랜지스터.The Joule-heated polycrystalline silicon layer is a thin film transistor, characterized in that the peak value of the Raman spectrum appears at 515-517 cm -1 .
  10. 제 7 항에 있어서,The method of claim 7, wherein
    상기 게이트 전극은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.The gate electrode may include molybdenum (Mo), titanium (Ti), chromium (Cr), or molybdenum tungsten (MoW).
  11. 기판;Board;
    상기 기판 상에 위치하며, 주울 가열 다결정 실리콘층으로 이루어진 반도체층;A semiconductor layer on the substrate, the semiconductor layer comprising a Joule heating polycrystalline silicon layer;
    상기 반도체층 상에 위치하며, 상기 반도체층의 일정 영역을 노출시키는 제 1 콘택홀을 포함하는 게이트 절연막;A gate insulating layer on the semiconductor layer, the gate insulating layer including a first contact hole exposing a predetermined region of the semiconductor layer;
    상기 게이트 절연막 상에 위치하는 게이트 전극;A gate electrode on the gate insulating layer;
    상기 게이트 전극 상에 위치하며, 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 포함하는 층간 절연막; 및An interlayer insulating layer disposed on the gate electrode and including a second contact hole exposing a predetermined region of the semiconductor layer exposed by the first contact hole; And
    상기 층간 절연막 상에 위치하며, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층과 전기적으로 연결되는 소오스 및 드레인 전극을 포함하며,A source and drain electrode on the interlayer insulating layer, the source and drain electrodes electrically connected to the semiconductor layer through the first contact hole and the second contact hole;
    상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 상부의 일정 영역에 홈부가 위치하며, 상기 홈부의 측면, 상기 제 1 콘택홀의 측면, 및 상기 제 2 콘택홀의 측면을 연결하는 면이 계단 형상인 것을 특징으로 하는 박막트랜지스터. The groove is located in a predetermined region of the semiconductor layer exposed by the first contact hole, and the side connecting the side of the groove, the side of the first contact hole, and the side of the second contact hole has a step shape. Thin film transistor, characterized in that.
  12. 제 11 항에 있어서,The method of claim 11,
    상기 주울 가열 다결정 실리콘층은 라만 스펙트럼의 피크값이 515-517 cm-1 에서 나타나는 것을 특징으로 하는 박막트랜지스터.The Joule-heated polycrystalline silicon layer is a thin film transistor, characterized in that the peak value of the Raman spectrum appears at 515-517 cm -1 .
  13. 제 11 항에 있어서,The method of claim 11,
    상기 게이트 전극은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.The gate electrode may include molybdenum (Mo), titanium (Ti), chromium (Cr), or molybdenum tungsten (MoW).
  14. 기판을 제공하고, Providing a substrate,
    상기 기판 상에 비정질 실리콘층을 형성하고, Forming an amorphous silicon layer on the substrate,
    상기 비정질 실리콘층을 패터닝하고, Patterning the amorphous silicon layer,
    상기 기판 전면에 게이트 절연막을 형성하고, Forming a gate insulating film on the entire surface of the substrate,
    상기 게이트 절연막에 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고, Forming a first contact hole in the gate insulating layer to expose a predetermined region of the amorphous silicon layer,
    상기 제 1 콘택홀이 형성된 게이트 절연막 상에 게이트 전극 물질을 형성하고, Forming a gate electrode material on the gate insulating film on which the first contact hole is formed,
    상기 게이트 전극 물질에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 주울 가열에 의한 다결정 실리콘층으로 결정화하고, Applying an electric field to the gate electrode material to crystallize the patterned amorphous silicon layer into a polycrystalline silicon layer by Joule heating,
    상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고, Patterning the gate electrode material to form a gate electrode,
    상기 게이트 전극이 형성된 상기 기판 전면에 층간 절연막을 형성하고, An interlayer insulating film is formed over the entire substrate on which the gate electrode is formed;
    상기 층간 절연막 내에 상기 제 1 콘택홀에 의해 노출된 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고,Forming a second contact hole in the interlayer insulating layer to expose a predetermined region of the amorphous silicon layer exposed by the first contact hole,
    상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 소오스 및 드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법. And forming source and drain electrodes electrically connected to the source and drain regions of the semiconductor layer through the first contact hole and the second contact hole, respectively.
  15. 제 14 항에 있어서,The method of claim 14,
    상기 게이트 전극 물질과 상기 비정질 실리콘층 또는 상기 다결정 실리콘층은 결정화 동안 상기 제 1 콘택홀을 통하여 전기적으로 연결되는 것을 특징으로 하는 박막트랜지스터의 제조방법. And the gate electrode material and the amorphous silicon layer or the polycrystalline silicon layer are electrically connected through the first contact hole during crystallization.
  16. 제 14 항에 있어서,The method of claim 14,
    상기 게이트 전극 물질에 0.1 내지 300㎲ 동안 전계를 인가하여 상기 비정질 실리콘층에 장력을 가하여, 결정화된 다결정 실리콘층의 라만 스펙트럼의 피크값이 515-517cm-1 에서 나타나도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법. A thin film, characterized in that the peak value of the Raman spectrum of the crystallized polycrystalline silicon layer appears at 515-517 cm -1 by applying an electric field to the gate electrode material for 0.1 to 300 kV to apply tension to the amorphous silicon layer. Method for manufacturing a transistor.
  17. 제 16 항에 있어서,The method of claim 16,
    상기 비정질 실리콘층에 가해지는 온도가 1100℃ 이상인 것을 특징으로 하는 박막트랜지스터의 제조방법.A method of manufacturing a thin film transistor, characterized in that the temperature applied to the amorphous silicon layer is 1100 ℃ or more.
  18. 제 14 항에 있어서,The method of claim 14,
    상기 게이트 전극 물질에 전계를 인가하기 전에 상기 기판을 예열하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.And preheating the substrate before applying an electric field to the gate electrode material.
  19. 제 14 항에 있어서,The method of claim 14,
    상기 층간 절연막 내에 상기 제 1 콘택홀에 의해 노출된 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하는 것은Forming a second contact hole in the interlayer insulating layer to expose a predetermined region of the amorphous silicon layer exposed by the first contact hole
    상기 층간 절연막 상에 포토레지스트 패턴을 형성하고,Forming a photoresist pattern on the interlayer insulating film,
    상기 포토레지스트 패턴을 마스크로 하여 상기 층간 절연막을 식각하는 것을 특징으로 하는 박막트랜지스터의 제조방법. And etching the interlayer insulating film using the photoresist pattern as a mask.
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