WO2009122579A1 - ６ｔ ｓｇｔ ｃｍｏｓ ｓｒａｍセルの安定性を改善する方法及び装置 - Google Patents

６ｔ ｓｇｔ ｃｍｏｓ ｓｒａｍセルの安定性を改善する方法及び装置 Download PDF

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富士雄 舛岡
建宰 李
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日本ユニサンティスエレクトロニクス株式会社
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Definitions

  • the present invention relates to a method and structure for improving the stability of 6T SGT CMOS SRAM cells.
  • SRAM Static random access memory
  • NPD NMOS pulldown NMOS
  • the stability at the time of writing to the SRAM is mainly determined by the relative strength of the drive capability of the pull-up PMOS (or load transistor) and pull-down NMOS transistor.
  • Static noise margin is defined as the minimum noise voltage required to invert the cell state present at each storage node of the cell.
  • the access NMOS transistor is arranged in parallel with the pull-up PMOS, and this reduces the gain of the SRAM inverter during the read operation.
  • the node storing “0” in the SRAM rises to a voltage higher than the ground voltage due to voltage division along the access NMOS and pull-down NMOS. That is, the ratio of the conductance of the drive NMOS transistor to the conductance of the access NMOS transistor is a basic measure for knowing the read stability of the SRAM cell.
  • ⁇ ratio This ratio is called “beta ratio ( ⁇ ratio)” in the design field of CMOS SRAM. Since the drive capability ( ⁇ ) of each transistor is equal to ⁇ C ox W / L (mobility ⁇ capacitance ⁇ channel width / gate length), the ⁇ ratio is expressed as follows. (For more detailed information, see Seevinck et al., “Static noise margin analysis of MOS SRAM cells”, IEEE JSSC, sc-22, No. 5, October 1987, page 748)
  • V s the storage node voltage (V s ) is determined by the beta ratio and is expressed as: V ds ⁇ V dsat (linear) V ds > V dsat (sat)
  • the beta ratio determines how much the voltage V s at the node where “0” is stored at the time of reading increases.
  • Vs storage node voltage
  • the larger the beta ratio the more stable the cell and the larger the SNM.
  • the beta ratio when the beta ratio is increased, the required W drive is increased, and as a result, the cell size is increased (and therefore the cost is increased). For this reason, balancing cell size and SRAM stability is an important point in designing an optimal SRAM cell.
  • SGT Surrounding Gate Transistor
  • FIG. 4 is a layout diagram showing an SGT SRAM composed of two drive transistors (NMOS) 1001, two access transistors 1002, and two load transistors 1003.
  • Reference numeral 1004 denotes a contact portion.
  • FIG. 5 (a) shows a FINFET SRAM cell having four drive transistors (DR1, DR2, DR3, DR4), two access fin transistors (TR1, TR2), and two load transistors (LO1, LO2). Yes.
  • FIG. 5 (a) shows a FINFET SRAM cell having four drive transistors (DR1, DR2, DR3, DR4), two access fin transistors (TR1, TR2), and two load transistors (LO1, LO2). Yes.
  • FIG. 5 (b) shows a 6T FINFET SRAM cell having two drive transistors (NPD, NPD 2 ), two access fin transistors (Access, Access 2 ), and two load transistors (Load, Load 2 ).
  • the driving transistor (NPD, NPD 2 ) has a crystal plane rotated by 45 ° with respect to the access transistor (Access, Access 2 ) and the load transistor (Load, Load 2 ) so that the gain varies depending on the corresponding crystal plane. It is supposed to be.
  • FIG. 5 (c) shows a 6T FINFET SRAM cell having two drive transistors (N102, N103), two access fin transistors (N100, N101), and two load transistors (P100, P101).
  • N102, N103 two drive transistors
  • N100, N101 two access fin transistors
  • P100, P101 two load transistors
  • the drive transistors (N102, NP103) are made to be crystals rotated by 45 ° with respect to the access transistors (N100, N101) and the load transistors (P100, P101) so as to have different gains depending on the corresponding crystal planes. ing.
  • An object of the present invention is to provide a device structure of a 6T SGT CMOS ⁇ ⁇ ⁇ ⁇ SRAM cell having a sufficiently high SNM and a manufacturing method thereof.
  • a SGT body comprising a first portion having a first surface orientation of a sidewall providing a first carrier mobility and a second portion having a second surface orientation of the sidewall providing a second carrier mobility
  • An access transistor formed in the first portion of the SGT body portion;
  • a drive transistor formed in the second portion of the SGT body; Including
  • the access transistor is an n-channel transistor;
  • the driving transistor is an n-channel transistor;
  • the access transistor and the drive transistor are part of a memory cell;
  • the access transistor is connected to the drive transistor for passing data, It is characterized by that.
  • the first carrier mobility can be made smaller than the second carrier mobility.
  • the access transistor and the latch transistor have a gain, and the access transistor gain may be smaller than the latch transistor gain because the first carrier mobility is smaller than the second carrier mobility. it can.
  • the first plane may be a ⁇ 110 ⁇ plane and the second plane may be a ⁇ 100 ⁇ plane.
  • the memory cell is, for example, an SRAM memory cell.
  • the present invention provides an SGT semiconductor memory including a plurality of SGTs, First and second SGTs each having a first line as a gate and having one end of a current path of each SGT connected to a reference electrode to which a reference potential is supplied; Third and fourth SGTs having a second line as a gate and having one end of a current path of each SGT connected to the reference electrode; A fifth SGT having a first word line as a gate and one end of the current path of the SGT connected to the other side of the current path of the first and second SGTs; A sixth SGT having a second word line as a gate, one end of the current path of the SCT being connected to the other side of the current path of the third and fourth SGTs; A seventh field effect transistor having the first line as a gate; An eighth field effect transistor having the second line as a gate; Including The current paths of the first and second SGTs are connected in parallel between the one end of the current path of the fifth SGT and the reference electrode, and the
  • Each of the first, second, third, and fourth transistors can form a drive transistor, and each of the fifth and sixth transistors can form an access transistor.
  • One end of the current paths of the seventh and eighth SGTs is connected to, for example, a power supply electrode supplied with a power supply voltage.
  • Embodiments of the present invention are applicable to any device where it is desirable for each transistor to have a different gain. Such include a wide range of logic circuits such as latches. In one embodiment, the present invention applies to the design and manufacture of “static random access memory (SRAM)” cells.
  • SRAM static random access memory
  • the first embodiment of the present invention is an SGT device, an access NMOS device whose side wall surface is a first crystal plane so as to have a first carrier mobility, and a second carrier mobility. Including a pull-down NMOS device having a second crystal plane on the side wall and a pull-up PMOS device having a third crystal plane on the side wall to achieve a third carrier mobility. And an SGT device in which at least one of the third crystal planes is different from the other two crystal planes.
  • This embodiment is formed of an SGT transistor having a relatively low gain having a surface with low carrier mobility and an SGT transistor having a relatively high gain having a surface having high carrier mobility.
  • An SGT having a surface with high mobility has a higher gain than an SGT having a surface with low mobility. Therefore, the first embodiment of the 6T SGT SRAM cell can provide a device in which SNM is improved by using SGTs having different gains and a design method thereof without disadvantageously increasing the SRAM cell area. .
  • the n-type SGT rectangular pillar side wall surface orientation is ⁇ 110 ⁇
  • another n-type SGT rectangular pillar side wall surface orientation is ⁇ 100 ⁇ .
  • the electron mobility in the ⁇ 110 ⁇ plane is about half of the electron mobility in the ⁇ 100 ⁇ plane. Therefore, the n-type SGT formed with the ⁇ 110 ⁇ plane as a side wall has a gain about half that of the n-type SGT formed with the ⁇ 100 ⁇ plane as a side wall.
  • SRAM the body of n-type SGT used as a transfer device is formed along the ⁇ 110 ⁇ plane.
  • the body parts of the n-type SGT and the p-type SGT used as the memory latch are formed along ⁇ 100 ⁇ .
  • the hole mobility in the ⁇ 100 ⁇ plane is less than half of the electron mobility in the ⁇ 110 ⁇ plane.
  • the side wall of the cylindrical pillar of n-type SGT is formed with various crystal planes, and the side orientation of the side wall of another rectangular pillar of n-type SGT is ⁇ 100 ⁇ .
  • the electron mobility of the cylindrical pillar is about 3/4 of the electron mobility of the ⁇ 100 ⁇ plane. That is, the cylindrical pillar n-type SGT has a gain of about 3/4 of that of the n-type SGT whose side wall is a ⁇ 100 ⁇ plane.
  • the second embodiment of the present invention includes two access NMOS devices, each access NMOS having a single SGT pillar, four pull-down NMOS devices, each pull-down NMOS having a single SGT pillar, and each pull-up PMOS.
  • Each atom forming a crystal in a solid crystal is periodically arranged, and this periodic arrangement is called a lattice.
  • the crystal lattice repeats regularly throughout the lattice.
  • the orientation in the lattice is represented by the same set of three integers with the same vector components as the orientation.
  • the three vector components are represented by multiples of the basic vector components.
  • a cubic lattice such as silicon having a diamond structure exists along the diagonal [111] direction.
  • the brackets [] indicate a specific direction.
  • crystals many directions are equivalent in symmetric transformation, depending on how the axis orientation is selected. For example, crystal orientations [100], [010], and [001] in the cubic lattice are all crystallographically equivalent.
  • ⁇ > brackets a certain orientation and all equivalent orientations are indicated by ⁇ > brackets. Therefore, when ⁇ 100> is specified, all equivalent orientations [100], [010], and [001] are included. Since these orientations are on the negative side of the origin (optionally defined), the crystal orientation includes both positive and negative integers unless a separate explanation or indication is in the present application. Thus, for example, when ⁇ 100> is designated, in addition to [100], [010], and [001], each orientation of [ ⁇ 100], [0-10], and [00-1] is included.
  • the plane orientation in the crystal can be specified by a set of three integers. The set of three integers in parentheses () used to define a set of parallel planes specifies a particular plane.
  • the plane specified by a particular three integers is perpendicular to the orientation specified by the same three integers.
  • a plane perpendicular to the azimuth [100] is represented by (100). Therefore, if the direction or plane of the cubic lattice is known, the counterpart perpendicular to it can be known without calculation. Similar to the direction case, many planes in the lattice are equivalent by symmetric transformation. For example, the (100) plane, (010) plane, and (001) plane are inherently symmetrical planes. In this application, a plane and all of its equivalent planes are represented by parentheses ⁇ . Therefore, the plane specified by ⁇ 100 ⁇ includes the (100) plane, the (010) plane, and the (001) plane.
  • crystal planes in this application include positive and negative integers unless otherwise stated or indicated.
  • the plane ⁇ 100 ⁇ includes the (-100) plane, the (0-10) plane, and the (00-1) plane in addition to the (100) plane, the (010) plane, and the (001) plane. .
  • the first embodiment of the present invention provides a FET current channel and column shape.
  • various crystal planes can be used to easily adapt to various methods of fabricating CMOS SGTs on the same substrate.
  • FIG. 1 shows various plane orientations of the sidewalls of Si-SGT pillars manufactured on the (100) plane (FIG. 1 (a)) and (110) plane (FIG. 1b) of the Si wafer.
  • FIG. 2 is a side view of the SGT pillar sidewall described in relation to FIG. The mobility of electrons and holes corresponding to the orientation is shown (see US Pat. No. 3,603,848 to Sato et al.).
  • the device on (100) of the wafer uses the left curve (0 ° / (011) to 45 ° / (001) sidewall, [100] zone) and the device on (110) 0 ° / (011) to 90 ° / (001) sidewalls, [110] zone). In any case, the direction of current flow is perpendicular to the wafer surface.
  • FIG. 3 shows a table of normalized current values for various CMOS SGT combinations described in PCT / JP2007 / 071052. Shown are 25 different CMOS combinations with different shapes and rotated shapes, each combination having a different pillar shape and corresponding plane orientation.
  • the relative gain of the access NFET is the relative gain of the access NFET. For example, if the access NFET is too weak (ie, the beta value is small), it cannot be said that the write stability is reliable to store data in the SRAM storage latch. If the access NFET is too strong (ie, the beta value is large), the storage latch can be reversed unexpectedly by an external noise source or the internal capacitance of the bit line. Therefore, the relative gain of the access NFET must be carefully determined. With normal design parameters, the access NFET gain should be about half of the NFET gain in the storage latch.
  • the relative dimension between devices was changed to make a difference between gains of access NFETs.
  • the width of the device is increased. Therefore, to increase the gain of the above-described transistor relative to the transfer NFET, the width of the storage latch NFET is increased.
  • the transfer NFET gate length can be increased to reduce the relative gain of the NFET described above.
  • these methods increase the size of the FET device with increased strength and cannot increase the device density.
  • the present invention makes it possible to form NFETs having different gains without adversely affecting the size of many devices.
  • the gain is relatively reduced by forming it in the low carrier mobility plane.
  • the gain is relatively increased by forming it on the high carrier mobility surface.
  • the gain that is, only by changing the plane orientation of the side wall between the drive NMOS transistor and the access NMOS transistor
  • Different beta ratio the gain
  • FIG. 8A shows a circuit diagram of the completed SGT SRAM and a plan view of the device for an example of one SRAM optimized from the combination of SRAMs shown in FIG. 6 (SRAM 12 in FIG. 6). ing.
  • the SRAM is formed on the (100) plane of the Si wafer. As shown in the figure, this SRAM has two square access NMOSs (N12, N22, all four sidewalls of the square pillar are (110) planes), two square load PMOSs (P12, P22, four square pillars, four The side walls are all (100) planes), and two square drive NMOSs (N32, N42, the four side walls of the square pillar are all (100) planes).
  • the load PFETs (P12 and P22) and the drive NFETs (N12 and N22) form a storage latch used to store data in the SRAM cell, and the access NFETs (N32, N42) are between the storage latches. It serves as a transfer device for exchanging data.
  • the SRAM cell shown in FIG. 8A is connected as follows to form an SGT SRAM cell.
  • the drive NMOS (N32) has a first gate line common to the gate, and one end of a current path for current is connected to a reference electrode to which a reference potential V SS is supplied.
  • the drive NMOS (N42) has a second gate line common to the gate, and one end of the current path is connected to a reference electrode to which a reference potential V ss is supplied.
  • the access NMOS (N12) the first word line is connected to the gate, and one end of the access NMOS (N12) current path is connected to the opposite side of the current path of the drive NMOS (N32).
  • the access NMOS (N22) has a second word line connected to the gate, and one end of the access NMOS (N22) current path is connected to the opposite side of the current path of the drive NMOS (N42).
  • the current path of the drive NMOS (N32) is connected between one end of the current path of the access NMOS (N12) and the reference electrode.
  • the current path of the drive NMOS (N42) is connected between the current path of the access NMOS (N22) and the reference electrode.
  • the load PMOS (P12) has the first gate line as a gate, and one end of the current path is connected to a power supply electrode to which a power supply voltage is supplied.
  • the load PMOS (P22) has the second gate line as a gate, and one end of the current path is connected to a power supply electrode to which a power supply voltage is supplied.
  • the other end of the current path of the drive NMOS (N32) is connected to the other end of the current path of the load PMOS (P12).
  • the opposite side of the current path of the drive NMOS (N42) is connected to the opposite side of the current path of the load PMOS (P22).
  • the gates of the drive NMOS (N32) and the load PMOS (P12) are connected to the opposite side of the current path of the drive NMOS (N42).
  • the gates of the drive NMOS (N42) and the load PMOS (P22) are connected to the opposite side of the current path of the load PMOS (P12).
  • FIGS. 8B to 8E show the completed 6T SGT CMOS taken along lines AA ′, BB ′, CC ′, and DD ′ in FIG. 8A. It is a longitudinal cross-sectional view of an SRAM device.
  • the Si pillars of NMOS (N12, N22, N32, N42) and Si pillars of PMOS (P12, P22) are formed on the SOI wafer and surrounded by the gate oxide film 131 and the gate conductor 132.
  • Reference numeral 81 represents a buried oxide
  • reference numeral 82 represents a handle Si wafer.
  • the NMOS (N12, N22, N32, N42) includes an N + -type source and drain 118, and the PMOS (P12, P22) includes a P + -type source and drain 116.
  • Each SGT SRAM device is connected by the self-aligned salicide 120 and the metal line 152 to form the SGT CMOS SRAM shown in FIG. Dielectrics 130 and 136 separate conductors.
  • FIG. 9A shows an SGT SRAM device structure (SRAM 15 in FIG. 6) of the second example of the first embodiment.
  • FIG. 9A is a circuit diagram of the SRAM formed on the (100) plane of the Si wafer and a plan view of the device.
  • the SRAM of this embodiment has two cylindrical access NMOSs (N11, N21), two square load PMOSs (P11, P21) whose rectangular sidewalls are all (100) planes, and all four sidewalls ( 100) plane square drive NMOSs (N31, N41).
  • FIGS. 9B to 9E show the completed 6T SGT CMOS taken along lines AA ′, BB ′, CC ′, and DD ′ in FIG. 9A. It is a longitudinal cross-sectional view of an SRAM device.
  • the Si pillars of NMOS (N 11, N 21, N 31, N 41) and Si pillars of PMOS (P 11, P 21) are formed on the SOI wafer and are surrounded by the gate oxide film 231 and the conductor 232.
  • Reference numeral 181 denotes a buried oxide film
  • reference numeral 182 denotes a handle Si wafer.
  • the NMOS (N11, N21, N31, N41) includes an N + type source and drain 218, and the PMOS (P11, P21) includes a P + type source and drain 116.
  • Each SGT SRAM device is connected by the self-aligned salicide 220 and the metal line 252 to form the SGT CMOS SRAM shown in FIG.
  • the dielectrics 236 and 230 separate the conductors.
  • FIG. 10A shows an SGT SRAM device structure (SRAM 14 in FIG. 6) of the third example of the first embodiment.
  • FIG. 10A is a circuit diagram of the SRAM formed on the (100) surface of the Si wafer and a plan view of the device.
  • the SRAM of this embodiment has two cylindrical access NMOSs (N10, N20), two cylindrical load PMOSs (P10, P20), and two square drive NMOSs (N30, N40, all four sidewalls of a rectangular pillar). (100) plane).
  • FIGS. 10B to 10E show the completed 6T SGT CMOS taken along lines AA ′, BB ′, CC ′, and DD ′ in FIG. 10A. It is a longitudinal cross-sectional view of an SRAM device.
  • the Si pillar of NMOS (N10, N20, N30, N40) and the Si pillar of PMOS (P10, P20) are formed on the SOI wafer and surrounded by a gate oxide film 331 and a conductor 332.
  • Reference numeral 281 denotes a buried oxide film
  • reference numeral 282 denotes a handle Si wafer.
  • the NMOS (N10, N20, N30, N40) includes an N + -type source and drain 318
  • the PMOS (P10, P20) includes a P + -type source and drain 316.
  • Each SGT SRAM device is connected by the self-aligned salicide 320 and the metal line 352, and the SGT CMOS SRAM shown in FIG. 10A is formed. Dielectrics 336 and 330 separate conductors.
  • FIG. 11A is a circuit diagram of the SRAM circuit of the second embodiment and a plan view of the completed SGT SRAM device.
  • four pillars of driving transistors N33, N43, N53, N63
  • two pillars of NMOS N13 and N23
  • load PMOS P13, P23
  • the plane orientation of the wafer those widely used in this field such as Si (100), Si (110), and Si (111) can be used.
  • various types of Si pillar shapes such as a columnar shape, a square shape, a rectangular shape, and the corresponding plane orientation of the side wall can be used.
  • FIG. 6 is a longitudinal sectional view of a 6T SGT CMOS SRAM device.
  • Si pillars of NMOS (N13, N23, N33, N43, N53, N63) and Si pillars of PMOS (P13, P23) are formed on the SOI wafer and surrounded by a gate oxide film 431 and a conductor 432.
  • Reference numeral 381 denotes a buried oxide film
  • reference numeral 382 denotes a processed Si wafer.
  • the NMOS (N13, N23, N33, N43, N53, N63) includes an N + type source and drain 418
  • the PMOS (P13, P23) includes a P + type source and drain 416.
  • the respective SGT SRAM devices are connected by the self-aligned salicide 420 and the metal line 452 to form the SGT CMOS SRAM device shown in FIG. Dielectrics 436 and 430 separate conductors.
  • the SRAM cell according to the second embodiment of the present invention has a structure using parallel drive transistors instead of the drive transistors of the 6T6 SRAM cell shown in FIG.
  • SGT since the pillar is fixed at the Si pillar diameter, the channel width is generally fixed.
  • the effective channel width is twice that of a driving transistor formed by one pillar. Therefore, the total element resistance of the two drive transistors of this embodiment is half that of the access gate transistor having one transistor. Therefore, the beta ratio is 2, and a high SNM is obtained.
  • the ratio of the number of drive transistors is 2, and two drive transistors are arranged for each access transistor.
  • this ratio is not limited to 2 and can be, for example, 3, 4 or greater.
  • Embodiment 2 of the present invention can be combined with Embodiment 1.
  • four drive transistors N34, N44, N54, N64, all four sidewalls of the pillar are on the (110) plane
  • two access NMOSs P14 and P24, four pillars, four
  • All side walls are (110) planes
  • two load PMOSs P14 and P24, all four side walls of pillars are (100) planes
  • FIGS. 12B to 12F are completed views taken along lines AA ′, BB ′, CC ′, DD ′, and EE ′ of FIG. 12A. It is a longitudinal cross-sectional view of a later 6T SGT CMOS SRAM device.
  • the Si pillar of NMOS (N14, N24, N34, N44, N54, N64) and the Si pillar of PMOS (P14, P24) are formed on the SOI wafer and surrounded by the gate oxide film 531 and the conductor 532.
  • Reference numeral 481 denotes a buried oxide film
  • reference numeral 482 denotes a handle Si wafer.
  • the NMOS (N14, N24, N34, N44, N54, N64) includes an N + -type source and drain 518
  • the PMOS (P14, P24) includes a P + -type source and drain 516.
  • Each SGT SRAM device is connected by the self-aligned salicide 520 and the metal line 552 to form the SGT CMOS SRAM shown in FIG. Dielectrics 536 and 530 separate conductors.
  • FIG. 13 shows a flowchart of a preferred method 10 according to the present invention for forming the actual device structure of an SGT SRAM.
  • FIGS. 14 to 23 are diagrams showing the steps in time series according to the method of FIG. 13. In each figure, the top is a plan view, and the bottom is a view taken along line AA ′ in the plan view. It is a longitudinal cross-sectional view.
  • the procedure for forming SGTSGSRAM by the method 100 of the present invention is as follows. First, a substrate having a first crystal orientation is prepared. This is to make it possible to use a predetermined crystal plane as a channel thereafter.
  • the first step 102 of the method 100 has a first crystal orientation, such as a ⁇ 110 ⁇ plane or ⁇ 100 ⁇ plane, that allows subsequent use of the crystal plane for, for example, a channel of the FET.
  • any combination of n-channel access SGT (NFET), n-channel drive SGT (NFET), and p-channel load SGT (PFET) can be used, for example, ⁇ 100 ⁇ , ⁇ 110 ⁇ , It can be produced by any combination in which a surface having an orientation of ⁇ 111 ⁇ is a side wall.
  • the electron mobility of the access FET is optimized by using the ⁇ 110 ⁇ plane as a side wall in the square SGT formed on the (100) plane of the Si wafer, and the electron mobility of the drive NFET is (
  • the square SGT formed on the (100) plane is optimized by using the ⁇ 100 ⁇ plane as a side wall.
  • the electron mobility of the access NFET can be determined by various planes of the square SGT formed on the (100) plane of the Si wafer (for example, ⁇ 111 ⁇ , ⁇ 510 ⁇ , ⁇ 310 ⁇ , ⁇ 210 ⁇ , ⁇ 320 ⁇ , etc.)
  • the electron mobility of the drive NFET is optimized by using the ⁇ 100 ⁇ face of the square SGT formed on the (100) face of the Si wafer as the sidewall.
  • the electron mobility of the access NFET on the (100) surface of the Si wafer is reduced by adjusting the SNM between the write and read operations utilizing the various surfaces of the columnar SGT.
  • FIG. 14 showing an embodiment of the substrate.
  • This substrate is an SOI wafer, but can also be a single crystal bulk Si wafer.
  • the SOI wafer shown in FIG. 14 includes an upper Si layer 114, a buried oxide film layer 81, and a handle wafer 82.
  • the process in the case of using a bulk wafer is almost the same as the process of an SOI wafer except for a small difference such as a separation membrane.
  • the wafer 114 is shown to be of minimal complexity, but various wafers with different roughness can also be used.
  • III / V compounds such as Si, Ge, GaP, InAs, InP, and GaAs
  • any suitable semiconductor material can be used for the wafer.
  • the wafer has a first crystal plane on which a plane for the FET channel is formed.
  • the upper Si layer of the SOI can be single crystal silicon and the plane orientation can be ⁇ 100 ⁇ .
  • the semiconductor layer 114 is anisotropically etched using the hard mask film 121 to form the separation film and the Si pillar 128.
  • pillars are formed from the SOI wafer 104 by the following method.
  • the hard mask film 113 is patterned.
  • the hard mask film 113 (Si 3 N 4 or SiO 2 ) serves as an etching stop layer.
  • the semiconductor 114 is anisotropically etched using the hard mask film 113, thereby forming the Si pillar 128.
  • RIE reactive ion etching
  • the sidewall can be made to a specific crystal plane, thereby improving the SNM of the SRAM and balancing read and write stability to suit the application.
  • a suitable or desired SNM can be obtained.
  • the side wall of the pillar main body is a crystal plane that can obtain different carrier mobility so that at least one of the first, second, and third crystal planes is not equivalent to the other two crystal planes by symmetrical transformation. be able to.
  • the side wall of the pillar body can be a first specific surface
  • the side wall of the pillar body can be a second specific surface
  • the side wall of the pillar body is a third specific surface. be able to.
  • the pillar can be doped as needed.
  • ion implantation is generally used, whereby a P well structure and an N well structure can be formed in the pillar.
  • the doping level of the P well and the N well is in the range of 10 17 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3 .
  • NFETs and PFETs can be formed without using a unique Si wafer to create a well structure.
  • an intrinsic Si wafer is used as an example so that a large number of NFETs and a large number of PFETs can be integrated on a common substrate.
  • 16 and 17 show a method of doping the S / D region (source region and drain region).
  • conventional spacer formation ie, uniform RIE etching
  • the Si pillar is covered with a dielectric 119, and then an NMO SS / D region 118 is formed by implanting a dopant into the NMOS semiconductor region 117. Further, an acceptor is injected into the PMOS semiconductor region 125 to form a PMOS S / D 116.
  • the amounts and distribution of acceptors and dopants are determined according to design needs.
  • Various methods for forming the S / D region have been developed. In this embodiment, an appropriate method may be selected from these methods and adjusted for specific performance requirements.
  • the S / D region can be formed from among these using, for example, ion implantation.
  • ion implantation for example, doses in the range of 5 ⁇ 10 14 to 2 ⁇ 10 15 cm ⁇ 3 with energy in the range of 1 keV to 5 keV for P, As, or Sb can be used.
  • a dose in the range of 5 ⁇ 10 14 to 2 ⁇ 10 15 cm ⁇ 3 with energy in the range of 0.5 keV to 3 keV can be used for B, In, or Ga.
  • FIG. 18 illustrates a method of forming S / D silicide (self-aligned salicide) contacts 120 in both NMOS and PMOS device regions.
  • Examples of currently used silicides with low resistance and low contact resistance are TiSi 2 , CoSi 2 , and NiSi.
  • the gate insulating film 131 is formed, but before that, the planar nitride layer (or oxide layer) 130 is made lower than the height of the Si pillar using CMP and a subsequent etch-back process. Form. The purpose of this process is to reduce the parasitic resistance at the overlap between the gate and the lower drain. Therefore, in step 106, the gate insulating film 131 is formed on the Si pillar 128.
  • the gate insulating film 131 can be formed by thermal oxidation at a temperature of 750 ° C. to 800 ° C. or by depositing a dielectric thin film.
  • a well-known SiO 2 , nitrided oxide material, high-K dielectric material, or a combination thereof can be used.
  • a gate conductor is formed.
  • the gate conductor layer 132 is deposited using known photolithography and etching.
  • a polycrystalline silicon material is generally used to form the gate conductor layer 132, but any suitable material such as amorphous silicon, a combination of amorphous silicon and polysilicon, or polysilicon-germanium may be used. it can.
  • a metal gate conductor 132 using a refractory metal such as W, Mo, Ta, or a silicide gate conductor containing polysilicon added with Ni or Co can be used.
  • step 108 if the gate conductor layer 132 surrounds the silicon material, such a layer can be deposited as a doped layer (in situ doping).
  • a doped layer in situ doping.
  • the gate conductor layer 132 is a metal layer, physical vapor deposition or chemical vapor deposition, or any method known in the art can be used. In this manner, the gate structure is formed so as to be in contact with the oxide layer 131 and to face the vertical side wall of the pillar 128.
  • an oxide layer 134 having a sufficient thickness is deposited and polished by CMP until the oxide layer 134 reaches the metal layer 132 as shown in FIG.
  • the gate conductor layer is patterned by etching the exposed gate conductor layer using plasma etching (FIG. 22).
  • a sufficiently thick oxide layer 136 is deposited to provide subsequent contact holes in the final step. Then, as shown in FIG. 24, by connecting each SRAM transistor through the contact hole according to step 110 of the method 100, the SGT SRAM of this embodiment is completed.
  • FIG. 2 is a diagram showing a prior art of a 6T SGT CMOS SRAM layout formed by two drive transistors, two access transistors, and two load transistors, each transistor consisting of a single SGT pillar.
  • FIG. 2 shows the conventional technology of FINFET CMOS SRAM, which is composed of four drive transistors (DR1, DR2, DR3, DR4), two access fin transistors (TR1, TR2), and two load transistors (LO1, LO2). It is a figure which shows a SRAM layout and an equivalent circuit.
  • FIG. 1 shows a SRAM layout and an equivalent circuit.
  • FIG. 4 illustrates the prior art of a FINFET CMOS SRAM, where the drive transistors (NPD, NPD 2 ) are accessed from the access (Access, Access 2 ) and load transistors (Load, Load 2 ) to 45 to utilize different gains caused by different crystal planes.
  • FIG. 6 shows a rotated 6T FINFET SRAM layout and equivalent circuit. A 6T FINFET SRAM cell having two drive transistors (N102, N103), two access fin transistors (N100, N101), and two load transistors (P100, P101) is shown. It is a table
  • the SGT shows a different beta ratio only by rotating the angle between the drive NMOS transistor and the access transistor, where the beta ratio and the square access transistor square drive transistor (all sidewalls are (100)) shows the relationship with the rotation angle.
  • the first implementation of the invention wherein the drive transistors (N32, N42) are rotated 45 ° from the access transistors (N12, N22) and the load transistors (P12, P22) so as to have different gains due to different crystal planes.
  • FIG. 9 is a longitudinal sectional view of a completed CMOS SGT device taken along line A-A ′ of FIG.
  • FIG. 9 is a longitudinal cross-sectional view of the completed CMOS SGT device taken along line B-B ′ of FIG.
  • FIG. 9 is a longitudinal cross-sectional view of the completed CMOS SGT device taken along line C-C ′ of FIG.
  • FIG. 9 is a longitudinal cross-sectional view of the completed CMOS SGT device taken along line C-C ′ of FIG.
  • FIG. 9 is a longitudinal cross-sectional view of the completed CMOS SGT device taken along line D-D ′ in FIG.
  • FIG. 4 is a diagram showing an SGT ⁇ ⁇ CMOS SRAM layout and an equivalent circuit diagram manufactured on a Si (100) wafer formed by transistors (N11, N21) and two square load transistors (P11, P21).
  • FIG. 10 is a longitudinal sectional view of the completed CMOS SGT device taken along line A-A ′ of FIG. 9 (a).
  • FIG. 10 is a longitudinal sectional view of the completed CMOS SGT device taken along line B-B ′ of FIG.
  • FIG. 10 is a longitudinal sectional view of the completed CMOS SGT device taken along line C-C ′ of FIG.
  • FIG. 10 is a longitudinal sectional view of the completed CMOS SGT device taken along line D-D ′ of FIG. 9 (a).
  • Si (100) formed of two circular drive transistors (N30, N40), two circular access transistors (N10, N20), and two circular load transistors (P10, P20) according to the first embodiment of the present invention It is a figure which shows the SGT (CMOS) SRAM layout and equivalent circuit which were manufactured on the wafer.
  • FIG. 10 is a longitudinal sectional view of the completed CMOS SGT device taken along line B-B ′ of FIG.
  • FIG. 10 is a longitudinal sectional view of the completed CMOS SGT device taken along line C-C ′ of FIG.
  • FIG. 10 is a longitudinal section
  • FIG. 11 is a longitudinal sectional view of the completed CMOS SGT device taken along line A-A ′ of FIG. 10 (a).
  • FIG. 11 is a longitudinal sectional view of the completed CMOS SGT device taken along line B-B ′ of FIG.
  • FIG. 11 is a longitudinal sectional view of the completed CMOS SGT device taken along line C-C ′ of FIG.
  • FIG. 11 is a longitudinal sectional view of the completed CMOS SGT device taken along line D-D ′ in FIG.
  • FIG. 12 is a longitudinal sectional view of a completed CMOS SGT device taken along line A-A ′ of FIG.
  • FIG. 12 is a longitudinal sectional view of the completed CMOS SGT device taken along line B-B ′ of FIG.
  • FIG. 12 is a longitudinal sectional view of the completed CMOS SGT device taken along line C-C ′ of FIG.
  • FIG. 12 is a longitudinal sectional view of the SGT (CMOS) SRAM layout and equivalent circuit which were manufactured on Si (100) wafer.
  • FIG. 12 is a longitudinal sectional view of a completed CMOS SGT device taken along line A-A ′ of FIG.
  • FIG. 12 is a longitudinal sectional view of the completed CMOS SGT device taken along line B-B ′ of FIG.
  • FIG. 12 is a longitudinal sectional view of the completed CMOS SGT device taken along line C-C ′ of FIG.
  • FIG. 12 is a longitudinal sectional view of the completed CMOS SGT device taken along line D-D ′ in FIG.
  • FIG. 12 is a longitudinal sectional view of the completed CMOS SGT device taken along line E-E ′ of FIG.
  • the drive transistor (N34, N44, N54, N64) is rotated 45 ° from the access transistor (N12, N22) and the load transistor (P12, P22) to take advantage of different gains caused by different crystal planes.
  • FIG. 13 is a longitudinal sectional view of the completed CMOS SGT device taken along line A-A ′ of FIG.
  • FIG. 13 is a longitudinal sectional view of the completed CMOS SGT device taken along line B-B ′ in FIG.
  • FIG. 13 is a longitudinal sectional view of the completed CMOS SGT device taken along line C-C ′ of FIG.
  • FIG. 13 is a longitudinal sectional view of the completed CMOS SGT device taken along line C-C ′ of FIG.
  • FIG. 13 is a longitudinal sectional view of the completed CMOS SGT device taken along line D-D ′ in FIG.
  • FIG. 13 is a longitudinal sectional view of the completed CMOS SGT device taken along line E-E ′ of FIG. 12 (a).
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a plan view and corresponding longitudinal section of an embodiment of the semiconductor structure of the present invention during the manufacturing method of FIG. 13 with the longitudinal section taken along line A-A ′ of the plan view.
  • FIG. 14 is a circuit diagram and a plan view of a semiconductor structure formed by the manufacturing method of FIG. 13. It is sectional drawing of the semiconductor structure formed by the manufacturing method of FIG.

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Abstract

　十分に高いＳＮＭを有する６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭセルのデバイス構造及びその製造方法を提供。 　ＳＧＴデバイスは、第１のキャリア移動度となるよう側壁面が第１の結晶面とされたアクセスＮＭＯＳデバイスと、第２のキャリア移動度となるよう側壁面が第２の結晶面とされたプルダウンＮＭＯＳデバイスと、第３のキャリア移動度となるよう側壁面が第３の結晶面とされたプルアップＰＭＯＳデバイスとを含み、第１、第２、及び第３の結晶面のうち少なくとも１つが他の２つの結晶面と異なっている。これは、キャリア移動度が低い面を有するゲインが相対的に低いＳＧＴトランジスタと、キャリア移動度が高い面を有するゲインが相対的に高いＳＧＴトランジスタから形成される。移動度が高い面を有するＳＧＴは、移動度が低い面を有するＳＧＴよりも、高いゲインを有する。

Description

６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭセルの安定性を改善する方法及び装置
　本発明は、６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭセルの安定性を改善する方法及び構造に関する。
　ＳＲＡＭ（Static random access memory）は、集積回路内の埋め込みメモリとして最も多く使われており、チップの全面積の約６０～７０％、ＭＰＵの総トランジスタ数の約７５～８５％を占めている。ＳＲＡＭセルは、従来から、読み出し時にセルのデータが変わらないように、そして、書き込み時にセルがその状態を迅速に変えることができるように設計されている。ＳＲＡＭの読み出し時における安定性は、アクセスＮＭＯＳ及びプルダウンＮＭＯＳ（ＮＰＤ（NMOS pulldown）又は駆動トランジスタ）の駆動能力の相対強度で決まる。一方、ＳＲＡＭの書き込み時における安定性は、主として、プルアップＰＭＯＳ（又は負荷トランジスタ）及びプルダウンＮＭＯＳトランジスタの駆動能力の相対強度によって決まる。面白いことに、プルダウンＮＭＯＳトランジスタの強度を増大させると、読み出し時の安定性は増すが、書き込み時の安定性は低下する。読み出し及び書き込みにおけるこのような相反する要求に対しては、デバイスの設計において相対強度のバランスを取ることで対処している。一般に、ＳＲＡＭセルの読み出し作動は、電気的外乱に対して非常に弱いと考えられている。
　ＳＲＡＭセルにおいて生じる多くの故障は、静的ノイズマージン（ＳＮＭ：Static Noise Margin）が小さいことによるものである。静的ノイズマージンとは、セルの各記憶ノードに存在するセル状態を反転させるのに必要な最小ノイズ電圧と定義される。アクセスＮＭＯＳトランジスタはプルアップＰＭＯＳと並行して配置されており、これが読み出し動作時にＳＲＡＭインバータのゲインを低下させる。その結果、ＳＲＡＭの「０」が記憶されているノードは、アクセスＮＭＯＳ及びプルダウンＮＭＯＳに沿った電圧分割のために、接地電圧よりも高い電圧に上昇する。すなわち、アクセスＮＭＯＳトランジスタのコンダクタンスに対するドライブＮＭＯＳトランジスタのコンダクタンスの比は、ＳＲＡＭセルの読み出し安定性を知るための基本的な目安となる。この比は、ＣＭＯＳ　ＳＲＡＭの設計分野において「ベータ比（β比）」と呼ばれている。各トランジスタの駆動能力（β）は、μＣoxＷ／Ｌ（移動度×キャパシタンス×チャネル幅／ゲート長）に等しいので、β比は、以下のように表される。
Figure JPOXMLDOC01-appb-M000001
 （より詳細な情報について、Ｓｅｅｖｉｎｃｋ他著「ＭＯＳ ＳＲＡＭセルの静的ノイズマージン解析」、ＩＥＥＥ　ＪＳＳＣ、ｓｃ－２２巻、第５号、１９８７年１０月、７４８ページを参照）
　より詳しく言うと、読み出し作動中において電流は、ビット線、アクセスＮＭＯＳ、プルダウンＮＭＯＳを通ってグランドへ流れる。したがって、記憶ノードの電圧（Ｖs）は、ベータ比によって決定され、以下の式のよう表される。
Figure JPOXMLDOC01-appb-M000002
 Vds < Vdsat  (linear)

Figure JPOXMLDOC01-appb-M000003
 Vds > Vdsat  (sat)
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
 （アクセスＮＭＯＳがバックゲートバイアスによって乱されないＳＯＩウェハの場合に対して）
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
　上述の関係において、ベータ比は、読み出し時に「０」が記憶されたノードの電圧Ｖsがどの程度上昇するかを決めている。ベータ比が大きいほど（β比＞１、又はβdrive＞βaccess）、プルダウンＮＭＯＳにわたる記憶ノードの電圧（Ｖｓ）の上昇は小さく、セルを反転するのに必要なノイズ電圧は高くなる。言い換えると、ベータ比が大きいほどセルは安定し、ＳＮＭは大きくなる。しかし、プレーナ型のＭＯＳデバイスにおいては、ベータ比を大きくすると、必要となるＷdriveは増大し、その結果セルサイズが大きくなる（したがってコストも上昇する）。このため、セルサイズとＳＲＡＭ安定性をバランスさせることが、最適なＳＲＡＭセルの設計における重要なポイントとなる。
　高性能の多数のトランジスタからなる集積回路を提供するために、サラウンディングゲートトランジスタ（ＳＧＴ）と呼ばれるＦＥＴが提案されている（「ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖ．」、第３８巻（３）、５７９ページから５８３ページ（１９９１年）、「ＩＥＤＭ　Ｔｅｃｈ．　Ｄｉｇ．」、７３６ページ（１９８７年）、日本応用物理学会誌、第４３（１０）巻、６９０４ページ（２００４年）、及び米国特許第５，２５８，６３５号）。ＳＧＴの使用によって「短チャネル効果（ＳＣＥ）」が抑制され、漏れ電流が低減し、理想的なスイッチング動作が得られる。更に、ＳＧＴではゲート面積が増大することから、デバイスのゲート長を増大することなくより良好な電流制御が可能となる。また、ＳＧＴピラーの側壁を移動度の高い結晶面とすることによって、デバイス密度を小さくできる多面ＳＧＴ　ＣＭＯＳ（multiple plane SGT CMOS）も提案されている。
　ＳＧＴにより構成されたＳＲＡＭが提案されている（米国特許第５，９９４，７３５号参照）。図４は、２つの駆動トランジスタ（ＮＭＯＳ）１００１、２つのアクセストランジスタ１００２、及び２つの負荷トランジスタ１００３により構成されたＳＧＴ ＳＲＡＭを示すレイアウト図である。なお、１００４はコンタクト部である。図５（ａ）は、４つの駆動トランジスタ（ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４）、２つのアクセスフィントランジスタ（ＴＲ１、ＴＲ２）、及び２つの負荷トランジスタ（ＬＯ１、ＬＯ２）を有するＦＩＮＦＥＴ ＳＲＡＭセルを示している。図５（ｂ）は、２つの駆動トランジスタ（ＮＰＤ、ＮＰＤ2）、２つのアクセスフィントランジスタ（Ａｃｃｅｓｓ、Ａｃｃｅｓｓ2）、及び２つの負荷トランジスタ（Ｌｏａｄ、Ｌｏａｄ2）を有する６Ｔ ＦＩＮＦＥＴ ＳＲＡＭセルを示している（Ｇａｎｇｗａｌ他、「ＩＥＥＥカスタム集積回路会議」、２０００６年９月、４３３ページを参照）。駆動トランジスタ（ＮＰＤ、ＮＰＤ2）は、対応する結晶面によって異なるゲインとなるように、アクセストランジスタ（Ａｃｃｅｓｓ、Ａｃｃｅｓｓ2）及び負荷トランジスタ（Ｌｏａｄ、Ｌｏａｄ2）に対して４５°回転させた結晶面となるようにされている。図５（ｃ）は、２つの駆動トランジスタ（Ｎ１０２、Ｎ１０３）、２つのアクセスフィントランジスタ（Ｎ１００、Ｎ１０１）、及び２つの負荷トランジスタ（Ｐ１００、Ｐ１０１）を有する６Ｔ ＦＩＮＦＥＴ ＳＲＡＭセルを示している（米国特許第６、９６７、３５１号を参照）。また、二つのプルダウンＮＭＯＳ１０１１、二つのアクセスＮＭＯＳ１０１２、二つのプルアップＰＭＯＳ１０１３を含んでいる。駆動トランジスタ（Ｎ１０２、ＮＰ１０３）は、対応する結晶面によって異なるゲインとなるように、アクセストランジスタ（Ｎ１００、Ｎ１０１）及び負荷トランジスタ（Ｐ１００、Ｐ１０１）に対して４５°回転させた結晶となるようにされている。
米国特許第５，２５８，６３５号 米国特許第５，９９４，７３５号 米国特許第６，９６７，３５１号 米国特許第３，６０３，８４８号 ＰＣＴ／ＪＰ２００７／０２１０５２ Ｓｅｅｖｉｎｃｋ他著「ＭＯＳ　ＳＲＡＭセルの静的ノイズマージン解析」、ＩＥＥＥ　ＪＳＳＣ、ｓｃ－２２巻、第５号、１９８７年１０月、７４８ページ 「ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖ．」、第３８巻（３）、５７９ページから５８３ページ（１９９１年） 「ＩＥＤＭ　Ｔｅｃｈ．　Ｄｉｇ．」、７３６ページ（１９８７年） 日本応用物理学会誌、第４３（１０）巻、６９０４ページ（２００４年） Ｇａｎｇｗａｌ他、「ＩＥＥＥカスタム集積回路会議」、２００６年９月、４３３ページ Ｃｕｌｌｉｔｙ他著「Ｘ線回折の要素」、第２版、Ａｄｄｉｓｏｎ－Ｗｉｓｌｅｙ　Ｐｕｂｌｉｓｈｉｎｇ　ｃｏｍｐａｎｙ　Ｉｎｃ．、７６ページ、１９７８年
　しかしながら、従来のＳＧＴでは、いずれも、安定したＳＧＴ ＳＲＡＭセルの設計で生じるいくつかの問題の効率的な解決法を提供することはできなかった。
　本発明は、十分に高いＳＮＭを有する６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭセルのデバイス構造及びその製造方法を提供することを目的とする。
　上記の目的を達成するために、本発明は、
　第１のキャリア移動度を与える側壁の第１の面方位を有する第１の部分と、第２のキャリア移動度を与える前記側壁の第２の面方位を有する第２の部分とを含むＳＧＴ本体部と、
　前記ＳＧＴ本体部の前記第１の部分に形成されたアクセストランジスタと、
　前記ＳＧＴ本体部の前記第２の部分に形成された駆動トランジスタと、
　を含み、
　前記アクセストランジスタは、ｎチャネルトランジスタであり、
　前記駆動トランジスタは、ｎチャネルトランジスタであり、
　前記アクセストランジスタ及び駆動トランジスタは、メモリセルの一部であり、
　前記アクセストランジスタは、データを渡すために前記駆動トランジスタに接続されている、
　ことを特徴とする。
　前記第１のキャリア移動度は、前記第２のキャリア移動度よりも小さくすることができる。
　前記アクセストランジスタ及び前記ラッチトランジスタはゲインを有し、前記アクセストランジスタゲインは、前記第１のキャリア移動度が前記第２のキャリア移動度よりも小さいために、前記ラッチトランジスタゲインよりも小さくすることができる。
　前記第１の平面は｛１１０｝面とし、前記第２の平面は｛１００｝面とすることができる。
　前記メモリセルは、例えばＳＲＡＭメモリセルである。
　上記の目的を達成するための本発明は、複数のＳＧＴを含むＳＧＴ半導体メモリであって、
　第１の線をゲートとして有し、それぞれのＳＧＴの電流経路の一端が、基準電位が供給される基準電極に接続された第１及び第２のＳＧＴと、
　第２の線をゲートとして有し、それぞれのＳＧＴの電流経路の一端が前記基準電極に接続された第３及び第４のＳＧＴと、
　第１のワード線をゲートとして有し、ＳＧＴの電流経路の一端が前記第１及び第２のＳＧＴの前記電流経路の他方の側に接続された第５のＳＧＴと、
　第２のワード線をゲートとして有し、ＳＣＴの電流経路の一端が前記第３及び第４のＳＧＴの前記電流経路の他方の側に接続された第６のＳＧＴと、
　前記第１の線をゲートとして有する第７の電界効果トランジスタと、
　前記第２の線をゲートとして有する第８の電界効果トランジスタと、
　を含み、
　前記第１及び第２のＳＧＴの前記電流経路は、前記第５のＳＧＴの前記電流経路の前記一端と前記基準電極の間に並列に接続され、前記第３及び第４のＳＧＴの前記電流経路は、前記第６のＳＧＴの前記電流経路の前記一端と該基準電極の間に接続されている、
　ことを特徴とする。
　前記第１、第２、第３、及び第４のトランジスタの各々は、駆動トランジスタを形成し、前記第５及び第６のトランジスタの各々は、アクセストランジスタを形成することがきてる。
　前記第７及び第８のＳＧＴの電流経路の一端は、例えば、電源電圧が供給された電源電極に接続されている。
　本発明の実施形態は、各トランジスタが異なるゲインを有することが望ましい、あらゆるデバイスに適用可能である。このようなものには、例えばラッチのような広範囲の論理回路が含まれる。一つの実施形態してと、本発明は、「静的ランダムアクセスメモリ（ＳＲＡＭ）」セルの設計及びその製造に適用される。
　本発明の第１の実施形態は、ＳＧＴデバイスであって、第１のキャリア移動度となるよう側壁面が第１の結晶面とされたアクセスＮＭＯＳデバイスと、第２のキャリア移動度となるよう側壁面が第２の結晶面とされたプルダウンＮＭＯＳデバイスと、第３のキャリア移動度となるよう側壁面が第３の結晶面とされたプルアップＰＭＯＳデバイスとを含み、第１、第２、及び第３の結晶面のうち少なくとも１つが他の２つの結晶面と異なっているＳＧＴデバイスである。この実施形態は、キャリア移動度が低い面を有するゲインが相対的に低いＳＧＴトランジスタと、キャリア移動度が高い面を有するゲインが相対的に高いＳＧＴトランジスタから形成される。移動度が高い面を有するＳＧＴは、移動度が低い面を有するＳＧＴよりも、高いゲインを有する。したがって、６Ｔ ＳＧＴ ＳＲＡＭセルの第１の実施形態は、ＳＲＡＭセル面積を不利に増大させることなく、異なるゲインを有するＳＧＴを利用してＳＮＭが改善されるデバイス及びその設計方法を提供することができる。
　第１の実施形態の実施例として、ｎ型ＳＧＴの矩形ピラーの側壁の面方位が｛１１０｝となるよう形成し、別のｎ型ＳＧＴの矩形ピラーの側壁の面方位が｛１００｝となるよう形成することができる。｛１１０｝面における電子の移動度は、｛１００｝面における電子の移動度の約半分である。したがって、｛１１０｝面を側壁として形成されたｎ型ＳＧＴは、｛１００｝面を側壁として形成されたｎ型ＳＧＴの約半分のゲインを有する。ＳＲＡＭという特定の用途に対しては、転送デバイスとして使用されるｎ型ＳＧＴの本体部が、｛１１０｝面に沿って形成される。記憶用ラッチとして使用されるｎ型ＳＧＴ及びｐ型ＳＧＴの本体部は、｛１００｝に沿って形成される。｛１００｝面における正孔の移動度は、｛１１０｝面における電子の移動度の半分よりも小さい。負荷ＰＭＯＳの面方位を｛１００｝として形成することにより、プルアップＰＭＯＳ（又は負荷トランジスタ）及びプルダウンＮＭＯＳトランジスタの相対的強度に依存する書き込みノイズマージンを、ＳＲＡＭセルサイズに影響を与えることなく、大きくすることができる。
　第１の実施形態の別の実施例として、ｎ型ＳＧＴの円柱状ピラーの側壁を様々な結晶面で形成し、別のｎ型ＳＧＴの矩形ピラーの側壁を面方位が｛１００｝となるよう形成することができる。円柱状ピラーの電子の移動度は、｛１００｝面の電子の移動度の約３／４である。すなわち、円柱状ピラーのｎ型ＳＧＴは、側壁が｛１００｝面であるｎ型ＳＧＴの約３／４のゲインを有する。このような設計手法を利用することによって、高い読み出し安定性を維持しつつ、上記の実施例と比較して、書き込み安定性を増大させることができる。言い換えると、アクセスＮＦＥＴの相対ゲインは、セルサイズに影響を与えずに、書き込み／読み出し安定性のバランスを図るように選択される。
　本発明の第２の実施形態は、各アクセスＮＭＯＳが単一のＳＧＴピラーを有する２つのアクセスＮＭＯＳデバイスと、各プルダウンＮＭＯＳが単一のＳＧＴピラーを有する４つのプルダウンＮＭＯＳデバイスと、各プルアップＰＭＯＳが単一のＳＧＴピラーを有する２つのプルアップＰＭＯＳデバイスとを含むＳＧＴデバイス及びその設計手法である。
　以下に図面を参照しつつ、本発明の実施の形態について詳しく説明する。
　＜概要＞
　固体の結晶中で結晶を形成する各原子は、周期的に配置されており、この周期的配列は格子と呼ばれる。結晶格子は、格子全体で規則的に繰り返される。格子内の方位は、その方位と同じベクトル成分と同じ３つの整数の組によって表される。３つのベクトル成分は、基本ベクトルの成分の倍数で表される。例えば、ダイヤモンド構造を有するシリコンのような立方格子では、対角線［１１１］方向に沿って存在する。ここで、括弧［］は特定の方向を示す。しかし、結晶中では、軸の方位の選択の仕方に依存して、多くの方向が対称変換において等価である。例えば、立方格子における結晶方位［１００］、［０１０］、及び［００１］は、全て、結晶学的には等価である。ここでは、ある方位及びその等価なすべての方位を、＜＞括弧で示す。したがって、＜１００＞で指定した場合は、等価な方位［１００］、［０１０］、及び［００１］のすべてを含む。これらの方位は原点（任意に定義）の負の側にあるので、別段の説明又は別段の指示が本出願でない限り、結晶方位は、正及び負の両方の整数を含む。従って、例えば、＜１００＞と指定した場合、［１００］、［０１０］、及び［００１］に加え、［－１００］、［０－１０］、及び［００－１］の各方位も含む。結晶中の面方位は、１組の３つの整数で特定することができる。１組の平行な平面を定めるために使用される括弧（）の中の３つの整数の組は、特定の平面を指定する。特定の３つの整数によって指定された平面は、同じの３つの整数によって特定された方位に対して垂直である。例えば、方位［１００］に対して垂直な平面は、（１００）で表される。従って、立方格子の方向又は平面が既知であれば、それに垂直な相手は、計算せずに分かる。方向の場合と同様に、格子内の多くの平面は、対称変換によって等価である。例えば、（１００）面、（０１０）面、及び（００１）面は、固有の左右対称の平面である。本出願では、平面及びその等価な平面の全てを、括弧｛｝によって表す。従って、｛１００｝で指定した平面は、（１００）面、（０１０）面、及び（００１）面を含む。結晶方位と同様に、本出願における結晶面は、別段の説明又は別段の指示がない限り正及び負の整数を含む。従って、例えば、平面｛１００｝は、（１００）面、（０１０）面、及び（００１）面に加え、（－１００）面、（０－１０）面、及び（００－１）面を含む。
　［実施形態１］
　本発明の第１の実施形態は、移動度を最適化し、必要に応じて特定のデバイスにおいて移動度を低減することによって、許容できる、もしくは望ましい性能を維持するために、ＦＥＴ電流チャネル及び柱形状に対して様々な結晶面を使用して、同じ基板上にＣＭＯＳ ＳＧＴを製造する様々な方法に容易に適応することができる。
　図１には、Ｓｉウェハの（１００）面（図１（ａ））及び（１１０）面（図１ｂ）上に製造されたＳｉ ＳＧＴピラーの側壁の様々な平面方位が示されている。（Ｃｕｌｌｉｔｙ他著「Ｘ線回折の要素」、第２版、Ａｄｄｉｓｏｎ－Ｗｉｓｌｅｙ　Ｐｕｂｌｉｓｈｉｎｇ　ｃｏｍｐａｎｙ　Ｉｎｃ．、７６ページ、１９７８年を参照）図２は、図１２との関連で説明するＳＧＴピラーの側壁の面方位に対応する電子及び正孔の移動度を示している（Ｓａｔｏ他に付与された米国特許第３、６０３、８４８号を参照）。ウェハの（１００）上のデバイスは、左側の曲線（０°／（０１１）～４５°／（００１）側壁、［１００］ゾーン）を使用し、（１１０）上のデバイスは、右側の曲線（０°／（０１１）～９０°／（００１）側壁、［１１０］ゾーン）を使用する。電流が流れる方向は、いずれの場合ともウェハ面に対して垂直である。
　図３は、ＰＣＴ／ＪＰ２００７／０７１０５２に記載されている様々なＣＭＯＳ ＳＧＴの組み合せの正規化電流値の表を示している。形状を変え、かつ形状を回転させた２５種類のＣＭＯＳの組み合せを示すと共に、各組み合せは、異なるピラー形状及び対応する面方位を有している。Ｖg－Ｖth＝０．６Ｖ及びＶd＝０、０５Ｖでの円形ＮＭＯＳの絶対電流値が、基準値（＝１００）として選択されている。
　ＳＲＡＭセルの設計における１つの重要なパラメータが、アクセスＮＦＥＴの相対ゲインである。例えば、アクセスＮＦＥＴが弱すぎる場合（すなわちベータ値が小さい場合）、ＳＲＡＭ記憶ラッチ内にデータを記憶するのに、書き込み安定性が信頼できるに足るとは言えない。アクセスＮＦＥＴが強すぎる場合（すなわち、ベータ値が大きい場合）、記憶ラッチは、外部ノイズ源又はビット線の内部キャパシタンスによって意に反して反転される可能性がある。したがって、アクセスＮＦＥＴの相対ゲインは慎重に決定する必要がある。通常の設計パラメータでは、アクセスＮＦＥＴのゲインは、記憶ラッチにおけるＮＦＥＴのゲインの約半分にする必要がある。
　従来のプレーナ型ＭＯＳＦＥＴでは、アクセスＮＦＥＴのゲイン間に差をつけるのに、デバイス同士の相対寸法を変えていた。例えば、特定のデバイスの強度を増すためには、デバイスの幅を大きくする。したがって、転送ＮＦＥＴに対する上述のトランジスタのゲインを増すためには、記憶ラッチＮＦＥＴの幅を大きくする。別の方法として、転送ＮＦＥＴのゲート長を長くして、上述のＮＦＥＴの相対ゲインを小さくすることもできる。しかしながら、これらの方法では、強度を増したＦＥＴデバイスのサイズが増大することになり、デバイス密度を高めることはできない。
　本発明では、多くのデバイスのサイズに悪影響を与えることなく、異なるゲインを有するＮＦＥＴを形成することを可能にする。特に、アクセスｎ型ＳＧＴについては、低キャリア移動度面において形成することによって、ゲインを相対的に小さくする。一方、記憶ラッチｎ型ＳＧＴについては、高キャリア移動度面に形成することによって、ゲインを相対的に大きくする。
　すなわち、用途に応じてＳＲＡＭのＳＮＭを改善するために、或いは読み出し安定性と書き込み安定性のバランスを調節するために、図６に基づいてその用途に相応しいＳＧＴ ＳＲＡＭの組み合せを選択することが可能であり、これにより必要とする或いは所望のＳＲＡＭのＳＮＭを得ることができる。
　従来のプレーナ型のＭＯＳデバイスやＦＩＮＦＥＴデバイスとは異なり、本実施形態のＳＧＴでは、図７に示すように、ドライブＮＭＯＳトランジスタとアクセスＮＭＯＳトランジスタの間の側壁の面方位を変えるだけで、ゲイン（すなわち、ベータ比）を異ならせる。ＳＧＴ固有のこのような物理的特性を利用することによって、プレーナ型ＭＯＳデバイスで行われているようなセルサイズの増大を伴わずに、ＳＮＭを改善することができる。
　図８（ａ）は、図６に示したＳＲＡＭの組み合わせの中から、最適化した一つのＳＲＡＭの例について（図６のＳＲＡＭ１２）、完成されたＳＧＴ ＳＲＡＭの回路図とデバイスの平面図を示している。ＳＲＡＭは、Ｓｉウェハの（１００）面上に形成されている。同図に示すように、このＳＲＡＭは、２つの正方形アクセスＮＭＯＳ（Ｎ１２、Ｎ２２、四角柱の４つの側壁は全て（１１０）面）、２つの正方形負荷ＰＭＯＳ（Ｐ１２、Ｐ２２、四角柱の４つの側壁は全て（１００）面）、及び２つの正方形ドライブＮＭＯＳ（Ｎ３２、Ｎ４２、四角柱の４つの側壁は全て（１００）面）から成る。負荷ＰＦＥＴ（Ｐ１２及びＰ２２）及び駆動ＮＦＥＴ（Ｎ１２及びＮ２２）は、ＳＲＡＭセル内にデータを記憶するのに使用される記憶ラッチを形成し、アクセスＮＦＥＴ（Ｎ３２、Ｎ４２）は、記憶ラッチとの間でデータをやりとりする転送デバイスとしての役割を果たす。
　図８（ａ）に示したＳＲＡＭセルには、以下のような接続がなされてＳＧＴ ＳＲＡＭセルが構成されている。まず、ドライブＮＭＯＳ（Ｎ３２）は、ゲートと共通の第１のゲート線を有しており、電流が電流経路の一端は基準電位ＶSSが供給される基準電極に接続されている。ドライブＮＭＯＳ（Ｎ４２）は、ゲートと共通の第２のゲート線を有しており、電流経路の一端は基準電位Ｖssが供給される基準電極に接続されている。アクセスＮＭＯＳ（Ｎ１２）は、第１のワード線がゲートに接続され、アクセスＮＭＯＳ（Ｎ１２）電流経路の一端は、ドライブＮＭＯＳ（Ｎ３２）の電流経路の上記とは反対の側に接続されている。アクセスＮＭＯＳ（Ｎ２２）は、第２のワード線がゲートに接続され、アクセスＮＭＯＳ（Ｎ２２）電流経路の一端は、ドライブＮＭＯＳ（Ｎ４２）の電流経路の上記とは反対の側に接続されている。
　ドライブＮＭＯＳ（Ｎ３２）の電流経路は、アクセスＮＭＯＳ（Ｎ１２）の電流経路の一端と基準電極との間に接続されている。ドライブＮＭＯＳ（Ｎ４２）の電流経路は、アクセスＮＭＯＳ（Ｎ２２）の電流経路と基準電極との間に接続されている。
　負荷ＰＭＯＳ（Ｐ１２）は、第１のゲート線をゲートとして有し、電流経路の一端は、電源電圧が供給される電源電極に接続されている。負荷ＰＭＯＳ（Ｐ２２）は、第２のゲート線をゲートとして有し、電流経路の一端は、電源電圧が供給される電源電極に接続されている。
　ドライブＮＭＯＳ（Ｎ３２）の電流経路の他端は、負荷ＰＭＯＳ（Ｐ１２）の電流経路の他端に接続される。ドライブＮＭＯＳ（Ｎ４２）の電流経路の上記と反対の側は、負荷ＰＭＯＳ（Ｐ２２）の電流経路の上記とは反対の側に接続されている。
　ドライブＮＭＯＳ（Ｎ３２）及び負荷ＰＭＯＳ（Ｐ１２）のゲートは、ドライブＮＭＯＳ（Ｎ４２）の電流経路の上記とは反対の側に接続されている。ドライブＮＭＯＳ（Ｎ４２）及び負荷ＰＭＯＳ（Ｐ２２）のゲートは、負荷ＰＭＯＳ（Ｐ１２）の電流経路の上記とは反対の側に接続されている。
　図８（ｂ）乃至図８（ｅ）は、図８（ａ）の線Ａ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、Ｄ－Ｄ’に沿って切った完成後の６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭデバイスの縦断面図である。ＮＭＯＳ（Ｎ１２、Ｎ２２、Ｎ３２、Ｎ４２）のＳｉピラー及びＰＭＯＳ（Ｐ１２、Ｐ２２）のＳｉピラーは、ＳＯＩウェハ上に形成され、ゲート酸化膜１３１及びゲート導体１３２によって包囲されている。符号８１は埋め込み酸化物であり、符号８２はハンドルＳｉウェハである。ＮＭＯＳ（Ｎ１２、Ｎ２２、Ｎ３２、Ｎ４２）には、Ｎ+型のソース及びドレイン１１８が含まれ、ＰＭＯＳ（Ｐ１２、Ｐ２２）には、Ｐ+型のソース及びドレイン１１６が含まれている。自己整合サリサイド１２０及び金属線１５２によって、それぞれのＳＧＴ ＳＲＡＭデバイスが接続されて、図８（ａ）に示すＳＧＴ ＣＭＯＳ ＳＲＡＭが形成されている。誘電体１３０、１３６は、導体間を分離している。
　図９（ａ）は、実施形態１の第２の実施例のＳＧＴ ＳＲＡＭデバイス構造（図６のＳＲＡＭ１５）を示している。図９（ａ）は、Ｓｉウェハの（１００）面に形成されたＳＲＡＭの回路図とデバイスの平面図である。本実施例のＳＲＡＭは、２つの円柱状アクセスＮＭＯＳ（Ｎ１１、Ｎ２１）、矩形ピラーの４つの側壁がすべて（１００）面の２つの正方形負荷ＰＭＯＳ（Ｐ１１、Ｐ２１）、及び４つの側壁がすべて（１００）面の２つの正方形ドライブＮＭＯＳ（Ｎ３１、Ｎ４１）から構成されている。
　図９（ｂ）乃至図９（ｅ）は、図９（ａ）の線Ａ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、Ｄ－Ｄ’に沿って切った完成後の６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭデバイスの縦断面図である。ＮＭＯＳ（Ｎ１１、Ｎ２１、Ｎ３１、Ｎ４１）のＳｉピラー及びＰＭＯＳ（Ｐ１１、Ｐ２１）のＳｉピラーはＳＯＩウェハ上に形成され、ゲート酸化膜２３１及び導体２３２によって包囲されている。なお、符号１８１は埋め込み酸化膜であり、符号１８２は、ハンドルＳｉウェハである。ＮＭＯＳ（Ｎ１１、Ｎ２１、Ｎ３１、Ｎ４１）には、Ｎ+型のソース及びドレイン２１８が含まれ、ＰＭＯＳ（Ｐ１１、Ｐ２１）には、Ｐ+型のソース及びドレイン１１６が含まれる。自己整合サリサイド２２０及び金属線２５２によって、それぞれのＳＧＴ ＳＲＡＭデバイスが接続され、図９（ａ）に示すＳＧＴ ＣＭＯＳ ＳＲＡＭが形成される。誘電体２３６、２３０は、導体間を分離している。
　図１０（ａ）は、実施形態１の第３の実施例のＳＧＴ ＳＲＡＭデバイス構造（図６のＳＲＡＭ１４）を示している。図１０（ａ）は、Ｓｉウェハの（１００）面に形成されたＳＲＡＭの回路図とデバイスの平面図である。本実施例のＳＲＡＭは、２つの円柱状アクセスＮＭＯＳ（Ｎ１０、Ｎ２０）、２つの円柱状負荷ＰＭＯＳ（Ｐ１０、Ｐ２０）、及び２つの正方形ドライブＮＭＯＳ（Ｎ３０、Ｎ４０、矩形ピラーの４つの側壁がすべて（１００）面）から構成されている。
　図１０（ｂ）乃至図１０（ｅ）は、図１０（ａ）の線Ａ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、Ｄ－Ｄ’に沿って切った完成後の６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭデバイスの縦断面図である。ＮＭＯＳ（Ｎ１０、Ｎ２０、Ｎ３０、Ｎ４０）のＳｉピラー及びＰＭＯＳ（Ｐ１０、Ｐ２０）のＳｉピラーは、ＳＯＩウェハ上に形成され、ゲート酸化膜３３１及び導体３３２によって包囲されている。なお、符号２８１は埋め込み酸化膜であり、符号２８２はハンドルＳｉウェハである。ＮＭＯＳ（Ｎ１０、Ｎ２０、Ｎ３０、Ｎ４０）には、Ｎ+型のソース及びドレイン３１８が含まれ、ＰＭＯＳ（Ｐ１０、Ｐ２０）には、Ｐ+型のソース及びドレイン３１６が含まれる。自己整合サリサイド３２０及び金属線３５２によって、それぞれのＳＧＴ ＳＲＡＭデバイスが接続され、図１０（ａ）に示すＳＧＴ ＣＭＯＳ ＳＲＡＭが形成される。誘電体３３６、３３０は、導体間を分離している。
　［実施形態２］
　次に、本発明の第２の実施形態に係るＳＲＡＭを含む半導体メモリについて説明する。図１１（ａ）は、第２の実施形態のＳＲＡＭ回路の回路図及び完成後のＳＧＴ ＳＲＡＭデバイスの平面図である。図１１（ａ）に示すように、ＳＲＡＭセルにおいては、駆動トランジスタ（Ｎ３３、Ｎ４３、Ｎ５３、Ｎ６３）の４つのピラー、ＮＭＯＳ（Ｎ１３及びＮ２３）の２つのピラー、及び負荷ＰＭＯＳ（Ｐ１３、Ｐ２３）の２つのピラーがある。ウェハの面方位は、Ｓｉ（１００）、Ｓｉ（１１０）、Ｓｉ（１１１）のように、この分野で広く使用されているものを使うことができる。また、円柱状、正方形、矩形など、様々な種類のＳｉピラー形状及び対応する側壁の面方位を使うことができる。
　図１１（ｂ）乃至図１１（ｆ）は、図１１（ａ）の線Ａ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、Ｄ－Ｄ’、Ｅ－Ｅ’に沿った完成後の６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭデバイスの縦断面図である。ＮＭＯＳ（Ｎ１３、Ｎ２３、Ｎ３３、Ｎ４３、Ｎ５３、Ｎ６３）のＳｉピラー及びＰＭＯＳ（Ｐ１３、Ｐ２３）のＳｉピラーは、ＳＯＩウェハ上に形成され、ゲート酸化膜４３１及び導体４３２によって包囲されている。なお、３８１は、埋め込み酸化膜であり、３８２は、処理Ｓｉウェハである。ＮＭＯＳ（Ｎ１３、Ｎ２３、Ｎ３３、Ｎ４３、Ｎ５３、Ｎ６３）には、Ｎ+型のソース及びドレイン４１８が含まれ、ＰＭＯＳ（Ｐ１３、Ｐ２３）には、Ｐ+型のソース及びドレイン４１６が含まれる。自己整合サリサイド４２０及び金属線４５２によってそれぞれのＳＧＴ ＳＲＡＭデバイスが接続されて、図１１（ａ）に示すＳＧＴ ＣＭＯＳ ＳＲＡＭデバイが形成される。誘電体４３６、４３０は、導体間を分離している。
　本発明の第２の実施形態に係るＳＲＡＭセルは、図４に示す６Ｔ ＳＲＡＭセルの駆動トランジスタの代わりに並列の駆動トランジスタを用いた構造を有する。ＳＧＴにおいては、ピラーがＳｉピラー径で固定されるので、一般にチャネル幅は固定される。本実施形態では、２つのＳＧＴピラーが並列に接続されているため、有効チャネル幅は、１つのピラーで形成される駆動トランジスタの２倍である。したがって、本実施形態の２つの駆動トランジスタの全素子抵抗は、１つのトランジスタを有するアクセスゲートトランジスタの半分となる。したがって、ベータ比は２であり、高ＳＮＭが得られる。本実施形態では、駆動トランジスタの数の比は２であり、各アクセストランジスタについて２つの駆動トランジスタが配置されている。しかし、この比は２には限定されず、例えば３、４又はこれより大きくすることもできる。
　図１２（ａ）に示すように、本発明の実施形態２を実施形態１と組み合わせることができる。図１２（ａ）のＳＲＡＭセルでは、４つの駆動トランジスタ（Ｎ３４、Ｎ４４、Ｎ５４、Ｎ６４、ピラーの４つの側壁がすべて（１１０）面に）、２つのアクセスＮＭＯＳ（Ｐ１４及びＰ２４、ピラーの４つの側壁がすべて（１１０）面）、及び２つの負荷ＰＭＯＳ（Ｐ１４及びＰ２４、ピラーの４つの側壁がすべて（１００）面）が、Ｓｉウェハの（１００）面上に形成されている。
　図１２（ｂ）乃至図１２（ｆ）は、図１２（ａ）の線Ａ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、Ｄ－Ｄ’、Ｅ－Ｅ’に沿って切った完成後の６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭデバイスの縦断面図である。ＮＭＯＳ（Ｎ１４、Ｎ２４、Ｎ３４、Ｎ４４、Ｎ５４、Ｎ６４）のＳｉピラー及びＰＭＯＳ（Ｐ１４、Ｐ２４）のＳｉピラーは、ＳＯＩウェハ上に形成され、ゲート酸化膜５３１及び導体５３２によって包囲されている。なお、符号４８１は、埋め込み酸化膜であり、符号４８２は、ハンドルＳｉウェハである。ＮＭＯＳ（Ｎ１４、Ｎ２４、Ｎ３４、Ｎ４４、Ｎ５４、Ｎ６４）には、Ｎ+型のソース及びドレイン５１８が含まれ、ＰＭＯＳ（Ｐ１４、Ｐ２４）には、Ｐ+型のソース及びドレイン５１６が含まれる。自己整合サリサイド５２０及び金属線５５２によって、それぞれのＳＧＴ ＳＲＡＭデバイスが接続され、図１２（ａ）に示すＳＧＴ ＣＭＯＳ ＳＲＡＭが形成される。誘電体５３６、５３０は、導体間を分離している。
　図１３は、ＳＧＴ ＳＲＡＭの実際のデバイス構造を形成するための、本発明に係る好ましい方法１０をフローチャートとして示している。図１４乃至図２３は、図１３の方法に従って工程を時系列的に示した図であり、各図において上は平面図、下は平面図中の線Ａ－Ａ’に沿って切ったときの縦断面図である。
　本発明の方法１００によってＳＧＴ ＳＲＡＭを形成する場合の手順は、以下のようになる。まず、第１の結晶方位を有する面の基板を用意する。これは、その後にチャネルとして所定の結晶面を利用できるようにするためのものである。特に、方法１００の第１のステップ１０２では、例えば、ＦＥＴのチャネルのためにその後に結晶面を利用することを可能にする、｛１１０｝面や｛１００｝面といった第１の結晶方位を有する適切な基板を用意する。結晶格子の適正なアラインメントは、キャリア移動度等の電気的特性や他の材料及び化学処理にどのように反応するかなど、基板の重要な特性に大きな影響を及ぼす。以下で述べるように、例えば｛１１０｝面や｛１００｝面の基板を用意することで、方法１００によって、その後にできる結晶面をチャネルとして利用するＳＧＴを形成することができる。
　したがって、本発明の方法１００を用いて、ｎチャネルアクセスＳＧＴ（ＮＦＥＴ）、ｎチャネルドライブＳＧＴ（ＮＦＥＴ）、及び、ｐチャネル負荷ＳＧＴ（ＰＦＥＴ）のあらゆる組合せを、例えば｛１００｝、｛１１０｝、｛１１１｝といった方位を有する面を側壁とするあらゆる組合せで作製できる。アクセスＦＥＴの電子の移動度は、Ｓｉウェハの（１００）面上に形成した正方形ＳＧＴでは｛１１０｝面を側壁とすることにより最適化され、ドライブＮＦＥＴの電子の移動度は、Ｓｉウェハの（１００）面上に形成した正方形ＳＧＴでは｛１００｝面を側壁とすることにより最適化される。アクセスＮＦＥＴの電子の移動度は、Ｓｉウェハの（１００）面上に形成した正方形ＳＧＴの種々の面（例えば、｛１１１｝、｛５１０｝、｛３１０｝、｛２１０｝、｛３２０｝など）について調節されることになり、ドライブＮＦＥＴの電子の移動度は、Ｓｉウェハの（１００）面上に形成した正方形ＳＧＴの｛１００｝面を側壁とすることにより最適化される。また、Ｓｉウェハの（１００）面上のアクセスＮＦＥＴの電子の移動度は、柱状ＳＧＴの種々の面を利用して書き込み作動と読み出し作動の間のＳＮＭを調節することによって低減される。
　基板の実施形態を示した図１４を参照する。この基板は、ＳＯＩウェハであるが、単結晶のバルク状Ｓｉウェハとすることもできる。図１４に示すＳＯＩウェハは、上部Ｓｉ層１１４、埋込酸化膜層８１、ハンドルウェハ８２から成る。バルクウェハを使用する場合の工程も、分離膜などの細かい違いを除いて、ＳＯＩウェハの工程とほぼ同様である。
　図１４において、ウェハ１１４は最小限の複雑さであるように示されているが、雑さが異なる種々のウェハを用いることもできる。ウェハには、Ｓｉ、Ｇｅ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、ＧａＡｓなどのＩＩＩ族／Ｖ族化合物の他、好適なものであればどのような半導体材料も使用することができる。ウェハは、第１の結晶面を有し、この上にＦＥＴのチャネルのための面が形成される。好ましい実施形態として、ＳＯＩの上部Ｓｉ層を単結晶シリコンとし、かつその面方位を｛１００｝とすることができる。図１５に示す次のステップでは、硬質マスクフィルム１２１を用いて半導体層１１４を異方性エッチングして、分離膜及びＳｉピラー１２８を形成する。後述するように、ピラー１２８（すなわち、ピラー本体）の一部は、トランジスタの本体部となる。ピラー（すなわちＳＧＴ）を任意の数だけ基板上に形成することができ、またピラーの形成手法として、従来から知られているどのような方法を用いてもよい。本実施形態では、ステップ１０４において、以下の方法でＳＯＩウェハ１０４からピラーを形成する。第１のステップとして、硬質マスクフィルム１１３をパターニングする。硬質マスクフィルム１１３（Ｓｉ3Ｎ4又はＳｉＯ2）は、エッチング停止層としての役割を果たす。次のステップとして、硬質マスクフィルム１１３を使用して半導体１１４を異方性エッチングし、それによってＳｉピラー１２８を形成する。このとき、半導体１１４をエッチングするのに適した反応性イオンエッチング（ＲＩＥ）法を用いて行うことができる。
　先のステップでマスクの方位を予め決めておくことにより、側壁を特定の結晶面とすることができ、これによりＳＲＡＭのＳＮＭを改善し、そして用途に合うように読み出しと書き込みの安定性をバランスさせて、好適な或いは所望のＳＮＭを得ることができる。したがって、ピラー本体の側壁は、第１、第２、第３の結晶面の少なくとも１つが対称変換によって他の２つの結晶面と等価にならないように、異なるキャリア移動度が得られる結晶面とすることができる。ピラー本体の側壁は、第１の特定の面とすることができ、ピラー本体の側壁は、第２の特定の面とすることができ、ピラー本体の側壁は、第３の特定の面とすることができる。
　ピラーは、必要に応じてドープすることができる。この方法としてはイオン注入が一般的であり、これによりピラーにＰウェル構造とＮウェル構造とを形成することができる。ＰウェルとＮウェルのドープレベルは、１０17ｃｍ-3から５×１０18ｃｍ-3の範囲とするのが一般的である。他の方法として、固有のＳｉウェハを使用してウェル構造を作ることなく、ＮＦＥＴ及びＰＦＥＴを形成することもできる。本実施形態のＳＲＡＭでは、一例として真性のＳｉウェハを使用して、多数のＮＦＥＴと多数のＰＦＥＴを共通の基板に集積できるようにしている。
　図１６及び図１７までは、Ｓ／Ｄ領域（ソース領域及びドレイン領域）のドーピングの方法を示している。第１のステップでは、従来からのスペーサ形成（すなわち、均一なＲＩＥエッチング）技術を用いる。まず、Ｓｉピラーを、誘電体１１９で覆い、次に、ＮＭＯＳ半導体領域１１７内にドーパントを注入してＮＭＯ ＳＳ／Ｄ領域１１８を形成する。また、ＰＭＯＳ半導体領域１２５にアクセプタを注入して、ＰＭＯＳ Ｓ／Ｄ１１６を形成する。アクセプタとドーパントの量及び分布は、設計上の必要に応じて決められる。Ｓ／Ｄ領域を形成する方法には種々のものが開発されており、本実施形態においてもこれらの中から適切な方法を選択し、かつ特定の性能要件に対して調整すればよい。Ｓ／Ｄ領域を形成する方法には、複雑さのレベルが異なる多くの方法がある。本実施形態では、これらの中から例えばイオン注入を用いてＳ／Ｄ領域を形成することができる。したがって、ＮＦＥＴについては、例えば、Ｐ、Ａｓ、又はＳｂを１ｋｅＶ～５ｋｅＶの範囲のエネルギで５×１０14～２×１０15ｃｍ-3の範囲の線量を用いることができる。同様に、ＰＦＥＴについては、例えば、Ｂ、Ｉｎ、又はＧａを０．５ｋｅＶ～３ｋｅＶの範囲のエネルギーで５×１０14～２×１０15ｃｍ-3の範囲の線量を用いることができる。
　図１８は、ＮＭＯＳデバイス領域とＰＭＯＳデバイス領域の両方のＳ／Ｄシリサイド（自己整合サリサイド）のコンタクト１２０を形成する方法を示している。低抵抗でコンタクト抵抗も小さいシリサイドで現在使用されているものの例は、ＴｉＳｉ2、ＣｏＳｉ2、及びＮｉＳｉである。
　次に、図１９を参照する。方法１００のステップ１０６ではゲート絶縁膜１３１を形成するが、その前に、ＣＭＰ及びその後のエッチバック処理を用いて、平坦な窒化物層（又は酸化物層）１３０をＳｉピラーの高さよりも低く形成する。このプロセスの目的は、ゲートとドレイン下部との重なり部分の寄生抵抗を低減するためである。このためステップ１０６では、ゲート絶縁膜１３１をＳｉピラー１２８の上に形成する。ゲート絶縁膜１３１は、７５０℃～８００℃の温度での熱酸化によって、あるいは誘電薄膜を堆積することによって形成することができる。本実施形態のゲート絶縁膜１３１としては、周知のＳｉＯ2、窒化酸化物材料、ｈｉｇｈ－Ｋ誘電体材料、あるいはこれらを組み合わせたものを用いることができる。
　図２０を参照する。方法１００のステップ１０７～１０９では、ゲート導体を形成する。ゲート絶縁膜１３１の形成後に、公知のフォトリソグラフィ及びエッチングを用いて、ゲート導体層１３２を堆積する。ゲート導体層１３２の形成には、一般的には多結晶シリコン材料が用いられるが、アモルファスシリコン、アモルファスシリコンとポリシリコンの組合せ、ポリシリコン－ゲルマニウムなど、適切と考えられるあらゆる材料を使用することができる。更に、本発明の別の実施形態として、Ｗ、Ｍｏ、Ｔａその他の高融点金属を用いた金属ゲート導体１３２、あるいは、Ｎｉ又はＣｏを添加したポリシリコンを含むシリサイドゲート導体を用いることもできる。ステップ１０８において、ゲート導体層１３２がシリコン材料を包囲する場合、このような層をドープ層（イン・シトゥ・ドーピング）として堆積することができる。ゲート導体層１３２が金属層である場合、物理気相成長法又は化学気相堆積法、又は当業技術で公知のあらゆる方法を用いることができる。このようにして、酸化物層１３１に接し、かつピラー１２８の垂直な側壁に対向するようにして、ゲート構造が形成される。
　次に、十分な厚さの酸化物層１３４を堆積させ、ＣＭＰ処理によって、図２１に示すように酸化物層１３４が金属層１３２に達するまで研磨する。方法１００のステップ１０９では、プラズマエッチング（図２２）を用いて、露出されたゲート導体層をエッチングすることによりゲート導体層をパターン形成する。更に、十分な厚さの酸化物層１３６を堆積させて、最終ステップにおいてその後のコンタクトホールを設ける。そして、図２４に示すように、方法１００のステップ１１０に従ってコンタクトホールを通じて各ＳＲＡＭトランジスタを接続することによって、本実施形態のＳＧＴ ＳＲＡＭは完成する。
　本発明は、本明細書で説明した特定の実施形態に限定されるのではなく、本発明の範囲から逸脱することなく様々な変更が可能であり、これらも特許請求の範囲の記載によって定義される本発明の範囲に含まれる。
シリコンピラーの側壁の面方位を示した平面図であり、（ａ）がＳｉの（１００）ウェハ、（ｂ）がＳｉの（１１０）ウェハ上に製造されたシリコンピラーに対応する。 トランジスタの活性領域の結晶面と移動度との関係を示すグラフ（横軸が面方位の角度、縦軸がキャリアの移動度）であり、（ａ）はキャリアが電子の場合、（ｂ）はキャリアが正孔の場合である。 Ｓｉウェハの（１００）面上に形成された、様々なＣＭＯＳ ＳＧＴの組み合せの正規化した電流密度の表である（Ｖg－Ｖth＝０．６Ｖ及びＶd＝０．０５Ｖにおける円柱状ＮＭＯＳのＶg－Ｖd曲線の絶対電流値を基準値（＝１００）としている、ＰＣＴ／ＪＰ２００７／０７１０５２参照）。 各トランジスタが単一ＳＧＴピラーから成る、２つの駆動トランジスタ、２つのアクセストランジスタ、及び２つの負荷トランジスタで形成された６Ｔ ＳＧＴ ＣＭＯＳ ＳＲＡＭレイアウトの従来技術を示す図である。 ＦＩＮＦＥＴ ＣＭＯＳ ＳＲＡＭの従来技術を示し、４つの駆動トランジスタ（ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４）、２つのアクセスフィントランジスタ（ＴＲ１、ＴＲ２）、及び２つの負荷トランジスタ（ＬＯ１、ＬＯ２）で形成されたＦＩＮ ＦＥＴ ＳＲＡＭレイアウト及び等価回路を示す図である。 ＦＩＮＦＥＴ ＣＭＯＳ ＳＲＡＭの従来技術を示し、駆動トランジスタ（ＮＰＤ、ＮＰＤ2）が、異なる結晶面によって引き起こされる異なるゲインを利用するためにアクセス（Ａｃｃｅｓｓ、Ａｃｃｅｓｓ2）及び負荷トランジスタ（Ｌｏａｄ、Ｌｏａｄ2）から４５°回転されている６Ｔ ＦＩＮＦＥＴ ＳＲＡＭレイアウト及び等価回路を示す図である。 ２つの駆動トランジスタ（Ｎ１０２、Ｎ１０３）、２つのアクセスフィントランジスタ（Ｎ１００、Ｎ１０１）、及び２つの負荷トランジスタ（Ｐ１００、Ｐ１０１）を有する６Ｔ ＦＩＮＦＥＴ ＳＲＡＭセルを示している。 ＳＲＡＭの２５種類の組み合せの例を示した表であり、各ＳＲＡＭの組み合せにおいて異なる結晶の面方位が利用されている。図３から取られたＳｉ（１００）上に製造された様々なＳＧＴ ＣＭＯＳ ＳＲＡＭの正規化電流密度の表である。 従来のプレーナ型ＦＥＴと異なり、ＳＧＴがドライブＮＭＯＳトランジスタとアクセストランジスタの間の角度を回転させることによってのみ異なるベータ比を示す図であり、ベータ比と正方形アクセストランジスタの正方形駆動トランジスタ（全ての側壁は（１００））からの回転角との関係を示す。 駆動トランジスタ（Ｎ３２、Ｎ４２）が、異なる結晶面によって異なるゲインとなるように、アクセストランジスタ（Ｎ１２、Ｎ２２）及び負荷トランジスタ（Ｐ１２、Ｐ２２）から４５°回転されている、本発明の第１の実施形態による２つの正方形駆動トランジスタ（Ｎ３２、Ｎ４２）、２つの正方形アクセストランジスタ（Ｎ１２、Ｎ２２）、及び２つの正方形負荷トランジスタ（Ｐ１２、Ｐ２２）で形成されたＳｉ（１００）ウェハ上に製造されたＳＧＴ ＣＭＯＳ ＳＲＡＭレイアウト及び等価回路を示す図である。 図８（ａ）の線Ａ－Ａ’に沿って切取られた完成ＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図８（ａ）の線Ｂ－Ｂ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図８（ａ）の線Ｃ－Ｃ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図８（ａ）の線Ｄ－Ｄ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 駆動トランジスタ（Ｎ３１、Ｎ４１）及び負荷トランジスタ（Ｐ１１、Ｐ２１）が柱側壁の同じ結晶配向を利用する、本発明の第１の実施形態による２つの円形駆動トランジスタ（Ｎ３１、Ｎ４１）、２つの円形アクセストランジスタ（Ｎ１１、Ｎ２１）、及び２つの正方形負荷トランジスタ（Ｐ１１、Ｐ２１）で形成されたＳｉ（１００）ウェハ上に製造されたＳＧＴ ＣＭＯＳ ＳＲＡＭレイアウト及び等価回路図を示す図である。 図９（ａ）の線Ａ－Ａ’に沿って切取られた完成ＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図９（ａ）の線Ｂ－Ｂ’に沿って切取られた完成ＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図９（ａ）の線Ｃ－Ｃ’に沿って切取られた完成ＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図９（ａ）の線Ｄ－Ｄ’に沿って切取られた完成ＣＭＯＳ ＳＧＴデバイスの縦断面図である。 本発明の第１の実施形態による２つの円形駆動トランジスタ（Ｎ３０、Ｎ４０）、２つの円形アクセストランジスタ（Ｎ１０、Ｎ２０）、及び２つの円形負荷トランジスタ（Ｐ１０、Ｐ２０）で形成されたＳｉ（１００）ウェハ上に製造されたＳＧＴ ＣＭＯＳ ＳＲＡＭレイアウト及び等価回路を示す図である。 図１０（ａ）の線Ａ－Ａ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１０（ａ）の線Ｂ－Ｂ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１０（ａ）の線Ｃ－Ｃ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１０（ａ）の線Ｄ－Ｄ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 本発明の第２の実施形態による４つの円形駆動トランジスタ（Ｎ３３、Ｎ４３、Ｎ５３、Ｎ６３）、２つの円形アクセストランジスタ（Ｎ１０、Ｎ２０）、及び２つの円形負荷トランジスタ（Ｐ１０、Ｐ２０）で形成されたＳｉ（１００）ウェハ上に製造されたＳＧＴ ＣＭＯＳ ＳＲＡＭレイアウト及び等価回路を示す図である。 図１１（ａ）の線Ａ－Ａ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１１（ａ）の線Ｂ－Ｂ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１１（ａ）の線Ｃ－Ｃ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１１（ａ）の線Ｄ－Ｄ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１１（ａ）の線Ｅ－Ｅ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 駆動トランジスタ（Ｎ３４、Ｎ４４、Ｎ５４、Ｎ６４）が、異なる結晶面によって引き起こされる異なるゲインを利用するためにアクセストランジスタ（Ｎ１２、Ｎ２２）及び負荷トランジスタ（Ｐ１２、Ｐ２２）から４５°回転されている、本発明の第１の実施形態による４つの円形駆動トランジスタ（Ｎ３４、Ｎ４４、Ｎ５４、Ｎ６４）、２つの正方形アクセストランジスタ（Ｎ１４、Ｎ２４）、及び２つの正方形負荷トランジスタ（Ｐ１４、Ｐ２４）で形成されたＳｉ（１００）ウェハ上に製造されたＳＧＴ ＣＭＯＳ ＳＲＡＭレイアウト及び等価回路を示す図である。 図１２（ａ）の線Ａ－Ａ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１２（ａ）の線Ｂ－Ｂ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１２（ａ）の線Ｃ－Ｃ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１２（ａ）の線Ｄ－Ｄ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 図１２（ａ）の線Ｅ－Ｅ’に沿って切取られた完成したＣＭＯＳ ＳＧＴデバイスの縦断面図である。 本発明の製造方法を示す流れ図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 縦断面図が平面図の線Ａ－Ａ’に沿って切取られた、図１３の製造方法中の本発明の半導体構造の実施形態の平面図及び対応する縦断面図である。 図１３の製造方法によって形成された半導体構造の回路図及び平面図である。 図１３の製造方法によって形成された半導体構造の断面図である。

Claims (8)

  1. 　第１のキャリア移動度を与える側壁の第１の面方位を有する第１の部分と、第２のキャリア移動度を与える前記側壁の第２の面方位を有する第２の部分とを含むＳＧＴ本体部と、
    　前記ＳＧＴ本体部の前記第１の部分に形成されたアクセストランジスタと、
    　前記ＳＧＴ本体部の前記第２の部分に形成された駆動トランジスタと、
    　を含み、
    　前記アクセストランジスタは、ｎチャネルトランジスタであり、
    　前記駆動トランジスタは、ｎチャネルトランジスタであり、
    　前記アクセストランジスタ及び駆動トランジスタは、メモリセルの一部であり、
    　前記アクセストランジスタは、データを渡すために前記駆動トランジスタに接続されている、
    　ことを特徴とするＳＧＴ半導体構造。
  2. 　前記第１のキャリア移動度は、前記第２のキャリア移動度よりも小さいことを特徴とする請求項１に記載のＳＧＴ半導体構造。
  3. 　前記アクセストランジスタ及び前記ラッチトランジスタはゲインを有し、
    　前記アクセストランジスタゲインは、前記第１のキャリア移動度が前記第２のキャリア移動度よりも小さいために、前記ラッチトランジスタゲインよりも小さい、
    　ことを特徴とする請求項２に記載のＳＧＴ半導体構造。
  4. 　前記第１の平面は｛１１０｝面であり、
    　前記第２の平面は｛１００｝面である、
    　ことを特徴とする請求項１に記載のＳＧＴ半導体構造。
  5. 　前記メモリセルは、ＳＲＡＭメモリセルであることを特徴とする請求項１に記載のＳＧＴ半導体構造。
  6. 　複数のＳＧＴを含むＳＧＴ半導体メモリであって、
    　第１の線をゲートとして有し、それぞれのＳＧＴの電流経路の一端が、基準電位が供給される基準電極に接続された第１及び第２のＳＧＴと、
    　第２の線をゲートとして有し、それぞれのＳＧＴの電流経路の一端が前記基準電極に接続された第３及び第４のＳＧＴと、
    　第１のワード線をゲートとして有し、ＳＧＴの電流経路の一端が前記第１及び第２のＳＧＴの前記電流経路の他方の側に接続された第５のＳＧＴと、
    　第２のワード線をゲートとして有し、ＳＣＴの電流経路の一端が前記第３及び第４のＳＧＴの前記電流経路の他方の側に接続された第６のＳＧＴと、
    　前記第１の線をゲートとして有する第７の電界効果トランジスタと、
    　前記第２の線をゲートとして有する第８の電界効果トランジスタと、
    　を含み、
    　前記第１及び第２のＳＧＴの前記電流経路は、前記第５のＳＧＴの前記電流経路の前記一端と前記基準電極の間に並列に接続され、前記第３及び第４のＳＧＴの前記電流経路は、前記第６のＳＧＴの前記電流経路の前記一端と該基準電極の間に接続されている、
    　ことを特徴とするＳＧＴ半導体メモリ。
  7. 　前記第１、第２、第３、及び第４のトランジスタの各々は、駆動トランジスタを形成し、前記第５及び第６のトランジスタの各々は、アクセストランジスタを形成することを特徴とする請求項６に記載のＳＧＴ半導体メモリ。
  8. 　前記第７及び第８のＳＧＴの電流経路の一端は、電源電圧が供給された電源電極に接続されていることを特徴とする請求項６に記載のＳＧＴ半導体メモリ。
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