WO2009081634A1 - 表示装置ならびにその駆動回路および駆動方法 - Google Patents

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Junichi Sawahata
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a display device that pseudo-impulses a display, and a driving circuit and driving method thereof.
  • an impulse-type display device such as a CRT (Cathode Ray Tube)
  • a lighting period in which an image is displayed and a light-out period in which the image is not displayed are alternately repeated.
  • an extinguishing period is inserted when an image for one screen is rewritten, an afterimage of an object moving in human vision does not occur. For this reason, the background and the object are clearly distinguished, and the moving image is visually recognized without a sense of incongruity.
  • a hold type display device such as a liquid crystal display device using a TFT (Thin Film Transistor)
  • the luminance of each pixel is determined by the voltage held in each pixel capacitor, and the holding voltage in the pixel capacitor. Is maintained for one frame period once rewritten.
  • the hold-type display device the voltage to be held in the pixel capacitor as the pixel data is held until it is rewritten once it is written.
  • the image of each frame is temporally close to the image one frame before.
  • an afterimage AI is generated such that an image OI representing a moving object has a tail (hereinafter, this afterimage is referred to as a “tailing afterimage”).
  • a tailing afterimage as described above occurs when displaying a moving image.
  • an impulse-type display device is generally used for a display such as a television mainly displaying moving images.
  • hold-type display devices such as liquid crystal display devices that can be easily reduced in weight and thickness is rapidly adopted. Progressing.
  • a hold-type display device such as an active matrix type liquid crystal display device
  • a method for improving the above-mentioned trailing afterimage display is performed by inserting a period for performing black display in one frame period (hereinafter referred to as “black insertion”).
  • black insertion a period for performing black display in one frame period
  • charge sharing a method for reducing power consumption
  • charge sharing a method for reducing power consumption
  • Japanese Unexamined Patent Publication No. 2007-102132 Japanese Patent Application Laid-Open No. 2007-192867 discloses an invention relating to a liquid crystal display device in which a charge share configuration is applied to a configuration for black insertion.
  • FIG. 17 is a signal waveform diagram in a conventional liquid crystal display device in which a charge share configuration is applied to a configuration for performing black insertion.
  • 17A to 17E show a polarity control signal REV for controlling the polarity of the data signal, a short circuit control signal Csh for controlling a short circuit between the source bus lines, and a source bus line in the i-th column.
  • Data waveforms S (i) to be applied, scanning signals G (j) to be applied to the gate bus line of the jth row, and luminance waveforms in the pixel forming portions arranged in the jth row and ith column are shown.
  • a pulse for black insertion (hereinafter referred to as “black voltage application pulse”) Pb is generated four times during a period from time t2 to time t4 after the lapse of (2/3) frame period from time t2. ing.
  • the voltage of the source bus line is a black voltage as shown in FIG.
  • the black voltage application pulse Pb is generated, the luminance in the pixel formation portion arranged in the j-th row and the i-th column decreases as shown in FIG.
  • the polarity control signal REV for controlling the polarity of the data signal in two continuous horizontal scanning periods near the timing (time point ta) at which the frame period is switched.
  • the polarity may be the same.
  • the last of the preceding frame period (nth frame)
  • the polarity of the polarity control signal REV is the same in the horizontal scanning period and the first horizontal scanning period of the subsequent frame period ((n + 1) th frame).
  • a short circuit between adjacent source bus lines is not performed in a period immediately after the frame period is switched (for example, a period from time ta to time tb in FIG. 19). Therefore, during the period, as shown in FIG. 19D, the voltage of the source bus line is not a black voltage.
  • FIG. 19C there is also a scanning signal that generates a black voltage application pulse Pb during this period (here, four scanning signals G (v) applied to the vth gate bus line). It is assumed that the black voltage application pulse Pb of the eyes is generated).
  • the luminance in the pixel formation unit arranged in the v row and the i column increases according to the value of the data signal S (i) after the time ta as shown in FIG.
  • sufficient black display is not performed only for the pixel formation portion arranged in the v-th row, and horizontal stripes as shown in FIG. 18 are visually recognized on the screen (display portion).
  • the above-described scanning signal is generated by a gate driver based on a gate output control signal GOE or the like that is a signal generated by a display control circuit and has a waveform as shown in FIG. 19B. Yes.
  • an object of the present invention is to prevent the occurrence of horizontal stripes on the screen in a display device in which the display is pseudo-impulsed by performing black insertion.
  • a first aspect of the present invention is an active matrix display device, A plurality of data signal lines for transmitting a plurality of data signals representing an image to be displayed; A plurality of scanning signal lines intersecting with the plurality of data signal lines; A plurality of pixel forming portions arranged in a matrix corresponding to the intersections of the plurality of data signal lines and the plurality of scanning signal lines, each of which selects a scanning signal line passing through the corresponding intersection; A plurality of pixel forming portions that take in the voltage of the data signal line passing through the corresponding intersection as a pixel value when A latch signal including a pulse generated every horizontal scanning period and a polarity control signal for determining the polarity of each data signal are received, and the logic level of the polarity control signal at the rising or falling edge of the pulse of the latch signal A data signal line driving circuit for applying the plurality of data signals to the plurality of data signal lines so that the polarity of each data signal is inverted every predetermined period within each frame period; The plurality of data signal lines provided inside
  • a scanning signal line driving circuit An output control signal generation circuit for generating the output control signal
  • the selection state of each scanning signal line corresponds to the first selection state, which is a selection state for causing each pixel formation unit to capture a voltage corresponding to the image to be displayed, and the black display in each pixel formation unit.
  • a second selection state which is a selection state for capturing a voltage to be
  • the output control signal generation circuit is configured to output the logic level of the polarity control signal in the preceding horizontal scanning period and the subsequent horizontal scanning period in any two consecutive horizontal scanning periods including a preceding horizontal scanning period and a subsequent horizontal scanning period.
  • the scanning signal line driving circuit includes: Each scanning signal line is set to the first selection state at least once in each frame period, and each scanning signal line is set to the second selection state only a plurality of times in each frame period, If the output control signal is at the first logic level, none of the plurality of scanning signal lines is in the second selected state.
  • the data signal line driving circuit applies the plurality of data signals to the plurality of data signal lines so that the polarities of the data signals applied to the adjacent data signal lines are different from each other;
  • the black voltage insertion circuit is characterized in that the voltage of the plurality of data signal lines is set to a voltage corresponding to black display by short-circuiting the adjacent data signal lines.
  • the scanning signal line driving circuit includes a first pulse having a first pulse width corresponding to a period for causing each pixel formation unit to capture a voltage corresponding to the image to be displayed, and the black display on each pixel formation unit.
  • a start pulse signal including a second pulse having a second pulse width corresponding to a period for taking in a voltage corresponding to the first pulse, and based on the second pulse of the start pulse signal and the output control signal,
  • the scanning signal line is set to the second selection state,
  • the second pulse width is a period corresponding to at least four horizontal scanning periods.
  • the scanning signal line driving circuit further receives a clock signal including a pulse generated every horizontal scanning period, and sets each scanning signal line to the first based on the first pulse of the start pulse signal and the pulse of the clock signal. It is characterized by being in the selected state.
  • a plurality of data signal lines for transmitting a plurality of data signals representing an image to be displayed, a plurality of scanning signal lines intersecting the plurality of data signal lines, and the plurality of data signals.
  • a plurality of pixel forming portions arranged in a matrix corresponding to intersections of the data signal lines and the plurality of scanning signal lines, each of which selects a scanning signal line passing through the corresponding intersection;
  • a drive circuit of an active matrix type display device comprising a plurality of pixel forming portions that take in the voltage of the data signal line passing through the corresponding intersection as a pixel value,
  • a latch signal including a pulse generated every horizontal scanning period and a polarity control signal for determining the polarity of each data signal are received, and the logic level of the polarity control signal at the rising or falling edge of the pulse of the latch signal
  • a data signal line driving circuit for applying the plurality of data signals to the plurality of data signal lines so that the polarity of each data signal is inverted every predetermined period within each frame period;
  • the plurality of data signal lines provided inside or outside the data signal line driving circuit, and only during a predetermined black voltage insertion period when the polarity of the plurality of data signals is inverted based on
  • a scanning signal line driving circuit An output control signal generation circuit for generating the output control signal
  • the selection state of each scanning signal line corresponds to the first selection state, which is a selection state for causing each pixel formation unit to capture a voltage corresponding to the image to be displayed, and the black display in each pixel formation unit.
  • a second selection state which is a selection state for capturing a voltage to be
  • the output control signal generation circuit is configured to output the logic level of the polarity control signal in the preceding horizontal scanning period and the subsequent horizontal scanning period in any two consecutive horizontal scanning periods including a preceding horizontal scanning period and a subsequent horizontal scanning period.
  • the scanning signal line driving circuit includes: Each scanning signal line is set to the first selection state at least once in each frame period, and each scanning signal line is set to the second selection state only a plurality of times in each frame period, If the output control signal is at the first logic level, none of the plurality of scanning signal lines is in the second selected state.
  • a ninth aspect of the present invention there are provided a plurality of data signal lines for transmitting a plurality of data signals representing an image to be displayed, a plurality of scanning signal lines intersecting the plurality of data signal lines, and the plurality of data signals.
  • a driving method of an active matrix display device comprising a plurality of pixel forming portions that take in the voltage of the data signal line passing through the corresponding intersection as a pixel value,
  • a latch signal including a pulse generated every horizontal scanning period and a polarity control signal for determining the polarity of each data signal are received, and the logic level of the polarity control signal at the rising or falling edge of the pulse of the latch signal
  • Each scanning signal line is set to a selected state based on a predetermined output control signal that changes between the first logic level and the second logic level substantially in synchronization with the rise and fall timings of the pulses of the latch signal.
  • Scanning signal line driving step to perform An output control signal generating step for generating the output control signal,
  • the selection state of each scanning signal line corresponds to the first selection state, which is a selection state for causing each pixel formation unit to capture a voltage corresponding to the image to be displayed, and the black display in each pixel formation unit.
  • a second selection state which is a selection state for capturing a voltage to be
  • the logic level of the polarity control signal in the preceding horizontal scanning period and the subsequent horizontal scanning period If the logic level of the polarity control signal is the same, the output control signal is maintained at a first logic level during the subsequent horizontal scanning period;
  • the scanning signal line driving step Each scanning signal line is in a first selected state at least once in each frame period, and each scanning signal line is in a second selected state only a plurality of times in each frame period, If the output control signal is a first logic level, none of the plurality of scanning signal lines is set to the second selected state.
  • writing for original image display and writing for black insertion are performed on each display line.
  • the polarity of the data signal applied to the data signal line is determined based on the polarity control signal.
  • a black voltage is applied to the data signal line.
  • the voltage of the data signal line is a voltage other than the black voltage (for original image display). Voltage).
  • the output control signal generation circuit maintains the logic level of the output control signal at the first logic level if the logic level of the polarity control signal is the same for two horizontal scanning periods.
  • the scanning signal line drive circuit does not select any scanning signal line for black insertion if the logic level of the output control signal is the first logic level. Therefore, when the logic level of the polarity control signal is the same for two horizontal scanning periods, none of the scanning signal lines is selected for black insertion. Thereby, for example, when the polarity of the data signal is the same for two horizontal scanning periods when the frame period is switched, a voltage other than the black voltage is applied to the pixel forming portion where writing for black insertion is to be performed. No writing is done. As described above, the display performance of moving images can be improved by performing pseudo impulse display while preventing the occurrence of horizontal stripes on the screen.
  • the display device that performs black insertion by applying the charge share configuration, while preventing the occurrence of horizontal stripes on the screen, as in the first aspect of the present invention.
  • the display performance of moving images can be improved by performing pseudo-impulse display.
  • the second pulse width of the start pulse signal corresponding to the period during which black insertion is performed corresponds to at least four horizontal scanning periods. For this reason, for example, even when writing for black insertion is not performed when the frame period is switched, writing for black insertion is performed at least three times for each pixel formation portion. This prevents the occurrence of horizontal stripes on the screen while ensuring sufficient black insertion into each pixel formation portion.
  • the black insertion rate can be set to an arbitrary ratio, and, similarly to the third aspect of the present invention, while ensuring sufficient black insertion into each pixel formation portion, Occurrence of lateral stripes in the back is prevented.
  • AM is a signal waveform diagram for explaining the operation of the liquid crystal display device according to the embodiment of the present invention. It is a block diagram which shows the structure of the liquid crystal display device in the said embodiment with the equivalent circuit of the display part.
  • AD is a signal waveform diagram in the embodiment. In the said embodiment, it is a block diagram which shows the structure of a source driver. In the said embodiment, it is a logic circuit diagram which shows the structure of a short circuit control signal production
  • AE is a signal waveform diagram for explaining the operation of the short-circuit control signal generator in the embodiment. In the said embodiment, it is a circuit diagram which shows the structure of a source output part.
  • a to F are signal waveform diagrams for explaining the operation of the gate output control signal waveform adjusting circuit in the embodiment.
  • it is a block diagram which shows the structure of a gate driver.
  • it is a figure which shows the structure of the IC chip for gate drivers.
  • AH is a signal waveform diagram for explaining an output signal from a shift register in the gate driver IC chip in the embodiment.
  • it is a figure for demonstrating the scanning signal output based on the output signal from the k-th stage of a shift register.
  • AG is a signal waveform diagram for explaining the operation in the embodiment.
  • AE is a signal waveform diagram for explaining the effect of the embodiment. It is a figure for demonstrating the subject in the moving image display of a prior art example.
  • AE is a signal waveform diagram in a conventional liquid crystal display device in which a charge share configuration is applied to a configuration for performing black insertion. It is a figure for demonstrating the horizontal stripe which arises in a display part in a prior art example.
  • AE is a signal waveform diagram for explaining the occurrence of lateral stripes in the conventional example.
  • S (i): Data signal (i 1 to n)
  • G (j): Scanning signal (j 1 to m)
  • Pw Pixel data write pulse
  • Pb Black voltage application pulse
  • FIG. 2 is a block diagram showing the configuration of the liquid crystal display device according to this embodiment together with an equivalent circuit of the display unit.
  • This liquid crystal display device controls a source driver 300 as a data signal line driving circuit, a gate driver 400 as a scanning signal line driving circuit, an active matrix display unit 100, a source driver 300 and a gate driver 400.
  • the display unit 100 in the liquid crystal display device includes a plurality (n) of gate bus lines GL1 to GLm serving as a plurality (m) of scanning signal lines and a plurality (n) of gate bus lines GL1 to GLm.
  • Source bus lines SL1 to SLn as data signal lines and a plurality of (m ⁇ n) pixel formations corresponding to the intersections of the gate bus lines GL1 to GLm and the source bus lines SL1 to SLn, respectively.
  • These pixel forming portions are arranged in a matrix to constitute a pixel array.
  • Each pixel forming portion includes a TFT 10 which is a switching element having a gate terminal connected to a gate bus line GLj passing through a corresponding intersection and a source terminal connected to a source bus line SLi passing through the intersection.
  • a pixel electrode connected to the drain terminal, a common electrode Ec which is a counter electrode provided in common to the plurality of pixel formation portions, and a pixel electrode and a common electrode Ec provided in common to the plurality of pixel formation portions. And a liquid crystal layer sandwiched therebetween.
  • a pixel capacitor Cp is constituted by a liquid crystal capacitor formed by the pixel electrode and the common electrode Ec.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to reliably hold the voltage in the pixel capacitor.
  • the auxiliary capacitor is not directly related to the present invention, its description and illustration are omitted.
  • a potential corresponding to an image to be displayed is given to the pixel electrode in each pixel formation portion by a source driver 300 and a gate driver 400 that operate as described later.
  • the common electrode Ec is given a predetermined potential from a predetermined power supply circuit.
  • a voltage corresponding to the potential difference between the pixel electrode and the common electrode Ec is applied to the liquid crystal, and image transmission is performed by controlling the amount of light transmitted to the liquid crystal layer by this voltage application.
  • a polarizing plate is used to control the amount of light transmitted by applying a voltage to the liquid crystal layer.
  • the polarizing plate is disposed so as to be normally black. To do.
  • the display control circuit 200 controls, from an external signal source, a digital video signal Dv representing an image to be displayed, a horizontal synchronization signal HSY and a vertical synchronization signal VSY corresponding to the digital video signal Dv, and a display operation.
  • the source start for receiving the control signal Dc and controlling the timing of the image display on the display unit 100 and the digital image signal DA corresponding to the digital video signal Dv based on the signals Dv, HSY, VSY, and Dc
  • a pulse signal SSP, a source clock signal SCK, a latch strobe signal (latch signal) LS, a polarity control signal REV, a gate start pulse signal GSP, a gate clock signal GCK, and a gate output control signal GOEpre are generated and output. Since the waveform of the gate output control signal GOEpre output from the display control circuit 200 is adjusted as will be described later, the signal GOEpre is also referred to as “pre-adjustment gate output control signal”.
  • the digital image signal DA, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS are input to the source driver 300, and the gate start pulse signal GSP
  • the gate clock signal GCK is input to the gate driver 400
  • the polarity control signal REV is input to the source driver 300 and the gate output control signal waveform adjustment circuit 500
  • the pre-adjustment gate output control signal GOEpre is the gate output control signal. Input to the waveform adjustment circuit 500.
  • the gate output control signal waveform adjustment circuit 500 receives the pre-adjustment gate output control signal GOEpre output from the display control circuit 200, and applies a signal obtained by adjusting (deforming) the waveform of the signal GOEpre to the gate driver 400 Output as an output control signal GOE.
  • an output control signal generation circuit is realized by the gate output control signal waveform adjustment circuit 500.
  • the source driver 300 corresponds to the pixel value for each line of the image represented by the digital image signal DA based on the digital image signal DA, the source start pulse signal SSP, the source clock signal SCK, the latch strobe signal LS, and the polarity control signal REV.
  • Data signals S (1) to S (n) are sequentially generated for each horizontal scanning period as analog voltages to be used.
  • the source driver 300 applies these data signals S (1) to S (n) to the source bus lines SL1 to SLn, respectively.
  • the source driver 300 according to the present embodiment performs data conversion so that the polarity of the voltage applied to the liquid crystal layer is inverted every frame period and is also inverted every gate bus line and every source bus line in each frame.
  • a driving method in which signals S (1) to S (n) are output that is, a dot inversion driving method is employed. Therefore, the source driver 300 inverts the polarity of the voltage applied to the source bus lines SL1 to SLn for each source bus line, and sets the voltage polarity of the data signal S (i) applied to each source bus line SLi to 1. Inversion is performed every horizontal scanning period (see FIG. 3C).
  • the gate driver 400 Based on the gate start pulse signal GSP, the gate clock signal GCK, and the gate output control signal GOE, the gate driver 400 writes the data signals S (1) to S (n) into the pixel capacitances of the pixel formation units.
  • the gate bus lines GL1 to GLm are sequentially selected by approximately one horizontal scanning period, and in order to perform black insertion, a gate is gated for a predetermined period when the polarity of the data signal S (i) is inverted.
  • black voltage application pulses Pb appear.
  • the state of the gate bus line to which the scanning signal generating the pixel data write pulse Pw is applied corresponds to the first selection state, and the scanning signal generating the black voltage application pulse Pb.
  • the state of the gate bus line to which is applied corresponds to the second selection state.
  • the polarity of the polarity control signal REV is the same in two consecutive horizontal scanning periods near the timing at which the frame period is switched (timing at which the nth frame is switched to the (n + 1) th frame) (for example, 2 In the following description, it is assumed that the negative polarity may occur in the horizontal scanning period. Further, the period in which the fourth black voltage application pulse Pb for the scanning signal G (v) applied to the vth gate bus line GLv is to be generated corresponds to the period immediately after the switching timing of the frame period. Will be described.
  • FIG. 4 is a block diagram showing the configuration of the source driver 300 in this embodiment.
  • the source driver 300 includes a data signal generation unit 302, a short circuit control signal generation unit 304, and a source output unit 306.
  • the data signal generator 302 Based on the source start pulse signal SSP, the source clock signal SCK, the latch strobe signal LS, and the polarity control signal REV, the data signal generator 302 generates an analog voltage signal corresponding to each of the source bus lines SL1 to SLn from the digital image signal DA. d (1) to d (n) are generated. Note that the configuration of the data signal generation unit 302 is the same as that of a conventional source driver, and thus description thereof is omitted.
  • the short-circuit control signal generation unit 304 Based on the latch strobe signal LS and the polarity control signal REV, the short-circuit control signal generation unit 304 generates a short-circuit control signal Csh for controlling whether or not the adjacent source bus lines are short-circuited, and outputs it. .
  • the source output unit 306 receives the analog voltage signals d (1) to d (n) generated based on the digital image signal DA, and impedance-converts these analog voltage signals d (1) to d (n).
  • the data signals S (1) to S (n) to be transmitted through the source bus lines SL1 to SLn are generated and output. Further, in the source output unit 306, charge sharing is performed based on the short circuit control signal Csh in order to reduce power consumption.
  • a black voltage insertion circuit is realized by the short-circuit control signal generation unit 304 and the source output unit 306.
  • the configuration and operation of the short-circuit control signal generation unit 304 and the configuration and operation of the source output unit 306 will be described in detail.
  • FIG. 5 is a logic circuit diagram showing a configuration of the short-circuit control signal generation unit 304.
  • FIG. 6 is a signal waveform diagram for explaining the operation of the short-circuit control signal generation unit 304.
  • the short-circuit control signal generation unit 304 includes a D flip-flop circuit 37, an XOR circuit 38, and an AND circuit 39.
  • a polarity control signal REV having a waveform as shown in FIG. 6A is input to the D input terminal of the D flip-flop circuit 37, and a latch strobe having a waveform as shown in FIG. 6B is input to the clock input terminal.
  • a signal LS is input.
  • a signal indicating the logical value of the polarity control signal REV at the time of falling of the latch strobe signal LS is output from the Q output terminal of the D flip-flop circuit 37. Therefore, an output signal having a waveform as shown in FIG. 6C is output from the Q output terminal of the D flip-flop circuit 37.
  • the XOR circuit 38 outputs a signal indicating an exclusive OR of the polarity control signal REV and the output signal from the Q output terminal of the D flip-flop circuit 37. Therefore, the XOR circuit 38 outputs a signal having a waveform as shown in FIG.
  • the AND circuit 39 outputs a signal indicating a logical product of the output signal from the XOR circuit 38 and the latch strobe signal LS as the short circuit control signal Csh. Accordingly, the AND circuit 39 outputs a short circuit control signal Csh having a waveform as shown in FIG.
  • the short circuit control signal Csh is given to the source output unit 306 shown in FIG.
  • FIG. 7 is a circuit diagram showing a configuration of the source output unit 306.
  • the source output unit 306 includes n output buffers 31 as voltage followers for impedance conversion of the analog voltage signals d (1) to d (n) to generate data signals S (1) to S (n).
  • a first MOS transistor SWa as a switching element is connected to the output terminal of each buffer 31, and the data signal S (i) from each buffer 31 is output from the output terminal of the source driver 300 via the first MOS transistor SWa.
  • Is output (i 1, 2,..., N).
  • adjacent output terminals of the source driver 300 are connected by a second MOS transistor SWb as a switching element (with this, adjacent source bus lines are connected by a second MOS transistor SWb. ).
  • a short circuit control signal Csh is applied to the gate terminal of the second MOS transistor SWb between these output terminals, and the gate terminal of the first MOS transistor SWa connected to the output terminal of each buffer 31 is An output signal of the inverter 33, that is, a logical inversion signal of the short circuit control signal Csh is given.
  • the short-circuit control signal Csh is at a low level
  • the first MOS transistor SWa is turned on (becomes conductive)
  • the second MOS transistor SWb is turned off (becomes cut-off).
  • the signal is output from the source driver 300 via the first MOS transistor SWa.
  • the short-circuit control signal Csh is at a high level
  • the first MOS transistor SWa is turned off (becomes a cut-off state)
  • the second MOS transistor SWb is turned on (becomes a conductive state).
  • No signal is output (that is, the application of the data signals S (1) to S (n) to the source bus lines SL1 to SLn is cut off), and the second MOS transistor SWb is connected between adjacent source bus lines in the display unit 100. Is short-circuited.
  • a pulse of the short-circuit control signal Csh is generated in a period immediately after the timing when the frame period is switched (period from time ta to time tb). Absent.
  • the short circuit control signal Csh is maintained at a low level. For this reason, a short circuit between adjacent source bus lines is not performed in a period immediately after the timing at which the frame period is switched.
  • an analog voltage signal d (i) whose polarity is inverted every horizontal scanning period (1H) is generated by the data signal generator 302 (see FIG. 3A), and each analog voltage is When the polarity of the signal d (i) is reversed, a short-circuit control signal Csh that is high for a predetermined period (a short period of about one horizontal blanking period) Tsh is generated by the short-circuit control signal generator 304 (hereinafter, short-circuit control signal).
  • a period Tsh in which Csh is at a high level is referred to as a “short circuit period”) (see FIG. 3B).
  • each analog voltage signal d (i) is output as the data signal S (i) when the short-circuit control signal Csh is at a low level, and adjacent source bus lines are short-circuited when the short-circuit control signal Csh is at a high level.
  • the dot inversion drive since the dot inversion drive is adopted, the voltages of the adjacent source bus lines have opposite polarities, and their absolute values are almost equal. Therefore, the value of each data signal S (i), that is, the voltage of each source bus line SLi is a voltage corresponding to black display in the short circuit period Tsh.
  • the present invention is not limited to the configuration shown in FIG.
  • the short circuit period Tsh corresponds to a black voltage insertion period.
  • FIG. 8 is a logic circuit diagram showing the configuration of the gate output control signal waveform adjustment circuit 500.
  • FIG. 9 is a signal waveform diagram for explaining the operation of the gate output control signal waveform adjustment circuit 500.
  • the gate output control signal waveform adjustment circuit 500 is constituted by a D flip-flop circuit 51, an XOR circuit 52, and an OR circuit 53.
  • a polarity control signal REV having a waveform as shown in FIG. 9A is inputted to the D input terminal of the D flip-flop circuit 51, and before the waveform adjustment as shown in FIG. 9B is inputted to the clock input terminal.
  • a gate output control signal GOEpre is input.
  • a signal indicating the logical value of the polarity control signal REV at the rising edge of the pre-adjustment gate output control signal GOEpre is output. Therefore, a signal having a waveform as shown in FIG. 9C is output from the Q output terminal of the D flip-flop circuit 51.
  • the XOR circuit 52 outputs a signal indicating an exclusive OR of the polarity control signal REV and the output signal from the Q output terminal of the D flip-flop circuit 51. Therefore, the XOR circuit 52 outputs a signal having a waveform as shown in FIG.
  • the OR circuit 53 outputs a logical inversion signal of the output signal from the XOR circuit 52, that is, a signal indicating a logical sum of a signal having a waveform as shown in FIG. 9E and the pre-adjustment gate output control signal GOEpre, as a gate output control signal GOE. Output as. Therefore, the OR circuit 53 outputs a gate output control signal GOE having a waveform as shown in FIG.
  • the gate output control signal GOE is given to the gate driver 400.
  • the pre-adjustment gate output control signal GOEpre is low level (second logic level) for a predetermined period Tx every horizontal scanning period.
  • the gate output control signal GOE (after the waveform adjustment) is maintained at the high level (first logic level) during the period from the time point ta to the time point tb.
  • the gate output control signal GOE supplied to the gate driver 400 is maintained at a high level.
  • the gate driver 400 generates a black voltage application pulse Pb for each scanning signal based on the gate output control signal GOE having such a waveform as described later.
  • FIG. 10 is a block diagram showing a configuration of the gate driver 400 in the present embodiment.
  • the gate driver 400 includes gate driver IC (Integrated Circuit) chips 411, 412,..., 41q as a plurality (q) of partial circuits including shift registers.
  • gate driver IC Integrated Circuit
  • each gate driver IC chip includes a shift register 40, a first OR circuit 42, a first AND circuit 43, a second AND circuit 42 provided corresponding to each stage of the shift register 40.
  • AND circuit 44, second OR circuit 45, third AND circuit 46, and gate output unit 47 that outputs scanning signals G 1 to Gp based on output signals g 1 to gp from third AND circuit 46.
  • the shift register 40 includes (p + 2) stages from the 0th stage to the (p + 1) stage. Note that components included in a dotted line indicated by reference numeral 490 in FIG. 11 are components provided corresponding to the first stage of the shift register 40.
  • Each gate driver IC chip receives a start clock signal SPi based on a gate clock signal GCK, a gate output control signal GOE, and a gate start pulse signal GSP.
  • a start pulse signal SPi and a gate clock signal GCK are input to the shift register 40.
  • the shift register 40 Based on these signals SPi and GCK, the shift register 40 sequentially transfers pulses included in the start pulse signal SPi from the input end to the output end. In response to the transfer of the pulse, a pulse for the output signals Q0 to Qp + 1 from the shift register 40 is generated.
  • the gate driver 400 in the present embodiment is realized by cascading a plurality (q) of gate driver IC chips 411 to 41q configured as described above. That is, the shift registers 40 in the gate driver IC chips 411 to 41q form one shift register (hereinafter, the shift register formed by cascade connection is referred to as a “combined shift register”). Yes.
  • the output terminal of the (p-1) stage of the shift register in each gate driver IC chip is the input terminal (start pulse signal SPi of the next shift driver IC chip). Input terminal). For this reason, as shown in FIG.
  • the output signal Qp from the p-th stage of the shift register in the r-th gate driver IC chip (out of the cascade-connected gate driver IC chips) and the (r + 1) -th The output signal Q0 from the 0th stage of the shift register in the gate driver IC chip has the same waveform, and the output signal Qp + 1 from the (p + 1) stage of the shift register in the rth gate driver IC chip ( The output signal Q1 from the first stage of the shift register in the (r + 1) th gate driver IC chip has the same waveform.
  • the gate start pulse signal GSP is input from the display control circuit 200 to the input terminal of the shift register in the first gate driver IC chip 411, and the shift register (p) in the last gate driver IC chip 41q is input. -1) The output terminal of the stage is not connected to the outside.
  • each stage the components provided corresponding to each stage of the shift register 40 are referred to as “each stage...” (For example, “first OR circuit of each stage”).
  • the first OR circuit 42 at each stage outputs a signal indicating the logical sum of the output signal from the preceding stage of the shift register 40 and the output signal from the subsequent stage of the shift register 40.
  • the first AND circuit 43 at each stage outputs a signal indicating a logical product of the logical inversion signal of the gate output control signal GOE and the output signal from the first OR circuit 42 at the corresponding stage.
  • the second AND circuit 44 in each stage outputs a signal indicating a logical product of the logical inversion signal of the gate clock signal GCK and the logical inversion signal of the output signal from the first OR circuit 42 in the stage.
  • the second OR circuit 45 at each stage outputs a signal indicating the logical sum of the output signal from the first AND circuit 43 at the stage and the output signal from the second AND circuit 44 at the stage.
  • the third AND circuit 46 in each stage outputs a signal indicating a logical product of the output signal from the second OR circuit 45 in the stage and the output signal from the stage in the shift register 40.
  • the logical value of the scanning signal Gk is expressed by the logical expression shown in the following expression (1).
  • Gk ((((Qk-1 and Qk) or (Qk and Qk + 1)) and (not GOE)) or ((((Qk-1 and Qk) nor (Qk and Qk + 1)) and (not GCK))))) and Qk (1)
  • FIG. 13 is a diagram for explaining the scanning signal Gk output based on the output signal Qk from the k-th stage of the shift register 40 in each gate driver IC chip.
  • the logical level of the scanning signal Gk is the output signal Qk ⁇ 1 from the (k ⁇ 1) stage of the shift register 40, the output signal Qk from the k stage, (k + 1). ) Determined based on the logic levels of the output signal Qk + 1 from the stage, the gate output control signal GOE, and the gate clock signal GCK.
  • FIG. 13 shows the correspondence between the logic levels of the signals Qk-1, Qk, Qk + 1, GOE, and GCK and the logic level of the scanning signal Gk.
  • FIG. 13 shows the correspondence between the logic levels of the signals Qk-1, Qk, Qk + 1, GOE, and GCK and the logic level of the scanning signal Gk.
  • the scanning signal Gk becomes high level, If the gate output control signal GOE is at a high level, the scanning signal Gk is at a low level (see the row indicated by reference numeral Z3).
  • the output signal Qk ⁇ 1 is high level
  • the output signal Qk is high level
  • the output signal Qk + 1 is low level
  • the scanning signal Gk becomes high level
  • the gate output control signal GOE is at a high level
  • the scanning signal Gk is at a low level (see the row indicated by reference numeral Z4).
  • the scanning signal Gk becomes high level, If the gate output control signal GOE is at a high level, the scanning signal Gk is at a low level (see the row indicated by reference numeral Z5).
  • the row indicated by the reference sign Z2 in FIG. 13 indicates the logical value of each signal when the pulse width of the start pulse signal SPi is substantially the width corresponding to one horizontal scanning period (1H).
  • the rows indicated by reference signs Z3, Z4, and Z5 in FIG. 13 show the logical values of the respective signals when the pulse width of the start pulse signal SPi is a width corresponding to a period of approximately two horizontal scanning periods (2H) or more. Show. That is, when writing (normal) pixel data is performed, the scanning signal Gk is high during a period in which the gate clock signal GCK is low in the period in which the output signal Qk is high. Become a level. Further, when black insertion (black voltage application) is performed, the scanning signal Gk is generated during the period in which the gate output control signal GOE is in the low level in the period in which the output signal Qk is in the high level. Become high level.
  • FIG. 1 and FIG. 14 are signal waveform diagrams for explaining the operation in the present embodiment.
  • 1A to 1M show output signals corresponding to the gate start pulse signal GSP, the gate clock signal GCK, and the scanning signal G (1) (from the first stage of the shift register 40 of the gate driver IC chip 411).
  • Output signal) Q1 output signal Qw corresponding to scanning signal G (v), polarity control signal REV, gate output control signal GOE, scanning signal G (1), scanning signal G (2), scanning signal G (v),
  • the waveforms of the scanning signal G (v + 1), the latch strobe signal LS, the short circuit control signal Csh, and the data signal S (i) applied to the i-th source bus line are shown.
  • 14A to 14G show the gate clock signal GCK, the output signal Q1, the polarity control signal REV, the gate output control signal GOE, and the scanning signal G in the period from the time ts to the time te in FIG. (1)
  • Detailed waveforms of the latch strobe signal LS and the short circuit control signal Csh are shown.
  • the fourth black voltage for the scanning signal G (v) applied to the v-th gate bus line in the period immediately after the switching timing of the frame period (the period from the time point ta to the time point tb). It is assumed that the applied pulse Pb has been generated conventionally. Further, it is assumed that the scanning signal G (v) is generated based on the output signal Qw.
  • the display control circuit 200 gate-starts a signal that becomes a high level only during a period Tspw corresponding to the pixel data write pulse Pw and a period Tspbw corresponding to the four black voltage application pulses Pb.
  • a gate clock signal GCK that is at a high level only for a predetermined period is generated every horizontal scanning period (1H).
  • the output signal Q1 includes one pulse Pqw corresponding to the pixel data write pulse Pw and one pulse Pqbw corresponding to the four black voltage application pulses Pb in each frame period.
  • the pulse Pqw and the pulse Pqbw are separated by approximately (2/3) frame period.
  • Such two pulses Pqw and Pqbw are sequentially transferred to the coupled shift register in the gate driver 400 based on the pulse of the gate clock signal GCK. Accordingly, signals having the same waveform as that shown in FIG. 1C are sequentially shifted from each stage of the combined shift register by one horizontal scanning period (1H).
  • an output signal Qw having a waveform as shown in FIG. 1D is output as a signal corresponding to the scanning signal G (v).
  • the period Tspw corresponds to the first pulse width
  • the period Tspbw corresponds to the second pulse width.
  • the display control circuit 200 generates a gate output control signal (pre-adjustment gate output control signal) GOEpre for controlling the operation of the gate driver 400.
  • the gate output control signal GOEpre before adjustment is adjusted by the gate output control signal waveform adjustment circuit 500 based on the polarity control signal REV having a waveform as shown in FIG. .
  • the gate output control signal GOE having a waveform as shown in FIG. That is, the gate output control signal GOE is maintained at the high level during the period before and after the frame period is switched (the period from the time point ta to the time tb), and becomes the low level only for a predetermined period every other horizontal scanning period. Is input to the gate driver 400.
  • the scanning signals G1 to Gp to be applied to the gate bus lines are generated.
  • these scanning signals G1 to Gp are output at a high level during a period for writing (normal) pixel data, that is, during a period when the pulse Pqw is generated in the output signal Qk.
  • the gate clock signal GCK is at the high level.
  • the scanning signals G1 to Gp are output at a high level during the period for performing black insertion (application of black voltage), that is, during the period when the pulse Pqbw is generated in the output signal Qk.
  • the gate output control signal GOE is at a high level during the period when the gate output control signal GOE is at a low level. Accordingly, for example, scanning signals G (1), G (2), G (v), and G (v + 1) having waveforms as shown in FIGS. 1G to 1J are transferred from the gate driver 400 to the gate bus line. Is output.
  • the fourth black voltage application pulse for the scanning signal G (v), which has been generated conventionally, does not occur ( (See FIG. 1 (I)). Further, during the period, the third black voltage application pulse (see FIG. 1 (J)) for the scanning signal G (v + 1) and the second black voltage for the scanning signal G (v + 2) (not shown). Neither the applied pulse nor the first black voltage applied pulse for the scanning signal G (v + 3) (not shown) occurs.
  • the short circuit control signal generation unit 304 of the source driver 300 based on the polarity control signal REV having a waveform as shown in FIG. 1E and the latch strobe signal LS having a waveform as shown in FIG. As described above, the short circuit control signal Csh is generated. Thereby, the waveform of the short circuit control signal Csh becomes as shown in FIG. Since the short circuit between adjacent source bus lines is performed based on the short circuit control signal Csh, the waveform of the data signal S (i) applied to the i-th source bus line SLi is shown in FIG. As shown. As can be seen from FIG. 1M, charge sharing is not performed in the period immediately after the frame period is switched (period from the time point ta to the time point tb), and the black voltage is not applied to the source bus lines SL1 to SLn. Not applied.
  • FIG. 15 is a signal waveform diagram in the present embodiment
  • FIG. 19 is a signal waveform diagram in the conventional example.
  • the gate output control signal GOE is set to the low level as shown in FIG. 19B in the period immediately after the frame period is switched (the period from the time point ta to the time point tb). For this reason, during the period, the scanning signal G (v) as shown in FIG. 19C is used even though the source bus line voltage is not black as shown in FIG. 19D.
  • the black voltage application pulse Pb for was generated. As a result, in the pixel formation portion where the black voltage is to be written, the luminance is increased as shown in FIG.
  • the gate output control signal GOE is maintained at the high level as shown in FIG. 15B in the period immediately after the frame period is switched (period from the time point ta to the time point tb).
  • the black voltage application pulse Pb for the scanning signal G (v) does not occur during the period as shown in FIG.
  • writing based on the data signal S (i) is not performed in the pixel formation portion where the black voltage is to be written.
  • the luminance in the pixel formation portion arranged in the v row and the i column is maintained at a luminance close to the black level.
  • the occurrence of horizontal stripes on the screen caused by the fact that the polarity of the polarity control signal REV does not change in two consecutive horizontal scanning periods near the timing at which the frame period switches is prevented.
  • the gate start pulse signal GSP includes a pulse having a pulse width Tspbw corresponding to the four black voltage application pulses Pb. Therefore, at least three black voltage application pulses are generated for each scanning signal even if the black voltage application pulses that have conventionally occurred in the period immediately after the frame period is switched are not generated. As a result, the black voltage is written into the pixel capacitor in each pixel formation portion at least three times in each frame period. Therefore, writing of the black voltage to the pixel capacitor in each pixel formation portion does not become insufficient.
  • black voltage application pulses Pb are applied to each gate bus line GLj every frame period, but the number of black voltage application pulses Pb in one frame period is limited to four. It is not a thing.
  • the number of black voltage application pulses Pb can be arbitrarily set to Z as long as the display can be sufficiently black level by (Z-1) times of black voltage application. Note that the number of black voltage application pulses Pb in one frame period can be easily adjusted by changing the setting of the period Tspbw (see FIG. 1A) in the gate start pulse signal GSP.
  • the black voltage application pulse Pb is applied to each gate bus line GLj when the frame period elapses after the pixel data write pulse Pw is applied (2/3) (FIG. 3 ( D)), black insertion of about (1/3) frame period is performed for each frame period, but the black display period is not limited to (1/3) frame period. Note that if the black display period is lengthened, the effect of the impulse is increased and the display quality at the time of moving image display is improved, but the display luminance is lowered. For this reason, the black display period is set in consideration of the impulse effect and the display luminance.

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Abstract

　本発明は、黒挿入を行うことにより表示を擬似的にインパルス化している表示装置において、画面上への横筋の発生を防止することを目的とする。 　黒挿入を行うことにより表示を擬似的にインパルス化している表示装置において、ゲートドライバは、ゲート出力制御信号（ＧＯＥ）に基づいて、画素形成部に画素データを書き込むための画素データ書込パルス（Ｐｗ）と黒電圧を書き込むための黒電圧印加パルス（Ｐｂ）とを含む走査信号を各ゲートバスラインに印加する。ここで、連続する２水平走査期間において極性制御信号（ＲＥＶ）の極性が同じであるとき、ゲート出力制御信号（ＧＯＥ）はハイレベルで維持される。また、ゲート出力制御信号（ＧＯＥ）がハイレベルのときには、ゲートドライバは、いずれの走査信号についても黒電圧印加パルス（Ｐｂ）の発生を抑止する。

Description

表示装置ならびにその駆動回路および駆動方法
　本発明は、表示を擬似的にインパルス化する表示装置ならびにその駆動回路および駆動方法に関する。
　ＣＲＴ（Ｃａｔｈｏｄｅ　Ｒａｙ　Ｔｕｂｅ：陰極線管）のようなインパルス型の表示装置においては、個々の画素に着目すると、画像が表示される点灯期間と画像が表示されない消灯期間とが交互に繰り返される。例えば動画の表示が行われた場合にも、１画面分の画像の書き換えが行われる際に消灯期間が挿入されるため、人間の視覚に動いている物体の残像が生じることがない。このため、背景と物体とが明瞭に見分けられ、違和感なく動画が視認される。
　これに対し、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を使用した液晶表示装置のようなホールド型の表示装置では、個々の画素の輝度は各画素容量に保持される電圧によって決まり、画素容量における保持電圧は、一旦書き換えられると１フレーム期間維持される。このようにしてホールド型の表示装置では、画素データとして画素容量に保持すべき電圧は、一旦書き込まれると次に書き換えられるまで保持される。その結果、各フレームの画像は、その１フレーム前の画像と時間的に近接することになる。これにより、動画が表示される場合に、人間の視覚には動いている物体の残像が生じる。例えば図１６に示すように、動いている物体を表す画像ＯＩが尾を引くように残像ＡＩが生じる（以下、この残像を「尾引残像」という）。
　アクティブマトリクス型の液晶表示装置等のようなホールド型の表示装置では、動画表示の際に上述のような尾引残像が生じる。このため、主として動画表示が行われるテレビ等のディスプレイには従来よりインパルス型の表示装置が採用されるのが一般的である。ところが、近年、テレビ等のディスプレイについて軽量化や薄型化が強く要求されており、そのようなディスプレイについて軽量化や薄型化が容易な液晶表示装置のようなホールド型の表示装置の採用が急速に進んでいる。
　アクティブマトリクス型の液晶表示装置等のホールド型の表示装置において上述の尾引残像を改善する方法として、１フレーム期間中に黒表示を行う期間を挿入する（以下「黒挿入」という）等により表示を（擬似的に）インパルス化するという方法が知られている。また、消費電力を低減させるための方法として、画素容量の充電前にソースバスライン間を短絡させることによりソースバスライン間で電荷を共有させる（以下「チャージシェア」という）という方法が知られている（例えば、日本の特開２００７－１０２１３２号公報）。また、日本の特開２００７－１９２８６７号公報には、黒挿入を行うための構成にチャージシェアの構成を適用した液晶表示装置についての発明が開示されている。
　図１７は、黒挿入を行うための構成にチャージシェアの構成を適用した従来の液晶表示装置における信号波形図である。図１７（Ａ）～（Ｅ）は、データ信号の極性を制御するための極性制御信号ＲＥＶ、ソースバスライン間の短絡の制御を行うための短絡制御信号Ｃｓｈ、ｉ列目のソースバスラインに印加されるデータ信号Ｓ（ｉ）、ｊ行目のゲートバスラインに印加される走査信号Ｇ（ｊ）、およびｊ行ｉ列に配置された画素形成部における輝度の波形をそれぞれ示している。この液晶表示装置においては、短絡制御信号Ｃｓｈの論理レベルがハイレベルになっている期間に、隣接するソースバスライン間が短絡される。これにより、当該期間には、図１７（Ｃ）に示すように、データ信号Ｓ（ｉ）の値すなわちｉ列目のソースバスラインの電圧は黒表示に相当する電圧（以下、単に「黒電圧」ともいう）となる。また、図１７（Ｄ）に示す走査信号Ｇ（ｊ）の波形に着目すると、時点ｔ１から時点ｔ２までの期間に、画素データを書き込むためのパルス（以下、「画素データ書込パルス」という。）Ｐｗが発生している。これにより、時点ｔ２には、ｊ行ｉ列に配置された画素形成部における輝度はデータ信号Ｓ（ｉ）の値に応じた輝度となる。そして、時点ｔ２から（２／３）フレーム期間経過後の時点ｔ３から時点ｔ４までの期間に、黒挿入を行うためのパルス（以下、「黒電圧印加パルス」という。）Ｐｂが４回発生している。ここで、黒電圧印加パルスＰｂが発生している期間には、図１７（Ｃ）に示すように、ソースバスラインの電圧は黒電圧になっている。その結果、黒電圧印加パルスＰｂが発生する毎に、ｊ行ｉ列に配置された画素形成部における輝度は図１７（Ｅ）に示すように低下する（黒レベルに近づく）。このようにして、各フレーム期間中に黒表示を行う期間が挿入され、液晶表示装置における動画表示の際の表示品位の改善が行われている。
日本の特開２００７－１０２１３２号公報 日本の特開２００７－１９２８６７号公報
　ところが、上述のような液晶表示装置において、画面上に図１８に示すような横筋（ゲートバスラインの延びる方向に生じる線）が視認されることがある。これについて図１９を参照しつつ以下に説明する。従来より、消費電力低減のためにチャージシェア方式を採用している液晶表示装置においては、ソースバスラインに印加されるデータ信号の極性が連続する２水平走査期間（「先行水平走査期間」および「後続水平走査期間」とする）で同じであるとき、後続水平走査期間には隣接ソースバスライン間は短絡されないように構成されている。この理由は、データ信号の極性に変化がないときには、ソースバスラインに蓄積された電荷を取り除く必要がなく、一旦（ソースバスラインの電圧を）黒電圧にしてから書き込みを行う構成にするとかえって消費電力が高くなるからである。ところで、表示装置によっては、図１９（Ａ）に示すように、フレーム期間が切り替わるタイミング（時点ｔａ）付近の連続する２水平走査期間において、データ信号の極性を制御するための極性制御信号ＲＥＶの極性が同じになることがある。例えば、１ライン反転駆動を採用する液晶表示装置において１フレーム期間（垂直ブランキング期間も含む）中の水平走査期間の数が偶数である場合には、先行するフレーム期間（第ｎフレーム）の最後の水平走査期間と後続のフレーム期間（第（ｎ＋１）フレーム）の最初の水平走査期間とで極性制御信号ＲＥＶの極性は同じにされる。このような表示装置においては、フレーム期間が切り替わった直後の期間（例えば図１９の時点ｔａから時点ｔｂまでの期間）には、隣接ソースバスライン間の短絡は行われない。従って、当該期間には、図１９（Ｄ）に示すようにソースバスラインの電圧は黒電圧とはならない。ところが、図１９（Ｃ）に示すように、当該期間に黒電圧印加パルスＰｂを生ずる走査信号もある（ここでは、ｖ行目のゲートバスラインに印加される走査信号Ｇ（ｖ）に４個目の黒電圧印加パルスＰｂが発生するものとしている）。これにより、ｖ行ｉ列に配置された画素形成部における輝度は、図１９（Ｅ）に示すように、時点ｔａ以降にデータ信号Ｓ（ｉ）の値に応じて上昇する。その結果、ｖ行目に配置された画素形成部についてのみ充分な黒表示が行われず、画面上（表示部）に図１８に示すような横筋が視認される。なお、上述の走査信号については、表示制御回路で生成される信号であって図１９（Ｂ）に示すような波形の信号であるゲート出力制御信号ＧＯＥ等に基づいて、ゲートドライバで生成されている。
　そこで本発明は、黒挿入を行うことにより表示を擬似的にインパルス化している表示装置において、画面上への横筋の発生を防止することを目的とする。
　本発明の第１の局面は、アクティブマトリクス型の表示装置であって、
　表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ信号線と、
　前記複数のデータ信号線と交差する複数の走査信号線と、
　前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部であって、それぞれは対応する交差点を通過する走査信号線が選択されているときに当該対応する交差点を通過するデータ信号線の電圧を画素値として取り込む複数の画素形成部と、
　１水平走査期間毎に発生するパルスを含むラッチ信号と各データ信号の極性を決定するための極性制御信号とを受け取り、前記ラッチ信号のパルスの立ち上がりまたは立ち下がり時点における前記極性制御信号の論理レベルに基づいて、各データ信号の極性が各フレーム期間内で所定周期毎に反転するように、前記複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
　前記データ信号線駆動回路の内部または外部に設けられ、前記ラッチ信号と前記極性制御信号とに基づき、前記複数のデータ信号の極性が反転する時に所定の黒電圧挿入期間だけ前記複数のデータ信号線の電圧を黒表示に相当する電圧とする黒電圧挿入回路と、
　前記ラッチ信号のパルスの立ち上がりおよび立ち下がりのタイミングにほぼ同期して第１の論理レベルと第２の論理レベルとの間で変化する所定の出力制御信号に基づいて各走査信号線を選択状態にする走査信号線駆動回路と、
　前記出力制御信号を生成するための出力制御信号生成回路と
を備え、
　各走査信号線の選択状態には、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための選択状態である第１の選択状態と、各画素形成部に前記黒表示に相当する電圧を取り込ませるための選択状態である第２の選択状態とが含まれ、
　前記出力制御信号生成回路は、先行水平走査期間と後続水平走査期間とからなる連続する任意の２水平走査期間において、前記先行水平走査期間における前記極性制御信号の論理レベルと前記後続水平走査期間における前記極性制御信号の論理レベルとが同じであれば、前記後続水平走査期間には前記出力制御信号を第１の論理レベルで維持し、
　前記走査信号線駆動回路は、
　　各走査信号線を各フレーム期間において少なくとも１回は第１の選択状態とし、かつ、各走査信号線を各フレーム期間において複数回だけ第２の選択状態とし、
　　前記出力制御信号が第１の論理レベルであれば、前記複数の走査信号線のいずれについても第２の選択状態とはしないことを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記データ信号線駆動回路は、互いに隣接するデータ信号線にそれぞれ印加されるデータ信号の極性が互いに異なるように、前記複数のデータ信号を前記複数のデータ信号線に印加し、
　前記黒電圧挿入回路は、前記互いに隣接するデータ信号線を短絡させることにより、前記複数のデータ信号線の電圧を黒表示に相当する電圧とすることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記走査信号線駆動回路は、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための期間に相当する第１のパルス幅を有する第１パルスと各画素形成部に前記黒表示に相当する電圧を取り込ませるための期間に相当する第２のパルス幅を有する第２パルスとを含むスタートパルス信号を受け取り、前記スタートパルス信号の第２パルスと前記出力制御信号とに基づいて各走査信号線を第２の選択状態とし、
　前記第２のパルス幅は、少なくとも４水平走査期間に相当する期間であることを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記走査信号線駆動回路は、１水平走査期間毎に発生するパルスを含むクロック信号を更に受け取り、前記スタートパルス信号の第１パルスと前記クロック信号のパルスとに基づいて各走査信号線を第１の選択状態とすることを特徴とする。
　本発明の第５の局面は、表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部であって、それぞれは対応する交差点を通過する走査信号線が選択されているときに当該対応する交差点を通過するデータ信号線の電圧を画素値として取り込む複数の画素形成部とを備えたアクティブマトリクス型の表示装置の駆動回路であって、
　１水平走査期間毎に発生するパルスを含むラッチ信号と各データ信号の極性を決定するための極性制御信号とを受け取り、前記ラッチ信号のパルスの立ち上がりまたは立ち下がり時点における前記極性制御信号の論理レベルに基づいて、各データ信号の極性が各フレーム期間内で所定周期毎に反転するように、前記複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
　前記データ信号線駆動回路の内部または外部に設けられ、前記ラッチ信号と前記極性制御信号とに基づき、前記複数のデータ信号の極性が反転する時に所定の黒電圧挿入期間だけ前記複数のデータ信号線の電圧を黒表示に相当する電圧とする黒電圧挿入回路と、
　前記ラッチ信号のパルスの立ち上がりおよび立ち下がりのタイミングにほぼ同期して第１の論理レベルと第２の論理レベルとの間で変化する所定の出力制御信号に基づいて各走査信号線を選択状態にする走査信号線駆動回路と、
　前記出力制御信号を生成するための出力制御信号生成回路と
を備え、
　各走査信号線の選択状態には、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための選択状態である第１の選択状態と、各画素形成部に前記黒表示に相当する電圧を取り込ませるための選択状態である第２の選択状態とが含まれ、
　前記出力制御信号生成回路は、先行水平走査期間と後続水平走査期間とからなる連続する任意の２水平走査期間において、前記先行水平走査期間における前記極性制御信号の論理レベルと前記後続水平走査期間における前記極性制御信号の論理レベルとが同じであれば、前記後続水平走査期間には前記出力制御信号を第１の論理レベルで維持し、
　前記走査信号線駆動回路は、
　　各走査信号線を各フレーム期間において少なくとも１回は第１の選択状態とし、かつ、各走査信号線を各フレーム期間において複数回だけ第２の選択状態とし、
　　前記出力制御信号が第１の論理レベルであれば、前記複数の走査信号線のいずれについても第２の選択状態とはしないことを特徴とする。
　また、本発明の第５の局面において実施形態および図面を参照することにより把握される変形例が、課題を解決するための手段として考えられる。
　本発明の第９の局面は、表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部であって、それぞれは対応する交差点を通過する走査信号線が選択されているときに当該対応する交差点を通過するデータ信号線の電圧を画素値として取り込む複数の画素形成部とを備えたアクティブマトリクス型の表示装置の駆動方法であって、
　１水平走査期間毎に発生するパルスを含むラッチ信号と各データ信号の極性を決定するための極性制御信号とを受け取り、前記ラッチ信号のパルスの立ち上がりまたは立ち下がり時点における前記極性制御信号の論理レベルに基づいて、各データ信号の極性が各フレーム期間内で所定周期毎に反転するように、前記複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動ステップと、
　前記ラッチ信号と前記極性制御信号とに基づき、前記複数のデータ信号の極性が反転する時に所定の黒電圧挿入期間だけ前記複数のデータ信号線の電圧を黒表示に相当する電圧とする黒電圧挿入ステップと、
　前記ラッチ信号のパルスの立ち上がりおよび立ち下がりのタイミングにほぼ同期して第１の論理レベルと第２の論理レベルとの間で変化する所定の出力制御信号に基づいて各走査信号線を選択状態にする走査信号線駆動ステップと、
　前記出力制御信号を生成するための出力制御信号生成ステップと
を備え、
　各走査信号線の選択状態には、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための選択状態である第１の選択状態と、各画素形成部に前記黒表示に相当する電圧を取り込ませるための選択状態である第２の選択状態とが含まれ、
　前記出力制御信号生成ステップでは、先行水平走査期間と後続水平走査期間とからなる連続する任意の２水平走査期間において、前記先行水平走査期間における前記極性制御信号の論理レベルと前記後続水平走査期間における前記極性制御信号の論理レベルとが同じであれば、前記後続水平走査期間には前記出力制御信号が第１の論理レベルで維持され、
　前記走査信号線駆動ステップでは、
　　各走査信号線は各フレーム期間において少なくとも１回は第１の選択状態とされ、かつ、各走査信号線は各フレーム期間において複数回だけ第２の選択状態とされ、
　　前記出力制御信号が第１の論理レベルであれば、前記複数の走査信号線のいずれについても第２の選択状態とはされないことを特徴とする。
　また、本発明の第９の局面において実施形態および図面を参照することにより把握される変形例が、課題を解決するための手段として考えられる。
　本発明の第１の局面によれば、各表示ラインでは、本来の画像表示のための書き込みと黒挿入のための書き込みとが行われる。データ信号線に与えられるデータ信号の極性は極性制御信号に基づいて決定されるところ、当該データ信号の極性が反転する際に、データ信号線への黒電圧の印加が行われる。一方、データ信号の極性が反転しないとき、すなわち、極性制御信号の論理レベルが２水平走査期間続けて同じであるときには、データ信号線の電圧は黒電圧以外の電圧（本来の画像表示のための電圧）で維持される。出力制御信号生成回路は、極性制御信号の論理レベルが２水平走査期間続けて同じであれば、出力制御信号の論理レベルを第１の論理レベルで維持する。また、走査信号線駆動回路は、出力制御信号の論理レベルが第１の論理レベルであれば、いずれの走査信号線についても黒挿入のための選択状態とはしない。このため、極性制御信号の論理レベルが２水平走査期間続けて同じであるときには、いずれの走査信号線についても黒挿入のための選択状態とはならない。これにより、例えばフレーム期間が切り替わる際に２水平走査期間続けてデータ信号の極性が同じになるようなときに、黒挿入のための書き込みが行われるべき画素形成部に、黒電圧以外の電圧の書き込みが行われることはない。以上より、画面上への横筋の発生を防止しつつ、表示の擬似的なインパルス化を行うことにより、動画像の表示性能を改善することができる。
　本発明の第２の局面によれば、チャージシェアの構成を適用して黒挿入を行っている表示装置において、本発明の第１の局面と同様、画面上への横筋の発生を防止しつつ、表示の擬似的なインパルス化を行うことにより、動画像の表示性能を改善することができる。
　本発明の第３の局面によれば、黒挿入を行う期間に相当するスタートパルス信号の第２のパルス幅は、少なくとも４水平走査期間に相当する。このため、例えばフレーム期間が切り替わる際に黒挿入のための書き込みが行われなくても、各画素形成部につき少なくとも３回は黒挿入のための書き込みが行われる。これにより、各画素形成部への充分な黒挿入を確保しつつ、画面上への横筋の発生が防止される。
　本発明の第４の局面によれば、黒挿入率を任意の割合に出来、かつ、本発明の第３の局面と同様、各画素形成部への充分な黒挿入を確保しつつ、画面上への横筋の発生が防止される。
Ａ－Ｍは、本発明の一実施形態に係る液晶表示装置における作用を説明するための信号波形図である。 上記実施形態における液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。 Ａ－Ｄは、上記実施形態における信号波形図である。 上記実施形態において、ソースドライバの構成を示すブロック図である。 上記実施形態において、短絡制御信号生成部の構成を示す論理回路図である。 Ａ－Ｅは、上記実施形態において、短絡制御信号生成部の動作を説明するための信号波形図である。 上記実施形態において、ソース出力部の構成を示す回路図である。 上記実施形態において、ゲート出力制御信号波形調整回路の構成を示す論理回路図である。 Ａ－Ｆは、上記実施形態において、ゲート出力制御信号波形調整回路の動作を説明するための信号波形図である。 上記実施形態において、ゲートドライバの構成を示すブロック図である。 上記実施形態において、ゲートドライバ用ＩＣチップの構成を示す図である。 Ａ－Ｈは、上記実施形態において、ゲートドライバ用ＩＣチップ内のシフトレジスタからの出力信号について説明するための信号波形図である。 上記実施形態において、シフトレジスタのｋ段目からの出力信号に基づいて出力される走査信号について説明するための図である。 Ａ－Ｇは、上記実施形態における作用を説明するための信号波形図である。 Ａ－Ｅは、上記実施形態における効果を説明するための信号波形図である。 従来例の動画表示における課題を説明するための図である。 Ａ－Ｅは、黒挿入を行うための構成にチャージシェアの構成を適用した従来の液晶表示装置における信号波形図である。 従来例において、表示部に生じる横筋について説明するための図である。 Ａ－Ｅは、従来例において、横筋の発生について説明するための信号波形図である。
符号の説明
　１０…ＴＦＴ（スイッチング素子）
　３７，５１…Ｄフリップフロップ回路
　３８，５２…ＸＯＲ回路
　３９，４３，４４，４６…ＡＮＤ回路
　４０…シフトレジスタ
　４２，４５，５３…ＯＲ回路
　４７…ゲート出力部
　１００…表示部
　２００…表示制御回路
　３００…ソースドライバ（データ信号線駆動回路）
　３０２…データ信号生成部
　３０４…短絡制御信号生成部
　３０６…ソース出力部
　４００…ゲートドライバ（走査信号線駆動回路）
　４１１～４１ｑ…ゲートドライバ用ＩＣチップ
　ＳＬｉ…ソースバスライン（データ信号線）（ｉ＝１～ｎ）
　ＧＬｊ…ゲートバスライン（走査信号線）（ｊ＝１～ｍ）
　ＤＡ…デジタル画像信号
　ＳＳＰ…ソーススタートパルス信号
　ＳＣＫ…ソースクロック信号
　ＧＳＰ…ゲートスタートパルス信号
　ＧＣＫ…ゲートクロック信号
　Ｃｓｈ…短絡制御信号
　ＧＯＥ…ゲート出力制御信号
　ＧＯＥｐｒｅ…調整前ゲート出力制御信号
　Ｑｋ…シフトレジスタからの出力信号（ｋ＝１～ｐ）
　Ｓ（ｉ）…データ信号（ｉ＝１～ｎ）
　Ｇ（ｊ）…走査信号（ｊ＝１～ｍ）
　Ｐｗ…画素データ書込パルス
　Ｐｂ…黒電圧印加パルス
　以下、添付図面を参照して本発明の一実施形態について説明する。
＜１．全体の構成および動作の概要＞
　図２は、本実施形態に係る液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。この液晶表示装置は、データ信号線駆動回路としてのソースドライバ３００と、走査信号線駆動回路としてのゲートドライバ４００と、アクティブマトリクス型の表示部１００と、ソースドライバ３００およびゲートドライバ４００を制御するための表示制御回路２００と、ゲートドライバ４００の動作を制御するゲート出力制御信号の波形を調整するためのゲート出力制御信号波形調整回路５００とを備えている。
　上記液晶表示装置における表示部１００は、複数本（ｍ本）の走査信号線としてのゲートバスラインＧＬ１～ＧＬｍと、それらのゲートバスラインＧＬ１～ＧＬｍのそれぞれと交差する複数本（ｎ本）のデータ信号線としてのソースバスラインＳＬ１～ＳＬｎと、それらのゲートバスラインＧＬ１～ＧＬｍとソースバスラインＳＬ１～ＳＬｎとの交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素形成部とを含んでいる。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインＧＬｊにゲート端子が接続される共に当該交差点を通過するソースバスラインＳＬｉにソース端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により画素容量Ｃｐが構成される。なお通常、画素容量に確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
　各画素形成部における画素電極には、後述のように動作するソースドライバ３００およびゲートドライバ４００により、表示すべき画像に応じた電位が与えられる。また、共通電極Ｅｃには、所定の電源回路から所定電位が与えられる。これにより、画素電極と共通電極Ｅｃとの間の電位差に応じた電圧が液晶に印加され、この電圧印加によって液晶層に対する光の透過量が制御されることで画像表示が行われる。ただし、液晶層への電圧印加によって光の透過量を制御するためには偏光板が使用され、本実施形態における液晶表示装置では、ノーマリーブラックとなるように偏光板が配置されているものとする。
　表示制御回路２００は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取り、それらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，およびＤｃに基づき、上記デジタルビデオ信号Ｄｖに相当するデジタル画像信号ＤＡと、表示部１００における画像表示のタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号（ラッチ信号）ＬＳ、極性制御信号ＲＥＶ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、およびゲート出力制御信号ＧＯＥｐｒｅとを生成し出力する。なお、この表示制御回路２００から出力されるゲート出力制御信号ＧＯＥｐｒｅについては後述するように波形の調整が施されるので、当該信号ＧＯＥｐｒｅのことを以下「調整前ゲート出力制御信号」ともいう。
　表示制御回路２００において生成された上述の信号のうち、デジタル画像信号ＤＡとソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとラッチストローブ信号ＬＳとは、ソースドライバ３００に入力され、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとは、ゲートドライバ４００に入力され、極性制御信号ＲＥＶは、ソースドライバ３００とゲート出力制御信号波形調整回路５００とに入力され、調整前ゲート出力制御信号ＧＯＥｐｒｅは、ゲート出力制御信号波形調整回路５００に入力される。
　ゲート出力制御信号波形調整回路５００は、表示制御回路２００から出力された調整前ゲート出力制御信号ＧＯＥｐｒｅを受け取り、当該信号ＧＯＥｐｒｅの波形に調整（変形）を施した信号をゲートドライバ４００に与えるべきゲート出力制御信号ＧＯＥとして出力する。なお、本実施形態においては、このゲート出力制御信号波形調整回路５００によって出力制御信号生成回路が実現されている。
　ソースドライバ３００は、デジタル画像信号ＤＡとソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとラッチストローブ信号ＬＳと極性制御信号ＲＥＶとに基づき、デジタル画像信号ＤＡの表す画像の各ラインについての画素値に相当するアナログ電圧として、データ信号Ｓ（１）～Ｓ（ｎ）を１水平走査期間毎に順次生成する。そして、ソースドライバ３００は、これらのデータ信号Ｓ（１）～Ｓ（ｎ）をソースバスラインＳＬ１～ＳＬｎにそれぞれ印加する。本実施形態におけるソースドライバ３００は、液晶層への印加電圧の極性が１フレーム期間毎に反転されると共に各フレーム内において１ゲートバスライン毎かつ１ソースバスライン毎にも反転されるようにデータ信号Ｓ（１）～Ｓ（ｎ）が出力される駆動方式すなわちドット反転駆動方式が採用されている。したがって、ソースドライバ３００は、ソースバスラインＳＬ１～ＳＬｎへの印加電圧の極性をソースバスライン毎に反転させ、かつ、各ソースバスラインＳＬｉに印加されるデータ信号Ｓ（ｉ）の電圧極性を１水平走査期間毎に反転させる（図３（Ｃ）参照）。
　ゲートドライバ４００は、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとゲート出力制御信号ＧＯＥとに基づき、各データ信号Ｓ（１）～Ｓ（ｎ）を各画素形成部の画素容量に書き込むために、各フレーム期間（各垂直走査期間）においてゲートバスラインＧＬ１～ＧＬｍをほぼ１水平走査期間ずつ順次に選択すると共に、黒挿入を行うために、データ信号Ｓ（ｉ）の極性反転時に所定期間だけゲートバスラインＧＬｊを選択する（ｊ＝１～ｍ）。詳しくは、図３（Ｄ）に示すように、１フレーム期間（１Ｖ）中に、各走査信号Ｇ（ｊ）につき１個の画素データ書込パルスＰｗと１水平走査期間（１Ｈ）の間隔で続いて現れる４個の黒電圧印加パルスＰｂとが生じる。画素データ書込パルスＰｗと当該画素データ書込パルスＰｗの後に最初に現れる黒電圧印加パルスＰｂとの間は（２／３）フレーム期間となっている。本実施形態においては、画素データ書込パルスＰｗを生じている走査信号の印加がなされているゲートバスラインの状態が第１の選択状態に相当し、黒電圧印加パルスＰｂを生じている走査信号の印加がなされているゲートバスラインの状態が第２の選択状態に相当する。
　なお、以下においては、フレーム期間が切り替わるタイミング（第ｎフレームから第（ｎ＋１）フレームに切り替わるタイミング）付近の連続する２水平走査期間において上述の極性制御信号ＲＥＶの極性が同じになる（例えば、２水平走査期間続けてマイナス極性になる）ことがあるものとして説明する。また、ｖ行目のゲートバスラインＧＬｖに印加される走査信号Ｇ（ｖ）についての４個目の黒電圧印加パルスＰｂの生成されるべき期間がフレーム期間の切り替わるタイミング直後の期間に該当するものとして説明する。
＜２．ソースドライバの構成および動作＞
　図４は、本実施形態におけるソースドライバ３００の構成を示すブロック図である。このソースドライバ３００は、データ信号生成部３０２と短絡制御信号生成部３０４とソース出力部３０６とによって構成されている。データ信号生成部３０２は、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、および極性制御信号ＲＥＶに基づき、デジタル画像信号ＤＡから、ソースバスラインＳＬ１～ＳＬｎにそれぞれ対応するアナログ電圧信号ｄ（１）～ｄ（ｎ）を生成する。なお、このデータ信号生成部３０２の構成については、従来のソースドライバと同様であるので説明を省略する。
　短絡制御信号生成部３０４は、ラッチストローブ信号ＬＳと極性制御信号ＲＥＶとに基づいて、隣接ソースバスライン間を短絡させるか否かを制御するための短絡制御信号Ｃｓｈを生成し、それを出力する。ソース出力部３０６は、デジタル画像信号ＤＡに基づき生成されたアナログ電圧信号ｄ（１）～ｄ（ｎ）を受け取り、これらのアナログ電圧信号ｄ（１）～ｄ（ｎ）をインピーダンス変換することによって、ソースバスラインＳＬ１～ＳＬｎで伝達すべきデータ信号Ｓ（１）～Ｓ（ｎ）を生成し、それらを出力する。また、ソース出力部３０６では、消費電力の低減のために、短絡制御信号Ｃｓｈに基づいてチャージシェアが行われる。なお、本実施形態においては、短絡制御信号生成部３０４とソース出力部３０６とによって黒電圧挿入回路が実現されている。以下、短絡制御信号生成部３０４の構成と動作およびソース出力部３０６の構成と動作について詳しく説明する。
　図５は、短絡制御信号生成部３０４の構成を示す論理回路図である。また、図６は、短絡制御信号生成部３０４の動作を説明するための信号波形図である。この短絡制御信号生成部３０４は、Ｄフリップフロップ回路３７とＸＯＲ回路３８とＡＮＤ回路３９とによって構成されている。Ｄフリップフロップ回路３７のＤ入力端子には、図６（Ａ）に示すような波形の極性制御信号ＲＥＶが入力され、クロック入力端子には、図６（Ｂ）に示すような波形のラッチストローブ信号ＬＳが入力される。Ｄフリップフロップ回路３７のＱ出力端子からはラッチストローブ信号ＬＳの立ち下がり時点における極性制御信号ＲＥＶの論理値を示す信号が出力される。このため、Ｄフリップフロップ回路３７のＱ出力端子からは、図６（Ｃ）に示すような波形の出力信号が出力される。ＸＯＲ回路３８は、極性制御信号ＲＥＶとＤフリップフロップ回路３７のＱ出力端子からの出力信号との排他的論理和を示す信号を出力する。従って、ＸＯＲ回路３８からは図６（Ｄ）に示すような波形の信号が出力される。ＡＮＤ回路３９は、ＸＯＲ回路３８からの出力信号とラッチストローブ信号ＬＳとの論理積を示す信号を短絡制御信号Ｃｓｈとして出力する。従って、ＡＮＤ回路３９からは図６（Ｅ）に示すような波形の短絡制御信号Ｃｓｈが出力される。そして、この短絡制御信号Ｃｓｈは、図７に示すソース出力部３０６に与えられる。
　図７は、ソース出力部３０６の構成を示す回路図である。このソース出力部３０６は、アナログ電圧信号ｄ（１）～ｄ（ｎ）をインピーダンス変換してデータ信号Ｓ（１）～Ｓ（ｎ）を生成するための電圧ホロワとしてｎ個の出力バッファ３１を有している。各バッファ３１の出力端子にはスイッチング素子としての第１のＭＯＳトランジスタＳＷａが接続され、各バッファ３１からのデータ信号Ｓ（ｉ）は第１のＭＯＳトランジスタＳＷａを介してソースドライバ３００の出力端子から出力される（ｉ＝１，２，…，ｎ）。また、ソースドライバ３００の隣接する出力端子間は、スイッチング素子としての第２のＭＯＳトランジスタＳＷｂによって接続されている（これにより隣接ソースバスライン間が第２のＭＯＳトランジスタＳＷｂによって接続されることになる）。そして、これらの出力端子間の第２のＭＯＳトランジスタＳＷｂのゲート端子には、短絡制御信号Ｃｓｈが与えられ、各バッファ３１の出力端子に接続された第１のＭＯＳトランジスタＳＷａのゲート端子には、インバータ３３の出力信号すなわち短絡制御信号Ｃｓｈの論理反転信号が与えられる。
　したがって、短絡制御信号Ｃｓｈがローレベルのときには、第１のＭＯＳトランジスタＳＷａがオンし（導通状態となり）、第２のＭＯＳトランジスタＳＷｂがオフする（遮断状態となる）ので、各バッファ３１からのデータ信号は、第１のＭＯＳトランジスタＳＷａを介してソースドライバ３００から出力される。一方、短絡制御信号Ｃｓｈがハイレベルのときには、第１のＭＯＳトランジスタＳＷａがオフし（遮断状態となり）、第２のＭＯＳトランジスタＳＷｂがオンする（導通状態となる）ので、各バッファ３１からのデータ信号は出力されず（すなわちデータ信号Ｓ（１）～Ｓ（ｎ）のソースバスラインＳＬ１～ＳＬｎへの印加は遮断され）、表示部１００における隣接ソースバスライン間が、第２のＭＯＳトランジスタＳＷｂを介して短絡される。
　ところで、本実施形態においては、図６（Ｅ）から把握されるように、フレーム期間が切り替わるタイミング直後の期間（時点ｔａから時点ｔｂまでの期間）には、短絡制御信号Ｃｓｈのパルスは生じていない。このように、フレーム期間が切り替わる際に極性制御信号ＲＥＶの極性が維持されるときには、短絡制御信号Ｃｓｈはローレベルで維持される。このため、フレーム期間が切り替わるタイミング直後の期間には、隣接ソースバスライン間の短絡は行われない。
　本実施形態におけるソースドライバ３００では、１水平走査期間（１Ｈ）毎に極性の反転するアナログ電圧信号ｄ（ｉ）がデータ信号生成部３０２で生成され（図３（Ａ）参照）、各アナログ電圧信号ｄ（ｉ）の極性の反転時に所定期間（１水平ブランキング期間程度の短い期間）Ｔｓｈだけハイレベルとなる短絡制御信号Ｃｓｈが短絡制御信号生成部３０４で生成される（以下、短絡制御信号Ｃｓｈがハイレベルとなる期間Ｔｓｈを「短絡期間」という）（図３（Ｂ）参照）。上述のように、短絡制御信号Ｃｓｈがローレベルのときには各アナログ電圧信号ｄ（ｉ）がデータ信号Ｓ（ｉ）として出力され、短絡制御信号Ｃｓｈがハイレベルのときには隣接ソースバスライン間が短絡される。そして本実施形態では、ドット反転駆動が採用されていることから隣接ソースバスラインの電圧は互いに逆極性であって、しかも、その絶対値はほぼ等しい。したがって、各データ信号Ｓ（ｉ）の値すなわち各ソースバスラインＳＬｉの電圧は、短絡期間Ｔｓｈにおいて、黒表示に相当する電圧となる。なお、このようにデータ信号の極性反転時に隣接ソースバスライン間を短絡させることで各ソースバスラインの電圧を黒電圧にほぼ等しくするという構成は、消費電力を低減するための手段として従来より提案されており、図７に示した構成に限定されるものではない。なお、本実施形態においては、上記短絡期間Ｔｓｈが黒電圧挿入期間に相当する。
＜３．ゲート出力制御信号波形調整回路の構成および動作＞
　図８は、ゲート出力制御信号波形調整回路５００の構成を示す論理回路図である。また、図９は、ゲート出力制御信号波形調整回路５００の動作を説明するための信号波形図である。このゲート出力制御信号波形調整回路５００は、Ｄフリップフロップ回路５１とＸＯＲ回路５２とＯＲ回路５３とによって構成されている。Ｄフリップフロップ回路５１のＤ入力端子には、図９（Ａ）に示すような波形の極性制御信号ＲＥＶが入力され、クロック入力端子には、図９（Ｂ）に示すような波形の調整前ゲート出力制御信号ＧＯＥｐｒｅが入力される。Ｄフリップフロップ回路５１のＱ出力端子からは調整前ゲート出力制御信号ＧＯＥｐｒｅの立ち上がり時点における極性制御信号ＲＥＶの論理値を示す信号が出力される。このため、Ｄフリップフロップ回路５１のＱ出力端子からは、図９（Ｃ）に示すような波形の信号が出力される。ＸＯＲ回路５２は、極性制御信号ＲＥＶとＤフリップフロップ回路５１のＱ出力端子からの出力信号との排他的論理和を示す信号を出力する。従って、ＸＯＲ回路５２からは図９（Ｄ）に示すような波形の信号が出力される。ＯＲ回路５３は、ＸＯＲ回路５２からの出力信号の論理反転信号すなわち図９（Ｅ）に示すような波形の信号と調整前ゲート出力制御信号ＧＯＥｐｒｅとの論理和を示す信号をゲート出力制御信号ＧＯＥとして出力する。従って、ＯＲ回路５３からは図９（Ｆ）に示すような波形のゲート出力制御信号ＧＯＥが出力される。そして、このゲート出力制御信号ＧＯＥは、ゲートドライバ４００に与えられる。
　ここで、図９（Ｂ）および図９（Ｆ）から把握されるように、調整前ゲート出力制御信号ＧＯＥｐｒｅについては、１水平走査期間毎に所定期間Ｔｘだけローレベル（第２の論理レベル）となっているが、（波形の調整後の）ゲート出力制御信号ＧＯＥについては、時点ｔａから時点ｔｂまでの期間にはハイレベル（第１の論理レベル）で維持されている。このように、フレーム期間が切り替わる際に極性制御信号ＲＥＶの極性が維持されるときには、ゲートドライバ４００に与えられるゲート出力制御信号ＧＯＥはハイレベルで維持される。そして、ゲートドライバ４００では、このような波形のゲート出力制御信号ＧＯＥに基づいて、後述するようにして各走査信号についての黒電圧印加パルスＰｂが生成される。
＜４．ゲートドライバの構成および動作＞
　図１０は、本実施形態におけるゲートドライバ４００の構成を示すブロック図である。このゲートドライバ４００は、シフトレジスタを含む複数個（ｑ個）の部分回路としてのゲートドライバ用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップ４１１，４１２，・・・，４１ｑからなる。
　各ゲートドライバ用ＩＣチップは、図１１に示すように、シフトレジスタ４０と、当該シフトレジスタ４０の各段に対応して設けられた第１のＯＲ回路４２、第１のＡＮＤ回路４３、第２のＡＮＤ回路４４、第２のＯＲ回路４５、および第３のＡＮＤ回路４６と、第３のＡＮＤ回路４６からの出力信号ｇ１～ｇｐに基づき走査信号Ｇ１～Ｇｐを出力するゲート出力部４７とを備えている。シフトレジスタ４０は、０段目から（ｐ＋１）段目までの（ｐ＋２）段で構成されている。なお、図１１において符号４９０で示す点線内に含まれている構成要素は、シフトレジスタ４０の１段目に対応して設けられている構成要素である。
　各ゲートドライバ用ＩＣチップは、ゲートクロック信号ＧＣＫ、ゲート出力制御信号ＧＯＥ、およびゲートスタートパルス信号ＧＳＰに基づくスタートパルス信号ＳＰｉを受け取る。シフトレジスタ４０にはスタートパルス信号ＳＰｉとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４０は、これらの信号ＳＰｉ、ＧＣＫに基づき、スタートパルス信号ＳＰｉに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタ４０からの出力信号Ｑ０～Ｑｐ＋１についてのパルスが生成される。
　ところで、本実施形態におけるゲートドライバ４００は、図１０に示すように、上記構成の複数（ｑ個）のゲートドライバ用ＩＣチップ４１１～４１ｑが縦続接続されることによって実現されている。すなわち、ゲートドライバ用ＩＣチップ４１１～４１ｑ内のシフトレジスタ４０が１つのシフトレジスタを形成するように（以下、このように縦続接続によって形成されるシフトレジスタを「結合シフトレジスタ」という）構成されている。但し、図１１に示すように、各ゲートドライバ用ＩＣチップ内のシフトレジスタの（ｐ－１）段目の出力端子が次のゲートドライバ用ＩＣチップ内のシフトレジスタの入力端（スタートパルス信号ＳＰｉの入力端子）に接続されている。このため、図１２に示すように、（縦続接続されたゲートドライバ用ＩＣチップのうちの）ｒ番目のゲートドライバ用ＩＣチップ内のシフトレジスタのｐ段目からの出力信号Ｑｐと（ｒ＋１）番目のゲートドライバ用ＩＣチップ内のシフトレジスタの０段目からの出力信号Ｑ０とは同じ波形となり、ｒ番目のゲートドライバ用ＩＣチップ内のシフトレジスタの（ｐ＋１）段目からの出力信号Ｑｐ＋１と（ｒ＋１）番目のゲートドライバ用ＩＣチップ内のシフトレジスタの１段目からの出力信号Ｑ１とは同じ波形となる。
　また、各ゲートドライバ用ＩＣチップのシフトレジスタ４０から出力される出力信号Ｑ０と出力信号Ｑｐ＋１とについては、対応する走査信号はゲート出力部４７から出力されない。なお、先頭のゲートドライバ用ＩＣチップ４１１内のシフトレジスタの入力端には、表示制御回路２００からゲートスタートパルス信号ＧＳＰが入力され、最後尾のゲートドライバ用ＩＣチップ４１ｑ内のシフトレジスタの（ｐ－１）段目の出力端子は外部と未接続となっている。
　次に、ゲートドライバ用ＩＣチップ内のシフトレジスタ４０とゲート出力部４７との間の詳しい回路構成について説明する。なお、以下においては、シフトレジスタ４０の各段に対応して設けられている構成要素のことを「各段の・・・」（例えば「各段の第１のＯＲ回路」）という。各段の第１のＯＲ回路４２は、シフトレジスタ４０の前段からの出力信号とシフトレジスタ４０の後段からの出力信号との論理和を示す信号を出力する。各段の第１のＡＮＤ回路４３は、ゲート出力制御信号ＧＯＥの論理反転信号と当該段の第１のＯＲ回路４２からの出力信号との論理積を示す信号を出力する。各段の第２のＡＮＤ回路４４は、ゲートクロック信号ＧＣＫの論理反転信号と当該段の第１のＯＲ回路４２からの出力信号の論理反転信号との論理積を示す信号を出力する。各段の第２のＯＲ回路４５は、当該段の第１のＡＮＤ回路４３からの出力信号と当該段の第２のＡＮＤ回路４４からの出力信号との論理和を示す信号を出力する。各段の第３のＡＮＤ回路４６は、当該段の第２のＯＲ回路４５からの出力信号とシフトレジスタ４０の当該段からの出力信号との論理積を示す信号を出力する。
　以上のようにゲートドライバ４００が構成されていることにより、各ゲートドライバ用ＩＣチップのゲート出力部４７からは以下に説明するような走査信号Ｇｋ（ｋ＝１～ｐ）が出力される。なお、走査信号Ｇｋの論理値については、次式（１）に示す論理式で表される。
Gk = ((((Qk-1 and Qk)  or (Qk and Qk+1)) and (not GOE))
  or  (((Qk-1 and Qk) nor (Qk and Qk+1)) and (not GCK)))
  and Qk　　　・・・（１）
　図１３は、各ゲートドライバ用ＩＣチップ内のシフトレジスタ４０のｋ段目からの出力信号Ｑｋに基づいて出力される走査信号Ｇｋについて説明するための図である。上式（１）から把握されるように、走査信号Ｇｋの論理レベルは、シフトレジスタ４０の（ｋ－１）段目からの出力信号Ｑｋ－１、ｋ段目からの出力信号Ｑｋ、（ｋ＋１）段目からの出力信号Ｑｋ＋１、ゲート出力制御信号ＧＯＥ、およびゲートクロック信号ＧＣＫの論理レベルに基づいて決定される。図１３には、上記各信号Ｑｋ－１、Ｑｋ、Ｑｋ＋１、ＧＯＥ、およびＧＣＫの論理レベルと走査信号Ｇｋの論理レベルとの対応関係を示している。なお、図１３において、「０」は論理レベルがローレベルであることを示し、「１」は論理レベルがハイレベルであることを示している。例えば、図１３において符号Ｚ１で示す行は、「出力信号Ｑｋ－１がローレベル」かつ「出力信号Ｑｋがローレベル」かつ「出力信号Ｑｋ＋１がハイレベル」かつ「ゲートクロック信号ＧＣＫがハイレベル」かつ「ゲート出力制御信号ＧＯＥがローレベル」であれば「走査信号Ｇｋはローレベルになる」ということを示している。
　図１３より、以下のことが把握される。出力信号Ｑｋがローレベルの時には、走査信号Ｇｋがハイレベルになることはない。「出力信号Ｑｋ－１がローレベル」かつ「出力信号Ｑｋがハイレベル」かつ「出力信号Ｑｋ＋１がローレベル」の時には、ゲートクロック信号ＧＣＫがローレベルであれば走査信号Ｇｋはハイレベルとなり、ゲートクロック信号ＧＣＫがハイレベルであれば走査信号Ｇｋはローレベルとなる（符号Ｚ２で示す行を参照）。「出力信号Ｑｋ－１がローレベル」かつ「出力信号Ｑｋがハイレベル」かつ「出力信号Ｑｋ＋１がハイレベル」の時には、ゲート出力制御信号ＧＯＥがローレベルであれば走査信号Ｇｋはハイレベルとなり、ゲート出力制御信号ＧＯＥがハイレベルであれば走査信号Ｇｋはローレベルとなる（符号Ｚ３で示す行を参照）。「出力信号Ｑｋ－１がハイレベル」かつ「出力信号Ｑｋがハイレベル」かつ「出力信号Ｑｋ＋１がローレベル」の時には、ゲート出力制御信号ＧＯＥがローレベルであれば走査信号Ｇｋはハイレベルとなり、ゲート出力制御信号ＧＯＥがハイレベルであれば走査信号Ｇｋはローレベルとなる（符号Ｚ４で示す行を参照）。「出力信号Ｑｋ－１がハイレベル」かつ「出力信号Ｑｋがハイレベル」かつ「出力信号Ｑｋ＋１がハイレベル」の時には、ゲート出力制御信号ＧＯＥがローレベルであれば走査信号Ｇｋはハイレベルとなり、ゲート出力制御信号ＧＯＥがハイレベルであれば走査信号Ｇｋはローレベルとなる（符号Ｚ５で示す行を参照）。
　ここで、図１３で符号Ｚ２で示す行は、スタートパルス信号ＳＰｉのパルス幅がほぼ１水平走査期間（１Ｈ）に相当する幅であるときの各信号の論理値を示している。また、図１３で符号Ｚ３、Ｚ４、およびＺ５で示す行は、スタートパルス信号ＳＰｉのパルス幅がほぼ２水平走査期間（２Ｈ）以上の期間に相当する幅であるときの各信号の論理値を示している。すなわち、（通常の）画素データの書き込みが行われる際には、出力信号Ｑｋがハイレベルになっている期間のうちのゲートクロック信号ＧＣＫがローレベルになっている期間に、走査信号Ｇｋはハイレベルとなる。また、黒挿入（黒電圧の印加）が行われる際には、出力信号Ｑｋがハイレベルになっている期間のうちのゲート出力制御信号ＧＯＥがローレベルになっている期間に、走査信号Ｇｋはハイレベルとなる。
＜５．作用および効果＞
　以下、本実施形態における作用および効果について説明する。図１および図１４は、本実施形態における作用を説明するための信号波形図である。図１（Ａ）～（Ｍ）は、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、走査信号Ｇ（１）に対応する出力信号（ゲートドライバ用ＩＣチップ４１１のシフトレジスタ４０の１段目からの出力信号）Ｑ１、走査信号Ｇ（ｖ）に対応する出力信号Ｑｗ、極性制御信号ＲＥＶ、ゲート出力制御信号ＧＯＥ、走査信号Ｇ（１）、走査信号Ｇ（２）、走査信号Ｇ（ｖ）、走査信号Ｇ（ｖ＋１）、ラッチストローブ信号ＬＳ、短絡制御信号Ｃｓｈ、およびｉ列目のソースバスラインに印加されるデータ信号Ｓ（ｉ）の波形をそれぞれ示している。また、図１４（Ａ）～（Ｇ）には、図１の時点ｔｓから時点ｔｅまでの期間におけるゲートクロック信号ＧＣＫ、上記出力信号Ｑ１、極性制御信号ＲＥＶ、ゲート出力制御信号ＧＯＥ、走査信号Ｇ（１）、ラッチストローブ信号ＬＳ、および短絡制御信号Ｃｓｈの詳しい波形を示している。なお、ここでは、フレーム期間が切り替わるタイミング直後の期間（時点ｔａから時点ｔｂまでの期間）に、ｖ行目のゲートバスラインに印加される走査信号Ｇ（ｖ）についての４個目の黒電圧印加パルスＰｂが従来発生していたものとする。また、出力信号Ｑｗに基づいて走査信号Ｇ（ｖ）が生成されるものとする。
　表示制御回路２００は、図１（Ａ）に示すように、画素データ書込パルスＰｗに対応する期間Ｔｓｐｗおよび４個の黒電圧印加パルスＰｂに対応する期間Ｔｓｐｂｗだけハイレベルとなる信号をゲートスタートパルス信号ＧＳＰとして生成するとともに、図１（Ｂ）に示すように、１水平走査期間（１Ｈ）毎に所定期間だけハイレベルとなるゲートクロック信号ＧＣＫを生成する。このようなゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが図１０および図１１に示したゲートドライバ４００に入力されると、先頭のゲートドライバ用ＩＣチップ４１１のシフトレジスタ４０の１段目の出力信号Ｑ１として、図１（Ｃ）に示すような信号が出力される。この出力信号Ｑ１は、各フレーム期間において、画素データ書込パルスＰｗに対応する１個のパルスＰｑｗと４個の黒電圧印加パルスＰｂに対応する１個のパルスＰｑｂｗとを含んでいる。パルスＰｑｗとパルスＰｑｂｗとの間は、ほぼ（２／３）フレーム期間だけ離れている。このような２個のパルスＰｑｗおよびＰｑｂｗがゲートクロック信号ＧＣＫのパルスに基づきゲートドライバ４００内の結合シフトレジスタを順次転送されていく。それに応じて結合シフトレジスタの各段から、図１（Ｃ）に示す波形と同様の波形の信号が１水平走査期間（１Ｈ）ずつ順次ずれて出力される。これにより、走査信号Ｇ（ｖ）に対応する信号として、図１（Ｄ）に示すような波形の出力信号Ｑｗが出力される。なお、本実施形態においては、上記期間Ｔｓｐｗが第１のパルス幅に相当し、上記期間Ｔｓｐｂｗが第２のパルス幅に相当する。
　また、表示制御回路２００は、ゲートドライバ４００の動作を制御するためのゲート出力制御信号（調整前ゲート出力制御信号）ＧＯＥｐｒｅを生成する。この調整前ゲート出力制御信号ＧＯＥｐｒｅについては、上述したように、ゲート出力制御信号波形調整回路５００において図１（Ｅ）に示すような波形の極性制御信号ＲＥＶに基づいて波形の調整が施される。これにより、図１（Ｆ）に示すような波形のゲート出力制御信号ＧＯＥがゲートドライバ４００に入力される。すなわち、フレーム期間が切り替わる前後の期間（時点ｔａからｔｂまでの期間）にはハイレベルで維持され、それ以外の期間には１水平走査期間毎に所定期間だけローレベルとなるゲート出力制御信号ＧＯＥがゲートドライバ４００に入力される。
　図１１に示した構成の各ゲートドライバ用ＩＣチップ４１ｒ（ｒ＝１～ｑ）では、シフトレジスタ４０の（１段目からｐ段目までの）各段からの出力信号Ｑｋ（ｋ＝１～ｐ）、ゲートクロック信号ＧＣＫ、およびゲート出力制御信号ＧＯＥに基づいて、ゲートバスラインに印加すべき走査信号Ｇ１～Ｇｐが生成される。これらの走査信号Ｇ１～Ｇｐは、上述したように、（通常の）画素データの書き込みを行うための期間すなわち出力信号Ｑｋに上記パルスＰｑｗが生じている期間には、出力信号Ｑｋがハイレベルになっている期間のうちのゲートクロック信号ＧＣＫがローレベルになっている期間にハイレベルとなる。また、走査信号Ｇ１～Ｇｐは、上述したように、黒挿入（黒電圧の印加）を行うための期間すなわち出力信号Ｑｋに上記パルスＰｑｂｗが生じている期間には、出力信号Ｑｋがハイレベルになっている期間のうちのゲート出力制御信号ＧＯＥがローレベルになっている期間にハイレベルとなる。これにより、例えば図１（Ｇ）～（Ｊ）に示すような波形の走査信号Ｇ（１）、Ｇ（２）、Ｇ（ｖ）、およびＧ（ｖ＋１）がゲートドライバ４００からゲートバスラインに出力される。
　ここで、フレーム期間が切り替わった直後の期間（時点ｔａから時点ｔｂまでの期間）に着目すると、従来生じていた走査信号Ｇ（ｖ）についての４個目の黒電圧印加パルスは生じていない（図１（Ｉ）参照）。また、当該期間には、走査信号Ｇ（ｖ＋１）についての３個目の黒電圧印加パルス（図１（Ｊ）参照）、走査信号Ｇ（ｖ＋２）（不図示）についての２個目の黒電圧印加パルス、および走査信号Ｇ（ｖ＋３）（不図示）についての１個目の黒電圧印加パルスについても生じない。
　また、ソースドライバ３００の短絡制御信号生成部３０４では、図１（Ｅ）に示すような波形の極性制御信号ＲＥＶと図１（Ｋ）に示すような波形のラッチストローブ信号ＬＳとに基づいて、上述したようにして、短絡制御信号Ｃｓｈが生成される。これにより、短絡制御信号Ｃｓｈの波形は、図１（Ｌ）に示すようなものとなる。そして、この短絡制御信号Ｃｓｈに基づいて隣接ソースバスライン間の短絡が行われるので、ｉ列目のソースバスラインＳＬｉに印加されるデータ信号Ｓ（ｉ）の波形は、図１（Ｍ）に示すようなものとなる。図１（Ｍ）から把握されるように、フレーム期間が切り替わった直後の期間（時点ｔａから時点ｔｂまでの期間）には、チャージシェアは行われず、各ソースバスラインＳＬ１～ＳＬｎに黒電圧は印加されない。
　次に、図１５および図１９を参照しつつ、本実施形態における効果について説明する。なお、図１５は本実施形態における信号波形図であり、図１９は従来例における信号波形図である。従来例においては、フレーム期間が切り替わった直後の期間（時点ｔａから時点ｔｂまでの期間）に、図１９（Ｂ）に示すようにゲート出力制御信号ＧＯＥがローレベルにされていた。このため、当該期間には、図１９（Ｄ）に示すようにソースバスラインの電圧が黒電圧とはなっていないにもかかわらず、図１９（Ｃ）に示すように走査信号Ｇ（ｖ）についての黒電圧印加パルスＰｂが生じていた。これにより、黒電圧の書き込みが行われるべき画素形成部において、図１９（Ｅ）に示すように輝度が上昇していた。
　一方、本実施形態によれば、フレーム期間が切り替わった直後の期間（時点ｔａから時点ｔｂまでの期間）には、図１５（Ｂ）に示すようにゲート出力制御信号ＧＯＥはハイレベルで維持される。このため、当該期間には、図１５（Ｃ）に示すように走査信号Ｇ（ｖ）についての黒電圧印加パルスＰｂは生じない。これにより、当該期間中に、黒電圧の書き込みが行われるべき画素形成部においてデータ信号Ｓ（ｉ）に基づく書き込みが行われることはない。従って、図１５（Ｅ）に示すように、フレーム期間が切り替わる前後において、ｖ行ｉ列に配置された画素形成部における輝度は黒レベルに近い輝度で維持される。その結果、フレーム期間が切り替わるタイミング付近の連続する２水平走査期間において極性制御信号ＲＥＶの極性が変化しないことに起因して生じていた画面上への横筋の発生が防止される。
　また、本実施形態においては、図１（Ａ）に示すように、ゲートスタートパルス信号ＧＳＰには、４個の黒電圧印加パルスＰｂに対応するパルス幅Ｔｓｐｂｗを有するパルスが含まれている。このため、フレーム期間が切り替わった直後の期間に従来生じていた黒電圧印加パルスが生じなくなっても、各走査信号につき少なくとも３個の黒電圧印加パルスが生じる。これにより、各画素形成部における画素容量への黒電圧の書き込みが各フレーム期間に少なくとも３回行われる。従って、各画素形成部における画素容量への黒電圧の書き込みが不充分になることはない。
＜６．その他＞
　上記実施形態においては、各ゲートバスラインＧＬｊには１フレーム期間毎に４個の黒電圧印加パルスＰｂが印加されるが、１フレーム期間における黒電圧印加パルスＰｂの個数は４個に限定されるものではない。（Ｚ－１）回の黒電圧の印加によって表示を充分に黒レベルとすることができるのであれば、黒電圧印加パルスＰｂの個数を任意のＺ個にすることができる。なお、１フレーム期間における黒電圧印加パルスＰｂの個数は、ゲートスタートパルス信号ＧＳＰにおける期間Ｔｓｐｂｗ（図１（Ａ）参照）の設定を変えることにより容易に調整することができる。
　また、上記実施形態においては、各ゲートバスラインＧＬｊに対し、画素データ書込パルスＰｗが印加されてから（２／３）フレーム期間経過した時点で黒電圧印加パルスＰｂが印加され（図３（Ｄ）参照）、各フレーム期間につき、ほぼ（１／３）フレーム期間程度の黒挿入が行われるが、黒表示期間は（１／３）フレーム期間に限定されるものではない。なお、黒表示期間を長くすると、インパルス化の効果が大きくなり動画表示の際の表示品位は改善されるが、表示輝度が低下する。このため、インパルス化の効果と表示輝度とを考慮して、黒表示期間が設定される。

Claims (12)

  1. 　アクティブマトリクス型の表示装置であって、
    　表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ信号線と、
    　前記複数のデータ信号線と交差する複数の走査信号線と、
    　前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部であって、それぞれは対応する交差点を通過する走査信号線が選択されているときに当該対応する交差点を通過するデータ信号線の電圧を画素値として取り込む複数の画素形成部と、
    　１水平走査期間毎に発生するパルスを含むラッチ信号と各データ信号の極性を決定するための極性制御信号とを受け取り、前記ラッチ信号のパルスの立ち上がりまたは立ち下がり時点における前記極性制御信号の論理レベルに基づいて、各データ信号の極性が各フレーム期間内で所定周期毎に反転するように、前記複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
    　前記データ信号線駆動回路の内部または外部に設けられ、前記ラッチ信号と前記極性制御信号とに基づき、前記複数のデータ信号の極性が反転する時に所定の黒電圧挿入期間だけ前記複数のデータ信号線の電圧を黒表示に相当する電圧とする黒電圧挿入回路と、
    　前記ラッチ信号のパルスの立ち上がりおよび立ち下がりのタイミングにほぼ同期して第１の論理レベルと第２の論理レベルとの間で変化する所定の出力制御信号に基づいて各走査信号線を選択状態にする走査信号線駆動回路と、
    　前記出力制御信号を生成するための出力制御信号生成回路と
    を備え、
    　各走査信号線の選択状態には、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための選択状態である第１の選択状態と、各画素形成部に前記黒表示に相当する電圧を取り込ませるための選択状態である第２の選択状態とが含まれ、
    　前記出力制御信号生成回路は、先行水平走査期間と後続水平走査期間とからなる連続する任意の２水平走査期間において、前記先行水平走査期間における前記極性制御信号の論理レベルと前記後続水平走査期間における前記極性制御信号の論理レベルとが同じであれば、前記後続水平走査期間には前記出力制御信号を第１の論理レベルで維持し、
    　前記走査信号線駆動回路は、
    　　各走査信号線を各フレーム期間において少なくとも１回は第１の選択状態とし、かつ、各走査信号線を各フレーム期間において複数回だけ第２の選択状態とし、
    　　前記出力制御信号が第１の論理レベルであれば、前記複数の走査信号線のいずれについても第２の選択状態とはしないことを特徴とする、表示装置。
  2. 　前記データ信号線駆動回路は、互いに隣接するデータ信号線にそれぞれ印加されるデータ信号の極性が互いに異なるように、前記複数のデータ信号を前記複数のデータ信号線に印加し、
    　前記黒電圧挿入回路は、前記互いに隣接するデータ信号線を短絡させることにより、前記複数のデータ信号線の電圧を黒表示に相当する電圧とすることを特徴とする、請求項１に記載の表示装置。
  3. 　前記走査信号線駆動回路は、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための期間に相当する第１のパルス幅を有する第１パルスと各画素形成部に前記黒表示に相当する電圧を取り込ませるための期間に相当する第２のパルス幅を有する第２パルスとを含むスタートパルス信号を受け取り、前記スタートパルス信号の第２パルスと前記出力制御信号とに基づいて各走査信号線を第２の選択状態とし、
    　前記第２のパルス幅は、少なくとも４水平走査期間に相当する期間であることを特徴とする、請求項１に記載の表示装置。
  4. 　前記走査信号線駆動回路は、１水平走査期間毎に発生するパルスを含むクロック信号を更に受け取り、前記スタートパルス信号の第１パルスと前記クロック信号のパルスとに基づいて各走査信号線を第１の選択状態とすることを特徴とする、請求項３に記載の表示装置。
  5. 　表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部であって、それぞれは対応する交差点を通過する走査信号線が選択されているときに当該対応する交差点を通過するデータ信号線の電圧を画素値として取り込む複数の画素形成部とを備えたアクティブマトリクス型の表示装置の駆動回路であって、
    　１水平走査期間毎に発生するパルスを含むラッチ信号と各データ信号の極性を決定するための極性制御信号とを受け取り、前記ラッチ信号のパルスの立ち上がりまたは立ち下がり時点における前記極性制御信号の論理レベルに基づいて、各データ信号の極性が各フレーム期間内で所定周期毎に反転するように、前記複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、
    　前記データ信号線駆動回路の内部または外部に設けられ、前記ラッチ信号と前記極性制御信号とに基づき、前記複数のデータ信号の極性が反転する時に所定の黒電圧挿入期間だけ前記複数のデータ信号線の電圧を黒表示に相当する電圧とする黒電圧挿入回路と、
    　前記ラッチ信号のパルスの立ち上がりおよび立ち下がりのタイミングにほぼ同期して第１の論理レベルと第２の論理レベルとの間で変化する所定の出力制御信号に基づいて各走査信号線を選択状態にする走査信号線駆動回路と、
    　前記出力制御信号を生成するための出力制御信号生成回路と
    を備え、
    　各走査信号線の選択状態には、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための選択状態である第１の選択状態と、各画素形成部に前記黒表示に相当する電圧を取り込ませるための選択状態である第２の選択状態とが含まれ、
    　前記出力制御信号生成回路は、先行水平走査期間と後続水平走査期間とからなる連続する任意の２水平走査期間において、前記先行水平走査期間における前記極性制御信号の論理レベルと前記後続水平走査期間における前記極性制御信号の論理レベルとが同じであれば、前記後続水平走査期間には前記出力制御信号を第１の論理レベルで維持し、
    　前記走査信号線駆動回路は、
    　　各走査信号線を各フレーム期間において少なくとも１回は第１の選択状態とし、かつ、各走査信号線を各フレーム期間において複数回だけ第２の選択状態とし、
    　　前記出力制御信号が第１の論理レベルであれば、前記複数の走査信号線のいずれについても第２の選択状態とはしないことを特徴とする、駆動回路。
  6. 　前記データ信号線駆動回路は、互いに隣接するデータ信号線にそれぞれ印加されるデータ信号の極性が互いに異なるように、前記複数のデータ信号を前記複数のデータ信号線に印加し、
    　前記黒電圧挿入回路は、前記互いに隣接するデータ信号線を短絡させることにより、前記複数のデータ信号線の電圧を黒表示に相当する電圧とすることを特徴とする、請求項５に記載の駆動回路。
  7. 　前記走査信号線駆動回路は、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための期間に相当する第１のパルス幅を有する第１パルスと各画素形成部に前記黒表示に相当する電圧を取り込ませるための期間に相当する第２のパルス幅を有する第２パルスとを含むスタートパルス信号を受け取り、前記スタートパルス信号の第２パルスと前記出力制御信号とに基づいて各走査信号線を第２の選択状態とし、
    　前記第２のパルス幅は、少なくとも４水平走査期間に相当する期間であることを特徴とする、請求項５に記載の駆動回路。
  8. 　前記走査信号線駆動回路は、１水平走査期間毎に発生するパルスを含むクロック信号を更に受け取り、前記スタートパルス信号の第１パルスと前記クロック信号のパルスとに基づいて各走査信号線を第１の選択状態とすることを特徴とする、請求項７に記載の駆動回路。
  9. 　表示すべき画像を表す複数のデータ信号を伝達するための複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部であって、それぞれは対応する交差点を通過する走査信号線が選択されているときに当該対応する交差点を通過するデータ信号線の電圧を画素値として取り込む複数の画素形成部とを備えたアクティブマトリクス型の表示装置の駆動方法であって、
    　１水平走査期間毎に発生するパルスを含むラッチ信号と各データ信号の極性を決定するための極性制御信号とを受け取り、前記ラッチ信号のパルスの立ち上がりまたは立ち下がり時点における前記極性制御信号の論理レベルに基づいて、各データ信号の極性が各フレーム期間内で所定周期毎に反転するように、前記複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動ステップと、
    　前記ラッチ信号と前記極性制御信号とに基づき、前記複数のデータ信号の極性が反転する時に所定の黒電圧挿入期間だけ前記複数のデータ信号線の電圧を黒表示に相当する電圧とする黒電圧挿入ステップと、
    　前記ラッチ信号のパルスの立ち上がりおよび立ち下がりのタイミングにほぼ同期して第１の論理レベルと第２の論理レベルとの間で変化する所定の出力制御信号に基づいて各走査信号線を選択状態にする走査信号線駆動ステップと、
    　前記出力制御信号を生成するための出力制御信号生成ステップと
    を備え、
    　各走査信号線の選択状態には、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための選択状態である第１の選択状態と、各画素形成部に前記黒表示に相当する電圧を取り込ませるための選択状態である第２の選択状態とが含まれ、
    　前記出力制御信号生成ステップでは、先行水平走査期間と後続水平走査期間とからなる連続する任意の２水平走査期間において、前記先行水平走査期間における前記極性制御信号の論理レベルと前記後続水平走査期間における前記極性制御信号の論理レベルとが同じであれば、前記後続水平走査期間には前記出力制御信号が第１の論理レベルで維持され、
    　前記走査信号線駆動ステップでは、
    　　各走査信号線は各フレーム期間において少なくとも１回は第１の選択状態とされ、かつ、各走査信号線は各フレーム期間において複数回だけ第２の選択状態とされ、
    　　前記出力制御信号が第１の論理レベルであれば、前記複数の走査信号線のいずれについても第２の選択状態とはされないことを特徴とする、駆動方法。
  10. 　前記データ信号線駆動ステップでは、互いに隣接するデータ信号線にそれぞれ印加されるデータ信号の極性が互いに異なるように、前記複数のデータ信号が前記複数のデータ信号線に印加され、
    　前記黒電圧挿入ステップでは、前記互いに隣接するデータ信号線を短絡させることにより、前記複数のデータ信号線の電圧が黒表示に相当する電圧とされることを特徴とする、請求項９に記載の駆動方法。
  11. 　前記走査信号線駆動ステップでは、各画素形成部に前記表示すべき画像に対応する電圧を取り込ませるための期間に相当する第１のパルス幅を有する第１パルスと各画素形成部に前記黒表示に相当する電圧を取り込ませるための期間に相当する第２のパルス幅を有する第２パルスとを含むスタートパルス信号が取得され、前記スタートパルス信号の第２パルスと前記出力制御信号とに基づいて各走査信号線が第２の選択状態とされ、
    　前記第２のパルス幅は、少なくとも４水平走査期間に相当する期間であることを特徴とする、請求項９に記載の駆動方法。
  12. 　前記走査信号線駆動ステップでは、１水平走査期間毎に発生するパルスを含むクロック信号が更に取得され、前記スタートパルス信号の第１パルスと前記クロック信号のパルスとに基づいて各走査信号線が第１の選択状態とされることを特徴とする、請求項１１に記載の駆動方法。
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