WO2008156215A1

WO2008156215A1 - Mos semiconductor memory device

Info

Publication number: WO2008156215A1
Application number: PCT/JP2008/061679
Authority: WO
Inventors: Tetsuo Endoh; Masayuki Kohno; Tatsuo Nishita; Minoru Honda; Toshio Nakanishi; Yoshihiro Hirota
Original assignee: Tokyo Electron Limited; Tohoku University
Priority date: 2007-06-21
Filing date: 2008-06-20
Publication date: 2008-12-24

Abstract

Provided is an MOS semiconductor memory device having excellent data storage characteristics, high speed data rewriting performance, low power consumption operation performance and high reliability at the same time. A first insulating film (111) and a fifth insulating film (115) have large band gaps (111a, 115a). A third insulating film (113) has the smallest band gap (113a). A second insulating film (112) and a fourth insulating film (114) have band gaps (112a, 114a) which are of the size middle of that of the large band gap and that of the small band gap. An MOS semiconductor memory device (601) has the second insulating film and the fourth insulating film between the first and the fifth insulating films and the third insulating film.

Description

明細書 Specification

MO S型半導体メモリ装置技術分野 MO S type semiconductor memory device

本発明は、 MO S (M e t a l — O x i d e — S i 1 i c o n ) 型半導体メモリ装置に関し、特に基板と電極層との間に、バンドギヤップの大きさが異なる複数の絶縁膜を有する MO S型半導体メモリ装置に関する。背景技術 The present invention relates to a MO S (Metal — O xide — Si 1 icon) type semiconductor memory device, and in particular, a MO S having a plurality of insulating films having different band gap sizes between a substrate and an electrode layer. Type semiconductor memory device. Background art

現在、 MO S型半導体メモリ装置の一つとして、電気的書換え動作が可能な E E P R OM (E l e c t r i c a 1 1 y E r a s a b l e a n d P r o g r a mm a b l e R OM) が知られている。この装置は、半導体基板上に酸化珪素膜を形成した後、その上に 1.層以上の窒化珪素膜を形成し、さらにその上に酸化珪素膜を形成し、その上に制御ゲート電極を形成した構造になっている（例えば、特開 2 0 0 2 — 2 0 3 9 1 7号（U S P 6、 9 0 6、 3 9 0 At present, one of the MOS type semiconductor memory devices is known as E E P ROM (E l c t r i c a 1 1 y E r a s a b l e a n d P r o g r a mm a b l e R OM) capable of electrical rewriting operation. In this apparatus, after a silicon oxide film is formed on a semiconductor substrate, a silicon nitride film of one layer or more is formed thereon, a silicon oxide film is further formed thereon, and a control gate is formed thereon. It has a structure in which an electrode is formed (for example, Japanese Patent Laid-Open No. 2 0 0 2 — 2 0 3 9 1 7 (USP 6, 9 0 6, 3 9 0

& 7、 2 5 9、 4 3 3 ) 、以下、特許文献 1 ) 。 E E P R OM では、半導体基板と制御ゲート電極との間に電圧を印加し、上記積層構造の絶縁膜（絶縁膜積層体）の、主として窒化珪素膜中、または窒化珪素膜とその上下の酸化珪素膜との界面に電子もしくは正孔を蓄積させることによって、「 1」、「 0」のデータの書換えが行われる。 & 7, 2 5 9, 4 3 3), hereinafter, Patent Document 1). In EEPR OM, a voltage is applied between the semiconductor substrate and the control gate electrode, and the insulating film (insulating film laminated body) of the above-mentioned stacked structure is mainly in the silicon nitride film or the silicon nitride film and the upper and lower sides thereof. By accumulating electrons or holes at the interface with the silicon oxide film, data of “1” and “0” is rewritten.

以下に、電荷蓄積領域としての絶縁膜積層体に電子を注入する場合を例にとって、従来技術を説明する。まず、半導体基板に 0 Vを印加し、制御ゲート電極に例えば 1 0 Vを印加する。すると、半導体基板と制御ゲート電極間の絶縁膜積層体に強い電界が印加されることとなり、半導体基板から窒化珪素膜へ、電子が下側の酸化珪素膜を介してトンネル現象により注入される。そして、注入された電子は、主として、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされ、デー夕として蓄積される。 In the following, the prior art will be described by taking as an example the case of injecting electrons into an insulating film stack as a charge storage region. First, 0 V is applied to the semiconductor substrate, and, for example, 10 V is applied to the control gate electrode. Then, semiconductor A strong electric field is applied to the insulating film stack between the body substrate and the control gate electrode, and electrons are injected from the semiconductor substrate into the silicon nitride film through the lower silicon oxide film by a tunnel phenomenon. Then, the injected electrons are mainly trapped in the silicon nitride film or near the interface between the silicon nitride film and the lower silicon oxide film or the upper silicon oxide film. Accumulated.

ところで、 E E P R O Mのような不揮発性半導体メモリ装置に求められる重要な性能として、データ保持特性が挙げられる。従来技術の M O S型半導体メモリ装置において、窒化珪素膜中、または窒化珪素膜と下側の酸化珪素膜もしくは上側の酸化珪素膜との界面付近にトラップされた電子を長時間安定的に保持するためには、これら上下の酸化珪素膜の膜厚を厚く形成する必要があった。しかし、上下の酸化珪素膜の膜厚を厚くすると、データを書き込む際に絶縁膜積層体に印加される電界が弱くなつてデータ書き込み速度が遅くなってしまう、という問題があった。 By the way, an important performance required for a nonvolatile semiconductor memory device such as E EP PROM is data retention characteristics. In conventional MOS semiconductor memory devices, electrons trapped in the silicon nitride film or near the interface between the silicon nitride film and the lower silicon oxide film or the upper silicon oxide film are stable for a long time. In order to maintain the thickness, the upper and lower silicon oxide films had to be formed thick. However, when the thickness of the upper and lower silicon oxide films is increased, there is a problem that the data writing speed becomes slow because the electric field applied to the insulating film stack becomes weak when writing data.

絶縁膜積層体に加わる電界を強くすることによって上記問題の解決を図ることも可能であるが、それにはデータ書き込み電圧を上げる必要がある。しかし、そうすると、半導体メモリ装置の消費電力の増大と絶縁膜の絶縁破壊の確率が増加し、半導体メモリ装置の信頼性を大きく低下させてしまうという問題があった。 Although the above problem can be solved by increasing the electric field applied to the insulating film stack, it is necessary to increase the data write voltage. However, in this case, there is a problem that the power consumption of the semiconductor memory device and the probability of dielectric breakdown of the insulating film increase, and the reliability of the semiconductor memory device is greatly reduced.

特許文献 1 特開 2 0 0 2 — 2 0 3 9 1 7号公報（例えば、図 1 、図 2など）発明の開示 Patent Document 1 Japanese Patent Laid-Open No. 2 0 0 2 — 2 0 3 9 1 7 (for example, FIG. 1, FIG. 2, etc.) Disclosure of the Invention

発明が解決しょうとする課題 Problems to be solved by the invention

上記のように、従来技術の M〇 S型半導体メモリ装置においては、データ保持特性を改善しょうとすると、デ一夕書き込み速度が低下しまう。データ書き込み速度を向上させようとすると、消費電力の増大と絶縁破壊の発生確率が高まり、半導体メモリ装置の信頼性を低下させてしまう、という問題があった。 As described above, in the conventional MOO type semiconductor memory device, if the data retention characteristic is improved, the data write speed is reduced. Will fall. When trying to improve the data writing speed, there is a problem that the power consumption increases and the probability of occurrence of dielectric breakdown increases and the reliability of the semiconductor memory device decreases.

本発明は上記実情に鑑みてなされたものであり、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えた M〇 S型半導体メモリ装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and has an excellent data retention characteristic, high-speed data rewriting performance, low power consumption operation performance, and high reliability at the same time. An object is to provide an S-type semiconductor memory device.

課題を解決するための手段 Means for solving the problem

本発明の M O S型半導体メモリ装置は、半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層した絶縁膜積層体を設けた M O S型半導体メモリ装置である。 The MOS type semiconductor memory device of the present invention is a MOS type semiconductor memory device in which an insulating film stack in which a plurality of insulating films are stacked as a region for accumulating charges is provided between a semiconductor layer and a gate electrode.

本発明の M O S型半導体メモリ装置は、前記絶縁膜積層体を構成する絶縁膜のうち、前記半導体層に最も近い位置に設けられた下部絶縁膜および前記ゲート電極に最も近い位置に設けられた上部絶縁膜は、これらの間に介在する二以上の絶縁膜と比較して大きなバンドギヤップを有している。 In the MOS type semiconductor memory device of the present invention, the insulating film constituting the insulating film stack is provided at a position closest to the lower insulating film and the gate electrode provided at the position closest to the semiconductor layer. The upper insulating film has a larger band gap than two or more insulating films interposed between them.

本発明の M O S型半導体メモリ装置において、前記絶縁膜積層体は、前記下部絶縁膜と前記上部絶縁膜間に、前記下部絶縁膜よりも小さなバンドギャップを有する第 2の絶縁膜と、前記第 2の絶縁膜よりも大きなバンドギャップを有する第 3の絶縁膜と、前記第 3の絶縁膜よりも小さなバンドギャップを有する第 4の絶縁膜と、を備えていてもよい。 In the MOS semiconductor memory device of the present invention, the insulating film stack includes a second insulating film having a smaller band gap than the lower insulating film between the lower insulating film and the upper insulating film, A third insulating film having a larger band gap than the second insulating film and a fourth insulating film having a smaller band gap than the third insulating film may be provided.

また、本発明の M O S型半導体メモリ装置において、前記絶縁膜積層体は、前記下部絶縁膜と前記上部絶縁膜間に、前記下部絶縁膜よりも小さなバンドギャップを有する第 2 の絶縁膜と、前記第 2の絶縁膜よりも小さなバンドギャップを有する第 3の絶縁膜と、前記第 3の絶縁膜よりも大きなバンドギャップを有する第 4の絶縁膜と、を備えていてもよい。 In the MOS type semiconductor memory device of the present invention, the insulating film stack includes a second insulating film having a smaller band gap than the lower insulating film between the lower insulating film and the upper insulating film, A third insulating film having a smaller band gap than the second insulating film; and a fourth insulating film having a larger band gap than the third insulating film; , May be provided.

また、本発明の M〇 S型半導体メモリ装置において、前記絶縁膜積層体は、前記下部絶縁膜と前記上部絶縁膜間に、前記第 2の絶縁膜、前記第 3 の絶縁膜および前記第 4の絶縁膜を含む中間積層体が繰り返し形成されていてもよい。 Also, in the MOS semiconductor memory device of the present invention, the insulating film stack includes the second insulating film, the third insulating film, and the fourth insulating film between the lower insulating film and the upper insulating film. An intermediate laminate including the insulating film may be repeatedly formed.

また、本発明の M O S型半導体メモリ装置において、前記下部絶縁膜は、前記半導体層に接して設けられていてもよいし、あるいは、前記下部絶縁膜は、前記半導体層に接して設けられた第 5の絶縁層と、該第 5の絶縁層に接して設けられた第 2の電極層と、を介して設けられていてもよい。 In the MOS type semiconductor memory device of the present invention, the lower insulating film may be provided in contact with the semiconductor layer, or the lower insulating film is provided in contact with the semiconductor layer. The fifth insulating layer may be provided via the second electrode layer provided in contact with the fifth insulating layer.

また、本発明の M O S型半導体メモリ装置において、前記下部絶縁膜と前記上部絶縁膜が酸化珪素膜であり、前記第 2の絶縁膜、前記第 3の絶縁膜および前記第 4の絶縁膜が、窒化珪素膜、窒化酸化珪素膜または金属酸化膜であってもよい。 In the MOS type semiconductor memory device of the present invention, the lower insulating film and the upper insulating film are silicon oxide films, the second insulating film, the third insulating film, and the fourth insulating film. However, a silicon nitride film, a silicon nitride oxide film, or a metal oxide film may be used.

また、本発明の M〇 S型半導体メモリ装置において、前記第 3の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第 2 の絶縁膜との界面付近および前記第 4の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが大きいエネルギーバンド構造を有していてもよい。この場合、前記第 3の絶縁膜は窒化酸化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中の窒素に対する酸素の組成比が、前記第 2 の絶縁膜との界面付近および前記第 4の絶縁膜との界面付近に比べ膜中央部において大きい酸素濃度プロファイルを有している。 Further, in the MOS type semiconductor memory device of the present invention, the third insulating film is formed in the thickness direction of the film from the semiconductor layer side to the gate electrode side and in the vicinity of the interface with the second insulating film. In addition, it may have an energy band structure in which the band gap at the center of the film is larger than that near the interface with the fourth insulating film. In this case, the third insulating film is a silicon nitride oxide film, and in the thickness direction of the film from the semiconductor layer side to the gate electrode side, the composition ratio of oxygen to nitrogen in the film is Compared with the vicinity of the interface with the second insulating film and the vicinity of the interface with the fourth insulating film, the center of the film has a large oxygen concentration profile.

また、本発明の M〇 S型半導体メモリ装置において、前記第 3 の絶縁.膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第 2の絶縁膜との界面付近および前記第 4の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが小さいエネルギーバンド構造を有していてもよい。この場合、前記第 3の絶縁膜は窒化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中のシリコンに対する窒素の組成比が、前記第 2 の絶縁膜との界面付近および第 4の絶縁膜との界面付近に比べ膜中央部において大きい窒素濃度プロファイルを有している。 Further, in the MOS type semiconductor memory device of the present invention, the third insulating film is an interface with the second insulating film in a thickness direction of the film from the semiconductor layer side to the gate electrode side. Compared to the vicinity and the vicinity of the interface with the fourth insulating film, the band gap at the center of the film is small in energy. It may have a band structure. In this case, the third insulating film is a silicon nitride film, and the composition ratio of nitrogen to silicon in the film in the thickness direction of the film from the semiconductor layer side to the gate electrode side is the second insulating film. Compared with the vicinity of the interface with the insulating film and the vicinity of the interface with the fourth insulating film, it has a large nitrogen concentration profile in the center of the film.

また、本発明の M O S型半導体メモリ装置において、前記第 2の絶縁膜および前記第 4の絶縁膜の膜厚が、前記第 3の絶縁膜の膜厚に比べて薄くてもよい。 . In the MOS semiconductor memory device of the present invention, the film thickness of the second insulating film and the fourth insulating film may be smaller than the film thickness of the third insulating film. .

また、本発明の M〇 S型半導体メモリ装置において、前記下部絶縁膜と前記上部絶縁膜の膜厚が 0 . 5 n m以上 2 0 n m以下の範囲内であってもよい。 In the MOS semiconductor memory device of the present invention, the lower insulating film and the upper insulating film may have a film thickness in the range of 0.5 nm to 20 nm.

また、本発明の M〇 S型半導体メモリ装置において、前記半導体層の伝導帯における電子ポテンシャルエネルギーが、前記第 2の絶縁膜の伝導帯における電子ポテンシャルエネルギーに比べてデータ書き込み時には高く、データ読み出し時およびデータ保持時には低くてもよい。 Further, in the MOS type semiconductor memory device of the present invention, the electron potential energy in the conduction band of the semiconductor layer is higher at the time of data writing than the electron potential energy in the conduction band of the second insulating film, and the data reading It may be low at times and when holding data.

また、本発明の M O S型半導体メモリ装置において、前記半導体層が柱状シリコン層であり、その側方に前記絶縁膜積層体および前記ゲート電極を設けた縦型積層構造を有していてもよい。 In the MOS type semiconductor memory device of the present invention, the semiconductor layer is a columnar silicon layer, and has a vertical stacked structure in which the insulating film stacked body and the gate electrode are provided on the side thereof. Also good.

本発明の N A N D型メモリセルアレイは、上記 M O S型半導体メモリ装置を直列に配列したことを特徴とするものである。 The N A N D type memory cell array of the present invention is characterized in that the above-described MOS type semiconductor memory devices are arranged in series.

本発明の N O R型メモリセルアレイは、上記 M O S型半導体メモリ装置を並列に配列したことを特徴とするものである。 The NOR type memory cell array of the present invention is characterized in that the MOS type semiconductor memory devices are arranged in parallel.

発明の効果 The invention's effect

本発明の M O S型半導体メモリ装置は、半導体層どゲート電極との間に設けられた絶縁膜積層体のうち、最も半導体層側および最もゲート電極側に位置する下部および上部絶縁膜が、これらの間に介在する絶縁膜に比べて大きなバンドギャップを有している。このため、トンネル現象により半導体層から絶縁膜積層体への電荷の注入が起こりやすい。従って、データ書き込み時には、トンネリング確率を低下させることなく、素早い書き込みが可能になる。また、書き込みに必要な電圧を小さく抑えることができるので、加電圧であつてもインパクトイオン化による電子 · 正孔対の生成を少なくすることができ、絶縁破壊を起こしにくい。従って、デ一夕書き込みに高電圧を印加する必要はなく、低消費電力での動作が可能であり、かつ高い信頼性が確保される。 In the MOS type semiconductor memory device of the present invention, among the insulating film stacks provided between the semiconductor layer and the gate electrode, the lower and upper insulating films located closest to the semiconductor layer side and the most gate electrode side are: Between these It has a larger band gap than existing insulating films. For this reason, the tunnel phenomenon tends to cause charge injection from the semiconductor layer to the insulating film stack. Therefore, when writing data, it is possible to write quickly without reducing the tunneling probability. In addition, since the voltage required for writing can be kept small, the generation of electron-hole pairs due to impact ionization can be reduced even with an applied voltage, and dielectric breakdown is unlikely to occur. Therefore, it is not necessary to apply a high voltage for writing data overnight, operation with low power consumption is possible, and high reliability is ensured.

また、最も半導体層側および最もゲート電極側に位置する下部および上部絶縁膜が大きなバンドギャップを持つことにより、これらの間に保持された電荷が抜け出ることが防止される。従って、最も半導体層側および最もゲート電極側に位置する絶縁膜を厚くしなくとも優れたデータ保持特性が得られる。 In addition, since the lower and upper insulating films located on the most semiconductor layer side and the most gate electrode side have large band gaps, it is possible to prevent the charges held between them from being released. Therefore, excellent data retention characteristics can be obtained without increasing the thickness of the insulating film located on the most semiconductor layer side and the most gate electrode side.

このように、本発明の M O S型半導体メモリ装置は、優れたデー夕保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたものである。図面の簡単な説明 Thus, the MOS type semiconductor memory device of the present invention has both excellent data retention characteristics, high-speed data rewriting performance, low power consumption operation performance, and high reliability at the same time. is there. Brief Description of Drawings

図 1 は、本発明の第 1 の実施の形態に係る M O S型半導体メモリ装置の概略構成を示す説明図である。 FIG. 1 is an explanatory diagram showing a schematic configuration of a MOS semiconductor memory device according to the first embodiment of the present invention.

図 2 は、図 1 に示した M O S型半導体メモリ装置のエネルギーバンド図である。 FIG. 2 is an energy band diagram of the MOS semiconductor memory device shown in FIG.

図 3 は、絶縁膜の形成に適したプラズマ処理装置の一例を示す概略断面図である。 FIG. 3 is a schematic cross-sectional view showing an example of a plasma processing apparatus suitable for forming an insulating film.

図 4は、本発明の第 2の実施の形態に係る M O S型半導体メモリ装置の概略構成を示す説明図である。図 5は、図 4に示した MO S型半導体メモリ装置のエネルギーバンド図である。 FIG. 4 is an explanatory diagram showing a schematic configuration of a MOS type semiconductor memory device according to the second embodiment of the present invention. FIG. 5 is an energy band diagram of the MOS type semiconductor memory device shown in FIG.

図 6は、本発明の第 3の実施の形態に係る MO S型半導体メモリ装置の概略構成を示す説明図である。 FIG. 6 is an explanatory diagram showing a schematic configuration of a MOS type semiconductor memory device according to the third embodiment of the present invention.

図 7は、図 6に示した MO S型半導体メモリ装置のエネルギーバンド図である。 FIG. 7 is an energy band diagram of the MOS type semiconductor memory device shown in FIG.

図 8は、本発明の第 4の実施の形態に係る MO S型半導体メモリ装置の概略構成を示す説明図である。 FIG. 8 is an explanatory diagram showing a schematic configuration of a MOS type semiconductor memory device according to the fourth embodiment of the present invention.

図 9は、図 8に示した MO S型半導体メモリ装置のエネルギーバンド図である。 FIG. 9 is an energy band diagram of the MOS type semiconductor memory device shown in FIG.

図 1 0は、本発明の第 5の実施の形態に係る MO S型半導体メモリ装置の概略構成を示す説明図である。 FIG. 10 is an explanatory diagram showing a schematic configuration of a MOS type semiconductor memory device according to a fifth embodiment of the present invention.

図 1 1 は、図 1 0に示した MO S型半導体メモリ装置のエネルギ一バンド図である。 FIG. 11 is an energy band diagram of the MOS type semiconductor memory device shown in FIG.

図 1 2は、図 1 0に示した MO S型半導体メモリ装置の別の例のエネルギーバンド図である。 FIG. 12 is an energy band diagram of another example of the MOS type semiconductor memory device shown in FIG.

図 1 3は、本発明の第 6の実施の形態に係る MO S型半導体メモリ装置の概略構成を示す説明図である。 FIG. 13 is an explanatory diagram showing a schematic configuration of a MOS type semiconductor memory device according to a sixth embodiment of the present invention.

図 1 4 ( a ) は、従来技術におけるエネルギーダイアグラムの一例を示す図である。 Fig. 14 (a) shows an example of an energy diagram in the prior art.

図 1 4 ( b ) は、従来技術におけるエネルギーダイアグラムの一例を示す図である。 Figure 14 (b) shows an example of an energy diagram in the prior art.

図 1 4 ( c ) は、従来技術におけるエネルギーダイアグラムの一例を示す図である。 Fig. 14 (c) shows an example of an energy diagram in the prior art.

図 1 4 ( d ) は、本発明におけるエネルギーダイアグラムの一例を示す図である。 FIG. 14 (d) is a diagram showing an example of an energy diagram in the present invention.

図 1 4 ( e ) は、本発明におけるエネルギーダイアグラムの一例を示す図である Fig. 14 (e) is an example of energy diagram in the present invention. It is a figure which shows

図 1 4 ( f ) は、本発明におけるエネルギーダイアグラムの一例を示す図である Fig. 14 (f) is a diagram showing an example of the energy diagram in the present invention.

図 1 5 は、成膜原料ガスとしてアンモニアを用いたプラズマ C V Figure 15 shows the plasma C V using ammonia as the deposition source gas.

Dにおける処理圧力とバンドギヤップとの関係を示すグラフ図面である。 3 is a graph showing the relationship between the processing pressure and band gap in D. FIG.

図 1 6 は、成膜原料ガスとして窒素を用いたプラズマ C V Dにおける処理圧力とバンドギャップとの関係を示すグラフ図面である。図 1 7 は、図 1 に示した M O S型半導体メモリ装置の変形例を示すエネルギーハ、ンド図である。 Fig. 16 is a graph showing the relationship between the processing pressure and the band gap in plasma C V D using nitrogen as the deposition source gas. FIG. 17 is an energy diagram showing a modification of the MOS semiconductor memory device shown in FIG.

図 1 8 は、本発明の M O S型半導体メモリ装置を適用可能な N A FIG. 18 shows the N A to which the MOS semiconductor memory device of the present invention can be applied.

N D型メモリセルアレイの平面図である。 It is a top view of a ND type memory cell array.

図 1 9 は、図 1 8 における A— A線矢視の断面図である。 19 is a cross-sectional view taken along line AA in FIG.

図 2 0 は、図 1 8 に示したメモリセルアレイの等価回路図である図 2 1 は、本発明の M O S型半導体メモリ装置を適用可能な N O FIG. 20 is an equivalent circuit diagram of the memory cell array shown in FIG. 18. FIG. 21 is a diagram of N O to which the MOS semiconductor memory device of the present invention can be applied.

R型メモセルァレイの平面図であ。 It is a top view of R type memo cell array.

図 2 2 は、図 2 1 における B 一 B線矢視の断面図である。 FIG. 22 is a cross-sectional view taken along line B-B in FIG.

図 2 3は、図 2 1 に示したメモリセルァレイの等価回路図である図 2 4は、本発明の M O S型半導体メモリ装置を適用可能な縦型メモリセルアレイの平面図である。 FIG. 23 is an equivalent circuit diagram of the memory cell array shown in FIG. 21. FIG. 24 is a plan view of a vertical memory cell array to which the MOS semiconductor memory device of the present invention can be applied.

図 2 5は、図 2 4 における C 一 C線矢視の断面図である。 FIG. 25 is a cross-sectional view taken along line C-C in FIG.

図 2 6 は、本発明の M O S型半導体メモリ装置を適用可能な積層型メモリセルアレイの平面図である。 FIG. 26 is a plan view of a stacked memory cell array to which the MOS semiconductor memory device of the present invention can be applied.

図 2 7 は、図 2 6 における D _ D線矢視の断面図である。発明を実施するための最良の形態 FIG. 27 is a cross-sectional view taken along line D_D in FIG. BEST MODE FOR CARRYING OUT THE INVENTION

[第 1 の実施の形態] [First embodiment]

以下、本発明の実施の形態について図面を参照して詳細に説明する。図 1 は、本発明の第 1 の実施の形態に係る M〇 S型半導体メモリ装置の概略構成を示す断面図である。また、図 2 は、図 1 の M〇 S型半導体メモリ装置 6 0 1 のエネルギーバンド図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view showing a schematic configuration of the MOS type semiconductor memory device according to the first embodiment of the present invention. Fig. 2 is an energy band diagram of the MOS semiconductor memory device 60 1 in Fig. 1.

本実施の形態の M O S型半導体メモリ装置 6 0 1 は、図 1 に示すように、半導体層としての p型のシリコン基板 1 0 1 と、この p型のシリコン基板 1 0 1 上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体 1 0 2 a と、この絶縁膜積層体 1 0 2 aの上に形成されたゲート電極 1 0 3 と、を有している。シリコン基板 1 0 1 とゲート電極 1 0 3 との間には、第 1 の絶縁膜 1 1 1 と、第 2の絶縁膜 1 1 2 と、第 3の絶縁膜 1 1 3 と、第 4の絶縁膜 1 1 4 と、第 5の絶縁膜 1 1 5 とを有する絶縁膜積層体 1 0 2 aが設けられている。シリコン基板 1 0 1 には、ゲート電極 1 0 3の両側に位置するように、表面から所定の深さで n型拡散層である第 1 のソース ' ドレイン 1 0 4および第 2のソース ' ドレイン 1 0 5が形成され、両者の間はチャネル形成領域 1 0 6 となつている。なお、 M O S型半導体メモリ装置 6 0 1 は、半導体基板内に形成された pゥエルゃ p型シリコン層に形成されていてもよい。また、本実施の形態は、 nチャネル M〇 Sデバイスを例に挙げて説明を行う力 pチャネル M◦ Sデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全て nチャネル M〇 Sデバイス、及び、 pチャネル M O Sデバイスに適用することができる。 As shown in FIG. 1, the MOS semiconductor memory device 60 1 of the present embodiment has a p-type silicon substrate 1001 as a semiconductor layer, and is stacked on the p-type silicon substrate 10 0 1. The formed insulating film laminate 10 0 2 a composed of a plurality of insulating films having different band gap sizes, and the gate electrode 10 0 formed on the insulating film laminate 10 0 2 a 3 and. Between the silicon substrate 10 1 and the gate electrode 10 3, the first insulating film 1 1 1, the second insulating film 1 1 2, the third insulating film 1 1 3, An insulating film stack body 10 02a having four insulating films 1 1 4 and a fifth insulating film 1 1 5 is provided. The silicon substrate 10 0 1 includes a first source drain 1 0 4 and a second drain that are n-type diffusion layers at a predetermined depth from the surface so as to be located on both sides of the gate electrode 10 3. The source drains 105 are formed, and a channel forming region 106 is formed between them. Note that the MOS type semiconductor memory device 61 may be formed in a p-type silicon layer formed in a semiconductor substrate. In addition, this embodiment may be implemented with a power p-channel M◦ S device, taking an n-channel MOS device as an example. Therefore, the contents of the present embodiment described below can be applied to all n-channel MOS devices and p-channel MOS devices.

第 1 の絶縁膜 1 1 1 は、例えばシリコン基板 1 0 1 の表面を熱酸化法により酸化して形成された二酸化珪素膜（ S i 〇₂膜）である。この第 1 の絶縁膜 1 1 1 は、例えば 8〜 1 0 e Vの範囲内のエネルギーバンドギャップを有するものである。第 1の絶縁膜 1 1 1 の膜厚は、例えば 0. 5 n m〜 2 0 n mの範囲内が好ましく、 l n m 〜 1 0 n mの範囲内がより好ましく、 1 n m〜 3 n mの範囲内が望ましい。 The first insulating film 1 1 1 is, for example, a silicon dioxide film (Si 0 ₂ film) formed by oxidizing the surface of a silicon substrate 100 1 by a thermal oxidation method. . The first insulating film 1 1 1 has an energy band gap in the range of 8 to 10 eV, for example. The thickness of the first insulating film 1 1 1 is, for example, preferably in the range of 0.5 nm to 20 nm, more preferably in the range of lnm to 10 nm, and in the range of 1 nm to 3 nm. Good.

第 2の絶縁膜 1 1 2は、第 1 の絶縁膜 1 1 1 の表面に形成された窒化酸化珪素膜（ S i O N膜；ここで、 S i とひと Nとの組成比は必ずしも化学量論的に決定されず、成膜条件により異なる値をとる。以下、同様である）である。この第 2の絶縁膜 1 1 2は、例えば 5〜 7 e Vの範囲内のエネルギーバンドギヤップを有するものである。第 2の絶縁膜 1 1 2の膜厚は、例えば 2 n m〜 2 0 n mの範囲内が好ましく、 2 n m〜： L O n mの範囲内がより好ましく、 3 n m 〜 5 n mの範囲内が望ましい。 The second insulating film 1 1 2 is a silicon nitride oxide film formed on the surface of the first insulating film 1 1 1 (S i ON film; where the composition ratio of Si and human N is not necessarily the stoichiometric amount. It is not theoretically determined and takes a different value depending on the film formation condition. The second insulating film 1 1 2 has an energy band gap in the range of 5 to 7 eV, for example. The film thickness of the second insulating film 1 1 2 is, for example, preferably in the range of 2 nm to 20 nm, more preferably in the range of 2 nm to: L O nm, and desirably in the range of 3 nm to 5 nm.

第 3の絶縁膜 1 1 3は、第 2の絶縁膜 1 1 2上に形成された窒化珪素膜（ S i N膜；ここで、 S 1 と Nの組成比は必ずしも化学量論的に決定されず、成膜条件により異なる値をとる。以下同様である ) である。この第 3の絶縁膜 1 1 3は、例えば 2. 5〜 4 e Vの範囲内のエネルギーバンドギャップを有するものである。第 3の絶縁膜 1 1 3の膜厚は、例えば 2 n m〜 3 0 n mの範囲内が好ましく、 2 n m〜 l 5 n mの範囲内がより好ましく、 4 n m〜 l 0 n mの範囲内が望ましい。 The third insulating film 1 1 3 is a silicon nitride film formed on the second insulating film 1 1 2 (SiN film; where the composition ratio of S 1 and N is not always determined stoichiometrically. However, the value varies depending on the film formation conditions, and so on. This third insulating film 11 13 has an energy band gap in the range of 2.5 to 4 eV, for example. The film thickness of the third insulating film 1 13 is preferably in the range of 2 nm to 30 nm, more preferably in the range of 2 nm to 15 nm, and preferably in the range of 4 nm to 10 nm. .

第 4の絶縁膜 1 1 4は、第 3の絶縁膜 1 1 3上に形成された窒化酸化珪素膜（ S i ON膜）である。この第 4の絶縁膜 1 1 4は、第 2の絶縁膜 1 1 2 と同様のエネルギーバンドギャップおよび膜厚を有している。 The fourth insulating film 1 14 is a silicon nitride oxide film (Si ON film) formed on the third insulating film 1 13. The fourth insulating film 1 14 has the same energy band gap and film thickness as the second insulating film 1 1 2.

第 5の絶縁膜 1 1 5は、第 4の絶縁膜 1 1 4上に、例えば C VD (C h e m i c a l V a o r D e p o s i t i o n ; 化学気相堆積）法により堆積させた二酸化珪素膜 ( S i 0₂膜）である。この第 5の絶縁膜 1 1 5は、電極 1 0 3 と第 4の絶縁膜 1 1 4との間でブロック層 (バリァ層）として機能する。この第 5の絶縁膜 1The fifth insulating film 1 1 5 is formed on the fourth insulating film 1 1 4 by, for example, C VD (Chemical V aor Deposition; This is a silicon dioxide film (S i 0 ₂ film) deposited by the (phase deposition) method. The fifth insulating film 1 15 functions as a block layer (barrier layer) between the electrode 10 3 and the fourth insulating film 1 14. This fifth insulating film 1

1 5は、例えば 8〜： L 0 e Vの範囲内のェネルギーバンドギャップを有するものである o ¾ 5の絶縁膜 1 1 5の膜厚は、例えば 2 n m1 5 has an energy band gap in the range of 8 to: L 0 e V, for example. O ¾ 5 Insulating film 1 1 5 has a film thickness of 2 nm, for example.

〜 3 0 n mの範囲内が好ましく、 2 n m〜 1 5 n mの範囲内がより好ましく、 o n m〜 8 n mの範囲内が望ましい。 Is preferably in the range of ~ 30 nm, more preferably in the range of 2 nm to 15 nm, and preferably in the range of onm to 8 nm.

ゲート電極 1 0 3は、例えば C V D法により成膜された多結晶シリコン膜からなり、コン卜ロールゲー卜（ C G) 電極として機能す。ま/こ、ゲ ―ト電極 1 0 3は、例えば W , T i ， T a , C u， A The gate electrode 103 is made of, for example, a polycrystalline silicon film formed by the CVD method, and functions as a control gate (CG) electrode. For example, the gate electrodes 10 3 are W, Ti, Ta, Cu, A

1 , A u ， P t等の金属を含む膜であつてもよい。ゲート電極 1 0It may be a film containing a metal such as 1, A u, or Pt. Gate electrode 1 0

3は、単層に限らず、ゲート電極 1 0 3の比抵抗を下げ、高速化する目的で、例えば夕ングステン、モリブデン、タンタル、チタン、白金それらのシリサイド、ナイ卜ライド、、合金等を含む積層構造にすることでさる。ゲー卜電極 1 0 3は、図示しない配線層に接続されている。 3 is not limited to a single layer, but for the purpose of reducing the specific resistance of the gate electrode 103 and increasing the speed, for example, tungsten, molybdenum, tantalum, titanium, platinum, their silicides, nitrides, alloys This can be achieved by using a laminated structure including The gate electrode 103 is connected to a wiring layer (not shown).

本実施の形態の MO S型半導体メモリ装置 6 0 1 において、上記第 1の絶縁膜 1 1 1および第 5の絶縁膜 1 1 5 としては、窒化酸化珪素膜（ S i ON膜）もしくは二酸化珪素膜（ S i 〇₂膜）を用いることが好ましい。また、第 2の絶縁膜 1 1 2、第 3の絶縁膜 1 1 3および第 4の絶縁膜 1 1 4の材料としては、窒化珪素ゃ窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。金属酸化物としては、例えば、 Η ί 0₂、 H f - S i 一 0、 H f - A l —〇、 Z r〇₂、 A 1 ₂0₃、 P Z T [ P b ( Z r , T i ) 0₃ ；チタン酸ジルコン酸鉛] 、 B S T [ ( B a , S r ) T i 0₃] 、 S R O ( S r R u 0₃ ) 、 S B T ( S r B i ₂ T a₂0₉ ；タンタル酸ビスマスストロンチウム）、 T a ₂〇₅ (五酸化タンタル）、 B a T i (チタン酸バリウム）、 T i O ₂ Y S Z (イットリア安定化ジルコニァ） B I T (B i ₄ T i ₃0₁₂ ) S T O ( S r T i 〇3 )In the MOS type semiconductor memory device 60 1 of the present embodiment, as the first insulating film 11 1 1 and the fifth insulating film 1 15, a silicon nitride oxide film (S i ON film) is also used. properly is Rukoto using silicon dioxide film (S i 〇 ₂ film) is preferable. In addition, the material of the second insulating film 1 1 2, the third insulating film 1 1 3, and the fourth insulating film 1 1 4 is not limited to silicon nitride and silicon nitride oxide, but is also an insulating material such as a metal oxide Can be used. Examples of the metal oxide include Η ί 0 ₂ , H f-S i 1 0, H f-A l —〇, Z r 0 ₂ , A 1 ₂ 0 ₃ , PZT [P b (Z r, T i ) 0 ₃ ; lead zirconate titanate], BST [(B a, S r) T i 0 ₃ ], SRO (S r R u 0 ₃ ), SBT (S r B i ₂ Ta ₂ 0 ₉ ; Tantalum Bismuth acid strontium), T a ₂ 0 ₅ (tantalum pentoxide), B a T i (Barium titanate), T i O ₂ YSZ (yttria stabilized zirconium) BIT (B i ₄ T i ₃ 0 ₁₂ ) STO (S r T i 03)

、ジルコ二ゥム • シリコン複合酸化物 L 3. 2 O 3 e O 2 N a 2, Zirconium • Silicon complex oxide L 3.2 O 3 e O 2 N a 2

O ₃ S m₂ 〇₃ E u ₂ O ₃ G d 2 O 3 > T b₂0₃ D y ₂ O 3 , H O 2O ₃ S m ₂ ○ ₃ E u ₂ O ₃ G d 2 O 3> T b ₂ 0 ₃ D y ₂ O 3, HO 2

0₃ E r ₂ 〇3 Tm₂〇₃ Y b₂0₃ L u 2 O 3 _¾ L a 2 O 3 , P Γ 20 ₃ Er ₂ 0 ₃ Tm ₂ 0 ₃ Y b ₂ 0 ₃ L u 2 O 3 _¾ L a 2 O 3, P Γ 2

0₃ P r ₆ 0 _M Z r O N (ジルコニゥムォキシナイ卜ライド）等を用いることができる。 0 ₃ P r ₆₀ _M Z r ON (Zirconium muxinai 卜 ride) or the like can be used.

図 2に示すように、 MO S型半導体メモリ装置 6 0 1 は、第 1 の絶縁膜 1 1 1および第 5の絶縁膜 1 1 5のバンドギャップ 1 1 1 a および 1 1 5 aが、これらの間に介在する中間積層体である第 2の絶縁膜 1 1 2、第 3の絶縁膜 1 1 3および第 4の絶縁膜 1 1 4のバンドギャップ 1 1 2 a , 1 1 3 aおよび 1 1 4 aに比較して大きなエネルギーバンド構造を有する。また、第 1の絶縁膜 1 1 1および第 5の絶縁膜 1 1 5 と、バンドギヤップが最も小さな第 3の絶縁膜 1 1 3 との間には、両者の中間の大きさのバンドギャップ 1 1 2 a , 1 1 4 aを持つ第 2の絶縁膜 1 1 2および第 4の絶縁膜 1 1 4を介在させている。なお、図 2における符号 1 0 1 aはシリコン基板 1 0 1のバンドギャップであり、符号 1 0 3 aはゲート電極 1 0 3 のバンドギャップである（図 5、図 7、図 9、図 1 1および図 1 2 において同様である）。このようなエネルギーバンド構造を有することにより、データ書き込み時には第 1の絶縁膜 1 1 1 を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体 1 0 2 aに電荷を注入するために必要な書き込み電圧を小さく抑えることができる。本実施の形態において、第 1〜第 5の絶縁膜 1 1 1 1 1 5のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。 As shown in FIG. 2, the MOS type semiconductor memory device 6 0 1 includes the band gaps 1 1 1 a and 1 1 5 a of the first insulating film 1 1 1 and the fifth insulating film 1 1 5. 2nd insulating film 1 1 2, 3rd insulating film 1 1 3 and 4th insulating film 1 1 4 band gap 1 1 2 a, 1 1 3 a and 1 1 4 Has a larger energy band structure than a. In addition, between the first insulating film 1 1 1 and the fifth insulating film 1 1 5 and the third insulating film 1 1 3 with the smallest band gap, a band gap having an intermediate size between the two. A second insulating film 1 1 2 and a fourth insulating film 1 1 4 having a pair 1 1 2 a and 1 1 4 a are interposed. In FIG. 2, reference numeral 10 1 a is a band gap of the silicon substrate 10 1, and reference numeral 1 0 3 a is a band gap of the gate electrode 1 0 3 (FIGS. 5, 7, and 5). 9, the same in Figure 11 and Figure 12). By having such an energy band structure, when data is written, it is easy for the charge to move through the first insulating film 1 1 1, and the write operation speed can be increased. The write voltage required for injecting charges into the film stack 1 0 2 a can be kept small. In the present embodiment, the size of the band gap of the first to fifth insulating films 1 1 1 1 1 15 can be controlled by the elements constituting the film and the composition ratio thereof.

また、書き込み速度を速くするためには、第 2の絶縁膜 1 1 2および第 4の絶縁膜 1 1 4の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第 3の絶縁膜 1 1 3の膜厚に比べて薄く設定することが好ましい。さらに、書き込み時には、例えば F N ( F o w l e r 一 N o r d h e i m ) トンネリング等のトンネル現象の発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 1 2の伝導帯における電子ポテンシャルエネルギ一に比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2 の絶縁膜 1 1 2の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、デ一夕読み出し時においても、データ保持状態と同様にシリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 1 2の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。 In order to increase the writing speed, the second insulating film 1 1 2 It is preferable to set the thickness of the fourth insulating film 1 14 to be smaller than the thickness of the third insulating film 1 13 so that the Coulomb blockade phenomenon occurs at the time of writing. Furthermore, at the time of writing, for the purpose of increasing the probability of occurrence of a tunnel phenomenon such as FN (Fowler-Nordheim) tunneling and further improving the writing speed, electrons in the conduction band of the silicon substrate 10 0 1 are used. The potential energy is preferably set to be higher than the electron potential energy 1 in the conduction band of the second insulating film 1 1 2. In order to improve the data retention characteristics, in the data retention state, the electron potential energy in the conduction band of the silicon substrate 10 1 is lower than the electron potential energy in the conduction band of the second insulating film 1 1 2. It is preferable to set so that In addition, even when data is read out, the electron potential energy in the conduction band of the silicon substrate 10 1 is compared with the electron potential energy in the conduction band of the second insulating film 1 1 2 as in the data retention state. It is preferable to set it to be low.

また、絶縁膜積層体 1 0 2 aでは、バンドギヤップが最も小さな第 3 の絶縁膜 1 1 3 を中心とする領域に主に電荷が蓄積されやすい。その一方で、一旦第 3の絶縁膜 1 1 3 を中心とする領域に電荷が保持された状態では、隣接する第 2の絶縁膜 1 1 2および第 4の絶縁膜 1 1 4の存在によってエネルギー障壁が大きくなり、第 1 の絶縁膜 1 1 1 または第 5の絶縁膜 1 1 5 を介して電荷が抜け出ることが防止される。従って、第 1 の絶縁膜 1 1 1や第 5の絶縁膜 1 1 5 の膜厚を厚くしなくとも、絶縁膜積層体 1 0 2 a内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる以上のような構造の M O S型半導体メモリ装置 6 0 1 の動作例について説明する。まず、デ一夕書き込み時には、シリコン基板 1 0 1 の電位を基準として、第 1のソース · ドレイン 1 0 4および第 2 のソース · ドレイン 1 0 5を 0 Vに保持し、ゲート電極 1 0 3に所定の正の電圧を印加する。このとき、チャネル形成領域 1 0 6 に電子が蓄積されて反転層が形成され、その反転層内の電荷の一部がトンネル現象により第 1の絶縁膜 1 1 1 を介して絶縁膜積層体 1 0 2 aに移動する。絶縁膜積層体 1 0 2 aに移動した電子は、その内部に形成された電荷捕獲中心に捕獲され、データの蓄積が行われる。データ読み出し時には、シリコン基板 1 0 1 の電位を基準として第 1のソース ' ドレイン 1 0 4または第 2のソース ' ドレイン 1 0 5のいずれか一方に 0 Vの電圧を印加し、もう一方に所定の電圧を印加する。さらに、ゲート電極 1 0 3 にも所定の電圧を印加する。このように電圧を印加することにより、絶縁膜積層体 1 0 2 a内に蓄積された電荷の有無や、蓄積された電荷の量に応じ、チャネルの電流量やドレイン電圧が変化する。従って、このチャンネル電流またはドレイン電圧の変化を検出することによって、データを外部に読み出すことができる。 In addition, in the insulating film laminate 10 2 a, electric charges are likely to be accumulated mainly in a region centering on the third insulating film 1 13 having the smallest band gap. On the other hand, once the electric charge is held in the region centering on the third insulating film 1 1 3, the presence of the adjacent second insulating film 1 1 2 and fourth insulating film 1 1 4 The energy barrier is increased, and electric charges are prevented from escaping through the first insulating film 1 1 1 or the fifth insulating film 1 1 5. Therefore, it is possible to stably hold charges in the insulating film stack 10 0 2 a without increasing the thickness of the first insulating film 11 1 1 and the fifth insulating film 1 15. Excellent data retention characteristics can be obtained. Example of operation of MOS semiconductor memory device 6 0 1 with the above structure explain about. First, at the time of writing data, the first source drain 10 4 and the second source drain 1 0 5 are held at 0 V with reference to the potential of the silicon substrate 10 1, and the gate electrode Apply a predetermined positive voltage to 1 0 3. At this time, electrons are accumulated in the channel formation region 106 to form an inversion layer, and a part of the charge in the inversion layer is laminated via the first insulation film 1 1 1 due to the tunnel phenomenon. Move to the body 1 0 2 a. The electrons that have moved to the insulating film stack 10 2 a are trapped by the charge trapping centers formed inside, and data is accumulated. When reading data, apply a voltage of 0 V to either the first source 'drain 1 0 4 or the second source' drain 1 0 5 with respect to the potential of the silicon substrate 10 1 and the other Apply a predetermined voltage to. In addition, a predetermined voltage is applied to the gate electrodes 10 3. By applying the voltage in this way, the channel current amount and the drain voltage change depending on the presence or absence of the charge accumulated in the insulating film stack 10 0 2 a and the amount of the accumulated charge. Therefore, data can be read externally by detecting a change in the channel current or drain voltage.

データの消去時には、シリコン基板 1 0 1 の電位を基準とし、第 1のソース ' ドレイン 1 0 4および第 2のソース ' ドレイン 1 0 5 の両方に 0 Vの電圧を印加し、ゲート電極 1 0 3に所定の大きさの負の電圧を印加する。このような電圧の印加によって、絶縁膜積層体 1 0 2 a内に保持されていた電荷は第 1の絶縁膜 1 1 1 を介してシリコン基板 1 0 1のチャネル形成領域 1 0 6 に引き抜かれる。これにより、 .M O S型半導体メモリ装置 6 0 1 は、絶縁膜積層体 1 0 2 a内の電子蓄積量が低い消去状態に戻る。 When erasing data, a voltage of 0 V is applied to both the first source 'drain 1 0 4 and the second source' drain 1 0 5 with respect to the potential of the silicon substrate 10 1 A negative voltage of a predetermined magnitude is applied to the electrodes 1 0 3. By applying such a voltage, the electric charge held in the insulating film stack 10 0 2 a is extracted to the channel formation region 1 0 6 of the silicon substrate 1 0 1 through the first insulating film 1 1 1. It is. As a result, the .MOS type semiconductor memory device 60.sub.1 returns to an erased state in which the amount of accumulated electrons in the insulating film laminate 10.sub.2a is low.

なお、 MO S型半導体メモリ装置 6 0 1 における情報の書き込み、読み出し、消去の方法は限定されるものではなく、上記とは異なる方式で書き込み、読み出しおよび消去を行ってもよい。例えば、Note that the method of writing, reading, and erasing information in the MOS type semiconductor memory device 60 1 is not limited, and is different from the above. Writing, reading and erasing may be performed by the following method. For example,

F N トンネル現象、ホットエレクトロン注入現象、ホットホール注入現象、光電効果等々の物理現象を用いて情報の書き込み、読み出し、消去を行うことができる。また、第 1 のソース · ドレイン 1 0 4と第 2のソース ' ドレイン 1 0 5を固定せず、交互にソースまたはドレインとなるように機能させて 1 メモリセルで 2 ビット以上の情報の書き込み、読み出しを行えるようにしてもよい。 Information can be written, read and erased using physical phenomena such as F N tunneling, hot-electron injection, hot-hole injection, and photoelectric effects. Also, the first source drain 10 4 and the second source 'drain 1 0 5 are not fixed, but they function as alternating sources or drains. The information may be written and read.

以上のように、本実施の形態に係る MO S型半導体メモリ装置 6 0 1 は、従来の M O S型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた MO S型半導体メモリ装置である。本実施の形態に係る M〇 S型半導体メモリ装置 6 0 1 は、常法に従って製造できる。ここでは代表的な手順の一例を挙げて説明する。まず、シリコン基板 1 0 1上に、例えば L O C O S (L o c a l As described above, the MOS type semiconductor memory device 60 1 according to the present embodiment has improved data retention characteristics, higher write operation speed, and lower power consumption than the conventional MOS type semiconductor memory device. This is an excellent MOS-type semiconductor memory device that has been realized at the same time and improved reliability. The MOS semiconductor memory device 60 1 according to the present embodiment can be manufactured according to a conventional method. Here, an example of a typical procedure will be described. First, for example, L O C O S (L o c a l

O x i d a t i o n o f S i l i c o n ) 法や S T I ( S h a l l o w T r e n c h I s o l a t i o n ) 法などの手法で素子分離膜を形成する。次に、シリコン基板 1 0 1 の表面に、例えば熱酸化法によって第 1の絶縁膜 1 1 1 を形成する。 An element isolation film is formed by a method such as an Ox i d a t i o n o f (S i l i c o n) method or a S T I (S h a l l o w T r e n c h I S o l a i t i o n) method. Next, a first insulating film 1 1 1 is formed on the surface of the silicon substrate 10 1, for example, by a thermal oxidation method.

次に、第 1の絶縁膜 1 1 1 の上に第 2の絶縁膜 1 1 2、第 3の絶縁膜 1 1 3および第 4の絶縁膜 1 1 4を順次形成する。第 3の絶縁膜 1 1 3 としての窒化珪素膜は、例えば C VD法により成膜できる。また、第 2または第 4の絶縁膜 1 1 2， 1 1 4としての窒化酸化珪素膜や金属酸化物膜は、例えば、 C V D法により直接成膜してもよいし、 C V D法により成膜した窒化珪素膜を酸化処理したり、 C VD法により成膜した酸化珪素膜を窒化処理したりすることにより製造できる。 Next, a second insulating film 1 1 2, a third insulating film 1 13, and a fourth insulating film 1 14 are sequentially formed on the first insulating film 1 1 1. The silicon nitride film as the third insulating film 1 13 can be formed by, for example, the CVD method. In addition, the silicon nitride oxide film or the metal oxide film as the second or fourth insulating film 1 1 2 or 1 14 may be formed directly by, for example, the CVD method, or formed by the CVD method. It can be manufactured by oxidizing the silicon nitride film or nitriding the silicon oxide film formed by the CVD method.

次に、第 4の絶縁膜 1 1 4の上に、第 5の絶縁膜 1 1 5 を形成する。この第 5の絶縁膜 1 1 5は、例えば C V D法によって形成することができる。さらに、第 5の絶縁膜 1 1 5の上に、例えば C V D 法によってポリシリコン層や金属層、あるいは金属シリサイド層などを成膜してゲート電極 1 0 3 となる金属膜を形成する。 Next, a fifth insulating film 1 1 5 is formed on the fourth insulating film 1 1 4. The The fifth insulating film 115 can be formed by, for example, a CVD method. In addition, a polysilicon film, a metal layer, or a metal silicide layer is formed on the fifth insulating film 115 by, for example, a CVD method to form a gate electrode 10 3. Form.

次に、フォトリソグラフィー技術を用い、パターン形成したレジストをマスクとして、前記金属膜、第 5〜第 1の絶縁膜 1 1 5〜 1 1 1 をエッチングすることにより、図 1 に示したようにパターン形成されたゲート電極 1 0 3 と絶縁膜積層体 1 0 2 aとを有するゲート積層構造体が得られる。次に、ゲート積層構造体の両側に隣接するシリコン表面に n型不純物を高濃度にイオン注入し、第 1のソース ' ドレイン 1 0 4および第 2のソース ' ドレイン 1 0 5を形成する。このようにして、図 1 に示した構造の M〇 S型半導体メモリ装置 6 0 1 を製造できる。 Next, the photolithographic technique is used to etch the metal film and the fifth to first insulating films 1 15 5 to 11 1 1 using the patterned resist as a mask. Thus, a gate laminated structure having the gate electrode 10 3 and the insulating film laminated body 10 2 a which are patterned as described above can be obtained. Next, n-type impurities are ion-implanted at a high concentration into the silicon surface adjacent to both sides of the gate stacked structure, and the first source 'drain 1 0 4 and the second source' drain 1 0 Form 5. In this way, the MOS type semiconductor memory device 60 1 having the structure shown in FIG. 1 can be manufactured.

本実施の形態において、第 1 の絶縁膜 1 1 1〜第 5の絶縁膜 1 1 5 として用いる酸化珪素膜、窒化珪素膜ゃ窒化酸化珪素膜の成膜方法は、特に限定されるものではなく、熱酸化法、 C VD法、 A L D (A t o m i c L a y e r D e p o s i t i o n法）原子散による酸化処理ゃ窒化処理などの手法を適宜選択できる。例えばシリコン膜をプラズマ酸化法などの方法で酸化処理して酸化珪素膜を形成してもよく、また、シリコン膜をプラズマ窒化法などの方法で窒化処理して窒化珪素膜を形成してもよい。さらに、例えば C VD 法により成膜した二酸化珪素膜をプラズマ窒化法などの方法で窒化処理して窒化酸化珪素膜を形成してもよいし、 C VD法により成膜した窒化珪素膜をプラズマ酸化法などの方法で酸化処理して窒化酸化珪素膜を形成してもよい。これらの方法を適宜組み合わせて第 1 の絶縁膜 1 1 1〜第 5の絶縁膜 1 1 5 を成膜することができる。本実施の形態においては、主に電荷蓄積領域として中心的な役割を果たす第 2の絶縁膜 1 1 2、第 3の絶縁膜 1 1 3 よび第 4の絶縁膜 1 1 4 を、後述するプラズマ処理装置 1 0 0 を用いたブラズマIn this embodiment mode, a method for forming the silicon oxide film, the silicon nitride film, or the silicon nitride oxide film used as the first insulating film 11 1 1 to the fifth insulating film 1 15 is not particularly limited. In addition, a method such as a thermal oxidation method, a CVD method, or an ALD (A tomic Layer Deposition Method) atomic scattering method or a nitriding method can be selected as appropriate. For example, a silicon film may be formed by oxidizing a silicon film by a method such as plasma oxidation, or a silicon nitride film may be formed by nitriding a silicon film by a method such as plasma nitriding. Good. Further, for example, a silicon nitride film formed by a C VD method may be nitrided by a method such as a plasma nitriding method to form a silicon nitride oxide film, or a silicon nitride film formed by a C VD method may be used. A silicon nitride film may be formed by an oxidation process such as a plasma oxidation method. The first insulating film 1111 to the fifth insulating film 1115 can be formed by appropriately combining these methods. In this embodiment, it plays a central role mainly as a charge storage region The second insulating film 1 1 2, the third insulating film 1 1 3, and the fourth insulating film 1 1 4 fulfilling the above are formed into a plasma using a plasma processing apparatus 100 to be described later.

C V D法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置 1 0 0 を用いるプラズマ C V D法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好まししいい It is preferable to select a film formation method using the C V D method. In other words, it is preferable to form a silicon nitride film by a plasma C V D method using a plasma processing apparatus 100, or to oxidize this silicon nitride film to form a silicon nitride oxide film.

次に、絶縁膜積層体 1 0 2 a における第 2 〜第 4の絶 2 〜 1 1 4 を形成するために用いられる窒化珪素膜の成膜 Next, formation of a silicon nitride film used to form the second to fourth ends 2 to 1 1 4 in the insulating film laminate 10 2 a

しい例について、図 3 を参照しながら説明する。図 3 は A new example is described with reference to Figure 3. Figure 3

膜の形成に利用可能なプラズマ処理装置 1 0 0の概略構 Schematic structure of plasma processing apparatus 100 usable for film formation

に示す断面図である。 FIG.

プラズマ処理衣置 1 0 0 は、複数のス □ッ卜状の孔を有する平面アンテナ、特に R L S A ( R a d i a 1 L i n e S l o t A n t e n n a ，ラジアルラィンスロッ卜ァンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のイク口波励起ブラズマを発生させ得る R L S Aマイク口波プラズ処理装置として構成されている。プラズマ処理装置 1 0 0では、 1 X 1 0 1 0 5 X 1 ₀ , ₂ . / c The plasma processing table 100 is a planar antenna with a plurality of square holes, especially RLSA (Radial 1 Line Slot Antenna), which introduces microwaves into the processing chamber. Thus, it is configured as a RLSA microwave mouth wave plasma processing device that can generate a high-density, low electron temperature, mouth-wave-excited plasma by generating plasma. In the plasma processing apparatus 100, 1 X 1 0 1 0 5 X 1 ₀ , ₂ ./c

、かつ 0 . 7 〜 2 e Vの低電子温度を有するプラズマによる処理が可能である。従って、プラズマ処理装置 1 0 0 は、各種半導体装置の製造過程においてプラズマ C V D法によりダメージの少ない窒化珪素膜を成膜処理する目的で好適に利用できる。 , And treatment with plasma having a low electron temperature of 0.7 to 2 eV is possible. Therefore, the plasma processing apparatus 100 can be suitably used for the purpose of forming a silicon nitride film with little damage by the plasma C VD method in the manufacturing process of various semiconductor devices.

プラズマ処理装置 1 0 0 は、主要な構成として、気密に構成されたチャンバ一（処理室） 1 と、チャンバ一 1 内にガスを供給するガス供給機構 1 8 と、チャンバ一 1内を減圧排気するための排気機構としての排気装置 2 4 と、チャンバ一 1 の上部に設けられ、チャンバ一 1 内にマイクロ波を導入するマイクロ波導入機構 2 7 と、これらプラズマ処理装置 1 0 0の各構成部を制御する制御部 5 0 と、を備えている。 The plasma processing apparatus 100 includes, as main components, an airtight chamber 1 (processing chamber) 1, a gas supply mechanism 18 that supplies gas into the chamber 1, and a chamber 1 An exhaust device 2 4 as an exhaust mechanism for evacuating the gas, a microwave introduction mechanism 2 7 provided at the upper portion of the chamber 1 for introducing microwaves into the chamber 1, and And a control unit 50 that controls each component of the plasma processing apparatus 100.

チャンバ一 1 は、接地された略円筒状の容器により形成されてい The chamber 1 is formed by a substantially cylindrical container that is grounded.

"3 なお、チャンバー 1 は角筒形状の容器によ形成してもよい。チャンバ一 1 は、アルミニウム等の材質からなる底壁 1 a と側壁 1 b とを有している。 “3 The chamber 1 may be formed of a rectangular tube-shaped container. The chamber 1 has a bottom wall 1 a and a side wall 1 b made of a material such as aluminum.

チャンバ一 1 の内部は、被処理体であるシリンウェハ（以下、単に「ゥェ八 J と記す） Wを水平に支持するための載置台 2が設けられている載置台 2 は、熱伝導性の高い材質例えば A 1 N等のセラミックスにより構成されている。この載置台 2 は、排気室 1 1 の底部中央から上方に延びる円筒状の支持部材 3 により支持されている。支持部材 3 は、例えば A 1 N等のセラミツクスにより構成されている。 The interior of the chamber 1 is provided with a mounting table 2 for horizontally supporting a silicon wafer (hereinafter simply referred to as “we 8 J”) which is an object to be processed. The mounting table 2 is supported by a cylindrical support member 3 that extends upward from the center of the bottom of the exhaust chamber 1 1. Is made up of ceramics such as A 1 N.

また、載置台 2 には、その外縁部をカバーし、ゥェ八 Wをガイドするための力バ —リング 4が設けられている。の力パーリング 4 例えば石英、 A 1 N、 A 1 ₂ O ₃、 S i N等の材質で構成された環状部材であ Further, the mounting table 2 is provided with a force bearing 4 for covering the outer edge of the mounting table 2 and guiding the weiha W. Force paring 4 An annular member made of materials such as quartz, A 1 N, A 1 ₂ O ₃ , Si N, etc.

また、載置台 2 には、温度調節機構としての抵抗加熱型のヒー夕 The mounting table 2 also has a resistance heating type heat sink as a temperature control mechanism.

5が埋め込まれている。このヒ一夕 5 は、ヒー夕電源 5 aから給電されることにより載置台 2 を加熱して、その熱で被処理基板であるウェハ Wを均一に加熱する。 5 is embedded. In this solar power 5, the mounting table 2 is heated by being supplied with power from the heat power source 5 a, and the wafer W that is a substrate to be processed is uniformly heated by the heat.

また、載置台 2 には、熱電対（ T C ) 6が配備されている。この熱電対 6 により、温度計測を行うとにより、ウェハ Wの加熱温度を例えば室温から 9 0 0でまでの範囲で制御可能となっている。また、載置台 2 には、ウェハ Wを支持して昇降させるためのゥェハ支持ピン（図示せず）を有している。各ウェハ支持ピンは、. 載置台 2の表面に対して突没可能に設けられている。チヤンバー 1 の底壁 1 aの略中央部には、円形の開口部 1 0が形成されている。底壁 1 aにはこの開 □部 1 0 と連通し、下方に向けて突出する排気室 1 1 が設けられている。しの排気室 1 1 には、排気管 1 2が接続されており、この排気管 1 2 を介して排気装置 2 4 に接続されている。 The mounting table 2 is provided with a thermocouple (TC) 6. By measuring the temperature with this thermocouple 6, the heating temperature of the wafer W can be controlled in the range from room temperature to 900, for example. Further, the mounting table 2 has wafer support pins (not shown) for supporting the wafer W and moving it up and down. Each wafer support pin is provided so as to protrude and retract with respect to the surface of the mounting table 2. A circular opening 10 is formed at a substantially central portion of the bottom wall 1 a of the chamber 1. The bottom wall 1 a is provided with an exhaust chamber 11 that communicates with the opening □ 10 and projects downward. The exhaust chamber 11 is connected to an exhaust pipe 12, and is connected to the exhaust device 2 4 via the exhaust pipe 12.

チヤンバー 1 を形成する側壁 1 bの上端には、環状をなすガス導入部 1 4が設けられている。また、チャンバ一 1 の側壁 1 には、環状をなすガス導入部 1 5が設けられているまり、ガス導入部 1 4および 1 5 は、上下 2段に設けられている各ガス導入部 1 4 および 1 5 は成膜原料ガスやプラズマ励起用ガスを供給するガス供給機構 1 8 に接続されている。なお、ガス導入部 1 4および 1 5 はノズル状またはシャワー状に設けてもよい An annular gas introduction portion 14 is provided at the upper end of the side wall 1 b forming the chamber 1. In addition, the side wall 1 of the chamber 1 is provided with an annular gas introduction part 15, and the gas introduction parts 14 and 15 are provided in two upper and lower stages. And 15 are connected to a gas supply mechanism 18 for supplying a film forming source gas and a plasma excitation gas. The gas inlets 14 and 15 may be provided in the form of nozzles or showers.

また、チャンバ一 1 の側壁 1 bには、プラズマ処理装置 1 0 0 と、これに隣接する搬送室（図示せず）との間で、ウェハ Wの搬入出を行うための搬入出口 1 6 と、この搬入出口 1 6 を開閉するゲートバルブ 1 7 とが設けられている。 Further, on the side wall 1 b of the chamber 1, a loading / unloading port 16 for loading / unloading the wafer W between the plasma processing apparatus 100 and a transfer chamber (not shown) adjacent thereto is provided. A gate valve 17 for opening and closing the loading / unloading port 16 is provided.

ガス供給機構 1 8 は、例えば窒素含有ガス（N含有ガス）供給源 1 9 a、シリコン含有ガス ( S i 含有ガス ) 供給源 1 9 bおよび不活性ガス供給源 1 9 c を有している。窒素含有ガス供給源 1 9 aは、上段のガス導入部 1 4に接続されている。また、シリコン含有ガス供給源 1 9 bおよび不活性ガス供給源 1 9 c は、下段のガス導入部 1 5 に接続されている。なお、ガス供給機構 1 8 は、上記以外の図示しないガス供給源として、例えば、チヤンバー 1 内をクリー二ングする際に用いるクリ一ニングガス供給源等を有していてもよい成膜原料ガスである窒素含有ガスとしては、例えば窒素ガス（N ) 、アンモニア（N H ₃ ) 、 M M H (モノメチルヒドラジン）等のヒドランノ an道 =SP体などを用いるとができる。また、他の成膜原料ガスであるシリコン含有ガスとしては、例えばシラン（ S 1 Η , )The gas supply mechanism 1 8 has, for example, a nitrogen-containing gas (N-containing gas) supply source 1 9 a, a silicon-containing gas (S i -containing gas) supply source 1 9 b, and an inert gas supply source 1 9 c. Yes. The nitrogen-containing gas supply source 19 a is connected to the upper gas introduction section 14. Further, the silicon-containing gas supply source 19 b and the inert gas supply source 19 c are connected to the lower gas introduction unit 15. In addition, the gas supply mechanism 18 may have a cleaning gas supply source used for cleaning the inside of the chamber 1 as a gas supply source (not shown) other than the above, for example. Examples of nitrogen-containing gases include nitrogen gas (N), ammonia (NH ₃ ), and MMH (monomethylhydrazine). Hydrano an way = SP body etc. can be used. In addition, as a silicon-containing gas that is another film forming source gas, for example, silane (S 1 Η)

、ジシラン（ S 1 ₂ H 6 ノ、卜 U シラン（ S i 3 Η ₈ ) 、 T S Α ( トリシリルァミン）などを用いるしとができる。この中でも、特にジシラン ( s 1 2 h ₆ ) が好ましいさらに、不活性ガスとしては、例えば N ₂ガスや希ガスなどを用いることができる。希ガスは、プラズマ励起用ガスであり、例えば A r ガス、 K r ガス、 X eガス、 H e ガスなどを用いることができるが工業的には A r ガスが好ましい窒素含有ガスは、ガス供給機構 1 8の窒素含有ガス供給源 1 9 a から、ガスライン 2 0 を介してガス導入部 1 4からチャンバ ― 1 内に導入される。一方、シリコン含有ガスおよび不活性ガスは、シコン含有ガス供給源 1 9 bおよび不活性ガス供給源 1 9 じから、それぞれガスライン 2 0 を介してガス導入部 1 5からチャンバ ― 1 内に導入される。ガスライン 2 0 には、マスフローコントローラ 2 1 およびその前後の開閉バルブ 2 2が設けられ、供給されるガスの切替えや流量等の制御が出来るようになつている。 , Disilane (S 1 ₂ H 6), 卜 U silane (Si 3 Η ₈ ), TS Α (trisilylamine), etc. Among them, especially disilane (s 1 2 h ₆ ) In addition, as the inert gas, for example, N ₂ gas or a rare gas can be used, for example, a plasma excitation gas, for example, Ar gas, K r gas, X e gas, He gas can be used, but Ar gas is preferred industrially. Nitrogen-containing gas is supplied from the nitrogen-containing gas supply source 19 a of the gas supply mechanism 18 through the gas line 20. 14 Introduced into chamber-1. On the other hand, the silicon-containing gas and the inert gas are supplied from the silicon-containing gas supply source 1 9 b and the inert gas supply source 1 9, respectively. Introduced into gas chamber 1 through chamber 20 The gas line 20 is provided with a mass flow controller 21 and an opening / closing valve 22 before and after the mass flow controller 21 so that the gas to be supplied can be switched and the flow rate can be controlled.

チャンバ一 1 内のガスは、排気装置 2 4を作動させることによ Ό The gas in the chamber 1 is activated by operating the exhaust device 24.

、排気管 1 2 を介して外部へ排気される。これにより、チヤンハ'一The air is exhausted to the outside through the exhaust pipe 1 2. This makes Jiyangha's one

1 内を所定の真空度、例えば 0 . 1 3 3 P aまで高速に減圧するとが可能となっている。なお、チャンバ一 1 には圧力ゲージ (図示省略）が配備されており、チャンバ一 1 内の圧力を計測できるようになっている。 It is possible to rapidly depressurize the inside of 1 to a predetermined degree of vacuum, for example, 0.1 3 3 Pa. The chamber 1 is provided with a pressure gauge (not shown) so that the pressure in the chamber 1 can be measured.

マイクロ波導入機構 2 7 は、主要な構成として、透過板 2 8 、平面アンテナ部材 3 1 、遅波材 3 3、シールド蓋体 3 4、導波管 3 7 The microwave introduction mechanism 27 includes a transmission plate 28, a flat antenna member 31, a slow wave material 3 3, a shield lid 3 4, and a waveguide 37.

、マッチング回路 3 8およびマイクロ波発生装置 3 9 を備えている Has a matching circuit 3 8 and a microwave generator 3 9

R L S A方式のプラズマ処理装置 1 0 0 を用いたプラズマ C VD法による窒化珪素膜の堆積処理について説明する。まず、ゲートバルブ 1 7を開にして搬入出口 1 6からウェハ Wをチャンバ一 1内に搬入し、載置台 2上に載置する。次に、チャンバ一 1内を減圧排気しながら、ガス供給機構 1 8の窒素含有ガス供給源 1 9 aおよびシリコン含有ガス供給源 1 9 bから、窒素含有ガスおよびシリコン含有ガスを所定の流量でそれぞれガス導入部 1 4 , 1 5 を介してチャンバ一 1内に導入する。このようにして、チャンバ一 1内を所定の圧力に調節する。 Plasma using RLSA plasma processing equipment 1 0 0 A silicon nitride film deposition process by the CVD method will be described. First, the gate valve 17 is opened, and the wafer W is loaded into the chamber 11 from the loading / unloading port 16 and mounted on the mounting table 2. Next, nitrogen-containing gas and silicon-containing gas are predetermined from the nitrogen-containing gas supply source 19a and the silicon-containing gas supply source 19b of the gas supply mechanism 18 while reducing the pressure inside the chamber 1. Are introduced into the chamber 11 through the gas introduction parts 14 and 15 respectively. In this way, the inside of the chamber 1 is adjusted to a predetermined pressure.

次に、マイクロ波発生装置 3 9で発生させた所定周波数例えば 2 • 4 5 GH zのマイクロ波を、平面アンテナ部材 3 1 に貫通形成されたスロット状のマイクロ波放射孔 3 2から透過板 2 8 を介してチヤンバー 1内におけるウェハ Wの上方空間に放射する。この際のマイク口波出力は、例ぇば 5 0 0〜 3 0 0 0 \¥ (透過板 2 8の面積 1 c m²あたり 0. 2 5〜 1. 5 4 W/ c m²) 程度とすることができる。 Next, a microwave having a predetermined frequency, for example, 2 • 45 GHz, generated by the microwave generator 39 is transmitted through a slot-shaped microwave radiation hole 3 2 formed through the planar antenna member 3 1. Radiates into the space above the wafer W in the chamber 1 through the plate 2 8. In this case, the microphone mouth wave output is, for example, about 5 0 0 to 3 0 0 0 \ ¥ (0.2 5 to 1.5 4 W / cm ² per 1 cm ² area of the transmission plate 28) can do.

平面アンテナ部材 3 1から透過板 2 8 を経てチャンバ一 1 に放射されたマイクロ波により、チャンバ一 1内で電磁界が形成され、窒素含有ガス、シリコン含有ガスがそれぞれプラズマ化する。そして、プラズマ中で原料ガスの解離が進み、 S i _pH_q , S i H_Q、 NH_Q 、 N (ここで、 p、 Qは任意の数を意味する。以下同様である。）などの活性種の反応によって、窒化珪素 S i Nの薄膜が堆積されるプラズマ処理装置 1 0 0においては、窒化珪素膜を成膜する際のプラズマ C VD処理の条件を選定することにより、窒化珪素膜の卜ラップ密度を所望の大きさにコントロールすることができる。例えば成膜する窒化珪素膜中のトラップ密度を大きくする場合（例えば、トラップ密度が 5 X 1 0¹²〜 1 X I 0¹³ c m-² e V-'の範囲内）には、次に示す条件でプラズマ C V D処理を行うことが好ましい。窒素含有ガスとして NH₃ガス、シリコン含有ガスとして S i ₂ H₆ ガスを使用し、 ^^?1₃ガスの流量を 1 0〜 5 0 0 0 111し 111 1 11 ( s c c m) の範囲内、好ましくは 1 0 0〜 2 0 0 0 mLZm i n ( s c c m) の範囲内、 S i ₂H₆ガスの流量を 0. 5〜： L O O mLZ m i n ( s c c m) の範囲内、好ましくは l〜 5 0 mLZm i n ( s c c m) の範囲内に設定する。このとき、 NH₃ガスと S i ₂ H₆ ガスとの流量比（ N H ₃ガス流量 Z S i ₂ H ₆ガス流量）は、 S i 密度が高い窒化珪素膜を形成する観点から、 0. 1〜 2 0 0 0の範囲内とすることが好ましく、 0. 1〜 1 0 0 0の範囲内とすることがより好ましく、 5〜 5 0の範囲内とすることが望ましい。また、上記 N H ₃ガスと S i ₂ H ₆ガスを用いる場合において、大きなトラップ密度を有する窒化珪素膜を形成するためには、処理圧力を 1〜 1 3 3 3 P aにすることが好ましく、 5 0〜 6 δ O P aにすることがより好ましい。 An electromagnetic field is formed in the chamber 1 by the microwave radiated from the planar antenna member 31 to the chamber 1 through the transmission plate 2 8, and the nitrogen-containing gas and the silicon-containing gas are turned into plasma. Then, dissociation of the source gas proceeds in the plasma, and Si _p H _q , Si H _Q , NH _Q , N (where p and Q mean arbitrary numbers, and so on). A thin film of silicon nitride Si N is deposited by the reaction of the active species. In the plasma processing apparatus 100, the silicon nitride film is selected by selecting the conditions for plasma C VD processing when forming the silicon nitride film.卜 The wrap density can be controlled to a desired size. For example, when the trap density in the silicon nitride film to be formed is increased (for example, the trap density is in the range of 5 X 1 0 ¹² to 1 XI 0 ¹³ cm- ² eV- ') For this, it is preferable to perform the plasma CVD process under the following conditions. NH ₃ gas is used as the nitrogen-containing gas and Si ₂ H ₆ gas is used as the silicon-containing gas, and the flow rate of ^^? 1 ₃ gas is within the range of 1 0 to 5 0 0 0 111 and 111 1 11 (sccm) , Preferably within the range of 100-200 mLZm in (sccm), the flow rate of Si ₂ H ₆ gas is 0.5-: within the range of LOO mLZ min (sccm), preferably 1-50 Set within the range of mLZm in (sccm). At this time, NH ₃ flow ratio of gas and S i ₂ H ₆ gas (NH ₃ gas flow rate ZS i ₂ H ₆ gas flow rate), from the viewpoint of forming a S i density is high silicon nitride film, 0.1 It is preferable to be within the range of ˜200,000, more preferably within the range of 0.1 to 100000, and desirably within the range of 5 to 50. In addition, when NH ₃ gas and Si ₂ H ₆ gas are used, in order to form a silicon nitride film having a large trap density, the processing pressure should be 1 to 1 3 3 3 Pa. Preferably, it is more preferably 50 to 6 δ OP a.

また、例えば成膜する窒化珪素膜の卜ラップ密度を小さくする場合（例えばトラップ密度が 5 X 1 0^{1 Q}〜 5 X 1 0¹² c m - ² e V ¹未満の範囲内）には、窒素含有ガスとして N ₂ガス、シリコン含有ガスとして S i ₂ H₆ガスを使用することが好ましい。具体的には、 N ₂ガス流量を 1 0〜 5 0 0 0 1111 111 1 11 ( s c c m) の範囲内、好ましくは 1 0 0〜 2 0 0 011 1^ 111 1 11 ( s c c m) の範囲内、 S i ₂ H₆ガス流量を 0. 5〜：！ O O mL Zm i n ( s c c m) の範囲内、好ましくは 0. 5〜： L O mL/m i n ( s c c m) の範囲内に設定する。このとき、 N₂ガスと S i ₂ H₆ガスとの流量比（^^₂ガス流量 Z S i ₂ H₆ガス流量）は、 S i 密度が低い窒化珪素膜を均一な膜厚で形成する観点から、 0. 1〜 5 0 0 0の範囲内とすることが好ましく、 1 0 0〜 4 0 0 0の範囲内とすることがより好ましい。また、上記 N ₂ガスと S i ₂ H ₆ガスを用いる場合において、小さなトラップ密度を有する窒化珪素膜を形成するためには、処理圧力を 0. ：!〜 5 0 0 P aにすることが好ましく、 1〜：！ O O P aにすることがより好ましい。 For example, when the wrap density of the silicon nitride film to be formed is reduced (for example, the trap density is within the range of 5 X 10 ^{1 Q} to 5 X 10 ¹² cm- ² e V ¹ ), It is preferable to use N ₂ gas as the nitrogen-containing gas and Si ₂ H ₆ gas as the silicon-containing gas. Specifically, the N ₂ gas flow rate is within the range of 10 to 5 0 0 0 1111 111 1 11 (sccm), preferably within the range of 1 0 0 to 2 0 0 011 1 ^ 111 1 11 (sccm), S i ₂ H ₆ Gas flow 0.5 ~! Set within the range of OO mL Zm in (sccm), preferably 0.5 to LO mL / min (sccm). At this time, the flow ratio of N ₂ gas to S i ₂ H ₆ gas (^^ ₂ gas flow rate ZS i ₂ H ₆ gas flow rate) forms a silicon nitride film with a low Si density with a uniform film thickness. From the viewpoint, it is preferably in the range of 0.1 to 500, and more preferably in the range of 100 to 400. . In the case of using the above N ₂ gas and Si ₂ H ₆ gas, in order to form a silicon nitride film having a small trap density, the processing pressure is set to 0.:!-500 Pa. 1 ~! OOP a is more preferable.

なお、上記卜ラップ密度を大きくする場合の条件で生成したブラズマと、トラップ密度を小さくする場合の条件で生成したプラズマと、で交互にプラズマ C V D処理を行なうことにより、トラップ密度が異なる窒化珪素膜を交互に堆積させることもできる。 Nitrogen nitrides with different trap densities can be obtained by alternately performing plasma CVD treatment with plasma generated under the conditions for increasing the trap density and plasma generated under the conditions for decreasing trap density. Silicon films can be alternately deposited.

また、上記いずれの場合も、プラズマ C V D処理の処理温度は、載置台 2の温度を 3 0 0 ：〜 8 0 0で以上、好ましくは 4 0 0〜 6 0 0 に加熱することが好ましい。 In any of the above cases, the processing temperature of the plasma C V D processing is preferably such that the temperature of the mounting table 2 is 3 00: ˜80, or more, preferably 4 00 to 6 0.

以上のようにして、第 2〜第 4の絶縁膜 1 1 2〜 1 1 4を構成する窒化珪素膜を容易に製造することができる。窒化酸化珪素膜（ S i ON膜）は、以上のようにして得られた窒化珪素膜を例えばブラズマ酸化処理、熱酸化処理することによって容易に得ることができる。なお、 MO S型半導体メモリ装置を製造する場合には、プラズマ処理装置 1 0 0 を含む複数の成膜装置を大気に曝すことなく真空を介して接続することにより、各成膜装置で順次目的の膜（酸化珪素膜、窒化珪素膜、窒化酸化珪素膜など）を形成することが可能である。 As described above, the silicon nitride films constituting the second to fourth insulating films 1 1 2 to 1 1 4 can be easily manufactured. The silicon nitride oxide film (S i ON film) can be easily obtained by subjecting the silicon nitride film obtained as described above to, for example, plasma oxidation treatment or thermal oxidation treatment. When manufacturing an MOS type semiconductor memory device, a plurality of film forming apparatuses including the plasma processing apparatus 100 are connected through a vacuum without being exposed to the atmosphere, so that each film forming apparatus sequentially A target film (a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, or the like) can be formed.

[第 2の実施の形態] [Second Embodiment]

図 4は、本発明の第 ·2の実施の形態に係る M〇 S型半導体メモリ装置の概略構成を示す断面図である。また、図 5は、図 4の M〇 S 型半導体メモリ装置 6 0 2のエネルギーバンド図である。 FIG. 4 is a cross-sectional view showing a schematic configuration of an MOS type semiconductor memory device according to the second embodiment of the present invention. FIG. 5 is an energy band diagram of the MOS semiconductor memory device 60 2 in FIG.

本実施の形態の MO S型半導体メモリ装置 6 0 2は、図 4に示すように、半導体層としての p型のシリコン基板 1 0 1 と、この p型のシリコン基板 1 0 1上に積層形成されたバンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体 1 0 2 bと、この絶縁膜積層体 1 0 2 bの上に形成されたゲート電極 1 0 3 と、を有している。シリコン基板 1 0 1 とゲート電極 1 0 3 との間には、第 1 の絶縁膜 1 2 1 と、第 2の絶縁膜 1 2 2 と、第 3の絶縁膜 1 2 3 と、第 4の絶縁膜 1 2 4と、第 5の絶縁膜 1 2 5 とを有する絶縁膜積層体 1 0 2 bが設けられている。シリコン基板 1 0 1 には、ゲート電極 1 0 3の両側に位置するように、表面から所定の深さで、 n型拡散層からなる第 1のソース · ドレイン 1 0 4および第 2のソース · ドレイン 1 0 5が形成され、両者の間はチャネル形成領域 1 0 6 となっている。なお、 MO S型半導体メモリ装置 6 0 2は、半導体基板内に形成された Pゥエルゃ P型シリコン層に形成されていてもよい。また、本実施の形態は、 nチャネル M〇 Sデバイスを例に挙げて説明を行うカ^ pチャネル M O Sデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全て nチヤネル M O Sデバイス、及び、 pチャネル M〇 Sデバイスに適用することができる。 As shown in FIG. 4, the MOS type semiconductor memory device 60 2 of the present embodiment is laminated on a p-type silicon substrate 10 1 as a semiconductor layer and the p-type silicon substrate 1 0 1. The size of the band gap formed Insulating film laminate 10 2 b composed of a plurality of insulating films having different thicknesses, and gate electrode 10 3 formed on insulating film laminate 10 2 b. Between the silicon substrate 10 0 1 and the gate electrode 10 3, the first insulating film 1 2 1, the second insulating film 1 2 2, the third insulating film 1 2 3, and the fourth insulating film An insulating film laminated body 10 2 b having the insulating film 1 24 and the fifth insulating film 1 2 5 is provided. The silicon substrate 10 0 1 has a first source drain 1 0 4 consisting of an n-type diffusion layer at a predetermined depth from the surface so as to be located on both sides of the gate electrode 10 3 and A second source / drain 10 5 is formed, and a channel forming region 10 6 is formed between them. Note that the MOS type semiconductor memory device 60 2 may be formed in a P type silicon layer formed in a semiconductor substrate. In addition, this embodiment may be implemented by a channel-channel MOS device, which will be described by taking an n-channel MS device as an example. Therefore, the contents of this embodiment described below can be applied to all n-channel MOS devices and p-channel MOS devices.

本実施の形態に係る M〇 S型半導体メモリ装置 6 0 2において、第 1 の絶縁膜 1 2 1、第 5の絶縁膜 1 2 5およびゲート電極 1 0 3 は、図 1 に示した第 1の実施の形態に係る MO S型半導体メモリ装置 6 0 1の第 1の絶縁膜 1 1 1、第 5の絶縁膜 1 1 5およびゲート電極 1 0 3 とそれぞれ同様の構成であるため、説明を省略する。 In the MS type semiconductor memory device 60 2 according to the present embodiment, the first insulating film 1 21, the fifth insulating film 1 2 5, and the gate electrode 10 3 are the same as those shown in FIG. 1 has the same structure as the first insulating film 1 1 1, the fifth insulating film 1 15, and the gate electrode 10 3 of the MOS type semiconductor memory device 6 0 1 according to the first embodiment. The explanation is omitted.

第 2の絶縁膜 1 2 2は、第 1の絶縁膜 1 2 1上に形成された窒化珪素膜（ S i N膜）である。この第 2の絶縁膜 1 2 2は、例えば 2 . 5〜 4 e Vの範囲内のエネルギーバンドギャップを有するものである。第 2の絶縁膜 1 2 2の膜厚は、例えば 2 n m〜 2 0 n mの範囲内が好ましく、 2 nm〜 1 0 n mの範囲内がより好ましく、 3 n m〜 5 n mの範囲内が望ましい。第 3の絶縁膜 1 2 3は、第 2の絶縁膜 1 2 2上に形成された窒化酸化珪素膜（ S i ON膜）である。この第 3の絶縁膜 1 2 3は、例えば 5〜 7 e Vの範囲内のエネルギーバンドギヤップを有している。第 3の絶縁膜 1 2 3の膜厚は、例えば 2 n m〜 3 0 n mの範囲内が好ましく、 2 n m〜 1 5 n mの範囲内がより好ましく、 4 n m〜 1 0 n mの範囲内が望ましい。 The second insulating film 1 2 2 is a silicon nitride film (SiN film) formed on the first insulating film 1 2 1. The second insulating film 1 2 2 has an energy band gap in the range of 2.5 to 4 eV, for example. The film thickness of the second insulating film 12 2 is preferably, for example, in the range of 2 nm to 20 nm, more preferably in the range of 2 nm to 10 nm, and preferably in the range of 3 nm to 5 nm. The third insulating film 1 2 3 is a silicon nitride oxide film (S i ON film) formed on the second insulating film 1 2 2. This third insulating film 1 2 3 has an energy band gap in the range of 5 to 7 eV, for example. For example, the thickness of the third insulating film 1 2 3 is preferably in the range of 2 nm to 30 nm, more preferably in the range of 2 nm to 15 nm, and preferably in the range of 4 nm to 10 nm. .

第 4の絶縁膜 1 2 4は、第 3の絶縁膜 1 2 3上に形成された窒化珪素膜（ S i N膜）である。この第 4の絶縁膜 1 2 4は、第 2の絶縁膜 1 2 2 と同様のエネルギーバンドギャップおよび膜厚を有している。 The fourth insulating film 1 24 is a silicon nitride film (SiN film) formed on the third insulating film 1 2 3. The fourth insulating film 1 24 has the same energy band gap and film thickness as the second insulating film 1 2 2.

本実施の形態において、書き込み速度を速くするためには、第 2 の絶縁膜 1 2 2および第 4の絶縁膜 1 2 4の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第 3の絶縁膜 1 2 3の膜厚に比べて薄く設定することが好ましい。さらに、卜ンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 2 2の伝導帯における電子ポテンシャルエネルギ一に比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板 1 0 1の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 2 2の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、デ一夕読み出し時においても、デ一夕保持状態と同様にシリコン基板 1 0 1の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 2 2の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。 In this embodiment, in order to increase the writing speed, the thickness of the second insulating film 1 2 2 and the fourth insulating film 1 2 4 is set so that the Coulomb blockade phenomenon occurs at the time of writing. It is preferable to set the thickness to be smaller than the thickness of the insulating film 1 2 3. In addition, for the purpose of increasing the probability of occurrence of tunneling and further improving the writing speed, the electron potential energy in the conduction band of the silicon substrate 10 1 is reduced in the conduction band of the second insulating film 1 2 2. It is preferable to set the electron potential energy so that it is higher than unity. In addition, in order to improve the data retention characteristics, in the data retention state, the electron potential energy in the conduction band of the silicon substrate 10 1 is larger than the electron potential energy in the conduction band of the second insulating film 1 2 2. It is preferable to set so that it may become low. Furthermore, even when data is read out, the electron potential energy in the conduction band of the silicon substrate 10 1 is the same as that in the data holding state, and the electron potential energy in the conduction band of the second insulating film 1 2 2 is It is preferable to set it to be lower than

上記第 2の絶縁膜 1 2 2、第 3の絶縁膜 1 2 3および第 4の絶縁膜 1 2 4の材料としては、窒化珪素ゃ窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。ここで、金属酸化物としては、第 1 の実施形態と同様のものを用いることができる。また、第 1 の絶縁膜 1 2 1 〜第 5の絶縁膜 1 2 5の成膜方法は、第 1 の実施の形態と同様に、熱酸化法や C V D法、 A L D法、原子拡散による酸化処理ゃ窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域として中心的な役割を果たす第 2の絶縁膜 1 2 2、第 3の絶縁膜 1 2 3および第 4の絶縁膜 1 2 4 を、プラズマ処理装置 1 0 0 を用いたプラズマ C V D法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置 1 0 0 を用いるプラズマ C V D法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。 Second insulating film 1 2 2, third insulating film 1 2 3 and fourth insulating film The material for the film 1 2 4 is not limited to silicon nitride or silicon nitride oxide, and an insulating material such as a metal oxide can be used. Here, the same metal oxide as in the first embodiment can be used. The first insulating film 1 2 1 to the fifth insulating film 1 2 5 are formed by the thermal oxidation method, the CVD method, the ALD method, or the oxidation process by atomic diffusion as in the first embodiment. Nitride treatment can be appropriately combined to form a film. Also in this embodiment, the second insulating film 1 2 2, the third insulating film 1 2 3, and the fourth insulating film 1 2 4, which mainly play a central role as a charge storage region, It is preferable to select a film formation method using a plasma CVD method using a plasma processing apparatus 100. That is, it is preferable to form a silicon nitride film by a plasma CVD method using a plasma processing apparatus 100 or to oxidize this silicon nitride film to form a silicon nitride oxide film.

図 5 に示すように、 M O S型半導体メモリ装置 6 0 2 は、第 1 の絶縁膜 1 2 1 および第 5の絶縁膜 1 2 5のバンドギャップ 1 2 1 a および 1 2 5 aカ^ これらの間に介在する中間積層体である第 2の絶縁膜 1 2 2、第 3 の絶縁膜 1 2 3および第 4の絶縁膜 1 2 4のバンドギャップ 1 2 2 a 、 1 2 3 aおよび 1 2 4 aに比較して大きなエネルギーバンド構造を有する。また、第 1 の絶縁膜 1 2 1 および第 5の絶縁膜 1 2 5 と、中間の大きさのバンドギャップ 1 2 3 a を持つ第 3の絶縁膜 1 2 3 との間には、最も小さなバンドギャップを持つ第 2 の絶縁膜 1 2 2 と第 4の絶縁膜 1 2 4 を介在させている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第 1 の絶縁膜 1 2 1 を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体 1 0 2 bに電荷を注入するために必要な書き込み電圧を小さくすることができる。第 1 〜第 5の絶縁膜 1 2 1 〜 1 2 5のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。 As shown in FIG. 5, the MOS type semiconductor memory device 60 2 includes the band gaps 1 2 1 a and 1 2 5 a of the first insulating film 1 2 1 and the fifth insulating film 1 2 5. Band gap of second insulating film 1 2 2, third insulating film 1 2 3 and fourth insulating film 1 2 4, which is an intermediate laminate between them 1 2 2 a, 1 2 3 a and 1 Compared to 2 4 a, it has a larger energy band structure. In addition, the smallest gap between the first insulating film 1 2 1 and the fifth insulating film 1 2 5 and the third insulating film 1 2 3 having the intermediate band gap 1 2 3 a A second insulating film 1 2 2 and a fourth insulating film 1 2 4 having a band gap are interposed. By having such an energy band structure, it is easy for charges to move due to the tunnel phenomenon through the first insulating film 1 2 1 when writing data, and the write operation speed can be increased. In addition, the write voltage required for injecting charges into the insulating film laminate 10 2 b can be reduced. 1st to 5th insulating films 1 2 1 to 1 The size of the band gap of 25 can be controlled by the elements constituting the film and the composition ratio.

絶縁膜積層体 1 0 2 bでは、第 3の絶縁膜 1 2 3 と、小さなバンドギャップを持つ第 2の絶縁膜 1 2 2および第 4の絶縁膜 1 2 4との界面付近に主に電荷が蓄積されやすい。その一方で、一旦これらの界面付近に電荷が保持された状態では、第 2の絶縁膜 1 2 2および第 4の絶縁膜 1 2 4の存在によってエネルギー障壁が大きくなり、第 1の絶縁膜 1 2 1 または第 5の絶縁膜 1 2 5 を介して電荷が抜け出ることが防止される。従って、第 1の絶縁膜 1 2 1および第 5 の絶縁膜 1 2 5の膜厚を厚くしなくとも、絶縁膜積層体 1 0 2 b内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。 In the insulating film stack 1 0 2 b, the charge is mainly near the interface between the third insulating film 1 2 3 and the second insulating film 1 2 2 and the fourth insulating film 1 2 4 having a small band gap. Is easy to accumulate. On the other hand, once the charge is held near these interfaces, the energy barrier becomes larger due to the presence of the second insulating film 1 2 2 and the fourth insulating film 1 2 4, and the first insulating film 1 Charges are prevented from being extracted through the film 1 2 1 or the fifth insulating film 1 2 5. Therefore, it is possible to stably hold charges in the insulating film stack 100 b without increasing the thickness of the first insulating film 1 21 and the fifth insulating film 1 2. Yes, excellent data retention characteristics can be obtained.

従って、 MO S型半導体メモリ装置 6 0 2は、従来の MO S型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた MO S型半導体メモリ装置である。 Therefore, the MOS type semiconductor memory device 60 2 has improved data retention characteristics, higher write operation speed, lower power consumption, and higher reliability than the conventional MOS type semiconductor memory device. It is an excellent MOS type semiconductor memory device realized at the same time.

本実施の形態にかかる MO S型半導体メモリ装置 6 0 2の書き込み、読み出しおよび消去の動作は、第 1の実施の形態と同様に行うことができる。また、 MO S型半導体メモリ装置 6 0 2は、第 1 の実施の形態において説明した手順に準じて製造できる。 The writing, reading and erasing operations of the MOS type semiconductor memory device 62 according to the present embodiment can be performed in the same manner as in the first embodiment. Further, the MOS type semiconductor memory device 60 2 can be manufactured according to the procedure described in the first embodiment.

[第 3の実施の形態] [Third embodiment]

図 6は、本発明の第 3の実施の形態に係る MO S型半導体メモリ装置の概略構成を示す断面図である。また、図 7は、図 6の MO S 型半導体メモリ装置 6 0 3のエネルギーバンド図である。 FIG. 6 is a cross-sectional view showing a schematic configuration of a MOS type semiconductor memory device according to the third embodiment of the present invention. FIG. 7 is an energy band diagram of the MO S type semiconductor memory device 60 3 in FIG.

本実施の形態の M O S型半導体メモリ装置 6 0 3は、図 6に示すように、半導体層としての p型のシリコン基板 1 0 1 と、この p型のシリコン基板 1 0 1上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体 1 0 2 c と、この絶縁膜積層体 1 0 2 cの上に形成されたゲート電極 1 0 3 と、を有している。シリコン基板 1 0 1 とゲート電極 1 0 3 との間.には、第 1 の絶縁膜 1 3 1 と、第 2の絶縁膜 1 3 2 と、第 3の絶縁膜 1 3 3 と、第 4の絶縁膜 1 3 4と、第 5の絶縁膜 1 3 5 とを有する絶縁膜積層体 1 0 2 cが設けられている。シリコン基板 1 0 1 には、ゲート電極 1 0 3の両側に位置するように、表面から所定の深さで n型拡散層からなる第 1 のソース · ドレイン 1 0 4および第 2のソース · ドレイン 1 0 5が形成され、両者の間はチャネル形成領域 1 0 6 となっている。なお、 MO S型半導体メモリ装置 6 0 3は、半導体基板内に形成された Pゥエルゃ P型シリコン層に形成されていてもよい。また、本実施の形態は、 nチャネル M O Sデバイスを例に挙げて説明を行う力 S、 pチャネル M O Sデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全て nチヤネル M O Sデバイス、及び、 pチャネル MO Sデバイスに適用することができる。 As shown in FIG. 6, the MOS type semiconductor memory device 600 of the present embodiment is laminated on a p-type silicon substrate 1001 as a semiconductor layer and the p-type silicon substrate 1001. The formed wide band gap And an insulating film laminate 10 2 c composed of a plurality of insulating films having different thicknesses, and a gate electrode 10 3 formed on the insulating film laminate 10 2 c. Between the silicon substrate 10 0 1 and the gate electrode 10 3, the first insulating film 1 3 1, the second insulating film 1 3 2, the third insulating film 1 3 3, An insulating film stack body 10 2 c having a fourth insulating film 1 3 4 and a fifth insulating film 1 3 5 is provided. The silicon substrate 10 0 1 has first source drains 10 4 and 2 made of an n-type diffusion layer at a predetermined depth from the surface so as to be located on both sides of the gate electrodes 10 3. Source / drain 1 0 5 is formed, and a channel forming region 1 0 6 is formed between the two. The MOS type semiconductor memory device 63 may be formed in a P-type silicon layer formed in a semiconductor substrate. In addition, this embodiment may be implemented with a power S, p-channel MOS device, which is described by taking an n-channel MOS device as an example. Therefore, the contents of the present embodiment described below can be applied to all n-channel MOS devices and p-channel MOS devices.

本実施の形態に係る MO S型半導体メモリ装置 6 0 3 において、第 1 の絶縁膜 1 3 1、第 5の絶縁膜 1 3 5およびゲート電極 1 0 3 は、図 1 に示した第 1の実施の形態に係る MO S型半導体メモリ装置 6 0 1 の第 1の絶縁膜 1 1 1、第 5の絶縁膜 1 1 5およびゲート電極 1 0 3 と同様の構成であるため、説明を省略する。 In the MOS type semiconductor memory device 60 3 according to the present embodiment, the first insulating film 1 31, the fifth insulating film 1 3 5, and the gate electrode 10 3 are the same as those shown in FIG. The configuration is the same as that of the first insulating film 1 11, the fifth insulating film 1 15, and the gate electrode 10 3 of the MOS type semiconductor memory device 6 0 1 according to the present embodiment. Is omitted.

第 2の絶縁膜 1 3 2は、第 1の絶縁膜 1 3 1上に形成された窒化酸化珪素膜（ S i 〇 N膜）である。この第 2の絶縁膜 1 3 2は、例えば 5〜 7 e Vの範囲内のエネルギーバンドギャップを有している。第 2の絶縁膜 1 3 2の膜厚は、例えば 2 n m〜 2 0 n mの範囲内が好ましく、 2 n m〜 1 0 n mの範囲内がより好ましく、 3 n m〜 5 n mの範囲内が望ましい。第 3の絶縁膜 1 3 3は、第 2の絶縁膜 1 3 2上に形成された窒化珪素膜（ S i N膜）である。この第 3の絶縁膜 1 3 3は、膜全体の平均として例えば 2. 5〜 4 e Vの範囲内のエネルギーバンドギヤップを有している。第 3の絶縁膜 1 3 3の膜厚は、例えば 2 n m〜 3 0 n mの範囲内が好ましく、 2 n m〜 l 5 n mの範囲内がより好ましく、 4 n m〜； L O n mの範囲内が望ましい。 The second insulating film 1 3 2 is a silicon nitride oxide film (S i 0 N film) formed on the first insulating film 1 3 1. The second insulating film 13 2 has an energy band gap in the range of 5 to 7 eV, for example. For example, the thickness of the second insulating film 13 2 is preferably in the range of 2 nm to 20 nm, more preferably in the range of 2 nm to 10 nm, and preferably in the range of 3 nm to 5 nm. The third insulating film 1 3 3 is a silicon nitride film (SiN film) formed on the second insulating film 1 3 2. This third insulating film 1 3 3 has an energy band gap in the range of, for example, 2.5 to 4 eV as an average of the entire film. The film thickness of the third insulating film 1 3 3 is preferably in the range of 2 nm to 30 nm, for example, more preferably in the range of 2 nm to l 5 nm, and in the range of 4 nm to; LO nm. Is desirable.

また、第 3の絶縁膜 1 3 3は、シリコン基板 1 0 1からゲート電極 1 0 3へ向かう膜の厚み方向に、窒素の組成比率を変化させている。すなわち、第 3の絶縁膜 1 3 3は、第 2の絶縁膜 1 3 2 との界面付近では窒素組成比が小さく、膜中央部で一旦前記界面付近よりも相対的に大きな窒素組成比になり、第 4の絶縁膜 1 3 4との界面付近で再び小さな窒素組成比に変化する窒素濃度プロファイルを有している。このような膜中の窒素濃度の制御は、図 3 に示したブラズマ処理装置 1 0 0 を使用して第 3の絶縁膜 1 3 3 となる窒化珪素膜の C VD成膜を行う途中で、原料ガス組成や圧力などを変化させることにより可能となる。また、膜中の窒素濃度の制御は、例えば C VD等により形成されたシリコン膜をプラズマ酸化処理する過程で、原料ガス組成や圧力などを変化させることにより行ってもよい第 4の絶縁膜 1 3 4は、第 3の絶縁膜 1 3 3上に形成された窒化酸化珪素膜（ S i 〇N膜）である。この第 4の絶縁膜 1 3 4は、第 2の絶縁膜 1 3 2 と同様のエネルギーバンドギャップおよび膜厚を有している。 In the third insulating film 1 33, the composition ratio of nitrogen is changed in the thickness direction of the film from the silicon substrate 10 1 toward the gate electrode 10 3. That is, the third insulating film 1 3 3 has a small nitrogen composition ratio in the vicinity of the interface with the second insulating film 1 3 2, and a relatively large nitrogen composition ratio once in the center of the film than in the vicinity of the interface. Thus, it has a nitrogen concentration profile that again changes to a small nitrogen composition ratio near the interface with the fourth insulating film 1 3 4. Such control of the nitrogen concentration in the film is performed during the CVD film formation of the silicon nitride film to be the third insulating film 1 3 3 using the plasma processing apparatus 100 shown in FIG. This is possible by changing the raw material gas composition and pressure. In addition, the nitrogen concentration in the film may be controlled by changing the raw material gas composition, pressure, etc. in the process of plasma oxidation of the silicon film formed by CVD, for example. Fourth insulating film 1 34 is a silicon nitride oxide film (SiN film) formed on the third insulating film 1 3 3. The fourth insulating film 1 3 4 has the same energy band gap and film thickness as the second insulating film 1 3 2.

上記第 2の絶縁膜 1 3 2、第 3の絶縁膜 1 3 3および第 4の絶縁膜 1 3 4の材料としては、窒化珪素ゃ窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。ここで、金属酸化物としては、第 1 の実施形態と同様のものを用いることができる。また、第 1 の絶縁膜 1 3 1〜第 5の絶縁膜 1 3 5の成膜方法は、第 1 の実施の形態と同様に、熱酸化法や C V D法、 A L D法、原子拡散による酸化処理ゃ窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域としての役割を果たす第 2の絶縁膜 1 3 2、第 3の絶縁膜 1 3 3および第 4の絶縁膜 1 3 4を、プラズマ処理装置 1 0 0 を用いたプラズマ C V D法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置 1 0 0 を用いるプラズマ C V D法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。 The material of the second insulating film 1 3 2, the third insulating film 1 3 3, and the fourth insulating film 1 3 4 is not limited to silicon nitride and silicon nitride oxide, but may be an insulating material such as a metal oxide. Can be used. Here, the same metal oxide as in the first embodiment can be used. The first insulating film 1 3 1 to the fifth insulating film 1 3 5 are formed by the thermal oxidation method, the CVD method, the ALD method, or the oxidation process by atomic diffusion as in the first embodiment. Nitride treatment can be appropriately combined to form a film. Also in this embodiment, the second insulating film 1 3 2, the third insulating film 1 3 3, and the fourth insulating film 1 3 4 that mainly serve as charge storage regions are provided. It is preferable to select a method for forming a film using a plasma CVD method using a plasma processing apparatus 10 0. That is, it is preferable to form a silicon nitride film by a plasma CVD method using a plasma processing apparatus 100 or to oxidize the silicon nitride film to form a silicon nitride oxide film.

図 7 に示すように、 M O S型半導体メモリ装置 6 0 3 は、第 1 の絶縁膜 1 3 1 および第 5の絶縁膜 1 3 5のバンドギャップ 1 3 1 a および 1 3 5 aカ^ これらの間に介在する中間積層体である第 2 の絶縁膜 1 3 2、第 3の絶縁膜 1 3 3および第 4の絶縁膜 1 3 4のバンドギャップ 1 3 2 a , 1 3 3 aおよび 1 3 4 aに比較して大きなエネルギーバンド構造を有する。また、第 1 の絶縁膜 1 3 1 および第 5の絶縁膜 1 3 5 と、最もバンドギャップの小さな第 3の絶縁膜 1 3 3 との間には、中間の大きさバンドギャップ 1 3 2 a， 1 3 4 a を持つ第 2 の絶縁膜 1 3 2および第 4の絶縁膜 1 3 4 を介在させている。さらに、第 3の絶縁膜 1 3 3 は、ノンドギャップ 1 3 3 a の大きさが、膜の厚さ方向に膜中央部で小さく、膜の両端（つまり、第 2の絶縁膜 1 3 2および第 4の絶縁膜 1 3 4 との界面付近）で大きくなるように変化するバンド構造を有している。このようなェネルギーバンド構造を有することにより、データ書き込み時には第 1 の絶縁膜 1 3 1 を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体 1 0 2 c に電荷を注入するために必要な書き込み電圧を小さくすることができる。本実施の形態において、第 1 〜第 5の絶縁膜 1 3 1 〜 1 3 5のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。 As shown in FIG. 7, the MOS type semiconductor memory device 60 3 includes the band gaps 1 3 1 a and 1 3 5 a of the first insulating film 1 3 1 and the fifth insulating film 1 3 5. Band gap of second insulating film 1 3 2, third insulating film 1 3 3, and fourth insulating film 1 3 4, which is an intermediate laminate between them 1 3 2 a, 1 3 3 a And it has a large energy band structure compared to 1 3 4 a. In addition, between the first insulating film 1 3 1 and the fifth insulating film 1 3 5 and the third insulating film 1 3 3 with the smallest band gap, an intermediate size band gap 1 3 A second insulating film 1 3 2 and a fourth insulating film 1 3 4 having 2 a and 1 3 4 a are interposed. Furthermore, the third insulating film 1 3 3 has a node gap 1 3 3 a that is small in the center of the film in the thickness direction, and both ends of the film (that is, the second insulating film) It has a band structure that changes so as to increase in the vicinity of the interface between the film 1 3 2 and the fourth insulating film 1 3 4. By having such an energy band structure, it is easy for charges to move due to a tunnel phenomenon through the first insulating film 13 1 1 when writing data, and the write operation speed can be increased. Insulating film Laminate 1 0 2 c Write voltage required to inject charge into Can be used. In the present embodiment, the size of the band gap of the first to fifth insulating films 1 31 1 to 1 35 can be controlled by the elements constituting the film and the composition ratio thereof.

また、本実施の形態において、書き込み速度を速くするためには、第 2 の絶縁膜 1 3 2および第 4の絶縁膜 1 3 4の膜厚を、書き込み時にクーロンブ口ッケ一ド現象が起こるように第 3の絶縁膜 1 3 3の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルェネルギ一が、第 2 の絶縁膜 1 3 2の伝導帯における電子ポテンシャルェネルギーに比べて高くなるように設定することが好ましい。また、デ一夕保持特性を向上させるために、データ保持状態では、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 3 2の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 3 2の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。 In this embodiment, in order to increase the writing speed, the film thicknesses of the second insulating film 13 2 and the fourth insulating film 1 3 4 are set to the Coulomb mouth clogging phenomenon at the time of writing. It is preferable to set the thickness to be smaller than the thickness of the third insulating film 1 3 3 so that this occurs. Furthermore, for the purpose of increasing the probability of occurrence of tunneling and further improving the writing speed, the electron potential energy in the conduction band of the silicon substrate 10 1 is determined by the second insulating film 1 3 2. It is preferable to set it to be higher than the electron potential energy in the conduction band. In order to improve the retention characteristics, in the data retention state, the electron potential energy in the conduction band of the silicon substrate 10 1 becomes the electron potential energy in the conduction band of the second insulating film 1 3 2. It is preferable to set so as to be lower than that. In addition, when reading data, the electron potential energy in the conduction band of the silicon substrate 10 0 1 is compared with the electron potential energy in the conduction band of the second insulating film 1 3 2 as in the data holding state. It is preferable to set it to be low.

また、絶縁膜積層体 1 0 2 cでは、バンドギャップがもっとも小さな第 3の絶縁膜 1 3 3 を中心とする領域に主に電荷が蓄積されやすい。特に、本実施の形態では、第 3 の絶縁膜 1 3 3 の膜中で膜厚方向に組成比を変化させることにより、膜中に多くの格子ギャップが存在することになり、多くのダングリングボンドが存在する。その結果、第 3 の絶縁膜 1 3 3 中には、電荷を捕獲するためのトラップ（電荷捕獲中心）が多く形成されるので、電荷蓄積能力を大きくすることができる。また、一旦第 3の絶縁膜 1 3 3を主とする領域に電荷が保持された状態では、第 2の絶縁膜 1 3 2および第 4の絶縁膜 1 3 4の存在によって、エネルギー障壁が大きくなり、第 1 の絶縁膜 1 3 1 または第 5の絶縁膜 1 3 5を介して電荷が抜け出ることが防止される。従って、第 1の絶縁膜 1 3 1や第 5の絶縁膜 1 3 5の膜厚を厚くしなくとも、絶縁膜積層体 1 0 2 c内部に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。 In addition, in the insulating film stacked body 102c, charge is easily accumulated mainly in a region centering on the third insulating film 1333 having the smallest band gap. In particular, in this embodiment, by changing the composition ratio in the film thickness direction in the film of the third insulating film 1 3 3, many lattice gaps exist in the film. There is a dangling bond. As a result, a large number of traps (charge trapping centers) for trapping charges are formed in the third insulating film 1 3 3, so that the charge storage capability can be increased. In addition, once the charge is held in the region mainly composed of the third insulating film 1 3 3, the energy barrier becomes large due to the presence of the second insulating film 1 3 2 and the fourth insulating film 1 3 4. Thus, it is possible to prevent charges from being released through the first insulating film 1 3 1 or the fifth insulating film 1 3 5. Therefore, it is possible to stably hold charges in the insulating film stack 10 2 c without increasing the thickness of the first insulating film 13 1 and the fifth insulating film 1 3 5. Yes, excellent data retention characteristics can be obtained.

従って、 MO S型半導体メモリ装置 6 0 3は、従来の MO S型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた MO S型半導体メモリ装置である。 Therefore, the MOS type semiconductor memory device 600 has improved data retention characteristics, higher write operation speed, lower power consumption, and higher reliability than the conventional MOS type semiconductor memory device. It is an excellent MOS type semiconductor memory device realized at the same time.

本実施の形態にかかる MO S型半導体メモリ装置 6 0 3の書き込み、読み出しおよび消去の動作は、第 1 の実施の形態と同様に行うことができる。また、 MO S型半導体メモリ装置 6 0 3は、第 1の実施の形態において説明した手順に準じて製造できる。 The writing, reading and erasing operations of the MOS type semiconductor memory device 63 according to this embodiment can be performed in the same manner as in the first embodiment. Further, the MOS type semiconductor memory device 60 3 can be manufactured according to the procedure described in the first embodiment.

[第 4の実施の形態] [Fourth embodiment]

図 8は、本発明の第 4の実施の形態に係る MO S型半導体メモリ装置の概略構成を示す断面図である。また、図 9は、図 8の MO S 型半導体メモリ装置 6 0 4のエネルギーバンド図である。 FIG. 8 is a cross-sectional view showing a schematic configuration of a MOS type semiconductor memory device according to the fourth embodiment of the present invention. FIG. 9 is an energy band diagram of the MO S type semiconductor memory device 60 4 in FIG.

本実施の形態の M O S型半導体メモリ装置 6 0 4は、図 8 に示すように、半導体層としての p型のシリコン基板 1 0 1 と、この p型のシリコン基板 1 0 1上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体 1 0 2 dと、この絶縁膜積層体 1 0 2 dの上に形成されたゲート電極 1 0 3 と、を有している。シリコン基板 1 0 1 とゲート電極 1 0 3 との間には、第 1 の絶縁膜 1 4 1 と、第 2の絶縁膜 1 4 2 と、第 3の絶縁膜 1 4 3 と、第 4の絶縁膜 1 4 4と、第 5の絶縁膜 1 4 5 とを有する絶縁膜積層体 1 0 2 dが設けられている。シリコン基板 1 0 1 には、ゲート電極 1 0 3の両側に位置するように、表面から所定の深さで、 n型拡散層からなる第 1 のソース · ドレイン 1 0 4および第 2のソース • ドレイン 1 0 5が形成され、両者の間はチャネル形成領域 1 0 6 となっている。なお、 MO S型半導体メモリ装置 6 0 4は、半導体基板内に形成された Pゥエルや P型シリコン層に形成されていてもよい。また、本実施の形態は、 nチャネル M O Sデバイスを例に挙げて説明を行う力 pチャネル MO Sデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全て nチヤネル MO Sデバイス、及び、 pチャネル MO Sデバイスに適用することができる。 As shown in FIG. 8, the MOS type semiconductor memory device 60 4 of the present embodiment has a p-type silicon substrate 1001 as a semiconductor layer and is stacked on the p-type silicon substrate 1001. The formed insulating film laminate 10 2 d composed of a plurality of insulating films having different band gap sizes, and the gate electrode 10 formed on the insulating film laminate 10 0 2 d 3 and. Between the silicon substrate 10 1 and the gate electrode 10 3, the first insulating film 14 1, the second insulating film 1 4 2, the third insulating film 1 4 3, and the fourth insulating film Insulating film product having an insulating film 1 4 4 and a fifth insulating film 1 4 5 A layer body 1 0 2 d is provided. The silicon substrate 10 0 1 has first source drains 10 4 and 2 made of n-type diffusion layers at a predetermined depth from the surface so as to be located on both sides of the gate electrodes 10 3. Source drains 1 0 5 are formed, and a channel forming region 1 0 6 is formed between the two. Note that the MOS type semiconductor memory device 604 may be formed in a P-well or P-type silicon layer formed in the semiconductor substrate. In addition, this embodiment may be implemented by a force p-channel MOS device that will be described by taking an n-channel MOS device as an example. Therefore, the contents of this embodiment described below can be applied to all n-channel MOS devices and p-channel MOS devices.

本実施の形態に係る MO S型半導体メモリ装置 6 0 4において、第 1 の絶縁膜 1 4 1、第 5の絶縁膜 1 4 5およびゲート電極 1 0 3 は、図 1 に示した第 1の実施の形態に係る MO S型半導体メモリ装置 6 0 1 の第 1の絶縁膜 1 1 1、第 5の絶縁膜 1 1 5およびゲート電極 1 0 3 と同様の構成であるため、説明を省略する。 In the MOS type semiconductor memory device 60 4 according to the present embodiment, the first insulating film 14 1, the fifth insulating film 14 45 and the gate electrode 10 3 are the same as those shown in FIG. The configuration is the same as that of the first insulating film 1 11, the fifth insulating film 1 15, and the gate electrode 10 3 of the MOS type semiconductor memory device 6 0 1 according to the present embodiment. Is omitted.

第 2の絶縁膜 1 4 2は、第 1の絶縁膜 1 4 1上に形成された窒化珪素膜（ S i N膜）である。この第 2の絶縁膜 1 4 2は、例えば 2 . 5〜 4 e Vの範囲内のエネルギーバンドギャップを有している。第 2の絶縁膜 1 4 2の膜厚は、例えば 2 n m〜 2 0 n mの範囲内が好ましく、 2 n m〜 1 0 n mの範囲内がより好ましく、 3 n m〜 5 n mの範囲内が望ましい。 The second insulating film 14 2 is a silicon nitride film (SiN film) formed on the first insulating film 14 1. The second insulating film 14 2 has an energy band gap in the range of 2.5 to 4 eV, for example. For example, the thickness of the second insulating film 14 2 is preferably in the range of 2 nm to 20 nm, more preferably in the range of 2 nm to 10 nm, and desirably in the range of 3 nm to 5 nm.

第 3の絶縁膜 1 4 3は、第 2の絶縁膜 1 4 2上に形成された窒化酸化珪素膜（ S i O N膜）である。この第 3の絶縁膜 1 4 3は、膜全体の平均として例えば 5〜 7 e Vの範囲内のエネルギーバンドギヤップを有している。第 3の絶縁膜 1 4 3の膜厚は、例えば 2 n m 〜 3 0 n mの範囲内が好ましく、 2 n m〜 1 5 n mの範囲内がより好ましく、 4 n m〜 1 0 n mの範囲内が望ましい。 The third insulating film 14 3 is a silicon nitride oxide film (Si ON film) formed on the second insulating film 14 2. The third insulating film 14 3 has an energy band gap in the range of, for example, 5 to 7 eV as an average of the entire film. The film thickness of the third insulating film 14 3 is preferably in the range of 2 nm to 30 nm, for example, and more preferably in the range of 2 nm to 15 nm. Preferably, it is within the range of 4 nm to 10 nm.

第 3の絶縁膜 1 4 3は、シリコン基板 1 0 1からゲート電極 1 0 3へ向かう膜の厚み方向に、酸素の組成比率を変化させている。すなわち、第 3の絶縁膜 1 4 3は、第 2の絶縁膜 1 4 2 との界面付近では、膜中の窒素に対する酸素の組成比が小さく、膜中央部で一旦大きな酸素組成比になり、第 4の絶縁膜 1 4 4との界面付近で再び小さな酸素組成比に変化するプロファイルを有している。このような膜中の酸素.濃度の制御は、例えば窒化珪素膜をプラズマ酸化処理する途中で、酸素ガスの組成や圧力などの条件を変化させることにより可能となる。 The third insulating film 14 3 changes the composition ratio of oxygen in the thickness direction of the film from the silicon substrate 101 to the gate electrode 103. In other words, the third insulating film 14 3 has a small oxygen composition ratio with respect to nitrogen in the film near the interface with the second insulating film 14 2, and a large oxygen composition ratio once in the center of the film. Thus, it has a profile that changes again to a small oxygen composition ratio in the vicinity of the interface with the fourth insulating film 1 4 4. Such oxygen concentration in the film can be controlled, for example, by changing conditions such as the composition and pressure of the oxygen gas during the plasma oxidation treatment of the silicon nitride film.

第 4の絶縁膜 1 4 4は、第 3の絶縁膜 1 4 3上に形成された窒化珪素膜（ S i N膜）である。この第 4の絶縁膜 1 4 4は、第 2の絶縁膜 1 4 2 と同様のエネルギーバンドギャップおよび膜厚を有している。 The fourth insulating film 144 is a silicon nitride film (SiN film) formed on the third insulating film 14 3. The fourth insulating film 144 has the same energy band gap and film thickness as the second insulating film 144.

上記第 2の絶縁膜 1 4 2、第 3の絶縁膜 1 4 3および第 4の絶縁膜 1 4 4の材料としては、窒化珪素ゃ窒化酸化珪素に限らず、金属酸化物などの絶縁材料を用いることができる。金属酸化物としては、第 1 の実施形態と同様のものを用いることができる。 The material of the second insulating film 1 4 2, the third insulating film 1 4 3, and the fourth insulating film 1 4 4 is not limited to silicon nitride and silicon nitride oxide, but may be an insulating material such as a metal oxide. Can be used. As the metal oxide, the same metal oxide as in the first embodiment can be used.

また、第 1 の絶縁膜 1 4 1〜第 5の絶縁膜 1 4 5の成膜方法は、第 1の実施の形態と同様に、熱酸化法や C V D法、原子拡散による酸化処理ゃ窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域として中心的な役割を果たす第 2の絶縁膜 1 4 2、第 3の絶縁膜 1 4 3および第 4の絶縁膜 1 4 4を、プラズマ処理装置 1 0 0 を用いたプラズマ C VD法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置 1 0 0 を用いるプラズマ C VD法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。 In addition, the first insulating film 14 1 to the fifth insulating film 14 45 are formed by a thermal oxidation method, a CVD method, or an oxidization treatment by atomic diffusion, a nitridation treatment, as in the first embodiment. A film can be formed by appropriately combining the above. Also in this embodiment, the second insulating film 14 2, the third insulating film 14 3, and the fourth insulating film 14 4, which mainly play a central role as a charge storage region, It is preferable to select a film formation method using a plasma C VD method using the processing apparatus 1 0 0. In other words, a silicon nitride film is formed by a plasma C VD method using a plasma processing apparatus 100, or the silicon nitride film is oxidized to form silicon nitride oxide. A film is preferred.

図 9 に示したように、 M O S型半導体メモリ装置 6 0 4は、第 1 の絶縁膜 1 4 1 および第 5の絶縁膜 1 4 5のバンドギャップ 1 4 1 aおよび 1 4 5 a力これらの間に介在する中間積層体である第 2 の絶縁膜 1 4 2、第 3の絶縁膜 1 4 3および第 4の絶縁膜 1 4 4のバンドギャップ 1 4 2 a , 1 4 3 aおよび 1 4 4 aに比較して大きなエネルギーバンド構造を有する。また、第 1 の絶縁膜 1 4 1 および第 5の絶縁膜 1 4 5 と、中間の大きさのバンドギャップ 1 4 3 a を持つ第 3 の絶縁膜 1 4 3 との間には、最も小さなバンドギャップを持つ第 2の絶縁膜 1 4 2、第 4の絶縁膜 1 4 4 を介在させている。さらに、第 3の絶縁膜 1 4 3 は、膜の厚さ方向にバンドギャップの大きさが、第 2の絶縁膜 1 4 2 との界面付近で小さく、膜中央部で一旦大きくなり、第 4の絶縁膜 1 4 4 との界面付近で再び小さくなるように変化するプロファイルを有している。このようなェネルギ一バンド構造を有することにより、データ書き込み時には第 1 の絶縁膜 1 4 1 を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体 1 0 2 dに電荷を注入するために必要な書き込み電圧を小さくすることができる。本実施の形態において、第 1〜第 5の絶縁膜 1 4 1〜 1 4 5のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。 As shown in FIG. 9, the MOS type semiconductor memory device 60 4 has the band gap of the first insulating film 14 1 and the fifth insulating film 1 4 5 1 4 1 a and 1 4 5 a force. Band gaps 1 4 2 a, 1 4 3 a, and 2nd insulating film 1 4 2, 3rd insulating film 1 4 3, and 4th insulating film 1 4 4, which are intermediate laminates interposed between them It has a large energy band structure compared to 1 4 4 a. In addition, between the first insulating film 14 1 and the fifth insulating film 1 4 5 and the third insulating film 1 4 3 having a band gap 1 4 3 a having an intermediate size. The second insulating film 14 2 and the fourth insulating film 14 4 having the smallest band gap are interposed. Further, in the third insulating film 14 3, the band gap in the film thickness direction is small near the interface with the second insulating film 1 4 2, and once increases at the center of the film, It has a profile that changes so as to decrease again near the interface with the fourth insulating film 1 4 4. By having such an energy band structure, it is easy for charges to move due to tunneling through the first insulating film 14 1 during data writing, and the write operation speed can be increased. In addition, the write voltage required for injecting charges into the insulating film laminate 10 2 d can be reduced. In the present embodiment, the size of the band gap of the first to fifth insulating films 14 1 to 1 4 45 can be controlled by the elements constituting the film and the composition ratio thereof.

本実施の形態において、書き込み速度を速くするためには、第 2 の絶縁膜 1 4 2および第 4の絶縁膜 1 4 4の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第 3 の絶縁膜 1 4 3 の膜厚に比べて薄く設定することが好ましい。さらに、トンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 4 2の伝導帯における電子ポテンシャルエネルギ一に比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、デ一夕保持時には、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2 の絶縁膜 1 4 2の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持時と同様にシリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2 の絶縁膜 1 4 2 の伝導帯における電子ポテンシャルエネ 3ルギーに比べて低くなるように設 In this embodiment, in order to increase the writing speed, the thickness of the second insulating film 14 2 and the fourth insulating film 14 4 is set so that the Coulomb blockade phenomenon occurs at the time of writing. It is preferable to set the thickness to be thinner than the thickness of the insulating film 1 4 3. Furthermore, the electron potential energy in the conduction band of the silicon substrate 10 0 1 is increased for the purpose of increasing the probability of occurrence of tunneling and further improving the writing speed. It is preferable to set the second insulating film 14 2 to be higher than the electron potential energy 1 in the conduction band. In addition, in order to improve the data retention characteristics, the electron potential energy in the conduction band of the silicon substrate 10 1 is lower than the electron potential energy in the conduction band of the second insulating film 1 4 2 during data retention. It is preferable to set so that In addition, when reading data, the electron potential energy in the conduction band of the silicon substrate 10 1 becomes the electron potential energy 3 in the conduction band of the second insulating film 14 2, as in the case of data holding. Set to be lower than

6 6

定することが好ましい。 It is preferable to set.

また、絶縁膜積層体 1 0 2 dでは、第 3 の絶縁膜 1 4 3 と小さなバンドギャップを持つ第 2 の絶縁膜 1 4 2および第 4の絶縁膜 1 4 4 との界面付近に主に電荷が蓄積されやすい。特に、本実施の形態では、第 3の絶縁膜 1 4 3の膜中で膜厚方向に窒素原子に対する酸素原子の組成比を変化させたことにより、膜中に多くの格子ギヤップが存在することになり、多くのダングリングボンドが存在する。その結果、第 3の絶縁膜 1 4 3 中には、電荷を捕獲するためのトラップ（電荷捕獲中心）が多く形成されるので、電荷蓄積能力を大きくすることができる。 In addition, in the insulating film stack 10 0 2 d, mainly the vicinity of the interface between the third insulating film 1 4 3 and the second insulating film 1 4 2 and the fourth insulating film 1 4 4 having a small band gap. Charges are likely to accumulate. In particular, in this embodiment, by changing the composition ratio of oxygen atoms to nitrogen atoms in the film thickness direction in the third insulating film 14 3, many lattice gaps are formed in the film. There will be many dangling bonds. As a result, a large number of traps (charge trapping centers) for trapping charges are formed in the third insulating film 14 3, so that the charge storage capability can be increased.

また、一旦第 3 の絶縁膜 1 4 3の界面付近を中心とする領域に電荷が保持された状態では、第 2の絶縁膜 1 4 2および第 4の絶縁膜 1 4 4の存在によって、エネルギー障壁が大きくなり、第 1 の絶縁膜 1 4 1 または第 5の絶縁膜 1 4 5 を介して電荷が抜け出ることが防止される。従って、第 1 の絶縁膜 1 4 1や第 5の絶縁膜 1 4 5の膜厚を厚くしなくとも、絶縁膜積層体 1 0 2 c に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。 Also, once the charge is held in the region centered around the interface of the third insulating film 14 3, the presence of the second insulating film 1 4 2 and the fourth insulating film 1 4 4 The energy barrier is increased, and electric charges are prevented from being released through the first insulating film 14 1 or the fifth insulating film 1 4 5. Accordingly, it is possible to stably hold charges in the insulating film stack 10 2 c without increasing the film thickness of the first insulating film 14 1 and the fifth insulating film 14 5. Excellent data retention characteristics can be obtained.

従って、 M O S型半導体メモリ装置 6 0 4は、従来の M O S型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた半導体メモリ装置である。 Therefore, the MOS type semiconductor memory device 604 has a conventional MOS type semiconductor memory device. Compared to conductor memory devices, this is an excellent semiconductor memory device that has improved data retention characteristics, increased write operation speed, reduced power consumption, and improved reliability.

なお、本実施の形態にかかる MO S型半導体メモリ装置 6 0 4の書き込み、読み出しおよび消去の動作は、第 1 の実施の形態と同様に行うことができる。また、 MO S型半導体メモリ装置 6 0 4は、第 1 の実施の形態において説明した手順に準じて製造できる。 Note that the writing, reading and erasing operations of the MOS type semiconductor memory device 60 4 according to the present embodiment can be performed in the same manner as in the first embodiment. In addition, the MOS type semiconductor memory device 60 4 can be manufactured according to the procedure described in the first embodiment.

[第 5の実施の形態] [Fifth embodiment]

図 1 0は、本発明の第 5の実施の形態に係る MO S型半導体メモリ装置の概略構成を示す断面図である。また、図 1 1 は、図 1 0の MO S型半導体メモリ装置 6 0 5のエネルギーバンド図である。本実施の形態の MO S型半導体メモリ装置 6 0 5は、図 1 0 に示すように、半導体層としての p型のシリコン基板 1 0 1 と、この p 型のシリコン基板 1 0 1上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体 1 0 2 e と、この絶縁膜積層体 1 0 2 eの上に形成されたゲート電極 1 0 3 と、を有している。シリコン基板 1 0 1 とゲート電極 1 0 3 との間には、絶縁膜積層体 1 0 2 eが設けられており、この絶縁膜積層体 1 0 2 e は、第 1 の絶縁膜 1 5 1 と、第 2の絶縁膜 1 5 2 と、第 3の絶縁膜 1 5 3 と、第 4の絶縁膜 1 5 4と、第 5の絶縁膜 1 5 5 と、スぺーサ一絶縁膜 1 5 6 と、を有する。絶縁膜積層体 1 0 2 e においては、第 2の絶縁膜 1 5 2、第 3の絶縁膜 1 5 3および第 4の絶縁膜 1 5 4の 3層の積層体が一単位となり、スぺ一サー絶縁膜 1 5 6 を介して繰り返し 3単位が積層されている。 FIG. 10 is a cross-sectional view showing a schematic configuration of a MOS type semiconductor memory device according to a fifth embodiment of the present invention. FIG. 11 is an energy band diagram of the MOS type semiconductor memory device 60 5 in FIG. As shown in FIG. 10, the MOS type semiconductor memory device 60 5 of this embodiment includes a p-type silicon substrate 10 0 1 as a semiconductor layer, and the p-type silicon substrate 1 0 1. An insulating film laminate 10 0 2 e formed of a plurality of insulating films with different band gaps formed thereon, and a gate electrode 1 formed on the insulating film laminate 1 0 2 e 0 3 and have. An insulating film laminated body 10 0 2 e is provided between the silicon substrate 10 1 and the gate electrode 10 3, and this insulating film laminated body 1 0 2 e is the first insulating film 1 5 1, 2nd insulation film 1 5 2, 3rd insulation film 1 5 3, 4th insulation film 1 5 4, 5th insulation film 1 5 5, Spacer insulation And a membrane 1 5 6. In the insulating film laminate 10 2 e, the three-layered laminate of the second insulating film 15 2, the third insulating film 15 3 and the fourth insulating film 15 4 is a unit. Three units are stacked repeatedly through a single insulating film 1 5 6.

また、シリコン基板 1 0 1 には、ゲート電極 1 0 3の両側に位置するように、表面から所定の深さで、 n型拡散層からなる第 1 のソ —ス · ドレイン 1 0 4および第 2のソース ' ドレイン 1 0 5が形成され、両者の間はチャネル形成領域 1 0 6 となっている。また、本実施の形態は、 nチャネル M O Sデバイスを例に挙げて説明を行うが、 pチャネル M〇 Sデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全て nチャネル M〇 Sデバイス、及び、 pチャネル M O Sデバイスに適用することができる。本実施の形態に係る M O S型半導体メモリ装置 6 0 5 において、第 1 の絶縁膜 1 5 1 、第 5の絶縁膜 1 5 5およびゲート電極 1 0 3 は、図 1 に示した第 1 の実施の形態に係る M〇 S型半導体メモリ装置 6 0 1 の第 1 の絶縁膜 1 1 1 、第 5の絶縁膜 1 1 5およびゲ一卜電極 1 0 3 と同様の構成であるため、説明を省略する。 In addition, the silicon substrate 10 0 1 has a first source drain 1 0 made of an n-type diffusion layer at a predetermined depth from the surface so as to be located on both sides of the gate electrode 10 3. 4 and second source 'drain 1 0 5 formed The channel forming region 10 6 is between the two. Although this embodiment will be described by taking an n-channel MOS device as an example, it may be implemented by a p-channel MOS device. Therefore, the contents of this embodiment described below can be applied to all n-channel MOS devices and p-channel MOS devices. In the MOS type semiconductor memory device 60 5 according to the present embodiment, the first insulating film 15 1, the fifth insulating film 15 5, and the gate electrode 10 3 are the same as those shown in FIG. Since it has the same configuration as the first insulating film 1 1 1, the fifth insulating film 1 1 5 and the gate electrode 1 0 3 of the M0 S type semiconductor memory device 6 0 1 according to the embodiment, Description is omitted.

第 2 の絶縁膜 1 5 2 は、 1 の絶縁膜 1 5 1 上に形成された窒化珪素膜（ S i N膜）であるこの第 2の絶縁膜 1 5 2 は、例えば 2 The second insulating film 1 5 2 is a silicon nitride film (SiN film) formed on the insulating film 1 5 1 of this 1. The second insulating film 1 5 2 is, for example, 2

. 5〜 4 e Vの範囲内のェネルギーバンドギャップを有している。第 2の絶縁膜 1 5 2 の膜厚は、例えば 2 n m 〜 2 0 n mの範囲内が好ましく、 2 n m〜 1 0 n mの範囲内がより好まし、 3 n m〜 5 n mの範囲内が望ましレ Has an energy band gap in the range of 5 to 4 eV. For example, the thickness of the second insulating film 15 2 is preferably in the range of 2 nm to 20 nm, more preferably in the range of 2 nm to 10 nm, and in the range of 3 nm to 5 nm. Masle

第 3 の絶縁膜 1 5 3 は、第 2 の絶縁膜 1 5 2上に形成された窒化酸化珪素膜（ S i 〇 N膜 ) であ ό この第 3の絶縁膜 1 5 3 は、例えば 5〜 7 e Vの範囲内のエネルギ一バンドキヤップを有している The third insulating film 15 3 is a silicon nitride oxide film (SiN film) formed on the second insulating film 15 2. This third insulating film 15 3 3 is, for example, Has an energy band cap in the range of 5-7 eV

。第 3 の絶縁膜 1 5 3 の膜厚は、例えば 2 η m〜 3 0 n mの範囲内が好ましく、 2 n m 1 5 n mの範囲内がより好ましく、 4 n m〜. The film thickness of the third insulating film 15 3 is preferably, for example, in the range of 2 η m to 30 nm, more preferably in the range of 2 nm 15 nm, and 4 nm to 3 nm.

1 0 n mの範囲内が望ましい。 A range of 10 nm is desirable.

第 4の絶縁膜 1 5 4は、第 3 の絶縁膜 1 5 3上に形成された窒化珪素膜（ S i N膜）であるの第 4の絶縁膜 1 5 4は、第 2 の絶縁膜 1 5 2 と同様のェネルギーハ、ン卜干ャップおよび膜厚を有している。 The fourth insulating film 15 4 is a silicon nitride film (SiN film) formed on the third insulating film 15 3. The fourth insulating film 15 4 is the second insulating film. It has the same energy, membrane and film thickness as membrane 1 5 2.

スぺーサー絶縁膜 1 5 6 は、第 4の絶縁膜 1 5 4上に形成された窒化酸化珪素膜（ S i ON膜）である。本実施の形態において、スぺ一サ一絶縁膜 1 5 6 としては、第 3の絶縁膜 1 5 3 と同様の膜を用いることができる。すなわち、スぺーサー絶縁膜 1 5 6は、例えば 5〜 7 e Vの範囲内のエネルギーバンドギャップを有している。また、スぺーサー絶縁膜 1 5 6の膜厚は、例えば 2 n m〜 3 0 n m の範囲内が好ましく、 2 n m〜 l 5 n mの範囲内がより好ましく、Spacer insulating film 1 5 6 is formed on fourth insulating film 1 5 4 This is a silicon nitride oxide film (S i ON film). In this embodiment, as the spacer insulating film 15 6, a film similar to the third insulating film 15 3 can be used. That is, the spacer insulating film 15 6 has an energy band gap within a range of 5 to 7 eV, for example. The thickness of the spacer insulating film 15 6 is preferably in the range of 2 nm to 30 nm, for example, and more preferably in the range of 2 nm to l 5 nm.

4 n m〜 1 0 n mの範囲内が望ましい。 A range of 4 nm to 10 nm is desirable.

上記第 2の絶縁膜 1 5 2、第 3の絶縁膜 1 5 3、第 4の絶縁膜 1 Second insulating film 1 5 2, third insulating film 1 5 3, fourth insulating film 1

5 4およびスぺーサー絶縁膜 1 5 6の材料としては、窒化珪素膜や窒化酸化珪素膜に限らず、金属酸化物などの絶縁材料を用いることができる。金属酸化物としては、第 1の実施形態と同様のものを用いることができる。 The material of the 5 4 and the spacer insulating film 1 5 6 is not limited to a silicon nitride film or a silicon nitride oxide film, and an insulating material such as a metal oxide can be used. As the metal oxide, the same metal oxide as in the first embodiment can be used.

また、第 1 の絶縁膜 1 5 1〜第 5の絶縁膜 1 5 5およびスぺーサ —絶縁膜 1 5 6の成膜方法は、第 1の実施の形態と同様に、熱酸化法や C VD法、原子拡散による酸化処理ゃ窒化処理などを適宜組み合わせて成膜することができる。また、本実施の形態においても、主に電荷蓄積領域として中心的な役割を果たす第 2の絶縁膜 1 5 2 、第 3の絶縁膜 1 5 3および第 4の絶縁膜 1 5 4を、プラズマ処理装置 1 0 0を用いたプラズマ C VD法を利用して成膜する方法を選択することが好ましい。すなわち、プラズマ処理装置 1 0 0 を用いるプラズマ C VD法により窒化珪素膜を形成するか、この窒化珪素膜を酸化処理して窒化酸化珪素膜とすることが好ましい。 In addition, the first insulating film 15 1 to the fifth insulating film 15 5 5 and the spacer-insulating film 1 56 are formed in the same manner as in the first embodiment by thermal oxidation or C A film can be formed by appropriately combining the VD method, oxidation treatment by atomic diffusion or nitridation treatment. Also in the present embodiment, the second insulating film 15 2, the third insulating film 15 3, and the fourth insulating film 15 4 that mainly play a central role as a charge storage region are formed by plasma. It is preferable to select a film formation method using a plasma C VD method using a processing apparatus 100. That is, it is preferable to form a silicon nitride film by a plasma C VD method using a plasma processing apparatus 100 or to oxidize this silicon nitride film to form a silicon nitride oxide film.

また、図 1 1 に示したように、 MO S型半導体メモリ装置 6 0 5 は、第 1の絶縁膜 1 5 1および第 5の絶縁膜 1 5 5のバンドギヤップ 1 5 1 aおよび 1 5 5 a力 ^、これらの間に介在する中間積層体である第 2の絶縁膜 1 5 2、第 3の絶縁膜 1 5 3、第 4の絶縁膜 1 5 4およびスぺ一サー絶縁膜 1 5 6のバンドギャップ 1 5 2 a , 1 5 3 a , 1 5 4 aおよび 1 5 6 aに比較して大きなエネルギーバンド構造を有する。また、第 1 の絶縁膜 1 5 1 および第 5の絶縁膜 1 5 5 に接する位置には、最もバンドギャップの小さな第 2 の絶縁膜 1 5 2および第 4の絶縁膜 1 5 4を介在させている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第 1 の絶縁膜 1 5 1 を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体 1 0 2 e に電荷を注入するために必要な書き込み電圧を小さくすることができる。本実施の形態において、第 1 〜第 5の絶縁膜 1 δ 1 〜 1 5 5およびスぺーサー絶縁膜 1 5 6のバンドギャップの大きさは、膜を構成する元素とその組成比により制御することができる。 Further, as shown in FIG. 11, the MOS type semiconductor memory device 60 5 includes the band gaps 1 5 1 a and 1 5 of the first insulating film 15 1 and the fifth insulating film 1 5 5. 5 a force ^, second insulating film 1 5 2, third insulating film 1 5 3, fourth insulating film 1 5 4, and spacer insulating film 1 that are intermediate laminates interposed between them 5 6 Band gap 1 5 2 a, 1 5 Compared to 3 a, 1 5 4 a and 1 5 6 a, it has a large energy band structure. In addition, the second insulating film 15 2 and the fourth insulating film 15 4 having the smallest band gap are interposed at the positions in contact with the first insulating film 15 1 and the fifth insulating film 1 5 5. ing. By having such an energy band structure, it is easy for charges to move due to a tunnel phenomenon via the first insulating film 15 1 when writing data, and the write operation speed can be increased. It is possible to reduce the write voltage necessary for injecting electric charges into the insulating film stack 1002e. In this embodiment, the size of the band gap of the first to fifth insulating films 1 δ 1 to 1 55 and the spacer insulating film 1 56 is determined by the elements constituting the film and the composition ratio thereof. It can be controlled by.

本実施の形態において、書き込み速度を速くするためには、第 2 の絶縁膜 1 5 2および第 4の絶縁膜 1 5 4の膜厚を、書き込み時にクーロンブロッケード現象が起こるように第 3 の絶縁膜 1 5 3 の膜厚に比べて薄く設定することが好ましい。さらに、卜ンネリングの発生確率を上昇させ、書き込み速度をより向上させる目的から、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 5 2の伝導帯における電子ポテンシャルエネルギ一に比べて高くなるように設定することが好ましい。また、データ保持特性を向上させるために、データ保持状態では、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜 1 5 2の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。さらに、データ読み出し時においても、データ保持状態と同様にシリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2 の絶縁膜 1 5 2の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することが好ましい。 In this embodiment, in order to increase the writing speed, the thickness of the second insulating film 15 2 and the fourth insulating film 15 4 is set so that the Coulomb blockade phenomenon occurs at the time of writing. It is preferable to set the thickness to be smaller than the thickness of the insulating film 15 3. Furthermore, for the purpose of increasing the probability of occurrence of tunneling and further improving the writing speed, the electron potential energy in the conduction band of the silicon substrate 10 1 becomes the conduction band of the second insulating film 15 2. It is preferable to set it so that it is higher than the electron potential energy at. In addition, in order to improve the data retention characteristics, in the data retention state, the electron potential energy in the conduction band of the silicon substrate 10 1 is larger than the electron potential energy in the conduction band of the second insulating film 15 2. It is preferable to set so that it may become low. Furthermore, when reading data, the electron potential energy in the conduction band of the silicon substrate 101 is lower than the electron potential energy in the conduction band of the second insulating film 15 2, as in the data holding state. To be It is preferable to set to.

絶縁膜積層体 1 0 2 eでは、第 3 の絶縁膜 1 5 3 と、小さなバンドギャップを持つ第 2の絶縁膜 1 5 2および第 4の絶縁膜 1 5 4 との界面付近に、主に電荷が蓄積されやすい。また、一旦第 3 の絶縁膜 1 5 3の界面付近を中心とする領域に電荷が保持された状態では、第 2の絶縁膜 1 5 2および第 4の絶縁膜 1 5 4の存在によって、エネルギー障壁が大きくなり、第 1 の絶縁膜 1 5 1 または第 5の絶縁膜 1 5 5 を介して電荷が抜け出ることが防止される。従って、第 1 の絶縁膜 1 5 1や第 5の絶縁膜 1 5 5の膜厚を厚くしなくとも、絶縁膜積層体 1 0 2 e に電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。 In the insulating film stack 10 0 2 e, in the vicinity of the interface between the third insulating film 15 3 and the second insulating film 15 2 and the fourth insulating film 15 4 having a small band gap, Charges are likely to accumulate mainly. In addition, once the charge is held in the region centered around the interface of the third insulating film 15 3, the energy of the second insulating film 15 2 and the fourth insulating film 15 4 The barrier is increased, and it is possible to prevent charge from being released through the first insulating film 15 1 5 or the fifth insulating film 1 5 5. Therefore, it is possible to stably hold the electric charge in the insulating film stacked body 10 2 e without increasing the thickness of the first insulating film 15 1 and the fifth insulating film 15 5. Excellent data retention characteristics can be obtained.

従って、 M O S型半導体メモリ装置 6 0 5 は、従来の M O S型半導体メモリ装置に比べて、デ一夕保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた半導体メモリ装置である。 Therefore, the MOS type semiconductor memory device 605 has improved data retention characteristics, higher write operation speed, lower power consumption, and higher reliability than the conventional MOS type semiconductor memory device. It is an excellent semiconductor memory device realized at the same time.

なお、本実施の形態では、第 2の絶縁膜 1 5 2、第 3の絶縁膜 1 5 3および第 4の絶縁膜 1 5 4の積層体を 1単位として 3単位を繰り返し積層したが、繰り返し回数は 2単位または 4単位以上でもよい。また、本実施の形態では、第 2の絶縁膜 1 5 2、第 3 の絶縁膜 1 5 3および第 4の絶縁膜 1 5 4の積層体を、スぺーサー絶縁膜 1 5 6 を介して繰り返し積層したが、スぺ一サー絶縁膜 1 5 6 を設けなくてもよい。 In the present embodiment, the second insulating film 15 2, the third insulating film 15 3, and the fourth insulating film 15 4 are stacked as a unit, and 3 units are repeatedly stacked. The number of repetitions may be 2 units or 4 units or more. In the present embodiment, the stacked body of the second insulating film 15 2, the third insulating film 15 3 and the fourth insulating film 15 4 is interposed via the spacer insulating film 1 5 6. Although repeated lamination was performed, the spacer insulating film 15 6 need not be provided.

また、本実施の形態においても、第 3の絶縁膜 1 5 3 中のシリコンに対する窒素の組成比または窒素に対する酸素の組成比を膜厚方向に変化させて、第 3の絶縁膜 1 5 3 を、第 3の実施の形態または第 4の実施の形態に示したバンドギャップ構造と同様に構成することが可能である。さらに、図 1 0に示す MO S型半導体メモリ装置 6 0 5において、第 2の絶縁膜 1 5 2 を窒化酸化珪素膜（ S i 〇N膜）、第 3の絶縁膜 1 5 3を窒化珪素膜（ S i N膜）、第 4の絶縁膜 1 5 4を窒化酸化珪素膜（ S i O N膜）、スぺーサー絶縁膜 1 5 6を窒化珪素膜 ( S i N膜）としてもよい。この場合のエネルギーバンド構造の一例を図 1 2に示した。このようなエネルギーバンド構造を有することにより、データ書き込み時には第 1 の絶縁膜 1 5 1 を介したトンネル現象による電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体 1 0 2 eに電荷を注入するために必要な書き込み電圧を小さくすることができる。また、第 3の絶縁膜 1 5 3 を中心とする領域に、主に電荷が蓄積されやすくなり、第 1 の絶縁膜 1 5 1や第 5の絶縁膜 1 5 5の膜厚を厚くしなくとも、絶縁膜積層体 1 0 2 eに電荷を安定的に保持することが可能であり、優れたデータ保持特性が得られる。 Also in this embodiment, the third insulating film 1 5 3 is changed by changing the composition ratio of nitrogen to silicon or the composition ratio of oxygen to nitrogen in the film thickness direction. 5 3 can be configured in the same manner as the band gap structure shown in the third embodiment or the fourth embodiment. Further, in the MOS type semiconductor memory device 60 5 shown in FIG. 10, the second insulating film 15 2 is replaced with a silicon nitride oxide film (S i 0 N film) and a third insulating film 15 3. Silicon nitride film (SiN film), fourth insulating film 1554 as silicon nitride oxide film (SiON film), and spacer insulating film 1556 as silicon nitride film (SiN film) Also good. An example of the energy band structure in this case is shown in Fig. 12. By having such an energy band structure, it is easy for charge to move due to the tunnel phenomenon via the first insulating film 15 1 when writing data, and the write operation speed can be increased. In addition, it is possible to reduce the write voltage necessary for injecting charges into the insulating film stack 100 2 e. In addition, charges are likely to be accumulated mainly in the region centering on the third insulating film 15 3, and the thickness of the first insulating film 15 1 and the fifth insulating film 15 5 is increased. In addition, it is possible to stably hold charges in the insulating film laminate 10 2 e, and excellent data retention characteristics can be obtained.

本実施の形態にかかる MO S型半導体メモリ装置 6 0 4の書き込み、読み出しおよび消去の動作は、第 1の実施の形態と同様に行うことができる。また、 MO S型半導体メモリ装置 6 0 4は、第 1 の実施の形態において説明した手順に準じて製造できる。 The writing, reading and erasing operations of the MOS type semiconductor memory device 604 according to the present embodiment can be performed in the same manner as in the first embodiment. Further, the MOS type semiconductor memory device 60 4 can be manufactured according to the procedure described in the first embodiment.

[第 6の実施の形態] [Sixth embodiment]

図 1 3は、本発明の第 6の実施の形態に係る MO S型半導体メモリ装置の概略構成を示す断面図である。本実施の形態の M O S型半導体メモリ装置 6 0 6は、図 1 3に示したように、半導体層としての p型のシリコン基板 1 0 1 と、この p型のシリコン基板 1 0 1上に形成された絶縁膜 1 6 1 と、この絶縁膜 1 6 1上に形成された第 1 のゲート電極 1 6 2 と、この第 1のゲート電極 1 6 2上に積層形成された、バンドギャップの大きさが異なる複数の絶縁膜からなる絶縁膜積層体 1 0 2 f と、この絶縁膜積層体 1 0 2 ίの上に形成された第 2のゲート電極 1 6 3 と、を有している。シリコン基板 1 0 1 には、ゲート電極 1 6 3の両側に位置するように、表面から所定の深さで、 n型拡散層である第 1のソース，ドレイン 1 0 4および第 2のソース · ドレイン 1 0 5が形成され、両者の間はチャネル形成領域 1 0 6 となっている。なお、 MO S型半導体メモリ装置 6 0 1 は、半導体基板内に形成された pゥエルや p型シリコン層に形成されていてもよい。また、本実施の形態は、 nチャネル M O Sデバイスを例に挙げて説明を行う力 S、 pチャネル M O Sデバイスで実施してもかまわない。従って、以下に記載する本実施の形態の内容は、全て nチャネル MO Sデバイス、及び、 pチャネル MO Sデバイスに適用することができる。 FIG. 13 is a cross-sectional view showing a schematic configuration of a MOS type semiconductor memory device according to a sixth embodiment of the present invention. As shown in FIG. 13, the MOS type semiconductor memory device 60 6 of this embodiment includes a p-type silicon substrate 10 0 1 as a semiconductor layer, and the p-type silicon substrate 10 0. Insulating film 1 61 formed on 1, first gate electrode 1 6 2 formed on this insulating film 1 6 1, and laminated on this first gate electrode 1 6 2 Formed on the insulating film laminate 1 0 2 f and the insulating film laminate 1 0 2 ί, each having a plurality of insulating films having different band gap sizes. A second gate electrode 16 3. The silicon substrate 10 1 is provided with a first source, a drain 10 4 and a second n-type diffusion layer at a predetermined depth from the surface so as to be located on both sides of the gate electrode 16 3. Source / drain 1 0 5 is formed, and a channel forming region 1 0 6 is formed between the two. The MOS type semiconductor memory device 60 1 may be formed in a p-well or p-type silicon layer formed in the semiconductor substrate. In addition, this embodiment may be implemented with a power S, p-channel MOS device, which will be described by taking an n-channel MOS device as an example. Accordingly, the contents of the present embodiment described below can be applied to all n-channel MOS devices and p-channel MOS devices.

本実施の形態に係る MO S型半導体メモリ装置 6 0 6 において、絶縁膜 1 6 1 は、図 1 に示した第 1の実施の形態に係る MO S型半導体メモリ装置 6 0 1の第 1の絶縁膜 1 1 1 と同様の構成であり、また、 MO S型半導体メモリ装置 6 0 6における第 1のゲート電極 1 6 2および第 2のゲート電極 1 6 3は、第 1の実施の形態に係る MO S型半導体メモリ装置 6 0 1のゲート電極 1 0 3 と同様の構成であるため説明を省略する。 In the MOS type semiconductor memory device 60 6 according to the present embodiment, the insulating film 16 1 is the first of the MOS type semiconductor memory device 6 0 1 according to the first embodiment shown in FIG. The first gate electrode 16 2 and the second gate electrode 1 63 in the MOS type semiconductor memory device 60 6 are the same as those in the first implementation. Since the configuration is the same as that of the gate electrode 10 3 of the MOS type semiconductor memory device 60 1 according to the embodiment, description thereof is omitted.

また、第 1のゲート電極 1 6 2 と第 2のゲート電極 1 6 3 との間の絶縁膜積層体 1 0 2 f としては、上記第 1〜第 5の実施の形態のいずれかに記載した絶縁膜積層体 1 0 2 a〜 1 0 2 e と同様の構造のものを用いることができる。なお、図 1 3では絶縁膜積層体 1 0 2 f を構成する個々の絶縁膜は図示を省略した。 In addition, as the insulating film laminate 10 2 f between the first gate electrode 16 2 and the second gate electrode 16 3, any one of the first to fifth embodiments described above may be used. A structure having the same structure as that of the described insulating film laminates 10 2 a to 10 2 e can be used. In FIG. 13, the individual insulating films constituting the insulating film stack 10 2 f are not shown.

上記第 1〜第 5の実施の形態に係る M〇 S型半導体メモリ装置 6 0 1〜 6 0 5 (図 1、図 4、図 6、図 8および図 1 0 ) では、半導体層としてのシリコン基板 1 0 1 とゲート電極 1 0 3 との間で電荷を移動させたのに対し、本実施の形態に係る MO S型半導体メモリ装置 6 0 6では、絶縁膜 1 6 1上に形成された第 1のゲート電極 1 6 2 と第 2のゲート電極 1 6 3 との間で電荷を移動させることによりデータの書換えを行うことができる。 In the MS type semiconductor memory devices 60 1 to 60 5 (FIG. 1, FIG. 4, FIG. 6, FIG. 8 and FIG. 10) according to the first to fifth embodiments, as the semiconductor layer, In contrast to the fact that the charge was transferred between the silicon substrate 10 0 1 and the gate electrode 10 3, the MOS type semiconductor memory according to the present embodiment In the device 6 06, data rewriting is performed by transferring charges between the first gate electrode 16 2 and the second gate electrode 16 3 formed on the insulating film 16 1. It can be performed.

以上のような構造の MO S型半導体メモリ装置 6 0 6の動作例について説明する。まず、データ書き込み時には、シリコン基板 1 0 1 の電位を基準として、第 1のソース · ドレイン 1 0 4および第 2 のソース · ドレイン 1 0 5を 0 Vに保持し、第 1のゲート電極 1 6 2は浮遊として、第 2のゲート電極 1 6 3 に所定の正の電圧を印加する。このとき、チャネル形成領域 1 0 6 に電子が蓄積されて反転層が形成され、その反転層内の電荷の一部がトンネル現象により絶縁膜 1 6 1および第 1 のゲート電極 1 6 2 を介して絶縁膜積層体 1 0 2 f に移動する。もしくは、データ書き込み時に、シリコン基板 1 0 1の電位を基準として、第 1のソース · ドレイン 1 0 4、第 2 のソース · ドレイン 1 0 5および第 1 のゲート電極 1 6 2を 0 Vに保持し、第 2のゲート電極 1 6 3に所定の正の電圧を印加することで、第 1のゲート電極 1 6 2から電荷の一部を絶縁膜積層体 1 0 2 f に移動させてもよい。そして、絶縁膜積層体 1 0 2 f に移動した電子は、その内部に形成された電荷捕獲中心に捕獲され、データの蓄積が行われる。この際、従来のデバイスでは、厚い絶縁膜を介して電荷を注入する必要があつたために、書き込み電圧が大きいとか、書き込み速度が遅い等の問題が生じていた（図 1 4 ( a ) を参照 ) 。これに対して、本発明によれば、シリコン基板 1 0 1の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜（例えば、第 2の絶縁膜 1 1 2， 1 2 2 , 1 3 2， 1 4 2 , 1 5 2 ) の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定することにより、薄い絶縁膜を介して電荷を注入することが可能となる（図 1 4 ( d ) を参照）。そのため、本発明によるデバイスでは、書き込み電圧を小さくでき、書き込み速度を高速にすることが可能となる。 An operation example of the MOS type semiconductor memory device 60 6 having the above structure will be described. First, when writing data, the first source drain 10 4 and the second source drain 1 0 5 are held at 0 V with respect to the potential of the silicon substrate 10 1, and the first gate The gate electrode 16 2 is floating and a predetermined positive voltage is applied to the second gate electrode 16 3. At this time, electrons are accumulated in the channel formation region 106 and an inversion layer is formed, and a part of the charge in the inversion layer is insulated by the tunnel phenomenon and the first gate electrode 16 2 It moves to the insulating film laminated body 1 0 2 f via. Or, when writing data, the first source / drain 1 0 4, the second source / drain 1 0 5, and the first gate electrode 1 6 with respect to the potential of the silicon substrate 10 1 2 is held at 0 V, and a predetermined positive voltage is applied to the second gate electrode 16 3, so that a part of the charge is transferred from the first gate electrode 1 6 2 to the insulating film laminate 1 0 You may move it to 2 f. Then, the electrons that have moved to the insulating film stack 10 2 f are trapped by the charge trapping centers formed therein, and data is accumulated. At this time, in the conventional device, it was necessary to inject the charge through a thick insulating film, which caused problems such as a high write voltage and a slow write speed (see Fig. 14 (a)). ) On the other hand, according to the present invention, the electron potential energy in the conduction band of the silicon substrate 10 1 is changed to the second insulating film (for example, the second insulating film 1 1 2, 1 2 2, 1 3 2 , 1 4 2, 1 5 2), it is possible to inject charge through a thin insulating film by setting it higher than the electron potential energy in the conduction band (Fig. 14 (d) See). So with the device according to the invention Can reduce the writing voltage and increase the writing speed.

データ読み出し時には、シリコン基板 1 0 1 の電位を基準として第 1 のソース ' ドレイン 1 0 4または第 2のソース ' ドレイン 1 0 5のいずれか一方に 0 Vの電圧を印加し、もう一方に所定の電圧を印加する。さらに、第 2のゲート電極 1 6 3にも所定の電圧を印加する。第 1 のゲート電極 1 6 2は浮遊とする。このように電圧を印加することにより、絶縁膜積層体 1 0 2 f 内に蓄積された電荷の有無や、蓄積された電荷の量に応じ、チャネルの電流量やドレイン電圧が変化する。従って、このチャンネル電流またはドレイン電圧の変化を検出することによって、デ一夕を外部に読み出すことができる。この際、従来のデバイスでは、厚い絶縁膜を介して電荷の有無やその量の情報を読み出すために、読み出し電圧が大きいとか、読み出し速度が遅い等の問題が生じていた（図 1 4 ( c ) を参照）。これに対して、本発明によれば、シリコン基板 1 0 1の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜（例えば、第 2 の絶縁膜 1 1 2， 1 2 2 , 1 3 2 , 1 4 2 , 1 5 2 ) の伝導帯における電子ポテンシャルエネルギーに比べて低くなるように設定することにより、厚い絶縁膜を介しているものの、実効平均バリヤ障壁を小さくすることが可能となる（図 1 4 ( f ) を参照）。そのため、本発明によるデバイスでは、読み出し電圧を小さくでき、読み出し速度を高速にすることが可能となる。 . When reading data, apply a voltage of 0 V to either the first source 'drain 1 0 4 or the second source' drain 1 0 5 with respect to the potential of the silicon substrate 10 1 Apply a voltage of. Further, a predetermined voltage is also applied to the second gate electrode 16 3. The first gate electrode 1 62 is floating. By applying the voltage in this way, the channel current amount and drain voltage change depending on the presence or absence of the charge accumulated in the insulating film stack 10 2 f and the amount of the accumulated charge. . Therefore, the data can be read out by detecting the change in the channel current or the drain voltage. At this time, in the conventional device, in order to read out the information on the presence / absence of the charge and its amount through the thick insulating film, there are problems such as a high read voltage and a slow read speed (Fig. 14). (See (c)). On the other hand, according to the present invention, the electron potential energy in the conduction band of the silicon substrate 101 becomes the second insulating film (for example, the second insulating film 1 1 2, 1 2 2, 1 3 2, 1 4 2, 1 5 2) It is possible to reduce the effective average barrier barrier through a thick insulating film by setting it to be lower than the electron potential energy in the conduction band. (See Fig. 14 (f)). Therefore, in the device according to the present invention, the read voltage can be reduced, and the read speed can be increased. .

データの消去時には、シリコン基板 1 の電位を基準とし、第 1 のソース ' ドレイン 1 0 4および第 2のソース · ドレイン 1 0 5の両方に 0 Vの電圧を印加し、第 1のゲート電極 1 6 2は浮遊として、第 2のゲート電極 1 6 3に所定の大きさの負の電圧を印加する。このような電圧の印加によって、絶縁膜積層体 1 0 2 f 内に保持されていた電子は絶縁膜 1 6 1 を介してシリコン基板 1 0 1のチャネル形成領域 1 0 6 に引き抜かれる。これにより、 MO S型半導体メモリ装置 6 0 6は、絶縁膜積層体 1 0 2 f 内の電子蓄積量が低い消去状態に戻る。もしくは、データ消去時に、シリコン基板 1 0 1 の電位を基準として、第 1のソース ' ドレイン 1 0 4、第 2のソース ' ドレイン 1 0 5および第 1 のゲート電極 1 6 2 を 0 Vに保持し、第 2のゲート電極 1 6 3に所定の負の電圧を印加することで、絶縁膜積層体 1 0 2 f 内に保持されていた電子を、絶縁膜 1 6 1 を介してシリコン基板 1 0 1のチャネル形成領域 1 0 6に引き抜いてもよい。この際、従来のデバイスでは、厚い絶縁膜を介して電荷を放出する必要があつたために、消去電圧が大きいとか、消去速度が遅い等の問題が生じていた（図 1 4 ( b ) を参照）。これに対して、本発明によれば、シリコン基板 1 0 1 の伝導帯における電子ポテンシャルエネルギーが、第 2の絶縁膜（例えば、第 2の絶縁膜 1 1 2， 1 2 2 , 1 3 2 , 1 4 2 , 1 5 2 ) の伝導帯における電子ポテンシャルエネルギーに比べて高くなるように設定するために、薄い絶縁膜を介して電荷を放出することが可能となる（図 1 4 ( e ) を参照）。そのため、本発明によるデバイスでは、消去電圧を小さくでき、消去速度を高速にすることが可能となる。 When erasing data, a voltage of 0 V is applied to both the first source and drain 1 0 4 and the second source and drain 1 0 5 with respect to the potential of the silicon substrate 1, and the first gate electrode 1 6 2 is floating, and a negative voltage of a predetermined magnitude is applied to the second gate electrode 1 6 3. By applying such a voltage, it is held in the insulating film stack 100 2 f. The remaining electrons are extracted to the channel formation region 1 06 of the silicon substrate 1 0 1 through the insulating film 1 6 1. As a result, the MOS type semiconductor memory device 60 6 returns to the erased state in which the amount of accumulated electrons in the insulating film stacked body 102 f is low. Or, when erasing data, the first source 'drain 1 0 4, second source' drain 1 0 5 and the first gate with respect to the potential of the silicon substrate 10 1 By holding the electrode 1 62 at 0 V and applying a predetermined negative voltage to the second gate electrode 1 6 3, the electrons held in the insulating film stack 1 0 2 f are insulated. The film may be extracted into the channel formation region 106 of the silicon substrate 101 through the film 16 1. At this time, in the conventional device, since it is necessary to discharge the charge through the thick insulating film, problems such as a large erase voltage and a slow erase speed have occurred (see Fig. 14 (b)). See) On the other hand, according to the present invention, the electron potential energy in the conduction band of the silicon substrate 10 0 1 becomes the second insulating film (for example, the second insulating film 1 1 2, 1 2 2, 1 3 2, 1 4 2, 1 5 2) is set to be higher than the electron potential energy in the conduction band, it is possible to discharge charges through a thin insulating film (Fig. 14). (See e).) Therefore, in the device according to the present invention, the erase voltage can be reduced and the erase speed can be increased.

MO S型半導体メモリ装置 6 0 6 における情報の書き込み、読み出し、消去の方法は限定されるものではなく、上記とは異なる方式で書き込み、読み出しおよび消去を行ってもよい。また、第 1 のソ —ス ' ドレイン 1 0 4と第 2のソース ' ドレイン 1 0 5 を固定せず、交互にソースまたはドレインとなるように機能させて 1 メモリセルで 2 ビット以上の情報の書き込み · 読み出しを行えるようにすることで大容量化することもできる。 The method of writing, reading, and erasing information in the MOS type semiconductor memory device 60 6 is not limited, and writing, reading, and erasing may be performed by a method different from the above. Also, the first source 'drain 10 4 and the second source' drain 1 0 5 are not fixed, but function as alternate sources or drains, so that each memory cell has 2 bits. The capacity can be increased by enabling writing and reading of the above information.

本実施の形態に係る MO S型半導体メモリ装置 6 0 6は、第 1〜第 5の実施の形態に係る MO S型半導体メモリ装置 6 0 1〜 6 0 δ と同様に、従来の MO S型半導体メモリ装置に比べて、データ保持特性の向上と書き込み動作速度の高速化と低消費電力化と信頼性向上とが同時に実現された優れた MO S型半導体メモリ装置である。なお、本実施の形態にかかる MO S型半導体メモリ装置 6 0 6は、第 1 の実施の形態において説明した手順に準じて製造できる。 The MOS type semiconductor memory device 60 6 according to the present embodiment includes the first to Similar to the MOS type semiconductor memory device 6 0 1 to 6 0 δ according to the fifth embodiment, compared with the conventional MOS type semiconductor memory device, the data retention characteristics are improved and the write operation speed is increased. It is an excellent MOS type semiconductor memory device that achieves low power consumption and improved reliability at the same time. Note that the MOS type semiconductor memory device 60 6 according to the present embodiment can be manufactured according to the procedure described in the first embodiment.

以上、第 1〜第 6の実施の形態に関して述べたように、本発明は、絶縁膜中に存在する電荷によってメモリセルのしきい値が変化する範囲において種々変形して用いることができる。例えば、 F Ν 卜ンネル現象、ホットエレクトロン注入現象、ホットホール注入現象、光電効果等々の物理現象を用いて情報の書き込み、読み出し、消去を行うことができる。 As described above with respect to the first to sixth embodiments, the present invention can be used with various modifications within a range in which the threshold value of the memory cell changes due to the charge existing in the insulating film. For example, information can be written, read, and erased using physical phenomena such as the FΝ tunnel phenomenon, hot electron injection phenomenon, hot hole injection phenomenon, and photoelectric effect.

次に、再び図 1 4を参照しながら上記実施の形態に係る M O S型半導体メモリ装置の作用について説明する。図 1 4 ( a ) 〜（ c ) は、従来の MO S型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。また、同図（ d ) 〜（ f ) は、本発明の MO S型半導体メモリ装置の書き込み時、消去時およびデータ保持状態におけるエネルギーダイアグラムを模式的に示したものである。なお、第 1 〜第 6の実施の形態に係る MO S型半導体メモリ装置では、電荷は第 1 の絶縁膜から第 5の絶縁膜の間に、ある分布で保持されることになるが、主として第 3の絶縁膜内またはその界面付近を中心とする領域が電荷蓄積の中心を担う部分であることから、説明の便宜上、この部分を図 1 4では「電荷蓄積領域」と表現している。 Next, the operation of the MOS type semiconductor memory device according to the above embodiment will be described with reference to FIG. 14 again. Figures 14 (a) to (c) schematically show energy diagrams in writing, erasing, and data holding states of a conventional MOS type semiconductor memory device. FIGS. 4D to 5F schematically show energy diagrams at the time of writing, erasing and holding data in the MOS type semiconductor memory device of the present invention. In the MOS type semiconductor memory devices according to the first to sixth embodiments, the electric charge is held in a certain distribution between the first insulating film and the fifth insulating film. Since the region centered in the third insulating film or near the interface is the portion that is responsible for charge accumulation, this portion is expressed as the “charge accumulation region” in FIG. 14 for convenience of explanation. .

シリコン基板と電荷蓄積領域との間で電子が移動する確率は、ェネルギー障壁 E Bの大きさ（つまり、エネルギー障壁 E Bの高さ H と幅 T) に反比例する。第 1 の絶縁膜のバンドギャップを大きくすると、エネルギー障壁 E Bの高さ Hが高くなることから、シリコン基板側と電荷蓄積層側との間の電子の移動が制限される。また、第 1 の絶縁膜の膜厚を厚くした場合には、幅 Tが大きくなることから、エネルギー障壁 E Bも大きくなる。このように、第 1 の絶縁膜の膜厚を増加させることは、電荷蓄積領域側に保持された電子が第 1 の絶縁膜を介してシリコン基板側へ抜け出ることを防止する上で効果的な方法である。従って、 M O S型半導体メモリ装置において、電荷保持能力を向上させるためには、第 1 の絶縁膜のバンドギヤップを大きく、かつ膜厚を厚くして、図 1 4 ( c ) に示したように、第 1 の絶縁膜によるエネルギー障壁 E Bの高さ Hと幅 Tを大きくすればよい。 The probability of electrons moving between the silicon substrate and the charge storage region is inversely proportional to the size of the energy barrier EB (that is, the height H and width T of the energy barrier EB). Increase the band gap of the first insulating film Then, since the height H of the energy barrier EB increases, the movement of electrons between the silicon substrate side and the charge storage layer side is limited. In addition, when the thickness of the first insulating film is increased, since the width T is increased, the energy barrier EB is also increased. In this way, increasing the thickness of the first insulating film is effective in preventing electrons held on the charge storage region side from flowing out to the silicon substrate side through the first insulating film. Method. Therefore, in order to improve the charge retention capability in the MOS type semiconductor memory device, the band gap of the first insulating film is increased and the film thickness is increased, as shown in FIG. 14 (c). The height H and width T of the energy barrier EB by the first insulating film can be increased.

しかし、第 1 の絶縁膜の膜厚を増加させると、例えば書き込み時にトンネル効果によるシリコン基板から電荷蓄積領域への電子の注入も起こりにくくなつてしまい、図 1 4 ( a ) に示したように、書き込み時に大きな書き込み電圧を印加しなければならなくなる。また、消去時にも同図（ b ) に示したように大きな消去用電圧が必要になる。書き込み電圧と消去用電圧を下げるためには、第 1 の絶縁腠のバンドギャップを小さく、かつ膜厚を薄くすればよいが、そうするとエネルギー障壁 E Bも小さくなるため、データ保持特性が低下してしまう。 However, if the thickness of the first insulating film is increased, for example, electrons are less likely to be injected from the silicon substrate into the charge storage region due to the tunnel effect during writing. As shown in), a large write voltage must be applied during writing. Also during erasing, a large erasing voltage is required as shown in Fig. 5 (b). In order to lower the write voltage and the erase voltage, the band gap of the first insulator 腠 should be reduced and the film thickness should be reduced. However, the energy barrier EB will also be reduced, and the data retention characteristics will be reduced. Resulting in.

本発明では、上記第 1 〜第 6の実施の形態に例示したように、大きなバンドギャップを有する第 1 の絶縁膜および第 5 の絶縁膜に隣接して、これらに比べて小さなバンドギャップを有する第 2および第 4の絶縁膜を設けた。このようなエネルギーバンド構造を採用することにより、図 1 4 ( d ) に示したように、書き込み時に、シリコン基板側から電子がバンドギャップの大きな第 1 の絶縁膜を通過して電荷蓄積領域へ移動する際には、エネルギー障壁 E Bの幅は第 1 の絶縁膜相当の T 1 でよく、低い書き込み電圧でも電子の移動がスムーズに行われる。消去時も、図 1 4 ( e ) に示したように、電荷蓄積領域側からシリコン基板側へ電子が通過する際のエネルギー障壁 E Bの幅は T 1 でよく、低い消去用電圧でも電子の移動がスムーズに行われる。なお、図示は省略するが、電荷蓄積領域から第 5 の絶縁膜を介してゲート電極 1 0 3側へ電子を抜き出す場合も同様である。一方で、図 1 4 ( f ) に示したように、電荷蓄積領域に電子を保持した状態では、第 1 の絶縁膜（第 5の絶縁膜）だけでなく、第 2の絶縁膜（第 4の絶縁膜）も含めてエネルギー障壁 E Bとなることから幅 Tは大きくなり、第 1 の絶縁膜（第 5の絶縁膜）の膜厚を厚くしなくても、電荷蓄積領域から電荷が抜け出ることが防止され、優れた電荷保持特性が得られるのである。 In the present invention, as exemplified in the first to sixth embodiments, the first insulating film and the fifth insulating film having a large band gap are adjacent to each other, and are smaller than these. Second and fourth insulating films having a band gap were provided. By adopting such an energy band structure, as shown in Fig. 14 (d), when writing, electrons pass from the silicon substrate side through the first insulating film with a large band gap to charge. When moving to the storage region, the energy barrier EB width is T 1 equivalent to 1 insulating film is sufficient, and electrons move smoothly even at a low write voltage. Even during erasure, as shown in Fig. 14 (e), the energy barrier EB width when electrons pass from the charge storage region side to the silicon substrate side can be T 1, and even with a low erasing voltage, The move is smooth. Although not shown, the same applies to the case where electrons are extracted from the charge storage region to the gate electrode 103 side through the fifth insulating film. On the other hand, as shown in FIG. 14 (f), not only the first insulating film (fifth insulating film) but also the second insulating film (fifth insulating film) in a state where electrons are held in the charge storage region. 4), the width T becomes large because it becomes an energy barrier EB, and even if the thickness of the first insulating film (fifth insulating film) is not increased, charges can be transferred from the charge storage region. It is prevented from slipping out and excellent charge retention characteristics are obtained.

また、上記第 1〜第 6の実施の形態においては、絶縁膜の材質を変えることによりバンドギャップの大きさを制御した。しかし、絶縁膜の材質を変えることなく、プラズマ処理装置 1 0 0 におけるプラズマ C V Dの条件を変化させることによって、バンドギャップの大きさが異なる絶縁膜を順次積層形成することも可能である。すなわち、プラズマ処理装置 1 0 0 においては、窒化珪素膜を成膜する際のプラズマ C V D処理の条件、特に圧力条件を選定することにより、形成される窒化珪素膜のバンドギャップを所望の大きさにコントロールすることができる。このことを実験データに基づいて説明する。図 1 5および図 1 6 は、プラズマ処理装置 1 0 0 によりブラズマ C V Dを実施し、単膜の窒化珪素膜を形成した場合の窒化珪素膜のバンドギャップと処理圧力との関係を示している。図 1 5は、窒素含有ガスとして N H ₃ガス、シリコン含有ガスとして S i ₂ H ₆ ガスを使用した場合の結果であり、図 1 6 は、窒素含有ガスとして N ₂ガス、シリコン含有ガスとして S i ₂ H ₆ガスを使用した場合の結果である。プラズマ C V D条件は以下のとおりである。 In the first to sixth embodiments, the size of the band gap is controlled by changing the material of the insulating film. However, it is also possible to sequentially form insulating films with different band gap sizes by changing the plasma CVD conditions in the plasma processing apparatus 100 without changing the insulating film material. is there. In other words, in the plasma processing apparatus 100, the band gap of the silicon nitride film to be formed is selected by selecting the conditions of the plasma CVD process when forming the silicon nitride film, particularly the pressure condition. Can be controlled to a desired size. This will be explained based on experimental data. FIGS. 15 and 16 show the relationship between the band gap of the silicon nitride film and the processing pressure when plasma CVD is performed by the plasma processing apparatus 100 and a single silicon nitride film is formed. . Figure 15 shows the results when NH ₃ gas is used as the nitrogen-containing gas and Si ₂ H ₆ gas is used as the silicon-containing gas. Figure 16 shows the results when N ₂ gas and silicon-containing gas are used as the nitrogen-containing gas. When using Si ₂ H ₆ gas as It is a result. The plasma CVD conditions are as follows.

[共通条件] [Common conditions]

• 処理温度（載置台）： 4 0 0 • Processing temperature (mounting table): 4 0 0

' マイクロ波パワー： 2 k W (パワー密度 1 . O S WZ c m S ；透過板の面積あたり） 'Microwave power: 2 kW (Power density 1. O S WZ cms; per area of transmission plate)

[NH₃Z S i ₂ H₆系処理条件] [NH ₃ ZS i ₂ H ₆ treatment conditions]

' 処理圧力； 1 3. 3 P a ( l O O mT o r r ) 〜 1 3 3. 3 P a ( l O O O mT o r r ) 'Processing pressure: 13.3 Pa (lOOmTorr) to 13.33.3 Pa (lOOOmTorr)

• A rガス流量； S O O mL Zm i n ( s c c m) • Ar gas flow rate; S O O mL Zm i n (s c c m)

• NH₃ガス流量； 2 0 0 m L /m i n ( s c c m) • NH ₃ gas flow rate; 20.0 m L / min (sccm)

• S i ₂ H₆ガス流量； 4または 8 mL Zm i n ( s c c m) • Si ₂ H ₆ gas flow rate; 4 or 8 mL Zm in (sccm)

[N₂/ S i ₂ H₆系処理条件] [N ₂ / Si ₂ H ₆ system treatment conditions]

' 処理圧力； 2. 7 P a ( 2 0 mT o r r ) 〜 6 6. 7 P a ( 5 0 0 m T o r r ) 'Processing pressure: 2. 7 Pa (20 mTorr) to 66.7 Pa (500 mTorr)

• A r ガス流量； 2 0 0 mL Zm i n ( s c c m) • Ar gas flow rate; 200 mL Zm i n (s c c m)

• N₂ガス流量； 2 0 0 mL /m i n ( s c c m) • N ₂ gas flow rate; 20 0 mL / min (sccm)

• S i ₂ H₆ガス流量； 2、 4または 8 mL Zm i n ( s c c m) なお、窒化珪素膜のバンドギャップは、薄膜特性測定装置 n & k A n a 1 y z e r (商品名； n & kテクノロジ一社製）を用いて計測した。 • Si ₂ H ₆ gas flow rate: 2, 4 or 8 mL Zm in (sccm) Note that the band gap of the silicon nitride film is a thin film property measuring device n & k A na 1 yzer (trade name; n & k technology) Measured by a single company).

図 1 5 に示したように、 N H₃Z S i ₂ H₆系の成膜原料ガスを使用したプラズマ C V Dでは、処理圧力を 1 3. 3 P a〜 1 3 3. 3 P aの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギヤップが約 5. 1 e Vから 5. 8 e Vの範囲内で変化した。つまり、 S i ₂ H₆流量を一定にして処理圧力のみを変化させることによつて、容易に所望のバンドギャップを有する窒化珪素膜を形成することができる。この場合、処理圧力を主として制御し、必要に応じて S i ₂ H₆流量を従として制御することも出来る。例えば、 S 1₂ H₆ 流重は、 3 m L / m i n ( s c c m) 以上 4 0 mLZm i n ( s c c m) 以下の範囲内が好ましく、 3 mL/m i n ( s c c m) 以上 2 0 m L / i n ( s c c m) 以下の範囲内がより好ましい。 NH ₃流量は、 5 0 mLZm i n ( s c c m) 以上 l O O O mL Zm i n ( s c c m) 以下の範囲内が好ましく、 5 0 mL/m i n ( s c c m) 以上 5 0 O mL Zm i n ( s c c m) 以下の範囲内がより好ましい。さらに、 S i ₂ H₆ガスと N H₃ガスとの流量比（ S i ₂ H₆ ZNH₃) は、 0. 0 1 5以上 0. 2以下の範囲内が好ましく、 0 . 0 1 5以上 0. 1以下の範囲内がより好ましい。 As shown in Fig. 15, in plasma CVD using NH ₃ ZS i ₂ H ₆ film-forming source gas, the processing pressure is within the range of 1 3.3 Pa to 1 3 3.3 Pa. As a result, the band gap of the formed silicon nitride film changed within the range of about 5.1 eV to 5.8 eV. That is, a silicon nitride film having a desired band gap can be easily formed by changing only the processing pressure while keeping the Si ₂ H ₆ flow rate constant. In this case, the processing pressure is mainly controlled and if necessary S i ₂ H ₆ flow rate can be controlled as a slave. For example, the flow rate of S 1 ₂ H ₆ is preferably in the range of 3 mL / min (sccm) to 40 mLZm in (sccm), and 3 mL / min (sccm) to 20 mL / in (sccm). ) The following range is more preferable. The NH ₃ flow rate is preferably within the range of 50 mLZm in (sccm) to l OOO mL Zm in (sccm), preferably within the range of 50 mL / min (sccm) to 50 O mL Zm in (sccm). Is more preferred. Furthermore, the flow ratio (S i ₂ H ₆ ZNH ₃ ) between S i ₂ H ₆ gas and NH ₃ gas is preferably in the range of 0.0 15 to 0.2, It is more preferably within the range of 0.1 or less.

また、図 1 6に示したように、 N ₂ S i ₂ H ₆系の成膜原料ガスを使用したプラズマ C VDでは、処理圧力を 2. 7 P a〜 6 6. 7 P aの範囲内で変化させた結果、成膜される窒化珪素膜のバンドギヤップが約 4. 9 e V以上 5. 8 e V以下の範囲内で変化した。また、処理圧力が 2. 7 P aまたは 6 6. 7 P aでは、 S i ₂ H₆ガスの流量を変化させることによつても、バンドギャップの大きさを変化させることができた。この場合、 S i ₂ H ₆ガスと N ₂ガスとの流量比（ S i ₂ H₆/N₂) は、 0. 0 1以上 0. 2以下の範囲内が好ましく、 0. 0 1以上 0. 1以下の範囲内がより好ましい。 In addition, as shown in Fig. 16, plasma C VD using N ₂ Si ₂ H ₆ film forming source gas has a processing pressure in the range of 2.7 Pa to 6 6.7 Pa. As a result, the band gap of the formed silicon nitride film changed within the range of about 4.9 eV to 5.8 eV. When the processing pressure is 2.7 Pa or 6 6.7 Pa, the band gap size can also be changed by changing the flow rate of the Si ₂ H ₆ gas. did it. In this case, the flow rate ratio (S i ₂ H ₆ / N ₂ ) between S i ₂ H ₆ gas and N ₂ gas is preferably in the range of 0.0 1 or more and 0.2 or less. A range of 1 or more and 0.1 or less is more preferable.

以上のように、処理圧力と原料ガスの流量比を制御することにより、 4. 9 e V以上のバンドギャップを有する窒化珪素膜を形成することが出来る。 As described above, a silicon nitride film having a band gap of 4.9 eV or more can be formed by controlling the processing pressure and the flow rate ratio of the source gas.

なお、比較のため、同様に処理圧力を変化させて L P C VDにより窒化珪素膜を形成したが、バンドギャップは 4. 9 e V〜 5 e V と 0. l e Vの範囲内の変化にとどまり、 L P C V Dではバンドギヤップの制御は困難であった。 For comparison, the silicon nitride film was formed by LPC VD with the processing pressure varied in the same way, but the band gap varied between 4.9 eV and 5 eV and 0.leV. It was difficult to control the band gap with LPCVD.

以上のように、プラズマ処理装置 1 0 0を用いるプラズマ C VD 処理において、成膜されるバンドギャップの大きさを決定する主な要因は処理圧力である。従って、プラズマ処理装置 1 0 0 を用いてAs described above, the plasma C VD using the plasma processing apparatus 100 In processing, the main factor that determines the size of the band gap to be deposited is the processing pressure. Therefore, using the plasma processing apparatus 1 0 0

、他の条件は一定にし、処理圧力のみを変化させることにより、相対的にバンドギャップの大きな窒化珪素膜と、小さな窒化珪素膜を容易に形成できることが確認された。 It was confirmed that a silicon nitride film having a relatively large band gap and a small silicon nitride film can be easily formed by changing only the processing pressure while keeping other conditions constant.

[バンドギャップの大きな膜を形成する場合] [When forming a film with a large band gap]

成膜する窒化珪素膜のバンドギャップを大きくする（例えば、バンドギャップを 5 e V〜 7 e Vの範囲内にする）には、次に示す条件でプラズマ C V D処理を行うことが好ましい。 In order to increase the band gap of the silicon nitride film to be formed (for example, to set the band gap within a range of 5 eV to 7 eV), it is preferable to perform plasma C VD treatment under the following conditions.

窒素含有ガスとして NH 3ガス、シリコン含有ガスとして S i ₂ H₆ガスなどのアンモニア—シラン系ガスを使用する場合は、処理圧力を 1 〜 1 3 3 3 P aの範囲内にすることが好ましく、 1 〜 1 3 3 P aの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対する N H₃ガスの流量比率は 1 0〜 9 9. 9 9 %の範囲内、好ましくは 9 0〜 9 9. 9 %の範囲内、全ガス流量に対する S i ₂ H₆ガスの流量比率は、 0. 0 1 〜 9 0 %の範囲内、好ましくは 0. ：! 〜 1 0 %の範囲内である。このとき、 S i ₂ H₆ガスと N H₃ ガスとの流量比（ S i ₂ H ₆ガス流量/ N H ₃ガス流量）は、窒化珪素膜の電荷の卜ラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、 0. 0 1 5〜 0. 2の範囲内とすることが好ましい。また、希ガスの流量は 2 0〜 2 0 0 0 m L /m i n ( s c c m) の範囲内、好ましくは 2 0〜： L 0 O O mL Zm i n ( s c c m) の範囲内、 NH₃ガスの流量は 2 0 〜 3 0 0 0 mL Zm i n ( s c c m) の範囲内、好ましくは 2 0〜 1 0 0 O mL Zm i n ( s c c m) の範囲内、 S i ₂ H₆ガスの流量は 0. ：! 〜 5 0 mL /m i n ( s c c m) の範囲内、好ましくは 0 . 5〜： L O mL /m i n ( s c c m) の範囲内から、上記流量比率になるように設定することができる。 When using ammonia-silane gas such as NH 3 gas as nitrogen-containing gas and Si ₂ H ₆ gas as silicon-containing gas, set the treatment pressure within the range of 1 to 1 3 3 3 Pa It is preferable to set it within the range of 1 to 1 3 3 Pa. In this case, the flow rate ratio of NH ₃ gas to the total gas flow rate is in the range of 10 to 99.99%, preferably in the range of 90 to 99.99%. The flow rate ratio of ₂ H ₆ gas is in the range of 0.01 to 90%, preferably in the range of 0.:! To 10%. At this time, the flow ratio of Si ₂ H ₆ gas to NH ₃ gas (S i ₂ H ₆ gas flow rate / NH ₃ gas flow rate) increases the amount of charge trapping of the silicon nitride film, From the viewpoint of increasing the erasing speed and enhancing the charge retention performance, it is preferably within the range of 0.015 to 0.2. Moreover, the range of the flow rate of rare gas is 2 0~ 2 0 0 0 m L / min (sccm), preferably 2 0~: L 0 OO mL Zm in the range of in (sccm), the flow rate of NH ₃ gas Within the range of 2 0 to 3 0 00 mL Zm in (sccm), preferably within the range of 2 0 to 10 0 OmL Zm in (sccm), the flow rate of the Si ₂ H ₆ gas is 0.:! Within the range of 50 mL / min (sccm), preferably 0.5 to: within the range of LO mL / min (sccm), the above flow rate ratio Can be set to be

また、窒素含有ガスとして N₂ガス、シリコン含有ガスとして S i ₂ H₆ガスなどの窒素—シラン系ガスを使用する場合は、処理圧力を 1 〜 1 3 3 3 P aの範囲内にすることが好ましく、：！〜 1 3 3 P aの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対する N₂ガスの流量比率は 1 0〜 9 9. 9 9 %の範囲内、好ましくは 9 0〜 9 9. 9 9 %の範囲内、全ガス流量に対する S i ₂ H₆ガスの流量比率は、 0. 0 1 〜 9 0 %の範囲内、好ましくは 0 . 0 1 〜： 1 0 %の範囲内である。このとき、 S i ₂ H₆ガスと N₂ガズとの流量比（ S i ₂ H₆ガス流量 ZN₂ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、 0. 0 1 〜 0. 2 の範囲内とすることが好ましい。また、希ガスの流量は 2 0〜 3 0 0 0 mL /m i n ( s c c m) の範囲内、好ましくは 2 0〜 1 0 0 0 m L /m i n ( s c c m) の範囲内、 N₂ガスの流量は 5 0〜 3 0 0 0 m L /m i n ( s c c m) の範囲内、好ましくは 2 0 0〜 1 5 0 0 m L /m i n ( s c c m) の範囲内、 S i ₂ H₆ガスの流量は 0. l 〜 5 0 mL Zm i n ( s c c m) の範囲内、好ましくは 0. 5〜 5 m L /m i n ( s c c m) の範囲内から、それぞれ上記流量比率になるように設定することができる。 Also, when using nitrogen-silane based gas such as N ₂ gas as nitrogen-containing gas and Si ₂ H ₆ gas as silicon-containing gas, the processing pressure should be in the range of 1 to 1 3 3 3 Pa It is preferable :! More preferably, it is in the range of ~ 1 3 3 Pa. In this case, the flow rate ratio of N ₂ gas to the total gas flow rate is in the range of 10 to 99.99%, preferably in the range of 90 to 99.99%. The flow rate ratio of the Si ₂ H ₆ gas with respect to is in the range of 0.01 to 90%, preferably in the range of 0.01 to: 10%. At this time, flow ratio of S i ₂ H ₆ gas and N ₂ gas's (S i ₂ H ₆ gas flow rate ZN ₂ gas flow rate) is to increase the trapped amount of the charge of the silicon nitride film, the writing speed and erase speed From the standpoint of speeding up the process and improving the charge retention performance, it is preferably within the range of 0.01 to 0.2. Moreover, the range of the flow rate of rare gas is 2 0~ 3 0 0 0 mL / min (sccm), preferably in the range of 2 0~ 1 0 0 0 m L / min (sccm), the N ₂ gas flow rate Within the range of 5 0 to 3 0 0 0 m L / min (sccm), preferably within the range of 2 0 0 to 1 5 0 0 m L / min (sccm), the flow rate of Si ₂ H ₆ gas is 0. The flow rate can be set within the range of 1 to 50 mL Zm in (sccm), preferably within the range of 0.5 to 5 mL / min (sccm).

[バンドギャップの小さな膜を形成する場合] [When forming a film with a small band gap]

成膜する窒化珪素膜中のバンドギャップを小さくする（例えば、バンドギャップを 2. 5〜 5 e V未満の範囲内にする）には、次に示す条件でプラズマ C V D処理を行うことが好ましい。 In order to reduce the band gap in the silicon nitride film to be formed (for example, to set the band gap within the range of 2.5 to less than 5 eV), it is necessary to perform plasma CVD processing under the following conditions. preferable.

窒素含有ガスとして NH₃ガス、シリコン含有ガスとして S i ₂ H ₆ガスなどのアンモニア—シラン系ガスを使用する場合は、処理圧力を：！〜 1 3 3 3 P aの範囲内にすることが好ましく、 1 〜 1 3 3 P aの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対する NH₃ガスの流量比率は 1 0〜 9 9. 9 9 %の範囲内、好ましくは 9 0〜 9 9. 9 %の範囲内、全ガス流量に対する S i ₂H₆ガスの流量比率は、 0. 0 0 1〜 1 0 %の範囲内、好ましくは 0. 0 1〜； 1 0 %の範囲内である。このとき、 S i ₂ H₆ガスと NH ₃ガスとの流量比（ S i ₂ H₆ガス流量 ZNH₃ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、 0. 0 1 5〜 0. 2の範囲内とすることが好ましい。また、希ガスの流量は 2 0〜 2 O O O mL/m i n ( s c c m) の範囲内、好ましくは 2 0 0〜 1 0 0 0 m L / i n ( s c c m) の範囲内、 NH₃ガスの流量は 2 0〜：！ O O O mLZm i n ( s c c m) の範囲内、好ましくは 2 0 0〜 8 0 0 mL Zm i n ( s c c m) の範囲内、 S i ₂ H₆ガスの流量は 0. 5〜 5 0 mL Zm i n ( s c c m) の範囲内、好ましくはWhen using ammonia-silane gas such as NH ₃ gas as nitrogen-containing gas and Si ₂ H ₆ gas as silicon-containing gas, the treatment pressure should be:! Preferably within the range of ~ 1 3 3 3 Pa, 1 ~ 1 3 3 More preferably, it is within the range of Pa. Incidentally, S i ₂ within this range all gas to the flow rate of NH ₃ gas flow rate ratio of 1 0-9 9.9 9% for, for preferably in the range of 9 0-9 9.9% and the total gas flow rate The flow rate ratio of H ₆ gas is in the range of 0.001 to 10%, preferably in the range of 0.01 to; 10%. At this time, the flow ratio of Si ₂ H ₆ gas to NH ₃ gas (Si ₂ H ₆ gas flow rate ZNH ₃ gas flow rate) increases the trapping amount of charge in the silicon nitride film, and the writing speed and erasing speed From the standpoint of speeding up the process and increasing the charge retention performance, it is preferably within the range of 0.015 to 0.2. Moreover, the range of the flow rate of rare gas is 2 0~ 2 OOO mL / min ( sccm), preferably in the range of 2 0 0~ 1 0 0 0 m L / in (sccm), the flow rate of NH ₃ gas is 2 0 ~! Within the range of OOO mLZm in (sccm), preferably within the range of 200-800 mL Zm in (sccm), the flow rate of Si ₂ H ₆ gas is 0.5--50 mL Zm in (sccm ), Preferably

0. 〜丄り！！！し！!！！！（ S C C m) の範囲内から、それぞれ上記流量比率になるように設定することができる。 0. ! ! And! !! ! ! From the range of (SCC m), the flow rate ratio can be set to the above.

また、窒素含有ガスとして N₂ガス、シリコン含有ガスとして S i ₂H₆ガスなどの窒素—シラン系ガスを使用する場合は、処理圧力を 1〜 1 3 3 3 P aの範囲内にすることが好ましく、：！〜 1 3 3 P aの範囲内にすることがより好ましい。なお、この場合の全ガス流量に対する N 2ガスの流量比率は 1 0〜 9 9. 9 9 %の範囲内、好ましくは 9 0〜 9 9. 9 %の範囲内、全ガス流量に対する S i ₂ H₆ ガスの流量比率は、 0. 0 1〜 9 0 %の範囲内、好ましくは 0. 1 〜 1 0 %の範囲内である。このとき、 S i ₂ H₆ガスと N₂ガスとの流量比（ S i 2 H 6ガス流量 ZN 2ガス流量）は、窒化珪素膜の電荷のトラップ量を多くし、書込み速度および消去速度を速くし、かつ電荷の保持性能を高くする観点から、 0. 0 1〜 0. 2の範囲内とすることが好ましい。また、希ガスの流量は 2 0〜 3 0 0 0 mL /m i n ( s c c m) の範囲内、好ましくは 2 0 0〜 1 0 0 0 mL / i n ( s c c m) の範囲内、 N 2ガスの流量は 2 0〜 3 0 0 0 m L /m i n ( s c c m) の範囲内、好ましくは 2 0 0〜 2 0 0 0 mLZm i n ( s c c m) の範囲内、 S i ₂ H₆ガスの流量は 0. 5 〜 5 0 mLZm i n ( s c c m) の範囲内、好ましくは 0. 5〜 1 0 m L /m i n ( s c c m) の範囲内から、それぞれ上記流量比率になるように設定することができる。 In addition, when using nitrogen-silane gas such as N ₂ gas as nitrogen-containing gas and Si ₂ H ₆ gas as silicon-containing gas, set the treatment pressure within the range of 1 to 1 3 3 3 Pa. It is preferable :! More preferably, it is in the range of ~ 1 3 3 Pa. In this case, the flow rate ratio of N 2 gas to the total gas flow rate is within the range of 10 to 99.99%, preferably within the range of 90 to 99.9%. The flow rate ratio of the Si ₂ H ₆ gas is in the range of 0.01 to 90%, preferably in the range of 0.1 to 10%. At this time, the flow rate ratio between Si ₂ H ₆ gas and N ₂ gas (Si 2 H 6 gas flow rate ZN 2 gas flow rate) increases the charge trap amount of the silicon nitride film, writing speed and erasing speed In the range of 0.0 1 to 0.2 from the viewpoint of speeding up the process and increasing the charge retention performance. It is preferable that Also, the flow rate of rare gas is within the range of 20 to 3 00 00 mL / min (sccm), preferably within the range of 2 00 to 10 00 mL / in (sccm), and the flow rate of N 2 gas is Within the range of 2 0 to 3 0 0 0 m L / min (sccm), preferably within the range of 2 0 0 to 2 0 0 0 mLZm in (sccm), the flow rate of Si ₂ H ₆ gas is 0.5 to The flow rate can be set within the range of 50 mLZm in (sccm), preferably within the range of 0.5 to 10 mL / min (sccm).

また、上記いずれの場合も、プラズマ C V D処理の処理温度は、載置台 2の温度を 3 0 0 °C〜 8 0 0で以上、好ましくは 4 0 0〜 6 0 0でに設定することが好ましい。 In any of the above cases, the processing temperature of the plasma CVD process is preferably set to a temperature of the mounting table 2 of 300 ° C. to 800 ° C. or more, preferably 4 00 to 600 °. .

上記バンドギャップを大きくする場合の処理条件と、バンドギヤップを小さくする場合の処理条件と、で交互にプラズマ C V D処理を行なうことにより、バンドギャップが異なる窒化珪素膜を交互に堆積させることができる。特に、処理圧力のみによってバンドギヤップの大小を容易に制御できることから、異なるバンドギャップを有する窒化珪素膜の積層体を形成する場合に連続的な成膜が可能になり、プロセス効率を向上させる上で極めて有利である。 By alternately performing the plasma CVD process with the processing conditions for increasing the band gap and the processing conditions for reducing the band gap, silicon nitride films with different band gaps are alternately deposited. be able to. In particular, since the bandgap size can be easily controlled only by the processing pressure, continuous deposition is possible when forming a stack of silicon nitride films with different bandgap, thereby improving process efficiency. It is extremely advantageous for improvement.

また、処理圧力の調節のみによって窒化珪素膜のバンドギャップが容易に調整可能になることから、様々なバンドギヤップ構造の絶縁膜積層体を簡単に製造できる。そのため、優れたデータ保持特性と、高速のデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えた MO S型半導体メモリ装置を製造するためのプロセスに好ましく適用できるものである。 In addition, since the band gap of the silicon nitride film can be easily adjusted only by adjusting the processing pressure, it is possible to easily manufacture insulating film laminates having various band gap structures. Therefore, it is preferably applied to a process for manufacturing MOS type semiconductor memory devices that combine excellent data retention characteristics, high-speed data rewriting performance, low power consumption operation performance, and high reliability at the same time. It can be done.

次に、本発明の第 1 の実施の形態に係る MO S型半導体メモリ装置 6 0 1の絶縁膜積層体 1 0 2 bを形成する場合を例に挙げて、プラズマ C VD処理について説明する。次に、 M O S型半導体メモリ装置 6 0 1 (図 1 参照）の絶縁膜積層体 1 0 2 aを製造する場合を例に挙げ、圧力条件を変化させて行われる M〇 S型半導体メモリ装置の製造方法について説明を行う。ここでは代表的な手順の一例を挙げて説明する。なお、第 1 の絶縁膜 1 1 1 および第 5の絶縁膜 1 1 5の形成は、第 1 の実施の形態で説明したとおりであるのでここでは説明を省略する。 Next, the plasma C VD process will be described by taking as an example the case of forming the insulating film laminate 10 2 b of the MOS type semiconductor memory device 60 1 according to the first embodiment of the present invention. To do. Next, an example of manufacturing an insulating film stacked body 10 02a of a MOS semiconductor memory device 60 1 (see FIG. 1) will be taken as an example. The manufacturing method will be described. Here, an example of a typical procedure will be described. Note that the formation of the first insulating film 11 1 1 and the fifth insulating film 1 15 is the same as described in the first embodiment, and thus the description thereof is omitted here.

第 1 の絶縁膜 1 1 1 の上に、プラズマ処理装置 1 0 0 を用いブラズマ C V D法によって第 2の絶縁膜 1 1 2、第 3 の絶縁膜 1 1 3および第 4の絶縁膜 1 1 4を順次形成する。第 2の絶縁膜 1 1 2 を形成する場合は、第 1 の絶縁膜 1 1 1 に比べてバンドギャップが小さくなる処理条件でプラズマ C V Dを行う。第 3の絶縁膜 1 1 3 を形成するときは、第 2の絶縁膜 1 1 2 に比べてバンドギャップが小さくなる処理条件でプラズマ C V Dを行う。第 4の絶縁膜 1 1 4 を形成する場合は、第 3 の絶縁膜 1 1 3 に比べてバンドギャップが大きくなる処理条件でプラズマ C V Dを行う。図 1 に示した例では、第 2の絶縁膜 1 1 2 と第 4の絶縁膜 1 1 4のバンドギャップの大きさが同じになるように、同じプラズマ C V D条件で絶縁膜の成膜を行う。ただし、第 2の絶縁膜 1 1 2および第 4の絶縁膜 1 1 4のバンドギャップ 1 1 2 a , 1 1 4 aは異なっていてもよい。各膜のバンドギャップの大きさは、前記のとおり、シラン系ガスの流量を一定にしてプラズマ C V D処理の圧力条件のみを変化させることにより容易に制御できる。 A second insulating film 1 1 2, a third insulating film 1 1 3, and a fourth insulating film 1 are formed on the first insulating film 1 1 1 by plasma CVD apparatus 100 using plasma CVD. 1 4 are formed sequentially. In the case of forming the second insulating film 1 1 2, plasma C V D is performed under a processing condition in which the band gap is smaller than that of the first insulating film 1 1 1. When forming the third insulating film 1 1 3, plasma C V D is performed under a processing condition in which the band gap is smaller than that of the second insulating film 1 1 2. When forming the fourth insulating film 1 1 4, plasma C V D is performed under a processing condition in which the band gap is larger than that of the third insulating film 1 1 3. In the example shown in Fig. 1, the insulating film is formed under the same plasma CVD conditions so that the second insulating film 1 1 2 and the fourth insulating film 1 1 4 have the same band gap. I do. However, the band gaps 1 1 2 a and 1 1 4 a of the second insulating film 1 1 2 and the fourth insulating film 1 1 4 may be different. As described above, the band gap size of each film can be easily controlled by changing only the pressure condition of the plasma C VD treatment while keeping the flow rate of the silane gas constant.

以上のような圧力制御による絶縁膜積層体の連続的な形成は、例えば、第 2の実施の形態〜第 6の実施の形態の M O S型半導体メモリ装置の製造にも同様に適用可能である。 The continuous formation of the insulating film laminate by pressure control as described above can be similarly applied to, for example, the manufacture of the MOS semiconductor memory devices of the second to sixth embodiments. is there.

また、プラズマ処理装置 1 0 0 を用いてプラズマ C V Dを行う際に、 1 層の絶縁膜を形成する途中で、プラズマ C V Dの処理圧力を徐々に変化させることも可能である。例えば、第 1 の実施の形態に係る図 1 の M O S型半導体メモリ装置 6 0 1 を製造する過程で、第 3の絶縁膜 1 1 3 を形成する際に、例えば図 1 5 に示したようにシラン系ガスの流を定にして処理圧力を少しずつ段階的に上昇または下降させた Ό 、あるいは、例えば図 1 6 に示したように、処理圧圧力力をを一定にしてシラン系ガスの流量を徐々に増減させたりすることとにによより、例えば図 1 7 に示したようなエネルギーバンド構造を持つつ MM OO S型半導体メモリ装置を形成することができる。この口、各各処処理理圧力段階あるいは各処理ガス流量段階で成膜される窒化珪素膜膜のの膜膜厚が同じになるようにすることが好ましい。図 1 7 は、第 3の絶縁膜 1 1 3 を形成する過程で、バンドギャップ 1 1 aが少しずつ大きくなるように、処理圧力を変化させた例を示しいる。なお、図 1 7 とは逆に、第 3の絶縁膜 1 1 3 を形成する過で、バンドギヤップ 1 1 3 aが少しずつ小さくなるようにすることも可能である In addition, when performing plasma CVD using the plasma processing apparatus 100, the plasma CVD processing pressure is increased during the formation of a single insulating film. It is also possible to change gradually. For example, when the third insulating film 1 1 3 is formed in the process of manufacturing the MOS type semiconductor memory device 60 1 of FIG. 1 according to the first embodiment, for example, as shown in FIG. The processing pressure was gradually increased or decreased step by step with the silane-based gas flow kept constant, or, for example, as shown in Fig. 16, the processing pressure and pressure force were kept constant to make the silane system By gradually increasing or decreasing the gas flow rate, for example, an MMOS semiconductor memory device can be formed with an energy band structure as shown in FIG. In this case, it is preferable that the film thicknesses of the silicon nitride film formed at each processing pressure stage or each processing gas flow rate stage are the same. FIG. 17 shows an example in which the processing pressure is changed so that the band gap 11 a gradually increases in the process of forming the third insulating film 11 13. Contrary to FIG. 17, it is possible to gradually reduce the band gap 1 1 3 a by forming the third insulating film 1 1 3.

[メモリセルアレイの構成例] [Configuration example of memory cell array]

次に、図 1 8〜図 2 7 を参照して本発明の M O S型半導体メモリ装置を適用可能な不揮発性メモリ (フラッシュメモリ）のメモリセルァレイの構成について説明する上記第 1 〜第 6の実施の形態に記載された M O S型半導体メモリ装置を行列状に配置することにより、メモリセルアレイを形成するとができる。メモリセルァレィの構造は特に限定されるものではなく、例えば N O R型、 N A N D型などを適宜採用することができる。 Next, the configuration of the memory cell array of the nonvolatile memory (flash memory) to which the MOS type semiconductor memory device of the present invention can be applied will be described with reference to FIGS. A memory cell array can be formed by arranging the MOS type semiconductor memory devices described in the above embodiment in a matrix. The structure of the memory cell array is not particularly limited, and for example, an NOR type, a NAND type, or the like can be adopted as appropriate.

図 1 8 は、本発明の実施の形態に係る M O S型半導体メモリ装置を有するメモリセルを直列に接続した N A N D型のメモリセルァレィ 7 0 1 の構成例を示している。図 1 9 は、図 1 8 における A— A 線矢視の断面図である。また、図 2 0 は、図 1 8 に示したメモリセルアレイ 7 0 1 の等価回路図である。 FIG. 18 shows a configuration example of a NAND type memory cell array 70 1 in which memory cells having the MOS type semiconductor memory device according to the embodiment of the present invention are connected in series. Fig. 19 is a cross-sectional view taken along line AA in Fig. 18. Figure 20 shows the memory cell shown in Figure 18 FIG. 7 is an equivalent circuit diagram of the data array 7 0 1.

本実施の形態では、図 1 8 に示したように、各ビット線 B L 1 , B L 2…に 4個のメモリセル 2 1 ：! 〜 2 1 4が直列に、かつ隣接するメモリセルがソース拡散層およびドレイン拡散層を共有する形で接続されている。このように直列に接続されたメモリセルがさらに多数配列されて NAN D型のメモリセルアレイ 7 0 1 が構成される図 1 9 に断面構造を示したように、 n型シリコン基板 2 0 1 には、 p ゥエル 2 0 2が形成され、この pゥエル 2 0 2上にメモリセル 2 1 ：! 〜 2 1 4が直列に配列されている。配列された 4個のメモリセル 2 1 1 〜 2 1 4の一方の端には選択ゲート電極 2 2 1 が設けられ、他方の端には、選択ゲート電極 2 2 2が設けられている。 pゥエル 2 0 2 に設けられた n型拡散層 2 5 0 は、各メモリセル 2 1 1 In the present embodiment, as shown in FIG. 18, four memory cells 2 1:! To 2 14 are connected to each bit line BL 1, BL 2. The source diffusion layer and the drain diffusion layer are connected in common. In this way, a large number of memory cells connected in series are arranged to form a NAND-type memory cell array 70 1. As shown in FIG. 19, the n-type silicon substrate 2 0 1 has a p-well 20.2, and memory cells 2 1:! To 2 14 are arranged in series on the p-well 20.2. A selection gate electrode 2 2 1 is provided at one end of the four arranged memory cells 2 1 1 to 2 1 4 and a selection gate electrode 2 2 2 is provided at the other end. Yes. The n-type diffusion layer 2 5 0 provided in pwell 2 0 2 is connected to each memory cell 2 1 1

〜 2 1 4のソース、ド、レインとなる。なお、各メモリセル 2 1 1 〜~ 2 1 4 Source, De, and Rain. Each memory cell 2 1 1 ~

2 1 4は、 p型シ U ン基板や P型シリコン層に形成されていてもよい。 2 1 4 may be formed on a p-type silicon substrate or a P-type silicon layer.

各メモ •Jセル 2 1 .1 〜 2 1 4は、 p ゥエル 2 0 2上に形成された第 1 の絶縁膜 2 3 1 と、第 1 の絶縁膜 2 3 1 上に形成された第 2の絶縁膜 2 3 2 と、第 2の絶縁膜 2 3 2上に形成された第 3の絶縁膜 Each memorandum • J cells 2 1.1 to 2 1 4 are composed of a first insulating film 2 3 1 formed on p-well 20 2 and a second insulating film 2 3 1 formed on first insulating film 2 3 1. Insulating film 2 3 2 and third insulating film formed on second insulating film 2 3 2

2 3 3 と、第 3の絶縁膜 2 3 3上に形成された第 4の絶縁膜 2 3 4 と、第 4の絶縁膜 2 3 4上に形成された第 5の絶縁膜 2 3 5 と、第2 3 3, a fourth insulating film 2 3 4 formed on the third insulating film 2 3 3, and a fifth insulating film 2 3 5 formed on the fourth insulating film 2 3 4 The first

5の絶縁膜 2 3 5の上に形成されたゲート電極 2 4 0 を有している各メモ Uセル 2 1 1 〜 2 1 4は、例えば C V D法等の方法で堆積させた絶縁膜 2 6 0 により覆われ、その上にビット線（ B L 1 , B5 Insulating film 2 3 5 Each gate cell 2 1 1 to 2 1 4 having a gate electrode 2 4 0 formed on 5 is formed by insulating film 2 deposited by a method such as a CVD method, for example. 6 0 covered by bit line (BL 1, B

L 2 ···) となる A 1 等の金属製の配線 2 7 0が設けられている。配線 2 7 0 は、コンタクト部 2 7 1 で n型拡散層 2 5 0 に接続されている。 L 2 ···) A 1 or the like metal wiring 2 7 0 is provided. The wiring 2 7 0 is connected to the n-type diffusion layer 2 5 0 at the contact portion 2 7 1. Yes.

メモリセルアレイ 7 0 1 の一端のドレイン側は、選択ゲート 2 2 1 を介してビット線 B L 1 B L 2 .…に接続され、他端のソース側は選択ゲート 2 2 2 を介して共通ソース線（接地線） 2 8 0 に接続されている。各メモリセルのゲート電極 2 4 0 は、ビッ卜線 B L 1 The drain side of one end of the memory cell array 7 0 1 is connected to the bit line BL 1 BL 2... Via the selection gate 2 2 1, and the source side of the other end is connected to the selection gate 2 2 2. Common source line (ground line) 2 8 0 Connected. The gate electrode 24 0 of each memory cell is connected to the bit line B L 1

, B L 2…と交差する方向に配設されてヮ H線（W L 1 W L 2, B L 2… It is arranged in the direction crossing… H line (W L 1 W L 2

, W L 3 W L 4 ) を構成している。 , W L 3 W L 4).

なお、図 1 9では、第 1 〜第 5の絶縁膜 2 3 2 3 5 とゲート電極 2 4 0 とを有する積層構造を示したが、各メモリセル 2 1 1 In FIG. 19, a stacked structure including the first to fifth insulating films 2 3 2 3 5 and the gate electrode 2 4 0 is shown, but each memory cell 2 1 1

2 1 4の構成は、上記第 1 〜第 6 の実施の形における M 〇 S型半導体メモリ装置 6 0 ：! 6 0 6 と同様にするとができるすなわち、例えば本実施の形態における第 1 第 5の絶縁膜 2 3 1 2 3The configuration of 2 14 can be made the same as that of the M S type semiconductor memory device 60 :! 60 6 in the first to sixth embodiments, for example, in this embodiment. 1st 5th insulating film 2 3 1 2 3

5 を、第 1 〜第 4の実施の形態の M O S型半導体メモリ装置 6 0 1 6 0 4 における絶縁膜積層体 1 0 2 a 1 0 2 d と同様に構成にしてもよいし、あるいは、第 5の実施の形態の M O S型半導体メモリ装置 6 0 5 における絶縁膜積層体 1 0 2 e のように、さらに多くの絶縁膜を有する構成としてもよい。また、本実施の形態においても、第 6 の実施の形態の M O S型半導体装置 6 0 6のように、上下にゲー卜電極を有する構成を採用してもい 5 may be configured in the same manner as the insulating film stacked body 1 0 2 a 1 0 2 d in the MOS type semiconductor memory devices 6 0 1 6 0 4 of the first to fourth embodiments, or A configuration having a larger number of insulating films, such as the insulating film stacked body 102 e in the MOS type semiconductor memory device 65 5 of the fifth embodiment, may be adopted. Also in the present embodiment, a configuration having gate electrodes on the upper and lower sides as in the MOS semiconductor device 60 6 of the sixth embodiment may be adopted.

また、本実施の形態では、 4個のメモリセルを 1 つの単位として多数の単位からメモリセルアレイ 7 0 1 を構成した。しかし、より多くの数のメモリセルを 1 単位としてメモリセルアレイ 7 0 1 を形成することもできる。 In the present embodiment, the memory cell array 70 1 is composed of a large number of units with four memory cells as one unit. However, the memory cell array 7 0 1 can be formed with a larger number of memory cells as one unit.

図 2 1 〜図 2 3 は、本発明の実施の形態に係る M O S型半導体メモリ装置を並列に接続した N O R型のメモリセルアレイの構成例を示している。図 2 1 は、 N O R型のメモリセルアレイ 7 0 2の平面図であり、図 2 2は、図 2 1 における B— B線矢視の断面図を示す。また、図 2 3は、図 2 1 のメモリセルアレイ 7 0 2の等価回路図である。 FIGS. 21 to 23 show a configuration example of a NOR type memory cell array in which MOS type semiconductor memory devices according to embodiments of the present invention are connected in parallel. 2 is a plan view of the NOR type memory cell array 70 2, and FIG. 2 2 is a cross-sectional view taken along line B-B in FIG. 2 1. . FIG. 23 is an equivalent circuit diagram of the memory cell array 70 2 in FIG.

本実施の形態では、ビット線 B L 1， B L 2…に並列に接続されたメモリセル 3 1 1 , 3 1 2 ·'·， 3 2 1 , 3 2 2…が多数マトリツクス状に配列されて NO R型のメモリセルアレイ 7 0 2が構成される。 In this embodiment, a large number of memory cells 3 1 1, 3 1 2 ···, 3 2 1, 3 2 2... Connected in parallel to bit lines BL 1, BL 2. A NOR type memory cell array 70 2 is arranged in the array.

図 2 2に断面構造を示したように、 n型シリコ板 3 0 1 に p ゥエル 3 0 2が形成され、この pゥェル 3 0 2上にメモリセル 3 1 As shown in the cross-sectional structure of FIG. 22, p-well 3 0 2 is formed on n-type silicon plate 30 1, and memory cell 3 1 is formed on p-well 3 0 2.

1 , 3 1 2 …， 3 2 1， 3 2 2…が形成されてい。各メモリセルは、 pゥェル 3 0 2上に形成された第 1 の絶縁膜 3 3 1 と、第 1 の絶縁膜 3 3 1上に形成された第 2の絶縁膜 3 3 2 と、第 2の絶縁膜1, 3 1 2 ..., 3 2 1, 3 2 2 ... are formed. Each memory cell includes a first insulating film 3 3 1 formed on the p-well 30 2, a second insulating film 3 3 2 formed on the first insulating film 3 3 1, and a second insulating film 3 3 1 Insulating film

3 3 2上に形成された第 3の絶縁膜 3 3 3 と、第 3の絶縁膜 3 3 3 上に形成された第 4の絶縁膜 3 3 4と、第 4の絶縁膜 3 3 4上に形成された第 5の絶縁膜 3 3 5 と、第 5の絶縁膜 3 3 5の上に形成されたゲ一電極 3 4 0 を有している。 Pゥエル 3 0 2 に設けられた 3 3 2 3rd insulating film 3 3 3 formed on 3rd 3rd insulating film 3 3 3 4th insulating film 3 3 4 formed on 4th insulating film 3 3 4 And a gate electrode 3 40 formed on the fifth insulating film 3 35. Provided at P-well 3 0 2

ヽヽ

n型拡散層 3 5 0は、各メモリセルのソース、ドレイノとなる。な The n-type diffusion layer 3 5 0 serves as the source and drain of each memory cell. Na

、 ,

お、各メモリセルは、 p型シリコン基板や p型シ •Jコノ層に形成されていてもよい。 Each memory cell may be formed on a p-type silicon substrate or p-type silicon layer.

各メモリセルは、例えば C V D法等の方法で堆積させた絶縁膜 3 6 0により覆われ、その上に A 1等の金属製の配線 3 7 0が設けられている。配線 3 7 0は、コンタクト部 3 7 1で n型拡散層 3 δ 0 に接続されている。各メモリセル 3 1 1 , 3 1 2 ···, 3 2 1， 3 2 2…のゲート電極 3 4 0は、ビット線 B L 1， B L 2…と交差する方向に配設されたワード線 WL 1， WL 2…と接続している。 Each memory cell is covered with an insulating film 36.sub.0 deposited by a method such as C.sub.V D method, for example, and a metal wiring 37.sub.0 such as A.sub.1 is provided thereon. The wiring 37 0 is connected to the n-type diffusion layer 3 δ 0 at the contact portion 3 71. Each of the memory cells 3 1 1, 3 1 2..., 3 2 1, 3 2 2... Has a gate electrode 3 4 0 arranged in a direction intersecting with the bit lines BL 1, BL 2. Connected to the lead wires WL 1, WL 2.

なお、図 2 2では、第 1〜第 5の絶縁膜 3 3 1〜 3 3 5 とゲート電極 3 4 0 との積層構造を有する MO S型メモリ構造を示したが、各メモリセル 3 1 1 , 3 1 2 ···， 3 2 1 , 3 2 2…の構成は、上記第 1 〜第 6の実施の形態における M O S型半導体メモリ装置 6 0 1 〜 6 0 6 と同様にすることができる。すなわち、例えば本実施の形態における第 1 〜第 5の絶縁膜 3 3 1〜 3 3 5 を、第 1 〜第 4の実施の形態の M〇 S型半導体メモリ装置 6 0 ：! 〜 6 0 4における絶縁膜積層体 1 0 2 a〜 l 0 2 d と同様に構成してもよいし、あるいは、第 5の実施の形態の M O S型半導体メモリ装置 6 0 5 における絶縁膜積層体 1 0 2 e のように、さらに多くの絶縁膜を有する構成としてもよい。また、本実施の形態においても、第 6の実施の形態の M O S型半導体装置 6 0 6のように、上下にゲート電極を有する構成を採用してもよい。 In FIG. 22, the MOS type memory structure having the laminated structure of the first to fifth insulating films 3 3 1 to 3 3 5 and the gate electrode 3 4 0 is shown, but each memory cell 3 1 1, 3 1 2..., 3 2 1, 3 2 2. This can be the same as the MOS type semiconductor memory devices 6 01 to 6 0 6 in the first to sixth embodiments. That is, for example, the first to fifth insulating films 33 1 to 3 35 in the present embodiment are replaced with the MOS semiconductor memory devices 60:! To 6 of the first to fourth embodiments. Insulating film stacked body in 0 4 may be configured in the same manner as 10 2 a to l 0 2 d, or insulating film stacked body 1 in MOS type semiconductor memory device 6 0 5 of the fifth embodiment As in 0 2 e, a structure having more insulating films may be used. Also in the present embodiment, a configuration having gate electrodes on the upper and lower sides as in the MOS semiconductor device 60 6 of the sixth embodiment may be adopted.

[縦型メモリセルの構成例] [Configuration example of vertical memory cell]

本発明の M O S型半導体メモリ装置を用いて、縦型構造の半導体メモリセルを構成することもできる。図 2 4は縦型メモリセルの平面図であり、図 2 5は、図 2 4における C 一 C線矢視の断面図である。なお、図 2 4には、 4つの縦型メモリセル 4 0 0 を示している本実施の形態では、第 1 の導電型（例えば p型）のシリコン基板 4 0 1 を用いる。シリコン基板 4 0 1 には、格子状の溝 4 0 2 により分離された複数のシリコン柱 4 0 3が配列されている。各縦型メモリセル 4 0 0 は、各シリコン柱 4 0 3 を中心に形成されている。すなわち、 p型シリコン柱 4 0 3の周囲を取り囲むように、第 1 の絶縁膜 4 1 1 を介して、第 2の絶縁膜 4 1 2、第 3の絶縁膜 4 1 3 、第 4の絶縁膜 4 1 4および第 5の絶縁膜 4 1 5がこの順に形成され、さらにその外側にゲート電極 4 2 0が形成されている。そして、各縦型メモリセル 4 0 0 を覆うように、溝 4 0 2 には所定の厚みで絶縁膜 4 0 4が形成されている。なお、シリコン柱 4 0 3 は、半導体基板内に形成された Pゥエルゃ p型シリコン層に形成されていてもよい。 A vertical type semiconductor memory cell can also be configured using the MOS type semiconductor memory device of the present invention. FIG. 24 is a plan view of the vertical memory cell, and FIG. 25 is a cross-sectional view taken along line C-C in FIG. In FIG. 24, four vertical memory cells 40 0 0 are shown. In this embodiment, a silicon substrate 4 0 1 of the first conductivity type (for example, p-type) is used. On the silicon substrate 4 0 1, a plurality of silicon pillars 4 0 3 separated by lattice-like grooves 4 0 2 are arranged. Each vertical memory cell 40 0 is formed around each silicon pillar 4 0 3. That is, the second insulating film 4 1 2, the third insulating film 4 1 3, and the fourth insulating film are surrounded by the first insulating film 4 1 1 so as to surround the p-type silicon pillar 4 03. A film 4 14 and a fifth insulating film 4 15 are formed in this order, and a gate electrode 4 20 is formed outside thereof. An insulating film 40 4 is formed in the groove 4 0 2 with a predetermined thickness so as to cover each vertical memory cell 4 0 0. The silicon pillars 4 0 3 are formed on a p-well silicon p-type silicon layer formed in the semiconductor substrate. May be.

また、各 p型シリコン柱 4 0 3 の上部には、第 2の導電型として n型拡散層のドレイン 4 3 1 が形成されている。また、 p型シリコン柱 4 0 3の下方には、 n型拡散層のソース 4 3 2が形成されている。このように、縦型メモリセル 4 0 0 は、 M O S F E T構造をなしている。 In addition, a drain 4 3 1 of an n-type diffusion layer is formed as the second conductivity type on the upper part of each p-type silicon pillar 40 3. Further, a source 4 32 of an n-type diffusion layer is formed below the p-type silicon pillar 40 3. Thus, the vertical memory cell 400 has a MOS FET structure.

本実施の形態において、ゲート電極 4 2 0 は、図示しないワード線に接続している。縦型メモリセル 4 0 0 は絶縁膜 4 0 4により覆われ、その上にメモリセルのドレイン 4 3 1 を共通接続するビット線 B Lとなる A 1 等の金属配線 4 4 0が設けられている。金属配線 4 4 0 は、ワード線（図示省略）と交差する方向に延び、コンタク卜部 4 4 1 においてドレイン 4 3 1 に接続している。 In the present embodiment, the gate electrode 4 20 is connected to a word line (not shown). The vertical memory cell 40 0 is covered with an insulating film 40 4, and a metal wiring 4 4 0 such as A 1 serving as a bit line BL for commonly connecting the memory cell drain 4 3 1 is provided thereon. ing. The metal wiring 44 0 extends in a direction intersecting with the word line (not shown), and is connected to the drain 4 3 1 at the contact flange 4 4 1.

本実施の形態に係る縦型メモリセル 4 0 0では、図示しない選択ワード線を介してゲート電極 4 2 0 に正の電圧を印加し、選択ビッ卜線 B Lに 0 Vを印加することにより、選択された縦型メモリセル 4 0 0 においてシリコン基板 4 0 1 のシリコン柱 4 0 3から電子をトンネル現象によって絶縁膜積層体に注入し、データの書き込みを行う。データが書き込まれた状態の縦型メモリセル 4 0 0 は、しきい値電圧が変化するので、読み出しは、ワード線に所定の読み出し電圧を印加し、縦型メモリセルに電流が流れるか否かでデータの有無（「 0」または「 1」）を判断することができる。 In the vertical memory cell 400 according to the present embodiment, a positive voltage is applied to the gate electrode 4 2 0 via a selection word line (not shown), and 0 V is applied to the selection bit line BL. Thus, in the selected vertical memory cell 400, electrons are injected from the silicon pillar 4 0 3 of the silicon substrate 4 0 1 into the insulating film stack by tunnel phenomenon, and data is written. Since the threshold voltage of the vertical memory cell 40 0 in which data has been written changes, a predetermined read voltage is applied to the word line, and whether or not current flows in the vertical memory cell. The presence or absence of data ("0" or "1") can be determined.

なお、本実施の形態の各縦型メモリセル 4 0 0 において、第 1 〜第 5の絶縁膜 4 1 1 〜 4 1 5およびゲート電極 4 2 0 は、シリコン柱 4 0 3の側壁を取り囲むように形成してもよいし、あるいは、シリコン柱 4 0 3の側壁の一部分に形成してもよい。 In each vertical memory cell 400 in this embodiment, the first to fifth insulating films 4 11 1 to 4 15 and the gate electrode 4 2 0 are formed on the side walls of the silicon pillar 4 0 3. It may be formed so as to surround, or may be formed on a part of the side wall of the silicon pillar 40 3.

また、本実施の形態において電荷を蓄積する領域となる絶縁膜積層体（第 1〜第 5の絶縁膜 4 1 1 〜 4 1 5 ) は、例えば第 1 〜第 4 の実施の形態の M O S型半導体メモリ装置 6 0 1 〜 6 0 4の絶縁膜積層体 1 0 2 a〜 l 0 2 dの積層方向を横にして配置した構造にしてもよいし、あるいは、第 5の実施の形態の M O S型半導体メモリ装置 6 0 5のように、さらに多くの絶縁膜を有する絶縁膜積層体 1 0 2 e の積層方向に横にして配置した構成としてもよい。また、本実施の形態においても、第 6の実施の形態の M O S型半導体装置 6 0 6のように、二層のゲート電極を設け、それらを横方向に積層した構成にしてもよい。 In addition, in this embodiment, the insulating film stacks (first to fifth insulating films 4 11 1 to 4 15 5) serving as regions for accumulating charges are, for example, first to fourth The MOS type semiconductor memory devices 6001 to 604 of the embodiment may have a structure in which the stacking direction of the stacks 1002a to l02d is arranged horizontally, or the first As in the MOS type semiconductor memory device 6 05 of the fifth embodiment, a configuration may be adopted in which the insulating film stacked body 10 2 e having a larger number of insulating films is disposed laterally in the stacking direction. Also in the present embodiment, a structure in which two layers of gate electrodes are provided and stacked in the lateral direction as in the MOS type semiconductor device 60 6 of the sixth embodiment may be adopted.

[積層型メモリセルアレイの構成例] [Configuration example of stacked memory cell array]

本発明の M O S型半導体メモリ装置を適用した縦型構造の半導体メモリセルを半導体基板に対して垂直方向に積層することにより、積層型メモリセルアレイを形成することもできる。図 2 6 は、縦型メモリセルを積層した積層型メモリセルアレイ 7 0 3の平面図であり、図 2 7 はその D— D線矢視における断面図である。なお、図 2 6 には、 4つの積層型メモリセルアレイ 7 0 3 を示している。 A stacked memory cell array can also be formed by stacking vertically structured semiconductor memory cells to which the MOS semiconductor memory device of the present invention is applied in a direction perpendicular to the semiconductor substrate. FIG. 26 is a plan view of a stacked memory cell array 70 3 in which vertical memory cells are stacked, and FIG. 27 is a cross-sectional view taken along line DD. FIG. 26 shows four stacked memory cell arrays 70 3.

図 2 7 に示したように、本実施の形態にかかる積層型メモリセルアレイ 7 0 3では、第 1 の導電型（例えば p型）のシリコン基板 5 0 1 を用いる。シリコン基板 5 0 1 には、格子状の溝 5 0 2 により分離された複数のシリコン柱 5 0 3が配列され、各シリコン柱 5 0 3 を中心にそれぞれ縦型メモリセル 5 0 0が縦に複数段（図 2 7では 2段のみ図示）配列されて、積層型メモリセルアレイ 7 0 3が形成されている。シリコン基板 5 0 1 に形成された溝 5 0 2 には、縦型メモリセル 5 0 0 を覆うように、所定の厚みで絶縁膜 5 0 4が形成されている。なお、シリコン柱 5 0 3 は、半導体基板内に形成された p ゥエルゃ p型シリコン層に形成されていてもよい。 As shown in FIG. 27, in the stacked memory cell array 703 according to the present embodiment, a first conductive type (for example, p-type) silicon substrate 5101 is used. A plurality of silicon pillars 5 0 3 separated by lattice-like grooves 5 0 2 are arranged on the silicon substrate 5 0 1, and vertical memory cells 5 0 0 are centered on the respective silicon pillars 5 0 3. Are arranged in a plurality of stages (only two stages are shown in FIG. 27) to form a stacked memory cell array 70 3. An insulating film 50 4 having a predetermined thickness is formed in the groove 50 2 formed in the silicon substrate 5 0 1 so as to cover the vertical memory cell 5 0 0. The silicon pillar 50 3 may be formed in a p-well or p-type silicon layer formed in the semiconductor substrate.

各縦型メモリセル 5 0 0 は、シリコン柱 5 0 3の周囲を取り囲むように形成されている。すなわち、縦型メモリセル 5 0 0 は、シリコン柱 5 0 3の側方に、第 1の絶縁膜 5 1 1、第 2の絶縁膜 5 1 2 、第 3の絶縁膜 5 1 3、第 4の絶縁膜 5 1 4および第 5の絶縁膜 5 1 5が順に形成され、さらにその外側にゲート電極 5 2 0が形成された積層構造を有している。シリコン柱 5 0 3の上部と下部の側方には、それぞれ絶縁膜 5 0 5を介して選択ゲート 5 2 1， 5 2 2が設けられている。また、シリコン柱 5 0 3の上部には、ドレインとなる第 2の導電型の n型拡散層 5 3 1が形成されている。シリコン柱 5 0 3の側部には、隣接する縦型メモリセル 5 0 0 どうしを直列に接続するソース、ドレインとなる n型拡散層 5 3 2が複数設けられており、さらに、シリコン柱 5 0 3の下方には、各縦型メモリセル 5 0 0に共通したソースとして、 n型拡散層 5 3 3が形成されている。このように、縦型メモリセル 5 0 0は、 MO S F E T構造をなしている。なお、本実施の形態の変形例として、 n型拡散層 5 3 2は設けなくてもよい。 Each vertical memory cell 50 0 is formed so as to surround the periphery of the silicon pillar 50 3. That is, the vertical memory cell 5 0 0 The first insulating film 5 1 1, the second insulating film 5 1 2, the third insulating film 5 1 3, the fourth insulating film 5 1 4 and the fifth insulating film A film 5 15 is formed in order, and a gate electrode 5 20 is formed on the outer side of the film 5 15. Select gates 5 2 1 and 5 2 2 are provided on the upper and lower sides of the silicon pillar 50 3 via insulating films 50 5, respectively. In addition, an n-type diffusion layer 5 31 of the second conductivity type serving as a drain is formed above the silicon pillar 50 3. On the side of the silicon pillar 50 3, there are provided a plurality of n-type diffusion layers 5 3 2 serving as a source and a drain for connecting adjacent vertical memory cells 500 in series. Further, an n-type diffusion layer 53 3 is formed below the silicon pillar 50 3 as a source common to the respective vertical memory cells 500. Thus, the vertical memory cell 500 has a MO SFET structure. Note that the n-type diffusion layer 5 32 may not be provided as a modification of the present embodiment.

このように、本実施の形態の積層型メモリセルアレイ 7 0 3では、複数の縦型メモリセル 5 0 0を、シリコン基板 5 0 1上に形成した一つのシリコン柱 5 0 3で垂直方向に直列に接続した構造である。縦型メモリセル 5 0 0のゲート電極 5 2 0は、行方向に連続的に配設されてワード線（図示省略）を形成している。また、縦型メモリセル 5 0 0を覆う絶縁膜 5 0 4の上に、縦型メモリセル 5 0 0のドレイン 5 3 1 を共通接続するビット線 B Lとなる A 1 等の金属配線 5 4 0が設けられている。金属配線 5 4 0は、ワード線と交差する方向に延び、コンタクト部 5 4 1 においてドレイン 5 3 1 に接続している。そして、ドレイン側は選択ゲート 5 2 1 を介してビット線 B Lに接続され、ソース側は選択ゲート 5 2 2を介して共通ソ一ス線（ n型拡散層 5 3 3 ) に接続されている。この積層型メモリセルアレイ 7 0 3の等価回路図は、図 1 8に示した NAND型メモリセルアレイと同様である。 As described above, in the stacked memory cell array 70 3 of the present embodiment, a plurality of vertical memory cells 500 are vertically aligned with one silicon pillar 5 03 formed on the silicon substrate 5 0 1. Is connected in series. The gate electrodes 5 20 of the vertical memory cells 500 are continuously arranged in the row direction to form word lines (not shown). In addition, a metal wiring such as A 1 serving as the bit line BL that commonly connects the drain 5 3 1 of the vertical memory cell 5 0 0 on the insulating film 5 0 4 covering the vertical memory cell 5 0 0 5 4 0 is provided. The metal wiring 5 40 extends in a direction crossing the word line, and is connected to the drain 5 3 1 at the contact portion 5 4 1. The drain side is connected to the bit line BL via the selection gate 5 2 1, and the source side is connected to the common source line (n-type diffusion layer 5 3 3) via the selection gate 5 2 2. It is connected. The equivalent circuit diagram of this stacked memory cell array 70 3 is the NAND memory shown in Figure 18 It is the same as the cell array.

なお、各縦型メモリセル 5 0 0 において、第 1〜第 5の絶縁膜 5 1 1 〜 5 1 5およびゲート電極 5 2 0 は、シリコン柱 5 0 3 の側壁を取り囲むように形成してもよいし、シリコン柱 5 0 3 の側壁の一部分に形成してもよい。 In each vertical memory cell 500, the first to fifth insulating films 511 to 515 and the gate electrode 520 are formed so as to surround the side wall of the silicon pillar 503. Alternatively, it may be formed on a part of the side wall of the silicon pillar 50 3.

また、各縦型メモリセル 5 0 0 において電荷を蓄積する領域となる絶縁膜積層体（第 1 〜第 5の絶縁膜 5 1 1 〜 5 1 5 ) は、例えば第 1〜第 4の実施の形態の M O S型半導体メモリ装置 6 0 ；! 〜 6 0 4の絶縁膜積層体 1 0 2 a〜 1 0 2 dの積層方向が橫になるように配置した構造にしてもよいし、あるいは、第 5の実施の形態の M〇 S型半導体メモリ装置 6 0 5 のように、さらに多くの絶縁膜を有する絶縁膜積層体 1 0 2 e を積層方向が横になるように配置した構成としてもよい。また、本実施の形態においても、第 6の実施の形態の M O S型半導体装置 6 0 6 のように、二層のゲート電極を設け、それらを横方向に積層した構成にしてもよい。 In addition, the insulating film stacks (first to fifth insulating films 5 11 1 to 5 15 5) serving as regions for accumulating charges in each of the vertical memory cells 500 are used in the first to fourth embodiments, for example. The MOS type semiconductor memory device of the form 6 0;! ~ 6 0 4 may be structured such that the stacking direction of the insulating film stacks 10 2 a to 100 2 d is 橫, or A configuration in which an insulating film stack 10 2 e having a larger number of insulating films is arranged so that the stacking direction is horizontal, as in the MOO type semiconductor memory device 6 0 5 of the fifth embodiment It is good. Also in the present embodiment, a configuration may be adopted in which two layers of gate electrodes are provided and stacked in the lateral direction, as in the MOS type semiconductor device 60 6 of the sixth embodiment.

以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。例えば、以上に挙げた各実施形態では、 nチャネル型の M O S型半導体メモリ装置を例に挙げたが、 pチャネル型の半導体メモリ装置の場合は、不純物導電型を逆にすればよい。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made. For example, in each of the embodiments described above, an n-channel type MOS semiconductor memory device has been described as an example. However, in the case of a p-channel type semiconductor memory device, the impurity conductivity type may be reversed.

Claims

1 . 半導体層とゲート電極との間に、電荷を蓄積する領域として複数の絶縁膜を積層した絶縁膜積層体を設けた M O S型半導体メモリ装置であって、 1. A MOS type semiconductor memory device in which an insulating film stack in which a plurality of insulating films are stacked as a region for accumulating charges is provided between a semiconductor layer and a gate electrode,

前記絶縁膜積層体を構成する絶縁膜のうち、前記半導体層に最も請 Of the insulating films constituting the insulating film stack, the semiconductor layer is most contracted.

近い位置に設けられた第 1 の絶縁膜および前記ゲート電極に最も近い位置に設けられた第 2の絶縁膜は、これらの間に介在する二以上の絶縁膜と比較して大きなバンドのギャップを有していることを特徴とする M O S型半導体メモリ装置。範 The first insulating film provided at a close position and the second insulating film provided at a position closest to the gate electrode are larger in band than two or more insulating films interposed therebetween. MOS type semiconductor memory device characterized by having a gap of Model

2 . 前記絶縁膜積層体は、前記第 1 の絶縁膜と前記第 2の絶縁膜囲 2. The insulating film laminate includes the first insulating film and the second insulating film.

間に、 Between,

前記下部絶縁膜よりも小さなバンドギャップを有する第 3の絶縁膜と、 A third insulating film having a smaller band gap than the lower insulating film;

前記第 2 の絶縁膜よりも大きなバンドギャップを有する第 4の絶縁膜と、 A fourth insulating film having a larger band gap than the second insulating film;

前記第 3の絶縁膜よりも小さなバンドギャップを有する第 5の絶縁膜と、 A fifth insulating film having a smaller band gap than the third insulating film;

を備えていることを特徴とする、請求項 1 に記載の M O S型半導体メモリ装置。 The MOS semiconductor memory device according to claim 1, comprising:

3 . 前記絶縁膜積層体は、前記第 1 の絶縁膜と前記第 2の絶縁膜間に、 3. The insulating film stack includes a gap between the first insulating film and the second insulating film.

前記第 1 の絶縁膜よりも小さなバンドギャップを有する第 3 の絶縁膜と、 A third insulating film having a smaller band gap than the first insulating film;

前記第 3 の絶縁膜よりも小さなバンドギャップを有する第 4の絶縁膜と、 A fourth insulating film having a smaller band gap than the third insulating film;

前記第 4の絶縁膜よりも大きなバンドギャップを有する第 5の絶縁膜と、 A fifth edge having a larger band gap than the fourth insulating film. The membrane,

を備えていることを特徴とする、請求項 1 に記載の M〇 S型半導体メモリ装置。 The MOO type semiconductor memory device according to claim 1, further comprising:

4 . 前記絶縁膜積層体は、前記第 1 の絶縁膜と前記第 2の絶縁膜間に、 4. The insulating film stack includes a gap between the first insulating film and the second insulating film.

前記第 3 の絶縁膜、前記第 4の絶縁膜および前記第 5の絶縁膜を含む中間積層体が繰り返し形成されていることを特徴とする、請求項 2 に記載の M O S型半導体メモリ装置。 The MOS semiconductor memory device according to claim 2, wherein an intermediate stacked body including the third insulating film, the fourth insulating film, and the fifth insulating film is repeatedly formed.

5 . 前記絶縁膜積層体は、前記第 1 の絶縁膜と前記第 2の絶縁膜間に、 5. The insulating film stack includes a gap between the first insulating film and the second insulating film.

前記第 3 の絶縁膜、前記第 4の絶縁膜および前記第 5の絶縁膜を含む中間積層体が繰り返し形成されていることを特徴とする、請求項 3 に記載の M O S型半導体メモリ装置。 4. The MOS semiconductor memory device according to claim 3, wherein an intermediate stacked body including the third insulating film, the fourth insulating film, and the fifth insulating film is repeatedly formed. 5.

6 . 前記第 1 の絶縁膜は、前記半導体層に接して設けられていることを特徴とする、請求項 2ないし 5のいずれかに記載の M O S型半導体メモリ装置。 6. The MOS type semiconductor memory device according to any one of claims 2 to 5, wherein the first insulating film is provided in contact with the semiconductor layer.

7 . 前記絶縁膜積層体は、前記半導体層上に形成された第 6 の絶縁膜と該第 6 の絶縁膜上に形成された第 2 のゲー卜電極を介して、前記半導体層上に形成されていることを特徴とする、請求項 1 ないし 5のいずれかに記載の M O S型半導体メモリ装置。 7. The insulating film stack is formed on the semiconductor layer via a sixth insulating film formed on the semiconductor layer and a second gate electrode formed on the sixth insulating film. 6. The MOS semiconductor memory device according to claim 1, wherein the MOS semiconductor memory device is formed.

8 . 前記第 1 の絶縁膜と前記第 2の絶縁膜が酸化珪素膜であり、前記第 3の絶縁膜、前記第 4の絶縁膜および前記第 5の絶縁膜が、窒化珪素膜、窒化酸化珪素膜または金属酸化膜であることを特徴とする、請求項 2ないし 7 のいずれかに記載の M〇 S型半導体メモリ装置。 8. The first insulating film and the second insulating film are silicon oxide films, and the third insulating film, the fourth insulating film, and the fifth insulating film are a silicon nitride film, The MOS semiconductor memory device according to claim 2, wherein the semiconductor memory device is a silicon film or a metal oxide film.

9 . 前記第 4の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第 3 の絶縁膜との界面付近および前記第 5の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが大きいエネルギーバンド構造を有していることを特徴とする、請求項 2ないし 8のいずれかに記載の MO S型半導体メモリ装置。 9. The fourth insulating film is formed in the thickness direction of the film from the semiconductor layer side to the gate electrode side, near the interface with the third insulating film and before 9. The MOS type according to claim 2, wherein the MOS type has an energy band structure in which a band gap in a central portion of the film is larger than that in the vicinity of the interface with the fifth insulating film. Semiconductor memory device.

1 0. 前記第 4の絶縁膜は窒化酸化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中の窒素に対する酸素の組成比が、前記第 3の絶縁膜との界面付近および前記第 5の絶縁膜との界面付近に比べ膜中央部において大きい酸素濃度プ口ファイルを有していることを特徴とする、請求項 9に記載の M〇 S型半導体メモリ装置。 10. The fourth insulating film is a silicon nitride oxide film, and a composition ratio of oxygen to nitrogen in the film in the thickness direction of the film from the semiconductor layer side to the gate electrode side is the first insulating film. 10. The MO according to claim 9, wherein the oxygen concentration profile file has a larger oxygen concentration profile in the center of the film than in the vicinity of the interface with the third insulating film and near the interface with the fifth insulating film. S-type semiconductor memory device.

1 1. 前記第 4の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、前記第 3の絶縁膜との界面付近および前記第 5の絶縁膜との界面付近に比べ、膜中央部のバンドギャップが小さいエネルギーバンド構造を有していることを特徴とする、請求項 2ないし 8のいずれかに記載の MO S型半導体メモリ装置。 1 1. The fourth insulating film is formed in the thickness direction of the film from the semiconductor layer side to the gate electrode side, in the vicinity of the interface with the third insulating film and in the vicinity of the interface with the fifth insulating film. The MOS type semiconductor memory device according to any one of claims 2 to 8, wherein the MIS type semiconductor memory device has an energy band structure in which a band gap at a central portion of the film is small.

.1 2. 前記第 4の絶縁膜は窒化珪素膜であり、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、膜中のシリコンに対する窒素の組成比が、前記第 3の絶縁膜との界面付近および第 5の絶縁膜との界面付近に比べ膜中央部において大きい窒素濃度プロフアイルを有していることを特徴とする、請求項 1 1 に記載の. MO S 型半導体メモリ装置。 .1 2. The fourth insulating film is a silicon nitride film, and in the thickness direction of the film from the semiconductor layer side to the gate electrode side, the composition ratio of nitrogen to silicon in the film is The nitrogen concentration profile according to claim 11, wherein the nitrogen concentration profile is larger in the center of the film than in the vicinity of the interface with the third insulating film and in the vicinity of the interface with the fifth insulating film. MO S type semiconductor memory device.

1 3. 前記第 3の絶縁膜および前記第 5の絶縁膜の膜厚が、前記第 4の絶縁膜の膜厚に比べて薄いことを特徴とする、請求項 2ないし請求項 1 2のいずれかに記載の MO S型半導体メモリ装置。 1 3. The film thickness of the third insulating film and the fifth insulating film is smaller than the film thickness of the fourth insulating film. The MOS type semiconductor memory device according to any one of the above.

1 4. 前記第 1の絶縁膜と前記第 2絶縁膜の膜厚が 0. 5 n m以上 2 0 n m以下の範囲内であることを特徴とする、請求項 1ないし 1 3のいずれかに記載の MO S型半導体メモリ装置。 1 4. The film thickness of the first insulating film and the second insulating film is in the range of 0.5 nm or more and 20 nm or less, according to any one of claims 1 to 13 The MOS type semiconductor memory device described.

1 5. 前記半導体層の伝導帯における電子ポテンシャルエネルギ一が、前記第 3の絶縁膜の伝導帯における電子ポテンシャルェネルギーに比べて、データ書き込み時には高く、デ一夕読み出し時およびデータ保持時には低いことを特徴とする、請求項 2ないし 1 4のいずれかに記載の M〇 S型半導体メモリ装置。 1 5. Electron potential energy in the conduction band of the semiconductor layer 2. The method according to claim 2, wherein one is higher when writing data and lower when reading data and holding data compared to the electron potential energy in the conduction band of the third insulating film. 5. The M〇 S type semiconductor memory device according to any one of 4 above.

1 6. 前記半導体層が柱状シリコン層であり、その側方に前記絶縁膜積層体および前記ゲート電極を設けた縦型積層構造を有することを特徴とする、請求項 1ないし 1 5のいずれかに記載の MO S型半導体メモリ装置。 1 6. The semiconductor layer according to claim 1, wherein the semiconductor layer is a columnar silicon layer, and has a vertical stacked structure in which the insulating film stacked body and the gate electrode are provided on a side thereof. 5. The MO S type semiconductor memory device according to any one of 5 above.

1 7. 前記第 4の絶縁膜は、前記半導体層側から前記ゲート電極側へ向かう膜の厚み方向に、エネルギーバンドギャップが増大するエネルギーバンド構造を有していることを特徴とする、請求項 2 または 3 に記載の M O S型半導体メモリ装置。 1 7. The fourth insulating film has an energy band structure in which an energy band gap increases in a thickness direction of the film from the semiconductor layer side to the gate electrode side. 4. The MOS type semiconductor memory device according to claim 2 or 3.

1 8. 請求項 1ないし請求項 1 7のいずれかに記載の MO S型半導体メモリ装置を直列に配列したことを特徴とする、 N A N D型メモリセルアレイ。 1 8. A NAND type memory cell array, wherein the MOS type semiconductor memory devices according to any one of claims 1 to 17 are arranged in series.

1 9. 請求項 1ないし請求項 1 7のいずれかに記載の MO S型半導体メモリ装置を並列に配列したことを特徴とする、 N O R型メモリセルアレイ。 1 9. A NOR type memory cell array, wherein the MOS type semiconductor memory devices according to any one of claims 1 to 17 are arranged in parallel.