WO2008092846A1 - Controllerbaustein mit einer überwachung durch einen watchdog - Google Patents

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WO2008092846A1 PCT/EP2008/051016 EP2008051016W WO2008092846A1 WO 2008092846 A1 WO2008092846 A1 WO 2008092846A1 EP 2008051016 W EP2008051016 W EP 2008051016W WO 2008092846 A1 WO2008092846 A1 WO 2008092846A1
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controller
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arithmetic
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Stefan Steinke
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Leopold Kostal Gmbh & Co. Kg
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2226—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test ALU
    • G—PHYSICS
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    • G06F11/00—Error detection; Error correction; Monitoring
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    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

Definitions

  • the present invention relates to a controller module with monitoring by a watchdog, wherein the controller module includes a computing unit and an addressable port module, both of which are each connected to a controller-internal address bus and to a controller-internal data bus.
  • Japanese Patent Abstract JP 02281343 A discloses an arrangement in which an arithmetic unit is connected via an address bus and a data bus to a comparison circuit which compares values on the address and data bus with reference values and, if successful, a watchdog timer resets.
  • Microcontroller provided.
  • the correct functioning of the microcontroller is ensured by special measures, such as the multiple and thus redundant installation of safety-critical components. This creates a relatively high cost.
  • a so-called watchdog is provided for monitoring a controller module.
  • This is a counter or timer implemented by hardware or software which is reset by a signal within regular timings and which, if the signal fails, triggers a safety function, for example by resetting the controller module or by shutting down more or less large parts of the monitored facility.
  • a watchdog thus checks whether a reset signal occurs regularly. The reliability with which errors are detected depends in particular on the way in which the resetting signal is obtained.
  • the arithmetic unit performs arithmetic operations incorrectly.
  • two computing units operating independently of one another are frequently provided which mutually check their computation results. However, this requires a considerable cost.
  • At least one computational task is stored within a component of the controller module, which results in the address of the Portbausteins that the arithmetic unit calculates the arithmetic task cyclically and the result value on the address bus and that the arithmetic unit a data value to the Data bus, which appears at the output of the port block with a correctly addressed port block as a signal for resetting the watchdog.
  • the controller module according to the invention thus carries out arithmetic tasks, in particular numerical arithmetic tasks, the results of which are used to check the correct function of the arithmetic unit.
  • the controller module (CB) has at least one computing unit (CPU) and one port module (10).
  • the port module (10) can be, for example, a serial or parallel input / output module.
  • the arithmetic unit (CPU) and the port module (10) are connected to one another via an address bus (AB) and a data bus (DB), wherein the arithmetic unit (CPU) can address the port module (10) via the address bus (AB).
  • Data values can be transferred from the processing unit (CPU) to the port block (IO) and vice versa via the data bus (DB).
  • the controller module (CB) has an internal component (SP), implemented, for example, as a memory module (SP) in which at least one arithmetic task (RA) and preferably several arithmetic functions (RA) are stored.
  • SP memory module
  • RA arithmetic task
  • RA arithmetic function
  • RA arithmetic function
  • the term calculation task (RA) generally stands for an algorithmic sequence which can be executed by the arithmetic unit (CPU) and supplies a numerical result value as the result.
  • the at least one calculation task (RA) is specified in such a way that it supplies the address of the port block (IO) as the result value.
  • a hardware or software watchdog that includes a resettable counter or timer.
  • the watchdog (WD) which is shown here as an external component, can alternatively also be designed as a component integrated in the controller module (CB).
  • the reset of the watchdog (WD) does not occur regularly within a time window or before the expiration of a maximum time, then it generates one Output signal, which is supplied here to a reset input (RESET) of the controller module (CB) and causes a restart of the controller module (CB) or the arithmetic unit (CPU) with defined initial conditions.
  • the output signal of the watchdog (WD) can also switch off the device controlled by the controller module (CB).
  • the described structure has the purpose of regularly checking the functionality of the controller module (CB) and especially of the arithmetic unit (CPU) and thus ensuring it. It is essential that especially the arithmetic functions, ie the "correct calculation" of the arithmetic unit (CPU), are monitored.
  • the arithmetic unit (CPU) processes arithmetic tasks (RA) within the usual program sequence, which are stored, for example, in an internal memory module (SP) and which the arithmetic unit (CPU) retrieves from this memory component (SP).
  • the arithmetic unit (CPU) calculates a numerical result value from this.
  • the arithmetic unit (CPU) can not reliably check this result value for correctness, since it can at least not be ruled out in the case of a faulty result value that the check of the result value would also be faulty.
  • the solution to this problem is to check the result externally, ie outside of the arithmetic unit (CPU). For this purpose, a calculation of the same computational task by a second, independent arithmetic unit or a retrieval of the stored result, and a comparison of the two result values could be provided. Such a structure would be very expensive. Instead, the external check is performed by using the result value to address a port block (10).
  • the at least one arithmetic task (RA) stored in the memory module (SP) is formed in such a way that it supplies the address of the port module (10) as the result value.
  • the arithmetic unit (CPU) then outputs the result of the calculation to the address bus (AB). If the calculation result is correct, the port block (10) is addressed.
  • a data value subsequently given by the arithmetic unit (CPU) to the data bus (DB) thus arrives at the port module (10), which then outputs a signal corresponding to this data value at its output, which causes a reset of the watch
  • the calculation unit (CPU) calculates the result value incorrectly, the port block (IO) is not addressed and the port block (IO) accordingly outputs no signal for resetting the watchdog (WD).
  • the watchdog (WD) generates an output signal for the reset input (RESET) of the controller module (CB).
  • the security of the check can be further increased, even if the data value which the arithmetic unit (CPU) gives to the data bus (DB) has previously been determined by the arithmetic unit (CPU) as the result of a computational task (RA).
  • the arithmetic unit (CPU) does not always solve the same arithmetical task (RA) for determining the address of the port block (IO), but several different arithmetic tasks (RA) successively, preferably in random order.
  • RA arithmetical task
  • the arithmetic unit (CPU) is tested to a greater extent, so that smaller and more specific errors of the arithmetic unit (CPU) can be detected with greater security.

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Abstract

Beschrieben wird ein Controllerbaustein mit einer Überwachung durch einen Watchdog, wobei zum Controllerbaustein eine Recheneinheit und ein adressierbarer Portbaustein gehören, die beide jeweils mit einem controllerinternen Adressbus und mit einem controllerinternen Datenbus verbunden sind, wobei innerhalb einer Komponente des Controllerbausteins mindestens eine Rechenaufgabe abgelegt ist, die als Ergebniswert die Adresse des Portbausteins ergibt, wobei die Recheneinheit die Rechenaufgabe zyklisch berechnet und den Ergebniswert auf den Adressbus gibt und wobei die Recheneinheit einen Datenwert auf den Datenbus gibt, der bei korrekt adressiertem Portbaustein am Ausgang des Portbausteins als ein Signal zum Zurücksetzen des Watchdogs erscheint.

Description

Controllerbaustein mit einer Überwachung durch einen Watchdog
Die vorliegende Erfindung betrifft einen Controllerbaustein mit einer Überwachung durch einen Watchdog, wobei zum Controllerbaustein eine Recheneinheit und ein adressierbarer Portbaustein gehören, die beide jeweils mit einem controllerinternen Adressbus und mit einem controllerinternen Datenbus verbunden sind.
Aus dem japanischen Patent Abstract JP 02281343 A ist eine Anordnung bekannt, bei der eine Recheneinheit über einen Adressbus und einen Datenbus mit einer Vergleichsschaltung verbunden ist, die Werte auf dem Adress- und dem Datenbus mit Referenzwerten vergleicht, und bei erfolgreichem Vergleich einen Watchdog-Timer zurücksetzt.
Viele Einrichtungen des täglichen Lebens sind heute mit einem
MikroController versehen. Bei besonders wichtigen oder sicherheitskritischen Einrichtungen wird die korrekte Funktion des MikroControllers durch besondere Maßnahmen sichergestellt, wie beispielsweise durch einen mehrfachen und damit redundanten Einbau von sicherheitskritischen Komponenten. Hierdurch entsteht ein relativ hoher Kostenaufwand.
Vielfach ist zur Überwachung eines Controllerbausteins ein sogenannter Watchdog vorgesehen. Dabei handelt es sich um einen durch Hardware oder Software realisierten Zähler oder Timer, der innerhalb regelmäßiger Zeitabläufe durch ein Signal zurückgesetzt wird, und der, falls das Signal ausbleibt, eine Sicherheitsfunktion auslöst, etwa durch das Zurücksetzen des Controllerbausteins oder durch Abschalten von mehr oder weniger großen Teilen der überwachten Einrichtung. Ein Watchdog überprüft somit, ob ein zurücksetzendes Signal regelmäßig auftritt. Wie zuverlässig damit Fehler erkannt werden, hängt besonders von der Art und Weise ab, wie das zurücksetzende Signal gewonnen wird. So kann bei einem ansonsten regelmäßigen Programmablauf einer Recheneinheit oftmals nicht erkannt werden, wenn die Recheneinheit arithmetische Operationen fehlerhaft ausführt. Um auch derartige Fehler aufzudecken, werden häufig zwei unabhängig voneinander arbeitende Recheneinheiten vorgesehen, die ihre Rechenergebnisse gegenseitig überprüfen. Dies erfordert allerdings einen erheblichen Kostenaufwand.
Es stellte sich die Aufgabe, einen Controllerbaustein zu schaffen, bei dem insbesondere in einer Recheneinheit auftretende arithmetische Fehler auf einfache und kostengünstige Weise zuverlässig erkannt werden können.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, dass innerhalb einer Komponente des Controllerbausteins mindestens eine Rechenaufgabe abgelegt ist, die als Ergebniswert die Adresse des Portbausteins ergibt, dass die Recheneinheit die Rechenaufgabe zyklisch berechnet und den Ergebniswert auf den Adressbus gibt und dass die Recheneinheit einen Datenwert auf den Datenbus gibt, der bei korrekt adressiertem Portbaustein am Ausgang des Portbausteins als ein Signal zum Zurücksetzen des Watchdogs erscheint.
Der erfindungsgemäße Controllerbaustein führt somit Rechenaufgaben, und zwar insbesondere numerische Rechenaufgaben durch, deren Ergebnisse zur Überprüfung der korrekten Funktion der Recheneinheit verwendet werden.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angeführt. Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung dargestellt und näher erläutert. Die einzige Figur zeigt ein stark vereinfachtes Blockschaltbild eines erfindungsgemäßen Controllerbausteins.
Der Controllerbaustein (CB) weist zumindest eine Recheneinheit (CPU) und einen Portbaustein (1O) auf. Der Portbaustein (1O) kann dabei beispielsweise ein serieller oder paralleler Eingabe-/Ausgabebaustein sein. Die Recheneinheit (CPU) und der Portbaustein (10) stehen über einen Adressbus (AB) und einen Datenbus (DB) miteinander in Verbindung, wobei die Recheneinheit (CPU) den Portbaustein (10) über den Adressbus (AB) ansprechen kann. Über den Datenbus (DB) können Datenwerte von der Recheneinheit (CPU) zum Portbaustein (IO), und umgekehrt, übertragen werden.
Des weiteren weist der Controllerbaustein (CB) eine interne Komponente (SP) auf, realisiert beispielsweise als Speicherbaustein (SP), in der zumindest eine Rechenaufgabe (RA) und vorzugsweise mehrere Rechenaufgaben (RA) abgelegt sind. Der Begriff Rechenaufgabe (RA) steht dabei allgemein für einen algorithmischen Ablauf, der von der Recheneinheit (CPU) ausgeführt werden kann und als Ergebnis einen numerischen Ergebniswert liefert. Die mindestens eine Rechenaufgabe (RA) ist dabei so vorgegeben, dass sie als Ergebniswert die Adresse des Portbausteins (IO) liefert.
Vorgesehen ist außerdem ein Watchdog (WD) in Hardware- oder Softwareausführung, der einen zurücksetzbaren Zähler oder Timer enthält. Der Watchdog (WD), der hier als ein externes Bauelement dargestellt ist, kann alternativ auch als eine in den Controllerbaustein (CB) integrierte Komponente ausgeführt sein.
Erfolgt das Zurücksetzen des Watchdogs (WD) nicht regelmäßig innerhalb eines Zeitfensters oder vor Ablauf einer Maximalzeit, so generiert dieser ein Ausgangssignal, welches hier einem Rücksetzeingang (RESET) des Controllerbausteins (CB) zugeführt wird und ein Neustarten des Controllerbausteins (CB) bzw. der Recheneinheit (CPU) mit definierten Anfangsbedingungen bewirkt. Alternativ kann das Ausgangssignal des Watchdogs (WD) auch ein Abschalten des durch den Controllerbaustein (CB) gesteuerten Gerätes bewirken.
Der beschriebene Aufbau hat insbesondere den Zweck, die Funktionsfähigkeit des Controllerbausteins (CB) und speziell der Recheneinheit (CPU), regelmäßig zu überprüfen und damit sicherzustellen. Dabei ist es wesentlich, dass besonders auch die arithmetischen Funktionen, also das „korrekte Rechnen" der Recheneinheit (CPU), überwacht werden.
Zur Überprüfung bearbeitet die Recheneinheit (CPU) innerhalb des üblichen Programmablaufs Rechenaufgaben (RA), die beispielsweise in einem internen Speicherbaustein (SP) abgelegt sind und die die Recheneinheit (CPU) aus diesem Speicherbaustein (SP) abruft. Die Recheneinheit (CPU) berechnet hieraus einen numerischen Ergebniswert.
Die Recheneinheit (CPU) kann diesen Ergebniswert allerdings nicht selbst zuverlässig auf Korrektheit überprüfen, da bei einem fehlerhaften Ergebniswert es zumindest nicht auszuschließen ist, dass die Überprüfung des Ergebniswertes ebenfalls fehlerbehaftet wäre.
Die Lösung dieses Problems besteht darin, das Ergebnis extern, also außerhalb der Recheneinheit (CPU) zu überprüfen. Hierzu könnte eine Berechnung derselben Rechenaufgabe durch eine zweite, unabhängige Recheneinheit oder ein Abruf des gespeicherten Ergebnisses, und ein Vergleich der beiden Ergebniswerte vorgesehen werden. Ein solcher Aufbau wäre aber sehr aufwendig. Statt dessen erfolgt die externe Überprüfung dadurch, dass der Ergebniswert zur Adressierung eines Portbausteins (1O) verwendet wird. Die mindestens eine im Speicherbaustein (SP) abgelegte Rechenaufgabe (RA) ist so gebildet, dass sie als Ergebniswert die Adresse des Portbausteins (10) liefert. Die Recheneinheit (CPU) gibt daraufhin das Ergebnis der Berechnung auf den Adressbus (AB). Ist das Rechenergebnis korrekt, so wird der Portbaustein (10) angesprochen. Ein anschließend von der Recheneinheit (CPU) auf den Datenbus (DB) gegebener Datenwert gelangt somit auf den Portbaustein (10), welcher darauf ein diesem Datenwert entsprechendes Signal an seinem Ausgang ausgibt, welches ein Zurücksetzen des Watchdogs (WD) bewirkt.
Berechnet dagegen die Recheneinheit (CPU) den Ergebniswert fehlerhaft, so wird der Portbaustein (IO) nicht adressiert und der Portbaustein (IO) gibt entsprechend kein Signal zum Zurücksetzen des Watchdogs (WD) aus. In diesem Fall erzeugt der Watchdog (WD) ein Ausgangssignal für den Rücksetzeingang (RESET) des Controllerbausteins (CB).
Die Sicherheit der Überprüfung kann weiter erhöht werden, wenn auch der Datenwert, den die Recheneinheit (CPU) auf den Datenbus (DB) gibt, zuvor von der Recheneinheit (CPU) als Ergebnis einer Rechenaufgabe (RA) bestimmt wird.
In dieser Hinsicht ist es auch vorteilhaft, wenn die Recheneinheit (CPU) nicht immer die gleiche Rechenaufgabe (RA) zur Bestimmung der Adresse des Portbausteins (IO) löst, sondern mehrere unterschiedliche Rechenaufgaben (RA) nacheinander, vorzugsweise in zufälliger Reihenfolge. Hierdurch wird die Recheneinheit (CPU) in einem größeren Umfang getestet, so dass mit einer größeren Sicherheit auch kleinere und spezifischere Fehler der Recheneinheit (CPU) aufgedeckt werden können. Bezugszeichen
AB Adressbus
CB Controllerbaustein
CPU Recheneinheit
DB Datenbus
IO Portbaustein
RA Rechenaufgabe(n)
RESET Reset-Eingang
SP Komponente (Speicherbaustein)
WD Watchdog

Claims

Patentansprüche
1. Controllerbaustein mit einer Überwachung durch einen Watchdog,
wobei zum Controllerbaustein eine Recheneinheit und ein adressierbarer Portbaustein gehören, die beide jeweils mit einem controllerinternen Adressbus und mit einem controllerinternen Datenbus verbunden sind,
dadurch gekennzeichnet,
dass innerhalb einer Komponente (SP) des Controllerbausteins (CB) mindestens eine Rechenaufgabe (RA) abgelegt ist, die als Ergebniswert die Adresse des Portbausteins (IO) ergibt,
dass die Recheneinheit (CPU) die Rechenaufgabe (RA) zyklisch berechnet und den Ergebniswert auf den Adressbus (AB) gibt und
dass die Recheneinheit (CPU) einen Datenwert auf den Datenbus (DB) gibt, der bei korrekt adressiertem Portbaustein (IO) am Ausgang des Portbausteins (IO) als ein Signal zum Zurücksetzen des Watchdogs (WD) erscheint.
2. Controllerbaustein nach Anspruch 1 , dadurch gekennzeichnet, dass innerhalb einer Komponente des Controllerbausteins (CB) mehrere
Rechenaufgaben (RA) abgelegt sind, die die Recheneinheit (CPU) zyklisch nacheinander berechnet.
3. Controllerbaustein nach Anspruch 1 , dadurch gekennzeichnet, dass innerhalb einer Komponente (SP) des Controllerbausteins (CB) mehrere Rechenaufgaben (RA) abgelegt sind, die die Recheneinheit (CPU) in zufälliger Reihenfolge nacheinander berechnet.
4. Controllerbaustein nach einem der vorgenannten Ansprüche, dadurch gekennzeichnet, dass die Recheneinheit (CPU) den Datenwert ebenfalls durch Berechnung einer Rechenaufgabe (RA) bestimmt.
5. Controllerbaustein nach Anspruch 1 , dadurch gekennzeichnet, dass der Watchdog (WD) eine controllerinterne Komponente oder eine controllerexterne Vorrichtung ist.
6. Controllerbaustein nach Anspruch 1 , dadurch gekennzeichnet, dass der Controllerbaustein (CB) mit mehreren Watchdogs verbunden ist.
7. Controllerbaustein nach Anspruch 6, dadurch gekennzeichnet, dass wenigstens ein Watchdog eine controllerinterne Komponente und wenigstens ein Watchdog (WD) eine controllerexterne Vorrichtung ist.
8. Controllerbaustein nach Anspruch 1 , dadurch gekennzeichnet, dass wenigstens ein Watchdog (WD) ein Zurücksetzen des Controllerbausteins (CB) ausführen kann.
9. Controllerbaustein nach Anspruch 1 , dadurch gekennzeichnet, dass wenigstens ein Watchdog eine Abschaltung einer durch den Controllerbaustein gesteuerten Vorrichtung ausführen kann.
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