WO2008041303A1 - Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé - Google Patents

Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé Download PDF

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WO2008041303A1
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row decoder
memory cell
transistor
lines
memory device
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Satoshi Torii
Kazuhiro Mizutani
Toshio Nomura
Masayoshi Asano
Ikuto Fukuoka
Hiroshi Mawatari
Motoi Takahashi
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Fujitsu Limited
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    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Definitions

  • Nonvolatile semiconductor memory device and read method, write method, and erase method thereof
  • the present invention relates to a nonvolatile semiconductor memory device and a reading method, a writing method, and an erasing method thereof.
  • Patent Documents 1 and 2 Recently, a nonvolatile semiconductor memory device in which a memory cell is configured by a selection transistor and a memory cell transistor has been proposed (see Patent Documents 1 and 2).
  • a memory cell is selected by appropriately selecting a bit line, a word line, a source line, etc. by a column decoder / row decoder, and the selected memory cell is selected. Information is read, written, erased, and the like.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-116970
  • Patent Document 2 JP-A-2005-122772
  • a high voltage circuit (high voltage circuit) is used for the shift between the column decoder and the row decoder. Thickness for high voltage circuit
  • An object of the present invention is to provide a nonvolatile semiconductor memory device that can operate at high speed, and a read method, a write method, and an erase method thereof.
  • a memory cell array having a selection transistor and a memory cell transistor connected to the selection transistor is arranged in the same column as a memory cell array arranged in a matrix.
  • a third row decoder connected to the plurality of source lines and controlling the potentials of the plurality of source lines, and the column decoder includes the first row decoder and the first row decoder.
  • the second row decoder is constituted by a circuit having a lower withstand voltage than the first row decoder and the third row decoder.
  • a non-volatile semiconductor storage device is provided.
  • a memory cell array having a selection transistor and a memory cell transistor connected to the selection transistor, and a plurality of memory cell arrays arranged in a matrix; A plurality of bit lines commonly connecting the drains of the selection transistors and a plurality of first word lines commonly connecting the control gates of the plurality of memory cell transistors existing in the same row; A plurality of second word lines that commonly connect select gates of the plurality of select transistors; a plurality of source lines that commonly connect sources of the plurality of memory cell transistors present in the same row; A column decoder connected to the line for controlling the potentials of the plurality of bit lines; connected to the plurality of first word lines A first row decoder for controlling the potentials of the plurality of first word lines; and a second row decoder for controlling the potentials of the plurality of second word lines connected to the plurality of second word lines.
  • a third row decoder connected to the plurality of source lines and controlling the potentials of the plurality of source lines, and the column decoder includes the first row decoder and the first row decoder.
  • the third row decoder has a low withstand voltage
  • the second row decoder is composed of a circuit with a lower withstand voltage than the first row decoder and the third row decoder.
  • a memory cell array having a selection transistor and a plurality of memory cell transistors arranged in a matrix having a memory cell transistor connected to the selection transistor; A plurality of bit lines commonly connecting the drains of the plurality of select transistors existing in the same; a plurality of first word lines commonly connecting the control gates of the plurality of memory cell transistors existing in the same row; A plurality of second word lines commonly connecting the select gates of the plurality of select transistors existing in the same row; a plurality of source lines commonly connecting the sources of the plurality of memory cell transistors existing in the same row; A column decoder connected to the plurality of bit lines and controlling the potentials of the plurality of bit lines; and the plurality of first words A first row decoder connected to a line and controlling the potentials of the plurality of first word lines; and connected to the plurality of second word lines and controlling the potentials of the plurality of second word lines A second row decoder; and a third row decoder connected to the
  • a method of writing in a semiconductor memory device wherein a first voltage is selectively applied to one second word line by the second row decoder, and one source line is applied by the third row decoder.
  • a second voltage is selectively applied to the first
  • By selectively applying a third voltage to one of the first word lines by a row decoder and selectively grounding the one bit line by the column decoder information is stored in the selected memory cell.
  • a writing method of a nonvolatile semiconductor memory device characterized by writing is provided.
  • a memory cell array having a selection transistor and a memory cell transistor connected to the selection transistor.
  • a plurality of second word lines commonly connecting select gates
  • a plurality of source lines commonly connecting sources of the plurality of memory cell transistors existing in the same row
  • a plurality of bit lines connected to the plurality of bit lines
  • the column decoder is configured by a circuit having a lower withstand voltage than the first row decoder and the third row decoder, and the second row decoder includes the first row decoder.
  • a writing method for a nonvolatile semiconductor memory device comprising a decoder and a circuit having a lower withstand voltage than the third row decoder, wherein a first voltage that gradually increases is Information is applied to the selected memory cell by selectively applying to the first word line and applying a second voltage to the one source line in a pulsed manner by the third row decoder.
  • a writing method for a non-volatile semiconductor memory device characterized in that
  • a memory cell array including a selection transistor and a plurality of memory cell transistors each having a memory cell transistor connected to the selection transistor is arranged in the same column.
  • a plurality of bit lines commonly connecting drains of the plurality of select transistors; a plurality of first word lines commonly connecting control gates of the plurality of memory cell transistors existing in the same row;
  • a plurality of second word lines commonly connecting select gates of the plurality of select transistors present; a plurality of source lines commonly connecting sources of the plurality of memory cell transistors present in the same row;
  • the column decoder is connected to a plurality of bit lines via a first protection transistor and controls the potentials of the plurality of bit lines.
  • a first row decoder connected to the plurality of first word lines and controlling the potentials of the plurality of first word lines; and a second protection transistor connected to the plurality of second word lines; Connected to the plurality of second words A second row decoder for controlling the potential of the line; a third row decoder connected to the plurality of source lines and controlling the potential of the plurality of source lines; a plurality of the first protection transistors and a plurality of A first control circuit for controlling the second protection transistor, and the column decoder is configured by a circuit having a lower withstand voltage than the first row decoder and the third row decoder, and
  • the second row decoder is an erasing method of a nonvolatile semiconductor memory device configured by a circuit having a lower withstand voltage than the first row decoder and the third row decoder, and the first control circuit performs the first row decoder.
  • the plurality of bit lines are electrically separated from each other by controlling one protection transistor, and the plurality of bit lines are controlled by controlling the second protection transistor by the first control circuit.
  • a plurality of second word lines are electrically separated from each other by the second row decoder, and a voltage is applied to the plurality of first word lines by the first row decoder to be written into the memory cells.
  • a memory cell array including a selection transistor and a plurality of memory cell transistors each having a memory cell transistor connected to the selection transistor is arranged in the same column.
  • a plurality of bit lines commonly connecting drains of the plurality of select transistors; a plurality of first word lines commonly connecting control gates of the plurality of memory cell transistors existing in the same row;
  • a plurality of second word lines commonly connecting select gates of the plurality of select transistors present; a plurality of source lines commonly connecting sources of the plurality of memory cell transistors present in the same row;
  • the column decoder is connected to a plurality of bit lines via a first protection transistor and controls the potentials of the plurality of bit lines.
  • a first row decoder connected to the plurality of first word lines and controlling the potentials of the plurality of first word lines; and a second protection transistor connected to the plurality of second word lines;
  • a second row decoder connected to the plurality of second word lines for controlling the potentials of the plurality of second word lines;
  • a third row decoder connected to the plurality of source lines for controlling the potentials of the plurality of source lines;
  • a fourth row decoder connected to the plurality of second word lines and controlling the potentials of the plurality of second word lines; a plurality of the first protection transistors and a plurality of the second protection transistors; 1st control to control
  • the column decoder comprises a circuit having a lower withstand voltage than the first row decoder, the third row decoder, and the fourth row decoder, and the second row decoder.
  • a write method for a non-volatile semiconductor memory device comprising a circuit having a lower withstand voltage than the first row decoder, the third row decoder, and the fourth row decoder, wherein the first control circuit
  • the plurality of second word lines are electrically separated from each other by the second row decoder, and the second row decoder is used to electrically connect the second second line.
  • a first voltage is selectively applied to a word line
  • a second voltage is selectively applied to one source line by the third row decoder
  • one first voltage is applied by the first row decoder.
  • Select a third voltage on one word line And pressurizing, by selectively grounding one of said bit lines by pre-Symbol column decoder, a write method for a nonvolatile semiconductor memory device and writes the information into the memory cell selected is provided.
  • a memory cell array including a selection transistor and a plurality of memory cell transistors each having a memory cell transistor connected to the selection transistor is arranged in the same column.
  • a plurality of bit lines commonly connecting drains of the plurality of select transistors; a plurality of first word lines commonly connecting control gates of the plurality of memory cell transistors existing in the same row;
  • a plurality of second word lines commonly connecting select gates of the plurality of select transistors present; a plurality of source lines commonly connecting sources of the plurality of memory cell transistors present in the same row;
  • the column decoder is connected to a plurality of bit lines via a first protection transistor and controls the potentials of the plurality of bit lines.
  • a first row decoder connected to the plurality of first word lines and controlling the potentials of the plurality of first word lines; and a second protection transistor connected to the plurality of second word lines;
  • a second row decoder connected to the plurality of second word lines for controlling the potentials of the plurality of second word lines;
  • a third row decoder connected to the plurality of source lines for controlling the potentials of the plurality of source lines;
  • a bypass transistor provided between the second power line and the source line in each row; a plurality of the first protection transistors and a plurality of the second protection transistors that control the first protection transistors;
  • the decoder is configured by a circuit having a lower withstand voltage than the first row decoder and the third row decoder, and the second row decoder includes the first row decoder and the third row decoder.
  • a method for writing to a nonvolatile semiconductor memory device configured by a circuit having a lower withstand voltage, wherein the plurality of second protection transistors are controlled by controlling the plurality of second protection transistors by the first control circuit.
  • the second row decoder power is electrically separated and the plurality of bypass transistors are controlled by the second control circuit, whereby the second word line and the source in each row are controlled.
  • a first voltage is selectively applied to one source line and one second word line by the third row decoder, and the first row decoder One of the first By selectively applying a second voltage higher than the first voltage to the node line and selectively grounding one of the bit lines by the column decoder, information is stored in the selected memory cell.
  • a memory cell array including a selection transistor and a plurality of memory cell transistors each having a memory cell transistor connected to the selection transistor is arranged in the same column.
  • a plurality of bit lines commonly connecting drains of the plurality of select transistors; a plurality of first word lines commonly connecting control gates of the plurality of memory cell transistors existing in the same row;
  • a plurality of second word lines commonly connecting select gates of the plurality of select transistors present; a plurality of source lines commonly connecting sources of the plurality of memory cell transistors present in the same row;
  • the column decoder is connected to a plurality of bit lines via a first protection transistor and controls the potentials of the plurality of bit lines.
  • a first row decoder connected to the plurality of first word lines and controlling the potentials of the plurality of first word lines; and a second protection transistor connected to the plurality of second word lines;
  • a second row decoder connected to the plurality of second word lines for controlling the potentials of the plurality of second word lines;
  • a third row decoder connected to the plurality of source lines for controlling the potentials of the plurality of source lines;
  • a nopass transistor provided between the first word line and the second word line in each row; and controls a plurality of the first protection transistors and a plurality of the second protection transistors
  • a first control circuit that controls the plurality of bypass transistors, and a second control circuit that controls the plurality of bypass transistors.
  • the coder is configured by a circuit having a low withstand voltage as compared with the first row decoder and the third row decoder, and the second row decoder includes the first row decoder and the third row decoder.
  • a method for writing to a nonvolatile semiconductor memory device comprising a circuit having a lower withstand voltage than the row decoder of the plurality of row decoders, wherein the plurality of second protection transistors are controlled by the first control circuit.
  • the second word line is electrically separated from the second row decoder, and the plurality of bypass transistors are controlled by the second control circuit, whereby the first word line and the first row in each row are controlled.
  • Two word lines are electrically connected to each other, a first voltage is selectively applied to one of the source lines by the third row decoder, and one of the first lines is applied by the first row decoder.
  • Word line and one Information is written into the selected memory cell by selectively applying a second voltage to the second word line and selectively grounding one bit line by the column decoder.
  • a non-volatile semiconductor memory device writing method is provided.
  • the column decoder that controls the potential of the bit lines commonly connecting the drain diffusion layers of the selection transistors is configured by the low voltage circuit capable of high-speed operation, and the selection gate of the selection transistor
  • the second row decoder for controlling the potential of the second word line commonly connected to each other is composed of a low voltage circuit capable of high-speed operation, and controls the potential of only the bit line and the second word line.
  • the selection transistor is configured by an NMOS transistor, it is possible to contribute to a higher operating speed than when the selection transistor is configured by a PMOS transistor. .
  • FIG. 1 is a circuit diagram showing a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
  • FIG. 2 shows a memory cell array of the nonvolatile semiconductor memory device according to the first embodiment of the present invention. It is a top view which shows a ray.
  • FIG. 3 is a cross-sectional view taken along the line AA ′ of FIG.
  • FIG. 4 is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 5 is a cross-sectional view taken along the line CC ′ of FIG.
  • FIG. 6 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 7 is a process cross-sectional view (part 1) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 8 is a process cross-sectional view (part 2) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 9 is a process cross-sectional view (part 3) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 10 is a process cross-sectional view (part 4) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention
  • FIG. 11 is a process cross-sectional view (part 5) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 12 is a process cross-sectional view (No. 6) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 13 is a process cross-sectional view (No. 7) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 14 is a process cross-sectional view (No. 8) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 15 is a process sectional view (No. 9) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 16 is a process cross-sectional view (No. 10) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 17 is a process cross-sectional view (No. 11) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 18 is a process cross-sectional view (part 12) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 19 is a process cross-sectional view (No. 13) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 20 is a process sectional view (No. 14) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 21 is a process cross-sectional view (No. 15) showing the method of manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 22 is a process cross-sectional view (No. 16) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 23 is a circuit diagram showing a part of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 24 is a diagram showing a reading method, a writing method and an erasing method of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 25 is a time chart showing a writing method of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 26 is a circuit diagram showing a part of the nonvolatile semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 27 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 28 is a circuit diagram showing a part of the nonvolatile semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 29 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 30 is a graph showing the relationship between the difference between the control gate voltage and the threshold voltage and the voltage between the source and the drain of the memory cell transistor.
  • FIG. 31 is a circuit diagram showing a nonvolatile semiconductor memory device according to a fifth embodiment of the present invention.
  • FIG. 32 is a diagram showing a reading method, a writing method and an erasing method of the nonvolatile semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 33 is a circuit diagram showing a nonvolatile semiconductor memory device according to a sixth embodiment of the present invention.
  • FIG. 34 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 35 is a circuit diagram showing a nonvolatile semiconductor memory device according to a seventh embodiment of the present invention.
  • FIG. 36 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the seventh embodiment of the present invention.
  • FIG. 37 is a circuit diagram showing a nonvolatile semiconductor memory device according to an eighth embodiment of the present invention.
  • FIG. 38 is a diagram showing a read method, a write method, and an erase method for a nonvolatile semiconductor memory device according to an eighth embodiment of the present invention.
  • FIG. 39 is a cross-sectional view showing a nonvolatile semiconductor memory device according to a ninth embodiment of the present invention.
  • FIG. 40 is a diagram showing a read method, a write method, and an erase method for a nonvolatile semiconductor memory device according to a ninth embodiment of the present invention.
  • Nonvolatile semiconductor memory device a reading method, a writing method, an erasing method, and a manufacturing method of the nonvolatile semiconductor memory device according to a first embodiment of the present invention will be described with reference to FIGS. [0019] (Nonvolatile semiconductor memory device)
  • FIG. 1 is a circuit diagram showing the nonvolatile semiconductor memory device according to the present embodiment.
  • a memory cell MC is composed of a selection transistor ST and a memory cell transistor MT connected to the selection transistor ST.
  • the source of the selection transistor ST is connected to the drain of the memory cell transistor MT. More specifically, the source of the select transistor ST and the drain of the memory cell transistor MT are integrally formed by one impurity diffusion layer.
  • the plurality of memory cells MC are arranged in a matrix.
  • a memory cell array 10 is composed of a plurality of memory cells MC arranged in a matrix.
  • drains of a plurality of select transistors ST present in the same column are commonly connected by a bit line BL.
  • Control gates of a plurality of memory cell transistors MT existing in the same row are connected in common by a first word line WL1.
  • the sources of the plurality of memory cell transistors MT in the same row are commonly connected by a source line SL.
  • a plurality of bit lines BL that commonly connect the drains of the selection transistors ST are connected to the column decoder 12.
  • the column decoder 12 is for controlling the potentials of a plurality of bit lines BL that commonly connect the drains of the selection transistors ST.
  • the column decoder 12 is connected to a sense amplifier 13 for detecting a current flowing through the bit line BL.
  • the column decoder 12 is composed of a low voltage circuit that operates at a relatively low voltage.
  • the low voltage circuit is a circuit that can operate at high speed while having a relatively low withstand voltage.
  • the gate insulating film (not shown) of the transistor (not shown) of the low voltage circuit is formed relatively thin.
  • the transistor of the low voltage circuit used for the column decoder 12 can operate at a relatively high speed.
  • the low voltage circuit is used for the column decoder 12 because the selected transistor This is because it is not necessary to apply a high voltage to the drain of the transistor ST, but it is necessary to operate the selection transistor ST at a high speed when reading information written in the memory cell transistor MT.
  • the select transistor ST since a low voltage circuit is used for the column decoder 12, the select transistor ST can be operated at a relatively high speed, and as a result, it is possible to provide a nonvolatile semiconductor memory device with a high read speed. Become.
  • a plurality of first word lines WL 1 that commonly connect the control gates of the memory cell transistors MT are connected to the first row decoder 14.
  • the first row decoder 14 is for controlling the potentials of the plurality of first word lines WL 12 that commonly connect the control gates of the memory cell transistors MT.
  • the first row decoder 14 is composed of a high voltage circuit (high voltage circuit).
  • a high-voltage circuit is a circuit that operates at a relatively low speed but has a relatively high breakdown voltage.
  • the gate insulating film (not shown) of the transistor (not shown) of the high voltage circuit is formed to be relatively thick to ensure a sufficient breakdown voltage. For this reason, the operation speed of the transistor of the high voltage circuit is lower than that of the transistor of the low voltage circuit.
  • the high voltage circuit is used for the first row decoder 14 when the information is written in the memory cell transistor MT or when the information written in the memory cell transistor MT is erased. This is because it is necessary to apply a high voltage to the word line WL1. As will be described later, when reading information written in the memory cell transistor MT, the power supply voltage V is always applied to the first word line WL1. Because of this, the first
  • a plurality of second word lines WL2 that commonly connect the select gates of the select transistors ST are connected to the second row decoder 16.
  • the second row decoder 16 is for controlling the potentials of the plurality of second word lines WL2 that commonly connect the select gates of the select transistors ST.
  • the second row decoder 16 is composed of a low voltage circuit (low withstand voltage circuit).
  • a low voltage circuit is used for the second row decoder 16 because it is not necessary to apply a high voltage to the select gate of the select transistor ST, while the select transistor ST is operated at high speed. Is important.
  • the selection transistor ST is operated at a relatively high speed. Accordingly, it is possible to provide a nonvolatile semiconductor memory device that can be manufactured and thus has a high reading speed.
  • a plurality of source lines SL that commonly connect the sources of the memory cell transistors MT are connected to the third row decoder 18.
  • the third row decoder 18 is for controlling the potentials of the plurality of source lines SL that commonly connect the sources of the memory cell transistors MT.
  • the third row decoder 18 is composed of a high voltage circuit (high voltage circuit). This embodiment! The reason why a high voltage circuit is used for the third row decoder 18 is because it is necessary to apply a high voltage to the source line SL when writing information to the memory cell transistor MT. As will be described later, when reading information written in the memory cell transistor MT, the source line SL is always grounded. Therefore, even if the operation speed of the third row decoder 18 is relatively slow, there is no particular problem.
  • FIG. 2 is a plan view showing the memory cell array of the nonvolatile semiconductor memory device according to the present embodiment.
  • Fig. 3 is a cross-sectional view taken along the line AA ⁇ in Fig. 2.
  • 4 is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 5 is a cross-sectional view along CC ′ in FIG.
  • an element isolation region 22 that defines an element region 21 is formed.
  • the semiconductor substrate 20 for example, a P-type silicon substrate is used.
  • the element isolation region 22 is formed by, for example, an STI (Shallow Trench Isolation) method.
  • An N type buried diffusion layer 24 is formed in the semiconductor substrate 20 on which the element isolation region 22 is formed.
  • the upper part of the N-type buried diffusion layer 24 is a P-type well 26.
  • a floating gate 30a is formed on the semiconductor substrate 20 via a tunnel insulating film 28a.
  • the floating gate 30a is electrically isolated for each element region 21.
  • a control gate 34a is formed on the floating gate 30a via an insulating film 32a.
  • the control gates 34a of the memory cell transistors MT existing in the same row are connected in common.
  • the first word line WL1 that commonly connects the control gate 34a is formed on the floating gate 30 via the insulating film 32. Yes.
  • a select gate 30b of the select transistor ST is formed on the semiconductor substrate 20 in parallel with the floating gate 30a.
  • the select gates 30b of the select transistors ST existing in the same row are connected in common.
  • the second word line WL2 that commonly connects the select gates 30b is formed on the semiconductor substrate 20 via the gate insulating film 28b.
  • the thickness of the gate insulating film 28b of the selection transistor ST is equal to the thickness of the tunnel insulating film 28a of the memory cell transistor MT.
  • a polysilicon layer 34b is formed on the select gate 30b via an insulating film 32b.
  • N-type impurity diffusion layers 36a, 36b, and 36c are formed in the semiconductor substrate 20 on both sides of the floating gate 30a and in the semiconductor substrate 20 on both sides of the select gate 30b.
  • the impurity diffusion layer 36b constituting the drain of the memory cell transistor MT and the impurity diffusion layer 36b constituting the source of the selective transistor ST are constituted by the same impurity diffusion layer 36b.
  • a sidewall insulating film 37 is formed on the side wall portion of the stacked body having the floating gate 30a and the control gate 34a.
  • a sidewall insulating film 37 is formed on the side wall portion of the stacked body including the select gate 30b and the polysilicon layer 34b.
  • Silicide layers 38a to 38d made of, for example, cobalt silicide are formed on 36c, on the control gate 34a, and on the polysilicon layer 34b, respectively.
  • the silicide layer 38a on the source electrode 36a functions as a source electrode.
  • the silicide layer 38c on the drain electrode 36c functions as a drain electrode.
  • the memory cell transistor MT having the floating gate 30a, the control gate 34a, and the source Z drain diffusion layers 38a and 38b is configured.
  • a selection transistor ST having a select gate 30b and source Z drain diffusion layers 36b and 36c is configured.
  • the selection transistor ST is an NMOS transistor. Real In the embodiment, an NMOS transistor having a higher operation speed than the PMOS transistor is used as the selection transistor, which can contribute to an improvement in the operation speed.
  • contact holes 42 reaching the source electrode 38a and the drain electrode 38b are formed.
  • a conductor plug 44 made of, for example, tungsten is embedded in the contact hole 42.
  • a wiring (first metal wiring layer) 46 is formed on the interlayer insulating film 40 in which the conductor plugs 44 are embedded.
  • An interlayer insulating film 48 is formed on the interlayer insulating film 40 on which the wiring 46 is formed.
  • a contact hole 50 reaching the wiring 46 is formed in the interlayer insulating film 48.
  • a conductor plug 52 made of, for example, tungsten is embedded in the contact hole 50.
  • a wiring (second metal wiring layer) 54 is formed on the interlayer insulating film 48 in which the conductor plug 52 is embedded.
  • An interlayer insulating film 56 is formed on the interlayer insulating film 48 on which the wiring 54 is formed.
  • a contact hole 58 reaching the wiring 54 is formed in the interlayer insulating film 56.
  • a conductor plug 60 made of, for example, tungsten is embedded in the contact hole 58.
  • a wiring (third metal wiring layer) 62 is formed on the interlayer insulating film 56 in which the conductor plug 60 is embedded.
  • the memory cell array 10 (see FIG. 1) of the nonvolatile semiconductor memory device according to the present embodiment is constituted.
  • FIG. 6 shows a read method and write operation of the nonvolatile semiconductor memory device according to the present embodiment. It is a figure which shows the reading method and the erasing method. In Fig. 6, the potentials of the non-selected lines are shown in parentheses. In Fig. 6, F indicates floating.
  • the potential of each part is set as follows. That is, the potential of the bit line BL connected to the memory cell MC to be selected is set to V. On the other hand, the potentials of the bit lines BL other than the selected bit line are set to OV. So cc
  • the potential of the source line SL is OV.
  • the potential of the first word line WL1 is always V during read waiting. Connected to the memory cell MC to be selected
  • the potential of the second word line WL2 is V.
  • the potential of the second outer word line WL2 is set to OV.
  • the potential of uel 26 is!, And the deviation is OV.
  • the potential of the source line SL is set to OV during read standby, and the potential of the first word line WL1 is always set to V during read standby.
  • the information written in the memory cell transistor MT can be read only by controlling the potential of the bit line BL and the potential of the second word line WL2.
  • the column decoder 12 that controls the potential of the bit line BL is configured by the low voltage circuit as described above, the bit line BL is controlled at high speed.
  • the second row decoder 16 that controls the potential of the second word line WL2 is constituted by the low voltage circuit as described above, the second word line WL2 is controlled at high speed. Therefore, according to the present embodiment, information written in the memory cell transistor MT can be read at high speed.
  • the information written in the memory cell transistor MT is erased, that is, When the memory cell information is “0”, no charge is accumulated in the floating gate 30a of the memory cell transistor MT. In this case, a current flows between the source diffusion layer 36a of the memory cell transistor MT and the drain diffusion layer 36c of the selection transistor ST, and a current flows through the selected one bit line BL. The current flowing through the selected bit line BL is detected by the sense amplifier 13. In this case, it is determined that the information of the memory cell transistor MT is “0”.
  • the potential of each part is set as follows. That is, the potential of the bit line BL connected to the memory cell MC to be selected is set to 0V. On the other hand, the potentials of the bit lines BL other than the selected bit line BL are made floating. Further, the potential of the source line SL connected to the memory cell MC to be selected is set to 5 V (second potential), for example. On the other hand, the potentials of the source lines SL other than the selected source line SL are set to 0V or floating. Further, the potential of the first word line WL1 connected to the memory cell MC to be selected is, for example, 9V (third potential).
  • the potentials of the first word lines W1 other than the selected first word line W L1 are set to 0V or floating.
  • the potential of the second word line WL2 connected to the memory cell MC to be selected is set to V (first potential).
  • the potential of the second word line WL2 other than the selected second word line WL2 is set as floating.
  • the potential of the well is 0V.
  • the potential of each part is set as follows. That is, the potentials of the bit lines BL are all floating.
  • the source line SL potential is all floating.
  • the potential of the first word line WL is 9V.
  • the potential of the second word line WL2 is all floating.
  • the potential of uel 26 is, for example, + 9V.
  • the column decoder 12 that controls the potential of the bit line BL that commonly connects the drain diffusion layers 36c of the selection transistors ST is configured by a low-voltage circuit capable of high-speed operation.
  • the second row decoder for controlling the potential of the second word line WL2, which commonly connects the select gates 30b of the select transistors ST, is composed of a low voltage circuit capable of high-speed operation. By controlling the potential of only the second word line WL2, the information written in the memory cell transistor MT can be read. Since the bit line BL and the second word line WL2 can be controlled at high speed, according to the present embodiment, it is possible to provide a nonvolatile semiconductor memory device that can read information written in the memory cell transistor MT at high speed. Can do.
  • the selection transistor ST is configured by an NMOS transistor, it is possible to contribute to a higher operation speed than in the case where the selection transistor is configured by a PMOS transistor. .
  • FIGS. 7 to 22 are process cross-sectional views illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the present embodiment.
  • Fig. 7 (a), Fig. 8 (a), Fig. 9 (a), Fig. 10 (a), Fig. 11 (a), Fig. 12 (a) ⁇ Fig. 13 (a) ⁇ Fig. 14 (a) ⁇ Fig. 15 FIG. 16A, FIG. 17, FIG. 19 and FIG. 21 show the memory cell array region (core region) 2.
  • FIG. 8 (b) ⁇ Fig. 9 (b) ⁇ Fig. 10 (b) ⁇ Fig. 11 (b) ⁇ Fig. 12 (b) ⁇ Fig. 13 (b) ⁇ Fig. 14 (b) ⁇ Fig. 15 (b), FIG. 16 (b), FIG. 18, FIG. 20 and FIG. 22 show the peripheral circuit region 4.
  • FIG. 22 on the left side of the drawing show a region 6 where a high voltage transistor is formed.
  • the left side of the area 6 where the high breakdown voltage transistor is formed shows the area 6N where the high breakdown voltage N channel transistor is formed, and the right side of the area 6 where the high breakdown voltage transistor is formed is the high breakdown voltage P.
  • the region 6P where the channel transistor is formed is shown.
  • the left side of the region 8 where the low voltage transistor is formed shows the region 8N where the low voltage N channel transistor is formed, and the right side of the region 8 where the low voltage transistor is formed is the low voltage P channel.
  • the region 8P where the transistor is formed is shown.
  • the semiconductor substrate 20 is prepared.
  • the powerful semiconductor substrate 20 for example, a P-type silicon substrate is prepared.
  • thermal oxide film 64 having a film thickness of 15 nm is formed on the entire surface by, eg, thermal oxidation.
  • a 150 nm-thickness silicon nitride film 66 is formed on the entire surface by, eg, CVD.
  • a photoresist film (not shown) is formed on the entire surface by, eg, spin coating.
  • an opening (not shown) is formed in the photoresist film using a photolithography technique. Such an opening is for patterning the silicon nitride film 66.
  • the silicon nitride film 66 is patterned using the photoresist film as a mask. As a result, a hard mask 66 made of a silicon nitride film is formed.
  • the semiconductor substrate 20 is etched by dry etching using the hard mask 66 as a mask. Ching. As a result, a groove 68 is formed in the semiconductor substrate 20 (see FIG. 7).
  • the depth of the groove 68 formed in the semiconductor substrate 20 is 400 nm, for example, from the surface of the semiconductor substrate 20.
  • the exposed portion of the semiconductor substrate 20 is oxidized by a thermal oxidation method. As a result, a silicon oxide film (not shown) is formed on the exposed portion of the semiconductor substrate 20.
  • a 700 nm-thickness silicon oxide film 22 is formed on the entire surface by high-density plasma CVD.
  • the silicon oxide film 22 is polished by CMP (Chemical Mechanical Polishing) until the surface of the silicon nitride film 66 is exposed.
  • an element isolation region 22 made of a silicon oxide film is formed.
  • the heat treatment conditions are, for example, 900 ° C for 30 minutes in a nitrogen atmosphere.
  • the silicon nitride film 66 is removed by wet etching.
  • a sacrificial oxide film 68 is grown on the surface of the semiconductor substrate 20 by thermal oxidation.
  • an N type buried diffusion layer 24 is formed by deeply implanting an N type dopant impurity into the memory cell array region 2.
  • the upper part of the buried diffusion layer 24 becomes a P-type well 26.
  • the N-type buried diffusion layer 24 is formed also by deeply implanting the N-type dopant impurity in the region 6N where the high breakdown voltage N-channel transistor is formed.
  • an N-type buried diffusion layer 70 is formed in a frame shape in the region 6N where the high breakdown voltage N-channel transistor is formed.
  • the frame-like buried diffusion layer 70 is formed so that the surface force of the semiconductor substrate 20 reaches the peripheral edge of the buried diffusion layer 24.
  • a region surrounded by the buried diffusion layer 24 and the buried diffusion layer 70 is a P-type well 72P.
  • an N-type dopant 72N is formed by introducing an N-type dopant impurity into the region 6P where the high voltage P-channel transistor is formed.
  • channel doping is performed on the region 6N where the high breakdown voltage N-channel transistor is formed and the region 6P where the high breakdown voltage P-channel transistor is formed (not shown).
  • the sacrificial oxide film 68 present on the surface of the semiconductor substrate 20 is removed by etching.
  • a tunnel insulating film 28 having a thickness of lOnm is formed on the entire surface by thermal oxidation.
  • a 90 nm-thickness polysilicon film 30 is formed on the entire surface by, eg, CVD.
  • the polysilicon film 30 existing in the peripheral circuit region 4 is removed by etching.
  • an insulating film (ONO film) 32 formed by sequentially laminating a silicon oxide film, a silicon nitride film, and a silicon oxide film is formed on the entire surface.
  • the strong insulating film 32 is for insulating the floating gate 30a and the control gate 34a.
  • a P-type dopant 74P is formed by introducing a P-type dopant impurity into a region 8N where a low-voltage N-channel transistor is to be formed.
  • an N-type dopant 74N is formed by introducing an N-type dopant impurity into the region 8P where the low-voltage P-channel transistor is to be formed.
  • channel doping is performed on the region 8N where the low-voltage N-channel transistor is formed and the region 8P where the low-voltage P-channel transistor is formed (not shown).
  • the insulating film (ONO film) 32 present in the peripheral circuit region 4 is removed by etching.
  • a gate insulating film 76 of, eg, a 15 nm-thickness is formed on the entire surface by thermal oxidation.
  • the gate insulating film 76 present in the region 8 where the low voltage transistor is formed is removed by wet etching.
  • a gate insulating film 78 of, eg, a 3 nm-thickness is formed on the entire surface by thermal oxidation.
  • a gate insulating film having a thickness of 3 nm, for example is formed in the region 8 where the low-voltage transistor is formed.
  • the thickness of the gate insulating film 76 is, for example, about 16 nm.
  • a polysilicon film 34 of, eg, a 180 nm-thickness is formed on the entire surface by, eg, CVD.
  • an antireflection film 80 is formed on the entire surface.
  • the antireflection film 80, the polysilicon film 34, the insulating film 32, and the polysilicon film 30 are dry-etched using a photolithography technique.
  • the floating gate 30a made of polysilicon and the control gate 34a made of polysilicon Is formed in the memory cell array region 2. Further, it is formed in a stacked physical memory cell array region 2 having a select gate 30b made of polysilicon and a polysilicon film 34b.
  • the polysilicon film 34b is removed by etching (not shown).
  • silicon oxide is formed on the sidewall portion of the floating gate 30a, the sidewall portion of the control gate 34a, the sidewall portion of the select gate 30b, and the sidewall portion of the polysilicon film 34b by thermal oxidation.
  • a film (not shown) is formed.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the memory cell array region 2 is formed in the photoresist film using a photolithography technique.
  • N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • impurity diffusion layers 36a to 36c are formed in the semiconductor substrate 20 on both sides of the floating gate 30a and in the semiconductor substrate 20 on both sides of the select gate 30b.
  • the photoresist film is peeled off.
  • the memory cell transistor MT having the floating gate 30a, the control gate 34a, and the source Z drain diffusion layers 36a and 36b is formed. Further, the selection transistor ST having the control gate 30b and the source Z drain diffusion layers 36b and 36c is formed.
  • a silicon oxide film 82 is formed on the sidewall portion of the floating gate 30a, the sidewall portion of the control gate 34b, the sidewall portion of the select gate 30b, and the sidewall portion of the polysilicon film 34b by thermal oxidation.
  • a 50 nm-thickness silicon nitride film 84 is formed by, eg, CVD.
  • the sidewall insulating film 84 made of the silicon nitride film is formed by anisotropically etching the silicon nitride film 84 by dry etching. At this time, the antireflection film 80 is removed by etching.
  • the polysilicon film 34 in the region 6 where the high voltage transistor is formed and the region 8 where the low voltage transistor is formed are patterned. This thus, the gate electrode 34c of the high breakdown voltage transistor made of the polysilicon film 34 is formed. Further, a gate electrode 34d of a low voltage transistor made of polysilicon 34 is formed.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 6N where the high voltage N-channel transistor is to be formed is formed in the photoresist film.
  • N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • an N-type low-concentration diffusion layer 86 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34c of the high-pressure N-channel transistor. Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 6P where the high voltage P-channel transistor is to be formed is formed in the photoresist film.
  • P-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • a P-type low-concentration diffusion layer 88 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34c of the high voltage P-channel transistor. Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 8N where the low-voltage N-channel transistor is to be formed is formed in the photoresist film.
  • N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • an N-type low-concentration diffusion layer 90 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34d of the low-voltage N-channel transistor. Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 8P where the low-voltage P-channel transistor is to be formed is formed in the photoresist film.
  • P-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • the semiconductor on both sides of the gate electrode 34d of the low-voltage P-channel transistor A P-type low-concentration diffusion layer 92 is formed in the body substrate 20. Thereafter, the photoresist film is peeled off.
  • a silicon oxide film 93 having a thickness of lOOnm is formed by, eg, CVD.
  • the silicon oxide film 93 is anisotropically etched by dry etching.
  • a sidewall insulating film 93 made of a silicon oxide film is formed on the side wall portion of the stacked body having the floating gate 30a and the control gate 34a (see FIG. 15).
  • a sidewall insulating film 93 made of a silicon oxide film is formed on the side wall portion of the stacked body having the select gate 30b and the polysilicon film 34b.
  • a sidewall insulating film 93 made of a silicon oxide film is formed on the side wall portion of the gate electrode 34c.
  • a sidewall insulating film 93 made of a silicon oxide film is formed on the side wall portion of the gate electrode 34d.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 6N where the high voltage N-channel transistor is to be formed is formed in the photoresist film.
  • an N-type dopant impurity is introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • an N-type high-concentration diffusion layer 94 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34c of the high-pressure N-channel transistor.
  • the N-type low-concentration diffusion layer 86 and the N-type high-concentration diffusion layer 94 form an N-type source Z drain diffusion layer 96 having an LDD structure.
  • a high voltage N channel transistor 110N having the gate electrode 34c and the source Z drain diffusion layer 96 is formed.
  • the high pressure N-channel transistor 110N is used in a high voltage circuit (high voltage circuit). Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) that exposes the region 6 ⁇ ⁇ ⁇ where the high breakdown voltage channel transistor is to be formed is formed in the photoresist film.
  • a bowl-shaped dopant impurity is introduced into the semiconductor substrate 20.
  • a P-type high-concentration diffusion layer 98 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34c of the high breakdown voltage high-channel transistor.
  • the P-type low-concentration diffusion layer 88 and the P-type high-concentration diffusion layer 98 form a P-type source Z drain diffusion layer 100 having an LDD structure.
  • the high breakdown voltage P having the gate electrode 34c and the source Z drain diffusion layer 100 is obtained.
  • a channel transistor 110P is formed.
  • the high voltage P-channel transistor 110P is used for a high voltage circuit (high voltage circuit). Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 8N where the low-voltage N-channel transistor is to be formed is formed in the photoresist film by using a photolithography technique.
  • N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film as a mask.
  • an N-type high-concentration diffusion layer 102 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34d of the low-voltage N-channel transistor.
  • the N-type low-concentration diffusion layer 90 and the N-type high-concentration diffusion layer 102 form an N-type source Z drain diffusion layer 104 having an LDD structure.
  • a low voltage N-channel transistor 112N having the gate electrode 34d and the source Z drain diffusion layer 104 is formed.
  • the low voltage N-channel transistor 112N is used in a low voltage circuit. Thereafter, the photoresist film is peeled off.
  • a photoresist film (not shown) is formed on the entire surface by spin coating.
  • an opening (not shown) exposing the region 8P where the low-voltage P-channel transistor is to be formed is formed in the photoresist film.
  • a P-type dopant impurity is introduced into the semiconductor substrate 20.
  • a P-type high-concentration diffusion layer 106 is formed in the semiconductor substrate 20 on both sides of the gate electrode 34d of the low-voltage P-channel transistor.
  • the P-type low concentration diffusion layer 92 and the P-type high concentration diffusion layer 106 form a P-type source Z drain diffusion layer 108 having an LDD structure.
  • the low voltage P-channel transistor 112P having the gate electrode 34d and the source Z drain diffusion layer 108 is formed.
  • the low voltage P-channel transistor 112P is used in a low voltage circuit. Thereafter, the photoresist film is peeled off.
  • a cobalt film having a thickness of 10 nm is formed on the entire surface by, eg, sputtering.
  • silicon atoms on the surface of the semiconductor substrate 20 react with cobalt atoms in the cobalt film.
  • the silicon atoms on the surface of the control gate 34c are reacted with the conolate atoms in the cobalt film.
  • the silicon atoms on the surface of the polysilicon film 34d are reacted with the cobalt atoms in the cobalt film.
  • the silicon atoms on the surfaces of the gate electrodes 34c and 34d are reacted with the coronate atoms in the cobalt film.
  • source Z Cobalt silicide films 38a and 38b are formed on the drain diffusion layers 36a and 36c (see FIG. 16).
  • a cobalt silicide film 38c is formed on the control gate 34a.
  • a cobalt silicide film 38d is formed on the polysilicon film 34b.
  • a cobalt silicide film 38e is formed on the source / drain diffusion layers 96, 100, 104, and 108.
  • a cobalt silicide film 38f is formed on the gate electrodes 34c and 34d.
  • the unreacted cobalt film is removed by etching.
  • the cobalt silicide film 38b formed on the drain diffusion layer 36c of the selection transistor ST functions as a drain electrode.
  • the cobalt silicide film 38e formed on the source Z drain diffusion layers 96, 100 of the high voltage transistors 110N, 110P functions as a source / drain electrode.
  • the silicide silicide film 38e formed on the source Z drain diffusion layers 104 and 108 of the low voltage transistors 112N and 112P functions as a source / drain electrode.
  • a silicon nitride film 114 having a thickness of lOOnm is formed on the entire surface by, eg, CVD.
  • the silicon nitride film 114 functions as an etching stopper.
  • a silicon oxide film 116 having a film thickness of 1.6 / zm is formed on the entire surface by CVD.
  • an interlayer insulating film 40 composed of the silicon nitride film 114 and the silicon oxide film 116 is formed.
  • the surface of the interlayer insulating film 40 is flattened by CMP.
  • contact holes 42 reaching the source Z drain electrodes 38a and 38b, contact holes 42 reaching the source Z drain diffusion layer 38e, and contact holes 42 reaching the cobalt silicide film 38f are formed. (See Figs. 19 and 20).
  • a noria layer (not shown) composed of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 44 is formed on the entire surface by, eg, CVD.
  • the tungsten film 44 and the noor film are polished by CMP until the surface of the interlayer insulating film 40 is exposed.
  • the conductor plug 44 made of, for example, tungsten is embedded in the contact hole 42.
  • a laminated film 46 formed by sequentially laminating a Ti film, a TiN film, an A1 film, a Ti film, and a TiN film is formed on the interlayer insulating film 40 in which the conductor plugs 44 are embedded, for example, by sputtering.
  • the laminated film 46 is patterned using a photolithography technique. As a result, a wiring (first metal wiring layer) 46 made of a multilayer film is formed.
  • the film thickness is increased by, for example, high density plasma CVD.
  • Onm silicon oxide film 118 is formed.
  • a silicon oxide film 120 is formed by TEOSCVD.
  • An interlayer insulating film 48 is formed by the silicon oxide film 118 and the silicon oxide film 120.
  • a contact hole 50 reaching the wiring 46 is formed in the interlayer insulating film 48 by using a photolithography technique.
  • a noria layer (not shown) composed of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 52 is formed on the entire surface by, eg, CVD.
  • the tungsten film 52 and the noor film are polished by CMP until the surface of the interlayer insulating film 48 is exposed.
  • the conductor plug 52 made of, for example, tungsten is buried in the contact hole 50.
  • a laminated film 54 is formed by sequentially laminating a Ti film, a TiN film, an A1 film, a Ti film, and a TiN film on the interlayer insulating film 48 in which the conductor plugs 52 are embedded, for example, by sputtering.
  • the laminated film 54 is patterned using a photolithography technique. As a result, a wiring (second metal wiring layer) 54 made of a multilayer film is formed.
  • the silicon oxide film 122 is formed by, for example, a high density plasma CVD method.
  • a silicon oxide film 124 is formed by TEOSCVD. With silicon oxide film 122 An interlayer insulating film 56 is formed by the silicon oxide film 124.
  • a contact hole 58 reaching the wiring 54 is formed in the interlayer insulating film 56 by using a photolithography technique.
  • a noria layer (not shown) composed of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 60 is formed on the entire surface by, eg, CVD.
  • the tungsten film 60 and the noor film are polished by CMP until the surface of the interlayer insulating film 56 is exposed.
  • a conductor plug 60 made of tungsten, for example, is buried in the contact hole 58.
  • the laminated film 62 is formed on the interlayer insulating film 56 in which the conductor plug 60 is embedded, for example, by sputtering.
  • the laminated film 62 is patterned using a photolithography technique. As a result, a wiring (third metal wiring layer) 62 made of a multilayer film is formed.
  • a silicon oxide film 126 is formed by, for example, a high density plasma CVD method.
  • a silicon oxide film 128 is formed by TEOSCVD.
  • An interlayer insulating film 130 is formed by the silicon oxide film 126 and the silicon oxide film 128.
  • a contact hole 132 reaching the wiring 62 is formed in the interlayer insulating film 130 using a photolithography technique.
  • a noria layer (not shown) composed of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 134 is formed on the entire surface by, eg, CVD.
  • the tungsten film 134 and the barrier film are polished by CMP until the surface of the interlayer insulating film 130 is exposed.
  • a conductor plug (not shown) 134 made of tungsten, for example, is buried in the contact hole 132.
  • a laminated film 136 is formed on the interlayer insulating film 130 in which the conductor plugs 134 are embedded, for example, by sputtering.
  • the laminated film 136 is patterned using a photolithography technique. As a result, a wiring (fourth metal wiring layer) 136 made of a multilayer film is formed.
  • a silicon oxide film 138 is formed by, for example, a high density plasma CVD method.
  • a silicon oxide film 140 is formed by TEOSCVD.
  • An interlayer insulating film 142 is formed by the silicon oxide film 138 and the silicon oxide film 140.
  • a contact hole 143 reaching the wiring 136 is formed in the interlayer insulating film 142 using photolithography technology.
  • a noria layer (not shown) made of a Ti film and a TiN film is formed on the entire surface by sputtering.
  • a 300 nm-thickness tungsten film 146 is formed on the entire surface by, eg, CVD.
  • the tungsten film 146 and the barrier film are polished by CMP until the surface of the interlayer insulating film 142 is exposed.
  • a conductor plug 144 made of, for example, tungsten is embedded in the contact hole 143.
  • a laminated film 145 is formed on the interlayer insulating film 144 in which the conductor plugs 144 are embedded, for example, by sputtering.
  • the laminated film 145 is patterned using a photolithography technique. As a result, a wiring (fifth metal wiring layer) 145 made of a multilayer film is formed.
  • a silicon oxide film 146 is formed by, for example, a high-density plasma CVD method.
  • a silicon nitride film 148 having a thickness of 1 ⁇ m is formed by plasma CVD.
  • the nonvolatile semiconductor memory device according to the present embodiment is manufactured.
  • FIG. 23 is a circuit diagram showing a part of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 24 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the parentheses indicate the potentials of the non-selected lines.
  • F indicates floating.
  • FIG. 25 is a table showing a write method of the nonvolatile semiconductor memory device according to the present embodiment. It is an im chart.
  • the same components as those of the nonvolatile semiconductor memory device or the like according to the first embodiment shown in FIGS. 1 to 22 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the configuration of the nonvolatile semiconductor memory device according to the present embodiment is the same as the configuration of the nonvolatile semiconductor memory device according to the first embodiment described above with reference to FIG.
  • the power supply voltage V (first voltage) is applied to the non-selected bit line, and the potential of the non-selected second word line is set to OV (ground )
  • the potential of the bit line BL in the selected column is set to OV.
  • the potential of the second word line WL2 in the unselected row is set to OV (ground).
  • the potential (third potential) of the selected first word line WL1 is selected as described later.
  • the potential is higher than the potential of the source line SL (second potential). While selected
  • the potential of the first word line WL1 is set to OV or floating.
  • the potential of the source line SL of the selected row is set to 5 V (second potential). Meanwhile, select
  • the source line SL of the selected row The potential of the source line SL in the other row adjacent to is 5V (second potential)
  • the reading method and the erasing method of the nonvolatile semiconductor memory device according to the present embodiment are the same as the reading method and the erasing method of the nonvolatile semiconductor memory device according to the first embodiment, and thus description thereof is omitted.
  • the potential of the non-selected bit line BL is set to V as follows.
  • the potential of the select gate 30b is equal to the potential of the drain diffusion layer 36c of the select transistor ST. Therefore, according to the present embodiment, the selection transistor ST can be reliably turned off. Therefore, according to the present embodiment, it is possible to prevent information from being erroneously written in a non-selected memory cell transistor MT existing in the same row as the selected row.
  • the potential of the non-selected second word line WL2 is set to OV (ground) for the following reason. That is, when the potential of the non-selected second word line WL2 is floated as in the first embodiment, the non-selected memory cell transistor MT existing in a row other than the selected row is erroneously set. Information may be written. For example, there is a possibility that information may be erroneously written in the memory cell transistors MT indicated by symbols A and C in FIG. In the present embodiment, the power of the non-selected second word line WL2 Since the potential is OV (ground), the potential of the select gate 30b of the select transistor ST becomes lower than the potential of the drain diffusion layer 36c of the select transistor ST.
  • the selection transistor ST can be reliably turned off. Therefore, according to the present embodiment, it is possible to prevent information from being erroneously written in a non-selected memory cell transistor MT that exists in a different row from the selected row.
  • the potential of each part is set in accordance with the time chart shown in FIG. 25 because the unselected memory is set before the voltage is applied to the first word line WL1 and the source line SL. This is to turn off the select transistor SL of the cell MC.
  • the power supply voltage V (first voltage) is applied to the unselected bit lines.
  • the potential of the non-selected second word line is set to OV (ground), it is possible to prevent information from being erroneously written into the non-selected memory cell MC.
  • FIG. 26 is a circuit diagram showing a part of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 27 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the parentheses indicate the potential of the non-selected lines.
  • F indicates floating.
  • FIG. 27 is a time chart showing the writing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the same components as those of the nonvolatile semiconductor memory device or the like according to the first or second embodiment shown in FIGS. 1 to 25 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the configuration of the nonvolatile semiconductor memory device according to the present embodiment is the same as that of the nonvolatile semiconductor memory device according to the first embodiment described above with reference to FIG.
  • the potential of the second word line WL2 connected to the memory cell MC to be selected is set to the non-selected bit line BL.
  • the potential of each part is set as shown in FIGS. 26 and 27 according to the time chart shown in FIG. First, the potential of the bit line BL connected to the memory cell MC to be selected is set to OV.
  • bit lines BL other than the selected bit line BL are set to V (fourth voltage).
  • source lines S other than the selected source line SL For example, 5V (second potential).
  • source lines S other than the selected source line SL For example, 5V (second potential).
  • L potential is 0V or floating.
  • the source line SL in the row adjacent to the selected row is at 5 V (second potential) because the source line SL is common to every two rows.
  • the (SELECT) position is 9V (third potential).
  • the potential of the selected first word line WL1 (SELECT) position is 9V (third potential).
  • the potential of 1 is 0V or floating.
  • the potential of the second word line WL2 connected to the memory cell MC to be selected is set to
  • the potential V (fourth potential) of the unselected bit line BL is equal to the selected second potential.
  • (SELECT) CC '(first potential) is, for example, about 0.2 to 0.5 V lower than the potential V (fourth potential) of the unselected bit line BL. While selected
  • the potential of the second word line WL2 other than the second word line WL2 is set to OV (ground).
  • the potential V ′ (first potential) of the second word line WL2 connected to the memory cell MC to be selected is set to the potential V (fourth potential) of the unselected bit line BL. )
  • the lower potential is set is as follows. That is, when the potential of the unselected bit line BL is floated as in the first embodiment, information is erroneously stored in the unselected memory cell transistor MT existing in the same row as the selected row. There is a risk of writing. For example, there is a possibility that information may be erroneously written into the memory cell transistor MT indicated by symbol B in FIG.
  • the selected second word line WL2 Potential V ′ (first potential) is the same as the potential V (fourth potential) of the unselected bit line BL.
  • the potential of the select gate 30b of the select transistor ST becomes lower than the potential of the drain diffusion layer 36c of the select transistor ST. Therefore, according to the present embodiment, the selection transistor ST can be turned off more reliably. Therefore, according to the present embodiment, it is possible to more reliably prevent information from being erroneously written in the non-selected memory cell transistor MT that exists in the same row as the selected row.
  • the potential of the second node line WL2 connected to the memory cell MC to be selected is set lower than V that is the potential of the unselected bit line BL.
  • FIG. 28 is a circuit diagram showing a part of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 29 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the parentheses indicate the potentials of the non-selected lines.
  • F indicates floating.
  • FIG. 30 is a graph showing the relationship between the difference between the control gate voltage and the threshold voltage and the voltage across the source Z drain of the memory cell transistor.
  • the same components as those of the nonvolatile semiconductor memory devices and the like according to the first to third embodiments shown in FIGS. 1 to 27 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the configuration of the nonvolatile semiconductor memory device according to the present embodiment is the same as the configuration of the nonvolatile semiconductor memory device according to the first embodiment described above with reference to FIG.
  • the nonvolatile semiconductor memory device write method gradually increases the potential of the first word line WL1 connected to the memory cell MC to be selected.
  • a voltage is applied in a pulsed manner to the source line connected to the memory cell MC to be selected.
  • the main feature is that information is written into the memory cell transistor MT of the selected memory cell MC.
  • the potential of the bit lines BL other than the selected bit line BL is set to V (first potential).
  • the power of the second word line WL2 connected to the memory cell MC to be selected.
  • the potential of word line WL2 of 2 is set to 0V (ground).
  • the first word line WL1 connected to the memory cell MC to be selected is connected to
  • the potential of the first word line WL1 other than the first word line WL1 is 0V or float.
  • the second voltage is 5V, for example.
  • a source other than the selected source line SL is 5V, for example.
  • the first voltage applied to the first word line WL1 in the selected row is the first voltage applied to the first word line WL1 in the selected row
  • the reason is as follows. That is, when a high voltage is applied to the control gate 34b of the memory cell transistor MT, the electrical resistance between the source Z drain of the memory cell transistor MT is reduced. As a result, the electric resistance between the source Z and the drain of the memory cell transistor M T becomes smaller than the electric resistance between the source Z and the drain of the selection transistor ST. As a result, a large lateral electric field is applied between the source Z and drain of the selection transistor, while a sufficient lateral electric field is not applied between the source Z and drain of the memory cell transistor MT. If a sufficient lateral electric field is not applied between the source Z drain of the memory cell transistor MT, electrons are not accelerated between the source Z drain of the memory cell transistor MT, and the writing speed is slowed down. In the present embodiment, in the initial stage of writing, the first word line WL1 of the selected row
  • the electric charge stored in the floating gate 30a gradually increases, the electric resistance between the source and the drain of the memory cell transistor MT does not become excessively large. For this reason, according to the present embodiment, it is possible to increase the writing speed when writing information to the memory cell transistor MT.
  • FIG. 30 is a graph showing the relationship between the difference between the control gate voltage and the threshold voltage and the source / drain voltage of the memory cell transistor. Note that FIG. 30 is obtained by simulation.
  • the simulation conditions were such that the voltage applied to the select gate 30b of the select transistor ST was 1.5V, and the voltage applied to the source line was 5V.
  • the difference between the voltage of the control gate 34a of the memory cell transistor MT and the threshold voltage of the memory cell transistor MT is 2.5 V or less, it is between the source / drain of the memory cell transistor MT.
  • the voltage will be 3.2V or higher.
  • the voltage of the control gate 34a of the memory cell transistor MT is set as high as possible with respect to the threshold voltage of the memory cell transistor MT. It is desirable.
  • the first voltage V applied to the control gate 34a of the memory cell transistor MT is set to 2.5V higher than the threshold voltage of the voltage cell transistor MT of the control gate 34a of the memory cell transistor MT. It is desirable to raise it gradually.
  • the memory cell transistor MT The first voltage V applied to the first word line WL1 of the selected row so that the voltage force of the control gate 34a is always 2.5V higher than the threshold voltage of the memory cell transistor MT.
  • the difference from the threshold voltage of the transistor MT is not limited to this. First voltage applied to the first word line WL1 of the selected row V Force threshold of the memory cell transistor MT
  • the first voltage V (SELECT) may be gradually increased.
  • FIG. 31 is a circuit diagram showing the nonvolatile semiconductor memory device according to the present embodiment.
  • the same components as those of the nonvolatile semiconductor memory devices and the like according to the first to fourth embodiments shown in FIGS. 1 to 30 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the bit line BL is connected to the column decoder 12 via the first protection transistor 150, and the second word line WL2 is the second protection transistor.
  • the column decoder 12 is electrically isolated from the bit line BL when erasing information written in the memory cell array 10, and is connected to the second row decoder 16 via the second row decoder 16.
  • the main feature is that 16 is electrically isolated from the second word line WL2.
  • each bit line BL is connected to the row decoder 12 via the first protection transistor 150.
  • the source / drain of the first protection transistor 150 One of the transistors is connected to the bit line BL and the other of the source / drain of the first protection transistor 150 is connected to the column decoder 12.
  • each first protection transistor 150 is connected to the control circuit 154 via the first control line CL1. Each first protection transistor 150 is controlled by a control circuit 154.
  • the thickness of the gate insulating film (not shown) of the first protection transistor 150 is set equal to the thickness of the gate insulating film 28b of the selection transistor SL.
  • the first protection transistor 150 has a sufficient withstand voltage because the thickness of the gate insulation film of the first protection transistor 150 is set to be relatively thick like the thickness of the gate insulation film 28b of the selection transistor SL. This is to secure it.
  • the thickness of the gate insulating film (not shown) of the first protection transistor 150 is set equal to the thickness of the gate insulating film 28b of the selection transistor SL has been described as an example.
  • the film thickness of the gate insulating film of the first protection transistor 150 may be set equal to the film thickness of the gate insulating film of the high voltage transistor.
  • the thickness of the gate insulating film of the first protection transistor 150 can be set as appropriate depending on the operating voltage.
  • Each second word line WL2 is connected to the second row decoder 16 via the second protection transistor 152.
  • one of the source Z drain of the second protection transistor 152 is connected to the second word line WL2, and the other source Z drain of the second protection transistor 152 is connected to the second row decoder 16. Has been.
  • each second protection transistor 152 is connected to the control circuit 154 via the second control line CL2. Each second protection transistor 152 is controlled by a control circuit 154.
  • the thickness of the gate insulating film (not shown) of the second protection transistor 152 is set to be equal to the thickness of the gate insulating film 28b of the selection transistor SL.
  • the thickness of the gate insulating film of the second protection transistor 152 is set to be relatively thick like the thickness of the gate insulating film 28b of the selection transistor SL. This is to secure it.
  • the thickness of the gate insulating film (not shown) of the second protection transistor 152 is selected.
  • the film thickness of the gate insulating film of the second protection transistor 152 is equal to the film thickness of the gate insulating film of the high voltage transistor. It may be set.
  • the thickness of the gate insulating film of the second protection transistor 152 can be set as appropriate depending on the operating voltage.
  • the nonvolatile semiconductor memory device is configured.
  • FIG. 32 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the parentheses indicate the potential of the non-selected lines.
  • F indicates floating.
  • the potential of the first control line CL1 is set to 5V
  • the potential of the second control line CL2 is set to 5V. That is, in this embodiment, when reading information written in the memory cell transistor MT, the first protection transistor 150 and the second protection transistor 152 are turned on.
  • the potential of the bit line BL, the potential of the source line SL, the potential of the first word line WL1, the potential of the second node line WL2, and the potential of the well 26 are the non-volatile semiconductor according to the first embodiment. The same as the potential of each part in the reading method of the storage device.
  • the bit line BL is electrically connected to the column decoder 12 as in the nonvolatile semiconductor memory device according to the first embodiment.
  • the second word line WL2 is electrically connected to the second row decoder 16 in the same manner as the nonvolatile semiconductor memory device according to the first embodiment. Therefore, the nonvolatile semiconductor memory device according to the present embodiment can read the information written in the memory cell transistor MT in the same manner as the reading method of the nonvolatile semiconductor memory device according to the first embodiment.
  • the potential of the first control line CL1 is set to 5V
  • the potential of the second control line CL2 is set to 5V. That is, in the present embodiment, when information is written to the memory cell transistor MT, the first protection transistor 150 and the second protection transistor 152 are turned on.
  • the potential of the bit line BL, the potential of the source line SL, the potential of the first word line WL1, the potential of the second word line WL2, and the potential of the well 26 are the non-volatile semiconductor according to the second embodiment. The same as the potential of each part in the writing method of the storage device.
  • the bit line BL is electrically connected to the column decoder 12 as in the nonvolatile semiconductor memory device according to the second embodiment.
  • the second word line WL2 is electrically connected to the second row decoder 16 as in the nonvolatile semiconductor memory device according to the second embodiment. Therefore, the nonvolatile semiconductor memory device according to the present embodiment can write information into the memory cell transistor MT in the same manner as the writing method of the nonvolatile semiconductor memory device according to the second embodiment.
  • the potential of the first control line CL1 is set to OV
  • the potential of the second control line CL2 is set to OV. That is, in this embodiment, when erasing information written in the memory cell transistor MT, the first protection transistor 150 and the second protection transistor 152 are turned off.
  • the potential of the bit line BL, the potential of the source line SL, the potential of the first word line WL1, the potential of the second word line WL2, and the potential of the well 26 are the non-volatile semiconductor according to the first embodiment. The same as the potential of each part in the erasing method of the memory device.
  • the column decoder 12 and the second row decoder 16 made of a low voltage circuit are also electrically separated from the memory cell array 10 force. Therefore, according to the present embodiment, it is possible to prevent the column decoder 12 and the second row decoder 16 having a low breakdown voltage from being destroyed when erasing information written in the memory cell array 10.
  • the bit line BL is connected to the column decoder 12 via the first protection transistor 150, and the second word line WL2 is connected via the second protection transistor 152.
  • the column decoder 12 is electrically isolated from the bit line BL, and the second row decoder 16 is connected to the second row decoder 16. Electrically isolated from the word line WL2. Therefore, according to the present embodiment, when erasing information written in the memory cell array 10, it is possible to prevent the column decoder 12 and the second row decoder 16 having a low breakdown voltage from being destroyed. it can
  • FIG. 33 is a circuit diagram showing the nonvolatile semiconductor memory device according to the present embodiment.
  • the same components as those of the nonvolatile semiconductor memory devices and the like according to the first to fifth embodiments shown in FIGS. 1 to 32 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the nonvolatile semiconductor memory device will be explained with reference to FIG.
  • the second word line WL2 is connected not only to the second row decoder 16 but also to the fourth row decoder including a high voltage circuit.
  • the second row decoder 16 is electrically isolated from the second word line WL2, and a voltage is applied to the second word line WL2 by the fourth row decoder 156.
  • each bit line BL is connected to the row decoder 12 via the first protection transistor 150.
  • one of the source / drain of the first protection transistor 150 is connected to the bit line BL, and the other of the source / drain of the first protection transistor 150 is connected to the column decoder 12 !,
  • each first protection transistor 150 is connected to the control circuit 154 via the first control line CL1. Each first protection transistor 150 is controlled by a control circuit 154.
  • the film thickness of the gate insulating film (not shown) of the first protection transistor 150 is set equal to the film thickness of the gate insulating film 28b of the selection transistor SL.
  • the first protection transistor 150 has a sufficient withstand voltage because the thickness of the gate insulation film of the first protection transistor 150 is set to be relatively thick like the thickness of the gate insulation film 28b of the selection transistor SL. This is to secure it.
  • the film thickness of the gate insulating film (not shown) of the first protection transistor 150 is set equal to the film thickness of the gate insulating film 28b of the selection transistor SL has been described as an example.
  • the film thickness of the gate insulating film of the first protection transistor 150 may be set equal to the film thickness of the gate insulating film of the high voltage transistor.
  • the thickness of the gate insulating film of the first protection transistor 150 can be set as appropriate depending on the operating voltage.
  • each second word line WL2 is connected to the second row decoder 16 via the second protection transistor 152.
  • one of the source Z drain of the second protection transistor 152 is connected to the second word line WL2, and the other source Z drain of the second protection transistor 152 is connected to the second row decoder 16. Has been.
  • each second protection transistor 152 is connected to the control circuit 154 via the second control line CL2.
  • Each second protection transistor 152 is controlled by a control circuit 154. Be controlled.
  • the film thickness of the gate insulating film (not shown) of the second protection transistor 152 is set equal to the film thickness of the gate insulating film 28b of the selection transistor SL.
  • the thickness of the gate insulating film of the first protection transistor 152 is set to be relatively thick like the film thickness of the gate insulating film 28b of the selection transistor SL. This is to secure it.
  • the thickness of the gate insulating film (not shown) of the second protection transistor 152 is set equal to the thickness of the gate insulating film 28b of the selection transistor SL has been described as an example.
  • the thickness of the gate insulating film of the second protection transistor 152 may be set equal to the thickness of the gate insulating film of the high voltage transistor.
  • the thickness of the gate insulating film of the second protection transistor 152 can be set as appropriate depending on the operating voltage.
  • Each second word line WL2 is further connected to a fourth row decoder 156.
  • the fourth row decoder 156 controls the potentials of the plurality of second word lines WL2. Is.
  • the fourth row decoder 156 is composed of a high voltage circuit (high voltage circuit). The reason why the high voltage circuit is used for the fourth row decoder 156 in the present embodiment is to apply a high voltage to the second word line WL2 when information is written to the memory cell transistor MT.
  • the nonvolatile semiconductor memory device is configured.
  • FIG. 34 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the parentheses indicate the potential of the non-selected lines.
  • F indicates floating.
  • the potential of the first control line CL1 is set to 5V
  • the potential of the second control line CL2 is set to 5V. That is, in this embodiment, when reading information written in the memory cell transistor MT, the first protection transistor 150 and the second protection transistor 152 are turned on.
  • the potential of the bit line BL, the potential of the source line SL, the potential of the first word line WL1, the potential of the second node line WL2, and the potential of the well 26 are the non-volatile semiconductor according to the first embodiment. The same as the potential of each part in the reading method of the storage device.
  • the bit line BL is electrically connected to the column decoder 12 as in the nonvolatile semiconductor memory device according to the first embodiment.
  • the second word line WL2 is electrically connected to the second row decoder 16 in the same manner as the nonvolatile semiconductor memory device according to the first embodiment. Therefore, the nonvolatile semiconductor memory device according to the present embodiment can read the information written in the memory cell transistor MT in the same manner as the reading method of the nonvolatile semiconductor memory device according to the first embodiment.
  • the potential of each part is set as follows. That is, the potential of the bit line BL connected to the memory cell MC to be selected is set to OV. On the other hand, the potentials of the bit lines BL other than the selected bit line BL are made floating. Further, the potential of the source line SL connected to the memory cell MC to be selected is set to 5 V (second potential), for example. On the other hand, the potentials of the source lines SL other than the selected source line SL are set to OV or floating. Further, the potential of the first word line WL1 connected to the memory cell MC to be selected is, for example, 9V (third potential).
  • the potential (third potential) of the selected first word line WL1 is set higher than the potential (second potential) of the selected source line SL.
  • the potential of the first word line W1 other than the selected first word line WL1 is set to OV or floating.
  • the potential of the second word line WL2 connected to the memory cell MC to be selected is set to 4 V (first potential), for example.
  • the potential of the second word line WL2 other than the selected second word line WL2 is set to OV (ground).
  • Example of the potential of the first control line CL1 For example, 5V.
  • the potential of the second control line CL2 is set to 5V. That is, in the present embodiment, when writing information to the memory cell transistor MT, the first protection transistor 150 is turned on and the second protection transistor 152 is turned off.
  • the potential of uel 26 is either OV.
  • a voltage is applied to the second word line WL2 using the fourth row decoder 156 composed of a high voltage circuit, and therefore a relatively high voltage is applied to the select gate 30b of the select transistor ST. can do. Therefore, according to the present embodiment, the current flowing through the channel of the selection transistor ST can be increased, and the writing speed can be increased.
  • the second protection transistor 152 is turned off, so that the second row decoder 16 composed of a low voltage circuit is electrically connected from the second node line WL2. Separated. Therefore, according to the present embodiment, it is possible to prevent the second row decoder 16 composed of the low voltage circuit from being destroyed when information is written to the memory cell transistor MT.
  • the potential of each part is set to be the same as the potential of each part in the erasing method of the nonvolatile semiconductor memory device according to the fifth embodiment.
  • the nonvolatile semiconductor memory device erases information written in the memory cell transistor MT in the same manner as the erasure method of the nonvolatile semiconductor memory device according to the fifth embodiment. Can do.
  • the second word line WL2 is connected not only to the second row decoder 16, but also to the fourth row decoder including a high voltage circuit, and the memory cell
  • the second row decoder 16 is electrically separated from the second word line WL2, and a voltage is applied to the second word line WL2 by the fourth row decoder. Therefore, according to the present embodiment, when writing information to the memory cell transistor MT, a high voltage can be applied to the channel of the selection transistor ST, and the selection transistor ST Current can be increased, and the writing speed can be increased. Further, since the second row decoder 16 is electrically isolated from the second word line WL2 when information is written to the memory cell transistor MT, the second row decoder 16 composed of a low voltage circuit is destroyed. Can be prevented.
  • FIG. 35 is a circuit diagram showing the nonvolatile semiconductor memory device according to the present embodiment.
  • the same components as those of the nonvolatile semiconductor memory devices and the like according to the first to sixth embodiments shown in FIGS. 1 to 34 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the bypass transistor 158 is provided between the second word line WL2 and the source line SL, and when writing information to the memory cell transistor MT,
  • the second row decoder 16 is electrically isolated from the second word line WL2, and the source line SL and the second word line WL2 are electrically connected by the binos transistor 158, so that the third row decoder 18
  • the main feature is that a voltage is applied to the second word line WL2.
  • each bit line BL is connected to the row decoder 12 via the first protection transistor 150.
  • one of the source / drain of the first protection transistor 150 is connected to the bit line BL, and the other of the source / drain of the first protection transistor 150 is connected to the column decoder 12 !,
  • each first protection transistor 150 is connected to the first control circuit 154 via the first control line CL1. Each first protection transistor 150 is controlled by a first control circuit 154.
  • the thickness of the gate insulating film (not shown) of the first protection transistor 150 is set equal to the thickness of the gate insulating film 28b of the selection transistor SL.
  • First protection transistor 150 The reason why the thickness of the gate insulating film is set to be relatively thick like the thickness of the gate insulating film 28b of the selection transistor SL is to ensure a sufficient breakdown voltage of the first protection transistor 150.
  • the film thickness of the gate insulating film (not shown) of the first protection transistor 150 is set equal to the film thickness of the gate insulating film 28b of the selection transistor SL has been described as an example.
  • the film thickness of the gate insulating film of the first protection transistor 150 may be set equal to the film thickness of the gate insulating film of the high voltage transistor.
  • the thickness of the gate insulating film of the first protection transistor 150 can be set as appropriate depending on the operating voltage.
  • each second word line WL2 is connected to the second row decoder 16 via the second protection transistor 152.
  • one of the source Z drain of the second protection transistor 152 is connected to the second word line WL2, and the other source Z drain of the second protection transistor 152 is connected to the second row decoder 16. Has been.
  • each second protection transistor 152 is connected to the second control circuit 154 via the second control line CL2. Each second protection transistor 152 is controlled by a second control circuit 154.
  • the thickness of the gate insulating film (not shown) of the second protection transistor 152 is set equal to the thickness of the gate insulating film 28b of the selection transistor SL.
  • the thickness of the gate insulating film of the first protection transistor 152 is set to be relatively thick like the film thickness of the gate insulating film 28b of the selection transistor SL. This is to secure it.
  • the thickness of the gate insulating film (not shown) of the second protection transistor 152 is set equal to the thickness of the gate insulating film 28b of the selection transistor SL has been described as an example.
  • the thickness of the gate insulating film of the second protection transistor 152 may be set equal to the thickness of the gate insulating film of the high voltage transistor.
  • the thickness of the gate insulating film of the second protection transistor 152 can be set as appropriate depending on the operating voltage.
  • Bypass transistors 158 are provided between the second word line WL2 and the source line SL, respectively. In other words, one of the source Z drain of the bypass transistor 158 is connected to the second word line WL2, and the source / drain of the bypass transistor 158 Is connected to the source line SL.
  • each bypass transistor 158 is connected to the second control circuit 160 via the third control line CL3. Each bypass transistor 158 is controlled by the third control circuit 160.
  • the film thickness of the gate insulating film (not shown) of the non-pass transistor 158 is set equal to the film thickness of the gate insulating film 28b of the selection transistor SL.
  • the thickness of the gate insulating film of the non-pass transistor 158 is set to be relatively thick like the thickness of the gate insulating film 28b of the selection transistor SL in order to ensure sufficient withstand voltage of the bypass transistor 158. Is
  • the film thickness of the gate insulating film (not shown) of the bypass transistor 158 is set equal to the film thickness of the gate insulating film 28b of the selection transistor SL has been described as an example.
  • the thickness of the gate insulating film of the transistor 158 may be set equal to the thickness of the gate insulating film of the high voltage transistor.
  • the thickness of the gate insulating film of the no-pass transistor 158 can be appropriately set according to the operating voltage.
  • the second word line WL2 is connected to the third row decoder 18 via the bypass transistor 158 because the second word line WL2 is connected to the second word line WL2 when writing information to the memory cell transistor MT. This is because a high voltage is applied to the line WL2.
  • the nonvolatile semiconductor memory device is configured.
  • FIG. 36 is a diagram showing a reading method, a writing method, and an erasing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the parentheses indicate the potential of the non-selected lines.
  • F indicates rotating.
  • the potential of the first control line CL1 is set to 5V
  • the potential of the second control line CL2 is set to 5V. That is In the present embodiment, when reading information written in the memory cell transistor MT, the first protection transistor 150 and the second protection transistor 152 are turned on.
  • the potential of the third control line CL3 is set to OV. That is, in the present embodiment, when reading the information written in the memory cell transistor MT, the bypass transistor 158 is turned off.
  • the potential of the bit line BL, the potential of the source line SL, the potential of the first word line WL1, the potential of the second word line WL2, and the potential of the well 26 are non-volatile according to the first embodiment. The same as the potential of each part in the reading method of the semiconductor memory device.
  • the bit line BL is electrically connected to the column decoder 12 as in the nonvolatile semiconductor memory device according to the first embodiment.
  • the second word line WL2 is electrically connected to the second row decoder 16 similarly to the nonvolatile semiconductor memory device according to the first embodiment.
  • the bypass transistor 158 is in the off state, the second word line WL2 is electrically isolated from the source line SL in the same manner as the nonvolatile semiconductor memory device according to the first embodiment. Therefore, the nonvolatile semiconductor memory device according to the present embodiment can read the information written in the memory cell transistor MT in the same manner as the reading method of the nonvolatile semiconductor memory device according to the first embodiment.
  • the potential of the bit line BL connected to the memory cell MC to be selected is set to OV.
  • bit lines BL other than the selected bit line BL are made floating.
  • the potential of the source line SL connected to the memory cell MC to be selected is set to, for example, 5 V (first potential).
  • the potentials of the source lines SL other than the selected source line SL are set to OV or floating.
  • the potential of the first word line WL1 connected to the memory cell MC to be selected is shown as an example For example, 9V (second potential).
  • the potential of the first word line W1 other than the selected first word line WL1 is set to 0V or floating.
  • the source line SL and the second node line WL2 are electrically connected.
  • the potential of the second word line WL2 connected to the memory cell MC to be selected becomes equal to the potential of the source line SL.
  • the potential of the selected source line SL is set to, for example, 5V (first potential)
  • the potential of the selected second node line WL2 is also set to, for example, 5V (first potential).
  • the potentials of the second word lines WL2 other than the selected second word line WL2 are 0V (ground) or floating.
  • the potential of the first control line CL1 is set to 5 V, for example.
  • the potential of the second control line CL2 is set to OV, for example. That is, in the present embodiment, when information is written into the memory cell transistor MT, the first protection transistor 150 is turned on and the second protection transistor 152 is turned off.
  • the potential of the third control line CL3 is set to, for example, 6V (third potential).
  • the potential of the third control line CL 3 (third potential) is higher than the first potential that is the potential of the selected source line SL.
  • the potential of the third control line CL3 (third potential) is set higher than the potential of the selected source line SL (first potential) because the potential of the second word line WL2 and the potential of the source line SL This is to ensure that they are equal.
  • the potential of the first control line CL1 is set to OV
  • the potential of the second control line CL2 is set to OV. That is, in this embodiment, when erasing information written in the memory cell array 10, the first protection transistor 150 and the second protection transistor 152 are turned off.
  • the potential of the third control line CL3 is set to OV. That is, in the present embodiment, when erasing information written in the memory cell array 10, the no-pass transistor 158 is turned off.
  • the potential of the bit line BL, the potential of the source line SL, the potential of the first word line WL1, the potential of the second word line WL2, and the potential of the well 26 are the nonvolatile semiconductor memory device according to the first embodiment. This is the same as the potential of each part in the erasing method.
  • the bit line BL is electrically isolated from the column decoder 12 as in the fifth embodiment.
  • the second word line WL2 is electrically isolated from the second row decoder 16 in the same manner as the nonvolatile semiconductor memory device according to the fifth embodiment. Therefore, the nonvolatile semiconductor memory device according to the present embodiment can erase the information written in the memory cell array 10 in the same manner as the erasing method of the nonvolatile semiconductor memory device according to the fifth embodiment.
  • FIG. 37 is a circuit diagram showing the nonvolatile semiconductor memory device according to the present embodiment.
  • the same components as those of the nonvolatile semiconductor memory devices and the like according to the first to seventh embodiments shown in FIGS. 1 to 36 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the bypass transistor 158 is provided between the first word line WL1 and the second word line WL2, and information is written to the memory cell transistor MT.
  • the second row decoder 16 is electrically isolated from the second word line WL2, and the first word line WL1 and the second word line WL2 are electrically connected to each other by the nopass transistor 158.
  • the main feature is that a voltage is applied to the first word line WL1 and the second word line WL2 by the row decoder 14.
  • each bit line BL is connected to the row decoder 12 via the first protection transistor 150.
  • one of the source / drain of the first protection transistor 150 is connected to the bit line BL, and the other of the source / drain of the first protection transistor 150 is connected to the column decoder 12 !,
  • each first protection transistor 150 is connected to the first control circuit 154 via the first control line CL1. Each first protection transistor 150 is controlled by a first control circuit 154.
  • the film thickness of the gate insulating film (not shown) of the first protection transistor 150 is set equal to the film thickness of the gate insulating film 28b of the selection transistor SL.
  • the first protection transistor 150 has a sufficient withstand voltage because the thickness of the gate insulation film of the first protection transistor 150 is set to be relatively thick like the thickness of the gate insulation film 28b of the selection transistor SL. This is to secure it.
  • the thickness of the gate insulating film (not shown) of the first protection transistor 150 is set equal to the thickness of the gate insulating film 28b of the selection transistor SL has been described as an example.
  • the film thickness of the gate insulating film of the first protection transistor 150 may be set equal to the film thickness of the gate insulating film of the high voltage transistor.
  • the thickness of the gate insulating film of the first protection transistor 150 can be set as appropriate depending on the operating voltage.
  • Each second word line WL2 is connected to the second row decoder 16 via a second protection transistor 152.
  • one of the source Z drain of the second protection transistor 152 is connected to the second word line WL2, and the other source Z drain of the second protection transistor 152 is connected to the second row decoder 16. Has been.
  • each second protection transistor 152 is connected to the second control transistor CL2 via the second control line CL2. Connected to control circuit 154. Each second protection transistor 152 is controlled by a second control circuit 154.
  • the thickness of the gate insulating film (not shown) of the second protection transistor 152 is set equal to the thickness of the gate insulating film 28b of the selection transistor SL.
  • the thickness of the gate insulating film of the first protection transistor 152 is set to be relatively thick like the film thickness of the gate insulating film 28b of the selection transistor SL. This is to secure it.
  • the film thickness of the gate insulating film (not shown) of the second protection transistor 152 is set equal to the film thickness of the gate insulating film 28b of the selection transistor SL has been described as an example.
  • the thickness of the gate insulating film of the second protection transistor 152 may be set equal to the thickness of the gate insulating film of the high voltage transistor.
  • the thickness of the gate insulating film of the second protection transistor 152 can be set as appropriate depending on the operating voltage.
  • a bypass transistor 158 is provided between the first word line WL1 and the second word line WL2. In other words, one of the source / drain of the bypass transistor 158 is connected to the first word line WL1, and the other source / drain of the bypass transistor 158 is connected to the second word line WL2.
  • each bypass transistor 158 is connected to the second control circuit 160 via the third control line CL3. Each bypass transistor 158 is controlled by the second control circuit 160.
  • the thickness of the gate insulating film (not shown) of the non-pass transistor 158 is set equal to the thickness of the gate insulating film 28b of the selection transistor SL.
  • the thickness of the gate insulating film of the non-pass transistor 158 is set to be relatively thick like the thickness of the gate insulating film 28b of the selection transistor SL in order to ensure sufficient withstand voltage of the bypass transistor 158. Is
  • the film thickness of the gate insulating film (not shown) of the bypass transistor 158 is set equal to the film thickness of the gate insulating film 28b of the selection transistor SL has been described as an example.
  • the thickness of the gate insulating film of the transistor 158 may be set equal to the thickness of the gate insulating film of the high voltage transistor.
  • the film thickness of the gate insulating film of the no-pass transistor 158 is It can be set as appropriate according to the operating voltage.
  • the first word line WL1 is connected to the second word line WL2 via the bypass transistor 158 because the second word line WL2 is written when information is written to the memory cell transistor MT. This is because a high voltage is applied to the line WL2.
  • the nonvolatile semiconductor memory device is configured.
  • FIG. 38 is a view showing the read method, write method and erase method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the parentheses indicate the potentials of the non-selected lines.
  • F indicates rotating.
  • the potential of the first control line CL1 is set to 5V
  • the potential of the second control line CL2 is set to 5V. That is, in this embodiment, when reading information written in the memory cell transistor MT, the first protection transistor 150 and the second protection transistor 152 are turned on.
  • the potential of the third control line CL3 is set to OV. That is, in the present embodiment, when reading the information written in the memory cell transistor MT, the bypass transistor 158 is turned off.
  • the potential of the bit line BL, the potential of the source line SL, the potential of the first word line WL1, the potential of the second word line WL2, and the potential of the well 26 are non-volatile according to the first embodiment. This is the same as the potential of each part in the reading method of the semiconductor memory device.
  • the bit line BL is electrically connected to the column decoder 12 as in the nonvolatile semiconductor memory device according to the first embodiment.
  • the second word line WL2 is electrically connected to the second row decoder 16 similarly to the nonvolatile semiconductor memory device according to the first embodiment.
  • the bypass transistor 158 is in the OFF state, the second word line WL2 is Similarly to the nonvolatile semiconductor memory device according to the embodiment, it is electrically isolated from the source line SL. Therefore, the nonvolatile semiconductor memory device according to the present embodiment can read the information written in the memory cell transistor MT in the same manner as the reading method of the nonvolatile semiconductor memory device according to the first embodiment.
  • the potential of the bit line BL connected to the memory cell MC to be selected is set to OV.
  • bit lines BL other than the selected bit line BL are made floating.
  • the potential of the source line SL connected to the memory cell MC to be selected is set to 5 V (first potential), for example.
  • the potentials of the source lines SL other than the selected source line SL are set to OV or floating.
  • the potential of the first word line WL1 connected to the memory cell MC to be selected is, for example, 9V (second potential).
  • the potential of the first word line WL1 other than the selected first word line WL1 is set to OV or floating.
  • the bypass transistor 158 by turning on the bypass transistor 158, the first word line WL1 and the second word line WL2 are electrically connected. As a result, the potential of the second word line WL2 connected to the memory cell MC to be selected becomes equal to the potential of the first word line WL1.
  • the potential of the selected word line WL1 is set to 9V (second potential), for example, the potential of the selected second word line WL2 is also set to 9V (second potential), for example.
  • the potentials of the second word lines WL2 other than the selected second word line WL2 are OV (ground) or floating.
  • the potential of the first control line CL1 is set to 5 V, for example.
  • the potential of the second control line CL2 is set to OV, for example. That is, in the present embodiment, when information is written into the memory cell transistor MT, the first protection transistor 150 is turned on and the second protection transistor 152 is turned off.
  • the potential of the third control line CL3 is, for example, 10 V (third potential).
  • the potential of the third control line CL3 (third potential) is higher than the second potential that is the potential of the selected first word line WL1 and second word line WL2.
  • the potential of the third control line CL3 (third potential) is set higher than the potential of the selected first word line WL1 and second word line WL2 (second potential). This is to turn 158 on.
  • the first word line WL1 and the second word line WL2 are used using the first row decoder 14 composed of a high voltage circuit. Since a voltage is applied, a relatively high voltage can be applied to the select gate 30b of the select transistor ST. For this reason, according to the present embodiment, the current flowing through the channel of the selection transistor ST can be increased, and the writing speed can be increased. Also, when writing information to the memory cell transistor MT, the second protection transistor 152 is turned off, so that the second row decoder 16 composed of a low voltage circuit is electrically separated from the second word line WL2. Is done. Therefore, according to the present embodiment, it is possible to prevent the second row decoder 16 including the low voltage circuit from being destroyed when information is written to the memory cell transistor MT.
  • the potential of the first control line CL1 is set to OV
  • the potential of the second control line CL2 is set to OV. That is, in this embodiment, when erasing information written in the memory cell array 10, the first protection transistor 150 and the second protection transistor 152 are turned off.
  • the potential of the third control line CL3 is set to OV. That is, in this embodiment, when erasing information written in the memory cell array 10, the nopass transistor 158 is turned off.
  • the potential of the bit line BL, the potential of the source line SL, the potential of the first word line WL1, the potential of the second word line WL2, and the potential of the well 26 are the nonvolatile semiconductor memory device according to the first embodiment. Parts in the erasing method It is the same as the potential of.
  • the bit line BL is electrically isolated from the column decoder 12 as in the fifth embodiment.
  • the second word line WL2 is electrically isolated from the second row decoder 16 in the same manner as the nonvolatile semiconductor memory device according to the fifth embodiment. Therefore, the nonvolatile semiconductor memory device according to the present embodiment can erase the information written in the memory cell array 10 in the same manner as the erasing method of the nonvolatile semiconductor memory device according to the fifth embodiment.
  • FIG. 39 is a cross-sectional view showing the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 40 is a view showing the read method, write method, and erase method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the parentheses indicate the potential of the non-selected line.
  • F indicates floating.
  • the same components as those of the nonvolatile semiconductor memory devices according to the first to eighth embodiments shown in FIGS. 1 to 38 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the P-type dopant impurity is introduced into the region where the N-type source diffusion layer 36a is formed, thereby forming the P-type impurity diffusion layer 35.
  • a P-type dopant impurity is introduced into a region including the region where the N-type source diffusion layer 36a is formed.
  • the P-type impurity diffusion layer 35 is formed in the region including the region where the N-type source diffusion layer 36a is formed.
  • the P-type impurity diffusion layer 35 is formed in the region including the region where the N-type source diffusion layer 36a is formed for the following reason.
  • the P-type impurity diffusion layer 35 is formed in a region including the region where the N-type source diffusion layer 36a is formed, the spread of the depletion layer from the N-type source diffusion layer 36a is suppressed.
  • N If depletion layer expansion from the source diffusion layer 36a of the type is suppressed, the electric field strength increases in the vicinity of the N type source diffusion layer 36a, and the carrier is rapidly increased in the vicinity of the N type source diffusion layer 36a. It becomes possible to accelerate. In the present embodiment, since the carrier can be accelerated rapidly, the information writing speed to the memory cell transistor MT can be improved.
  • the selection transistor ST Since the P-type dopant impurity is not introduced into the region where the source Z drain diffusion layers 36b and 36c of the selection transistor ST are formed, the selection transistor ST is affected by the P-type dopant impurity. I will not receive it. Therefore, the selection transistor ST can operate at high speed without increasing the threshold voltage of the selection transistor ST.
  • the read method of the nonvolatile semiconductor memory device is mainly characterized in that a voltage Vr higher than the power supply voltage V of the logic circuit is applied to the first word line WL1.
  • the threshold voltage of the memory cell transistor MT becomes relatively high. ing. For this reason, when V, which is a relatively low voltage, is applied to the first word line WL1, it is sufficient between the source and drain of the memory cell transistor MT.
  • the potential (first potential) of the second word line WL2 when information is written to is not limited to 4V.
  • the potential of the word line WL2 (first potential) is higher than the power supply voltage V of the low voltage circuit.
  • At least a voltage higher than the power supply voltage V of the low voltage circuit is set to the second word line WL2.
  • the current flowing through the channel of the select transistor ST can be increased, and the writing speed can be increased.
  • the case where the potential of the third control line CL3 (third potential) is set to 6 V when writing information to the memory cell transistor MT is described as an example.
  • the potential of the third control line CL3 (the third potential) when writing information to the transistor MT is not limited to 6V.
  • the potential of the third control line CL3 (third potential) when writing information to the memory cell transistor MT should be higher than the potential of the selected source line SL (first potential). At least higher than the potential of the selected source line SL (first potential)! By applying a negative potential to the third control line CL3, the non-pass transistor 158 can be turned on.
  • the case where the potential of the third control line CL3 (third potential) is set to 10 V when writing information to the memory cell transistor MT is described as an example.
  • the potential of the third control line CL3 when writing information to the transistor MT (third potential) is not limited to 10V.
  • the nonvolatile semiconductor memory device and the reading method, writing method, and erasing method thereof according to the present invention are useful for providing a nonvolatile semiconductor memory device that can operate at high speed, and the reading method, writing method, and erasing method thereof. is there.

Landscapes

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Description

明 細 書
不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び 消去方法
技術分野
[0001] 本発明は、不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及 び消去方法に関する。
背景技術
[0002] 近時、選択トランジスタとメモリセルトランジスタとによりメモリセルを構成した不揮発 性半導体記憶装置が提案されて ヽる (特許文献 1 , 2参照)。
[0003] このような不揮発性半導体記憶装置では、ビット線、ワード線、ソース線等を列デコ 一ダゃ行デコーダにより適宜選択することにより、メモリセルが選択され、選択された メモリセルに対して情報の読み出し、書き込み、消去等が行われる。
特許文献 1：特開 2005— 116970号公報
特許文献 2 :特開 2005— 122772号公報
発明の開示
発明が解決しょうとする課題
[0004] し力しながら、提案されて!、る不揮発性半導体記憶装置では、列デコーダと行デコ 一ダの 、ずれにも高耐圧回路 (高電圧回路）が用いられて 、た。高耐圧回路には厚
V、ゲート絶縁膜を有する高耐圧トランジスタが用いられて 、るため、メモリセルに書き 込まれた情報を高速で読み出すことが困難であった。
[0005] 本発明の目的は、高速で動作し得る不揮発性半導体記憶装置並びにその読み出 し方法、書き込み方法及び消去方法を提供することにある。
課題を解決するための手段
[0006] 本発明の一観点によれば、選択トランジスタと、前記選択トランジスタに接続された メモリセルトランジスタとを有するメモリセル力 マトリクス状に複数配列されて成るメモ リセルアレイと、同一の列に存在する複数の前記選択トランジスタのドレインを共通接 続する複数のビット線と、同一の行に存在する複数の前記メモリセルトランジスタのコ ントロールゲートを共通接続する複数の第 1のワード線と、同一の行に存在する複数 の前記選択トランジスタのセレクトゲートを共通接続する複数の第 2のワード線と、同 一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複数の ソース線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する 列デコーダと、前記複数の第 1のワード線に接続され、前記複数の第 1のワード線の 電位を制御する第 1の行デコーダと、前記複数の第 2のワード線に接続され、前記複 数の第 2のワード線の電位を制御する第 2の行デコーダと、前記複数のソース線に接 続され、前記複数のソース線の電位を制御する第 3の行デコーダとを有し、前記列デ コーダは、前記第 1の行デコーダ及び前記第 3の行デコーダょり耐圧の低!、回路によ り構成されており、前記第 2の行デコーダは、前記第 1の行デコーダ及び前記第 3の 行デコーダより耐圧の低い回路により構成されていることを特徴とする不揮発性半導 体記憶装置が提供される。
本発明の他の観点によれば、選択トランジスタと、前記選択トランジスタに接続され たメモリセルトランジスタとを有するメモリセル力 マトリクス状に複数配列されて成るメ モリセルアレイと；同一の列に存在する複数の前記選択トランジスタのドレインを共通 接続する複数のビット線と、同一の行に存在する複数の前記メモリセルトランジスタの コントロールゲートを共通接続する複数の第 1のワード線と；同一の行に存在する複 数の前記選択トランジスタのセレクトゲートを共通接続する複数の第 2のワード線と、 同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複数 のソース線と；前記複数のビット線に接続され、前記複数のビット線の電位を制御する 列デコーダと;前記複数の第 1のワード線に接続され、前記複数の第 1のワード線の 電位を制御する第 1の行デコーダと;前記複数の第 2のワード線に接続され、前記複 数の第 2のワード線の電位を制御する第 2の行デコーダと;前記複数のソース線に接 続され、前記複数のソース線の電位を制御する第 3の行デコーダとを有し、前記列デ コーダは、前記第 1の行デコーダ及び前記第 3の行デコーダょり耐圧の低!、回路によ り構成されており、前記第 2の行デコーダは、前記第 1の行デコーダ及び前記第 3の 行デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読 み出し方法であって、前記第 2の行デコーダにより一の前記第 2のワード線に第 1の 電圧を選択的に印加し、前記列デコーダにより一の前記ビット線に第 2の電圧を選択 的に印加することにより、選択された前記メモリセルに書き込まれた情報を前記一の ビット線に流れる電流に基づいて読み出すことを特徴とする不揮発性半導体記憶装 置の読み出し方法が提供される。
[0008] 本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続 されたメモリセルトランジスタとを有するメモリセル力 マトリクス状に複数配列されて成 るメモリセルアレイと；同一の列に存在する複数の前記選択トランジスタのドレインを 共通接続する複数のビット線と；同一の行に存在する複数の前記メモリセルトランジス タのコントロールゲートを共通接続する複数の第 1のワード線と；同一の行に存在する 複数の前記選択トランジスタのセレクトゲートを共通接続する複数の第 2のワード線と ；同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複 数のソース線と；前記複数のビット線に接続され、前記複数のビット線の電位を制御 する列デコーダと;前記複数の第 1のワード線に接続され、前記複数の第 1のワード 線の電位を制御する第 1の行デコーダと;前記複数の第 2のワード線に接続され、前 記複数の第 2のワード線の電位を制御する第 2の行デコーダと;前記複数のソース線 に接続され、前記複数のソース線の電位を制御する第 3の行デコーダとを有し、前記 列デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回 路により構成されており、前記第 2の行デコーダは、前記第 1の行デコーダ及び前記 第 3の行デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装 置の書き込み方法であって、前記第 2の行デコーダにより一の前記第 2のワード線に 第 1の電圧を選択的に印加し、前記第 3の行デコーダにより一の前記ソース線に第 2 の電圧を選択的に印加し、前記第 1の行デコーダにより一の前記第 1のワード線に第 3の電圧を選択的に印加し、前記列デコーダにより一の前記ビット線を選択的に接地 することにより、選択された前記メモリセルに情報を書き込むことを特徴とする不揮発 性半導体記憶装置の書き込み方法が提供される。
[0009] 本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続 されたメモリセルトランジスタとを有するメモリセル力 マトリクス状に複数配列されて成 るメモリセルアレイと；同一の列に存在する複数の前記選択トランジスタのドレインを 共通接続する複数のビット線と；同一の行に存在する複数の前記メモリセルトランジス タのコントロールゲートを共通接続する複数の第 1のワード線と；同一の行に存在する 複数の前記選択トランジスタのセレクトゲートを共通接続する複数の第 2のワード線と ；同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複 数のソース線と；前記複数のビット線に接続され、前記複数のビット線の電位を制御 する列デコーダと;前記複数の第 1のワード線に接続され、前記複数の第 1のワード 線の電位を制御する第 1の行デコーダと;前記複数の第 2のワード線に接続され、前 記複数の第 2のワード線の電位を制御する第 2の行デコーダと;前記複数のソース線 に接続され、前記複数のソース線の電位を制御する第 3の行デコーダとを有し、前記 列デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回 路により構成されており、前記第 2の行デコーダは、前記第 1の行デコーダ及び前記 第 3の行デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装 置の書き込み方法であって、徐々に上昇する第 1の電圧を前記第 1の行デコーダに より一の前記第 1のワード線に選択的に印加するとともに、前記第 3の行デコーダによ り一の前記ソース線に第 2の電圧をパルス状に印加することにより、選択された前記メ モリセルに情報を書き込むことを特徴とする不揮発性半導体記憶装置の書き込み方 法が提供される。
本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続 されたメモリセルトランジスタとを有するメモリセル力 マトリクス状に複数配列されて成 るメモリセルアレイと；同一の列に存在する複数の前記選択トランジスタのドレインを 共通接続する複数のビット線と；同一の行に存在する複数の前記メモリセルトランジス タのコントロールゲートを共通接続する複数の第 1のワード線と；同一の行に存在する 複数の前記選択トランジスタのセレクトゲートを共通接続する複数の第 2のワード線と ；同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複 数のソース線と;前記複数のビット線に第 1の保護トランジスタを介して接続され、前 記複数のビット線の電位を制御する列デコーダと;前記複数の第 1のワード線に接続 され、前記複数の第 1のワード線の電位を制御する第 1の行デコーダと;前記複数の 第 2のワード線に第 2の保護トランジスタを介して接続され、前記複数の第 2のワード 線の電位を制御する第 2の行デコーダと；前記複数のソース線に接続され、前記複数 のソース線の電位を制御する第 3の行デコーダと;複数の前記第 1の保護トランジスタ 及び複数の前記第 2の保護トランジスタを制御する第 1の制御回路とを有し、前記列 デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回路 により構成されており、前記第 2の行デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置 の消去方法であって、前記第 1の制御回路により前記第 1の保護トランジスタを制御 することにより前記複数のビット線を前記行デコーダ力 電気的に分離し、前記第 1 の制御回路により前記第 2の保護トランジスタを制御することにより前記複数の第 2の ワード線を前記第 2の行デコーダ力 電気的に分離し、前記第 1の行デコーダにより 前記複数の第 1のワード線に電圧を印加することにより、前記メモリセルに書き込まれ た情報を消去することを特徴とする不揮発性半導体記憶装置の消去方法が提供さ れる。
本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続 されたメモリセルトランジスタとを有するメモリセル力 マトリクス状に複数配列されて成 るメモリセルアレイと；同一の列に存在する複数の前記選択トランジスタのドレインを 共通接続する複数のビット線と；同一の行に存在する複数の前記メモリセルトランジス タのコントロールゲートを共通接続する複数の第 1のワード線と；同一の行に存在する 複数の前記選択トランジスタのセレクトゲートを共通接続する複数の第 2のワード線と ；同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複 数のソース線と;前記複数のビット線に第 1の保護トランジスタを介して接続され、前 記複数のビット線の電位を制御する列デコーダと;前記複数の第 1のワード線に接続 され、前記複数の第 1のワード線の電位を制御する第 1の行デコーダと;前記複数の 第 2のワード線に第 2の保護トランジスタを介して接続され、前記複数の第 2のワード 線の電位を制御する第 2の行デコーダと；前記複数のソース線に接続され、前記複数 のソース線の電位を制御する第 3の行デコーダと;前記複数の第 2のワード線に接続 され、前記複数の第 2のワード線の電位を制御する第 4の行デコーダと;複数の前記 第 1の保護トランジスタ及び複数の前記第 2の保護トランジスタを制御する第 1の制御 回路とを有し、前記列デコーダは、前記第 1の行デコーダ、前記第 3の行デコーダ及 び前記第 4の行デコーダより耐圧の低い回路により構成されており、前記第 2の行デ コーダは、前記第 1の行デコーダ、前記第 3の行デコーダ及び前記第 4の行デコーダ より耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込み方法 であって、前記第 1の制御回路により前記複数の第 2の保護トランジスタを制御するこ とにより前記複数の第 2のワード線を前記第 2の行デコーダ力 電気的に分離し、前 記第 4の行デコーダにより一の前記第 2のワード線に選択的に第 1の電圧を印加し、 前記第 3の行デコーダにより一の前記ソース線に第 2の電圧を選択的に印加し、前記 第 1の行デコーダにより一の前記第 1のワード線に第 3の電圧を選択的に印加し、前 記列デコーダにより一の前記ビット線を選択的に接地することにより、選択された前記 メモリセルに情報を書き込むことを特徴とする不揮発性半導体記憶装置の書き込み 方法が提供される。
本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続 されたメモリセルトランジスタとを有するメモリセル力 マトリクス状に複数配列されて成 るメモリセルアレイと；同一の列に存在する複数の前記選択トランジスタのドレインを 共通接続する複数のビット線と；同一の行に存在する複数の前記メモリセルトランジス タのコントロールゲートを共通接続する複数の第 1のワード線と；同一の行に存在する 複数の前記選択トランジスタのセレクトゲートを共通接続する複数の第 2のワード線と ；同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複 数のソース線と;前記複数のビット線に第 1の保護トランジスタを介して接続され、前 記複数のビット線の電位を制御する列デコーダと;前記複数の第 1のワード線に接続 され、前記複数の第 1のワード線の電位を制御する第 1の行デコーダと;前記複数の 第 2のワード線に第 2の保護トランジスタを介して接続され、前記複数の第 2のワード 線の電位を制御する第 2の行デコーダと；前記複数のソース線に接続され、前記複数 のソース線の電位を制御する第 3の行デコーダと；各々の行において前記第 2のヮー ド線と前記ソース線との間に設けられたバイパストランジスタと;複数の前記第 1の保 護トランジスタ及び複数の前記第 2の保護トランジスタを制御する第 1の制御回路と； 複数の前記バイパストランジスタを制御する第 2の制御回路とを有し、前記列デコー ダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回路により構 成されており、前記第 2の行デコーダは、前記第 1の行デコーダ及び前記第 3の行デ コーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込 み方法であって、前記第 1の制御回路により前記複数の第 2の保護トランジスタを制 御することにより前記複数の第 2のワード線を前記第 2の行デコーダ力 電気的に分 離し、前記第 2の制御回路により前記複数のバイパストランジスタを制御することによ り、各々の行における前記第 2のワード線と前記ソース線とを互いに電気的に接続し 、前記第 3の行デコーダにより一の前記ソース線及び一の前記第 2のワード線に第 1 の電圧を選択的に印加し、前記第 1の行デコーダにより一の前記第 1のワード線に前 記第 1の電圧より高い第 2の電圧を選択的に印加し、前記列デコーダにより一の前記 ビット線を選択的に接地することにより、選択された前記メモリセルに情報を書き込む ことを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
本発明の更に他の観点によれば、選択トランジスタと、前記選択トランジスタに接続 されたメモリセルトランジスタとを有するメモリセル力 マトリクス状に複数配列されて成 るメモリセルアレイと；同一の列に存在する複数の前記選択トランジスタのドレインを 共通接続する複数のビット線と；同一の行に存在する複数の前記メモリセルトランジス タのコントロールゲートを共通接続する複数の第 1のワード線と；同一の行に存在する 複数の前記選択トランジスタのセレクトゲートを共通接続する複数の第 2のワード線と ；同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複 数のソース線と;前記複数のビット線に第 1の保護トランジスタを介して接続され、前 記複数のビット線の電位を制御する列デコーダと;前記複数の第 1のワード線に接続 され、前記複数の第 1のワード線の電位を制御する第 1の行デコーダと;前記複数の 第 2のワード線に第 2の保護トランジスタを介して接続され、前記複数の第 2のワード 線の電位を制御する第 2の行デコーダと；前記複数のソース線に接続され、前記複数 のソース線の電位を制御する第 3の行デコーダと；各々の行において前記第 1のヮー ド線と前記第 2のワード線との間に設けられたノ ィパストランジスタと;複数の前記第 1 の保護トランジスタ及び複数の前記第 2の保護トランジスタを制御する第 1の制御回 路と;複数の前記バイパストランジスタを制御する第 2の制御回路とを有し、前記列デ コーダは、前記第 1の行デコーダ及び前記第 3の行デコーダょり耐圧の低!、回路によ り構成されており、前記第 2の行デコーダは、前記第 1の行デコーダ及び前記第 3の 行デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書 き込み方法であって、前記第 1の制御回路により前記複数の第 2の保護トランジスタ を制御することにより前記複数の第 2のワード線を前記第 2の行デコーダ力 電気的 に分離し、前記第 2の制御回路により前記複数のバイパストランジスタを制御すること により、各々の行における前記第 1のワード線と前記第 2のワード線とを互いに電気 的に接続し、前記第 3の行デコーダにより一の前記ソース線に第 1の電圧を選択的に 印加し、前記第 1の行デコーダにより一の前記第 1のワード線及び一の前記第 2のヮ ード線に第 2の電圧を選択的に印加し、前記列デコーダにより一の前記ビット線を選 択的に接地することにより、選択された前記メモリセルに情報を書き込むことを特徴と する不揮発性半導体記憶装置の書き込み方法が提供される。
発明の効果
[0014] 本発明によれば、選択トランジスタのドレイン拡散層を共通接続するビット線の電位 を制御する列デコーダが、高速動作が可能な低電圧回路により構成されており、選 択トランジスタのセレクトゲートを共通接続する第 2のワード線の電位を制御する第 2 の行デコーダが、高速動作が可能な低電圧回路により構成されており、ビット線と第 2 のワード線のみの電位を制御することにより、メモリセルトランジスタに書き込まれた情 報を読み出すことができる。ビット線と第 2のワード線とが高速で制御され得るため、 本発明によれば、メモリセルトランジスタに書き込まれた情報を高速で読み出し得る 不揮発性半導体記憶装置を提供することができる。
[0015] また、本発明によれば、選択トランジスタが NMOSトランジスタにより構成されている ため、 PMOSトランジスタにより選択トランジスタを構成する場合と比較して、動作速 度の高速ィ匕に寄与することができる。
図面の簡単な説明
[0016] [図 1]図 1は、本発明の第 1実施形態による不揮発性半導体記憶装置を示す回路図 である。
[図 2]図 2は、本発明の第 1実施形態による不揮発性半導体記憶装置のメモリセルァ レイを示す平面図である。
[図 3]図 3は、図 2の A— A' 断面図である。
[図 4]図 4は、図 2の B— B' 断面図である。
[図 5]図 5は、図 2の C C' 断面図である。
[図 6]図 6は、本発明の第 1実施形態による不揮発性半導体記憶装置の読み出し方 法、書き込み方法及び消去方法を示す図である。
[図 7]図 7は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法を 示す工程断面図（その 1)である。
[図 8]図 8は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法を 示す工程断面図（その 2)である。
[図 9]図 9は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法を 示す工程断面図（その 3)である。
[図 10]図 10は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 4)である。
[図 11]図 11は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 5)である。
[図 12]図 12は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 6)である。
[図 13]図 13は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 7)である。
[図 14]図 14は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 8)である。
[図 15]図 15は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 9)である。
[図 16]図 16は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 10)である。
[図 17]図 17は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 11)である。 [図 18]図 18は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 12)である。
[図 19]図 19は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 13)である。
[図 20]図 20は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 14)である。
[図 21]図 21は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 15)である。
[図 22]図 22は、本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法 を示す工程断面図（その 16)である。
[図 23]図 23は、本発明の第 2実施形態による不揮発性半導体記憶装置の一部を示 す回路図である。
[図 24]図 24は、本発明の第 2実施形態による不揮発性半導体記憶装置の読み出し 方法、書き込み方法及び消去方法を示す図である。
[図 25]図 25は、本発明の第 2実施形態による不揮発性半導体記憶装置の書き込み 方法を示すタイムチャートである。
[図 26]図 26は、本発明の第 3実施形態による不揮発性半導体記憶装置の一部を示 す回路図である。
[図 27]図 27は、本発明の第 3実施形態による不揮発性半導体記憶装置の読み出し 方法、書き込み方法及び消去方法を示す図である。
[図 28]図 28は、本発明の第 4実施形態による不揮発性半導体記憶装置の一部を示 す回路図である。
[図 29]図 29は、本発明の第 4実施形態による不揮発性半導体記憶装置の読み出し 方法、書き込み方法及び消去方法を示す図である。
[図 30]図 30は、コントロールゲート電圧と閾値電圧との差と、メモリセルトランジスタの ソース Zドレイン間電圧との関係を示すグラフである。
[図 31]図 31は、本発明の第 5実施形態による不揮発性半導体記憶装置を示す回路 図である。 [図 32]図 32は、本発明の第 5実施形態による不揮発性半導体記憶装置の読み出し 方法、書き込み方法及び消去方法を示す図である。
[図 33]図 33は、本発明の第 6実施形態による不揮発性半導体記憶装置を示す回路 図である。
[図 34]図 34は、本発明の第 6実施形態による不揮発性半導体記憶装置の読み出し 方法、書き込み方法及び消去方法を示す図である。
[図 35]図 35は、本発明の第 7実施形態による不揮発性半導体記憶装置を示す回路 図である。
[図 36]図 36は、本発明の第 7実施形態による不揮発性半導体記憶装置の読み出し 方法、書き込み方法及び消去方法を示す図である。
[図 37]図 37は、本発明の第 8実施形態による不揮発性半導体記憶装置を示す回路 図である。
[図 38]図 38は、本発明の第 8実施形態による不揮発性半導体記憶装置の読み出し 方法、書き込み方法及び消去方法を示す図である。
[図 39]図 39は、本発明の第 9実施形態による不揮発性半導体記憶装置を示す断面 図である。
[図 40]図 40は、本発明の第 9実施形態による不揮発性半導体記憶装置の読み出し 方法、書き込み方法及び消去方法を示す図である。
符号の説明
2· ··メモリセルアレイ領域
4…周辺回路領域
6…高耐圧トランジスタが形成される領域
6N- "高耐圧 Nチャネルトランジスタが形成される領域
6P…高耐圧 Pチャネルトランジスタが形成される領域
8…低電圧トランジスタが形成される領域
8N- · '低電圧 Nチャネルトランジスタが形成される領域
8P…低電圧 Pチャネルトランジスタが形成される領域
10· ··メモリセルアレイ · · ·列デコーダ
· · ·センスアンプ
…第 1の行デコーダ
…第 2の行デコーダ
…第 3の行デコーダ
…半導体基板
…素子領域
…素子分離領域
…埋め込み拡散層
…ウエノレ
…トンネル絶縁膜
a…トンネル絶縁膜
b…ゲート絶縁膜
a…フローティングゲートb…セレクトゲート
a, 32b…絶縁膜
a…コントロールゲート
b…ポリシリコン膜
c、 34d…ゲート電極
…不純物拡散層
a…不純物拡散層、ソース拡散層b…不純物拡散層
c…不純物拡散層、ドレイン拡散層 …サイドウォール絶縁膜a…シジサイド層、ソース電極b…シリサイド層、ドレイン電極c〜38f…シジサイド層
…サイドウォール絶縁膜 40…層間絶縁膜
42· ··コンタクトホール
44…導体プラグ
46…配線 (第 1金属配線層）
48…層間絶縁膜
50· ··コンタクトホール
52…導体プラグ
54…配線 (第 2金属配線層）
56…層間絶縁膜
58· ··コンタクトホール
60…導体プラグ
62…配線 (第 3金属配線層）
64…熱酸化膜
66…シリコン窒化膜
68…溝
69…犠牲酸ィ匕膜
70…埋め込み拡散層
72P〜P型ゥェノレ
72N—N型ゥエル
74Ρ· ··Ρ型ゥエル
74Ν—Ν型ゥエル
76…ゲート絶縁膜
78…ゲート絶縁膜
80…反射防止膜
82· ··シリコン酸ィ匕膜
84…シリコン窒化膜、サイドウォール絶縁膜 86…低濃度拡散層
88…低濃度拡散層 90…低濃度拡散層
92…低濃度拡散層
93…シリコン酸ィ匕膜、サイドウォール絶縁膜
94…高濃度拡散層
96…ソース Zドレイン拡散層
98…高濃度拡散層
100···ソース/ドレイン拡散層
102…高濃度拡散層
104···ソース Zドレイン拡散層
106…高濃度拡散層
108···ソース Zドレイン拡散層
HON- ··高而圧 Nチャネルトランジスタ
110Ρ · · ·高而圧 Ρチャネルトランジスタ
112Ν·· '低電圧 Νチャネルトランジスタ
112Ρ·· '低電圧 Ρチャネルトランジスタ
114…シリコン窒化膜
116…シリコン酸ィ匕膜
118…シリコン酸ィ匕膜
120…シリコン酸ィ匕膜
122···シリコン酸ィ匕膜
124…シリコン酸ィ匕膜
126···シリコン酸ィ匕膜
128···シリコン酸ィ匕膜
130…層間絶縁膜
132···コンタクトホール
134…導体プラグ
136…配線 (第 4金属配線層）
138···シリコン酸ィ匕膜 140· "シリコン酸ィ匕膜
142· 層間絶縁膜
143· "コンタクトホール
144· ··導体プラグ
145· "配線
146· · ·シリコン酸ィ匕膜
148· ··シリコン窒化膜
150· ··第 1の保護トランジスタ
152· ··第 2の保護トランジスタ
154· 制御回路、第 1の制御回路
156· ··第 4の行デコーダ
158· · .バイパストランジスタ
160· "第 2の制御回路
ST…選択トランジスタ
MT- · 'メモリセルトランジスタ
MC…メモリセル
BL…ビット線
WL1…第 1のワード線
WL2' "第 2のワード線
SL…ソース線
CL1…第 1の制御線
CL2…第 2の制御線
CL3…第 3の制御線
発明を実施するための最良の形態
[第 1実施形態]
本発明の第 1実施形態による不揮発性半導体記憶装置及びその読み出し方法、 書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図 1乃至図 22を用いて説明する。 [0019] (不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図 1乃至図 6を用いて 説明する。図 1は、本実施形態による不揮発性半導体記憶装置を示す回路図である
[0020] 図 1に示すように、本実施形態による不揮発性半導体記憶装置は、選択トランジス タ STと、選択トランジスタ STに接続されたメモリセルトランジスタ MTとによりメモリセ ル MCが構成されている。選択トランジスタ STのソースは、メモリセルトランジスタ MT のドレインに接続されている。より具体的には、選択トランジスタ STのソースとメモリセ ルトランジスタ MTのドレインとは、 1つの不純物拡散層により一体に形成されている。
[0021] 複数のメモリセル MCは、マトリクス状に配列されている。マトリクス状に配列された 複数メモリセル MCにより、メモリセルアレイ 10が構成されている。
[0022] 同一の列に存在する複数の選択トランジスタ STのドレインは、ビット線 BLにより共 通接続されている。
[0023] 同一の行に存在する複数のメモリセルトランジスタ MTのコントロールゲートは、第 1 のワード線 WL1により共通接続されて 、る。
[0024] 同一の行に存在する複数の選択トランジスタ STのセレクトゲートは、第 2のワード線
WL2により共通接続されて 、る。
[0025] 同一の行に存在する複数のメモリセルトランジスタ MTのソースは、ソース線 SLによ り共通接続されている。
[0026] 選択トランジスタ STのドレインを共通接続する複数のビット線 BLは、列デコーダ 12 に接続されている。列デコーダ 12は、選択トランジスタ STのドレインを共通接続する 複数のビット線 BLの電位を制御するためのものである。列デコーダ 12には、ビット線 BLに流れる電流を検出するためのセンスアンプ 13が接続されている。列デコーダ 1 2は、比較的低い電圧で動作する低電圧回路により構成されている。低電圧回路は 、耐圧が比較的低い一方、高速で動作し得る回路である。低電圧回路のトランジスタ (図示せず)のゲート絶縁膜 (図示せず）は、比較的薄く形成されている。このため、 列デコーダ 12に用いられている低電圧回路のトランジスタは比較的高速で動作し得 る。本実施形態において列デコーダ 12に低電圧回路を用いているのは、選択トラン ジスタ STのドレインには高電圧を印加する必要がない一方、メモリセルトランジスタ M Tに書き込まれた情報を読み出す際に選択トランジスタ STを高速で動作させることが 必要なためである。本実施形態では、列デコーダ 12に低電圧回路が用いられている ため、選択トランジスタ STを比較的高速で動作させることができ、ひいては読み出し 速度の速い不揮発性半導体記憶装置を提供することが可能となる。
[0027] メモリセルトランジスタ MTのコントロールゲートを共通接続する複数の第 1のワード 線 WL1は、第 1の行デコーダ 14に接続されている。第 1の行デコーダ 14は、メモリセ ルトランジスタ MTのコントロールゲートを共通接続する複数の第 1のワード線 WL 12 の電位を制御するためのものである。第 1の行デコーダ 14は、高電圧回路（高耐圧 回路）により構成されている。高電圧回路は、動作速度が比較的遅い一方、耐圧が 比較的高い回路である。高電圧回路のトランジスタ（図示せず)のゲート絶縁膜 (図示 せず）は、十分な耐圧を確保すベぐ比較的厚く形成されている。このため、高電圧 回路のトランジスタは、低電圧回路のトランジスタと比較して、動作速度が遅い。本実 施形態において第 1の行デコーダ 14に高電圧回路を用いているのは、メモリセルトラ ンジスタ MTに情報を書き込む際やメモリセルトランジスタ MTに書き込まれた情報を 消去する際に、第 1のワード線 WL1に高電圧を印加する必要があるためである。な お、後述するように、メモリセルトランジスタ MTに書き込まれた情報を読み出す際に は、第 1のワード線 WL1には常に電源電圧 V が印加されている。このため、第 1の
CC
行デコーダ 14に用いられて 、る高電圧回路の動作速度が比較的遅くても、特段の 問題はない。
[0028] 選択トランジスタ STのセレクトゲートを共通接続する複数の第 2のワード線 WL2は、 第 2の行デコーダ 16に接続されている。第 2の行デコーダ 16は、選択トランジスタ ST のセレクトゲートを共通接続する複数の第 2のワード線 WL2の電位を制御するための ものである。第 2の行デコーダ 16は、低電圧回路 (低耐圧回路）により構成されている 。本実施形態において第 2の行デコーダ 16に低電圧回路を用いているのは、選択ト ランジスタ STのセレクトゲートには高電圧を印加する必要がない一方、選択トランジ スタ STを高速で動作させることが重要なためである。本実施形態では、第 2の行デコ ーダ 16に低電圧回路が用いられているため、選択トランジスタ STを比較的高速で動 作させることができ、ひいては読み出し速度の速い不揮発性半導体記憶装置を提供 することが可能となる。
[0029] メモリセルトランジスタ MTのソースを共通接続する複数のソース線 SLは、第 3の行 デコーダ 18に接続されている。第 3の行デコーダ 18は、メモリセルトランジスタ MTの ソースを共通接続する複数のソース線 SLの電位を制御するためのものである。第 3 の行デコーダ 18は、高電圧回路 (高耐圧回路）により構成されている。本実施形態に お！ヽて第 3の行デコーダ 18に高電圧回路を用いて!/、るのは、メモリセルトランジスタ MTに情報を書き込む際に、ソース線 SLに高電圧を印加する必要があるためである 。なお、後述するように、メモリセルトランジスタ MTに書き込まれた情報を読み出す際 には、ソース線 SLは常に接地されている。このため、第 3の行デコーダ 18の動作速 度が比較的遅くても、特段の問題はない。
[0030] 次に、本実施形態による不揮発性半導体記憶装置のメモリセルアレイの構造を図 2 乃至図 5を用いて説明する。図 2は、本実施形態による不揮発性半導体記憶装置の メモリセルアレイを示す平面図である。図 3は、図 2の A—A^ 断面図である。図 4は、 図 2の B— B' 断面図である。図 5は、図 2の C C' 断面図である。
[0031] 半導体基板 20には、素子領域 21を画定する素子分離領域 22が形成されている。
半導体基板 20としては、例えば P型のシリコン基板が用いられている。素子分離領域 22は、例えば STI (Shallow Trench Isolation)法により形成されている。
[0032] 素子分離領域 22が形成された半導体基板 20内には、 N型の埋め込み拡散層 24 が形成されている。 N型の埋め込み拡散層 24の上側の部分は、 P型ゥエル 26となつ ている。
[0033] 半導体基板 20上には、トンネル絶縁膜 28aを介してフローティングゲート 30aが形 成されている。フローティングゲート 30aは、各々の素子領域 21毎に電気的に分離さ れている。
[0034] フローティングゲート 30a上には、絶縁膜 32aを介してコントロールゲート 34aが形 成されている。同一の行に存在するメモリセルトランジスタ MTのコントロールゲート 3 4aは、共通接続されている。換言すれば、フローティングゲート 30上には、絶縁膜 3 2を介して、コントロールゲート 34aを共通接続する第 1のワード線 WL1が形成されて いる。
[0035] 半導体基板 20上には、フローティングゲート 30aと並行して、選択トランジスタ STの セレクトゲート 30bが形成されて!、る。同一の行に存在する選択トランジスタ STのセレ タトゲート 30bは、共通接続されている。換言すれば、半導体基板 20上には、ゲート 絶縁膜 28bを介して、セレクトゲート 30bを共通接続する第 2のワード線 WL2が形成 されている。選択トランジスタ STのゲート絶縁膜 28bの膜厚は、メモリセルトランジスタ MTのトンネル絶縁膜 28aの膜厚と等しくなつている。
[0036] セレクトゲート 30b上には、絶縁膜 32bを介して、ポリシリコン層 34bが形成されてい る。
[0037] フローティングゲート 30aの両側の半導体基板 20内、及び、セレクトゲート 30bの両 側の半導体基板 20内には、 N型の不純物拡散層 36a、 36b、 36cが形成されている
[0038] メモリセルトランジスタ MTのドレインを構成する不純物拡散層 36bと選択トランジス タ STのソースを構成する不純物拡散層 36bとは、同一の不純物拡散層 36bにより構 成されている。
[0039] フローティングゲート 30aとコントロールゲート 34aとを有する積層体の側壁部分に は、サイドウォール絶縁膜 37が形成されている。
[0040] また、セレクトゲート 30bとポリシリコン層 34bとを有する積層体の側壁部分には、サ イドウォール絶縁膜 37が形成されて 、る。
[0041] メモリセルトランジスタ MTのソース領域 36a上、選択トランジスタ STのドレイン領域
36c上、コントロールゲー 34aの上部、及び、ポリシリコン層 34bの上部には、例えば コバルトシリサイドより成るシリサイド層 38a〜38dがそれぞれ形成されている。ソース 電極 36a上のシリサイド層 38aは、ソース電極として機能する。ドレイン電極 36c上の シリサイド層 38cは、ドレイン電極として機能する。
[0042] こうして、フローティングゲート 30aとコントロールゲート 34aとソース Zドレイン拡散 層 38a、 38bとを有するメモリセルトランジスタ MTが構成されている。
[0043] また、セレクトゲート 30bとソース Zドレイン拡散層 36b、 36cとを有する選択トランジ スタ STが構成されている。選択トランジスタ STは、 NMOSトランジスタである。本実 施形態では、選択トランジスタとして、 PMOSトランジスタより動作速度が速い NMOS トランジスタが用いられているため、動作速度の向上に寄与することができる。
[0044] メモリセルトランジスタ MT及び選択トランジスタ STが形成された半導体基板 20上 には、シリコン窒化膜 (図示せず)とシリコン酸ィ匕膜 (図示せず)とから成る層間絶縁膜 40が形成されている。
[0045] 層間絶縁膜 40には、ソース電極 38a、ドレイン電極 38bにそれぞれ達するコンタクト ホール 42が形成されて!、る。
[0046] コンタクトホール 42内には、例えばタングステンより成る導体プラグ 44が埋め込まれ ている。
[0047] 導体プラグ 44が埋め込まれた層間絶縁膜 40上には、配線 (第 1金属配線層） 46が 形成されている。
[0048] 配線 46が形成された層間絶縁膜 40上には、層間絶縁膜 48が形成されて 、る。
[0049] 層間絶縁膜 48には、配線 46に達するコンタクトホール 50が形成されている。
[0050] コンタクトホール 50内には、例えばタングステンより成る導体プラグ 52が埋め込まれ ている。
[0051] 導体プラグ 52が埋め込まれた層間絶縁膜 48上には、配線 (第 2金属配線層） 54が 形成されている。
[0052] 配線 54が形成された層間絶縁膜 48上には、層間絶縁膜 56が形成されている。
[0053] 層間絶縁膜 56には、配線 54に達するコンタクトホール 58が形成されている。
[0054] コンタクトホール 58内には、例えばタングステンより成る導体プラグ 60が埋め込まれ ている。
[0055] 導体プラグ 60が埋め込まれた層間絶縁膜 56上には、配線 (第 3金属配線層） 62が 形成されている。
[0056] こうして、本実施形態による不揮発性半導体記憶装置のメモリセルアレイ 10 (図 1参 照）が構成されている。
[0057] (不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図 6を用いて説明 する。図 6は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込 み方法及び消去方法を示す図である。図 6にお ヽて括弧内は非選択線の電位を示 している。また、図 6において Fはフローティングを示している。
[0058] (読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図 6を用いて 説明する。
[0059] メモリセルトランジスタ MTに書き込まれた情報を読み出す際には、各部の電位を以 下のように設定する。即ち、選択すべきメモリセル MCに接続されているビット線 BLの 電位を V とする。一方、選択されたビット線以外のビット線 BLの電位を OVとする。ソ cc
ース線 SLの電位は、いずれも OVとする。第 1のワード線 WL1の電位は、読み出し待 機時において、いずれも常時 V とする。選択すべきメモリセル MCに接続されてい
CC
る第 2のワード線 WL2の電位を V とする。一方、選択された第 2のワード線 WL2以 cc
外の第 2のワード線 WL2の電位を OVとする。ゥエル 26の電位は!、ずれも OVとする。 本実施形態では、ソース線 SLの電位が読み出し待機時において OVに設定されて おり、第 1のワード線 WL1の電位が読み出し待機時において常時 V に設定されて
CC
いるため、ビット線 BLの電位と第 2のワード線 WL2の電位とを制御するだけで、メモリ セルトランジスタ MTに書き込まれた情報を読み出すことが可能である。本実施形態 では、ビット線 BLの電位を制御する列デコーダ 12が上述したように低電圧回路によ り構成されているため、ビット線 BLが高速で制御される。また、第 2のワード線 WL2の 電位を制御する第 2の行デコーダ 16が上述したように低電圧回路により構成されて いるため、第 2のワード線 WL2が高速で制御される。このため、本実施形態によれば 、メモリセルトランジスタ MTに書き込まれた情報を高速で読み出すことができる。
[0060] メモリセルトランジスタ MTに情報が書き込まれて ヽる場合、即ち、メモリセルトランジ スタ MTの情報が" 1"の場合には、メモリセルトランジスタ MTのフローティングゲート 30aに電荷が蓄積されている。この場合には、メモリセルトランジスタ MTのソース拡 散層 36aと選択トランジスタ STのドレイン拡散層 36cとの間に電流が流れず、選択さ れた一のビット線 BLには電流が流れない。この場合には、メモリセルトランジスタ MT の情報は" 1"であると判断される。
[0061] 一方、メモリセルトランジスタ MTに書き込まれた情報が消去されて 、る場合、即ち、 メモリセルの情報が" 0"の場合には、メモリセルトランジスタ MTのフローティングゲー ト 30aに電荷が蓄積されていない。この場合には、メモリセルトランジスタ MTのソース 拡散層 36aと選択トランジスタ STのドレイン拡散層 36cとの間に電流が流れ、選択さ れた一のビット線 BLに電流が流れる。選択された一のビット線 BLに流れる電流は、 センスアンプ 13により検出される。この場合には、メモリセルトランジスタ MTの情報が "0"であると判断される。
[0062] (書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図 6を用いて 説明する。
[0063] メモリセルトランジスタ MTに情報を書き込む際には、各部の電位を以下のように設 定する。即ち、選択すべきメモリセル MCに接続されているビット線 BLの電位を 0Vと する。一方、選択されたビット線 BL以外のビット線 BLの電位をフローティングとする。 また、選択すべきメモリセル MCに接続されているソース線 SLの電位を例えば 5V (第 2の電位）とする。一方、選択されたソース線 SL以外のソース線 SLの電位を 0V又は フローティングとする。また、選択すべきメモリセル MCに接続されている第 1のワード 線 WL1の電位を例えば 9V (第 3の電位）とする。一方、選択された第 1のワード線 W L1以外の第 1のワード線 W1の電位を 0V又はフローティングとする。また、選択すベ きメモリセル MCに接続された第 2のワード線 WL2の電位を V (第 1の電位）とする。
CC
一方、選択された第 2のワード線 WL2以外の第 2のワード線 WL2の電位をフローテ イングとする。ゥエルの電位はいずれも 0Vとする。
[0064] 各部の電位を上記のように設定すると、メモリセルトランジスタ MTのソース拡散層 3
6aと選択トランジスタ STのドレイン拡散層 36cとの間に電子が流れ、メモリセルトラン ジスタ MTのフローティングゲート 30a内に電子が導入される。これにより、メモリセル トランジスタ MTのフローティングゲート 30aに電荷が蓄積され、メモリセルトランジスタ
MTに情報が書き込まれることとなる。
[0065] (消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図 6を用いて説明 する。 [0066] メモリセルアレイ 10に書き込まれた情報を消去する際には、各部の電位を以下のよ うに設定する。即ち、ビット線 BLの電位はいずれもフローティングとする。ソース線 SL の電位はいずれもフローティングとする。第 1のワード線 WLの電位は、いずれも例え ば— 9Vとする。第 2のワード線 WL2の電位は、いずれもフローティングとする。ゥエル 26の電位は、いずれも例えば + 9Vとする。
[0067] 各部の電位を上記のように設定すると、メモリセルトランジスタ MTのフローティング ゲート 30aから電荷が引き抜かれる。これにより、メモリセルトランジスタ MTのフロー ティングゲート 30aに電荷が蓄積されていない状態となり、メモリセルトランジスタ MT の情報が消去されることとなる。
[0068] このように本実施形態によれば、選択トランジスタ STのドレイン拡散層 36cを共通 接続するビット線 BLの電位を制御する列デコーダ 12が、高速動作が可能な低電圧 回路により構成されており、選択トランジスタ STのセレクトゲート 30bを共通接続する 第 2のワード線 WL2の電位を制御する第 2の行デコーダが、高速動作が可能な低電 圧回路により構成されており、ビット線 BLと第 2のワード線 WL2のみの電位を制御す ることにより、メモリセルトランジスタ MTに書き込まれた情報を読み出すことができる。 ビット線 BLと第 2のワード線 WL2が高速で制御され得るため、本実施形態によれば、 メモリセルトランジスタ MTに書き込まれた情報を高速で読み出し得る不揮発性半導 体記憶装置を提供することができる。
[0069] また、本実施形態では、選択トランジスタ STが NMOSトランジスタにより構成されて いるため、 PMOSトランジスタにより選択トランジスタを構成する場合と比較して、動 作速度の高速ィ匕に寄与することができる。
[0070] (不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図 7乃至図 22を 用いて説明する。図 7乃至図 22は、本実施形態による不揮発性半導体記憶装置の 製造方法を示す工程断面図である。図 7 (a)、図 8 (a)、図 9 (a)、図 10 (a)、図 11 (a) 、図 12 (a)ゝ図 13 (a)ゝ図 14 (a)ゝ図 15 (a)及び図 16 (a)、図 17、図 19及び図 21は 、メモリセルアレイ領域 (コア領域） 2を示している。図 7 (a)、図 8 (a)、図 9 (a)、図 10 ( a)、図 11 (a)ゝ図 12 (a)ゝ図 13 (a)ゝ図 14 (a)ゝ図 15 (a)ゝ図 16 (a)ゝ図 17、図 19及 び図 21の紙面左側の図は、図 2の C C' 断面に対応している。図 7(a)、図 8(a)、 図 9(a)ゝ図 10(a)ゝ 011(a),図 12(a)ゝ図 13(a)ゝ図 14(a)ゝ図 15(a)ゝ図 16(a)ゝ 図 17、図 19及び図 21の紙面右側は、図 2の A— A' 断面に対応している。図 7(b) 、図 8(b)ゝ図 9(b)ゝ図 10(b)ゝ図 11(b)ゝ図 12(b)ゝ図 13(b)ゝ図 14(b)ゝ図 15(b) 、図 16(b)、図 18、図 20及び図 22は、周辺回路領域 4を示している。図 7(b)、図 8( b)、図 9(b)ゝ図 10(b)ゝ図 11(b)ゝ図 12(b)ゝ図 13(b)ゝ図 14(b)ゝ図 15(b)ゝ図 16 (b)、図 18、図 20及び図 22の紙面左側は、高耐圧トランジスタが形成される領域 6を 示して 、る。高耐圧トランジスタが形成される領域 6のうちの紙面左側は高耐圧 Nチヤ ネルトランジスタが形成される領域 6Nを示しており、高耐圧トランジスタが形成される 領域 6のうちの紙面右側は高耐圧 Pチャネルトランジスタが形成される領域 6Pを示し ている。図 7(b)ゝ図 8(b)ゝ図 9(b)ゝ図 10(b)ゝ図 11(b)ゝ図 12(b)ゝ図 13(b)ゝ図 1 4(b),図 15(b)、図 16(b)、図 18、図 20及び図 22の紙面右側は、低電圧トランジス タが形成される領域 8を示している。低電圧トランジスタが形成される領域 8のうちの 紙面左側は低電圧 Nチャネルトランジスタが形成される領域 8Nを示しており、低電圧 トランジスタが形成される領域 8のうちの紙面右側は低電圧 Pチャネルトランジスタが 形成される領域 8Pを示して 、る。
[0071] まず、半導体基板 20を用意する。力かる半導体基板 20としては、例えば P型のシリ コン基板を用意する。
[0072] 次に、全面に、例えば熱酸化法により、膜厚 15nmの熱酸化膜 64を形成する。
[0073] 次に、全面に、例えば CVD法により、膜厚 150nmのシリコン窒化膜 66を形成する
[0074] 次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず)を形成する
[0075] 次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず)を形成す る。かかる開口部は、シリコン窒化膜 66をパターユングするためのものである。
[0076] 次に、フォトレジスト膜をマスクとして、シリコン窒化膜 66をパターユングする。これに より、シリコン窒化膜より成るハードマスク 66が形成される。
[0077] 次に、ドライエッチングにより、ハードマスク 66をマスクとして、半導体基板 20をエツ チングする。これにより、半導体基板 20に溝 68が形成される（図 7参照)。半導体基 板 20に形成する溝 68の深さは、半導体基板 20の表面カゝら例えば 400nmとする。
[0078] 次に、熱酸化法により、半導体基板 20のうちの露出している部分を酸化する。これ により、半導体基板 20のうちの露出している部分にシリコン酸ィ匕膜 (図示せず)が形 成される。
[0079] 次に、図 8に示すように、全面に、高密度プラズマ CVD法により、膜厚 700nmのシ リコン酸化膜 22を形成する。
[0080] 次に、図 9に示すように、 CMP (Chemical Mechanical Polishing,化学的機械的研 磨)法により、シリコン窒化膜 66の表面が露出するまでシリコン酸ィ匕膜 22を研磨する
。こうして、シリコン酸化膜より成る素子分離領域 22が形成される。
[0081] 次に、素子分離領域 22を硬化させるための熱処理を行う。熱処理条件は、例えば 窒素雰囲気中で 900°C、 30分とする。
[0082] 次に、ウエットエッチングにより、シリコン窒化膜 66を除去する。
[0083] 次に、図 10に示すように、熱酸化法により、半導体基板 20の表面に犠牲酸化膜 68 を成長する。
[0084] 次に、図 11に示すように、メモリセルアレイ領域 2に、 N型のドーパント不純物を深く 注入することにより、 N型の埋め込み拡散層 24を形成する。埋め込み拡散層 24の上 部は、 P型のゥエル 26となる。この際、高耐圧 Nチャネルトランジスタが形成される領 域 6Nにも、 N型のドーパント不純物を深く注入することにより、 N型の埋め込み拡散 層 24を形成する。
[0085] 次に、高耐圧 Nチャネルトランジスタが形成される領域 6Nに、 N型の埋め込み拡散 層 70を枠状に形成する。力かる枠状の埋め込み拡散層 70は、半導体基板 20の表 面力も埋め込み拡散層 24の周縁部に至るように形成する。埋め込み拡散層 24と埋 め込み拡散層 70とにより囲まれた領域は、 P型のゥエル 72Pとなる。
[0086] 次に、高耐圧 Pチャネルトランジスタが形成される領域 6Pに、 N型のドーパント不純 物を導入することにより、 N型のゥエル 72Nを形成する。
[0087] 次に、高耐圧 Nチャネルトランジスタが形成される領域 6Nと、高耐圧 Pチャネルトラ ンジスタが形成される領域 6Pとに、チャネルドーピングを行う（図示せず)。 [0088] 次に、半導体基板 20の表面に存在する犠牲酸化膜 68をエッチング除去する。
[0089] 次に、全面に、熱酸化法により、膜厚 lOnmのトンネル絶縁膜 28を形成する。
[0090] 次に、全面に、例えば CVD法により、膜厚 90nmのポリシリコン膜 30を形成する。
力かるポリシリコン膜 30としては、不純物がドープされたポリシリコン膜を形成する。
[0091] 次に、周辺回路領域 4に存在するポリシリコン膜 30をエッチング除去する。
[0092] 次に、全面に、シリコン酸ィ匕膜とシリコン窒化膜とシリコン酸ィ匕膜とを順次積層して 成る絶縁膜 (ONO膜) 32を形成する。力かる絶縁膜 32は、フローティングゲート 30a とコントロールゲート 34aとを絶縁するためのものである。
[0093] 次に、図 12に示すように、低電圧 Nチャネルトランジスタが形成される領域 8Nに、 P 型のドーパント不純物を導入することにより、 P型のゥ ル 74Pを形成する。
[0094] 次に、低電圧 Pチャネルトランジスタが形成される領域 8Pに、 N型のドーパント不純 物を導入することにより、 N型のゥエル 74Nを形成する。
[0095] 次に、低電圧 Nチャネルトランジスタが形成される領域 8Nと、低電圧 Pチャネルトラ ンジスタが形成される領域 8Pとに、チャネルドーピングを行う（図示せず)。
[0096] 次に、周辺回路領域 4に存在する絶縁膜 (ONO膜) 32をエッチング除去する。
[0097] 次に、全面に、熱酸化法により、例えば膜厚 15nmのゲート絶縁膜 76を形成する。
[0098] 次に、ウエットエッチングにより、低電圧トランジスタが形成される領域 8に存在する ゲート絶縁膜 76を除去する。
[0099] 次に、全面に、熱酸化法により、例えば膜厚 3nmのゲート絶縁膜 78を形成する。こ れにより、低電圧トランジスタが形成される領域 8においては、例えば膜厚 3nmのゲ ート絶縁膜が形成される。一方、高耐圧トランジスタが形成される領域 6においては、 ゲート絶縁膜 76の膜厚は例えば 16nm程度となる。
[0100] 次に、全面に、例えば CVD法により、例えば膜厚 180nmのポリシリコン膜 34を形 成する。
[0101] 次に、全面に、反射防止膜 80を形成する。
[0102] 次に、図 13に示すように、フォトリソグラフィ技術を用い、反射防止膜 80、ポリシリコ ン膜 34、絶縁膜 32及びポリシリコン膜 30をドライエッチングする。これにより、ポリシリ コンより成るフローティングゲート 30aと、ポリシリコンより成るコントロールゲート 34aと を有する積層体が、メモリセルアレイ領域 2内に形成される。また、ポリシリコンより成 るセレクトゲート 30bと、ポリシリコン膜 34bとを有する積層体力メモリセルアレイ領域 2 内に形成される。
[0103] 次に、配線 (第 1金属配線) 46とセレクトゲート 30bとを接続すべき領域において、 ポリシリコン膜 34bをエッチング除去する（図示せず)。
[0104] 次に、図 14に示すように、熱酸化法により、フローティングゲート 30aの側壁部分、 コントロールゲート 34aの側壁部分、セレクトゲート 30bの側壁部分及びポリシリコン 膜 34bの側壁部分に、シリコン酸化膜 (図示せず)を形成する。
[0105] 次に、全面に、スピンコート法により、フォトレジスト膜（図示せず)を形成する。
[0106] 次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域 2を露出する開口部（図示 せず)をフォトレジスト膜に形成する。
[0107] 次に、フォトレジスト膜をマスクとして、 N型のドーパント不純物を半導体基板 20内 に導入する。これにより、フローティングゲート 30aの両側の半導体基板 20内、及び、 セレクトゲート 30bの両側の半導体基板 20内に、不純物拡散層 36a〜36cが形成さ れる。この後、フォトレジスト膜を剥離する。
[0108] こうして、フローティングゲート 30aとコントロールゲート 34aとソース Zドレイン拡散 層 36a、 36bとを有するメモリセルトランジスタ MTが形成される。また、コントロールゲ ート 30bとソース Zドレイン拡散層 36b、 36cとを有する選択トランジスタ STが形成さ れる。
[0109] 次に、熱酸化法により、フローティングゲート 30aの側壁部分、コントロールゲート 34 bの側壁部分、セレクトゲート 30bの側壁部分及びポリシリコン膜 34bの側壁部分に、 シリコン酸化膜 82を形成する。
[0110] 次に、例えば CVD法により、膜厚 50nmのシリコン窒化膜 84を形成する。
[0111] 次に、ドライエッチングにより、シリコン窒化膜 84を異方性エッチングすることにより、 シリコン窒化膜より成るサイドウォール絶縁膜 84を形成する。この際、反射防止膜 80 がエッチング除去されることとなる。
[0112] 次に、フォトリソグラフィ技術を用い、高耐圧トランジスタが形成される領域 6と低電 圧トランジスタが形成される領域 8のポリシリコン膜 34をパターユングする。これにより 、ポリシリコン膜 34より成る高耐圧トランジスタのゲート電極 34cが形成される。また、 ポリシリコン 34より成る低電圧トランジスタのゲート電極 34dが形成される。
[0113] 次に、全面に、スピンコート法により、フォトレジスト膜（図示せず)を形成する。
[0114] 次に、フォトリソグラフィ技術を用い、高耐圧 Nチャネルトランジスタが形成される領 域 6Nを露出する開口部（図示せず)をフォトレジスト膜に形成する。
[0115] 次に、フォトレジスト膜をマスクとして、 N型のドーパント不純物を半導体基板 20内 に導入する。これにより、高而圧 Nチャネルトランジスタのゲート電極 34cの両側の半 導体基板 20内に、 N型の低濃度拡散層 86が形成される。この後、フォトレジスト膜を 剥離する。
[0116] 次に、全面に、スピンコート法により、フォトレジスト膜（図示せず)を形成する。
[0117] 次に、フォトリソグラフィ技術を用い、高耐圧 Pチャネルトランジスタが形成される領 域 6Pを露出する開口部（図示せず)をフォトレジスト膜に形成する。
[0118] 次に、フォトレジスト膜をマスクとして、 P型のドーパント不純物を半導体基板 20内に 導入する。これ〖こより、高耐圧 Pチャネルトランジスタのゲート電極 34cの両側の半導 体基板 20内に、 P型の低濃度拡散層 88が形成される。この後、フォトレジスト膜を剥 離する。
[0119] 次に、全面に、スピンコート法により、フォトレジスト膜（図示せず)を形成する。
[0120] 次に、フォトリソグラフィ技術を用い、低電圧 Nチャネルトランジスタが形成される領 域 8Nを露出する開口部（図示せず)をフォトレジスト膜に形成する。
[0121] 次に、フォトレジスト膜をマスクとして、 N型のドーパント不純物を半導体基板 20内 に導入する。これにより、低電圧 Nチャネルトランジスタのゲート電極 34dの両側の半 導体基板 20内に、 N型の低濃度拡散層 90が形成される。この後、フォトレジスト膜を 剥離する。
[0122] 次に、全面に、スピンコート法により、フォトレジスト膜（図示せず)を形成する。
[0123] 次に、フォトリソグラフィ技術を用い、低電圧 Pチャネルトランジスタが形成される領 域 8Pを露出する開口部（図示せず)をフォトレジスト膜に形成する。
[0124] 次に、フォトレジスト膜をマスクとして、 P型のドーパント不純物を半導体基板 20内に 導入する。これにより、低電圧 Pチャネルトランジスタのゲート電極 34dの両側の半導 体基板 20内に、 P型の低濃度拡散層 92が形成される。この後、フォトレジスト膜を剥 離する。
[0125] 次に、例えば CVD法により、膜厚 lOOnmのシリコン酸ィ匕膜 93を形成する。
[0126] 次に、ドライエッチングにより、シリコン酸ィ匕膜 93を異方性エッチングする。これによ り、フローティングゲート 30aとコントロールゲート 34aとを有する積層体の側壁部分に 、シリコン酸ィ匕膜より成るサイドウォール絶縁膜 93が形成される（図 15参照)。また、 セレクトゲート 30bとポリシリコン膜 34bとを有する積層体の側壁部分に、シリコン酸ィ匕 膜より成るサイドウォール絶縁膜 93が形成される。また、ゲート電極 34cの側壁部分 にシリコン酸ィ匕膜より成るサイドウォール絶縁膜 93が形成される。また、ゲート電極 34 dの側壁部分にシリコン酸ィ匕膜より成るサイドウォール絶縁膜 93が形成される。
[0127] 次に、全面に、スピンコート法により、フォトレジスト膜（図示せず)を形成する。
[0128] 次に、フォトリソグラフィ技術を用い、高耐圧 Nチャネルトランジスタが形成される領 域 6Nを露出する開口部（図示せず)をフォトレジスト膜に形成する。
[0129] 次に、フォトレジスト膜をマスクとして、 N型のドーパント不純物を半導体基板 20内 に導入する。これにより、高而圧 Nチャネルトランジスタのゲート電極 34cの両側の半 導体基板 20内に、 N型の高濃度拡散層 94が形成される。 N型の低濃度拡散層 86と N型の高濃度拡散層 94とにより、 LDD構造の N型のソース Zドレイン拡散層 96が形 成される。こうして、ゲート電極 34cとソース Zドレイン拡散層 96とを有する高耐圧 N チャネルトランジスタ 110Nが形成される。高而圧 Nチャネルトランジスタ 110Nは、高 電圧回路 (高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
[0130] 次に、全面に、スピンコート法により、フォトレジスト膜（図示せず)を形成する。
[0131] 次に、フォトリソグラフィ技術を用い、高耐圧 Ρチャネルトランジスタが形成される領 域 6Ρを露出する開口部（図示せず)をフォトレジスト膜に形成する。
[0132] 次に、フォトレジスト膜をマスクとして、 Ρ型のドーパント不純物を半導体基板 20内に 導入する。これ〖こより、高耐圧 Ρチャネルトランジスタのゲート電極 34cの両側の半導 体基板 20内に、 P型の高濃度拡散層 98が形成される。 P型の低濃度拡散層 88と P 型の高濃度拡散層 98とにより、 LDD構造の P型のソース Zドレイン拡散層 100が形 成される。こうして、ゲート電極 34cとソース Zドレイン拡散層 100とを有する高耐圧 P チャネルトランジスタ 110Pが形成される。高耐圧 Pチャネルトランジスタ 110Pは、高 電圧回路 (高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
[0133] 次に、全面に、スピンコート法により、フォトレジスト膜（図示せず)を形成する。
[0134] 次に、フォトリソグラフィ技術を用い、低電圧 Nチャネルトランジスタが形成される領 域 8Nを露出する開口部（図示せず)をフォトレジスト膜に形成する。
[0135] 次に、フォトレジスト膜をマスクとして、 N型のドーパント不純物を半導体基板 20内 に導入する。これにより、低電圧 Nチャネルトランジスタのゲート電極 34dの両側の半 導体基板 20内に、 N型の高濃度拡散層 102が形成される。 N型の低濃度拡散層 90 と N型の高濃度拡散層 102とにより、 LDD構造の N型のソース Zドレイン拡散層 104 が形成される。こうして、ゲート電極 34dとソース Zドレイン拡散層 104とを有する低電 圧 Nチャネルトランジスタ 112Nが形成される。低電圧 Nチャネルトランジスタ 112Nは 、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
[0136] 次に、全面に、スピンコート法により、フォトレジスト膜（図示せず)を形成する。
[0137] 次に、フォトリソグラフィ技術を用い、低電圧 Pチャネルトランジスタが形成される領 域 8Pを露出する開口部（図示せず)をフォトレジスト膜に形成する。
[0138] 次に、フォトレジスト膜をマスクとして、 P型のドーパント不純物を半導体基板 20内に 導入する。これにより、低電圧 Pチャネルトランジスタのゲート電極 34dの両側の半導 体基板 20内に、 P型の高濃度拡散層 106が形成される。 P型の低濃度拡散層 92と P 型の高濃度拡散層 106とにより、 LDD構造の P型のソース Zドレイン拡散層 108が 形成される。こうして、ゲート電極 34dとソース Zドレイン拡散層 108とを有する低電圧 Pチャネルトランジスタ 112Pが形成される。低電圧 Pチャネルトランジスタ 112Pは、 低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
[0139] 次に、例えばスパッタリング法により、全面に、膜厚 10nmのコバルト膜を形成する。
[0140] 次に、熱処理を行うことにより、半導体基板 20の表面のシリコン原子とコバルト膜中 のコバルト原子とを反応させる。また、コントロールゲート 34cの表面のシリコン原子と コバルト膜中のコノ レト原子とを反応させる。また、ポリシリコン膜 34dの表面のシリコ ン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極 34c、 34dの 表面のシリコン原子とコバルト膜中のコノ レト原子とを反応させる。こうして、ソース Z ドレイン拡散層 36a、 36c上にコバルトシリサイド膜 38a、 38bが形成される（図 16参 照)。また、コントロールゲート 34a上にコバルトシリサイド膜 38cが形成される。また、 ポリシリコン膜 34b上にコバルトシリサイド膜 38dが形成される。また、ソース/ドレイン 拡散層 96、 100、 104、 108上にコバルトシリサイド膜 38eが形成される。また、ゲート 電極 34c、 34d上にコバルトシリサイド膜 38fが形成される。
[0141] 次に、未反応のコバルト膜をエッチング除去する。
[0142] 選択トランジスタ STのドレイン拡散層 36c上に形成されたコバルトシリサイド膜 38b は、ドレイン電極として機能する。
[0143] メモリセルトランジスタ MTのソース拡散層 36a上に形成されたコバルトシリサイド膜
38aは、ソース電極として機能する。
[0144] 高耐圧トランジスタ 110N、 110Pのソース Zドレイン拡散層 96、 100上に形成され たコバルトシリサイド膜 38eは、ソース/ドレイン電極として機能する。
[0145] 低電圧トランジスタ 112N、 112Pのソース Zドレイン拡散層 104、 108上に形成さ れたコノ レトシリサイド膜 38eは、ソース/ドレイン電極として機能する。
[0146] 次に、図 17及び図 18に示すように、全面に、例えば CVD法により、膜厚 lOOnmの シリコン窒化膜 114を形成する。シリコン窒化膜 114は、エッチングストッパとして機能 するものである。
[0147] 次に、全面に、 CVD法により、膜厚 1. 6 /z mのシリコン酸ィ匕膜 116を形成する。こう して、シリコン窒化膜 114とシリコン酸ィ匕膜 116とから成る層間絶縁膜 40が形成され る。
[0148] 次に、 CMP法により、層間絶縁膜 40の表面を平坦ィ匕する。
[0149] 次に、フォトリソグラフィ技術を用い、ソース Zドレイン電極 38a、 38bに達するコンタ タトホール 42、ソース Zドレイン拡散層 38eに達するコンタクトホール 42、及び、コバ ルトシリサイド膜 38fに達するコンタクトホール 42を形成する（図 19、図 20参照)。
[0150] 次に、全面に、スパッタリング法により、 Ti膜と TiN膜とから成るノ リア層（図示せず） を全面に形成する。
[0151] 次に、全面に、例えば CVD法により、膜厚 300nmのタングステン膜 44を形成する [0152] 次に、 CMP法により、層間絶縁膜 40の表面が露出するまでタングステン膜 44及び ノ リア膜を研磨する。こうして、コンタクトホール 42内に、例えばタングステンより成る 導体プラグ 44が埋め込まれる。
[0153] 次に、例えばスパッタリング法により、導体プラグ 44が埋め込まれた層間絶縁膜 40 上に、 Ti膜、 TiN膜、 A1膜、 Ti膜及び TiN膜を順次積層して成る積層膜 46を形成す る。
[0154] 次に、フォトリソグラフィ技術を用い、積層膜 46をパターユングする。これにより、積 層膜より成る配線 (第 1金属配線層） 46が形成される。
[0155] 次に、図 21及び図 22に示すように、例えば高密度プラズマ CVD法により、膜厚 70
Onmのシリコン酸ィ匕膜 118を形成する。
[0156] 次に、 TEOSCVD法により、シリコン酸化膜 120を形成する。シリコン酸化膜 118と シリコン酸ィ匕膜 120とにより層間絶縁膜 48が形成される。
[0157] 次に、フォトリソグラフィ技術を用い、配線 46に達するコンタクトホール 50を層間絶 縁膜 48に形成する。
[0158] 次に、全面に、スパッタリング法により、 Ti膜と TiN膜とから成るノ リア層（図示せず） を全面に形成する。
[0159] 次に、全面に、例えば CVD法により、膜厚 300nmのタングステン膜 52を形成する
[0160] 次に、 CMP法により、層間絶縁膜 48の表面が露出するまでタングステン膜 52及び ノ リア膜を研磨する。こうして、コンタクトホール 50内に、例えばタングステンより成る 導体プラグ 52が埋め込まれる。
[0161] 次に、例えばスパッタリング法により、導体プラグ 52が埋め込まれた層間絶縁膜 48 上に、 Ti膜、 TiN膜、 A1膜、 Ti膜及び TiN膜を順次積層して成る積層膜 54を形成す る。
[0162] 次に、フォトリソグラフィ技術を用い、積層膜 54をパターユングする。これにより、積 層膜より成る配線 (第 2金属配線層） 54が形成される。
[0163] 次に、例えば高密度プラズマ CVD法により、シリコン酸ィ匕膜 122を形成する。
[0164] 次に、 TEOSCVD法により、シリコン酸化膜 124を形成する。シリコン酸化膜 122と シリコン酸ィ匕膜 124とにより層間絶縁膜 56が形成される。
[0165] 次に、フォトリソグラフィ技術を用い、配線 54に達するコンタクトホール 58を層間絶 縁膜 56に形成する。
[0166] 次に、全面に、スパッタリング法により、 Ti膜と TiN膜とから成るノ リア層（図示せず） を全面に形成する。
[0167] 次に、全面に、例えば CVD法により、膜厚 300nmのタングステン膜 60を形成する
[0168] 次に、 CMP法により、層間絶縁膜 56の表面が露出するまでタングステン膜 60及び ノ リア膜を研磨する。こうして、コンタクトホール 58内に、例えばタングステンより成る 導体プラグ 60 (図 22参照）が埋め込まれる。
[0169] 次に、例えばスパッタリング法により、導体プラグ 60が埋め込まれた層間絶縁膜 56 上に、積層膜 62を形成する。
[0170] 次に、フォトリソグラフィ技術を用い、積層膜 62をパターユングする。これにより、積 層膜より成る配線 (第 3金属配線層） 62が形成される。
[0171] 次に、例えば高密度プラズマ CVD法により、シリコン酸ィ匕膜 126を形成する。
[0172] 次に、 TEOSCVD法により、シリコン酸化膜 128を形成する。シリコン酸化膜 126と シリコン酸ィ匕膜 128とにより層間絶縁膜 130が形成される。
[0173] 次に、フォトリソグラフィ技術を用い、配線 62に達するコンタクトホール 132を層間絶 縁膜 130に形成する。
[0174] 次に、全面に、スパッタリング法により、 Ti膜と TiN膜とから成るノ リア層（図示せず） を全面に形成する。
[0175] 次に、全面に、例えば CVD法により、膜厚 300nmのタングステン膜 134を形成す る。
[0176] 次に、 CMP法により、層間絶縁膜 130の表面が露出するまでタングステン膜 134 及びバリア膜を研磨する。こうして、コンタクトホール 132内に、例えばタングステンよ り成る導体プラグ（図示せず） 134が埋め込まれる。
[0177] 次に、例えばスパッタリング法により、導体プラグ 134が埋め込まれた層間絶縁膜 1 30上に、積層膜 136を形成する。 [0178] 次に、フォトリソグラフィ技術を用い、積層膜 136をパターユングする。これにより、積 層膜より成る配線 (第 4金属配線層） 136が形成される。
[0179] 次に、例えば高密度プラズマ CVD法により、シリコン酸ィ匕膜 138を形成する。
[0180] 次に、 TEOSCVD法により、シリコン酸化膜 140を形成する。シリコン酸化膜 138と シリコン酸ィ匕膜 140とにより層間絶縁膜 142が形成される。
[0181] 次に、フォトリソグラフィ技術を用い、配線 136に達するコンタクトホール 143を層間 絶縁膜 142に形成する。
[0182] 次に、全面に、スパッタリング法により、 Ti膜と TiN膜とから成るノリア層（図示せず） を全面に形成する。
[0183] 次に、全面に、例えば CVD法により、膜厚 300nmのタングステン膜 146を形成す る。
[0184] 次に、 CMP法により、層間絶縁膜 142の表面が露出するまでタングステン膜 146 及びバリア膜を研磨する。こうして、コンタクトホール 143内に、例えばタングステンよ り成る導体プラグ 144が埋め込まれる。
[0185] 次に、例えばスパッタリング法により、導体プラグ 144が埋め込まれた層間絶縁膜 1 42上に、積層膜 145を形成する。
[0186] 次に、フォトリソグラフィ技術を用い、積層膜 145をパターユングする。これにより、積 層膜より成る配線 (第 5金属配線層） 145が形成される。
[0187] 次に、例えば高密度プラズマ CVD法により、シリコン酸ィ匕膜 146を形成する。
[0188] 次に、プラズマ CVD法により、膜厚 1 μ mのシリコン窒化膜 148を形成する。
[0189] こうして本実施形態による不揮発性半導体記憶装置が製造される。
[0190] [第 2実施形態]
本発明の第 2実施形態による不揮発性半導体記憶装置の書き込み方法を図 23乃 至図 25を用いて説明する。図 23は、本実施形態による不揮発性半導体記憶装置の 一部を示す回路図である。図 24は、本実施形態による不揮発性半導体記憶装置の 読み出し方法、書き込み方法及び消去方法を示す図である。図 24において括弧内 は非選択線の電位を示している。また、図 24において Fはフローティングを示してい る。図 25は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタ ィムチャートである。図 1乃至図 22に示す第 1実施形態による不揮発性半導体記憶 装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
[0191] 本実施形態による不揮発性半導体記憶装置の構成は、図 1を用いて上述した第 1 実施形態による不揮発性半導体記憶装置の構成と同様である。
[0192] 本実施形態による不揮発性半導体記憶装置の書き込み方法は、非選択のビット線 に電源電圧 V (第 1の電圧)を印加し、非選択の第 2のワード線の電位を OV (接地）
CC
とすることに主な特徴がある。
[0193] メモリセルトランジスタ MTに情報を書き込む際には、図 25に示すタイムチャートに 従い、各部の電位を図 23及び図 24に示すように設定する。なお、情報を書き込むベ きメモリセルトランジスタ MTは、図 23において実線の丸印で囲まれている。
[0194] まず、選択すべきメモリセル MCに接続されているビット線 BL の電位、即ち
(SELECT)
、選択列のビット線 BL の電位を OVとする。一方、選択されたビット線 BL
(SELECT) (SELEC 以外のビット線 BLの電位、即ち、非選択列のビット線 BLの電位を V (第 1の電位)
T) CC
とする。
[0195] 次に、選択すべきメモリセル MCに接続された第 2のワード線 WL2 の電位、
(SELECT) 即ち、選択行の第 2のワード線 WL2 の電位を、 V (第 1の電位）とする。一方
(SELECT) CC
、選択された第 2のワード線 WL2 以外の第 2のワード線 WL2の電位、即ち、
(SELECT)
非選択行の第 2のワード線 WL2の電位を、 OV (接地）とする。
[0196] 次に、選択すべきメモリセル MCに接続されている第 1のワード線 WL1 の電
(SELECT) 位、即ち、選択行の第 1のワード線 WL1 の電位を、例えば 9V (第 3の電位）と
(SELECT)
する。選択された第 1のワード線 WL1 の電位 (第 3の電位）は、後述する選択
(SELECT)
されたソース線 SL の電位 (第 2の電位)より高い電位とする。一方、選択され
(SELECT)
た第 1のワード線 WL1 以外の第 1のワード線 WL1の電位、即ち、非選択行の
(SELECT)
第 1のワード線 WL1の電位を、 OV又はフローティングとする。
[0197] 次に、選択すべきメモリセル MCに接続されているソース線 SL の電位、即ち
(SELECT)
、選択行のソース線 SL の電位を、例えば 5V (第 2の電位）とする。一方、選択
(SELECT)
されたソース線 SL 以外のソース線 SLの電位、即ち、非選択行のソース線 SL
(SELECT)
の電位を OV又はフローティングとする。なお、図 23において、選択行のソース線 SL に隣接する他の行のソース線 SLの電位が 5V (第 2の電位）となっているのは、
SELECT)
ソース線 SLが 2行毎に共通になっているためである。
[0198] なお、ゥエル 26の電位は常に OV (接地）とする。
[0199] 各部の電位を上記のように設定すると、メモリセルトランジスタ MTのソース拡散層 3 6aと選択トランジスタ STのドレイン拡散層 36cとの間に電子が流れ、メモリセルトラン ジスタ MTのフローティングゲート 30a内に電子が導入される。これにより、メモリセル トランジスタ MTのフローティングゲート 30aに電荷が蓄積され、メモリセルトランジスタ MTに情報が書き込まれることとなる。
[0200] なお、本実施形態による不揮発性半導体記憶装置の読み出し方法及び消去方法 は、第 1実施形態による不揮発性半導体記憶装置の読み出し方法及び消去方法と 同様であるので説明を省略する。
[0201] 本実施形態において、非選択のビット線 BLの電位を V とするのは、以下のような
CC
理由によるものである。即ち、非選択のビット線 BLの電位を第 1実施形態のようにフロ 一ティングにした場合には、選択された行と同じ行に存在している非選択のメモリセ ルトランジスタ MTに誤って情報が書き込まれる虞がある。例えば、図 23において符 号 Bで示されたメモリセルトランジスタ MTに、誤って情報が書き込まれる虞がある。本 実施形態では、非選択のビット線 BLの電位を V とするため、選択トランジスタ STの
CC
セレクトゲート 30bの電位と選択トランジスタ STのドレイン拡散層 36cの電位とが等し くなる。このため、本実施形態によれば、選択トランジスタ STを確実にオフ状態にす ることができる。従って、本実施形態によれば、選択された行と同じ行に存在している 非選択のメモリセルトランジスタ MTに誤って情報が書き込まれるのを防止することが できる。
[0202] また、本実施形態にぉ 、て、非選択の第 2のワード線 WL2の電位を OV (接地）とす るのは、以下のような理由によるものである。即ち、非選択の第 2のワード線 WL2の電 位を第 1実施形態のようにフローティングにした場合には、選択された行以外の行に 存在している非選択のメモリセルトランジスタ MTに誤って情報が書き込まれる虞があ る。例えば、図 23において符号 A、 Cで示されたメモリセルトランジスタ MTに、誤って 情報が書き込まれる虞がある。本実施形態では、非選択の第 2のワード線 WL2の電 位を OV (接地）とするため、選択トランジスタ STのセレクトゲート 30bの電位が選択ト ランジスタ STのドレイン拡散層 36cの電位より低くなる。このため、本実施形態によれ ば、選択トランジスタ STを確実にオフ状態にすることができる。従って、本実施形態 によれば、選択された行と異なる行に存在して 、る非選択のメモリセルトランジスタ M Tに誤って情報が書き込まれるのを防止することができる。
[0203] また、本実施形態において、各部の電位を図 25に示すタイムチャートに従って設 定するのは、第 1のワード線 WL1及びソース線 SLに電圧が印加される前に、非選択 のメモリセル MCの選択トランジスタ SLをオフ状態にするためである。
[0204] このように本実施形態によれば、非選択のビット線に電源電圧 V (第 1の電圧）を
CC
印加し、非選択の第 2のワード線の電位を OV (接地）とするため、非選択のメモリセル MCに誤って情報が書き込まれるのを防止することができる。
[0205] [第 3実施形態]
本発明の第 3実施形態による不揮発性半導体記憶装置の書き込み方法を図 26及 び図 27を用いて説明する。図 26は、本実施形態による不揮発性半導体記憶装置の 一部を示す回路図である。図 27は、本実施形態による不揮発性半導体記憶装置の 読み出し方法、書き込み方法及び消去方法を示す図である。図 27において括弧内 は非選択線の電位を示している。また、図 27において Fはフローティングを示してい る。図 27は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタ ィムチャートである。図 1乃至図 25に示す第 1又は第 2実施形態による不揮発性半導 体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔 にする。
[0206] 本実施形態による不揮発性半導体記憶装置の構成は、図 1を用いて上述した第 1 実施形態による不揮発性半導体記憶装置の構成と同様である。
[0207] 本実施形態による不揮発性半導体記憶装置の書き込み方法は、選択すべきメモリ セル MCに接続された第 2のワード線 WL2 の電位を、非選択のビット線 BLの
(SELECT)
電位である V より低い電位 V
CC ' とすることに主な特徴がある。
CC
[0208] メモリセルトランジスタ MTに情報を書き込む際には、図 25に示すタイムチャートに 従 、、各部の電位を図 26及び図 27に示すように設定する。 [0209] まず、選択すべきメモリセル MCに接続されているビット線 BL の電位を OVと
(SELECT)
する。一方、選択されたビット線 BL 以外のビット線 BLの電位を V (第 4の電
(SELECT) CC 位)とする。
[0210] 次に、選択すべきメモリセル MCに接続されているソース線 SL の電位を例
(SELECT)
えば 5V (第 2の電位）とする。一方、選択されたソース線 SL 以外のソース線 S
(SELECT)
Lの電位を 0V又はフローティングとする。なお、図 26において、選択行に隣接する行 のソース線 SLが 5V (第 2の電位）になっているのは、 2行毎にソース線 SLが共通に なっているためである。
[0211] 次に、選択すべきメモリセル MCに接続されている第 1のワード線 WL1 の電
(SELECT) 位を例えば 9V (第 3の電位）とする。選択された第 1のワード線 WL1 の電位 (
(SELECT) 第 3の電位）は、後述する選択されたソース線 SL の電位 (第 2の電位)より高
(SELECT)
い電位とする。一方、選択された第 1のワード線 WL1 以外の第 1のワード線 W
(SELECT)
1の電位を 0V又はフローティングとする。
[0212] また、選択すべきメモリセル MCに接続された第 2のワード線 WL2 の電位を
(SELECT)
、非選択のビット線 BLの電位 V (第 4の電位)より低い電位 V
CC CC ' (第 1の電位）とす る。換言すれば、非選択のビット線 BLの電位 V (第 4の電位）は、選択された第 2の
CC
ワード線 WL2 の電位 V ' (第 1の電位)より高く設定されている。選択された
(SELECT) CC
第 2のワード線 WL2 の電位 V
(SELECT) CC ' (第 1の電位）は、非選択のビット線 BLの電 位 V (第 4の電位)より例えば 0. 2〜0. 5V程度低い電位とする。一方、選択された
CC
第 2のワード線 WL2 以外の第 2のワード線 WL2の電位を OV (接地）とする。
(SELECT)
[0213] なお、ゥエル 26の電位は常に OV (接地）とする。
[0214] 本実施形態において、選択すべきメモリセル MCに接続された第 2のワード線 WL2 の電位 V ' (第 1の電位)を、非選択のビット線 BLの電位 V (第 4の電位）
(SELECT) CC CC
より低い電位とするのは、以下のような理由によるものである。即ち、非選択のビット線 BLの電位を第 1実施形態のようにフローティングにした場合には、選択された行と同 じ行に存在している非選択のメモリセルトランジスタ MTに誤って情報が書き込まれる 虞がある。例えば、図 26において符号 Bで示されたメモリセルトランジスタ MTに、誤 つて情報が書き込まれる虞がある。本実施形態では、選択された第 2のワード線 WL2 の電位 V ' (第 1の電位)を、非選択のビット線 BLの電位 V (第 4の電位）
(SELECT) CC CC
より低い電位とするため、選択トランジスタ STのセレクトゲート 30bの電位が選択トラ ンジスタ STのドレイン拡散層 36cの電位より低くなる。このため、本実施形態によれ ば、選択トランジスタ STをより確実にオフ状態にすることができる。従って、本実施形 態によれば、選択された行と同じ行に存在して 、る非選択のメモリセルトランジスタ M Tに誤って情報が書き込まれるのを、より確実に防止することができる。
[0215] このように、本実施形態によれば、選択すべきメモリセル MCに接続された第 2のヮ ード線 WL2 の電位を、非選択のビット線 BLの電位である V より低い電位 V
(SELECT) CC C
' とするため、選択された行と同じ行に存在している非選択のメモリセルトランジスタ
C
MTに誤って情報が書き込まれるのを、より確実に防止することができる。
[0216] [第 4実施形態]
本発明の第 4実施形態による不揮発性半導体記憶装置の書き込み方法を図 28乃 至図 30を用いて説明する。図 28は、本実施形態による不揮発性半導体記憶装置の 一部を示す回路図である。図 29は、本実施形態による不揮発性半導体記憶装置の 読み出し方法、書き込み方法及び消去方法を示す図である。図 29において括弧内 は非選択線の電位を示している。また、図 29において Fはフローティングを示してい る。図 30は、コントロールゲート電圧と閾値電圧との差と、メモリセルトランジスタのソ ース Zドレイン間電圧との関係を示すグラフである。図 1乃至図 27に示す第 1乃至第 3実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号 を付して説明を省略または簡潔にする。
[0217] 本実施形態による不揮発性半導体記憶装置の構成は、図 1を用いて上述した第 1 実施形態による不揮発性半導体記憶装置の構成と同様である。
[0218] 本実施形態による不揮発性半導体記憶装置の書き込み方法は、選択すべきメモリ セル MCに接続された第 1のワード線 WL1 の電位を徐々に上昇させながら、
(SELECT)
選択すべきメモリセル MCに接続されたソース線 に電圧をパルス状に印加す
(SELECT)
ることにより、選択されたメモリセル MCのメモリセルトランジスタ MTに情報を書き込む ことに主な特徴がある。
[0219] メモリセルトランジスタ MTに情報を書き込む際には、図 28に示すように、選択すベ きメモリセル MCに接続されているビット線 BL の電位を OVとする。一方、選択
(SELECT)
されたビット線 BL 以外のビット線 BLの電位を V (第 1の電位）とする。
(SELECT) CC
[0220] また、選択すべきメモリセル MCに接続されている第 2のワード線 WL2 の電
(SELECT) 位を V (第 1の電位)とする。一方、選択された第 2のワード線 WL2 以外の第
CC (SELECT)
2のワード線 WL2の電位を 0V (接地）とする。
[0221] また、選択すべきメモリセル MCに接続されている第 1のワード線 WL1 に、
(SELECT) 図 29に示すように、徐々に上昇する第 1の電圧 V を印加する。一方、選択された step
第 1のワード線 WL1 以外の第 1のワード線 WL1の電位を 0V又はフローテイン
(SELECT)
グとする。
[0222] また、選択すべきメモリセル MCに接続されているソース線 SL 〖こ、図 29に示
(SELECT)
すようにパルス状に第 2の電圧を印加する。ソース線 SL に印加するパルス状
(SELECT)
の第 2の電圧は、例えば 5Vとする。一方、選択されたソース線 SL 以外のソー
(SELECT) ス線 SLの電位を 0V又はフローティングとする。
[0223] なお、ゥエル 26の電位は常に 0V (接地）とする。
[0224] 本実施形態において、選択行の第 1のワード線 WL1 に印加する第 1の電圧
(SELECT)
V を徐々に上昇させながら、選択列のソース線 SL に電圧をパルス状に印 step (SELECT)
加するのは、以下のような理由によるものである。即ち、メモリセルトランジスタ MTの コントロールゲート 34bに高電圧を印加した場合には、メモリセルトランジスタ MTのソ ース Zドレイン間における電気抵抗が小さくなる。そうすると、メモリセルトランジスタ M Tのソース Zドレイン間の電気抵抗力 選択トランジスタ STのソース Zドレイン間の電 気抵抗と比較して小さくなる。そうすると、選択トランジスタのソース Zドレイン間に大 きい横方向電界が印加される一方、メモリセルトランジスタ MTのソース Zドレイン間 には十分な横方向電界が印加されないこととなる。メモリセルトランジスタ MTのソー ス Zドレイン間に十分な横方向電界が印加されないと、メモリセルトランジスタ MTの ソース Zドレイン間において電子が加速されず、書き込み速度が遅くなつてしまう。本 実施形態では、書き込みの初期の段階では、選択行の第 1のワード線 WL1
(SELECT) に比較的低 、電圧を印加するため、メモリセルトランジスタ MTのソース Zドレイン間 の電気抵抗が過度に高くなつてしまうことはない。そして、選択列のソース線 SL
(SELEC に電圧をパルス状に印加すると、メモリセルトランジスタ MTのフローティングゲート τ)
30aに電荷が注入される。この後、選択行の第 1のワード線 WL1 の電圧を徐
(SELECT)
々に上昇させながら、選択列のソース線 SL に電圧をパルス状に印加すると、
(SELECT)
メモリセルトランジスタ MTのフローティングゲート 30aに電荷が徐々に注入されて!、く 。選択行の第 1のワード線 WL1 に印加される第 1の電圧 V は徐々に上昇し
(SELECT) step
ていくが、フローティングゲート 30aに蓄積される電荷も徐々に増加していくため、メモ リセルトランジスタ MTのソース Zドレイン間における電気抵抗が過度に大きくなつて しまうことはない。このため、本実施形態によれば、メモリセルトランジスタ MTに情報 を書き込む際の書き込み速度を高速ィ匕することができる。
本実施形態による不揮発性半導体記憶装置では、ホットキャリアを発生させ、発生 したホットキャリアをメモリセルトランジスタ MTのフローティングゲート 30aに注入する ことにより、メモリセルトランジスタ MTに情報が書き込まれる。ホットキャリアを利用して 書き込みを行うためには、トンネル絶縁膜 28aの障壁の高さ、即ち、 3. 2Vを超えるェ ネルギ一が必要であり、メモリセルトランジスタ MTのソース Zドレイン間の電位差によ つてホットキャリアを、このエネルギー以上に加速する必要がある。図 30は、コント口 ールゲート電圧と閾値電圧との差と、メモリセルトランジスタのソース/ドレイン間電圧 との関係を示すグラフである。なお、図 30は、シミュレーションにより求めたものである 。シミュレーションを行う際の条件は、選択トランジスタ STのセレクトゲート 30bに印加 する電圧を 1. 5Vとし、ソース線に印加する電圧を 5Vとした。図 30から分力るように、 メモリセルトランジスタ MTのコントロールゲート 34aの電圧とメモリセルトランジスタ M Tの閾値電圧との差が 2. 5V以下の場合には、メモリセルトランジスタ MTのソース/ ドレイン間の電圧は 3. 2V以上となる。一方、メモリセルトランジスタ MTのチャネルに 大きい電流を流し、書き込み速度を速くする観点からは、メモリセルトランジスタ MT の閾値電圧に対してメモリセルトランジスタ MTのコントロールゲート 34aの電圧をでき るだけ高く設定することが望ましい。従って、メモリセルトランジスタ MTのコントロール ゲート 34aの電圧カ モリセルトランジスタ MTの閾値電圧に対して常に 2. 5V高くな るように、メモリセルトランジスタ MTのコントロールゲート 34aに印加する第 1の電圧 V を徐々に上昇させることが望ましい。換言すれば、メモリセルトランジスタ MTのコ step ントロールゲート 34aの電圧力メモリセルトランジスタ MTの閾値電圧に対して常に 2. 5V高くなるように、選択行の第 1のワード線 WL1 に印加する第 1の電圧 V
(SELECT) step を徐々に上昇させることが望ましい。
[0226] なお、ここでは、選択行の第 1のワード線 WL1 に印加する電圧力メモリセル
(SELECT)
トランジスタ MTの閾値電圧に対して常に 2. 5V高くなるように、選択行の第 1のヮー ド線 WL1 に印加する第 1の電圧 V を徐々に上昇させる場合を例に説明し
(SELECT) step
た力 選択行の第 1のワード線 WL1 に印加する第 1の電圧 V とメモリセルト
(SELECT) step
ランジスタ MTの閾値電圧との差はこれに限定されるものではない。選択行の第 1の ワード線 WL1 に印加する第 1の電圧 V 力メモリセルトランジスタ MTの閾値
(SELECT) step
電圧に対して 2〜3V高くなるように、選択行の第 1のワード線 WL1 に印加す
(SELECT) る第 1の電圧 V を徐々に上昇させてもよい。
step
[0227] [第 5実施形態]
本発明の第 5実施形態による不揮発性半導体記憶装置並びにその読み出し方法 、書き込み方法及び消去方法を図 31及び図 32を用いて説明する。図 31は、本実施 形態による不揮発性半導体記憶装置を示す回路図である。図 1乃至図 30に示す第 1乃至第 4実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同 一の符号を付して説明を省略または簡潔にする。
[0228] (不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図 31を用いて説明す る。
[0229] 本実施形態による不揮発性半導体記憶装置は、ビット線 BLが第 1の保護トランジス タ 150を介して列デコーダ 12に接続されており、第 2のワード線 WL2が第 2の保護ト ランジスタ 152を介して第 2の行デコーダ 16に接続されており、メモリセルアレイ 10に 書き込まれた情報を消去する際に、列デコーダ 12がビット線 BLから電気的に分離さ れ、第 2の行デコーダ 16が第 2のワード線 WL2から電気的に分離されることに主な特 徴がある。
[0230] 図 31に示すように、各々のビット線 BLは、第 1の保護トランジスタ 150を介して行デ コーダ 12に接続されている。換言すれば、第 1の保護トランジスタ 150のソース/ドレ インの一方がビット線 BLに接続されており、第 1の保護トランジスタ 150のソース/ド レインの他方が列デコーダ 12に接続されて!、る。
[0231] 各々の第 1の保護トランジスタ 150のゲートは、第 1の制御線 CL1を介して制御回 路 154に接続されている。各々の第 1の保護トランジスタ 150は、制御回路 154により 制御される。
[0232] 第 1の保護トランジスタ 150のゲート絶縁膜 (図示せず)の膜厚は、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定されている。第 1の保護トランジスタ 150の ゲート絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比 較的厚く設定しているのは、第 1の保護トランジスタ 150の耐圧を十分に確保するた めである。
[0233] なお、ここでは、第 1の保護トランジスタ 150のゲート絶縁膜 (図示せず)の膜厚を選 択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが 、第 1の保護トランジスタ 150のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶 縁膜の膜厚と等しく設定してもよい。第 1の保護トランジスタ 150のゲート絶縁膜の膜 厚は、使用電圧に応じて適宜設定することができる。
[0234] また、各々の第 2のワード線 WL2は、第 2の保護トランジスタ 152を介して第 2の行 デコーダ 16に接続されている。換言すれば、第 2の保護トランジスタ 152のソース Z ドレインの一方が第 2のワード線 WL2に接続されており、第 2の保護トランジスタ 152 のソース Zドレインの他方が第 2の行デコーダ 16に接続されている。
[0235] 各々の第 2の保護トランジスタ 152のゲートは、第 2の制御線 CL2を介して制御回 路 154に接続されている。各々の第 2の保護トランジスタ 152は、制御回路 154により 制御される。
[0236] 第 2の保護トランジスタ 152のゲート絶縁膜 (図示せず)の膜厚は、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定されている。第 2の保護トランジスタ 152の ゲート絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比 較的厚く設定しているのは、第 2の保護トランジスタ 152の耐圧を十分に確保するた めである。
[0237] なお、ここでは、第 2の保護トランジスタ 152のゲート絶縁膜 (図示せず)の膜厚を選 択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが 、第 2の保護トランジスタ 152のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶 縁膜の膜厚と等しく設定してもよい。第 2の保護トランジスタ 152のゲート絶縁膜の膜 厚は、使用電圧に応じて適宜設定することができる。
[0238] こうして本実施形態による不揮発性半導体記憶装置が構成されて!ヽる。
[0239] (不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作について図 32を用いて 説明する。図 32は、本実施形態による不揮発性半導体記憶装置の読み出し方法、 書き込み方法及び消去方法を示す図である。図 32において括弧内は非選択線の電 位を示している。また、図 32において Fはフローティングを示している。
[0240] (読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図 32を用い て説明する。
[0241] 本実施形態では、メモリセルトランジスタ MTに書き込まれた情報を読み出す際に は、第 1の制御線 CL1の電位を 5Vとし、第 2の制御線 CL2の電位を 5Vとする。即ち 、本実施形態では、メモリセルトランジスタ MTに書き込まれた情報を読み出す際に は、第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152をオン状態とする。ま た、ビット線 BLの電位、ソース線 SLの電位、第 1のワード線 WL1の電位、第 2のヮー ド線 WL2の電位、及び、ゥエル 26の電位は、第 1実施形態による不揮発性半導体記 憶装置の読み出し方法における各部の電位と同様とする。
[0242] 第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152がオン状態となっている ため、ビット線 BLは第 1実施形態による不揮発性半導体記憶装置と同様に列デコー ダ 12に電気的に接続されており、第 2のワード線 WL2は第 1実施形態による不揮発 性半導体記憶装置と同様に第 2の行デコーダ 16に電気的に接続されて!、る。このた め、本実施形態による不揮発性半導体記憶装置は、第 1実施形態による不揮発性半 導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタ MTに書き込まれ た情報を読み出すことができる。
[0243] (書き込み方法） 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図 32 を用いて説明する。
[0244] 本実施形態では、メモリセルトランジスタ MTに情報を書き込む際には、第 1の制御 線 CL1の電位を 5Vとし、第 2の制御線 CL2の電位を 5Vとする。即ち、本実施形態で は、メモリセルトランジスタ MTに情報を書き込む際には、第 1の保護トランジスタ 150 及び第 2の保護トランジスタ 152をオン状態とする。また、ビット線 BLの電位、ソース 線 SLの電位、第 1のワード線 WL1の電位、第 2のワード線 WL2の電位、及び、ゥェ ル 26の電位は、第 2実施形態による不揮発性半導体記憶装置の書き込み方法にお ける各部の電位と同様とする。
[0245] 第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152がオン状態となっている ため、ビット線 BLは第 2実施形態による不揮発性半導体記憶装置と同様に列デコー ダ 12に電気的に接続されており、第 2のワード線 WL2は第 2実施形態による不揮発 性半導体記憶装置と同様に第 2の行デコーダ 16に電気的に接続されて!、る。このた め、本実施形態による不揮発性半導体記憶装置は、第 2実施形態による不揮発性半 導体記憶装置の書き込み方法と同様にして、メモリセルトランジスタ MTに情報を書き 込むことができる。
[0246] (消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法について図 32を用 いて説明する。
[0247] メモリセルアレイ 10に書き込まれた情報を消去する際には、第 1の制御線 CL1の電 位を OVとし、第 2の制御線 CL2の電位を OVとする。即ち、本実施形態では、メモリセ ルトランジスタ MTに書き込まれた情報を消去する際には、第 1の保護トランジスタ 15 0及び第 2の保護トランジスタ 152をオフ状態とする。また、ビット線 BLの電位、ソース 線 SLの電位、第 1のワード線 WL1の電位、第 2のワード線 WL2の電位、及び、ゥェ ル 26の電位は、第 1実施形態による不揮発性半導体記憶装置の消去方法における 各部の電位と同様とする。
[0248] メモリセルアレイ 10に書き込まれた情報を消去する際には、第 1のワード線 WL1と ゥエル 26に高電圧が印加される。列デコーダ 12及び第 2の行デコーダ 16は低電圧 回路により構成されて 、るため、列デコーダ 12や第 2の行デコーダ 16力 Sメモリセルァ レイ 10に電気的に接続された状態でメモリセルアレイ 10の情報を消去した場合には 、列デコーダ 12や第 2の行デコーダ 16が破壊されてしまう虞がある。本実施形態で は、メモリセルアレイ 10に書き込まれた情報を消去する際に、第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152をオフ状態とするため、ビット線 BLが列デコーダ 12から電気的に分離され、第 2のワード線 WL2が第 2の行デコーダ 16から電気的に 分離される。即ち、本実施形態では、メモリセルアレイ 10に書き込まれた情報を消去 する際に、低電圧回路より成る列デコーダ 12及び第 2の行デコーダ 16が、メモリセル アレイ 10力も電気的に分離される。このため、本実施形態によれば、メモリセルアレイ 10に書き込まれた情報を消去する際に、耐圧の低い列デコーダ 12及び第 2の行デ コーダ 16が破壊されるのを防止することができる。
[0249] このように本実施形態によれば、ビット線 BLが第 1の保護トランジスタ 150を介して 列デコーダ 12に接続されており、第 2のワード線 WL2が第 2の保護トランジスタ 152 を介して第 2の行デコーダ 16に接続されており、メモリセルアレイ 10に書き込まれた 情報を消去する際に、列デコーダ 12がビット線 BLから電気的に分離され、第 2の行 デコーダ 16が第 2のワード線 WL2から電気的に分離される。このため、このため、本 実施形態によれば、メモリセルアレイ 10に書き込まれた情報を消去する際に、耐圧の 低い列デコーダ 12及び第 2の行デコーダ 16が破壊されるのを防止することができる
[0250] [第 6実施形態]
本発明の第 6実施形態による不揮発性半導体記憶装置並びにその読み出し方法 、書き込み方法及び消去方法を図 33及び図 34を用いて説明する。図 33は、本実施 形態による不揮発性半導体記憶装置を示す回路図である。図 1乃至図 32に示す第 1乃至第 5実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同 一の符号を付して説明を省略または簡潔にする。
[0251] (不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図 33を用いて説明す る。 [0252] 本実施形態による不揮発性半導体記憶装置は、第 2のワード線 WL2が第 2の行デ コーダ 16のみならず、高電圧回路より成る第 4の行デコーダにも接続されており、メ モリセルトランジスタ MTに情報を書き込む際に、第 2の行デコーダ 16が第 2のワード 線 WL2から電気的に分離され、第 4の行デコーダ 156により第 2のワード線 WL2に 電圧が印加されることに主な特徴がある。
[0253] 図 33に示すように、各々のビット線 BLは、第 1の保護トランジスタ 150を介して行デ コーダ 12に接続されている。換言すれば、第 1の保護トランジスタ 150のソース/ドレ インの一方がビット線 BLに接続されており、第 1の保護トランジスタ 150のソース/ド レインの他方が列デコーダ 12に接続されて!、る。
[0254] 各々の第 1の保護トランジスタ 150のゲートは、第 1の制御線 CL1を介して制御回 路 154に接続されている。各々の第 1の保護トランジスタ 150は、制御回路 154により 制御される。
[0255] 第 1の保護トランジスタ 150のゲート絶縁膜 (図示せず)の膜厚は、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定されている。第 1の保護トランジスタ 150の ゲート絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比 較的厚く設定しているのは、第 1の保護トランジスタ 150の耐圧を十分に確保するた めである。
[0256] なお、ここでは、第 1の保護トランジスタ 150のゲート絶縁膜 (図示せず)の膜厚を選 択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが 、第 1の保護トランジスタ 150のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶 縁膜の膜厚と等しく設定してもよい。第 1の保護トランジスタ 150のゲート絶縁膜の膜 厚は、使用電圧に応じて適宜設定することができる。
[0257] また、各々の第 2のワード線 WL2は、第 2の保護トランジスタ 152を介して第 2の行 デコーダ 16に接続されている。換言すれば、第 2の保護トランジスタ 152のソース Z ドレインの一方が第 2のワード線 WL2に接続されており、第 2の保護トランジスタ 152 のソース Zドレインの他方が第 2の行デコーダ 16に接続されている。
[0258] 各々の第 2の保護トランジスタ 152のゲートは、第 2の制御線 CL2を介して制御回 路 154に接続されている。各々の第 2の保護トランジスタ 152は、制御回路 154により 制御される。
[0259] 第 2の保護トランジスタ 152のゲート絶縁膜 (図示せず)の膜厚は、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定されている。第 1の保護トランジスタ 152の ゲート絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比 較的厚く設定しているのは、第 1の保護トランジスタ 152の耐圧を十分に確保するた めである。
[0260] なお、ここでは、第 2の保護トランジスタ 152のゲート絶縁膜 (図示せず)の膜厚を選 択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが 、第 2の保護トランジスタ 152のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶 縁膜の膜厚と等しく設定してもよい。第 2の保護トランジスタ 152のゲート絶縁膜の膜 厚は、使用電圧に応じて適宜設定することができる。
[0261] また、各々の第 2のワード線 WL2は、第 4の行デコーダ 156に更に接続されている 第 4の行デコーダ 156は、複数の第 2のワード線 WL2の電位を制御するためのもの である。第 4の行デコーダ 156は、高電圧回路 (高耐圧回路）により構成されている。 本実施形態において第 4の行デコーダ 156に高電圧回路を用いているのは、メモリ セルトランジスタ MTに情報を書き込む際に、第 2のワード線 WL2に高電圧を印加す るためである。
[0262] こうして本実施形態による不揮発性半導体記憶装置が構成されて!ヽる。
[0263] (不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作について図 34を用いて 説明する。図 34は、本実施形態による不揮発性半導体記憶装置の読み出し方法、 書き込み方法及び消去方法を示す図である。図 34にお ヽて括弧内は非選択線の電 位を示している。また、図 34において Fはフローティングを示している。
[0264] (読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図 34を用い て説明する。
[0265] 本実施形態では、メモリセルトランジスタ MTに書き込まれた情報を読み出す際に は、第 1の制御線 CL1の電位を 5Vとし、第 2の制御線 CL2の電位を 5Vとする。即ち 、本実施形態では、メモリセルトランジスタ MTに書き込まれた情報を読み出す際に は、第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152をオン状態とする。ま た、ビット線 BLの電位、ソース線 SLの電位、第 1のワード線 WL1の電位、第 2のヮー ド線 WL2の電位、及び、ゥエル 26の電位は、第 1実施形態による不揮発性半導体記 憶装置の読み出し方法における各部の電位と同様とする。
[0266] 第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152がオン状態となっている ため、ビット線 BLは第 1実施形態による不揮発性半導体記憶装置と同様に列デコー ダ 12に電気的に接続されており、第 2のワード線 WL2は第 1実施形態による不揮発 性半導体記憶装置と同様に第 2の行デコーダ 16に電気的に接続されて!、る。このた め、本実施形態による不揮発性半導体記憶装置は、第 1実施形態による不揮発性半 導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタ MTに書き込まれ た情報を読み出すことができる。
[0267] (書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図 34を用い て説明する。
[0268] メモリセルトランジスタ MTに情報を書き込む際には、各部の電位を以下のように設 定する。即ち、選択すべきメモリセル MCに接続されているビット線 BLの電位を OVと する。一方、選択されたビット線 BL以外のビット線 BLの電位をフローティングとする。 また、選択すべきメモリセル MCに接続されているソース線 SLの電位を例えば 5V (第 2の電位）とする。一方、選択されたソース線 SL以外のソース線 SLの電位を OV又は フローティングとする。また、選択すべきメモリセル MCに接続されている第 1のワード 線 WL1の電位を例えば 9V (第 3の電位）とする。選択された第 1のワード線 WL1の 電位 (第 3の電位）は、選択されたソース線 SLの電位 (第 2の電位)より高い電位とす る。一方、選択された第 1のワード線 WL1以外の第 1のワード線 W1の電位を OV又は フローティングとする。また、選択すべきメモリセル MCに接続された第 2のワード線 W L2の電位を例えば 4V (第 1の電位）とする。一方、選択された第 2のワード線 WL2以 外の第 2のワード線 WL2の電位を OV (接地）とする。第 1の制御線 CL1の電位を例 えば 5Vとする。第 2の制御線 CL2の電位を例えば 5Vとする。即ち、本実施形態では 、メモリセルトランジスタ MTに情報を書き込む際には、第 1の保護トランジスタ 150を オン状態とし、第 2の保護トランジスタ 152をオフ状態とする。ゥエル 26の電位はいず れち OVとする。
[0269] 本実施形態では、高電圧回路より成る第 4の行デコーダ 156を用いて第 2のワード 線 WL2に電圧を印加するため、選択トランジスタ STのセレクトゲート 30bに比較的高 い電圧を印加することができる。このため、本実施形態によれば、選択トランジスタ ST のチャネルに流れる電流を増加させることができ、書き込み速度を速くすることができ る。一方、メモリセルトランジスタ MTに情報を書き込む際には、第 2の保護トランジス タ 152をオフ状態とするため、低電圧回路より成る第 2の行デコーダ 16が第 2のヮー ド線 WL2から電気的に分離される。このため、本実施形態によれば、メモリセルトラン ジスタ MTに情報を書き込む際に、低電圧回路より成る第 2の行デコーダ 16が破壊さ れるのを防止することができる。
[0270] (消去方法）
まず、本実施形態による不揮発性半導体記憶装置の消去方法を図 34を用いて説 明する。
[0271] 本実施形態では、メモリセルアレイ 10に書き込まれた情報を消去する際には、各部 の電位を、第 5実施形態による不揮発性半導体記憶装置の消去方法における各部 の電位と同様とする。
[0272] このため、本実施形態による不揮発性半導体記憶装置は、第 5実施形態による不 揮発性半導体記憶装置の消去方法と同様にして、メモリセルトランジスタ MTに書き 込まれた情報を消去することができる。
[0273] このように、本実施形態によれば、第 2のワード線 WL2が第 2の行デコーダ 16のみ ならず、高電圧回路より成る第 4の行デコーダにも接続されており、メモリセルトランジ スタ MTに情報を書き込む際に、第 2の行デコーダ 16が第 2のワード線 WL2から電 気的に分離され、第 4の行デコーダにより第 2のワード線 WL2に電圧が印加される。 このため、本実施形態によれば、メモリセルトランジスタ MTに情報を書き込む際に、 選択トランジスタ STのチャネルに高電圧を印加することができ、選択トランジスタ ST に流れる電流を増カロさせることができ、書き込み速度を速くすることができる。また、メ モリセルトランジスタ MTに情報を書き込む際に、第 2の行デコーダ 16が第 2のワード 線 WL2から電気的に分離されるため、低電圧回路より成る第 2の行デコーダ 16が破 壊されるのを防止することができる。
[0274] [第 7実施形態]
本発明の第 7実施形態による不揮発性半導体記憶装置並びにその読み出し方法 、書き込み方法及び消去方法を図 35及び図 36を用いて説明する。図 35は、本実施 形態による不揮発性半導体記憶装置を示す回路図である。図 1乃至図 34に示す第 1乃至第 6実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同 一の符号を付して説明を省略または簡潔にする。
[0275] (不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図 35を用いて説明す る。
[0276] 本実施形態による不揮発性半導体記憶装置は、第 2のワード線 WL2とソース線 SL との間にバイパストランジスタ 158が設けられており、メモリセルトランジスタ MTに情 報を書き込む際に、第 2の行デコーダ 16が第 2のワード線 WL2から電気的に分離さ れ、バイノストランジスタ 158によりソース線 SLと第 2のワード線 WL2とが電気的に接 続され、第 3の行デコーダ 18により第 2のワード線 WL2に電圧が印加されることに主 な特徴がある。
[0277] 図 35に示すように、各々のビット線 BLは、第 1の保護トランジスタ 150を介して行デ コーダ 12に接続されている。換言すれば、第 1の保護トランジスタ 150のソース/ドレ インの一方がビット線 BLに接続されており、第 1の保護トランジスタ 150のソース/ド レインの他方が列デコーダ 12に接続されて!、る。
[0278] 各々の第 1の保護トランジスタ 150のゲートは、第 1の制御線 CL1を介して第 1の制 御回路 154に接続されている。各々の第 1の保護トランジスタ 150は、第 1の制御回 路 154により制御される。
[0279] 第 1の保護トランジスタ 150のゲート絶縁膜 (図示せず)の膜厚は、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定されている。第 1の保護トランジスタ 150の ゲート絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比 較的厚く設定しているのは、第 1の保護トランジスタ 150の耐圧を十分に確保するた めである。
[0280] なお、ここでは、第 1の保護トランジスタ 150のゲート絶縁膜 (図示せず)の膜厚を選 択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが 、第 1の保護トランジスタ 150のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶 縁膜の膜厚と等しく設定してもよい。第 1の保護トランジスタ 150のゲート絶縁膜の膜 厚は、使用電圧に応じて適宜設定することができる。
[0281] また、各々の第 2のワード線 WL2は、第 2の保護トランジスタ 152を介して第 2の行 デコーダ 16に接続されている。換言すれば、第 2の保護トランジスタ 152のソース Z ドレインの一方が第 2のワード線 WL2に接続されており、第 2の保護トランジスタ 152 のソース Zドレインの他方が第 2の行デコーダ 16に接続されている。
[0282] 各々の第 2の保護トランジスタ 152のゲートは、第 2の制御線 CL2を介して第 2の制 御回路 154に接続されている。各々の第 2の保護トランジスタ 152は、第 2の制御回 路 154により制御される。
[0283] 第 2の保護トランジスタ 152のゲート絶縁膜 (図示せず)の膜厚は、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定されている。第 1の保護トランジスタ 152の ゲート絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比 較的厚く設定しているのは、第 1の保護トランジスタ 152の耐圧を十分に確保するた めである。
[0284] なお、ここでは、第 2の保護トランジスタ 152のゲート絶縁膜 (図示せず)の膜厚を選 択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが 、第 2の保護トランジスタ 152のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶 縁膜の膜厚と等しく設定してもよい。第 2の保護トランジスタ 152のゲート絶縁膜の膜 厚は、使用電圧に応じて適宜設定することができる。
[0285] 第 2のワード線 WL2とソース線 SLとの間には、バイパストランジスタ 158がそれぞれ 設けられている。換言すれば、バイパストランジスタ 158のソース Zドレインの一方が 第 2のワード線 WL2に接続されており、バイパストランジスタ 158のソース/ドレイン の他方がソース線 SLに接続されて 、る。
[0286] 各々のバイパストランジスタ 158のゲートは、第 3の制御線 CL3を介して第 2の制御 回路 160に接続されている。各々のバイパストランジスタ 158は、第 3の制御回路 16 0により制御される。
[0287] ノ ィパストランジスタ 158のゲート絶縁膜（図示せず)の膜厚は、選択トランジスタ SL のゲート絶縁膜 28bの膜厚と等しく設定されている。ノ ィパストランジスタ 158のゲー ト絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比較的 厚く設定しているのは、バイパストランジスタ 158の耐圧を十分に確保するためである
[0288] なお、ここでは、バイパストランジスタ 158のゲート絶縁膜（図示せず)の膜厚を選択 トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが、 ノ ィパストランジスタ 158のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜 の膜厚と等しく設定してもよい。ノ ィパストランジスタ 158のゲート絶縁膜の膜厚は、 使用電圧に応じて適宜設定することができる。
[0289] 本実施形態において、第 2のワード線 WL2をバイパストランジスタ 158を介して第 3 の行デコーダ 18に接続しているのは、メモリセルトランジスタ MTに情報を書き込む 際に、第 2のワード線 WL2に高電圧を印加するためである。
[0290] こうして本実施形態による不揮発性半導体記憶装置が構成されて!ヽる。
[0291] (不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作について図 36を用いて 説明する。図 36は、本実施形態による不揮発性半導体記憶装置の読み出し方法、 書き込み方法及び消去方法を示す図である。図 36において括弧内は非選択線の電 位を示している。また、図 36において Fはローテイングを示している。
[0292] (読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図 36を用い て説明する。
[0293] 本実施形態では、メモリセルトランジスタ MTに書き込まれた情報を読み出す際に は、第 1の制御線 CL1の電位を 5Vとし、第 2の制御線 CL2の電位を 5Vとする。即ち 、本実施形態では、メモリセルトランジスタ MTに書き込まれた情報を読み出す際に は、第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152をオン状態とする。ま た、メモリセルトランジスタ MTに書き込まれた情報を読み出す際には、第 3の制御線 CL3の電位を OVとする。即ち、本実施形態では、メモリセルトランジスタ MTに書き込 まれた情報を読み出す際には、バイパストランジスタ 158をオフ状態とする。また、ビ ット線 BLの電位、ソース線 SLの電位、第 1のワード線 WL1の電位、第 2のワード線 W L2の電位、及び、ゥエル 26の電位は、第 1実施形態による不揮発性半導体記憶装 置の読み出し方法における各部の電位と同様とする。
[0294] 第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152がオン状態となっている ため、ビット線 BLは第 1実施形態による不揮発性半導体記憶装置と同様に列デコー ダ 12に電気的に接続されており、第 2のワード線 WL2は第 1実施形態による不揮発 性半導体記憶装置と同様に第 2の行デコーダ 16に電気的に接続されている。また、 バイパストランジスタ 158がオフ状態となっているため、第 2のワード線 WL2は第 1実 施形態による不揮発性半導体記憶装置と同様にソース線 SLから電気的に分離され ている。このため、本実施形態による不揮発性半導体記憶装置は、第 1実施形態に よる不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタ MTに書き込まれた情報を読み出すことができる。
[0295] (書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図 36を用い て説明する。
[0296] メモリセルトランジスタ MTに情報を書き込む際には、各部の電位を以下のように設 定する。
[0297] 即ち、選択すべきメモリセル MCに接続されているビット線 BLの電位を OVとする。
一方、選択されたビット線 BL以外のビット線 BLの電位をフローティングとする。
[0298] また、選択すべきメモリセル MCに接続されているソース線 SLの電位を例えば 5V( 第 1の電位）とする。一方、選択されたソース線 SL以外のソース線 SLの電位を OV又 はフローティングとする。
[0299] また、選択すべきメモリセル MCに接続されている第 1のワード線 WL1の電位を例 えば 9V (第 2の電位）とする。一方、選択された第 1のワード線 WL1以外の第 1のヮ ード線 W1の電位を 0V又はフローティングとする。
[0300] また、バイパストランジスタ 158をオン状態とすることにより、ソース線 SLと第 2のヮー ド線 WL2とを電気的に接続する。これにより、選択すべきメモリセル MCに接続され た第 2のワード線 WL2の電位力 ソース線 SLの電位と等しくなる。ここでは、選択さ れたソース線 SLの電位を例えば 5V (第 1の電位）とするため、選択された第 2のヮー ド線 WL2の電位も例えば 5V (第 1の電位）となる。一方、選択された第 2のワード線 WL2以外の第 2のワード線 WL2の電位は 0V (接地）又はフローティングとなる。
[0301] また、第 1の制御線 CL1の電位を例えば 5Vとする。また、第 2の制御線 CL2の電位 を例えば OVとする。即ち、本実施形態では、メモリセルトランジスタ MTに情報を書き 込む際には、第 1の保護トランジスタ 150をオン状態とし、第 2の保護トランジスタ 152 をオフ状態とする。
[0302] また、第 3の制御線 CL3の電位を例えば 6V (第 3の電位）とする。第 3の制御線 CL 3の電位 (第 3の電位）は、選択されたソース線 SLの電位である第 1の電位より高い電 位とする。第 3の制御線 CL3の電位 (第 3の電位)を選択されたソース線 SLの電位 ( 第 1の電位)より高く設定するのは、第 2のワード線 WL2の電位とソース線 SLの電位 とを確実に等しくするためである。
[0303] ゥエル 26の電位はいずれも OVとする。
[0304] 本実施形態では、メモリセルトランジスタ MTに情報を書き込む際には、高電圧回 路より成る第 3の行デコーダ 18を用いて第 2のワード線 WL2に電圧を印加するため、 選択トランジスタ STのセレクトゲート 30bに比較的高い電圧を印加することができる。 このため、本実施形態によれば、選択トランジスタ STのチャネルに流れる電流を増加 させることができ、書き込み速度を速くすることができる。また、メモリセルトランジスタ MTに情報を書き込む際には、第 2の保護トランジスタ 152をオフ状態とするため、低 電圧回路より成る第 2の行デコーダ 16が第 2のワード線 WL2から電気的に分離され る。このため、本実施形態によれば、メモリセルトランジスタ MTに情報を書き込む際 に、低電圧回路より成る第 2の行デコーダ 16が破壊されるのを防止することができる [0305] (消去方法）
まず、本実施形態による不揮発性半導体記憶装置の消去方法を図 36を用いて説 明する。
[0306] 本実施形態では、メモリセルアレイ 10に書き込まれた情報を消去する際には、第 1 の制御線 CL1の電位を OVとし、第 2の制御線 CL2の電位を OVとする。即ち、本実施 形態では、メモリセルアレイ 10に書き込まれた情報を消去する際には、第 1の保護ト ランジスタ 150及び第 2の保護トランジスタ 152をオフ状態とする。また、メモリセルァ レイ 10に書き込まれた情報を消去する際には、第 3の制御線 CL3の電位を OVとする 。即ち、本実施形態では、メモリセルアレイ 10に書き込まれた情報を消去する際には 、ノ ィパストランジスタ 158をオフ状態とする。また、ビット線 BLの電位、ソース線 SL の電位、第 1のワード線 WL1の電位、第 2のワード線 WL2の電位、及び、ゥエル 26 の電位は、第 1実施形態による不揮発性半導体記憶装置の消去方法における各部 の電位と同様とする。
[0307] 第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152がオフ状態となっている ため、ビット線 BLは第 5実施形態と同様に列デコーダ 12から電気的に分離されてお り、第 2のワード線 WL2は第 5実施形態による不揮発性半導体記憶装置と同様に第 2の行デコーダ 16から電気的に分離されている。このため、本実施形態による不揮 発性半導体記憶装置は、第 5実施形態による不揮発性半導体記憶装置の消去方法 と同様にして、メモリセルアレイ 10に書き込まれた情報を消去することができる。
[0308] [第 8実施形態]
本発明の第 8実施形態による不揮発性半導体記憶装置並びにその読み出し方法 、書き込み方法及び消去方法を図 37及び図 38を用いて説明する。図 37は、本実施 形態による不揮発性半導体記憶装置を示す回路図である。図 1乃至図 36に示す第 1乃至第 7実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同 一の符号を付して説明を省略または簡潔にする。
[0309] (不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図 37を用いて説明す る。 [0310] 本実施形態による不揮発性半導体記憶装置は、第 1のワード線 WL1と第 2のワード 線 WL2との間にバイパストランジスタ 158が設けられており、メモリセルトランジスタ M Tに情報を書き込む際に、第 2の行デコーダ 16が第 2のワード線 WL2から電気的に 分離され、ノ ィパストランジスタ 158により第 1のワード線 WL1と第 2のワード線 WL2 とが電気的に接続され、第 1の行デコーダ 14により第 1のワード線 WL1及び第 2のヮ ード線 WL2に電圧が印加されることに主な特徴がある。
[0311] 図 37に示すように、各々のビット線 BLは、第 1の保護トランジスタ 150を介して行デ コーダ 12に接続されている。換言すれば、第 1の保護トランジスタ 150のソース/ドレ インの一方がビット線 BLに接続されており、第 1の保護トランジスタ 150のソース/ド レインの他方が列デコーダ 12に接続されて!、る。
[0312] 各々の第 1の保護トランジスタ 150のゲートは、第 1の制御線 CL1を介して第 1の制 御回路 154に接続されている。各々の第 1の保護トランジスタ 150は、第 1の制御回 路 154により制御される。
[0313] 第 1の保護トランジスタ 150のゲート絶縁膜 (図示せず)の膜厚は、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定されている。第 1の保護トランジスタ 150の ゲート絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比 較的厚く設定しているのは、第 1の保護トランジスタ 150の耐圧を十分に確保するた めである。
[0314] なお、ここでは、第 1の保護トランジスタ 150のゲート絶縁膜 (図示せず)の膜厚を選 択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが 、第 1の保護トランジスタ 150のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶 縁膜の膜厚と等しく設定してもよい。第 1の保護トランジスタ 150のゲート絶縁膜の膜 厚は、使用電圧に応じて適宜設定することができる。
[0315] また、各々の第 2のワード線 WL2は、第 2の保護トランジスタ 152を介して第 2の行 デコーダ 16に接続されている。換言すれば、第 2の保護トランジスタ 152のソース Z ドレインの一方が第 2のワード線 WL2に接続されており、第 2の保護トランジスタ 152 のソース Zドレインの他方が第 2の行デコーダ 16に接続されている。
[0316] 各々の第 2の保護トランジスタ 152のゲートは、第 2の制御線 CL2を介して第 2の制 御回路 154に接続されている。各々の第 2の保護トランジスタ 152は、第 2の制御回 路 154により制御される。
[0317] 第 2の保護トランジスタ 152のゲート絶縁膜 (図示せず)の膜厚は、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定されている。第 1の保護トランジスタ 152の ゲート絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比 較的厚く設定しているのは、第 1の保護トランジスタ 152の耐圧を十分に確保するた めである。
[0318] なお、ここでは、第 2の保護トランジスタ 152のゲート絶縁膜 (図示せず)の膜厚を選 択トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが 、第 2の保護トランジスタ 152のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶 縁膜の膜厚と等しく設定してもよい。第 2の保護トランジスタ 152のゲート絶縁膜の膜 厚は、使用電圧に応じて適宜設定することができる。
[0319] 第 1のワード線 WL1と第 2のワード線 WL2との間には、バイパストランジスタ 158が それぞれ設けられている。換言すれば、バイパストランジスタ 158のソース/ドレイン の一方が第 1のワード線 WL1に接続されており、バイパストランジスタ 158のソース/ ドレインの他方が第 2のワード線 WL2に接続されている。
[0320] 各々のバイパストランジスタ 158のゲートは、第 3の制御線 CL3を介して第 2の制御 回路 160に接続されている。各々のバイパストランジスタ 158は、第 2の制御回路 16 0により制御される。
[0321] ノ ィパストランジスタ 158のゲート絶縁膜（図示せず)の膜厚は、選択トランジスタ SL のゲート絶縁膜 28bの膜厚と等しく設定されている。ノ ィパストランジスタ 158のゲー ト絶縁膜の膜厚を、選択トランジスタ SLのゲート絶縁膜 28bの膜厚と同様に比較的 厚く設定しているのは、バイパストランジスタ 158の耐圧を十分に確保するためである
[0322] なお、ここでは、バイパストランジスタ 158のゲート絶縁膜（図示せず)の膜厚を選択 トランジスタ SLのゲート絶縁膜 28bの膜厚と等しく設定する場合を例に説明したが、 ノ ィパストランジスタ 158のゲート絶縁膜の膜厚を高耐圧トランジスタのゲート絶縁膜 の膜厚と等しく設定してもよい。ノ ィパストランジスタ 158のゲート絶縁膜の膜厚は、 使用電圧に応じて適宜設定することができる。
[0323] 本実施形態において、第 1のワード線 WL1をバイパストランジスタ 158を介して第 2 のワード線 WL2に接続しているのは、メモリセルトランジスタ MTに情報を書き込む際 に、第 2のワード線 WL2に高電圧を印加するためである。
[0324] こうして本実施形態による不揮発性半導体記憶装置が構成されて!ヽる。
[0325] (不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作について図 38用いて説 明する。図 38は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書 き込み方法及び消去方法を示す図である。図 38にお 、て括弧内は非選択線の電位 を示している。また、図 38において Fはローテイングを示している。
[0326] (読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図 38を用い て説明する。
[0327] 本実施形態では、メモリセルトランジスタ MTに書き込まれた情報を読み出す際に は、第 1の制御線 CL1の電位を 5Vとし、第 2の制御線 CL2の電位を 5Vとする。即ち 、本実施形態では、メモリセルトランジスタ MTに書き込まれた情報を読み出す際に は、第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152をオン状態とする。
[0328] また、メモリセルトランジスタ MTに書き込まれた情報を読み出す際には、第 3の制 御線 CL3の電位を OVとする。即ち、本実施形態では、メモリセルトランジスタ MTに 書き込まれた情報を読み出す際には、バイパストランジスタ 158をオフ状態とする。
[0329] また、ビット線 BLの電位、ソース線 SLの電位、第 1のワード線 WL1の電位、第 2の ワード線 WL2の電位、及び、ゥエル 26の電位は、第 1実施形態による不揮発性半導 体記憶装置の読み出し方法における各部の電位と同様とする。
[0330] 第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152がオン状態となっている ため、ビット線 BLは第 1実施形態による不揮発性半導体記憶装置と同様に列デコー ダ 12に電気的に接続されており、第 2のワード線 WL2は第 1実施形態による不揮発 性半導体記憶装置と同様に第 2の行デコーダ 16に電気的に接続されている。また、 バイパストランジスタ 158がオフ状態となっているため、第 2のワード線 WL2は第 1実 施形態による不揮発性半導体記憶装置と同様にソース線 SLから電気的に分離され ている。このため、本実施形態による不揮発性半導体記憶装置は、第 1実施形態に よる不揮発性半導体記憶装置の読み出し方法と同様にして、メモリセルトランジスタ MTに書き込まれた情報を読み出すことができる。
[0331] (書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図 38を用い て説明する。
[0332] メモリセルトランジスタ MTに情報を書き込む際には、各部の電位を以下のように設 定する。
[0333] 即ち、選択すべきメモリセル MCに接続されているビット線 BLの電位を OVとする。
一方、選択されたビット線 BL以外のビット線 BLの電位をフローティングとする。
[0334] また、選択すべきメモリセル MCに接続されているソース線 SLの電位を例えば 5V( 第 1の電位）とする。一方、選択されたソース線 SL以外のソース線 SLの電位を OV又 はフローティングとする。
[0335] また、選択すべきメモリセル MCに接続されている第 1のワード線 WL1の電位を例 えば 9V (第 2の電位）とする。一方、選択された第 1のワード線 WL1以外の第 1のヮ ード線 WL1の電位を OV又はフローティングとする。
[0336] また、バイパストランジスタ 158をオン状態とすることにより、第 1のワード線 WL1と第 2のワード線 WL2とを電気的に接続する。これにより、選択すべきメモリセル MCに接 続された第 2のワード線 WL2の電位力 第 1のワード線 WL1の電位と等しくなる。ここ では、選択されたワード線 WL1の電位を例えば 9V (第 2の電位）とするため、選択さ れた第 2のワード線 WL2の電位も例えば 9V (第 2の電位）となる。また、選択された第 2のワード線 WL2以外の第 2のワード線 WL2の電位は OV (接地）又はフローティング となる。
[0337] また、第 1の制御線 CL1の電位を例えば 5Vとする。また、第 2の制御線 CL2の電位 を例えば OVとする。即ち、本実施形態では、メモリセルトランジスタ MTに情報を書き 込む際には、第 1の保護トランジスタ 150をオン状態とし、第 2の保護トランジスタ 152 をオフ状態とする。 [0338] また、第 3の制御線 CL3の電位を例えば 10V (第 3の電位）とする。第 3の制御線 C L3の電位 (第 3の電位）は、選択された第 1のワード線 WL1及び第 2のワード線 WL2 の電位である第 2の電位より高 、電位とする。第 3の制御線 CL3の電位 (第 3の電位） を選択された第 1のワード線 WL1及び第 2のワード線 WL2の電位 (第 2の電位)より 高く設定するのは、ノ ィパストランジスタ 158をオン状態にするためである。
[0339] ゥエル 26の電位はいずれも OVとする。
[0340] 本実施形態では、メモリセルトランジスタ MTに情報を書き込む際には、高電圧回 路より成る第 1の行デコーダ 14を用いて第 1のワード線 WL1及び第 2のワード線 WL 2に電圧を印加するため、選択トランジスタ STのセレクトゲート 30bに比較的高い電 圧を印加することができる。このため、本実施形態によれば、選択トランジスタ STのチ ャネルに流れる電流を増加させることができ、書き込み速度を速くすることができる。 また、メモリセルトランジスタ MTに情報を書き込む際に、第 2の保護トランジスタ 152 をオフ状態とするため、低電圧回路より成る第 2の行デコーダ 16が第 2のワード線 W L2から電気的に分離される。このため、本実施形態によれば、メモリセルトランジスタ MTに情報を書き込む際に、低電圧回路より成る第 2の行デコーダ 16が破壊される のを防止することができる。
[0341] (消去方法）
まず、本実施形態による不揮発性半導体記憶装置の消去方法を図 38を用いて説 明する。
[0342] 本実施形態では、メモリセルアレイ 10に書き込まれた情報を消去する際には、第 1 の制御線 CL1の電位を OVとし、第 2の制御線 CL2の電位を OVとする。即ち、本実施 形態では、メモリセルアレイ 10に書き込まれた情報を消去する際には、第 1の保護ト ランジスタ 150及び第 2の保護トランジスタ 152をオフ状態とする。また、メモリセルァ レイ 10に書き込まれた情報を消去する際には、第 3の制御線 CL3の電位を OVとする 。即ち、本実施形態では、メモリセルアレイ 10に書き込まれた情報を消去する際には 、 ノ ィパストランジスタ 158をオフ状態とする。また、ビット線 BLの電位、ソース線 SL の電位、第 1のワード線 WL1の電位、第 2のワード線 WL2の電位、及び、ゥエル 26 の電位は、第 1実施形態による不揮発性半導体記憶装置の消去方法における各部 の電位と同様とする。
[0343] 第 1の保護トランジスタ 150及び第 2の保護トランジスタ 152がオフ状態となっている ため、ビット線 BLは第 5実施形態と同様に列デコーダ 12から電気的に分離されてお り、第 2のワード線 WL2は第 5実施形態による不揮発性半導体記憶装置と同様に第 2の行デコーダ 16から電気的に分離されている。このため、本実施形態による不揮 発性半導体記憶装置は、第 5実施形態による不揮発性半導体記憶装置の消去方法 と同様にして、メモリセルアレイ 10に書き込まれた情報を消去することができる。
[0344] [第 9実施形態]
本発明の第 9実施形態による不揮発性半導体記憶装置及びその書き込み方法を 図 39及び図 40を用いて説明する。図 39は、本実施形態による不揮発性半導体記 憶装置を示す断面図である。図 40は、本実施形態による不揮発性半導体記憶装置 の読み出し方法、書き込み方法及び消去方法を示す図である。図 40において括弧 内は非選択線の電位を示している。また、図 40において Fはフローティングを示して いる。図 1乃至図 38に示す第 1乃至第 8実施形態による不揮発性半導体記憶装置 等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
[0345] (不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置及びその読み出し方法を図 39 を用いて説明する。
[0346] 本実施形態による不揮発性半導体記憶装置は、 N型のソース拡散層 36aが形成さ れた領域に P型のドーパント不純物が導入されており、これにより P型の不純物拡散 層 35が形成されていることに主な特徴がある。
[0347] 図 39に示すように、 N型のソース拡散層 36aが形成された領域を含む領域には、 P 型のドーパント不純物が導入されている。これにより、 N型のソース拡散層 36aが形成 された領域を含む領域に、 P型の不純物拡散層 35が形成されている。
[0348] 本実施形態において、 N型のソース拡散層 36aが形成された領域を含む領域に P 型の不純物拡散層 35を形成しているのは、以下のような理由によるものである。
[0349] 即ち、 N型のソース拡散層 36aが形成された領域を含む領域に P型の不純物拡散 層 35を形成すると、 N型のソース拡散層 36aからの空乏層の拡がりが抑制される。 N 型のソース拡散層 36aからの空乏層の拡がりが抑制されると、 N型のソース拡散層 36 aの近傍において電界強度が強くなり、 N型のソース拡散層 36aの近傍においてキヤ リアを急激に加速することが可能となる。本実施形態では、キャリアを急激に加速する ことができるため、メモリセルトランジスタ MTへの情報の書き込み速度を向上させるこ とがでさる。
[0350] なお、選択トランジスタ STのソース Zドレイン拡散層 36b、 36cが形成されている領 域には P型のドーパント不純物が導入されていないため、選択トランジスタ STは P型 のドーパント不純物の影響を受けることはない。このため、選択トランジスタ STの閾値 電圧が高くなることはなぐ選択トランジスタ STは高速動作することが可能である。
[0351] (読み出し方法）
本実施形態による不揮発性半導体記憶装置の読み出し方法は、第 1のワード線 W L1にロジック回路の電源電圧 V より高い電圧 Vrを印加することに主な特徴がある。
CC
[0352] 本実施形態では、メモリセルトランジスタ MTの N型のソース拡散層 36aを含む領域 に P型の不純物拡散層 35が形成されているため、メモリセルトランジスタ MTの閾値 電圧が比較的高くなつている。このため、第 1のワード線 WL1に比較的低い電圧で ある V を印加した場合には、メモリセルトランジスタ MTのソース Zドレイン間に十分
CC
な電流が流れな!/、虞がある。
[0353] このため、本実施形態では、メモリセルトランジスタ MTに書き込まれた情報を読み 出す際には、ロジック回路の電源電圧 V より高い電圧 Vrを第 1のワード線 WL1に
CC
印加する。第 1のワード線 WL1に比較的高い電圧 Vrが印加されるため、メモリセルト ランジスタ MTのソース Zドレイン間に十分な電流を流すことができ、メモリセルトラン ジスタ MTに書き込まれた情報を安定して読み出すことが可能となる。
[0354] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0355] 例えば、第 6実施形態では、メモリセルトランジスタ MTに情報を書き込む際に、第 2 のワード線 WL2の電位 (第 1の電位）を 4Vとする場合を例に説明した力 メモリセルト ランジスタ MTに情報を書き込む際の第 2のワード線 WL2の電位 (第 1の電位）は 4V に限定されるものではない。メモリセルトランジスタ MTに情報を書き込む際の第 2の ワード線 WL2の電位 (第 1の電位）は、低電圧回路の電源電圧 V より高い電圧とす
CC
ればよい。少なくとも低電圧回路の電源電圧 V より高い電圧を第 2のワード線 WL2
CC
に印加すれば、選択トランジスタ STのチャネルに流れる電流を増加させることができ 、書き込み速度を速くすることが可能である。
[0356] また、第 7実施形態では、メモリセルトランジスタ MTに情報を書き込む際に、第 3の 制御線 CL3の電位 (第 3の電位)を 6Vとする場合を例に説明したが、メモリセルトラン ジスタ MTに情報を書き込む際の第 3の制御線 CL3の電位 (第 3の電位）は 6Vに限 定されるものではな 、。メモリセルトランジスタ MTに情報を書き込む際の第 3の制御 線 CL3の電位 (第 3の電位）は、選択されたソース線 SLの電位 (第 1の電位)より高い 電位とすればょ 、。少なくとも選択されたソース線 SLの電位 (第 1の電位)より高！ヽ電 位を第 3の制御線 CL3に印加すれば、ノ ィパストランジスタ 158をオン状態にするこ とが可能である。
[0357] また、第 8実施形態では、メモリセルトランジスタ MTに情報を書き込む際に、第 3の 制御線 CL3の電位 (第 3の電位)を 10Vとする場合を例に説明したが、メモリセルトラ ンジスタ MTに情報を書き込む際の第 3の制御線 CL3の電位 (第 3の電位）は 10Vに 限定されるものではない。
産業上の利用可能性
[0358] 本発明による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法 及び消去方法は、高速で動作し得る不揮発性半導体記憶装置並びにその読み出し 方法、書き込み方法及び消去方法を提供するのに有用である。

Claims

請求の範囲
[1] 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有 するメモリセル力 マトリクス状に複数配列されて成るメモリセルアレイと、
同一の列に存在する複数の前記選択トランジスタのドレインを共通接続する複数の ビット線と、
同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通 接続する複数の第 1のワード線と、
同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する 複数の第 2のワード線と、
同一の行に存在する前記複数のメモリセルトランジスタのソースを共通接続する複 数のソース線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する列デコーダ と、
前記複数の第 1のワード線に接続され、前記複数の第 1のワード線の電位を制御す る第 1の行デコーダと、
前記複数の第 2のワード線に接続され、前記複数の第 2のワード線の電位を制御す る第 2の行デコーダと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第 3の行 デコーダとを有し、
前記列デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低 い回路により構成されており、
前記第 2の行デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐 圧の低い回路により構成されて 、る
ことを特徴とする不揮発性半導体記憶装置。
[2] 請求項 1記載の不揮発性半導体記憶装置にお!、て、
前記複数のビット線は、第 1の保護トランジスタを介してそれぞれ前記列デコーダに 接続されており、
前記複数の第 2のワード線は、第 2の保護トランジスタを介してそれぞれ前記第 2の 行デコーダに接続されており、
複数の前記第 1の保護トランジスタ及び複数の前記第 2の保護トランジスタを制御 する第 1の制御回路を更に有する
ことを特徴とする不揮発性半導体記憶装置。
[3] 請求の範囲第 2項記載の不揮発性半導体記憶装置にお 、て、
前記第 1の保護トランジスタのゲート絶縁膜の膜厚と、前記第 2の保護トランジスタ のゲート絶縁膜の膜厚と、前記選択トランジスタのゲート絶縁膜の膜厚とが互いに等 しい
ことを特徴とする不揮発性半導体記憶装置。
[4] 請求の範囲第 2項又は第 3項記載の不揮発性半導体記憶装置にお 、て、
前記複数の第 2のワード線に接続され、前記複数の第 2のワード線の電位を制御す る第 4の行デコーダを更に有し、
前記第 4の行デコーダは、前記第 2の行デコーダより耐圧の高い回路により構成さ れている
ことを特徴とする不揮発性半導体記憶装置。
[5] 請求の範囲第 2項又は第 3項記載の不揮発性半導体記憶装置にお 、て、
各々の行における前記第 2のワード線と前記ソース線との間に設けられたバイパスト ランジスタと、
複数の前記バイパストランジスタを制御する第 2の制御回路とを更に有する、 ことを特徴とする不揮発性半導体記憶装置。
[6] 請求の範囲第 2項又は第 3項記載の不揮発性半導体記憶装置にお 、て、
各々の行における前記第 2のワード線と前記第 1のワード線との間に設けられたバ ィパストランジスタと、
複数の前記バイパストランジスタを制御する第 2の制御回路とを更に有する ことを特徴とする不揮発性半導体記憶装置。
[7] 請求の範囲第 1項乃至第 6項のいずれか 1項に記載の不揮発性半導体記憶装置 において、
前記メモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成された フローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成された前 記コントロールゲートと、前記フローティングゲートの一方の側の前記半導体基板内 に形成され、前記ソースを構成する N型の第 1の不純物拡散層と、前記フローテイン グゲートの他方の側の前記半導体基板内に形成された N型の第 2の不純物拡散層と を有し、
前記第 1の不純物拡散層が形成された領域を含む領域に P型のドーパント不純物 が導入されている
ことを特徴とする不揮発性半導体記憶装置。
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有 するメモリセル力 マトリクス状に複数配列されて成るメモリセルアレイと；同一の列に 存在する複数の前記選択トランジスタのドレインを共通接続する複数のビット線と、同 一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続 する複数の第 1のワード線と；同一の行に存在する複数の前記選択トランジスタのセ レクトゲートを共通接続する複数の第 2のワード線と、同一の行に存在する前記複数 のメモリセルトランジスタのソースを共通接続する複数のソース線と；前記複数のビット 線に接続され、前記複数のビット線の電位を制御する列デコーダと；前記複数の第 1 のワード線に接続され、前記複数の第 1のワード線の電位を制御する第 1の行デコー ダと;前記複数の第 2のワード線に接続され、前記複数の第 2のワード線の電位を制 御する第 2の行デコーダと；前記複数のソース線に接続され、前記複数のソース線の 電位を制御する第 3の行デコーダとを有し、前記列デコーダは、前記第 1の行デコー ダ及び前記第 3の行デコーダより耐圧の低い回路により構成されており、前記第 2の 行デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回 路により構成されている不揮発性半導体記憶装置の読み出し方法であって、 前記第 2の行デコーダにより一の前記第 2のワード線に第 1の電圧を選択的に印加 し、前記列デコーダにより一の前記ビット線に第 2の電圧を選択的に印加することによ り、選択された前記メモリセルに書き込まれた情報を前記一のビット線に流れる電流 に基づいて読み出す
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。 [9] 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有 するメモリセル力 マトリクス状に複数配列されて成るメモリセルアレイと；同一の列に 存在する複数の前記選択トランジスタのドレインを共通接続する複数のビット線と；同 一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続 する複数の第 1のワード線と；同一の行に存在する複数の前記選択トランジスタのセ レクトゲートを共通接続する複数の第 2のワード線と；同一の行に存在する前記複数 のメモリセルトランジスタのソースを共通接続する複数のソース線と；前記複数のビット 線に接続され、前記複数のビット線の電位を制御する列デコーダと；前記複数の第 1 のワード線に接続され、前記複数の第 1のワード線の電位を制御する第 1の行デコー ダと;前記複数の第 2のワード線に接続され、前記複数の第 2のワード線の電位を制 御する第 2の行デコーダと；前記複数のソース線に接続され、前記複数のソース線の 電位を制御する第 3の行デコーダとを有し、前記列デコーダは、前記第 1の行デコー ダ及び前記第 3の行デコーダより耐圧の低い回路により構成されており、前記第 2の 行デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回 路により構成されている不揮発性半導体記憶装置の書き込み方法であって、 前記第 2の行デコーダにより一の前記第 2のワード線に第 1の電圧を選択的に印加 し、前記第 3の行デコーダにより一の前記ソース線に第 2の電圧を選択的に印加し、 前記第 1の行デコーダにより一の前記第 1のワード線に第 3の電圧を選択的に印加し 、前記列デコーダにより一の前記ビット線を選択的に接地することにより、選択された 前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[10] 請求の範囲第 9項記載の不揮発性半導体記憶装置の書き込み方法にお 、て、 前記列デコーダは、前記メモリセルに情報を書き込む際に、前記一のビット線を除 く他の前記ビット線に前記第 1の電圧を印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[11] 請求の範囲第 9項又は第 10項記載の不揮発性半導体記憶装置の書き込み方法 において、
前記第 2の行デコーダは、前記メモリセルに情報を書き込む際に、前記一の第 2の ワード線を除く他の前記第 2のワード線を接地する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[12] 請求の範囲第 9項記載の不揮発性半導体記憶装置の書き込み方法にお 、て、 前記列デコーダは、前記メモリセルに情報を書き込む際に、前記一のビット線を除 く他の前記ビット線に前記第 1の電圧より高い第 4の電圧を印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[13] 請求の範囲第 12項記載の不揮発性半導体記憶装置の書き込み方法において、 前記第 4の電圧は、前記第 1の電圧より 0. 2〜0. 5V高い
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[14] 請求の範囲第 9項乃至第 13項のいずれか 1項に記載の不揮発性半導体記憶装置 の書き込み方法にぉ 、て、
前記一のビット線を選択的に接地した後に、前記一の第 2のワード線に選択的に前 記第 1の電圧を印加し、前記一の第 2のワード線に選択的に前記第 1の電圧を印加 した後に、前記一の第 1のワード線に前記第 3の電圧を選択的に印加し、前記一の 第 1のワード線に前記第 3の電圧を選択的に印加した後に、前記ソース線に前記第 2 の電圧を選択的に印加することにより、前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[15] 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有 するメモリセル力 マトリクス状に複数配列されて成るメモリセルアレイと；同一の列に 存在する複数の前記選択トランジスタのドレインを共通接続する複数のビット線と；同 一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続 する複数の第 1のワード線と；同一の行に存在する複数の前記選択トランジスタのセ レクトゲートを共通接続する複数の第 2のワード線と；同一の行に存在する前記複数 のメモリセルトランジスタのソースを共通接続する複数のソース線と；前記複数のビット 線に接続され、前記複数のビット線の電位を制御する列デコーダと；前記複数の第 1 のワード線に接続され、前記複数の第 1のワード線の電位を制御する第 1の行デコー ダと;前記複数の第 2のワード線に接続され、前記複数の第 2のワード線の電位を制 御する第 2の行デコーダと；前記複数のソース線に接続され、前記複数のソース線の 電位を制御する第 3の行デコーダとを有し、前記列デコーダは、前記第 1の行デコー ダ及び前記第 3の行デコーダより耐圧の低い回路により構成されており、前記第 2の 行デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回 路により構成されている不揮発性半導体記憶装置の書き込み方法であって、 徐々に上昇する第 1の電圧を前記第 1の行デコーダにより一の前記第 1のワード線 に選択的に印加するとともに、前記第 3の行デコーダにより一の前記ソース線に第 2 の電圧をパルス状に印加することにより、選択された前記メモリセルに情報を書き込 む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[16] 請求項 15記載の不揮発性半導体記憶装置の書き込み方法において、
前記第 1の行デコーダは、前記メモリセルに情報を書き込む際に、前記第 1のヮー ド線に印加する前記第 1の電圧が前記メモリセルトランジスタの閾値電圧に対して 2 〜3V高くなるように、前記第 1の電圧を徐々に上昇させる
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[17] 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有 するメモリセル力 マトリクス状に複数配列されて成るメモリセルアレイと；同一の列に 存在する複数の前記選択トランジスタのドレインを共通接続する複数のビット線と；同 一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続 する複数の第 1のワード線と；同一の行に存在する複数の前記選択トランジスタのセ レクトゲートを共通接続する複数の第 2のワード線と；同一の行に存在する前記複数 のメモリセルトランジスタのソースを共通接続する複数のソース線と；前記複数のビット 線に第 1の保護トランジスタを介して接続され、前記複数のビット線の電位を制御する 列デコーダと;前記複数の第 1のワード線に接続され、前記複数の第 1のワード線の 電位を制御する第 1の行デコーダと;前記複数の第 2のワード線に第 2の保護トランジ スタを介して接続され、前記複数の第 2のワード線の電位を制御する第 2の行デコー ダと；前記複数のソース線に接続され、前記複数のソース線の電位を制御する第 3の 行デコーダと;複数の前記第 1の保護トランジスタ及び複数の前記第 2の保護トランジ スタを制御する第 1の制御回路とを有し、前記列デコーダは、前記第 1の行デコーダ 及び前記第 3の行デコーダより耐圧の低い回路により構成されており、前記第 2の行 デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回路 により構成されている不揮発性半導体記憶装置の消去方法であって、
前記第 1の制御回路により前記第 1の保護トランジスタを制御することにより前記複 数のビット線を前記行デコーダ力 電気的に分離し、前記第 1の制御回路により前記 第 2の保護トランジスタを制御することにより前記複数の第 2のワード線を前記第 2の 行デコーダから電気的に分離し、前記第 1の行デコーダにより前記複数の第 1のヮー ド線に電圧を印加することにより、前記メモリセルに書き込まれた情報を消去する ことを特徴とする不揮発性半導体記憶装置の消去方法。
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有 するメモリセル力 マトリクス状に複数配列されて成るメモリセルアレイと；同一の列に 存在する複数の前記選択トランジスタのドレインを共通接続する複数のビット線と；同 一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続 する複数の第 1のワード線と；同一の行に存在する複数の前記選択トランジスタのセ レクトゲートを共通接続する複数の第 2のワード線と；同一の行に存在する前記複数 のメモリセルトランジスタのソースを共通接続する複数のソース線と；前記複数のビット 線に第 1の保護トランジスタを介して接続され、前記複数のビット線の電位を制御する 列デコーダと;前記複数の第 1のワード線に接続され、前記複数の第 1のワード線の 電位を制御する第 1の行デコーダと;前記複数の第 2のワード線に第 2の保護トランジ スタを介して接続され、前記複数の第 2のワード線の電位を制御する第 2の行デコー ダと；前記複数のソース線に接続され、前記複数のソース線の電位を制御する第 3の 行デコーダと;前記複数の第 2のワード線に接続され、前記複数の第 2のワード線の 電位を制御する第 4の行デコーダと;複数の前記第 1の保護トランジスタ及び複数の 前記第 2の保護トランジスタを制御する第 1の制御回路とを有し、前記列デコーダは、 前記第 1の行デコーダ、前記第 3の行デコーダ及び前記第 4の行デコーダより耐圧の 低い回路により構成されており、前記第 2の行デコーダは、前記第 1の行デコーダ、 前記第 3の行デコーダ及び前記第 4の行デコーダより耐圧の低い回路により構成さ れている不揮発性半導体記憶装置の書き込み方法であって、 前記第 1の制御回路により前記複数の第 2の保護トランジスタを制御することにより 前記複数の第 2のワード線を前記第 2の行デコーダ力 電気的に分離し、前記第 4の 行デコーダにより一の前記第 2のワード線に選択的に第 1の電圧を印加し、前記第 3 の行デコーダにより一の前記ソース線に第 2の電圧を選択的に印加し、前記第 1の行 デコーダにより一の前記第 1のワード線に第 3の電圧を選択的に印加し、前記列デコ ーダにより一の前記ビット線を選択的に接地することにより、選択された前記メモリセ ルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有 するメモリセル力 マトリクス状に複数配列されて成るメモリセルアレイと；同一の列に 存在する複数の前記選択トランジスタのドレインを共通接続する複数のビット線と；同 一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続 する複数の第 1のワード線と；同一の行に存在する複数の前記選択トランジスタのセ レクトゲートを共通接続する複数の第 2のワード線と；同一の行に存在する前記複数 のメモリセルトランジスタのソースを共通接続する複数のソース線と；前記複数のビット 線に第 1の保護トランジスタを介して接続され、前記複数のビット線の電位を制御する 列デコーダと;前記複数の第 1のワード線に接続され、前記複数の第 1のワード線の 電位を制御する第 1の行デコーダと;前記複数の第 2のワード線に第 2の保護トランジ スタを介して接続され、前記複数の第 2のワード線の電位を制御する第 2の行デコー ダと；前記複数のソース線に接続され、前記複数のソース線の電位を制御する第 3の 行デコーダと;各々の行において前記第 2のワード線と前記ソース線との間に設けら れたバイパストランジスタと;複数の前記第 1の保護トランジスタ及び複数の前記第 2 の保護トランジスタを制御する第 1の制御回路と;複数の前記バイパストランジスタを 制御する第 2の制御回路とを有し、前記列デコーダは、前記第 1の行デコーダ及び 前記第 3の行デコーダより耐圧の低い回路により構成されており、前記第 2の行デコ ーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回路により 構成されている不揮発性半導体記憶装置の書き込み方法であって、
前記第 1の制御回路により前記複数の第 2の保護トランジスタを制御することにより 前記複数の第 2のワード線を前記第 2の行デコーダ力 電気的に分離し、前記第 2の 制御回路により前記複数のノ ィパストランジスタを制御することにより、各々の行にお ける前記第 2のワード線と前記ソース線とを互いに電気的に接続し、前記第 3の行デ コーダにより一の前記ソース線及び一の前記第 2のワード線に第 1の電圧を選択的に 印加し、前記第 1の行デコーダにより一の前記第 1のワード線に前記第 1の電圧より 高い第 2の電圧を選択的に印加し、前記列デコーダにより一の前記ビット線を選択的 に接地することにより、選択された前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有 するメモリセル力 マトリクス状に複数配列されて成るメモリセルアレイと；同一の列に 存在する複数の前記選択トランジスタのドレインを共通接続する複数のビット線と；同 一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続 する複数の第 1のワード線と；同一の行に存在する複数の前記選択トランジスタのセ レクトゲートを共通接続する複数の第 2のワード線と；同一の行に存在する前記複数 のメモリセルトランジスタのソースを共通接続する複数のソース線と；前記複数のビット 線に第 1の保護トランジスタを介して接続され、前記複数のビット線の電位を制御する 列デコーダと;前記複数の第 1のワード線に接続され、前記複数の第 1のワード線の 電位を制御する第 1の行デコーダと;前記複数の第 2のワード線に第 2の保護トランジ スタを介して接続され、前記複数の第 2のワード線の電位を制御する第 2の行デコー ダと；前記複数のソース線に接続され、前記複数のソース線の電位を制御する第 3の 行デコーダと;各々の行において前記第 1のワード線と前記第 2のワード線との間に 設けられたバイノ ストランジスタと;複数の前記第 1の保護トランジスタ及び複数の前 記第 2の保護トランジスタを制御する第 1の制御回路と;複数の前記バイパストランジ スタを制御する第 2の制御回路とを有し、前記列デコーダは、前記第 1の行デコーダ 及び前記第 3の行デコーダより耐圧の低い回路により構成されており、前記第 2の行 デコーダは、前記第 1の行デコーダ及び前記第 3の行デコーダより耐圧の低い回路 により構成されている不揮発性半導体記憶装置の書き込み方法であって、 前記第 1の制御回路により前記複数の第 2の保護トランジスタを制御することにより 前記複数の第 2のワード線を前記第 2の行デコーダ力 電気的に分離し、前記第 2の 制御回路により前記複数のノ ィパストランジスタを制御することにより、各々の行にお ける前記第 1のワード線と前記第 2のワード線とを互いに電気的に接続し、前記第 3 の行デコーダにより一の前記ソース線に第 1の電圧を選択的に印加し、前記第 1の行 デコーダにより一の前記第 1のワード線及び一の前記第 2のワード線に第 2の電圧を 選択的に印加し、前記列デコーダにより一の前記ビット線を選択的に接地することに より、選択された前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
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