WO2007080864A1 - 平面表示装置及びその駆動方法 - Google Patents
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Definitions
- the present invention relates to a flat panel display device and a driving method thereof, and more particularly to a flat panel display device that writes a video signal from a signal line to a pixel by inverting the polarity of a signal line and a driving method thereof.
- TFT thin film transistor
- a vertical line inversion driving method As a method of writing a video signal from a signal line to a pixel, there are a vertical line inversion driving method and an HZV inversion driving method (also called dot inversion driving).
- the video signal In the vertical line inversion driving method, the video signal is supplied by inverting the polarity of the signal line between adjacent signal lines.
- the H ZV inversion drive method the video signal is supplied by switching the polarity of the signal line every horizontal scanning period, and the video signal is supplied by inverting the polarity of the signal line between adjacent signal lines.
- the value of N in multi-select signal drive is set to 4, the video signal is supplied by switching the polarity of the signal line every two horizontal scanning periods, and every two adjacent signal lines are also selected.
- Signal line with inverted polarity to supply video signal 4 selection 2H2V inversion drive method In the equation, the signal line is driven while giving a periodicity to the voltage polarity of the signal line every M rows (M is an even number) of the scanning line.
- this is performed at the timing when the data enable signal indicating that the video data signal is supplied from the external device is first confirmed at the head of the frame.
- the liquid crystal display device of the prior art is supplied with a video data signal of one frame, and after entering the vertical blanking period of the next frame, the voltage polarity of the signal line is periodic. Keep giving. For this reason, if the voltage polarity of the signal line is switched at the beginning of the frame, the periodicity of the voltage polarity of the signal line may be disrupted. As a result, a display defect occurs on the first line of the scanning line on the display screen. In particular, when halftones are displayed on the entire screen, the brightness difference between the first line and the second and subsequent lines becomes significant, and there is a problem that a good display cannot be obtained.
- the present invention has been made in view of the above, and provides a flat display device and a driving method thereof while giving periodicity for each M rows of scanning lines to the voltage polarity of the signal lines in each frame.
- driving the signal line even if the voltage polarity cycle is switched at the beginning of the frame, it is an object to obtain a stable and good display.
- a flat display device includes a pixel display unit in which pixels are arranged at intersections of a plurality of rows of scanning lines and a plurality of columns of signal lines, and a driving circuit that supplies video signals through the video signal lines.
- N is an integer of 2 or more
- the signal lines selected from the N lines are imaged for each group.
- the analog switch circuit that is switched to the signal line and connected, and the voltage polarity of the signal line in each frame
- the signal line is driven while giving periodicity every M lines (M is an even number) of the scanning lines, and the last of the M lines is driven before driving the signal line for the first line of the scanning line at the head of the frame.
- a control circuit that performs control to give a voltage polarity to the signal line in the row.
- a driving method of a flat display device includes a pixel display unit in which pixels are arranged at intersections of a plurality of rows of scanning lines and a plurality of columns of signal lines, and a video signal is transmitted to a plurality of video signal lines
- the multi-select drive type flat display device is driven by selectively connecting the signal lines corresponding to N (N is an integer of 2 or more) to each of the video signal lines by using an analog switch.
- N is an integer of 2 or more
- drive the signal line voltage polarity by applying periodicity to each M line (M is an even number) of scanning lines, and drive the signal line for the first line of scanning lines in each frame. Prior to this, the signal line is preliminarily driven.
- the control circuit applies the voltage polarity in the last row of the M rows to the signal line prior to driving the signal line with respect to the first row of the scanning line at the beginning of the frame.
- the voltage polarity in the first line of the M line is given to the signal line, and even if the period of the voltage polarity is switched at the beginning of the frame, it is applied to all the scanning lines in each frame.
- the periodicity of M rows (M is an integer of 2 or more) is maintained. Pixel drive conditions can be evenly distributed over the entire display screen, making it difficult to see unevenness due to insufficient writing due to signal line polarity reversal.
- FIG. 1 is a circuit block diagram showing a schematic configuration of a liquid crystal display device according to an embodiment.
- FIG. 2 is a circuit block diagram showing a configuration of a driving IC and an analog switch circuit in the liquid crystal display device.
- FIG. 3 is a circuit diagram showing an internal configuration of an analog switch basic block in the analog switch circuit.
- FIG. 4 is a diagram showing the voltage polarity of the signal line for each pixel in the 2H2V inversion driving method with signal line 4 selected.
- FIG. 5 shows the signal line voltage polarity and selection order for each pixel in the 2H2V inversion driving method with the signal line 4 selected.
- FIG. 6 is a circuit block diagram showing an internal configuration of a control circuit.
- FIG. 7 is a first timing chart for explaining the operation of the control circuit.
- FIG. 8 is a second timing chart for explaining the operation of the control circuit.
- FIG. 9 is a diagram showing signal line voltage polarity and selection order for each pixel in the n-th and (n + 1) -th frames.
- FIG. 10 is a diagram showing the voltage polarity of the signal line and the distribution of pixels in which the polarity inversion of the signal line occurs in the selection order.
- FIG. 11 is a diagram showing the distribution of pixels in which the polarity inversion of the drive IC output occurs depending on the voltage polarity of the signal lines and the selection order.
- FIG. 12 is a diagram showing the polarity inversion of the signal line and the polarity inversion of the driving IC output together.
- FIG. 13 is a diagram showing a result of averaging the result of combining the polarity inversion of the signal line and the polarity inversion of the driving IC output in the nth and n + 1th frames.
- FIG. 14 is a timing chart showing the synchronization signal and the video data signal supplied to the control circuit.
- FIG. 15 is a timing chart showing details of the video data signal supplied to the control circuit.
- Figure 16 is a diagram showing the case where the voltage polarity cycle of the signal line is also assigned to the first line force of the scanning line.
- FIG. 17 is a diagram showing the signal line voltage polarity and selection order for each pixel in the n-th and n + 1-th frames in the case of FIG.
- FIG. 18 is a diagram showing a distribution of pixels in which the polarity inversion of the signal line occurs in the voltage polarity and selection order of the signal line shown in FIG.
- FIG. 19 is a diagram showing the distribution of pixels in which the polarity inversion of the driver IC output occurs in the voltage polarity and selection order of the signal lines shown in FIG.
- FIG. 20 shows a combination of polarity inversion of the signal line in FIG. 18 and polarity inversion of the driver IC output in FIG. It is the figure shown.
- FIG. 21 is a diagram showing the result of averaging the signal line polarity inversion and the driving IC output polarity inversion shown in FIG. 20 in the nth and n + 1th frames. It is. BEST MODE FOR CARRYING OUT THE INVENTION
- a liquid crystal display device includes a pixel display unit 2 on a glass array substrate 1 and scanning line driving circuits arranged at both left and right ends thereof. Connects both boards to paths 3a and 3b (hereinafter collectively referred to as scanning line drive circuit 3), signal line drive circuit 4 placed at the top, and control circuit 22 placed on external board 21
- the driver ICs 23a and 23b are installed.
- the plurality of scanning lines Y 1 to Y 768 drawn from the scanning line driving circuit 3 and the plurality of signal lines ⁇ 1 to ⁇ 3072 drawn from the signal line driving circuit 4 are wired so as to intersect each other.
- a pixel including a thin film transistor 11, a liquid crystal capacitor 12, and an auxiliary capacitor 13 is arranged.
- the thin film transistor 11 is, for example, a MOS-FET, its drain terminal is connected to the liquid crystal capacitor 12 and auxiliary capacitor 13, its source terminal is connected to the signal line X, and its gate terminal is connected to the scanning line IV.
- the scanning line driving circuit 3 drives the scanning lines Y1 to Y768, and the signal line driving circuit 4 drives the signal lines ⁇ 1 to ⁇ 3072, respectively.
- the signal line drive circuit 4 includes analog switch circuit arrays 5a and 5b.
- the analog switch circuit array 5a drives the signal lines X1 to X1536
- the analog switch circuit array 5b drives the signal lines X1537 to X3072.
- the control circuit 22 drives peripheral circuits such as the scanning line driving circuit 3 and the signal line driving circuit 4 based on the video data signal, the synchronization signal, the clock signal, and the like transmitted from the external device via the interface cable.
- the timing signals necessary for the ICs 23a and 23b are generated and the video signals are transferred to the driving ICs 23a and 23b.
- the drive ICs 23a and 23b are implemented as TCP by the TCB method.
- Driving IC 23a, 23b The video signal lines D1 to D384 and D385 to D768 are connected to the signal lines X1 to X1536 and X1537 to X3072 by the analog switch circuit arrays 5a and 5b.
- the analog switch circuit arrays 5a and 5b are selected from N for each group when N (N is an integer of 2 or more) signal lines are associated with each video signal line.
- the signal line is switched and connected to the video signal line! /, (Multi-select signal line drive).
- the value of N is 4.
- the number of video signal lines is 1Z4, which is the number of signal lines.
- the required number of video signal lines is 384 for 1536 signal lines.
- the entire XGA display panel with 3072 signal lines requires only two drive ICs 23 with 384 video signal line output terminals. In this way, the size of the drive IC can be greatly reduced.
- the driving IC 23a transmits the video signal to the analog switch circuit array 5a via the video signal lines D1 to D384, and the driving IC 23b transmits the video signal to the analog switch circuit array 5b via the video signal lines D385 to D768. Is transmitted.
- the analog switch circuit arrays 5a and 5b each include an analog switch basic circuit 25 corresponding to one video signal line.
- the analog switch basic circuit 25 to which video signals are input via the video signal lines Dl and D2, there are four video signal lines D1 that transmit the video signals. Fork.
- the branched video signal line is connected to XI via analog switch ASW1, connected to signal line X2 via analog switch AS W2, connected to signal line X3 via analog switch AS W3, and analog switch ASW4. Is connected to the signal line X4.
- the signal lines X1 to X4 are referred to as a first group.
- the video signal line D2 for transmitting the video signal is also branched into four.
- Each branched video signal line is connected to the signal line X5 through the analog switch ASW5, connected to the signal line X6 through the analog switch ASW6, and connected to the signal line X7 through the analog switch ASW7.
- Signal line X5 ⁇ X8 is called the second group.
- the control lines for transmitting the analog switch control signal ASW1U are connected to the gate terminals of the analog switches ASW1 and ASW7, respectively, and the control lines of the analog switch control signal ASW2U are connected to the gate terminals of the analog switches ASW2 and ASW8, respectively.
- the control line of analog switch control signal ASW3U is connected to each gate terminal of analog switches ASW3 and ASW5, and the control line of analog switch control signal ASW4U is connected to each gate terminal of analog switches ASW4 and ASW6.
- Each of the analog switches ASW1 to ASW8 is composed of a p-channel TFT.
- the analog switch control signal ASW1U becomes low potential
- the analog switches A SW1 and AS W7 are turned on to supply the video signals to the signal lines XI and X7.
- the analog switch control signal ASW2U becomes low potential
- the analog switches ASW2 and ASW8 are turned on to supply video signals to the signal lines X2 and X8.
- the analog switch control signal AS W3U becomes low potential
- the analog switches ASW3 and ASW5 are turned on to supply the video signals to the signal lines X3 and X5.
- the analog switch control signal ASW4U goes low
- the analog switches ASW4 and ASW6 are turned on and the video signal is supplied to the signal lines X4 and X6.
- Other analog switch basic circuits have the same configuration.
- Figure 4 shows the voltage polarity of the signal line for each pixel in the 2H2V inversion drive method with signal line 4 selected. Plus and minus indicate the voltage polarity of the signal line.
- the signal lines indicate the first group X1-X4 and the second group X5-X8! /.
- the video signal is supplied by switching the polarity of the signal line every two horizontal scanning periods, and the video signal is supplied by inverting the polarity of every two adjacent signal lines.
- the signal line is driven while giving a periodicity to the voltage polarity of the signal line every four lines Y (n) to ⁇ ( ⁇ + 3) of the scanning line.
- the voltage polarity of the signal line having such periodicity is switched for each frame.
- FIG. 5 shows the signal line voltage polarity and selection order for each pixel in the signal line 4 selection 2H2V inversion driving method.
- the signal lines indicate the first group ⁇ 1 to ⁇ 4 and the second group ⁇ 5 to ⁇ 8.
- the numbers following plus and minus indicating the voltage polarity of the signal line are the numbers of the signal lines selected by the analog switch circuits SW1 and SW2 in one horizontal scanning period. Showing the order.
- the control circuit 22 causes the first line Y of the scanning line to be Y at the head of the nth frame.
- preliminary drive is performed so that the voltage polarity in the last line ⁇ (4) of the four scanning lines ⁇ (1) to ⁇ (4) is given to the signal line. Thereafter, the signal line for the first row Y (l) of the scanning line is driven.
- control circuit 22 includes a data preprocessing unit 26, a line memory 27, a data postprocessing unit 28, and a control unit 29.
- the data preprocessing unit 26 converts the video data signal supplied in units of frames from the external device power into a driver data signal having a bit width that matches the memory configuration of the line memory 27, and outputs it to the line memory 27. To do.
- the video data signal is digital data.
- the line memory 27 is composed of two line memories. Each line memory stores, for example, a driver's data signal for one scanning line.
- the driver data signal output from the data preprocessing unit 26 is stored in one line memory.
- the driver data signal output in succession is stored in the other line memory. Based on an instruction from the control unit 29, the driver data signal stored in the line memory is output to the data post-processing unit 28 at an arbitrary timing delayed by one horizontal cycle.
- the data post-processing unit 28 divides the dry data signal output from the line memory 27 for each signal line selected by the analog switch circuit array 5 based on an instruction from the control unit 29.
- the divided driver data signal is transferred to the driving IC 23.
- the control unit 29 generates control signals for the driving IC, the analog switch circuit, and the scanning line driving circuit based on the synchronization signal supplied from the external device. Further, the data post-processing unit 28 is controlled so that the dry data signal for one scanning line stored in the line memory 27 is divided into four and sequentially transferred to the driving IC.
- the analog switch circuit is controlled so that the signal line is selected at an arbitrary timing during one horizontal scanning period.
- the drive IC is controlled so that the video signal is supplied via the selected signal line.
- the horizontal synchronization signal is a synchronization signal indicating the start of one scan, and external device power is also supplied to the control circuit.
- Video data signal (x, yl), (x, y2) ⁇ • is supplied to the control circuit from an external device at an arbitrary timing of each scan indicated by the horizontal synchronization signal.
- the data enable signal is a synchronization signal indicating that a video data signal is being supplied.
- the dry data signal is a video data signal divided into four according to the order of the signal lines XI to X4 selected by the analog switch, and is supplied to the control circuit power drive IC.
- the data sampling signal is a synchronization signal indicating that driver data is being supplied, and is supplied to the control circuit power driving IC.
- the data load signal is a control signal indicating the timing for driving the video signal line, and is supplied to the control circuit force driving IC.
- the polarity signal is a control signal indicating the voltage polarity of the signal line driven through the video signal line, and is supplied from the control circuit to the drive IC.
- the video signal is an analog signal supplied to the signal lines XI to X4 selected by the analog switch from the video signal line of the driving IC.
- ASW1U to ASW4U are analog switch control signals for instructing selection of the signal lines XI to X4, and control circuit power is also supplied to the analog switches.
- Y (l), Y (2), Y (3)... Are control signals supplied from the scanning line driving circuit to the scanning lines.
- the video data signal (x, yl) is divided into four.
- Data signals (dsw3, yl), (dswl, yl), (dsw2, yl), (dsw4, yl) are stored in the line memory.
- the driver data signal for one row of scanning lines is not transferred to the driver IC23.
- the signal lines are preliminarily driven prior to driving the signal lines for the first row of the scanning lines.
- the control circuit gives the signal line the voltage polarity in the last row ⁇ (4) in the cycle of four rows Y (1) to Y (4) as shown in FIG.
- the first group of signal lines XI to ⁇ 4 is multi-selectively driven in a time division manner in one horizontal scanning period.
- the signal line ⁇ 4 is selected with the negative polarity by the control signal ASW4U and the polarity signal of the analog switch circuit, and then the signal line ⁇ 2 is selected with the polarity of the brass by the control signal ASW2U and the polarity signal, and then the control signal ASW3U and polarity signal
- the signal line X3 is selected by the polarity of the signal
- the signal line XI is selected by the polarity of the minus by the control signal ASW1U and the polarity signal.
- the second group of signal lines X5 to X8 is similarly time-division driven in a multi-select manner.
- the video data signal (x, y2) corresponding to the second row of the scanning line is supplied to the external device force control circuit.
- the video data signal (x, y2) is divided into four.
- the divided driver data signals (dsw2, y2), (dsw4, y2), (dswl, y2), (dsw3, y2) are stored in the line memory.
- the driver data signals (dsw3, yl), (dswl, yl), (dsw2, yl), (dsw4, yl) stored in the line memory are transferred to the driver IC with a delay of one horizontal scanning period. .
- a control signal is supplied to the scanning line Y (l) in one horizontal scanning period, and four scanning lines (1) as shown in FIG. ) To ⁇ (4) period The voltage polarity in the first row Y (l) is given to the signal line.
- the signal line ⁇ 3 is selected with a negative polarity by the control signal ASW3U and the polarity signal of the analog switch circuit, then the signal line XI is selected with the positive polarity by the control signal ASW1U and the polarity signal, and then the control signal ASW2U and The signal line ⁇ 2 is selected with a positive polarity by the polarity signal, and finally the signal line ⁇ 4 is selected with a negative polarity by the control signal ASW4U and the polarity signal.
- the second group of signal lines ⁇ 5 to ⁇ 8 is also time-divisionally multi-selected in the same manner.
- each pixel corresponding to Y (l) on the first line of the scanning line is supplied with the video signal converted into an analog signal from the driving IC via the selected signal line, and video display is started.
- the Similar processing is continued for the second and subsequent scan lines.
- the voltage polarity in the first row is given to the signal line in the cycle of four rows as shown in FIG. Even when the period of the voltage polarity is switched, the periodicity of 4 rows can be maintained for all the scanning lines in each frame.
- the control circuit 22 causes the last line of the four lines to be driven prior to driving the signal line for the first line Y (l) of the scanning line at the head of the frame.
- the voltage polarity is controlled to be applied to the signal line.
- the voltage polarity in the first row of 4 rows is given to the signal line, and even if the cycle of voltage polarity is switched at the beginning of the frame, the periodicity of 4 rows is maintained for all the scanning lines in each frame. The Therefore, stable and good display can be obtained.
- the period of every four lines of the scanning line is given to the voltage polarity of the signal line.
- the present invention is not limited to this as long as it is an even number of 2 or more. For example, give the period of every 8 lines of the scanning line to the voltage polarity of the signal line.
- the flat display device is a liquid crystal display device.
- an active matrix type flat display in which the video signal is written to each pixel by reversing the polarity of the signal line and reversing the signal line polarity. If it is an apparatus, it is not restricted to this.
- Fig. 9 shows the voltage polarity and selection order of the signal lines for each pixel. Plus and minus indicate the polarities of the video signals supplied to the pixels via the first groups X1 to X4 and the second groups X5 to X8 of the signal lines. The numbers following “plus” and “minus” indicate the order of the signal lines selected by the analog switch circuits SW1 and SW2 in one horizontal scanning period. The voltage polarity of the signal line corresponding to each pixel is switched over the entire display screen for each frame.
- the time for supplying a video signal to one signal line within one horizontal running period is shortened.
- the video signal is written to the pixel via the signal line in a time of 1Z4 or less in one horizontal scanning period.
- the pixel write conditions in the multi-select drive include the polarity inversion of the signal lines in the (L1) and Lth lines of the scanning line, the (S-1) -th selected signal line and the S-th line.
- the signal line polarity reversal is more severe than the drive IC output polarity reversal.
- FIG. 10 shows that the polarity of the signal line is reversed due to the voltage polarity and selection order of the signal line. This shows the distribution of pixels.
- the condition of the pixel “1 2” where the signal line polarity inversion occurs is relatively severe.
- Pixel “0” is a pixel that has no polarity inversion and has the best conditions.
- FIG. 11 shows a distribution of pixels in which the polarity inversion of the driving IC output occurs in the voltage polarity of the signal line and the selection order.
- the condition of the pixel “1 1” where the polarity inversion of the driver IC output occurs is less severe than that of “1 2” in FIG. Pixel “0” has the best conditions because there is no polarity reversal.
- FIG. 12 shows the polarity inversion of the signal line in FIG. 10 together with the polarity inversion of the drive IC output in FIG.
- Pixel “1 3” has the most severe conditions because the polarity of both the signal line and driver IC output is reversed.
- the condition of pixel “0” is the best because there is no polarity inversion.
- FIG. 13 shows the result of averaging the signal line polarity inversion and the drive IC output polarity inversion shown in FIG. 12 for the nth and n + 1th frames. Pixels “-2.5” with relatively strict writing conditions and “-0.5” pixels with relatively good writing conditions are distributed in a pinecone.
- the control circuit 22 drives the signal lines for all the scanning lines while giving the periodicity for each M rows of the scanning lines to the voltage polarity of the signal lines in each frame, so that the voltage polarity of the signal lines is set. Accordingly, the selection order of each group of signal lines is controlled. As a result, unevenness due to insufficient writing due to polarity reversal can be made difficult to see.
- the timing chart in FIG. 14 shows the synchronization signal and the video data signal supplied from the external device to the control circuit 22 via the interface cable.
- the vertical synchronization signal is a synchronization signal indicating a frame break.
- the horizontal synchronization signal is a synchronization signal indicating the timing of one scan.
- the data enable signal is a synchronization signal indicating that a video data signal for each scanning line is supplied.
- Video data signals (x, l) to (x, 768) are supplied corresponding to each scanning line.
- the total number of scanning lines is 768, but an excessive video data signal (blank) is supplied for two scanning lines.
- the timing chart of FIG. 15 shows the detailed configuration of (X, 2) of the video data signal shown in FIG.
- the video data signals (x, 2) corresponding to the second line of scanning lines are converted into video data signals (1, y) to (1024, y) after the horizontal blanking period in one horizontal scanning period. Supplied for 1024 X 3 (RGB) signal lines.
- the switching of the signal line voltage polarity in each frame as described above is performed by first confirming the data enable signal during the vertical blanking period at the head of the frame as shown in FIG. Done at the timing.
- the voltage polarity of the signal line continues. Continue to provide periodicity every 4 lines of scan lines. For this reason, if the voltage polarity of the signal line is switched at the beginning of the frame, the periodicity of the voltage polarity of the signal line may be disrupted. Details will be described below.
- FIG. 16 is a diagram showing a case where the period of the voltage polarity of the signal line is assigned from the first row of the scanning line.
- Y (n) is the first line Y (1) of the scanning line
- Y (n + 1) is the two lines of the scanning line.
- Y (2), Y (n + 2) is assigned to the third line Y (3) of the scanning line, and Y (n + 3) is assigned to the fourth line Y (4) of the scanning line.
- Figs. 16 (a) to 16 (d) show cases where the voltage polarity of the signal line is switched from the n-1 frame to the n frame at the beginning of the frame. Even after the video data signals corresponding to all the scanning lines are supplied and the vertical blanking period of the next frame is entered, the driving of the signal lines continues. Therefore, prior to driving the first Y (l) of the n frame, the voltage polarity and selection order ⁇ ( ⁇ ) of the signal lines driven at the end of the ⁇ -1 frame are (a) to (d), respectively. Will be different.
- the last Y (v) of n-1 frame is always the last line ⁇ (1) to ⁇ (4) of the signal line voltage polarity ⁇ ( The voltage polarity corresponds to 4), and the periodicity of the voltage polarity of the signal line is maintained between frames.
- the last Y (v) of the n-1 frame is the voltage polarity period ⁇ (1) to ⁇ (4) of the signal line.
- the voltage polarity corresponds to line ⁇ (1).
- the last ⁇ ( ⁇ ) of the n ⁇ l frame is the second line ⁇ (2) of the signal line voltage polarity period Y (l) to ⁇ (4).
- the voltage polarity is equivalent.
- ⁇ ( ⁇ ) at the end of ⁇ 1 frame is the 3rd row of signal polarity period ⁇ (1) to ⁇ (4).
- the voltage polarity corresponds to eye Y (3). In this way, in FIGS. 16 (a) to (c), the periodicity of the voltage polarity of the signal line is lost between frames, so if there is insufficient writing, a display failure occurs in the first line of the scanning line. End up.
- FIG. 17 shows the voltage polarity and selection order of the signal lines in the n-th and n + 1-th frames in the case of FIG. 16C for each pixel.
- the first group of signal lines X1 to X4 and the second group X5 to X8 are shown.
- the write conditions that occur in the pixels in this figure are shown in Figs.
- FIG. 18 shows the distribution of pixels in which the polarity inversion of the signal line occurs in the voltage polarity and selection order of the signal line shown in FIG. / Speak.
- the pixel “1 2” where signal line polarity inversion occurs is relatively severe.
- Pixel “0” has no polarity reversal!
- FIG. 19 shows the distribution of pixels in which the polarity inversion of the drive IC output occurs in the signal line selection order and the video signal polarity shown in FIG.
- the condition of the pixel “1 1” where polarity inversion of the drive IC output occurs is less severe than that of the pixel “1 2” in FIG. Pixel “0” has the best condition because there is no polarity inversion.
- FIG. 20 shows the polarity inversion of the signal line in FIG. 18 together with the polarity inversion of the drive IC output in FIG.
- the pixel “3” shown with diagonal lines is the most severe! /.
- FIG. 21 shows the result of averaging the signal line polarity inversion and the driving IC output polarity inversion shown in FIG. 20 for the nth and n + 1th frames.
- the pixel “-2.5” corresponding to the first line Y (l) of the scanning line has relatively severe write conditions.
- the first line of the scan line appears brighter (thin) because it is more likely to be underwritten than the other lines.
- the difference in brightness between the first and second lines becomes significant.
- the control circuit places the head of the frame.
- control is performed so that the voltage polarity in the last line of the M lines is applied to the signal line.
- the scanning line among the four lines ⁇ (1) to ⁇ (4) Preliminary drive is performed so that the voltage polarity in the last row ⁇ (4) is applied to the signal line.
- the voltage polarity in the first row of the four rows is given to the signal line, so even when the voltage polarity cycle is switched at the beginning of the frame.
- Four rows of periodicity are maintained for all scan lines in each frame.
- the pixel driving conditions can be uniformly distributed over the entire display screen as shown in FIG.
- the flat display device and the driving method thereof of the present invention when driving the signal line while giving the voltage polarity of the signal line to the voltage polarity of each scanning line in each frame while driving the signal line, Even when the voltage polarity cycle is switched with, stable and good display can be obtained.
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Abstract
本平面表示装置は、各フレームで信号線の電圧極性に走査線のM行毎の周期性を与えつつ信号線を駆動する際に、フレームの先頭で電圧極性の周期を切り換えた場合でも、安定して良好な表示を得ることを課題とする。制御回路22により、フレームの先頭において走査線の第1行目Y(1)に対する信号線の駆動に先立ち、走査線の4行毎の周期における最終行の電圧極性を信号線に与えるように制御する。
Description
明 細 書
平面表示装置及びその駆動方法
技術分野
[0001] 本発明は、平面表示装置及びその駆動方法に関し、信号線の極性を反転させて 信号線から画素へ映像信号を書き込む平面表示装置及びその駆動方法に関する。 背景技術
[0002] 従来、ワープロ、パーソナルコンピュータ、携帯テレビなどでは、薄型で軽量の平面 表示装置が広く用いられている。その中でも、アクティブマトリクス型の液晶表示装置 では、複数の信号線と複数の走査線との各交差部に薄膜トランジスタ (Thin Film Tra nsistor:TFT)が配置される。この液晶表示装置は、発色性に優れ、残像が少ないと いう利点がある。
[0003] 近年の製造プロセス技術の進歩によりアレイ基板上に駆動回路を一体的に形成す ることが可能となり、外部との接続部品数、接続配線数を減らして低コストィ匕が可能と なった。そこで例えば特開 2001— 312255号公報に記載の技術が知られている。こ の技術は、液晶表示装置にぉ ヽて駆動 IC力ゝらの映像信号線とアレイ基板上の信号 線とを 1対 N (Nは 2以上の整数)で対応させ、アナログスィッチ回路により 1水平走査 期間に N本の信号線のグループの中から 1本を順番に選択して映像信号線に接続 する多選択駆動を可能にするものである。
[0004] 一般に、信号線から画素へ映像信号を書き込む方式には、垂直ライン反転駆動方 式、 HZV反転駆動方式 (ドット反転駆動とも呼ばれる)がある。垂直ライン反転駆動 方式では隣接する信号線間で信号線の極性を反転させて映像信号を供給する。 H ZV反転駆動方式では 1水平走査期間毎に信号線の極性を切り換えて映像信号を 供給するとともに隣接する信号線間でも信号線の極性を反転させて映像信号を供給 する。
[0005] 例えば、信号線の多選択駆動における Nの値を 4とし、 2水平走査期間毎に信号線 の極性を切り換えて映像信号を供給し、且つ隣接する信号線についても 2本おき〖こ 極性を反転させて映像信号を供給するようにした信号線 4選択の 2H2V反転駆動方
式では、信号線の電圧極性に走査線の M行 (Mは偶数)毎の周期性を与えつつ信 号線を駆動する。
[0006] 最近では、例えば特開 2005— 92176号公報に記載の技術が知られている。この 技術は、液晶表示装置にぉ ヽて各信号線にっ ヽて隣接する走査線での極性反転の 有無と、 N本の信号線のグループの中から 1本の信号線を選択する際の隣接する信 号線での極性反転の有無とを考慮して、各グループで先に選択される信号線の選択 順序と後に選択される信号線の選択順序とを制御する。これにより信号線の極性反 転に起因した書き込み不足によるムラを視認されに《するものである。
[0007] このような周期性を有する信号線の電圧極性の切り換えはフレーム毎に行われる。
具体的には外部装置から映像データ信号が供給されることを示すデータィネーブル 信号がフレームの先頭で最初に確認されたタイミングで行われる。
発明の開示
[0008] し力しながら、従来技術の液晶表示装置は、 1フレームの映像データ信号が供給さ れ、次のフレームの垂直ブランキング期間に突入した後も、信号線の電圧極性に周 期性を与え続ける。このため、フレームの先頭で信号線の電圧極性を切り換えると、 信号線の電圧極性の周期性が崩れてしまうことがある。その結果、表示画面の走査 線の 1行目に表示不良が生じる。特に画面全体に中間調を表示した場合には、 1行 目と 2行目以降の明るさの違いが顕著になり、良好な表示を得ることができないという 問題がある。
[0009] 本発明は、上記に鑑みてなされたものであり、平面表示装置及びその駆動方法に ぉ 、て、各フレームで信号線の電圧極性に走査線の M行毎の周期性を与えつつ信 号線を駆動する際に、フレームの先頭で電圧極性の周期を切り換えた場合でも、安 定して良好な表示を得ることを課題とする。
[0010] 本発明に係る平面表示装置は、複数行の走査線と複数列の信号線の各交差部に 画素が配置された画素表示部と、映像信号線を通じて映像信号を供給する駆動回 路と、駆動回路力もの映像信号線 1本毎に信号線を N (Nは 2以上の整数)本ずつ対 応させたときの各グループ毎に、 N本の中から選択された信号線を映像信号線に切 り換えて接続するアナログスィッチ回路と、各フレームにおいて信号線の電圧極性に
走査線の M行 (Mは偶数)毎の周期性を与えつつ信号線を駆動するとともに、フレー ムの先頭において走査線の第 1行目に対する信号線の駆動に先立ち、 M行のうちの 最終行における電圧極性を信号線に与える制御を行う制御回路と、を備えることを特 徴とする。
[0011] 本発明に係る平面表示装置の駆動方法は、複数行の走査線と複数列の信号線の 各交差部に画素が配置された画素表示部を備え、映像信号を複数の映像信号線に 供給し、この映像信号線に N (Nは 2以上の整数)本ずつ対応させた前記信号線を選 択的にアナログスィッチにより切替え接続するようにした多選択駆動方式の平面表示 装置の駆動方法にお!、て、信号線の電圧極性に走査線の M (Mは偶数)行毎の周 期性を与えて駆動するとともに、各フレームの走査線の第 1行目に対する信号線の 駆動に先立ち、信号線を予備駆動させることを特徴とする。
[0012] 本発明にあっては、制御回路により、フレームの先頭において走査線の第 1行目に 対する信号線の駆動に先立ち、 M行のうちの最終行における電圧極性を信号線に 与えるように制御する。走査線の第 1行目においては M行の先頭行における電圧極 性が信号線に与えられることになり、フレームの先頭で電圧極性の周期を切り換えた 場合でも、各フレームにおける全ての走査線に対して M行 (Mは 2以上の整数)の周 期性が維持される。画素の駆動条件を表示画面全体に亘つて均一に分散させ、信 号線の極性反転に起因した書き込み不足によるムラを視認されにくくすることができ る。
図面の簡単な説明
[0013] [図 1]図 1は、一実施の形態に係る液晶表示装置の概略的な構成を示す回路ブロッ ク図である。
[図 2]図 2は、上記液晶表示装置における駆動 IC、アナログスィッチ回路の構成を示 す回路ブロック図である。
[図 3]図 3は、上記アナログスィッチ回路におけるアナログスィッチ基本ブロックの内部 構成を示す回路図である。
[図 4]図 4は、信号線 4選択の 2H2V反転駆動方式における信号線の電圧極性を画 素毎に示す図である。
[図 5]図 5は、上記信号線 4選択の 2H2V反転駆動方式における信号線の電圧極性 及び選択順序を画素毎に示して ヽる。
[図 6]図 6は、制御回路の内部構成を示す回路ブロック図である。
圆 7]図 7は、制御回路の動作を説明する第 1のタイミングチャートである。
圆 8]図 8は、制御回路の動作を説明する第 2のタイミングチャートである。
[図 9]図 9は、 n番目と n+ 1番目のフレームにおける信号線の電圧極性及び選択順 序を画素毎に示す図である。
[図 10]図 10は、上記信号線の電圧極性及び選択順序において信号線の極性反転 が発生する画素の分布を示した図である。
[図 11]図 11は、上記信号線の電圧極性及び選択順序にお!/ヽて駆動 IC出力の極性 反転が発生する画素の分布を示した図である。
[図 12]図 12は、上記信号線の極性反転と駆動 IC出力の極性反転とを合わせて示し た図である。
[図 13]図 13は、上記信号線の極性反転と駆動 IC出力の極性反転とを合わせた結果 を n番目と n+ 1番目のフレームとで平均化した結果を示した図である。
圆 14]図 14は、制御回路に供給される同期信号と映像データ信号を示すタイミング チャートである。
[図 15]図 15は、制御回路に供給される映像データ信号の詳細を示すタイミングチヤ ートである。
圆 16]図 16は、信号線の電圧極性の周期を走査線の 1行目力も割り当てた場合を示 した図である。
[図 17]図 17は、図 16の場合の n番目と n+ 1番目のフレームにおける信号線の電圧 極性及び選択順序を画素毎に示す図である。
[図 18]図 18は、図 17で示した信号線の電圧極性及び選択順序にお 、て信号線の 極性反転が発生する画素の分布を示した図である。
[図 19]図 19は、図 17で示した信号線の電圧極性及び選択順序にお ヽて駆動 IC出 力の極性反転が発生する画素の分布を示した図である。
[図 20]図 20は、図 18の信号線の極性反転と図 19の駆動 IC出力の極性反転とを合
わせて示した図である。
[図 21]図 21は、図 20で示した信号線の極性反転と駆動 IC出力の極性反転とを合わ せた結果を n番目と n+ 1番目のフレームとで平均化した結果を示した図である。 発明を実施するための最良の形態
[0014] 以下、一実施の形態における液晶表示装置及びその駆動方法について図面を用 いて説明する。
[0015] 図 1の回路ブロック図に示すように、一実施の形態における液晶表示装置は、ガラ ス製のアレイ基板 1上に画素表示部 2と、その左右両端に配置された走査線駆動回 路 3a、 3b (以下、総称して走査線駆動回路 3とする)と、上端に配置された信号線駆 動回路 4と、外部基板 21上に配置された制御回路 22と、両基板を接続する TCP〖こ 実装される駆動 IC23a、 23bとを備える。
[0016] 画素表示部 2では、走査線駆動回路 3から引き出された複数の走査線 Y1〜Y768 と信号線駆動回路 4から引き出された複数の信号線 Χ1〜Χ3072が交差するように 配線される。各交差部には薄膜トランジスタ 11と、液晶容量 12と、補助容量 13を含 む画素が配置されている。薄膜トランジスタ 11は例えば MOS— FETであり、そのド レイン端子は液晶容量 12と補助容量 13に接続され、ソース端子は信号線 Xに接続さ れ、ゲート端子は走査線 Υに接続される。ここでは一例として XGA型の表示パネルと し、 768本の走査線と 1024 X 3 (RGB) = 3072本の信号線が配線され、 768 X 102 4 X 3 (RGB)個の画素が配置されて!、る。
[0017] 走査線駆動回路 3は走査線 Y1〜Y768をそれぞれ駆動し、信号線駆動回路 4は 信号線 Χ1〜Χ3072をそれぞれ駆動する。信号線駆動回路 4は、アナログスィッチ回 路アレイ 5a、 5bを備えている。アナログスィッチ回路アレイ 5aが信号線 X1〜X1536 を駆動し、アナログスィッチ回路アレイ 5bが信号線 X1537〜X3072を駆動する。
[0018] 制御回路 22は、外部装置からインターフェースケーブルを介して伝送された映像 データ信号、同期信号、クロック信号等に基づいて、走査線駆動回路 3、信号線駆動 回路 4などの周辺回路、駆動 IC23a、 23bに必要なタイミング信号を生成するとともに 、映像信号を駆動 IC23a、 23bへ転送する。
[0019] 駆動 IC23a、 23bは TCB法により TCPとして実装される。駆動 IC23a、 23b力らの
映像信号線 D1〜D384及び D385〜D768はアナログスィッチ回路アレイ 5a、 5bに より、信号線 X1〜X1536及び X1537〜X3072に接続される。
[0020] アナログスィッチ回路アレイ 5a、 5bは、映像信号線 1本毎に信号線を N (Nは 2以上 の整数)本ずつ対応させたときの各グループ毎に、 N本の中から選択された信号線 を切り換えて映像信号線に接続するようになって!/、る (信号線の多選択駆動)。本実 施の形態では Nの値は 4である。この場合は、映像信号線 1本につき 4本の信号線が 切り替わって接続されるので、映像信号線の数は信号線の数の 1Z4となる。アナ口 グスィッチ回路アレイ 5aについてみてみると、信号線 1536本に対して必要な映像信 号線は 384本となる。 3072本の信号線がある XGA型の表示パネル全体では、映像 信号線の出力端子を 384個備えた駆動 IC23が 2個必要なだけとなる。このように駆 動 ICの規模を大幅に削減できる。
[0021] 駆動 IC23aは、映像信号線 D1〜D384を介してアナログスィッチ回路アレイ 5aに 映像信号を伝送し、駆動 IC23bは、映像信号線 D385〜D768を介してアナログスィ ツチ回路アレイ 5bに映像信号を伝送する。
[0022] 図 2の回路ブロック図に示すように、アナログスィッチ回路アレイ 5a、 5bは、それぞ れ映像信号線 2本につき 1個ずつ対応したアナログスィッチ基本回路 25を備える。す なわち、アナログスィッチ回路アレイ 5a、 5bは、アナログスィッチ基本回路 25をそれ ぞれ 384Z2= 192個備える。
[0023] 図 3の回路図に示すように、例えば映像信号線 Dl、 D2を介して映像信号が入力さ れるアナログスィッチ基本回路 25では、映像信号を伝送してくる映像信号線 D1が 4 本に分岐される。分岐した映像信号線は、アナログスィッチ ASW1を介して XIに接 続され、アナログスィッチ AS W2を介して信号線 X2に接続され、アナログスィッチ AS W3を介して信号線 X3に接続され、アナログスィッチ ASW4を介して信号線 X4に接 続される。ここでは、信号線 X1〜X4を第 1グループと呼ぶ。
[0024] 同様に、映像信号を伝送してくる映像信号線 D2も 4本に分岐される。分岐した各映 像信号線は、アナログスィッチ ASW5を介して信号線 X5に接続され、アナログスイツ チ ASW6を介して信号線 X6に接続され、アナログスィッチ ASW7を介して信号線 X 7に接続され、アナログスィッチ ASW8を介して信号線 X8に接続される。信号線 X5
〜X8を第 2グループと呼ぶ。
[0025] アナログスィッチ制御信号 ASW1Uを伝送する制御線がアナログスィッチ ASW1と ASW7の各ゲート端子にそれぞれ接続され、アナログスィッチ制御信号 ASW2Uの 制御線がアナログスィッチ ASW2と ASW8の各ゲート端子にそれぞれ接続され、ァ ナログスィッチ制御信号 ASW3Uの制御線がアナログスィッチ ASW3と ASW5の各 ゲート端子にそれぞれ接続され、アナログスィッチ制御信号 ASW4Uの制御線がァ ナログスィッチ ASW4と ASW6の各ゲート端子にそれぞれ接続される。
[0026] アナログスィッチ ASW1〜ASW8は、いずれも pチャネル型の TFTで構成されてい る。アナログスィッチ制御信号 ASW1Uがロー電位になったときにアナログスィッチ A SW1, AS W7がオンして信号線 XI、 X7に映像信号が供給される。アナログスィッチ 制御信号 ASW2Uがロー電位になったときにアナログスィッチ ASW2, ASW8がォ ンして信号線 X2、 X8に映像信号が供給される。アナログスィッチ制御信号 AS W3U がロー電位になったときにアナログスィッチ ASW3, ASW5がオンして信号線 X3、 X 5に映像信号が供給される。アナログスィッチ制御信号 ASW4Uがロー電位になった ときにアナログスィッチ AS W4, ASW6がオンして信号線 X4、 X6に映像信号が供給 される。他のアナログスィッチ基本回路もこれと同様の構成である。
[0027] 次に、このような多選択駆動における信号線の駆動方式について図を用いて説明 する。図 4は、信号線 4選択の 2H2V反転駆動方式における信号線の電圧極性を画 素毎に示している。プラス'マイナスは信号線の電圧極性を示している。信号線は第 1グループ X1〜X4及び第 2グループ X5〜X8を示して!/、る。 2水平走査期間毎に信 号線の極性を切り換えて映像信号を供給し、且つ隣接する信号線にっ 、ても 2本お きに極性を反転させて映像信号を供給する。信号線の電圧極性に走査線の 4行 Y(n )〜Υ (η+ 3)毎の周期性を与えつつ信号線を駆動する。このような周期性を有する 信号線の電圧極性の切り換えはフレーム毎に行われる。
[0028] 図 5は、信号線 4選択の 2H2V反転駆動方式における信号線の電圧極性及び選 択順序を画素毎に示して 、る。信号線は第 1グループ Χ1〜Χ4及び第 2グループ Χ5 〜Χ8を示している。信号線の電圧極性を示すプラス'マイナスに続く数字は、 1水平 走査期間においてアナログスィッチ回路 SW1及び SW2により選択される信号線の
順番を示している。本実施の形態では、フレームの先頭で信号線の電圧極性を切り 換えた場合でも周期性を維持するために、制御回路 22により、 n番目のフレームの先 頭において走査線の第 1行目 Y(l)に対する信号線の駆動に先立ち、走査線 4行 Υ( 1)〜Υ(4)のうちの最終行 Υ (4)における電圧極性を信号線に与えるように予備駆動 を行う。その後、走査線の第 1行目 Y(l)に対する信号線を駆動する。
[0029] 図 6の回路ブロック図に示すように、制御回路 22は、データ前処理部 26と、ラインメ モリ 27と、データ後処理部 28と、制御部 29とを備える。
[0030] データ前処理部 26は、外部装置力もフレーム単位で供給された映像データ信号を ラインメモリ 27のメモリ構成に合わせたビット幅に揃えたドライバ 'データ信号に変換 し、ラインメモリ 27に出力する。ここで映像データ信号はデジタルデータである。
[0031] ラインメモリ 27は、 2つのラインメモリで構成される。それぞれのラインメモリは例えば 走査線 1行分のドライバ 'データ信号を格納する。データ前処理部 26から出力された ドライバ ·データ信号は一方のラインメモリに格納される。続ヽて出力されたドライバ · データ信号は他方のラインメモリに格納される。制御部 29からの指示に基づいて、ラ インメモリに格納されたドライバ ·データ信号は 1水平周期遅れた任意のタイミングで データ後処理部 28に出力される。
[0032] データ後処理部 28は、制御部 29からの指示に基づいて、ラインメモリ 27から出力 されたドライノ^データ信号をアナログスィッチ回路アレイ 5が選択する信号線毎に分 割する。分割したドライバ 'データ信号は駆動 IC23に転送される。
[0033] 制御部 29は、外部装置から供給された同期信号に基づいて、駆動 IC及びアナ口 グスィッチ回路及び走査線駆動回路それぞれの制御信号を生成する。さらに、ライン メモリ 27に格納された走査線 1行分のドライノ 'データ信号を 4分割して駆動 ICへ順 次転送させるようにデータ後処理部 28を制御する。 1水平走査期間の任意のタイミン グで信号線を選択させるようにアナログスィッチ回路を制御する。選択された信号線 を介して映像信号を供給させるように駆動 ICを制御する。
[0034] 次に制御回路の動作について図 7、 8を参照しながら説明する。
[0035] 図 7のタイミングチャートにおいて、水平同期信号は、一走査の開始を示す同期信 号であり、外部装置力も制御回路に供給される。映像データ信号 (x、 yl)、 (x、 y2) ·
• ·は、水平同期信号に示される各走査の任意のタイミングで外部装置から制御回路 に供給される。データィネーブル信号は、映像データ信号が供給されていることを示 す同期信号である。ドライノ^データ信号は、アナログスィッチが選択する信号線 XI 〜X4の順序に応じて 4分割された映像データ信号であり、制御回路力 駆動 ICに供 給される。データサンプリング信号は、ドライバ 'データが供給されていることを示す同 期信号であり、制御回路力 駆動 ICに供給される。
[0036] 図 8のタイミングチャートにおいて、データロード信号は、映像信号線を駆動するタ イミングを示す制御信号であり、制御回路力 駆動 ICに供給される。極性信号は、映 像信号線を介して駆動する信号線の電圧極性を示す制御信号であり、制御回路か ら駆動 ICに供給される。映像信号は、駆動 ICの映像信号線カゝらアナログスィッチで 選択された信号線 XI〜X4に供給されるアナログ信号である。 ASW1U〜ASW4U は、信号線 XI〜X4の選択を指示するためのアナログスィッチ制御信号であり、制御 回路力もアナログスィッチへ供給される。 Y(l)、 Y(2)、 Y(3) · · ·は、走査線駆動回 路から走査線へ供給される制御信号である。
[0037] まず、時刻 tlにおいて η番目のフレームの駆動が開始される。図 7に示すように、デ 一タイネーブル信号の立ち上がりに同期して、走査線の 1行目に対応する映像デー タ信号 (x、 yl)が外部装置力 制御回路に供給される。
[0038] 時刻 tlから t2の期間において映像データ信号 (x、 yl)は 4分割される。分割された ドライノく.データ信号(dsw3、yl)、 (dswl、yl)、 (dsw2、yl)、 (dsw4、yl)はライ ンメモリに格納される。走査線 1行分のドライバ ·データ信号は駆動 IC23へ転送され ない。
[0039] 更にこの期間において、走査線の第 1行目に対する信号線の駆動に先立ち、信号 線を予備駆動する。制御回路は、図 5で示したような走査線 4行 Y(1)〜Y (4)周期の うちの最終行 Υ (4)における電圧極性を信号線に与える。信号線の第 1グループ XI 〜Χ4については、図 8に示すように、 1水平走査期間において時分割で多選択駆動 される。まず、アナログスィッチ回路の制御信号 ASW4U及び極性信号によりマイナ スの極性で信号線 Χ4が選択され、次に制御信号 ASW2U及び極性信号によりブラ スの極性で信号線 Χ2が選択され、次に制御信号 ASW3U及び極性信号によりブラ
スの極性で信号線 X3が選択され、最後に制御信号 ASW1U及び極性信号によりマ ィナスの極性で信号線 XIが選択される。ここでは予備駆動として信号線を駆動させ るので、走査線に制御信号は供給されない。また、図示しないが信号線の第 2グルー プ X5〜X8も同様にして時分割で多選択駆動される。
[0040] 次に、時刻 t2から t3の期間において、図 7に示すように、走査線の 2行目に対応す る映像データ信号 (x、 y2)が外部装置力 制御回路に供給される。このとき映像デ ータ信号 (x、 y2)は 4分割される。分割されたドライバ 'データ信号 (dsw2、 y2)、 (ds w4、 y2)、(dswl、 y2)、(dsw3、 y2)はラインメモリに格納される。このときラインメモ リに格納されていたドライバ 'データ信号(dsw3、yl)、(dswl、yl)、(dsw2、yl)、 ( dsw4、 yl)が 1水平走査期間遅れて駆動 ICに転送される。
[0041] 更にこの期間においては、図 8に示すように、 1水平走査期間において走査線 Y(l )に制御信号が供給されるとともに、図 5で示したような走査線 4行 Υ(1)〜Υ(4)周期 のうちの先頭行 Y(l)における電圧極性を信号線に与える。まずアナログスィッチ回 路の制御信号 ASW3U及び極性信号によりマイナスの極性で信号線 Χ3が選択され 、次に制御信号 ASW1U及び極性信号によりプラスの極性で信号線 XIが選択され 、次に制御信号 ASW2U及び極性信号によりプラスの極性で信号線 Χ2が選択され 、最後に制御信号 ASW4U及び極性信号によりマイナスの極性で信号線 Χ4が選択 される。また、図示しないが信号線の第 2グループ Χ5〜Χ8も同様にして時分割で多 選択駆動される。これにより、走査線の 1行目 Y(l)に対応した各画素に、選択された 信号線を介して駆動 ICカゝらアナログ信号に変換された映像信号が供給され映像表 示が開始される。走査線 2行目以降も同様な処理が引き続き行われる。
[0042] このように、走査線の第 1行目 Y(l)においては図 5で示すような 4行の周期のうち、 先頭行における電圧極性が信号線に与えられるので、フレームの先頭で電圧極性の 周期を切り換えた場合でも、各フレームにおける全ての走査線に対して 4行の周期性 を維持することができる。
[0043] したがって、本実施の形態によれば、制御回路 22により、フレームの先頭において 走査線の第 1行目 Y(l)に対する信号線の駆動に先立ち、 4行のうちの最終行にお ける電圧極性を信号線に与えるように制御する。走査線の第 1行目 Y(l)においては
4行の先頭行における電圧極性が信号線に与えられることになり、フレームの先頭で 電圧極性の周期を切り換えた場合でも、各フレームにおける全ての走査線に対して 4 行の周期性が維持される。よって安定して良好な表示が得られる。
[0044] また、本実施の形態にお!、ては、信号線の電圧極性に走査線の 4行毎の周期を与 えたが、 2以上の偶数であればこれに限られるものではない。例えば信号線の電圧 極性に走査線の 8行毎の周期を与えてもょ 、。
[0045] 尚、本実施の形態においては、平面表示装置は液晶表示装置としたが、信号線の 極性を反転させて各信号線力ゝら各画素へ映像信号を書き込むアクティブマトリクス型 の平面表示装置であれば、これに限られるものではない。
[0046] [比較例]
次に、本実施の形態の理解をさらに容易にするために、比較例として信号線の電 圧極性の反転に起因した書き込み不足によるムラを視認されにくくする技術について 図を用いて詳細に説明する。図 9は、信号線の電圧極性及び選択順序を画素毎に 示して 、る。プラス ·マイナスは信号線の第 1グループ X1〜X4及び第 2グループ X5 〜X8を介して画素に供給される映像信号の極性を示している。プラス'マイナスに続 く数字は、 1水平走査期間においてアナログスィッチ回路 SW1及び SW2により選択 される信号線の順番を示している。各フレーム毎に各画素に対応した信号線の電圧 極性を表示画面全体で切り換える。
[0047] 多選択駆動では、アナログスィッチによる信号線の選択数が増えるほど、 1水平走 查期間内に一本の信号線へ映像信号を供給する時間が短くなる。同図のような 4選 択駆動では 1水平走査期間の 1Z4以下の時間で信号線を介して画素へ映像信号 を書き込むことになる。
[0048] 多選択駆動における画素の書き込み条件には、走査線の (L 1)行目及び L行目 での信号線の極性反転と、(S— 1)番目に選択する信号線及び S番目に選択する信 号線での極性反転 (以下、駆動 IC出力の極性反転と称する)の 2つがある。信号線の 極性反転の方が駆動 IC出力の極性反転よりも条件は厳しくなる。
[0049] 図 9で示した画素の書き込み条件について図 10〜13に示した。
[0050] 図 10は、信号線の電圧極性及び選択順序にお!ヽて信号線の極性反転が発生す
る画素の分布を示している。信号線の極性反転が発生する画素「一 2」は相対的に条 件が厳しい。画素「0」は、全く極性反転の無い画素で条件が最も良い。
[0051] 図 11は、信号線の電圧極性及び選択順序において駆動 IC出力の極性反転が発 生する画素の分布を示している。駆動 IC出力の極性反転が発生する画素「一 1」は、 図 10の「一 2」と比べて条件が厳しくない。画素「0」は、全く極性反転が無いので条 件が最も良い。
[0052] 図 12は、図 10の信号線の極性反転と図 11の駆動 IC出力の極性反転とを合わせ て示している。画素「一 3」は、信号線と駆動 IC出力の両方が極性反転するため最も 条件が厳しい。画素「0」は、全く極性反転の無いので条件が最も良い。
[0053] 図 13は、図 12で示した信号線の極性反転と駆動 IC出力の極性反転とを合わせた 結果を n番目と n+ 1番目のフレームとで平均化した結果を示して 、る。書き込み条件 の比較的厳しい画素「- 2. 5」と、書き込み条件が比較的良い画素「-0. 5」とが巿 松状に分布している。このように制御回路 22により、各フレームにおいて信号線の電 圧極性に走査線の M行毎の周期性を与えつつ全ての走査線に対して信号線を駆動 して、信号線の電圧極性に応じて信号線の各グループの選択順序を制御する。これ により、極性反転に起因した書き込み不足によるムラを視認されにくくすることができ る。
[0054] 次に比較例が抱える問題点について図を用いて説明する。図 14のタイミングチヤ ートは、外部装置からインターフェースケーブルを介して制御回路 22に供給される同 期信号と映像データ信号を示している。垂直同期信号はフレームの区切りを示す同 期信号である。水平同期信号は、一走査のタイミングを示す同期信号である。データ ィネーブル信号は、走査線毎の映像データ信号が供給されることを示す同期信号で ある。映像データ信号 (x、 l)〜(x、 768)は、各走査線に対応して供給される。ここ では、全走査線数は 768本であるが走査線 2本分過剰な映像データ信号 (blank)が 供給されている。
[0055] 図 15のタイミングチャートは、図 14に示す映像データ信号の (X, 2)の詳細な構成 を示している。走査線 2行目に対応する映像データ信号 (x、 2)が、 1水平走査期間 において水平ブランキング期間終了後、映像データ信号(1, y)〜(1024, y)として
1024 X 3 (RGB)の信号線に対応して供給される。
[0056] 従来、このような各フレームにおける信号線の電圧極性の切り換えは、図 14に示す ように、フレームの先頭の垂直ブランキング期間中にお 、てデータィネーブル信号が 最初に確認されたタイミングで行われて 、た。
[0057] し力しながら、従来の制御回路では、全ての走査線に対応した映像データ信号が 供給され、次のフレームの垂直ブランキング期間に突入した後も、引き続き、信号線 の電圧極性に走査線の 4行毎の周期性を与え続ける。このため、フレームの先頭で 信号線の電圧極性を切り換えると、信号線の電圧極性の周期性が崩れてしまうことが ある。以下、詳細に説明する。
[0058] 図 16は、信号線の電圧極性の周期を走査線の 1行目カゝら割り当てた場合を示した 図である。図 9に示した信号線の第 1グループ XI〜X4の電圧極性及び選択順序に おける Y (n)を走査線の 1行目 Y ( 1)に、 Y (n+ 1)を走査線の 2行目 Y (2)に、 Y (n+ 2)を走査線の 3行目 Y (3)に、 Y (n+ 3)を走査線の 4行目 Y (4)に割り当てたもので ある。
[0059] 図 16 (a)〜(d)は、いずれもフレームの先頭で n— 1フレームから nフレームへの信 号線の電圧極性を切り換えた場合を示したものである。全ての走査線に対応した映 像データ信号が供給され次のフレームの垂直ブランキング期間に突入した後も、信 号線の駆動は引き続き行われる。このため、 nフレームの最初の Y(l)の駆動に先立 ち、 η- 1フレームの最後で駆動される信号線の電圧極性及び選択順序 Υ(ν)が (a) 〜(d)それぞれの場合で異なってしまう。
[0060] 図 16 (d)の場合は、常に n— 1フレームの最後の Y(v)が、信号線の電圧極性の周 期 Υ(1)〜Υ(4)のうちの最終行 Υ(4)に相当する電圧極性になり、フレーム間で信 号線の電圧極性の周期性が維持されて 、る。
[0061] これに対し、図 16 (a)の場合は、 n— 1フレームの最後の Y(v)が、信号線の電圧極 性の周期 Υ ( 1)〜Υ (4)のうちの 1行目 Υ ( 1)に相当する電圧極性になって 、る。図 1 6 (b)の場合は、 n—lフレームの最後の Υ(ν)が、信号線の電圧極性の周期 Y(l)〜 γ (4)のうちの 2行目 Υ (2)に相当する電圧極性になって 、る。図 16 (c)の場合は、 η 1フレームの最後の Υ(ν)が、信号線の電圧極性の周期 Υ(1)〜Υ (4)のうちの 3行
目 Y(3)に相当する電圧極性になっている。このように図 16 (a)〜(c)では、フレーム 間で信号線の電圧極性の周期性が崩れてしまうため書き込み不足が生じた場合に 走査線の 1行目で表示不具合が発生してしまう。
[0062] 以下では、走査線の 1行目で発生する表示不具合について図 16 (c)の場合を取り 上げて説明する。
[0063] 図 17は、図 16 (c)の場合の n番目と n+ 1番目のフレームにおける信号線の電圧極 性及び選択順序を画素毎に示して ヽる。ここでは信号線の第 1グループ X1〜X4及 び第 2グループ X5〜X8を示している。同図の画素で発生する書き込み条件につい て図 18〜21に示した。
[0064] 図 18は、図 17で示した信号線の電圧極性及び選択順序において信号線の極性 反転が発生する画素の分布を示して!/ヽる。信号線の極性反転が発生する画素「一 2」 は相対的に条件が厳 、。画素「0」は全く極性反転が無!、ので条件が最も良!、。
[0065] 図 19は、図 17で示した信号線の選択順序と映像信号の極性において駆動 IC出力 の極性反転が発生する画素の分布を示して!/、る。駆動 IC出力の極性反転が発生す る画素「一 1」は図 18の画素「一 2」に比べて条件が厳しくな 、。画素「0」は全く極性 反転が無 、ので条件が最も良 、。
[0066] 図 20は、図 18の信号線の極性反転と図 19の駆動 IC出力の極性反転とを合わせ て示して!/、る。斜線で示した画素「 3」は最も厳し!/、。
[0067] 図 21は、図 20で示した信号線の極性反転と駆動 IC出力の極性反転とを合わせた 結果を n番目と n+ 1番目のフレームとで平均化した結果を示して 、る。走査線の第 1 行 Y(l)に相当する画素「- 2. 5」は書き込み条件が比較的厳しい。その結果、走査 線の第 1行は、その他の行よりも書き込み不足が発生しやすいため明るく(薄く)見え る。特に液晶表示装置で画面全体に中間調を表示した場合には、 1行目と 2行目以 降の明るさの違いが顕著になる。
[0068] このように書き込み不足が起きるような条件で、フレームの先頭で信号線の電圧極 性を切り換えると、信号線の電圧極性の周期性が崩れてしまい、走査線の第 1行目 が表示不良として視認されてしまう。
[0069] そこで、上述したように本実施の形態では制御回路により、フレームの先頭におい
て走査線の第 1行目に対する信号線の駆動に先立ち、 M行のうちの最終行における 電圧極性を信号線に与えるように制御する。図 5に示すように、 n番目のフレームの先 頭において走査線の第 1行目 Y(l)に対する信号線の駆動に先立ち、走査線 4行 Υ( 1)〜Υ(4)のうちの最終行 Υ (4)における電圧極性を信号線に与えるように予備駆動 を行う。これにより、走査線の第 1行目 Y(l)においては 4行の先頭行における電圧極 性が信号線に与えられることになるので、フレームの先頭で電圧極性の周期を切り換 えた場合でも、各フレームにおける全ての走査線に対して 4行の周期性が維持される 。その結果、画素の駆動条件を図 13に示すように表示画面全体に渡って均一に分 散させることができる。
[0070] よって、平面表示装置において信号線の極性反転に起因した書き込み不足による ムラが視認されに《なり安定して良好な表示を得ることができる。
産業上の利用の可能性
[0071] 本発明の平面表示装置及びその駆動方法によれば、各フレームで信号線の電圧 極性に走査線の Μ行毎の周期性を与えつつ信号線を駆動する際に、フレームの先 頭で電圧極性の周期を切り換えた場合でも、安定して良好な表示を得ることができる
Claims
[1] 複数行の走査線と複数列の信号線の各交差部に画素が配置された画素表示部と 映像信号線を通じて映像信号を供給する駆動回路と、
前記駆動回路力もの映像信号線 1本毎に信号線を N (Nは 2以上の整数)本ずつ対 応させたときの各グループ毎に、 N本の中から選択された信号線を映像信号線に切 り換えて接続するアナログスィッチ回路と、
各フレームにおいて信号線の電圧極性に走査線の M行 (Mは偶数)毎の周期性を 与えつつ信号線を駆動するとともに、フレームの先頭において走査線の第 1行目に 対する信号線の駆動に先立ち、前記 M行のうちの最終行における電圧極性を信号 線に与える制御を行う制御回路と、を備えることを特徴とする平面表示装置。
[2] 複数行の走査線と複数列の信号線の各交差部に画素が配置された画素表示部を 備え、映像信号を複数の映像信号線に供給し、この映像信号線に N (Nは 2以上の 整数)本ずつ対応させた前記信号線を選択的にアナログスィッチにより切替え接続 するようにした多選択駆動方式の平面表示装置の駆動方法にお!、て、
前記信号線の電圧極性に走査線の M (Mは偶数)行毎の周期性を与えて駆動する とともに、各フレームの走査線の第 1行目に対する信号線の駆動に先立ち、前記信 号線を予備駆動させることを特徴とする平面表示装置の駆動方法。
[3] 前記予備駆動は、前記各フレームの走査線の第 1行目に対する信号線の駆動に 先立ち、前記 M行の周期性をもつ最終行の電圧極性を前記信号線前段に書き込む ことを特徴とする請求項 2記載の平面表示装置の駆動方法。
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