WO2007062979A1 - Leistungstransistor-schalteinrichtung und verfahren zur funktionsprüfung einer derartigen leistungstransistor-schalteinrichtung - Google Patents

Leistungstransistor-schalteinrichtung und verfahren zur funktionsprüfung einer derartigen leistungstransistor-schalteinrichtung Download PDF

Info

Publication number
WO2007062979A1
WO2007062979A1 PCT/EP2006/068451 EP2006068451W WO2007062979A1 WO 2007062979 A1 WO2007062979 A1 WO 2007062979A1 EP 2006068451 W EP2006068451 W EP 2006068451W WO 2007062979 A1 WO2007062979 A1 WO 2007062979A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
power transistor
switching device
power
transistor switching
Prior art date
Application number
PCT/EP2006/068451
Other languages
English (en)
French (fr)
Inventor
Klaus Voigtlaender
Siegbert Steinlechner
Christian Pluntke
Antoine Chabaud
Valentin Tils
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Publication of WO2007062979A1 publication Critical patent/WO2007062979A1/de

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/18—Modifications for indicating state of switch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Definitions

  • the invention relates to a power transistor switching device, which is particularly suitable for power currents in vehicles, and a method for checking their functionality. Furthermore, a circuit arrangement using such a power transistor switching device is provided.
  • MOSFETs and IGBTs are used for switching large currents in vehicles, in particular of engines or actuators. Both have due to their isolated gate a relatively high input resistance in the order of z. B. 10 12 ohms. If a voltage between the gate and source (in the MOSFET) or between the gate and emitter (IGBT) is applied from the outside and then the connection to the power source is disconnected, remains due to the high input resistance, the gate potential over a relatively long time of z. B. several seconds.
  • the gate potential of the transistor can not be influenced from the outside. If the transistor was previously in a conducting state, it will remain in it and continue to transmit power currents. In consumers only controlled by their power current connections, as they are common in vehicles, thus often no shutdown is possible.
  • the power transistor switching device according to the invention, the circuit arrangement using this switching device and the method for checking the functionality of this power transistor switching device have several advantages. According to the invention, it is first recognized that a breakage or release of the gate connection contact has a higher probability than a breaking or releasing of one of the two power connection contacts of the transistor; Since in modern MOSFETs the gate terminal contact is on the outside, it is more loaded by mechanical shocks than the middle drain terminal contact. Furthermore, it is recognized according to the invention that the dangers which occur when the gate terminal contact is interrupted are greater than in the case of the other terminal contacts. Breaking the source terminal contact or the drain terminal contact only leads to the fact that no more current flows and therefore greater dangers can no longer occur.
  • a power transistor switching device and a method for its functional check or function plausibilization are thus created in which an interruption of the electrical contact to the gate of the power transistor is measured.
  • the second, ie source- or emitter- ter Fe connection of the gate resistor directly to the source or the emitter, that is provided between the source or emitter and the respective terminal electrode.
  • the amount of electrical charge applied to the gate across the gate resistor and the source or emitter terminal contact can be diverted to ground, so that the power transistor will turn off after a short time goes into the blocking state by itself.
  • the power transistor will turn off after a short time goes into the blocking state by itself.
  • a checking method is made possible in which a function plausibility check is made possible by measuring the current flowing into the gate connection contact.
  • a function plausibility check is made possible by measuring the current flowing into the gate connection contact.
  • a corresponding gate connection current via the gate resistance device and the source connection contact to ground is to be expected when a control voltage is applied to the gate connection contact of the switching device.
  • this current can be recognized according to the invention that - an existing connection of the resistor to the gate and source provided - the gate terminal contact and / or the source terminal contact (or emitter terminal contact) of the power transistor are interrupted. If the source terminal contact has become disconnected while the gate terminal contact is still intact, then an error exists without the danger of continuing power currents. If the gate connection contact has come loose, there is also an error that is detected accordingly.
  • the gate terminal current is thus measured and a resistance value is determined from the known control voltage and the measured gate terminal current, which resistance value can be compared with the known resistance value of the gate resistance device. If the determined resistance exceeds a tolerance range, eg. For example, twice of the known gate resistance value, an error signal can thus be output. This ensures reliable fault detection.
  • a tolerance range eg. For example, twice of the known gate resistance value
  • the current measuring device can be relatively simple, z. B. with a comparison device, in particular a comparator, and have a pre-connected before its output resistor.
  • the voltage value formed between the series resistor and the gate connection contact can be compared with a reference voltage, which in turn can be formed with little effort from an additional voltage source and a voltage divider circuit.
  • the gate resistance device can be integrated directly monolithically into the transistor chip, so that a secure contacting at gate and source or emitter of the transistor is ensured. Furthermore, multi-part designs are possible in which the transistor chip and the resistor z. B. are mounted together on a pedestal or chip housing and the gate terminal contact of the switching device is formed by an external bond from the chip housing to a substrate.
  • the additional expense according to the invention for reliable fault detection is thus essentially determined by the additional internal gate resistance device and the evaluation device. In a monolithic integration or using a common socket or chip-housing, however, this additional effort is low.
  • Figure 1 is a block diagram of an inventive arrangement with a drive means and a switching device according to the invention with a MOSFET as a power transistor.
  • Fig. 2 is a block diagram of an arrangement according to another
  • FIG. 3 shows a plan view of a hardware configuration of a circuit device according to the invention
  • Fig. 4 is a circuit diagram of an embodiment of the block diagram of Fig. 1;
  • FIG. 5 shows a signal diagram of a method according to the invention for checking the power transistor switching device
  • FIG. 6 shows a flowchart of a method according to the invention for checking the function.
  • a circuit arrangement 1, according to FIG. 1, has a control device 2 with a signal output 2 a and a ground connection 2 b, a power transistor switching device 3 according to the invention for power currents, an electric DC consumer 4 and an on-board voltage source 5 of the vehicle, which are delimited by dashed lines.
  • the DC consumer 4 can, for. B. be a DC motor, in particular a fan module, a water pump or an adjustment, continue also z. For example, a charging regulator or a solenoid valve.
  • the drive device 2 may, for. B. integrated in the housing of the DC consumer 4 or be a central control device of the vehicle.
  • the DC load 4 and the power transistor switching device 3 are connected in a manner known per se in series between the terminals of the on-board voltage source 5.
  • the power transistor switching device 3 has, according to the embodiment of FIG. 1, a MOSFET 6 and three terminal contacts 3g, 3s and 3d, which may be in particular solder contacts.
  • the gate G of the MOSFET 6 are connected to the gate terminal contact 3g, and the power terminals Drain D and Source S are respectively connected to the drain terminal contact 3d and the source terminal contact 3s.
  • the power connection contacts 3s and 3d are connected in a conventional manner between the output of the DC consumer 4 and ground, so that drain D to the output of the DC consumer 4 and the source S to ground or the minus output of Voltage source 5 is placed.
  • a gate resistor R 9 is connected between gate G and source S in the power transistor switching device 3.
  • the gate resistor R 9 is contacted or connected within the power transistor switching device 3, ie its connections k1 at the gate G and k2 at the source S are between the gate G and the connection contact 3g or between the source S and the connection contact 3s will be explained in more detail below.
  • the ohmic resistance of R 9 is z. B. in the range between 10 3 and 10 6 ohms, ie well below the blocking resistance of the MOSFET between D and S of about 10 12 ohms.
  • FIG. 2 corresponds substantially to that of FIG. 1, wherein in the power transistor switching device 3 instead of the MOSFET 6, an IGBT 7 with insulated gate G, collector C and emitter E is provided.
  • the power transistor switching device 3 according to FIG. 2 has the connection contacts 3g, 3c, 3e.
  • the gate resistor R 9 is connected inside the power transistor switching device 3 between gate G and emitter E, its connections k1 being arranged between gate G and connection contact R 9 and k2 between emitter E and connection contact 3e.
  • the gate resistor R 9 is integrated so far into the power transistor switching device 3 that the connections k1, k2 at an interruption, z. B. breaking or loosening of the gate terminal contact 3g not break or dissolve.
  • the power transistor switching device 3 can in this case be implemented differently in terms of hardware.
  • the MOSFET 6 and the IGBT 7 are each formed as a chip; the gate resistor R 9 is integrated according to a preferred embodiment in this chip, so that the entire power transistor switching device 3 is formed as a monolithic chip.
  • the power transistor switching device 3 may also be designed in several parts and z. B. have a housing 10, within which the gate resistor R 9 is arranged, wherein the terminal contacts 3g, 3d, 3s and 3g, 3c, 3e outside or on the outside of the housing 10 are arranged.
  • Figure 3 shows such an exemplary embodiment of the power transistor switching device 3 and its contacting on a substrate as a schematic representation without taking into account the actual aspect ratios.
  • the MOSFET 6 is mounted as a chip on the bottom of a base 10 (or chip housing 10), which in turn is mounted on a circuit board 12 serving as a substrate.
  • the terminals D and S of the MOSFET 6 are contacted via internal wire bonds 13, 14 with corresponding pads 21 (or bonding pads) of the base 10.
  • the gate G is contacted via an internal wire bond 15 with the likewise mounted on the bottom of the base 10 gate resistor R 9 , in turn with its other terminal (by a wire bond 17 or by plugging on the leadframe) with a corresponding Päd 21 of Soelsel 10 is contacted.
  • the gate G is contacted via a further wire bond 16 with a ped 21 of the base 10.
  • the base (or chip housing) 10 run in a conventional manner lines, z. B. a Leadframe, so that it has on its outer side terminal pins 22 which is contacted via external wire bonds 23 with conductor tracks of the printed circuit board 12.
  • the base 10 can be cooled and appropriately passivated, so that the internal wire bonds 13, 14, 15, 16, 17 are correspondingly secured against vibrations.
  • the connection pins 22 and external wire bonds 23 in this case correspond to the connection contacts 3s, 3d, 3g of FIG. 1; furthermore, the internal wire bonds 15, 17 correspond to the connections k1, k2 of FIGS. 1, 2. Also in this embodiment, it is more likely to interrupt the contacting of the external wire bonds 23 than the internal wire bonds 15, 17.
  • the internal wire bonds 15, 17 are loaded only with the small signal current Ia.
  • FIG. 3 can accordingly also be realized with the IGBT 7.
  • a detection is carried out as to whether the gate terminal contact 3g is insulated from the signal output 2a of the control device 2 by measuring the current Ia flowing from the signal output 2a by means of an internal current measuring device 20 of the control device 2.
  • the gate G in both embodiments of FIGS. 1, 2 is initially insulated from drain D and source S or collector C and emitter E, wherein, according to the invention, the connection contact 3g is connected to ground via the gate resistor R 9 .
  • the current Ia in the gate supply line can thus be measured during the transistor activation and the actual resistance Ra determined from Ua and Ia with the known resistance value be compared by Rg. If Ra is above a setpoint range, eg. B. 2 * Rg, an error is detected and an error signal F is output.
  • FIG. 4 shows, by way of example, a current measuring and evaluation circuit 20 within the control device 2, the corresponding signal profiles being reproduced in FIG.
  • the drive signal for the transistor 6 or 7 is supplied by the signal source 24 as U ' a (t) and is advantageously formed according to the curve a in Fig. 5 as a periodic rectangular signal with the peak value U ' b1.
  • the drive signal U ' a is attenuated only insignificantly via a series resistor Rm and output as output signal Ua with the peak value Ub1 from the signal output 2a and input to the gate terminal contact 3g, ie placed intact terminal 3g to the gate G.
  • Rm is for this purpose significantly smaller than R 9 , so that the supplied from the signal source 24 peak voltage U ' b1 is only slightly attenuated.
  • the output signal Ua is supplied as a DC voltage value to the positive input of a comparator 25.
  • an attenuated constant voltage value Ur Ub1 * R1 / (R1 + R2) is furthermore formed via a voltage divider (R1, R2) and applied to the minus input of the comparator 25.
  • a pulse sequence then appears at the output of the comparator 24 as faulty in the rhythm of the output signal U ' a, as shown in the lower curve c of FIG. 5.
  • a suitable design can, for. B. look so that a Starbuckssig- appears nal if the actual resistance Ra between the gate and source S terminal contact 3g or emitter E exceeds twice the value of the resistor R provided. 9 In this case, the sizing of Ri and R2 helps:
  • R m is chosen to be R 9/20 .
  • the signal source 24 sends short pulses of the drive voltage U ' a with respect to the normal operation significantly reduced amplitude.
  • the amplitude must be so small that it does not bring the MOSFET 6 or IGBT 7 into the conductive state.
  • the connection to the gate G can then be checked with the same circuit from FIG. 4: if the gate connection contact 3g is intact, a corresponding voltage drop should be present at the voltage divider R m , R 9 .
  • a slight flow of the consumer 4 in the test case can be allowed.
  • the thresholds have to be recalculated because of U ' a Test ⁇ U ' a .
  • clocked measurements can also be used according to the invention be carried out, for. B. when clocked driving the power transistor - z. B. in PWM (pulse width modulation) - in the signal pauses by short, the transistor not aus excusende intermediate pulses.
  • PWM pulse width modulation
  • the generated error signal F can be used to output a warning signal and / or - if possible - to cause the disconnection of the supply voltage Ub of the consumer 4.
  • FIG. 6 thus shows a method according to the invention for functional testing of a power transistor switching device which is started in step S1, the control voltage Ua being output in step S2 and the gate connection current Ia being measured in step S3, whereupon in step S4 the actual resistance Ra is determined as a quotient and compared in step S5 with the known resistance value of Rg. Depending on this comparison, either the method is reset before step S2 or the error signal F is output or set to "1".

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

Die Erfindung betrifft eine Leistungstransistor-Schalteinrichtung, die aufweist: einen Leistungstransistor (6, 7) mit einem isolierten Gate (G) und einer ersten und zweiten Leistungselektrode (S,D; E,C), und eine zwischen dem Gate (G) und der zweiten Leistungselektrode (S, E) geschalteten Gate-Widerstandseinrichtung (Rg), wobei die Leistungselektroden über Leistungselektroden-Anschlusskontakte (3s, 3d, 3c, 3e, 3c) an einen Leistungs-Stromkreis mit einer Gleichspannungsquelle (5) und einem Gleichstromverbraucher (4) anschließbar sind, das Gate (G) über einen Gate-Anschlusskontakt (3g) an eine Ansteuereinrichtung (2) anschließbar ist, und die Gate-Widerstandseinrichtung (Rg) in einer gateseitigen Anbindung (k1) an dem Gate (G) und einer zweiten Anbindung (k2) an der zweiten Leistungselektrode (S, E) angeschlossen ist und die gateseitige Anbindung (k1) zwischen dem Gate (G) und dem Gate-Anschlusskontakt (3g) angeordnet ist. Weiterhin sind eine Schaltungsanordnung mit einer derartigen Leistungstransistor-Schalteinrichtung und ein Verfahren zur Funktionsüberprüfung einer derartigen Leistungstransistor-Schalteinrichtung vorgesehen. Erfindungsgemäß kann eine Unterbrechung der Kontaktierung des Gates während des Betriebes mit geringem Aufwand ermittelt werden.

Description

Leistungstransistor-Schalteinrichtung und Verfahren zur Funktionsprüfung einer derartigen Leistungstransistor-Schalteinrichtung
Die Erfindung betrifft eine Leistungstransistor-Schalteinrichtung, die insbesondere für Leistungsströme in Fahrzeugen einsetzbar ist, und ein Verfahren zur Überprüfung ihrer Funktionsfähigkeit. Weiterhin ist eine Schaltungsanordnung unter Verwendung einer derartigen Leistungstransistor- Schalteinrichtung vorgesehen.
Stand der Technik
Zum Schalten von großen Strömen in Fahrzeugen, insbesondere von Motoren bzw. Stelleinrichtungen, Magnetventilen und thermischen Lasten, werden vermehrt MOSFETs und IGBTs eingesetzt. Beide weisen aufgrund ihres isolierten Gates einen relativ hohen Eingangswiderstand in der Größenordnung von z. B. 1012 Ohm auf. Wenn von außen eine Spannung zwischen Gate und Source (beim MOSFET) bzw. zwischen Gate und Emitter (beim IGBT) angelegt und dann die Verbindung zur Spannungsquelle getrennt wird, bleibt wegen des hohen Eingangswiderstandes das Gatepotential über eine relativ lange Zeit von z. B. mehreren Sekunden erhalten.
Falls bei der Alterung oder Erschütterung eine Unterbrechung der Kon- taktierung auftritt, z. B. durch ein Brechen der Lötstelle oder eine Ablösung des Bonds zum Gate, kann das Gatepotential des Transistors von außen nicht mehr beeinflusst werden. Falls der Transistor vorher in einem leitenden Zustand war, so wird er in diesem verharren und weiterhin Leistungsströme durchlassen. Bei lediglich durch ihre Leistungsstrom-Anschlüsse gesteuerten Verbrauchern, wie sie in Fahrzeugen üblich sind, ist somit oftmals keine Abschaltung mehr möglich. Vorteile der Erfindung
Die erfindungsgemäße Leistungstransistor-Schalteinrichtung, die Schal- tungsanordnung unter Verwendung dieser Schalteinrichtung sowie das Verfahren zum Überprüfen der Funktionsfähigkeit dieser Leistungstransistor- Schalteinrichtung weisen demgegenüber einige Vorteile auf. Erfindungsgemäß wird zunächst erkannt, dass ein Aufbrechen bzw. Lösen des Gate- Anschlusskontaktes eine höhere Wahrscheinlichkeit als ein Brechen bzw. Lösen eines der beiden Leistungsanschlusskontakte des Transistors aufweist; da bei modernen MOSFETs der Gate- Anschlusskontakt außen liegt, wird er durch mechanische Erschütterungen mehr belastet als der mittlere Drain-Anschlusskontakt. Weiterhin wird erfindungsgemäß erkannt, dass die bei einer Unterbrechung des Gate-Anschlusskontaktes auftretenden Gefah- ren größer sind als bei den anderen Anschlusskontakten. Ein Aufbrechen des Source- Anschlusskontaktes oder des Drain- Anschlusskontaktes führt lediglich dazu, dass kein Strom mehr fließt und daher größere Gefahren nicht mehr auftreten können.
Erfindungsgemäß werden somit eine Leistungstransistor- Schalteinrichtung und ein Verfahren zu dessen Funktionsüberprüfung bzw Funtkionsplau- sibilisierung geschaffen, bei denen eine Unterbrechung des elektrischen Kontaktes zum Gate des Leistungstransistors gemessen wird. Erfindungsgemäß wird hierzu ein Widerstand zwischen Gate und der masseseitigen Leistungselektrode, d. h. der Source oder dem Emitter, geschaltet, wobei der Widerstand intern in der Leistungstransistor- Schalteinrichtung direkt an das Gate, d.h. in dem Bereich zwischen dem Gate und dem Gate- Anschlusskontakt angebunden wird. Erfindungsgemäß wird somit sichergestellt, dass auch beim Brechen bzw. Lösen des Gate-Anschlusskontaktes die Anbindung bzw. Kontaktierung des Widerstandes am Gate erhalten bleibt.
Entsprechend ist vorzugsweise auch die zweite, d.h. source- bzw. emit- terseitige Anbindung des Gate-Widerstandes direkt an der Source- bzw. dem Emitter, d. h. zwischen Source bzw. Emitter und der betreffenden Anschlusselektrode vorgesehen.
Erfindungsgemäß kann somit zum einen bei einem Versagen bzw. fehlendem Kontakt des Gate-Anschlusskontaktes die am Gate anliegende elektrische Ladungsmenge über dem Gate-Widerstand und den Source- bzw. E- mitter-Anschlusskontakt auf Masse abgeleitet werden, so dass der Leistungstransistor nach kurzer Zeit von selbst in den sperrenden Zustand über- geht. Somit wird erfindunggemäß bereits die Sicherheit erhöht.
Weiterhin wird erfindungsgemäß ein Überprüfungsverfahren ermöglicht, bei dem eine Funktionsplausibilisierung durch Messung des in den Gate- Anschlusskontakt fließenden Stroms ermöglicht wird. Bei intakter Kontaktie- rung des Gates ist beim Anlegen einer Steuerspannung an den Gate- Anschlusskontakt der Schalteinrichtung ein entsprechender Gateanschluss- Strom über die Gate-Widerstandseinrichtung und den Source- Anschlusskontakt auf Masse zu erwarten. Bei Fehlen dieses Stroms kann erfindungsgemäß erkannt werden, dass - eine bestehende Anbindung des Widerstandes an Gate und Source vorausgesetzt - der Gate-Anschlusskontakt und/oder der Source-Anschlusskontakt (bzw. Emitter-Anschlusskontakt) des Leistungstransistors unterbrochen sind. Falls der Source-Anschlusskontakt sich gelöst hat bei weiterhin intaktem Gate-Anschlusskontakt, liegt ein Fehler ohne die Gefahr weiterhin bestehender Leistungsströme vor. Falls sich der Ga- te-Anschlusskontakt gelöst hat, liegt ebenfalls ein Fehler vor, der entsprechend detektiert wird.
Erfindungsgemäß wird somit der Gate-Anschluss-Strom gemessen und aus der bekannten Steuerspannung und dem gemessenen Gate-Anschluss- Strom ein Widerstandswert ermittelt, der mit dem bekannten Widerstandswert der Gate-Widerstandseinrichtung verglichen werden kann. Überschreitet der ermittelte Widerstandswert einen Toleranzbereich, z. B. das Doppelte des bekannten Gate-Widerstandswerts, kann somit ein Fehlersignal ausgegeben werden. Somit wird eine sichere Fehlerdetektion gewährleistet.
Die Strommesseinrichtung kann relativ einfach, z. B. mit einer Ver- gleichseinrichtung, insbesondere einen Komparator, und einen vor ihren Ausgang geschalteten Vorwiderstand aufweisen. Der zwischen dem Vorwiderstand und dem Gate-Anschlusskontakt gebildete Spannungswert kann mit einer Referenzspannung verglichen werden, die wiederum mit geringem Aufwand aus einer zusätzlichen Spannungsquelle und einer Spannungstei- lerschaltung gebildet werden kann.
Erfindungsgemäß kann die Gate-Widerstandseinrichtung direkt monolithisch in den Transistor-Chip integriert sein, so dass eine sichere Kontaktie- rung an Gate und Source bzw. Emitter des Transistors gewährleistet ist. Wei- terhin sind auch mehrteilige Ausbildungen möglich, bei denen der Transistor- Chip und der Widerstand z. B. gemeinsam auf einem Sockel bzw. Chip- Gehäuse angebracht sind und der Gate-Anschlusskontakt der Schalteinrichtung durch einen externen Bond von dem Chip-Gehäuse zu einem Substrat gebildet ist.
Der erfindungsgemäße Mehraufwand für die sichere Fehlerdetektion wird somit im wesentlichen durch die zusätzliche interne Gate- Widerstandseinrichtung und die Auswerteeinrichtung festgelegt. Bei einer monolithischen Integration oder bei Benutzung eines gemeinsamen Sockels oder Chip-Gehäuses ist dieser Mehraufwand jedoch gering.
Beschreibung der bevorzugten Ausführungsformen
Die Erfindung wird im Folgenden anhand der beiliegenden Zeichnungen an einigen Ausführungsformen erläutert. Es zeigen: Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Anordnung mit einer Ansteuereinrichtung und einer erfindungsgemäßen Schalteinrichtung mit einem MOSFET als Leistungstransistor; Fig. 2 ein Blockschaltbild einer Anordnung gemäß einer weiteren
Ausführungsform mit einem IGBT als Leistungs- Transistor;
Fig. 3 eine Aufsicht auf eine Hardware-Ausbildung einer erfindungsgemäßen Schaltungseinrichtung; Fig. 4 ein Schaltbild einer Ausführungsform des Blockdiagramms aus Fig. 1 ;
Fig. 5 ein Signaldiagramm eines erfindungsgemäßen Verfahrens zur Überprüfung der Leistungstransistor-Schalteinrichtung;
Fig. 6 ein Flussdiagramm eines erfindungsgemäßen Verfahrens zur Funktionsüberprüfung.
Eine Schaltungsanordnung 1 weist gemäß Fig. 1 eine Ansteuereinrichtung 2 mit einem Signalausgang 2a und einem Masseanschluss 2b, eine durch gestrichelte Linien begrenzte erfindungsgemäße Leistungstransistor- Schalteinrichtung 3 für Leistungsströme, einen elektrischen Gleichstromverbraucher 4 und eine Bord-Spannungsquelle 5 des Fahrzeuges auf, die z. B. eine Bordspannung von Ub = 12V liefert. Der Gleichstromverbraucher 4 kann z. B. ein Gleichstrommotor sein, insbesondere ein Lüftermodul, eine Wasserpumpe oder eine Verstelleinrichtung, weiterhin auch z. B. ein Lade- regier oder ein Magnetventil. Die Ansteuereinrichtung 2 kann z. B. auch im Gehäuse des Gleichstromverbrauchers 4 integriert oder eine zentrale Steuereinrichtung des Fahrzeuges sein.
Der Gleichstromverbraucher 4 und die Leistungstransistor- Schaltein- richtung 3 sind in an sich bekannter Weise in Reihe zwischen die Anschlüsse der Bord-Spannungsquelle 5 geschaltet. Die Leistungstransistor- Schalteinrichtung 3 weist gemäß der Ausführungsform der Fig. 1 einen MOSFET 6 und drei Anschlusskontakte 3g, 3s und 3d auf, die insbesondere Lötkontakte sein können. Hierbei sind das Gate G des MOSFETs 6 an den Gate- Anschlusskontakt 3g und entsprechend die Leistungsanschlüsse bzw. Leistungselektroden Drain D und Source S an den Drain-Anschlusskontakt 3d bzw. den Source-Anschlusskontakt 3s angeschlossen.
Hierbei sind die Leistungs- Anschlusskontakte 3s und 3d in an sich bekannter Weise zwischen den Ausgang des Gleichstromverbrauchers 4 und Masse geschaltet sind, so dass Drain D an den Ausgang des Gleichstrom- Verbrauchers 4 und die Source S an Masse bzw. den Minus-Ausgang der Spannungsquelle 5 gelegt ist.
Erfindungsgemäß ist in der Leistungstransistor-Schalteinrichtung 3 ein Gate-Widerstand R9 zwischen Gate G und Source S geschaltet. Der Gate- Widerstand R9 ist hierbei innerhalb der Leistungstransistor- Schalteinrichtung 3 kontaktiert bzw. angebunden, d. h. seine Anbindungen k1 am Gate G und k2 an der Source S liegen zwischen Gate G und dem Anschlusskontakt 3g bzw. zwischen Source S und Anschlusskontakt 3s, wie weiter unten detaillierter ausgeführt wird. Der ohmsche Widerstand von R9 liegt z. B. im Bereich zwischen 103 und 106 Ohm, d.h. deutlich unterhalb des Sperrwiderstandes des MOSFET zwischen D und S von etwa 1012 Ohm.
Die Ausführungsform der Fig. 2 entspricht im Wesentlichen derjenigen der Fig. 1 , wobei in der Leistungstransistor-Schalteinrichtung 3 an Stelle des MOSFETs 6 ein IGBT 7 mit isoliertem Gate G, Kollektor C und Emitter E vorgesehen ist. Somit weist die Leistungstransistor-Schalteinrichtung 3 gemäß Fig. 2 die Anschlusskontakte 3g, 3c, 3e auf. Erfindungsgemäß ist hierbei der Gate-Widerstand R9 innerhalb der Leistungstransistor-Schalteinrichtung 3 zwischen Gate G und Emitter E geschaltet, wobei seine Anbindungen k1 zwischen Gate G und Anschlusskontakt R9 und k2 zwischen Emitter E und Anschlusskontakt 3e angeordnet sind. Erfindungsgemäß wird hierbei jeweils erreicht, dass der Gate- Widerstand R9 soweit in die Leistungstransistor-Schalteinrichtung 3 integriert ist, dass die Anbindungen k1 , k2 bei einer Unterbrechung, z. B. einem Lösen bzw. Bruch des Gate-Anschlusskontaktes 3g nicht brechen bzw. sich lösen.
Die Leistungstransistor-Schalteinrichtung 3 kann hierbei hardwaremäßig unterschiedlich realisiert sein. Der MOSFET 6 und der IGBT 7 sind jeweils als Chip ausgebildet; der Gate-Widerstand R9 ist gemäß einer bevorzugten Ausführungsform in diesen Chip integriert, so dass die gesamte Leistungs- transistor-Schalteinrichtung 3 als monolithischer Chip ausgebildet ist.
Weiterhin kann die Leistungstransistor-Schalteinrichtung 3 auch mehrteilig ausgebildet sein und z. B. ein Gehäuse 10 aufweisen, innerhalb von dem der Gate-Widerstand R9 angeordnet ist, wobei die Anschlusskontakte 3g, 3d, 3s bzw. 3g, 3c, 3e außerhalb bzw. an der Außenseite des Gehäuses 10 angeordnet sind. Figur 3 zeigt eine derartige beispielhafte Ausbildung der Leistungstransistor- Schalteinrichtung 3 und ihrer Kontaktierung auf einem Substrat als schematische Darstellung ohne Berücksichtigung der tatsächlichen Längenverhältnisse.
Gemäß der Aufsicht der Fig. 3 ist der MOSFET 6 als Chip auf dem Boden eines Sockels 10 (bzw. Chip-Gehäuses 10) befestigt, der wiederum auf einer als Substrat dienenden Leiterplatte 12 montiert ist. In dem Sockel 10 sind die Anschlüsse D und S des MOSFETs 6 über interne Drahtbonds 13, 14 mit entsprechenden Pads 21 (bzw. Bondpads) des Sockels 10 kontaktiert. Das Gate G ist über einen internen Drahtbond 15 mit dem ebenfalls auf dem Boden des Sockels 10 montierten Gate-Widerstand R9 kontaktiert, der mit seinem anderen Anschluss wiederum (durch einen Drahtbond 17 oder durch Aufstecken auf den Leadframe) mit einem entsprechenden Päd 21 des So- ckels 10 kontaktiert ist. Weiterhin ist das Gate G über einen weiteren Drahtbond 16 mit einem Päd 21 des Sockels 10 kontaktiert. In dem Sockel (bzw. Chip-Gehäuse) 10 verlaufen in an sich bekannter weise Leitungen, z. B. ein Leadframe, so dass er auf seiner Außenseite Anschlusspins 22 aufweist, die über externe Drahtbonds 23 mit Leiterbahnen der Leiterplatte 12 kontaktiert ist. Der Sockel 10 kann gekühlt und entsprechend passiviert sein, so dass die internen Drahtbonds 13, 14, 15, 16, 17 entsprechend gegenüber Erschüt- terungen gesichert sind. Die Anschlusspins 22 und externen Drahtbonds 23 entsprechen hierbei den Anschlusskontakten 3s, 3d, 3g der Fig. 1 ; weiterhin entsprechen die internen Drahtbonds 15, 17 den Anbindungen k1 , k2 der Figuren 1 , 2. Auch bei dieser Ausführungsform ist eher eine Unterbrechung der Kontaktierung der externen Drahtbonds 23 als der interne Drahtbonds 15, 17 zu erwarten. Hierbei sind die internen Drahtbonds 15, 17 nur mit dem kleinen Signal-Strom Ia belastet. Fig. 3 kann entsprechend auch mit dem IGBT 7 realisiert sein.
Erfindungsgemäß erfolgt eine Detektion, ob der Gate-Anschlusskontakt 3g mit dem Signalausgang 2a der Ansteuereinrichtung 2 verbunden von diesem isoliert ist, indem der aus dem Signalausgang 2a fließende Strom Ia mittels einer internen Strommesseinrichtung 20 der Ansteuereinrichtung 2 gemessen wird. Das Gate G beider Ausführungsformen der Figuren 1 , 2 ist zunächst gegenüber Drain D und Source S bzw. Kollektor C und Emitter E iso- liert, wobei erfindungsgemäß der Anschlusskontakt 3g über den Gate- Widerstand R9 mit Masse verbunden ist.
Bei bestehender Kontaktierung fällt somit bei Ua = 0 an R9 keine Spannung ab, so dass Ia = 0. Bei Ua auf hohem Potential, z. B. 5 Volt, d. h. Ua im Zustand "high" bzw. "1", fällt an R9 entsprechend der Strom Ia = Ua/R9 ab. Hierbei ist R9 z. B. 106 Ohm, so dass eine deutlicher Unterschied gegenüber dem Gate-Source-Widerstand von ca. 1012 Ohm besteht. Bei getrenntem Anschlusskontakt 3g ist Ia = 0 unabhängig von Ua, d. h. auch bei Ua = 5V.
Erfindungsgemäß kann der Strom Ia in der Gate-Zuleitung somit während der Transistoransteuerung gemessen werden und der aus Ua und Ia ermittelte tatsächliche Widerstand Ra mit dem bekannten Widerstandswert von Rg verglichen werden. Liegt Ra oberhalb eines Sollwertbereichs, z. B. 2 * Rg, wird ein Fehler erkannt und ein Fehlersignal F ausgegeben.
Fig. 4 zeigt beispielhaft eine Strommess- und Auswerteschaltung 20 innerhalb der Ansteuereinrichtung 2, wobei die entsprechenden Signalverläufe in Fig. 5 wiedergegeben sind.
Das Ansteuersignal für den Transistor 6 oder 7 wird von der Signalquelle 24 als U'a (t) geliefert und ist vorteilhafterweise gemäß der Kurve a in Fig. 5 als periodisches Rechtecksignal mit dem Spitzenwert U'b1 ausgebildet.
Das Ansteuersignal U'a wird über einen Vorwiderstand Rm nur unwesentlich abgeschwächt und als Ausgangssignal Ua mit dem Spitzenwert Ub1 aus dem Signalausgang 2a ausgegeben und auf den Gate-Anschlusskontakt 3g eingegeben, d. h. bei intaktem Anschlusskontakt 3g an das Gate G gelegt. Rm ist hierzu deutlich kleiner als R9, damit die von der Signalquelle 24 gelieferte Spitzenspannung U'b1 nur unwesentlich abgeschwächt wird.
Das Ausgangssignal Ua wird als Gleichspannungswert dem Plus- Eingang eines Komparators 25 zugeführt. Aus dem von der Signalquelle 24 gelieferten Spitzenwert Ub1 wird weiterhin über einen Spannungsteiler (R1 , R2) ein abgeschwächter konstanter Spannungswert Ur = Ub1 * R1/(R1 + R2) gebildet und auf den Minus-Eingang des Komparators 25 gelegt.
Ist der Anschlusskontakt 3g unterbrochen, so ist Ia = 0, so dass an Rm keine Spannung abfällt und sich somit der maximale Spannungswert am Plus-Eingang des Komparators 25 gegenüber dem Sollwert etwas erhöht. Der Spannungsteiler R1 , R2 ist hierbei so auszulegen, dass im ordnungsgemäßen Fall der Spitzenwert Ub von Ua kleiner als Ur ist und somit gemäß dem Signalverlauf der Kurve b in Fig. 5 immer ein Fehlersignal F=O ausge- geben wird, und weiterhin im Fehlerfall die Spannung am Plus-Eingang diejenige am Minus-Eingang des Komparators überschreitet. Im Fehlerfall erscheint dann eine Pulsfolge am Ausgang des Komparators 24 als Fehlersig- nal F im Rhythmus des Ausgangssignals U'a, wie in der unteren Kurve c der Fig. 5 gezeigt.
Eine geeignete Auslegung kann z. B. so aussehen, dass ein Fehlersig- nal erscheint, wenn der tatsächliche Widerstand Ra zwischen Gate- Anschlusskontakt 3g und Source S bzw. Emitter E den doppelten Wert des vorgesehenen Widerstandes R9 überschreitet. In diesem Fall hilft die Dimensionierung von Ri und R2:
Figure imgf000012_0001
bzw. für U ' M « U'a : R2 13 R1 Rm
2 * J?
Rm wird beispielsweise zu R9 / 20 gewählt.
Für den Fall, dass ein Verbraucher 4 über längere Zeit nicht in Betrieb ist, jedoch trotzdem die Verbindung zum Gate geprüft werden soll, kann eine Erweiterung des vorstehend beschriebenen Verfahrens eingesetzt werden. Hierzu sendet die Signalquelle 24 kurze Impulse der Ansteuerspannung U' a mit gegenüber dem Normalbetrieb deutlich reduzierter Amplitude aus. Die Amplitude muss so klein sein, dass dadurch der MOSFET 6 oder IGBT 7 nicht in den leitenden Zustand gebracht wird. Dann lässt sich mit derselben Schaltung aus Fig. 4 die Verbindung zum Gate G überprüfen: bei intaktem Gate-Anschlusskontakt 3g sollte ein entsprechender Spannungsabfall am Spannungsteiler Rm, R9 vorliegen. Alternativ hierzu kann eine leichte Bestro- mung des Verbrauchers 4 im Testfall zugelassen werden. Die Schwellen sind wegen U ' a Test < U' a neu zu berechnen.
Erfindungsgemäß können grundsätzlich auch getaktete Messungen durchgeführt werden, z. B. bei getakteter Ansteuerung des Leistungstransistors - z. B. bei PWM (Pulsweitenmodulation) - in den Signalpausen durch kurze, den Transistor nicht aussteuernde Zwischenpulse.
Das generierte Fehlersignal F kann dazu dienen, ein Warnsignal auszugeben und/oder - wenn möglich - die Abschaltung der Versorgungsspannung Ub des Verbrauchers 4 zu veranlassen.
Fig. 6 zeigt somit ein erfindungsgemäßes Verfahren zur Funktionsüberprü- fung einer Leistungstransistor-Schalteinrichtung, das in Schritt S1 gestartet wird, wobei in Schritt S2 die Steuerspannung Ua ausgegeben und in Schritt S3 der Gate-Anschluss-Strom Ia gemessen wird, woraufhin in Schritt S4 der tatsächliche Widerstand Ra als Quotient ermittelt und in Schritt S5 mit dem bekannten Widerstandswert von Rg verglichen wird. In Abhängigkeit dieses Vergleichs wird eintweder das Verfahren vor Schritt S2 zurückgesetzt oder das Fehlersignal F ausgegeben bzw. auf „1" gesetzt.

Claims

Patentansprüche
1. Leistungstransistor-Schalteinrichtung, die aufweist: einen Leistungstransistor (6, 7) mit einem isolierten Gate (G), einer als
Drain (D) oder als Kollektor (C) ausgebildeten ersten Leistungselektrode (D, C) und einer als Source (S) oder als Emitter (E) ausgebildeten zweiten Leistungselektrode (S, E), und eine Gate-Widerstandseinrichtung (R9), die zwischen dem Gate (G) und der zweiten Leistungselektrode (S, E) geschaltet ist, wobei das Gate (G) über einen Gate-Anschlusskontakt (3g) an eine Ansteuereinrichtung (2) anschließbar ist, wobei die erste und zweite Leistungselektrode (S, D; E, C) über einen ersten Leistungselektroden-Anschlusskontakt (3d, 3c) und einen zweiten Leistungselektroden- Anschlusskontakt (3s, 3e) an einen Leistungs-
Stromkreis mit einer Gleichspannungsquelle (5) und einem elektrischen Gleichstromverbraucher (4) anschließbar sind, wobei die Gate-Widerstandseinrichtung (R9) in einer gateseitigen Anbindung (k1 ) an dem Gate (G) und in einer zweiten Anbindung (k2) an der zweiten Leistungselektrode (S, E) angeschlossen ist und die gateseitige
Anbindung (k1 ) zwischen dem Gate (G) und dem Gate- Anschlusskontakt (3g) angeordnet ist.
2. Leistungstransistor-Schalteinrichtung nach Anspruch 1 , dadurch gekenn- zeichnet, dass die zweite Anbindung (k2) der Gate-Widerstandseinrichtung (R9) zwischen der zweiten Leistungselektrode (S, E) und dem zweiten Leistungselektroden- Anschlusskontakt (3s, 3e) angeordnet ist.
3. Leistungstransistor-Schalteinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Gate-Widerstandseinrichtung (R9) und der Leistungstransistor (6, 7) als monolithisches Bauteil (3) ausgebildet sind.
4. Leistungstransistor-Schalteinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass sie ein Chip-Gehäuse (10) zur Montage auf einem Substrat (12) aufweist, wobei der Leistungstransistor (6, 7) und die Gate- Widerstandseinrichtung (Rg) in oder auf dem Chip-Gehäuse (10) befestigt und über interne Drahtbonds (13, 14, 15, 16, 17) miteinander und mit
Anschlusspads (21 ) des Chip-Gehäuses (10) kontaktiert sind, und die Anschlusskontakte (3g, 3s, 3d, 3e, 3c) zumindest teilweise durch externe Drahtbonds (23) des Chip-Gehäuses (10) zur Kontaktierung auf dem Substrat (12) gebildet sind.
5. Leistungstransistor-Schalteinrichtung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Gate-Widerstandseinrichtung (R9) einen ohmschen Widerstandswert aufweist, der um mindestens einen Faktor 103 kleiner als der Sperrwiderstand zwischen den Leistungselekt- roden (D, S; C, E) des sperrenden Leistungstransistors (6, 7) ist.
6. Schaltungsanordnung (1 ) unter Verwendung einer Leistungstransistor- Schalteinrichtung (3) nach einem der vorherigen Ansprüche und einer Ansteuereinrichtung (2), die an ihrem Signalausgang (2a) eine Steuer- Spannung (Ua) ausgibt und eine Strommesseinrichtung (20) zum Messen des ausgegebenen Gate-Anschluss-Stroms (Ia) aufweist, wobei die Schaltungsanordnung (1 ) aus der ausgegebenen Steuerspannung (Ua) und dem gemessenen Gate-Anschluss-Strom (Ia) einen tatsächlichen Widerstand berechnet und mit dem vorbekannten Widerstandswert der Gate-Widerstandseinrichtung (R9) vergleicht und in Abhängigkeit des
Vergleichs ein Fehlersignal (F) zur Bewertung der Kontaktierung des Gates (G) des Leistungstransistors (6, 7) ausgibt.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Strommesseinrichtung (20) eine Vergleichseinrichtung (24), einen vor den Signalausgang (2a) geschalteten Vorwiderstand (Rm) und eine Referenzspannung (Ur) aufweist, wobei die Vergleichseinrichtung (24) die Re- ferenzspannung (Ur) mit der an dem Signalausgang (2a) ausgegebenen Steuerspannung (Ua) vergleicht und in Abhängigkeit dieses Vergleichs das Fehlersignal (F) ausgibt.
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Referenzspannung (Ur) durch eine Referenzspannungsquelle (Ubi) und eine Spannungsteilerschaltung (Ri, R2) gebildet wird, und die Vergleichseinrichtung (24) ein Komparator (24) ist.
9. Verfahren zur Funktionsüberprüfung einer Leistungstransistor- Schalteinrichtung nach einem der Ansprüche 1 bis 5, mit mindestens folgenden Schritten:
Ausgabe einer Steuerspannung (Ua) an den Gate-Anschlusskontakt (3g) der Leistungstransistor-Schalteinrichtung (3) (S2), Messung eines in den Gate-Anschlusskontakt (3g) fließenden Gate-
Anschluss-Stroms (Ia) (S3),
Ermittlung, ob ein aus dem Verhältnis der Steuerspannung (Ua) und des gemessenen Gate-Anschluss-Stroms (Ia) ermittelter tatsächlicher Widerstand innerhalb eines Toleranzbereichs des bekannten Widerstandswer- tes der Gate-Widerstandseinrichtung (Rg) liegt (S4, S5), und
Ausgabe eines Fehlersignals (F), wenn der tatsächlicher Widerstand außerhalb des Toleranzbereichs liegt .
10.Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass in Betriebs- pausen eines angeschlossenen Gleichstrom-Verbrauchers (4) von der
Ansteuereinrichtung (2) Test-Steuersignale (Ua) mit gegenüber der zur Aussteuerung des Leistungstransistors (6, 7) erforderlichen Schaltspannung reduzierter Amplitude (Ubi) ausgegeben werden und der Gate- Anschluss-Strom (Ia) ohne Schalten des Leistungstransistors (6, 7) ge- messen wird.
PCT/EP2006/068451 2005-12-02 2006-11-14 Leistungstransistor-schalteinrichtung und verfahren zur funktionsprüfung einer derartigen leistungstransistor-schalteinrichtung WO2007062979A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005057577.3 2005-12-02
DE200510057577 DE102005057577A1 (de) 2005-12-02 2005-12-02 Leistungstransistor-Schalteinrichtung und Verfahren zur Funktionsprüfung einer derartigen Leistungstransistor-Schalteinrichtung

Publications (1)

Publication Number Publication Date
WO2007062979A1 true WO2007062979A1 (de) 2007-06-07

Family

ID=37714580

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2006/068451 WO2007062979A1 (de) 2005-12-02 2006-11-14 Leistungstransistor-schalteinrichtung und verfahren zur funktionsprüfung einer derartigen leistungstransistor-schalteinrichtung

Country Status (3)

Country Link
DE (1) DE102005057577A1 (de)
TW (1) TW200733557A (de)
WO (1) WO2007062979A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010001941A1 (de) 2010-02-15 2011-08-18 Robert Bosch GmbH, 70469 Verfahren zum Betreiben eines bremskraftverstärkten hydraulischen Bremssystems eines Fahrzeugs und Steuervorrichtung für ein bremskraftverstärktes hydraulisches Bremssystem eines Fahrzeugs
DE102011079765A1 (de) 2011-07-25 2013-01-31 Robert Bosch Gmbh Vorrichtung und Verfahren zum kontinuierlichen Überprüfen einer elektrischen Verbindung sowie eines Analog-Digital-Umsetzers
DE102020103874B3 (de) 2020-02-14 2021-06-10 Infineon Technologies Ag Verfahren und schaltung zum überprüfen der funktionsfähigkeit eines transistorbauelements
CN113883318B (zh) * 2021-09-30 2024-02-02 东风商用车有限公司 一种amt电磁阀的pwm驱动方法及***

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5817377A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd フラットケ−ブルの導通検査装置
JPS58147233A (ja) * 1982-02-26 1983-09-02 Yokogawa Hokushin Electric Corp アナログ入力装置
JPS58200171A (ja) * 1982-05-17 1983-11-21 Shinko Kosen Kogyo Kk 防食ケ−ブルの断線検出方法
JPH0930395A (ja) * 1995-07-20 1997-02-04 Aisin Seiki Co Ltd ストップスイッチモニタ線の断線故障検知装置
US5920452A (en) * 1998-06-01 1999-07-06 Harris Corporation Circuit and method for protecting from overcurrent conditions and detecting an open electrical load
DE10019612A1 (de) * 2000-04-19 2001-10-31 Lear Automotive Electronics Gm Verfahren zur Diagnose des Schaltzustandes und der Belastung eines Halbleiterschalters
DE10149777A1 (de) * 2001-10-09 2003-04-24 Bosch Gmbh Robert Halbleiter-Schaltungsanordnung, insbesondere für Zündungsverwendungen, und Verwendung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5817377A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd フラットケ−ブルの導通検査装置
JPS58147233A (ja) * 1982-02-26 1983-09-02 Yokogawa Hokushin Electric Corp アナログ入力装置
JPS58200171A (ja) * 1982-05-17 1983-11-21 Shinko Kosen Kogyo Kk 防食ケ−ブルの断線検出方法
JPH0930395A (ja) * 1995-07-20 1997-02-04 Aisin Seiki Co Ltd ストップスイッチモニタ線の断線故障検知装置
US5920452A (en) * 1998-06-01 1999-07-06 Harris Corporation Circuit and method for protecting from overcurrent conditions and detecting an open electrical load
DE10019612A1 (de) * 2000-04-19 2001-10-31 Lear Automotive Electronics Gm Verfahren zur Diagnose des Schaltzustandes und der Belastung eines Halbleiterschalters
DE10149777A1 (de) * 2001-10-09 2003-04-24 Bosch Gmbh Robert Halbleiter-Schaltungsanordnung, insbesondere für Zündungsverwendungen, und Verwendung

Also Published As

Publication number Publication date
DE102005057577A1 (de) 2007-06-06
TW200733557A (en) 2007-09-01

Similar Documents

Publication Publication Date Title
WO2001003474A1 (de) Ansteuerschaltung für led und zugehöriges betriebsverfahren
WO2014009207A1 (de) Vorrichtung zur diagnose einer schaltungsanordnung
WO2007060098A1 (de) Schaltungsanordnung und verfahren zur funktionsüberprüfung eines leistungstransistors
EP0301442A2 (de) Schaltungsanordnung zur Überprüfung der Zuleitungen eines Schalters oder Sensors
EP2510540A1 (de) Schaltungseinrichtung mit einem halbleiter-bauelement
EP3452336B1 (de) Mehrspannungs-steuervorrichtung für ein kraftfahrzeug, kraftfahrzeug und betriebsverfahren für die steuervorrichtung
WO2007062979A1 (de) Leistungstransistor-schalteinrichtung und verfahren zur funktionsprüfung einer derartigen leistungstransistor-schalteinrichtung
WO2009053161A1 (de) Verfahren zum erkennen eines lastabfalls
DE102005025871A1 (de) Schaltung und Verfahren zur Ansteuerung und Überwachung einer induktiven oder ohmschen Last
DE102007059365A1 (de) Elektronische Überwachungsschaltung zur Überwachung der elektrischen Verbindung von mindestens zwei Geräten
DE202007007776U1 (de) Anhängeranschlußgerät
DE102005017506A1 (de) Elektronisches Vorschaltgerät für eine Lampe
EP1692532B1 (de) Verfahren zur funktionspruefung einer lampenschaltung
DE102007036680B4 (de) Schaltungsvorrichtung zur Erkennung einer unterbrochenen Masseleitung
DE102005036769A1 (de) Verfahren zum Überprüfen einer induktiven Last
DE102013210002A1 (de) Verfahren und Vorrichtung zum Erkennen eines Fehlers in einer Brückenschaltung
DE10349629B4 (de) Elektronischer Schaltkreis
DE102017109684B4 (de) Spannungsmessvorrichtung, verfahren und herstellverfahren
DE102008043835A1 (de) Elektrische Vollbrückenschaltungsanordnung
EP1536563B1 (de) Lastschaltvorrichtung und Verfahren zur Diagnose eines Laststromkreises mit einer Lastschaltvorrichtung
EP1970267A1 (de) Motoranordnung eines elektromotorischen Hilfsantriebs für Fahrzeuge
DE102008044301B4 (de) Verfahren und Vorrichtung zur Überwachung eines elektrischen Verbrauchers
DE4032423A1 (de) Elektronisches geraet
DE102004009006A1 (de) Verfahren zur Funktionsprüfung einer Lampenschaltung
DE10137499C1 (de) Schaltungsanordnung zur Überwachung eines Schaltelements

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase

Ref document number: 06819469

Country of ref document: EP

Kind code of ref document: A1