WO2007049455A1

WO2007049455A1 - 半導体メモリカード

Info

Publication number: WO2007049455A1
Application number: PCT/JP2006/320189
Authority: WO
Inventors: Masayuki Toyama; Masahiro Nakanishi; Hirofumi Nakagaki; Tomoaki Izumi
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2005-10-28
Filing date: 2006-10-10
Publication date: 2007-05-03
Also published as: JPWO2007049455A1; TW200723301A; WO2007049455B1; US20090277965A1

Abstract

　半導体メモリカードは、シングルエンド送受信部２、差動送受信部３等の複数の伝送方式の送受信回路を備える。電源投入時には各送受信部をオン状態とする。ホスト機器からコマンドが発行されると、各回路での受信結果に基づいてコマンド処理部４はホスト機器の備える伝送方式を判定する。そして送信されてきた伝送方式と同一の方式の送受信部のみをオンとして、以降のデータ伝送を行う。これにより、複数の伝送方式を備える半導体メモリカードは、ホスト機器の備える伝送方式を簡単に識別して伝送できる。

Description

半導体メモリカード技術分野

[0001] 本発明は、ホスト機器と複数の信号線を介して接続される着脱可能な半導体メモリカードに属する。

背景技術

[0002] パーソナルコンピュータ、ムービー、携帯電話、携帯型音楽プレーヤなどのデジタル情報を扱う機器 (以下、ホスト機器という)において、デジタル情報を保持するための記憶装置として不揮発性メモリを搭載した半導体メモリカードがある。半導体メモリ力ードとホスト機器とは、複数の信号線を介して接続される。ホスト機器と半導体メモリ力ードを接続する信号線の伝送方式には、シングルエンド方式や差動方式がある。そして複数の方式に対応するため、複数の伝送回路で端子を共有し、ホスト機器からの設定で伝送方式を切り替えて使用する ICカードが、特許文献 1に提案されている。特許文献 1 :特開 2002— 183691号

発明の開示

発明が解決しょうとする課題

[0003] 一般に、 ICカードなどの半導体メモリカードは、ホスト機器と着脱可能な構成になつて!、るため、ホスト機器と接続された際にお互、がどのような伝送方式を備えて、るかを確認し、ホスト機器の備える伝送方式に応じて半導体メモリカードや ICカードの伝送方式を切り替える必要がある。

[0004] し力し特許文献 1で開示されている ICカードでは、 ICカードがホスト機器の備える伝送方式を判別して伝送方式を切り替えることができな、。伝送方式を切り替えるためにはホスト機器が ICカードに設定を行う必要がある。このためホスト機器は常に複数の伝送方式を備える必要があり、ホスト機器の設計が複雑になると共にコスト上昇を招くという課題があった。

課題を解決するための手段

[0005] この課題を解決するために、本発明の半導体メモリカードは、ホスト機器と複数の信号線を介してコマンドやデータの送受信を行うホスト機器に対して着脱可能な半導体メモリカードであって、第 1のインターフェース（以下、 IFという）信号の入出力を行う第 1の IF回路と、第 2の IF信号の入出力を行う第 2の IF回路と、前記第 1の IF回路に入力されるコマンドを受信する第 1のコマンド受信部と、前記第 2の IF回路に入力されるコマンドを受信する第 2のコマンド受信部と、前記第 1のコマンド受信部で受信したコマンドの受信結果と前記第 2のコマンド受信部で受信したコマンドの受信結果に基づ V、て、前記ホスト機器が前記第 1の IF回路と前記第 2の IF回路の、ずれを備えるかを判定する IF制御部と、を備えることを特徴とする。

[0006] ここで前記 IF制御部は、電源投入時には、前記第 1の IF回路及び前記第 2の IF回路を入力状態とするようにしてもょヽ。

[0007] ここで前記 IF制御部は、その判定に基づいて前記第 1の IF回路及び前記第 2の IF 回路の、ずれか一方を動作状態とし、他方を休止状態とするようにしてもょ、。

[0008] ここで前記 IF制御部は、受信したコマンドを前記第 1のコマンド受信部で正しく受信できた場合には、前記ホスト機器が前記第 1の IF回路を備えると判定するようにしてもよい。

[0009] このとき前記 IF制御部は、前記判定に基づいて前記第 1の IF回路を動作状態とし、前記第 2の IF回路を休止状態とするようにしてもょ、。

[0010] ここで前記 IF制御部は、受信したコマンドを前記第 2のコマンド受信部で正しく受信できた場合には、前記ホスト機器が前記第 2の IF回路を備えると判定するようにしてもよい。

[0011] このとき前記 IF制御部は、前記判定に基づいて前記第 2の IF回路を動作状態とし、前記第 1の IF回路を休止状態とするようにしてもよい。

[0012] ここで前記 IF制御部は、受信したコマンドを前記第 1のコマンド受信部及び第 2のコマンド受信部の両方で正しく受信できた場合には、前記ホスト機器の伝送方式は前記第 1の IF回路であると判定するようにしてもよい。

[0013] このとき前記 IF制御部は、前記判定に基づいて前記第 1の IF回路を動作状態とし、前記第 2の IF回路を休止状態とするようにしてもょ、。

[0014] ここで前記ホスト機器の設定に基づいて前記第 1の IF回路及び前記第 2の IF回路の、、ずれかを選択するようにしてもょ、。

[0015] ここで前記第 1の IF回路はシングルエンド IF回路であり、前記第 2の IF回路は差動 I F回路としてもよ、。

[0016] ここで前記第 1の IF回路及び前記第 2の IF回路は、信号の電圧レベルが互いに異なるシングルエンド IF回路としてもよ!/、。

[0017] ここで前記第 2の IF回路は、前記第 1の IF回路よりも低レベルの信号が入力されるものであり、各端子毎に接地電位と入力端の信号を比較する差動回路を有するようにしてもよい。

発明の効果

[0018] 本発明によれば、半導体メモリカードがホスト機器の備える伝送方式を判断して伝送方式を切り替えるため、ホスト機器はいずれかの伝送方式を備えればよい。従ってコスト上昇を発生させず容易にホスト機器の設計ができると!ヽぅ効果が得られる。図面の簡単な説明

[0019] [図 1]図 1は本発明の第 1の実施例における半導体メモリカードの構成を示す図である。

[図 2]図 2は本発明の第 1の実施例における半導体メモリカードの構成を示す図である。

[図 3]図 3は本発明の第 1の実施例における半導体メモリカードが受け取るコマンドのフォーマットを示す図である。

[図 4]図 4は本発明の第 1の実施例における半導体メモリカードがシングルエンド方式を備えるホスト機器と接続した場合の端子設定を示す図である。

[図 5]図 5は本発明の第 1の実施例における半導体メモリカードが差動方式を備えるホスト機器と接続した場合の端子設定を示す図である。

[図 6]図 6はシングルエンド方式の波形の一例を示す図である。

[図 7]図 7は差動方式の波形の一例を示す図である。

[図 8A]図 8Aは本発明の第 1の実施例における半導体メモリカードの動作を示す波形図である。

[図 8B]図 8Bは本発明の第 1の実施例における半導体メモリカードの動作を示す波形図である。

圆 8C]図 8Cは本発明の第 1の実施例における半導体メモリカードの動作を示す波形図である。

圆 8D]図 8Dは本発明の第 1の実施例における半導体メモリカードの動作を示す波形図である。

圆 9A]図 9Aは本発明の第 1の実施例における半導体メモリカードの動作を示す波形図である。

圆 9B]図 9Bは本発明の第 1の実施例における半導体メモリカードの動作を示す波形図である。

圆 9C]図 9Cは本発明の第 1の実施例における半導体メモリカードの動作を示す波形図である。

圆 9D]図 9Dは本発明の第 1の実施例における半導体メモリカードの動作を示す波形図である。

[図 10]図 10は本発明の第 1の実施例における半導体メモリカードのコマンド処理部での判定を示す図である。

圆 11]図 11は本発明の第 2の実施例における半導体メモリカードの構成を示す図である。

[図 12]図 12は低振幅シングルエンド方式の波形の一例を示す図である。

圆 13A]図 13Aは本発明の第 2の実施例における半導体メモリカードの動作を示す波形図である。

圆 13B]図 13Bは本発明の第 2の実施例における半導体メモリカードの動作を示す波形図である。

圆 13C]図 13Cは本発明の第 2の実施例における半導体メモリカードの動作を示す波形図である。

圆 14A]図 14Aは本発明の第 2の実施例における半導体メモリカードの動作を示す波形図である。

圆 14B]図 14Bは本発明の第 2の実施例における半導体メモリカードの動作を示す波形図である。 [図 14C]図 14Cは本発明の第 2の実施例における半導体メモリカードの動作を示す波形図である。

[図 14D]図 14Dは本発明の第 2の実施例における半導体メモリカードの動作を示す波形図である。

[図 15]図 15は本発明の第 2の実施例における半導体メモリカードのコマンド処理部での判定を示す図である。

符号の説明

[0020] 1 半導体メモリカード

2 シングルエンド送受信部

3 差動送受信部

4 コマンド処理部

5 半導体メモリカードの端子群

6 低振幅シングルエンド送受信部

発明を実施するための最良の形態

[0021] (第 1の実施例）

図 1は本発明の実施例における半導体メモリカードを示している。図 1において半導体メモリカード 1は、ホスト機器と接続する端子群 5、ホスト機器とコマンドやデータの送受信処理を行うホスト IF部 10、記憶媒体である不揮発性メモリ 13、不揮発性メモリ 13へのデータ入出力を行う不揮発性メモリ制御部 12と、ホスト機器力も受信したコマンドに基づ、て不揮発性メモリ 13のデータの入出力を行う CPU11とを備える。

[0022] 図 2は端子群 5およびホスト IF部 10の構成を示している。図 2においてホスト IF部 1 0はシングルエンド送受信部 2、差動送受信部 3、コマンド処理部 4を備える。また、図 3は半導体メモリカード 1がホスト機器力受け取るコマンドのフォーマットを示す。図 3 において、開始ビットはコマンドの開始を示すビットであり、例えば常に 0となる。ディレクシヨンビットはデータの転送方向を示すビットであり、例えば、データの転送方向がホスト機器から半導体メモリカード 1へ向かってのものであれば、ディレクシヨンビットは 1となる。コマンド番号はホスト機器が送るコマンドの種類を示す番号である。コマンド引数には半導体メモリカード 1がコマンドを処理するためのパラメータが設定される。 CRCはホスト機器と半導体メモリカードとの間でのコマンドやデータ転送を保護するためのデータである。終了ビットはコマンド転送の終了を示すビットであり、例えば常に 1となる。以下、各部の構成を説明する。

[0023] [構成]

(1)端子群 5

本発明の第 1の実施例に係る半導体メモリカード 1は 9本の端子を備える。そのうち 1本は電源端子 Vdd、 2本はグラウンド端子 Vssであり、残り 6本が信号線として使用される。半導体メモリカード 1は伝送方式としてシングルエンド方式及び差動方式の 2つのインターフェース方式を備える。

[0024] 第 1のインターフェース方式であるシングルエンド方式の信号は、クロック信号 CLK と、コマンド '応答信号 CMDと、データ信号 DATO、 DAT1、 DAT2、 DAT3とで構成される。また第 2のインターフェース方式である差動方式の信号は、クロック信号 C LK+、 CLK一と、コマンド '応答信号 CMD +、 CMD—と、データ信号 DAT+、 D AT—とで構成される。半導体メモリカード 1は、 CLKと CLK+、 DAT2と CLK―、 C MDと CMD +、 DAT3と CMD—、 DAT0と DAT+、 DAT 1と DAT—で夫々端子を共用しており、端子数を増やさずに複数の伝送方式を備えている。

[0025] 図 4は半導体メモリカード 1がシングルエンド方式を備えたホスト機器と接続される場合の端子設定、図 5は半導体メモリカード 1が差動方式を備えたホスト機器と接続される場合の端子設定を示して、る。図 6はシングルエンド方式の信号波形の一例である。図 6において信号は、 Vddと Vssとの間で変化する。また図 7は差動方式の信号波形の一例である。図 7においては 1ビットの信号を伝送するために sig +と sig— の 2つの信号が使用され、信号は Vddと Vdd— Vsslとの間で相補的に変化する。すなわち、差動方式では sig +、 sig—はそれぞれ (Vdd— Vssl)の振幅を持つ信号である。 sig +と sig—は CLK+と CLK一、 CMD +と CMD—、 DAT+と DAT—のいずれかの組み合わせを示して、る。

[0026] (2)シングルエンド送受信部 2

シングルエンド送受信部 2は、バッファ回路 210、シングルエンド（Single End)制御部 21、受信信号のラッチ回路 211、シングルエンドコマンド（Single End Com mand)受信部 22、シングルエンドレスポンス（Single End Responce)送信部 23 を備える。

(2—1)バッファ回路 210

ノッファ回路 210は、端子群 5を介してシングルエンド方式の信号の送受信をホスト機器との間で行うものである。

(2- 2)シングルエンド制御部 21

シングルエンド制御部 21は、後述するコマンド処理部 4からのコマンド受信結果に基づく指示によりシングルエンド受信回路 2全体の ONZOFF制御を行う。

(2— 3)ラッチ回路 211

ラッチ回路 211は、バッファ回路 210を介して入力された CMD、 DAT0〜DAT3 を、これらとともに入力された CLKで同期化する。

(2-4)シングルエンドコマンド受信部 22

シングルエンドコマンド受信部 22は第 1のコマンド受信部であって、ラッチ回路 211 で同期化された CMDが入力される。コマンドは CMD端子を通じてシリアルに送信されるため、シングルエンドコマンド受信部 22はこのコマンドをパラレルデータに変換した後に、どのようなコマンドであるかを判定し、その結果をコマンド処理部 4に通知する。

(2- 5)シングルエンドレスポンス送信部 23

シングルエンドレスポンス送信部 23はコマンド処理部 4の制御に基づいてホスト機器へのコマンド応答信号を発生する。

[0027] ここでバッファ回路 210とラッチ回路 211は、第 1の IF信号の入出力を行う第 1の IF 回路を構成しており、シングルエンドコマンド受信部 22は第 1のコマンド受信部を構成している。

[0028] (3)差動送受信部 3

差動送受信部 3は、差動送受信回路 310、差動制御部 31、受信信号のラッチ回路 311、差動コマンド（Differential Command)受信部 32、差動レスポンス (Differe ntial Responce)送信部 33を備える。

(3— 1)差動送受信回路 310 差動送受信回路 310は、端子群 5を介して差動方式による信号の送受信をホスト機器との間で行う。受信時には、差動送受信回路 310は入力信号 sig +と sig—との差分を検出し、受信した信号を 0または 1の 1ビット信号に変換する。また送信時には、差動送受信回路 310は出力する信号の値 (0または 1)に基づいて、相補的な信号波形を有する sig +と sig—の 2つの信号を生成する。

(3— 2)差動制御部 31

差動制御部 31は後述するコマンド処理部 4でのコマンド受信結果に基づく指示により、差動送受信部 3全体の ONZOFF制御を行う。

(3— 3)ラッチ回路 311

ラッチ回路 311は、差動受信回路 310から出力された CMD、 DATを CLKで同期化する。

(3— 4)差動コマンド受信部 32

差動コマンド受信部 32は第 2のコマンド受信部であって、ラッチ回路 311で同期化された CMDをホスト機器から送信されたコマンドとして受信する。コマンドは CMD + 端子および CMD—端子を通じてシリアルに送信されるため、差動コマンド受信部 32 は、このコマンドをパラレルデータに変換した後にどのようなコマンドであるかの判定を行い、結果をコマンド処理部 4に通知する。

(3— 5)差動レスポンス送信部 33

差動レスポンス送信部 33はコマンド処理部 4の制御に基づいてホスト機器へのコマンド応答信号を発生する。

[0029] ここで差動送受信回路 310とラッチ回路 311は第 2の IF信号の入出力を行う第 2の I F回路を構成しており、差動コマンド受信部 32は第 2の IF回路に入力されるコマンドを受信する第 2のコマンド受信部を構成して、る。

[0030] (4)コマンド処理部 4

コマンド処理部 4は、シングルエンドコマンド受信部 22及び差動コマンド受信部 32 の受信結果に基づき、ホスト機器の備える伝送方式がシングルエンド方式であるか差動方式であるかを判定するインターフェース制御部である。コマンド処理部 4は、判定結果に基づ、てシングルエンド制御部 21及び差動コマンド制御部 31に対しシングルエンド制御部 2及び差動制御部 3の ONZOFFを指示する。さらにコマンド処理部 4は、選択された伝送方式のレスポンス送信部 23あるいは 33に対してコマンド応答信号のホスト機器への送信指示を行う。選択されなかった伝送方式のレスポンス送信部 23あるいは 33には、ホスト機器へのコマンド応答信号の送信指示を行わない。

[0031] [動作]

次に本発明の第 1の実施例に係る半導体メモリカード 1の動作について説明する。半導体メモリカード 1は、ホスト機器に着脱可能であり、シングルエンド方式を備えるホスト機器と差動方式を備えるホスト機器との、ずれにも接続されうる。ホスト機器と接続され電源が投入されると、半導体メモリカード 1はシングルエンド送受信部 2及び差動送受信部 3の両方を ON状態かつ入力状態として、ホスト機器からのコマンド受信を待つ。ここで ON状態とは、シングルエンド送受信部 2及び差動送受信部 3がホスト機器のコマンドを処理可能な状態のことである。また入力状態とは、ホスト機器力ものコマンド入力を受信可能な状態のことであり、ノッファ回路 210および 310は受信状態となつている。

[0032] また図には示していないが、シングルエンド方式を備えるホスト機器においては、 D AT0、 DAT1、 DAT2、 DAT3端子は Vddにプルアップされている。なお、入力状態 Z出力状態はバッファ回路 210の出力を有効とするかどうかを切替えることで変更する。出力が有効であれば出力状態、無効であれば入力状態となる。上述したようにホスト機器からコマンド信号やデータ信号を受信するときは入力状態となる。また、ホスト機器に対して応答信号やデータ信号を送信するときは出力状態となる。

[0033] 以下、図 4に示すようにシングルエンド方式のインターフェースを備えるホスト機器と接続される場合、及び図 5に示すように差動方式のインターフェースを備えるホスト機器と接続される場合の動作にっ、て説明する。

(1)シングルエンド方式のインターフェースを備えるホスト機器と接続される場合

(1 - 1)シングルエンド送受信部 2の動作

図 8Aはシングルエンド方式を備えるホスト機器からのコマンド信号を受信した場合の各部での信号波形を示す。図 8A (a)は CLK端子、 CMD端子における CLK, C MDの信号波形であり、信号は Vddと Vssとの間で変化する。図 8A (b)はシングルェンド送受信部 2のバッファ回路 210で受信した CLK、 CMDの信号波形であり、信号レベルが半導体メモリカード 1内部の動作電圧 Vdd2にバッファ回路 210で変換される。 CMD信号は図 8A (b)の下部に示すようにラッチ回路 211にお、て CLK信号で正しく同期化され、信号力^である力 1である力も正しく判定できる。このようにシングルエンドコマンド受信部 22はコマンドを正しく受信し、コマンド番号、引数をコマンド処理部 4に通知する。なお、本実施例では CLK信号が 0から 1へ変化する立ち上がりで信号を同期化する。

[0034] (1 - 2)差動送受信部 3の動作

図 8Bおよび図 8Cは、差動送受信部 3の差動送受信回路 310の入力及び出力信号の波形である。図 8B (c)、図 8B (d)は夫々 CLK +及び CLK—の受信回路 310の入出力信号波形であり、図 8B (e)は、 CLK +と CLK一の差分により得られる波形である。図 8C (f)、図 8C (g)は夫々 CMD+及び CMD—の受信回路 310の入出力信号波形であり、図 8C (h)は CMD +と CMD—の差分により得られる波形である。

[0035] ここで、ホスト機器がシングルエンド方式を備える場合、 CLK+端子に CLKが図 8 B (c)に示すように入力され、 CLK一端子には DAT2が図 8B (d)のように入力される。上述のとおり DAT2端子（CLK—端子）はプルアップされているため、 2つの信号の差分は図 8B (e)のように入力波形が反転し、信号レベルが Vdd2で 0または 1の 1 ビットの信号としてラッチ回路 311に出力される。同様に CMD +端子には CMDが図 8C (f)のように、 CMD—端子には DAT3が図 8C (g)のように入力される。 DAT3端子（CMD—端子)もプルアップされているため、 2つの信号の差分は図 8C (h)のように入力波形が反転し、信号レベルが Vdd2で 0または 1の 1ビットの信号としてラッチ回路 311に出力される。このように、 CLKと CMD信号がともに反転して出力されるため、図 8Dに示すように CLK信号の立ち上がりと CMD信号が変化するタイミングが同じとなることがあり、コマンド信号カ^ッチ回路 311で正しく同期化されることは保証されない。このため、信号が 0である力 1であるかを正しく判定できず、コマンド番号、引数も不正な値となることがある。ここで不正な値とは、半導体メモリカード 1が処理することのできないコマンド番号や引数を示し、未定義のコマンド番号、引数や半導体メモリカードの内部状態によって処理できないコマンド番号、引数が該当する。差動コマンド受信部 32はコマンドの受信結果をコマンド処理部 4に通知する。

[0036] (2)差動方式のインターフェースを備えるホスト機器と接続される場合

(2- 1)シングルエンド送受信部 2の動作

図 9A〜図 9Dは差動方式を備えるホスト機器力コマンドを受信した場合の各部での信号波形を示す。図 9A(a)は夫々 CLK、 CMD端子における入力信号の波形であり、信号は Vddと Vdd— Vsslとの間で変化する。図 9A(b)はシングルエンド送受信部 2のバッファ回路 210で受信した CLK、 CMDの信号波形である。差動信号は振幅が小さいため、ノッファ回路 210では常にハイレベルとして認識される。従って C MDはラッチ回路 211で正しく同期化されず、シングルエンドコマンド受信部 22はコマンドを受信したことを認識できな、。

[0037] (2- 2)差動送受信部 3の動作

図 9Bおよび図 9Cは、差動送受信部 3の差動送受信回路 310の入力及び出力信号波形を示す。図 9B (c)、図 9B (d)は夫々 CLK+及び CLK—の受信回路 310における入出力信号波形であり、図 9B (e)は CLK +と CLK一の差分により得られる波形である。図 9C (f)、図 9C (g)は夫々 CMD+及び CMD—の受信回路 310における入出力信号波形であり、図 9C (h)は CMD +と CMD—の差分により得られる波形である。ホスト機器が差動方式のインターフェースを備える場合、 CLK+端子には図 9B (c)に示す信号波形の CLK+が入力され、 CLK一端子には図 9B (d)に示す信号波形の CLK一が入力される。 2つの信号の差分は図 9B (e)に示す信号波形で、信号レベル Vdd2の信号となつて出力される。

[0038] 同様に CMD+端子には図 9C (f)に示す信号波形の CMD +が入力され、 CMD 一端子には図 9C (g)に示す信号波形の CMD—が入力される。差動送受信回路 31 0は入力信号の差分を検出して、信号レベル力Vdd2で図 9C (h)に示す波形の信号を 0または 1の 1ビット信号に変換して、ラッチ回路 311に出力する。従って図 9Dに示すように信号は、ラッチ回路 311で CLK信号の立ち上がりにおヽて正しく同期化され、信号力^である力 1であるかの判定が行なわれる。この結果差動コマンド受信部 32 はコマンドを正しく受信でき、結果をコマンド処理部 4に通知する。

[0039] (3)コマンド処理部 4の動作図 10にシングルエンドコマンド受信部 22、差動コマンド受信部 32での受信結果とコマンド処理部 4の判定結果を示す。図 10で「OK」はコマンド受信を正しく認識した場合であり、「NG」はコマンド受信を認識できない場合または誤ったコマンドを受信した場合を示す。ここで、コマンド受信を認識できない場合というのは、コマンド受信部 22, 32で「認識した」という情報がない場合のことを示す。

[0040] シングルエンド方式を備えるホスト機器と接続された場合、シングルエンドコマンド受信部 22、差動コマンド受信部 32でのコマンド受信結果は図 10の（1)または（2)のようになるため、コマンド処理部 4はホスト機器がシングルエンド方式を備えると判断する。この判断に基づき、コマンド処理部 4は、差動コマンド制御部 31に差動送受信部 3を OFFにする指示を行うと共に、シングルエンドレスポンス送信部 23に対してコマンド応答信号をホスト機器に送信するよう指示する。以降、半導体メモリカード 1ではシングルエンド送受信部 2を用いてホスト機器とのデータ送受信を行う。

[0041] 差動方式を備えるホスト機器と接続された場合、シングルエンドコマンド受信部 22、差動コマンド受信部 32でのコマンド受信結果は図 10の（3)のようになるため、コマンド処理部 4はホスト機器が差動方式を備えると判断し、シングルエンド制御部 2にシンダルエンド送受信部 2を OFFにする指示を行うと共に、差動レスポンス送信部 33に対してコマンド応答信号をホスト機器に送信するよう指示する。以降、半導体メモリ力ード 1では差動送受信部 3を用いてホスト機器とのデータ送受信を行う。このように、着脱可能な半導体メモリカード 1をホスト機器に接続すると、半導体メモリカード 1にお!、て自動的にホスト機器のインターフェースの種類を判別し、データ送受信を行うことができる。

[0042] (第 2の実施例）

前述の第 1の実施例に係る半導体メモリカード 1はシングルエンド方式と差動方式の 2つの伝送方式を備えているが、図 11のように差動方式の代わりに、第 2の IF方式として低振幅のシングルエンド方式を備えてもょ、。第 2の実施例はこのような方式による半導体メモリカードである。なお、それ以外の構成、つまり半導体メモリカード 1の構成及び半導体メモリカード 1がホスト機器力も受け取るコマンドのフォーマットなどは第 1の実施例と同様である。 [0043] [構成]

本発明の第 2の実施例に係る半導体メモリカード 1は、図 11に示すように低振幅シングルエンド送受信部 6を備える。第 2の実施例の半導体メモリカード 1は、低振幅シングルエンド方式の送受信回路として差動送受信回路 611を使用する。低振幅シンダルエンド送受信部 6は、差動送受信回路 611の各演算増幅器の（マイナス)入力側が接地され、常に 0が入力される状態になっていること、コマンド信号の受信回路が低振幅シングルエンドコマンド（Low Amplitude Single End Command)受信部 62であること、及び送信回路が低振幅シングルエンドレスポンス（Low Amplit ude Single End Responce)送信部 63であることの他は、前述の第 1の実施例に係る半導体メモリカード 1の差動送受信部 4と同じ構成である。尚図 11では省略している力 DAT1, DAT2, DAT3についても差動送受信器 611とラッチ回路 612の構成は同様である。そして差動送受信回路 611とラッチ回路 612とは第 2の IF回路を構成しており、低振幅シングルエンドコマンド受信部 62は第 2の IF回路に入力されるコマンド信号を受信する第 2のコマンド受信部を構成している。図 12は低振幅シングルエンド方式の信号波形の一例を示す。

[0044] [動作]

本発明の第 2の実施例に係る半導体メモリカード 1の動作について説明する。半導体メモリカード 1は着脱可能であり、シングルエンド方式を備えるホスト機器と低振幅シングルエンド方式を備えるホスト機器の、ずれにも接続されうる。ホスト機器と接続され電源が投入されると、半導体メモリカード 1はシングルエンド送受信部 2及び低振幅シングルエンド送受信部 6の両方を ON状態かつ入力状態として、ホスト機器からのコマンド信号受信を待つ。また図には明示していないが、シングルエンド方式を備えるホスト機器においては DAT0、 DAT1、 DAT2、 DAT3端子はプルアップされている。以下、シングルエンド方式を備えるホスト機器と接続される場合及び低振幅シングルエンド方式を備えるホスト機器と接続される場合について説明する。

[0045] (1)シングルエンド方式を備えるホスト機器と接続される場合

(1 - 1)シングルエンド送受信部 2の動作

シングルエンド送受信部 2の動作は図 8A (a)、 (b)を用いて説明した場合と同じであり、コマンドを正しく受信してコマンド処理部 4に通知する。

(1 - 2)低振幅シングルエンド送受信部 6の動作

図 13Aおよび図 13Bは、低振幅シングルエンド送受信部 6の送受信回路 611における入力信号及び出力信号の波形である。図 13A (a)、図 13A(b)は送受信回路 6 11における CLK受信用回路の入出力信号波形であり、図 13A (c)は、 CLK受信用回路の + (プラス)入力と、—（マイナス)入力との差分により得られる波形である。図 1 3B (d)、図 13B (e)は CMD受信用回路の入出力信号波形であり、図 13B (f)は、 C MD受信用回路の + (プラス)入力と、 - (マイナス)入力との差分により得られる波形である。

[0046] ホスト機器がシングルエンド方式を備える場合、 CLK受信用回路の + (プラス)入力に図 13A(a)に示す信号波形の CLKが入力される。 CLK受信用回路の（マイナス)入力は図 13A(b)に示すように接地しており、常に 0が入力される状態になっている。 2つの信号の差分は、図 13A(c)に入力波形を示すように、信号レベルが Vdd 2の 0または 1ビットの信号となってラッチ回路 612に出力される。同様に CMD受信用回路の + (プラス)入力には図 13B (d)に示す信号波形の CMDが入力され、 - ( マイナス)入力は図 13B (e)のように接地している。 2つの信号の差分は、図 13B (f) に入力波形を示すように、信号レベルが Vdd2の 0または 1ビットの信号となってラッチ回路 612に出力される。その結果出力信号は、図 13Cに示すように CLK信号の立ち上がりでラッチ回路 612において正しく同期化され、 0または 1の判定が行われる。この結果、低振幅シングルエンドコマンド受信部 62はコマンド信号を正しく受信し、結果をコマンド処理部 4に通知する。

[0047] (2)低振幅シングルエンド方式を備えるホスト機器と接続される場合

(2- 1)シングルエンド送受信部の動作

図 14A〜図 14Cは低振幅シングルエンド方式を備えるホスト機器力ものコマンドを受信した場合の各部の信号波形を示す。図 14A(a)は端子における CLK、 CMDの信号波形であり、信号は Vddと Vssとの間で変化する。図 14A (b)はシングルエンド送受信部 2のバッファ回路 210で受信した CLK、 CMDの信号波形である。低振幅シングルエンド信号は振幅力、さいためバッファ回路 210では常にローレベルとして認識される。したがって、ノッファ回路 210から出力された信号はラッチ回路 211で正しく同期化されず、シングルエンドコマンド受信部 22はコマンドを受信したことを認識できない。

(2- 2)低振幅シングルエンド送受信部の動作

図 14Bおよび図 14Cは、低振幅シングルエンド送受信部 6の受信回路 611における入力及び出力の信号波形である。図 14B (c)、図 14B (d)は CLK受信用回路の入出力信号波形であり、図 14B (e)は、 CLK受信用回路の + (プラス)入力と、 - (マイナス)入力との差分により得られる波形である。図 14C (f)、図 14C (g)は CMD用受信回路の入出力信号波形であり、図 14C (h)は、 CMD受信用回路の + (プラス)入力と、—（マイナス)入力との差分により得られる波形である。ホスト機器が低振幅シンダルエンド方式を備える場合、 CLK受信用回路の + (プラス)入力には図 14B ( のような波形の信号が入力される。また、 CLK受信用回路の—（マイナス)入力は接地されており、図 14B (d)のように常に 0が入力される。 2つの信号の差分は図 14B (e) に示す波形で、信号レベル力 SVdd2の信号となって出力される。

[0048] 同様に CMD受信回路の + (プラス)入力には図 14C (f)に示す波形の信号が入力される。また、 CMD受信回路の（マイナス)入力は接地されており、図 14C (g)のように常に 0が入力されるため、 2つの信号の差分は図 14C (h)に示す波形のように、信号レベルが Vdd2の信号となって出力される。従って出力される信号は、図 14Dに示すように CLK信号の立ち上がりでラッチ回路 612によって正しく同期化され、 0または 1の判定が行われる。この結果低振幅シングルエンドコマンド受信部 62はコマンドを正しく受信し、結果をコマンド処理部 4に通知する。

[0049] (3)コマンド処理部 4の動作

図 15にシングルエンドコマンド受信部 22、低振幅シングルエンドコマンド受信部 62 での受信結果とコマンド処理部 4の判定結果を示す。図で「OK」はコマンド受信を正しく認識した場合であり、「NG」はコマンド受信を認識できない場合または誤ったコマンドを受信した場合を示す。

[0050] 図 11の半導体メモリカード 1が、シングルエンド方式を備えるホスト機器と接続された場合、シングルエンドコマンド受信部 22、低振幅シングルエンドコマンド受信部 62 でのコマンド受信結果は図 15の（2)のようになるため、コマンド処理部 4はホスト機器がシングルエンド方式を備えると判断する。この場合には、コマンド処理部 4は、低振幅シングルエンド制御部 61に低振幅シングルエンド送受信部 6を OFFにする指示を行うと共に、シングルエンドレスポンス送信部 23に対してコマンド応答信号をホスト機器に送信するよう指示する。以降、半導体メモリカード 1ではシングルエンド送受信部 2を用いてホスト機器とのデータ送受信を行う。

[0051] 図 11の半導体メモリカード 1が、低振幅シングルエンド方式を備えるホスト機器と接続された場合、シングルエンドコマンド受信部 22、低振幅シングルエンドコマンド受信部 62でのコマンド受信結果は図 15の（3)のようになるため、コマンド処理部 4はホスト機器が低振幅シングルエンド方式を備えると判断する。この場合、コマンド処理部 4は、シングルエンド制御部 21にシングルエンド送受信部 2を OFFにする指示を行うと共に、低振幅シングルエンドレスポンス送信部 63に対してホスト機器にコマンド応答信号を送信するよう指示する。以降、半導体メモリカード 1では低振幅シングルェンド送受信部 6を用いてホスト機器とのデータ送受信を行う。

[0052] なお、上記各実施例では、半導体メモリカード 1がホスト機器の備えるインターフエース回路 (IF)を自動的に判別する機能について述べた力この機能に加えて、ホスト機器力ゝらのコマンドなどによる設定に基づき、インターフェース回路を切り替える機能 (例えば、第 1の IF回路及び第 2の IF回路のいずれかを選択する機能)を併せ持つてもよい。これにより半導体メモリカード 1は、一方のインターフェース回路のみに対応するホスト機器や両方のインターフェース回路に対応するホスト機器など、様々なホスト機器に対して柔軟に対応することができる。すなわち、ホスト機器がいずれか 1 つの IFのみを備える場合には半導体メモリカード 1が自動的に IFを判定して動作するため、ホスト機器は IFの種類の違いにかかわらず半導体メモリカード 1との間でデータの入出力が可能となる。また、ホスト機器が 2つの IFを備える場合には、ホスト機器の都合で 2つの IFを切替えて半導体メモリカード 1を使用することが可能となる。

[0053] 以上、本発明の各実施例について図面を用いて説明した力本発明はこれらに限定されるものではない。例えば本発明は、他の伝送方式を備える場合にも適用可能であり、半導体メモリカードがシングルエンド方式、差動方式、低振幅シングルエンド方式の 3つの伝送方式を備えることも可能である。

産業上の利用可能性

本発明によると、複数の伝送方式を備えた半導体メモリカードがホスト機器の備える伝送方式を識別して方式を切り替えることができる。このため、ホスト機器はいずれかの伝送方式を備えるだけでよぐ低コストの記憶システムで使用される着脱可能な半導体メモリカードとして有用である。

Claims

請求の範囲

[1] ホスト機器と複数の信号線を介してコマンドやデータの送受信を行うホスト機器に対して着脱可能な半導体メモリカードであって、

第 1のインターフェース（以下、 IFと!、う）信号の入出力を行う第 1の IF回路と、第 2の IF信号の入出力を行う第 2の IF回路と、

前記第 1の IF回路に入力されるコマンドを受信する第 1のコマンド受信部と、前記第 2の IF回路に入力されるコマンドを受信する第 2のコマンド受信部と、前記第 1のコマンド受信部で受信したコマンドの受信結果と前記第 2のコマンド受信部で受信したコマンドの受信結果に基づいて、前記ホスト機器が前記第 1の IF回路と前記第 2の IF回路のいずれを備えるかを判定する IF制御部と、を備える半導体メモリカード。

[2] 前記 IF制御部は、電源投入時には、前記第 1の IF回路及び前記第 2の IF回路を入力状態とする請求項 1記載の半導体メモリカード。

[3] 前記 IF制御部は、前記判定に基づいて前記第 1の IF回路及び前記第 2の IF回路の!ヽずれか一方を動作状態とし、他方を休止状態とする請求項 1記載の半導体メモリカード。

[4] 前記 IF制御部は、受信したコマンドを前記第 1のコマンド受信部で正しく受信できた場合には、前記ホスト機器が前記第 1の IF回路を備えると判定する請求項 1記載の半導体メモリカード。

[5] 前記 IF制御部は、前記判定に基づいて前記第 1の IF回路を動作状態とし、前記第

2の IF回路を休止状態とする請求項 4記載の半導体メモリカード。

[6] 前記 IF制御部は、受信したコマンドを前記第 2のコマンド受信部で正しく受信できた場合には、前記ホスト機器が前記第 2の IF回路を備えると判定する請求項 1記載の半導体メモリカード。

[7] 前記 IF制御部は、前記判定に基づ!/、て前記第 2の IF回路を動作状態とし、前記第

1の IF回路を休止状態とする請求項 6記載の半導体メモリカード。

[8] 前記 IF制御部は、受信したコマンドを前記第 1のコマンド受信部及び第 2のコマンド受信部の両方で正しく受信できた場合には、前記ホスト機器の伝送方式は前記第 1 の IF回路であると判定する請求項 1記載の半導体メモリカード。

[9] 前記 IF制御部は、前記判定に基づいて前記第 1の IF回路を動作状態とし、前記第

2の IF回路を休止状態とする請求項 8記載の半導体メモリカード。

[10] 前記ホスト機器の設定に基づいて前記第 1の IF回路及び前記第 2の IF回路のいずれかを選択する請求項 1記載の半導体メモリカード。

[11] 前記第 1の IF回路はシングルエンド IF回路であり、前記第 2の IF回路は差動 IF回路である請求項 1記載の半導体メモリカード。

[12] 前記第 1の IF回路及び前記第 2の IF回路は、信号の電圧レベルが互いに異なるシングルエンド IF回路である請求項 1記載の半導体メモリカード。

[13] 前記第 2の IF回路は、前記第 1の IF回路よりも低レベルの信号が入力されるものであり、各端子毎に接地電位と入力端の信号を比較する差動回路を有する請求項 12 記載の半導体メモリカード。