WO2007039628A1 - Subscriber and communication controller of a communication system and method for transmitting data in a subscriber of the communication system - Google Patents

Subscriber and communication controller of a communication system and method for transmitting data in a subscriber of the communication system Download PDF

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WO2007039628A1
WO2007039628A1 PCT/EP2006/067045 EP2006067045W WO2007039628A1 WO 2007039628 A1 WO2007039628 A1 WO 2007039628A1 EP 2006067045 W EP2006067045 W EP 2006067045W WO 2007039628 A1 WO2007039628 A1 WO 2007039628A1
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WO
WIPO (PCT)
Prior art keywords
communication
data
communication controller
microprocessor
subscriber
Prior art date
Application number
PCT/EP2006/067045
Other languages
German (de)
French (fr)
Inventor
Markus Ihle
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

Definitions

  • the present invention relates to a subscriber (so-called host) of a communication system.
  • the subscriber has a microprocessor (so-called host CPU (Central Processing Unit)), a communication controller and a peripheral bus.
  • the microprocessor is connected via the peripheral bus with the communication controller and is connected via the communication controller to a communication connection of the communication system, via which messages are transmitted.
  • the invention also relates to a communication controller (so-called communication controller; CC) of a subscriber (so-called host) of a communication system.
  • the subscriber has a microprocessor (so-called host CPU), the communication controller and a peripheral bus.
  • the communication controller is on the one hand via the peripheral bus to the microprocessor in communication and on the other hand connected to a communication link of the communication system, via which messages are transmitted.
  • the present invention also relates to a method for transmitting data within a subscriber (so-called host) of a communication system. The data is transferred between a microprocessor (host CPU) and a communication controller via a peripheral bus.
  • the communication controller is connected to a communication link via which messages are transmitted.
  • the FlexRay protocol defines a fast, deterministic and fault-tolerant bus system, especially for use in a motor vehicle.
  • the data transmission according to the FlexRay protocol is carried out according to a Time Division Multiple Access (TDMA) method.
  • TDMA Time Division Multiple Access
  • the data transmission over the communication link is carried out in regularly recurring transmission cycles, each of which is divided into a plurality of data frames, which are also referred to as time slots.
  • the subscribers or the messages to be transmitted are assigned fixed time slots in which they have exclusive access to the communication connection.
  • the time slots are repeated in the specified transmission cycles, so that the time at which a message is transmitted via the bus can be predicted accurately and the bus access takes place deterministically.
  • FlexRay divides the transmission cycle, which can also be referred to as cycle or bus cycle, into a static and a dynamic part.
  • the fixed time slots are located in the static part at the beginning of a bus cycle.
  • the time slots are allocated dynamically.
  • exclusive bus access is now only possible for a short time, for one or more so-called minislots. Only if a bus access occurs within a minislot, the time slot is extended by the required time. Thus, bandwidth is only consumed when it is actually needed.
  • FlexRay communicates via two physically separate lines of the communication link with a maximum data rate of 10 MBiVs (10 MBaud). Every 5 ms, and even every 2.5 ms in some communication systems, one bus cycle is completed.
  • the two channels correspond to the physical layer, in particular the OSI (Open System Architecture) layer model.
  • the two channels are mainly used for the redundant and thus fault-tolerant transmission of messages, but can also transmit different messages, which would then double the data rate. FlexRay can also be operated at lower data rates.
  • synchronization messages are transmitted in the static part of the cycle, with the help of a special algorithm according to the FlexRay specification, the local time of a subscriber is corrected so that all local clocks synchronize to a global clock.
  • a FlexRay device which can also be referred to as a FlexRay network node or host, contains a participant or host processor, a FlexRay or communication controller, and a bus guardian in bus monitoring.
  • the user processor delivers and processes the data that is transmitted via the FlexRay communication controller and the FlexRay communication connection.
  • messages can be sent with e.g. up to 254 bytes of data can be configured.
  • an interface module is provided consisting of two parts, wherein one sub-module is independent of the subscriber and the other sub-module is subscriber-specific.
  • the subscriber-specific subscriber module also known as the Customer CPU Interface (CIF) connects a customer-specific participant in the form of a user-specific host CPU with the FlexRay communication module.
  • the subscriber-independent submodule which is also referred to as the Generic CPU Interface (GIF) represents a generic, that is to say general, CPU interface, via which different customer-specific host CPUs are addressed by means of corresponding subscriber-specific submodules, that is Customer CPU Interfaces (CIFs) connect the FlexRay communication module.
  • GIF Generic CPU Interface
  • the communication module makes it possible to easily adapt the communication module to different subscribers, since depending on the subscriber, only the subscriber-specific sub-module must be varied, while the subscriber-independent sub-module and the remaining communication module can always be configured the same.
  • a standard interface for connecting any FlexRay subscriber to a FlexRay communication connection is obtained, wherein the interface can be flexibly adapted to any desired or suitable subscriber by simple variation of the subscriber-specific sub-module.
  • the sub-blocks can also be realized within the one interface block in each case in software, that is, each sub-block as a software function.
  • the state machine in the FlexRay communication block may be hardwired into hardware.
  • the sequences can also be hardwired into hardware.
  • the state machine can also be freely programmable in the communication module via the subscriber interface by the subscriber.
  • the information preferably contains the access type and / or the access type and / or the access address and / or the data size and / or control information on the data and / or at least one information for data security.
  • the message memory of the FlexRay communication module is preferably designed as a single-ported RAM (Random Access Memory). This RAM memory stores the messages or message objects, ie the actual user data, together with configuration and status data. The exact structure of the message memory of the known communication module can be found in the cited document DE 10 2005 034 744.
  • the microcontroller which comprises the microprocessor (so-called host CPU), a memory (eg random access memory; RAM) and a core bus between the microprocessor and the memory, has a passive and an active interface as a so-called master connected to the peripheral bus. Via the passive interface, the microcontroller can only receive commands and data from other participants of the peripheral bus. About the active interface, the microcontroller itself can send data and commands to other participants of the peripheral bus.
  • a connection of a subscriber to the peripheral bus via a passive interface is equivalent to a connection of the subscriber as a so-called slave.
  • a connection of a subscriber via an active interface corresponds to a connection of the subscriber as so-called master.
  • a communication controller is connected via a passive interface as a so-called slave to the peripheral bus.
  • the communication controller represents the connection of the subscriber to the communication connection. It has a message memory in which messages newly received by the communication connection are stored and messages to be sent on the communication connection are read out.
  • the microprocessor can access the stored message objects via the passive interface of the communication controller.
  • the microprocessor configures, controls and controls the communication controller.
  • the microprocessor reads received messages, evaluates them, calculates new messages, and writes the messages for transmission over the communication link.
  • the microprocessor transfers the data word by word from the communication controller into the memory of the microcontroller. In this case, occur at the usual high clock rates of the microprocessor today several wait cycles, during which the microprocessor waits for the end of the data transfer and can pursue no other tasks.
  • DMA Direct Memory Access
  • the DMA controller can perform the data transfer between the memory of the microcontroller and the communication controller. It is configured and started by the microprocessor. Thereafter, the DMA controller transmits data word by word from the communication controller into the memory of the microcontroller. The end of the data transmission is communicated to the microprocessor by means of an interrupt, whereupon the microprocessor restarts the process for the next message.
  • the processing of interrupts generates a large number of CPU instructions that bind a large portion of the microprocessor's computation and memory resources. In addition, frequent interrupts increase the possible jitter (temporal uncertainty regarding the execution time) of interrupted software tasks.
  • the present invention is therefore based on the object to optimize the data transmission within a subscriber of the communication system between the microprocessor and the communication controller, in particular In particular, the number of wait cycles in the microprocessor and the interrupt load should be reduced.
  • the communication controller has an active interface, via which the communication controller is in communication with the peripheral bus, and a logic which provides independent data transmission between the communication controller and the microprocessor (Host CPU) via the active interface and the peripheral bus.
  • Host CPU microprocessor
  • the communication controller receives intelligence in the form of logic, which enables it to independently coordinate and control the data transmission between a message memory of the communication controller and a memory of the microcontroller.
  • the logic allows the communication controller to be given some DMA functionality.
  • the invention can be used in any participant of any communication systems.
  • the invention will be described below by way of example with reference to a FlexRay communication system.
  • this reference to the Flex Ray protocol is not intended to be limiting.
  • the invention can also be used in subscribers of a MOST (Media Oriented Systems Transport), a CAN (Controller Area Network), a TTCAN (Time Triggered CAN), a LIN (Local Interconnect Network), or any other known communication system.
  • MOST Media Oriented Systems Transport
  • CAN Controller Area Network
  • TTCAN Time Triggered CAN
  • LIN Local Interconnect Network
  • the microprocessor configures, controls and controls the communication controller.
  • the microprocessor reads message objects already received in the message memory of the communication controller and automatically copied into the memory of the microcontroller, evaluates them, calculates new message objects and stores them in the memory of the microcontroller.
  • the microprocessor starts the transfer to the message memory of the communication controller, which in turn is performed automatically by the communication controller according to the invention.
  • the communication controller has an active interface via which a logic embedded in the communication controller autonomously both
  • the communication controller comprises a message memory for buffering messages from the communication connection or for the communication connection, the logic of the communication controller independently reading out data from the message memory of the communication controller and storing the data in the microprocessor (host CPU), as well as an independent readout of data from the microprocessor (host CPU) and storing the data in the message memory of the communication controller allows.
  • the microprocessor (host CPU) is assigned a memory element, wherein the logic of the communication controller an independent readout of data from the communication controller and storing the data in the memory element of the microprocessor (host CPU ), as well as an independent reading of data from the memory element of the microprocessor (host CPU) and storing the data in the communication controller allows.
  • the communication controller has a communication module which comprises a message memory for temporarily storing messages from the communication connection or for the communication connection, wherein the logic of the communication controller autonomous data transmission between the communication module and the microprocessor (Host CPU), preferably between the message memory of the communication module and the memory element (RAM) assigned to the microprocessor (host CPU), via the peripheral bus.
  • the logic of the communication controller autonomous data transmission between the communication module and the microprocessor (Host CPU), preferably between the message memory of the communication module and the memory element (RAM) assigned to the microprocessor (host CPU), via the peripheral bus.
  • the communication module has at least one buffer memory arranged between the message memory and the peripheral bus, preferably at least one input buffer memory and at least one output buffer memory, wherein the logic of the communication controller permits independent data transmission between the communication component and the microprocessor (host processor).
  • CPU microprocessor
  • the logic in the communication controller advantageously comprises a state machine, preferably a DMA state machine.
  • the state Machine is preferably realized in hardware and hardwired in the communication controller.
  • the state machine can also be realized by software.
  • the communication controller has an arbiter that arbitrates concurrent accesses of the microprocessor (host CPU) and the state machine to a message memory of the communication controller or to a message memory of a FlexRay communication module.
  • the communication controller comprises control and / or status registers to which the microprocessor (host CPU) can access for the configuration, control and / or monitoring of the data transmission.
  • the participant is preferably part of a FlexRay
  • the communication controller has an active interface, via which the communication controller is in communication with the peripheral bus, and has a logic which permits independent data transmission between the communication controller and the microprocessor (host CPU) over the active
  • the communication controller is part of a FlexRay Medunikationsssytems, in which a data transmission between the subscriber and others to the FlexRay devices connected to the FlexRay communication connection according to the FlexRay protocol.
  • the logic of the communication controller is caused by a command of the microprocessor (host CPU) of the subscriber for data transmission.
  • This can be an interrupt command or a start command directed to the communication controller.
  • the communication controller or the logic of the communication controller regularly checks the contents of the message memory or the memory of the microcontroller to new data or the contents of certain registers that set after receiving new data in the message memory and / or the memory of the microcontroller be checked, and if necessary, the data transfer starts.
  • the microprocessor access control and / or status registers of the communication controller and thus configure, control and / or monitor the data transmission.
  • the microprocessor reads control and / or status parameters (which are stored or set there by the communication controller depending on the state of the communication controller) from the register or stores such parameters (for controlling the communication controller) in the register.
  • the logic of the communication controller comprises a state machine, wherein concurrent accesses of the microprocessor (host CPU) and the state machine to a message memory of the communication controller or to a message memory of a communication module are arbitrated.
  • the logic automatically initiates and controls the following steps: - visualizing the received data in a buffer memory of the communication controller; and
  • the microprocessor preferably initiates a transfer of the data from the memory element into the communication controller and becomes independent of the logic of the communication controller initiated and controlled the following steps:
  • Figure 1 shows a communication module and its connection to a
  • Figure 3 shows the structure of a message memory of the communication module of Figure 2;
  • Figure 4 to 6 the architecture and the process of a data access in the direction from the subscriber to the message memory in a schematic representation
  • FIGS. 7 to 9 show the architecture and the process of data access in the direction from the message memory to the subscriber
  • FIG. 10 is a schematic representation of the structure of a message manager and finite state machines contained therein;
  • FIG. 11 shows components of the communication module from FIGS. 1 and 2 as well as the subscriber and the corresponding data paths controlled by the message administrator in a schematic representation;
  • FIG. 12 shows the access distribution to the message memory with reference to the data paths in FIG. 11;
  • FIG. 13 shows a subscriber according to the invention
  • FIG. 14 shows a communication controller of the subscriber from FIG. 13 in FIG.
  • FIG. 15 shows a subscriber of a communication system known from the prior art.
  • FIG. 1 schematically shows a FlexRay communication module 100 for connecting a subscriber or host 102 to a FlexRay communication connection 101, that is to say the physical layer of the FlexRay.
  • a FlexRay communication connection 101 that is to say the physical layer of the FlexRay.
  • This is formed, for example, as a FlexRay data bus, which preferably has two transmission lines.
  • the FlexRay communication module 100 is connected via a connection 107 to the subscriber or subscriber processor 102 and via a connection 106 to the communication connection 101.
  • a first arrangement 105 is used for storing, in particular clipboard, at least part of the messages to be transmitted.
  • a second arrangement 104 is connected via the connections 107 and 108.
  • a third arrangement 103 is connected between the communication connection 101 and the first arrangement 105 via the connections 106 and 109, thereby providing very flexible inputting and outputting of data as part of messages, in particular Flex Ray messages, into and out of the first arrangement 105 Ensuring data integrity at optimal speed is achievable.
  • this communication module 100 is shown in a preferred embodiment again in more detail.
  • the respective connections 106 to 109 are also shown in more detail.
  • the second arrangement 104 contains an input buffer or input buffer 201 (input buffer IBF), an output buffer or output buffer 202 (Output Buffer OBF) and an interface module consisting of two parts 203 and 204, wherein one sub-module 203 is subscriber-independent and the second sub-module 204 is subscriber-specific.
  • the subscriber-specific sub-module 204 (Customer CPU Interface CIF) connects a subscriber-specific host CPU 102, that is to say a customer-specific subscriber 102, to the FlexRay communications module 100.
  • a bidirectional data line 216, an address line 217 and a control input 218 are provided.
  • Also provided with 219 is an interrupt or interrupt output.
  • the subscriber-specific sub-module 204 is located in
  • a subscriber-independent sub-block 203 (Generic CPU Interface, GIF), ie the FlexRay communication block or the FlexRay IP module has a generic, ie general, CPU interface 203, to which corresponding subscriber-specific sub-blocks 204, ie Customer CPU interfaces CIF announce a large number of different have specific host CPUs 102 connected. As a result, depending on the subscriber 102, only the partial module 204 must be varied, which means a significantly lower outlay. The CPU interface 203 and the remaining communication module 100 can be adopted unchanged.
  • the input buffer or input buffer 201 and the output buffer or output buffer 202 may be formed in a common memory device or in separate memory devices.
  • the input buffer memory 201 serves for the buffering of messages for transmission to a message memory 300.
  • the input buffer module 201 is preferably designed such that it contains two complete messages each comprising a header segment or header segment, in particular with configuration data and a data segment or payload Can save segment.
  • the input buffer 201 is formed in two parts (partial buffer memory and shadow memory), whereby the transmission between subscriber CPU 102 and message memory 300 can be accelerated by alternately writing the two parts of the input buffer memory or by changing access.
  • the output buffer memory 202 (output buffer OBF) is used for the intermediate storage of messages for the transmission from the message memory 300 to the subscriber CPU 102.
  • the output buffer 202 is designed so that two complete messages consisting of header segment, in particular with configuration data and data segment, ie payload segment, can be stored.
  • the output buffer memory 202 is divided into two parts, a partial buffer memory and a shadow memory, whereby the transmission or access change between the subscriber or host CPU 102 and the message memory 300 is accelerated by alternately reading the two parts leaves.
  • This second arrangement 104 consisting of the blocks 201 to 204 is connected to the first arrangement 105 as shown.
  • the arrangement 105 consists of a message handler 200 (message handler MHD) and a message memory 300 (message RAM).
  • the message manager 200 controls the data transfer between the input buffer 201 and the output buffer 202 and the message memory 300. Likewise, it controls the data transfer in the other direction via the third arrangement 103.
  • the message memory 300 is preferably single-ported RAM executed. This RAM memory stores the messages or embassy objects, ie the actual data, together with configuration and status data. The exact structure of the message memory 300 is shown in more detail in FIG.
  • the third arrangement 103 consists of the blocks 205 to 208. According to the two channels of the FlexRay Physical Layer, this arrangement 103 is divided into two data paths with two data directions each. This is illustrated by connections 213 and 214, which show the two data directions for channel A with RxA and TxA for receive (RxA) and transmit (TxA) and for channel B with RxB and TxB. Connection 215 indicates an optional bidirectional control input.
  • the connection of the third arrangement 103 takes place via a first buffer memory 205 for channel B and a second buffer memory 206 for channel A.
  • These two buffer memories (transient buffer RAMs: RAM A and RAM B) serve as temporary storage for the data transmission from or to the first Arrangement 105.
  • these two buffer memories 205 and 206 are each connected to an interface module 207 and 208, which are the FlexRay protocol controllers or bus protocol controllers.
  • the two buffer memories 205 and 206 thus serve as temporary storage for the data transfer between the shift registers of the interface modules or FlexRay protocol controllers 207 and 208 and the message memory 300.
  • the data fields ie the payload segment or data segment of two Flex Ray messages.
  • GTU Global Time Unit
  • SUC General System Control
  • Block 211 shows the network and error management (Network and Error Management NEM) as described in FlexRay protocol specification v2.0.
  • block 212 shows the interrupt control (INT) which manages the status and error interrupt flags and controls the interrupt outputs 219 to the subscriber CPU 102.
  • Block 212 also includes an absolute and a relative timer for generating the time interrupts or timer interrupts.
  • message objects or messages can be configured with up to 254 data bytes.
  • the message memory 300 is in particular a message RAM memory (Message RAM), which z. B. can store up to a maximum of 128 message objects. All functions that facilitate the treatment or administration of the messages themselves are implemented to the message handler or message handler 200. These are, for example, the acceptance filtering, transfer of the messages between the two FlexRay protocol controller blocks 207 and 208 and the message memory 300, that is to say the message RAM, as well as the control of the transmission order and the provision of configuration data or status data.
  • Message RAM message RAM
  • All functions that facilitate the treatment or administration of the messages themselves are implemented to the message handler or message handler 200. These are, for example, the acceptance filtering, transfer of the messages between the two FlexRay protocol controller blocks 207 and 208 and the message memory 300, that is to say the message RAM, as well as the control of the transmission order and the provision of configuration data or status data.
  • An external CPU that is to say an external processor of the subscriber 102, can access the registers of the FlexRay communication module 100 directly via the subscriber interface 107 with the subscriber-specific part 204. It uses a variety of registers. These registers are used to control the FlexRay protocol controllers, ie the interface modules 207 and 208, the message handler (MHD) 200, the global time unit (GTU) 209, the general system controller (SUC) 210, the Network and error management unit (NEM) 211, the interrupt controller (interrupt controller INT) 212 and the access to the message RAM, so the message memory 300 to configure and control and also to display the corresponding status. At least parts of these registers will be discussed in more detail in Figures 4 to 6 and 7 to 9.
  • Such a described FlexRay communication module 100 enables the simple implementation of the FlexRay specification v2.0, whereby an ASIC or a microcontroller with corresponding FlexRay functionality can be generated easily.
  • Ray protocol specification in particular v2.0, are fully supported and thus, for example, up to 128 messages or message objects can be configured.
  • the message memory 300 is advantageously designed as a FIFO (first-in-first-out), resulting in a configurable reception F FO.
  • Each message or message object in memory can be configured as a ReceivedBuffer, TransmitBuffer object, or as part of the configurable ReceiveField.
  • acceptance filtering on frame ID, channel ID and cycle counter in the FlexRay network is possible. Conveniently, the network management is thus supported.
  • maskable module interrupts are also provided.
  • FIG. 3 describes in detail the division of the message memory 300.
  • a message memory is required for the provision of messages to be sent (transmit buffer Tx) as well as the storage of messages received without errors (receive buffer Rx).
  • a FlexRay protocol allows messages with a data range, ie a payload range from 0 to 254 bytes.
  • the message memory 300 is part of the FlexRay communication module 100.
  • the method described below and the corresponding message memory 300 describe the storage of messages to be sent as well as received messages, in particular using a random access memory (RAM)
  • RAM random access memory
  • the number of storable messages is dependent on the size of the data areas of the individual messages, whereby on the one hand the size of the required memory can be minimized without restricting the size of the data areas of the messages and on the other hand an optimal utilization of the memory takes place.
  • This variable distribution of a particular RAM-based message memory 300 for a FlexRay Communication Controller will be described in more detail.
  • a message memory with a fixed word length of n bits, for example 8, 16, 32, etc., as well as a predetermined memory depth of m words is given by way of example (m, n as natural numbers).
  • the message memory 300 is divided into two segments, a header segment or header segment HS and a data segment DS (Payload Section, Payload Segment).
  • a header area HB and a data area DB are thus created per message.
  • header areas or header areas HB0, HB1 to HBk and data areas DB0, DB1 to DBk are thus created.
  • first and second data the first data corresponding to configuration data and / or status data relating to the FlexRay message and stored in a header area HB (HBO, HB1, ..., HBk) in each case.
  • the second data which correspond to the actual user data that is to be transmitted, are correspondingly stored in data areas DB (DBO, DBl,..., DBk).
  • the second data size per message may be different .
  • the division between the header segment HS and the data segment DS is now variable in the message memory 300, ie there is no predetermined boundary between the domains.
  • the division between the header segment HS and the data segment DS is dependent on the number k of messages and the second data volume, ie the extent of the actual user data, a message or all k messages together.
  • the configuration data KDO, KD1 to KDk of the respective message is now assigned directly to a pointer element or data pointer DPO, DPI to DPk.
  • each head area HBO, HB 1 to HBk has a fixed number of memory words, here two, are assigned, so that always a configuration data KD (KDO, KD 1, ..., KDk) and a pointer element DP (DPO, DPI, ..., DPk) are stored together in a header area HB.
  • the data segment DS includes for storing the actual message data DO, Dl to Dk. This data segment (or data section) DS depends in its scope of data on the respective data volume of the stored message data, here in six words DBO, DBl one word and DBk two words.
  • the respective pointer elements DPO, DPI to DPk thus always point to the beginning, ie to the start address of the respective data area DBO, DB1 to DBk, in which the data DO, D1 to Dk of the respective messages 0, 1 to k are stored.
  • the division of the message memory 300 between header segment HS and data segment DS is variable and depends on the number k of messages themselves and the respective data volume of a message and thus the entire second data volume. If fewer messages are configured, the header segment HS becomes smaller and the freed area in the message memory 300 can be used as an addition to the data segment DS for the storage of data. This variability ensures optimal memory utilization, which also allows the use of smaller memory.
  • the free data segment FDS .particularly its size, likewise dependent on the combination of the number k of messages stored and the respective second data volume of the messages, is therefore minimal and can even become 0.
  • the first and second data ie the configuration data KD (KDO, KDl, ..., KDk) and the actual data D (DO, Dl, ..., Dk) in a predetermined Store order so that the order of the header areas HBO to HBk in the header segment HS and the order of the data areas DBO to DBk in the data segment DS is identical. Then could even be dispensed with a pointer element under certain circumstances.
  • the message memory is assigned an error detection generator, in particular a parity bit generator element and a misrecognition tester, in particular a parity bit test element, in order to ensure the correctness of the stored data in HS and DS by per memory word or per area (HB and / or DB) a checksum just in particular as a parity bit can be stored.
  • error detection generator in particular a parity bit generator element
  • a misrecognition tester in particular a parity bit test element
  • the user can decide in programming whether to use a larger number of messages with a small data field or whether he wants to use a smaller number of messages with a large data field.
  • the available memory space is optimally utilized.
  • the user has the option to share a data storage area for different messages.
  • the size of the message memory 300 can be adapted to the needs of the application by adapting the memory depth (number m of words) of the memory used, without changing the other functions of the communication controller.
  • FIGS. 4, 5 and 6 the write accesses to the message memory 300 by the host CPU of the subscriber CPU 102 via the input buffer 201 are first explained in greater detail.
  • FIG. 4 once again shows the communications module 100, with only the parts of the communications module 100 relevant here being shown for reasons of clarity.
  • the message manager 200 responsible for controlling the processes and two control registers 403 and 404 which, as shown, can be accommodated outside the message manager 200 in the communication module 100, but can also be contained in the message administrator 200 itself.
  • 403 represents the Input Buffer Command Request Register and 404 the Input Buffer Command Mask Register.
  • Write accesses of the host CPU 102 to the message memory 300 (Message RAM) thus take place via an intermediate input buffer 201 (input buffer).
  • This input buffer 201 is now designed to be split or doubled, as a partial buffer memory 400 and a shadow memory 401 associated with the sub-buffer memory.
  • the host CPU 102 can continuously access the messages or message objects or data of the message memory 300 and to ensure data integrity and accelerated transmission.
  • the control of the accesses takes place via the input request register 403 and via the input mask register 404.
  • Register 403 in FIG. 5 with the numbers from 0 to 31, the respective bit locations in 403 are exemplified here for a width of 32 bits. The same applies to the register 404 and the bit locations O to 31 in the mask register 404 of FIG. 6.
  • bit positions O to 5, 15, 16 to 21 and 31 of the register 403 have a special function with respect to the sequence control.
  • an identifier IBRH Input Buffer Request Host
  • an identifier IBRS Input Buffer Request Shadow
  • register 15 of 403 IBSYH and in register 31 of 403 IBSYS are registered as access identifiers.
  • the host CPU 102 writes the data of the message to be transferred into the input buffer memory 201.
  • the host CPU 102 can only write the configuration and header data KD of a message for the header segment HS of the message memory 300 or only the actual data to be transmitted D write a message for the data segment DS of the message memory 300 or both.
  • Which part of a message, that is to say configuration data and / or the actual data, is to be transmitted is determined by the special data identifiers LHSH and LDSH in the input tag register 404.
  • LHSH Load Header Section Host
  • LDSH Load Data Section Host
  • the input buffer memory 201 is formed in two parts with a partial buffer memory 400 and an associated shadow memory 401 and mutual access is to take place as a counterpart to LHSH and LDSH two further data detection areas, which are now related to the shadow memory 401.
  • These data identifiers in bits 16 and 17 of register 404 are labeled LHSS (Load Header Section Shadow) and LDSS (Load Data Section Shadow).
  • start bit or the start identifier STXRH is set in bit position 2 of the input mask register 404, after the transfer of the respective configuration data and / or actual data to be transmitted to the message memory 300, a send request (transmission Request) for the corresponding message object. Ie. The automatic transmission of a transmitting message object is controlled, in particular started, by this start identifier STXRH.
  • the counterpart to this for the shadow memory 401 is the start identifier STXRS (Set Transmission X Request Shadow), which is exemplified in FIG.
  • Bit position 18 of the input flag register 404 is included and also here in the simplest case is just formed as a bit.
  • the function of STXRS is analogous to the function of STXRH, only relative to the shadow memory 401.
  • the host CPU 102 When the host CPU 102 writes the message ID, in particular, the message object number in the message memory 300 into which the data of the input buffer memory 201 is to be transferred to the bit positions 0 to 5 of the input request register 403, that is, after IBRH, the TeN buffer memory becomes 400 of the input buffer memory 201 and the associated shadow
  • the respective access of host CPU 102 and message memory 300 to the two partial memories 400 and 401 is reversed, as indicated by the semicircular arrows.
  • the data transfer ie the data transfer to the message memory 300 is started.
  • the data transmission to the message memory 300 itself takes place from the
  • Shadow memory 401 At the same time the register areas IBRH and IBRS are exchanged. Likewise exchanged LHSH and LDSH against LHSS and LDSS. In the same way STXRH is exchanged with STXRS. IBRS thus shows the identifier of the message, that is to say the number of the message object for the one transmission, ie a transfer from the shadow memory 401 is in progress or which message object, ie which area in the message memory 300 as the last data (KD and / or D ) received from the shadow memory 401.
  • IBRH that is, bits 0 to 5
  • the host CPU 102 may write the next message to be transferred into the input buffer memory 201 or the sub buffer 400, respectively.
  • IBSYH input buffer busy host
  • the mechanism thus described allows the host CPU 102 to continuously transfer data to the message memory 300 message objects consisting of the header area HB and the data area DB, provided the access speed of the host CPU 102 to the input buffer memory 201 is less than or equal to the internal data transfer rate of the host computer FlexRay IP module, ie the communication block 100.
  • FIGS. 7, 8 and 9 the read accesses to the message memory 300 by the host CPU or user CPU 102 via the output buffer 202 are explained in greater detail.
  • Figure 7 once again shows the communication module 100, where for reasons of clarity, only the relevant parts of the communication module 100 are shown here.
  • the message manager 200 responsible for controlling the processes and two control registers 703 and 704 which, as shown, can be accommodated outside the message manager 200 in the communication module 100, but can also be contained in the message administrator 200 itself.
  • 703 represents the Output Buffer Command Request Register and 704 the Output Buffer Command Mask Register. Read accesses of the host CPU 102 to the message memory 300 thus occur via the intermediate output buffer 202 (output buffer).
  • This output buffer memory 202 is now likewise divided or doubled, specifically as a partial buffer memory 701 and a shadow memory 700 belonging to the partial buffer memory.
  • a continuous access by the host CPU 102 to the shadow objects or messages respectively Data of the message memory 300 done and thus data integrity and accelerated transmission are now guaranteed in the opposite direction from the message memory 300 to the host 102.
  • the access is controlled via the output request register
  • bit positions 0 to 5, 8 and 9, 15 and 16 to 21 of register 703 have a special function with respect to the flow control of the read access.
  • an identifier OBRS Output Buffer Request Shadow
  • an identifier OBRH Output Buffer Request Host
  • an identifier OBSYS Output Buffer Busy Shadow
  • Excellent are also the digits 0 and 1 of the output masking register 704, wherein in the bit positions 0 and 1 with RDSS (Read Data Section Shadow) and RHSS (Read Header Section Shadow) further identifiers are entered as data identifiers. Further data identifiers are provided, for example, in bit positions 16 and 17 with RDSH (Read Data Section Host) and RHSH (Read Header Section Host). These data identifications are here also exemplary in the simplest form, namely each formed as a bit. In bit position 9 of the register 703, a start identifier REQ is entered. Furthermore, a switchover identifier VIEW is provided, which is entered as an example in bit position 8 of register 703.
  • the host CPU 102 requests the data of a message object from the message memory 300 by writing the ID of the desired message, that is, in particular, the number of the desired message object to OBRS in the bit positions 0 to 5 of the register 703.
  • the host CPU 102 can read only the status or configuration data KD of a message from a header area or only the data D actually to be transmitted from the data area or both , Which part of the data is to be transferred from the header area and / or data area is thus determined to be comparable to the opposite direction by RHSS and RDSS. That is, RHSS indicates whether the header data should be read, and RDSS indicates whether the actual data should be read.
  • a start identifier serves to start the transmission from the message memory 300 to the shadow memory 700. That is, when a bit is used as the identifier as in the simplest case, the transmission from the message memory 300 to the shadow memory 700 is started by setting bit REQ in bit position 9 in the output request register 703. The current transmission is again indicated by an access identifier, here again in the simplest case by a bit OBSYS in the register 703. In order to avoid collisions, it is advantageous if the REQ bit can only be set if OBSYS is not set, ie no ongoing transmission is currently taking place. Here, the message transfer between the message memory 300 and the shadow memory 700 also takes place. The actual sequence could now be controlled on the one hand comparable to the opposite direction as described in FIGS.
  • bit OBSYS is reset and set by setting the bit VIEW in the output signal.
  • Request register 703, partial buffer memory 701 and the associated shadow memory 700 are exchanged or the accesses are exchanged thereon and the host CPU 102 can now read the embassy memory 300 requested message object, ie the corresponding message from the sub-buffer 701.
  • the register cells OBRS and OBRH are exchanged.
  • RHSS and RDSS are exchanged for RHSH and RDSH.
  • the bit VIEW can only be set if OBSYS is not set, ie no ongoing transmission takes place.
  • This output buffer 202 like the input buffer 201, is designed in two parts to provide continuous access by the host CPU 102 to the message objects residing in the message memory 300 are guaranteed. Again, the benefits of high data integrity and accelerated transmission are achieved.
  • the use of the described input and output buffers 201, 202 ensures that a host CPU 102 can access the message memory 300 uninterruptedly despite the module-internal latencies.
  • the message handler 200 is shown in FIG.
  • the message manager 200 can be represented in its functionality by a plurality of state machines or state machines, ie finite state machines, so-called finite state machines (FSM). At least three state machines and in a special provided four finite-state machines.
  • a first finite-state machine is the IOBF-FSM and designated 501 (input / output buffer state machine). This IOBF-FSM could also be divided into two finite-state machines per transmission direction with regard to the input buffer memory 201 or the output buffer memory 202.
  • IBF-FSM Input Buffer FSM
  • OBF-FSM Output Buffer FSM
  • IBF FSM Input Buffer FSM
  • OBF-FSM Output Buffer FSM
  • a maximum of five state machines IBF FSM, OBF-FSM, TBF1-FSM, TBF2-FSM, AFSM
  • IBF FSM Input Buffer FSM
  • OBF-FSM Input Buffer FSM
  • TBF1-FSM TBF1-FSM
  • TBF2-FSM AFSM
  • a second finite-state machine is here divided in the course of the preferred embodiment into two blocks 502 and 503 and serves the two channels A and B with respect to the memory 205 and 206, as described for Fig. 2.
  • a finite state machine can be provided to serve both channels A and B, or, as in the preferred form, a finite state machine TBF1-FSM is designated 502 (transient buffer 1 (206, RAM A) state Machine) for channel A and for channel B a TBF2-FSM 503 (Transient Buffer 2 (205, RAM B) State Machine).
  • an arbiter finite state machine is indicated at 500.
  • the data (KD and / or D) are stored in one by a clocking means, e.g. a VCO (Voltage Controlled Oscillator), a crystal oscillator, etc., generated or transferred from this adapted clock in the communication module 100.
  • the clock T can be generated in the block or externally, e.g. as a bus clock, be predetermined.
  • This AFSM 500 arithmetic finite state machine alternately gives one of the three finite state machines
  • the first finite-state machine 501 ie IOBF-FSM, performs the following actions as required:
  • the state machine 502 for channel A ie TBF1-FSM, performs the following actions:
  • TBF2-FSM is the finite state machine for channel B in block 503. This performs the data transfer from the selected message object in message memory 300 to buffer memory 205 of channel B and the data transfer from buffer 205 to the selected bot object in message memory 300.
  • the search function is also analogous to TBFl-FSM for a matching message object in the message memory 300, wherein upon receipt the message object (Receive Buffer) is searched for storing a received message on channel B in the context of acceptance filtering and when sending the next on channel B to be sent message or message object (Transmit Buffer ).
  • FIG. 11 shows again the processes and the transmission paths.
  • the three state machines 501-503 control the respective data transfers between the individual parts.
  • the host CPU is shown again at 102, the input buffer memory at 201 and the output buffer memory at 202. With 300 the message memory is shown and the two buffers for channel A and channel B with 206 and 205.
  • the interface elements 207 and 208 are also shown.
  • the first state machine IOBF-FSM, designated 501 controls the data transfer ZlA and ZlB, ie from the input buffer 201 to the message memory 300 and from the message memory 300 to the output buffer 202.
  • the data is transmitted via data buses having a word width of, for example, 32 bits other bit number is possible. The same applies to the transmission Z2 between the message memory and the buffer memory 206.
  • This data transmission is controlled by TBFI-FSM, ie the state machine 502 for channel A.
  • the transmission Z3 between message memory 300 and buffer memory 205 is controlled by the state machine TBF2-FSM, ie 503.
  • the data transfer takes place over the upper data buses with an exemplary word width of 32 bits, whereby here too every other bit number is possible.
  • the transfer of a complete message object via said transmission paths requires several clock periods T. Therefore, the transmission time with respect to the clock periods T is divided by the arbiter, ie the AFSM 500.
  • the data paths are between those memory components controlled by the message handler 200 shown. To ensure the data integrity of the message objects stored in message memory 300, should advantageously at the same time only on one of the illustrated paths so ZlA and ZlB and Z2 and Z3 data are exchanged simultaneously.
  • FIG. 12 shows an example of how the available system clocks T are divided by the arbiter, that is to say the AFSM 500, into the three requesting state machines.
  • Phase 1 access requests are made by state machine 501 and state machine 502, that is, half of the time is shared between the two requesting state machines.
  • phase 2 (II) the access is done only by the state machine 501, so that every three clock periods, ie 100% of the access time from T5 to T7 on IOBF-FSM accounts.
  • phase 3 (III) access requests are made by all three state machines 501 to 503, so that one third of the total access time takes place.
  • the arithmetic AFSM 500 then distributes the access time, for example, such that the finite state machine 501 in the clock periods T8 and TIl, the finite state machine 502 in the clock periods T9 and T12 and the finite state in the clock periods T10 and T13 - Machine 503 gets access.
  • phase 4 (IV) access is provided by two state machines 502 and 503 on the two channels A and B of the communication module 100, so that an access distribution of the clock periods T14 and T16 to finite state machine 502 and into T15 and T17 at finite state machine 503.
  • the arithmetic state machine AFSM 500 thus ensures that if more than one of the three state machines 501-503 makes a request for access to the message memory 300, the access is intermittently and alternately split to the requesting state machines 501-503.
  • This procedure ensures the integrity of the message objects stored in message memory 300, ie data integrity.
  • the host CPU 102 wants to over If the output buffer memory 202 is reading a message object while a received message is being written into this message object, then either the old state or the new state will be read out, without the accesses in the message object in the message memory 300 itself colliding.
  • the described method allows the host CPU 102 to read or write any message object in the message memory 300 during operation without the selected message object for the duration of access of the host CPU 102 from participating in the data exchange on both channels of the FlexRay bus 101 would be blocked (Buffer Locking).
  • Buffer Locking the integrity of the data stored in the message memory 300 is ensured by the intermittent interleaving of the accesses, and the transmission speed is increased, even by utilizing the full bandwidth.
  • both the subscriber and the microprocessor (the host CPU) of the subscriber has been designated by the reference numeral 102 and represented in the description as equivalents.
  • the reference number 900 is introduced for the entire FlexRay subscriber, while the reference number 102 designates only the microprocessor (the host CPU) of the subscriber 900.
  • FIG. 15 where a subscriber 900 known from the prior art is shown.
  • the known subscriber 900 comprises a microcontroller 800, a DMA (Direct Memory Access) controller 810, a peripheral bus 820 and the FlexRay communication controller 750.
  • the peripheral bus may be formed as any internal data bus.
  • proprietary data buses are often used, since the whole designated 900 Component is usually manufactured by one and the same semiconductor manufacturer. Thus, only the internal components 800, 810 and 750 need to communicate in the component 900 via the peripheral bus.
  • DMA controller 810 The use of a DMA controller 810 is optional. Subscribers 900 are also known in which the data transfer between the microcontroller 800 and the communication controller functions without a DMA controller 810.
  • the microcontroller 800 includes the microprocessor 102 (host CPU), a memory element 802 and a core bus 804. This configuration is also referred to as a processor core with "tightly coupled memory” (TCM). Of course, the memory element of the microprocessor 102 may also be an externally mounted memory.
  • the microcontroller 800 is connected to the peripheral bus 820 via an active interface "a" of the microprocessor 102 and a passive interface "p" of the memory element 802.
  • the DMA controller 810 is - if present - connected via an active interface "a” and a passive interface "p" to the peripheral bus 820.
  • the communication controller 750 is connected to the peripheral bus 820 only via a passive interface "p". In other words, therefore, the microcontroller 800 and the DMA controller 810 are connected as a master to the peripheral bus 820, whereas the communication controller 750 is merely connected as a slave to the bus 820.
  • the microprocessor 102 configures, controls, and controls the communications controller 750.
  • the microprocessor 102 reads received messages, evaluates them, calculates new messages, and writes the messages for transmission over the communications link 101.
  • the microprocessor 102 transfers the data word by word from the communi- cation controller 750 (dashed line a) into the memory element 802 of the microcontroller 800 (dashed line f). In this case, occur at the usual high clock rates of the microprocessor 102 today several wait cycles, during which the microprocessor 102 waits for the end of the data transmission and can pursue no other tasks.
  • a DMA controller 810 can perform the data transfer between the memory element 802 of the microcontroller 800 and the communication controller 750. It is configured and started by the microprocessor 102 (dashed line b). Thereafter, the DMA controller 810 transmits data word by word from the communication controller 750 to the memory 802 of the microcontroller 800 (dashed line c). The end of the data transfer is communicated to the microprocessor 102 via an interrupt (dashed line e), whereupon the microprocessor 102 restarts the process for the next message.
  • the processing of interrupts generates a large number of CPU instructions that bind a large portion of the computational and memory resources of the microprocessor 102. In addition, frequent interrupts increase the possible jitter (time duration of the execution time) of interrupted software tasks.
  • FIG. 13 shows an inventive subscriber 900 of a FlexRay communication system.
  • the communication controller 750 is connected to the peripheral bus 820 both via a passive interface "p" and via an active interface "a". This means that the communication controller 750 is connected to the peripheral bus 820 not only as a slave but also as a master.
  • the communication controller 750 may not only receive and process commands and data from other subscribers (eg, microcontroller 800) connected to the peripheral bus 820, but also Evaluate self-received messages (data and commands) and send them via the peripheral bus 820 to the microcontroller 800.
  • the microprocessor 102 configures, controls and controls the communications controller 750 (dashed line a).
  • the microprocessor 102 reads out message objects already received and automatically copied to the memory element 802 (dashed line b), evaluates them (dashed line c), calculates new message objects and stores them in the memory element 802 (dashed line c).
  • the microprocessor 102 starts the transfer to the message memory 300 (dashed line a), which in turn is automatically performed by the communication controller 750.
  • the message memory 300 stores the message objects (so-called message buffer) together with configuration and status information.
  • the communication controller 750 can autonomously read message objects from the message memory 300 via a logic embedded in the controller 750 and write them to the memory element 802 as well as read message objects from the memory element 802 and write them into the message memory 300 (dashed line b).
  • the FlexRay communications controller 750 includes a FlexRay communications module 100, as described in detail above.
  • the communication module 100 is - as stated - divided into a generic part, which is designated in Figure 14 by the reference numeral 840 and which can be configured independently of the connected microcontroller 800 always the same, and in a subscriber-specific part.
  • the generic part 840 is also referred to as a communication controller core. From the generic part 840 of the communication module 100 are shown in FIG 14 shows only the generic interface 203 (GIF), the message memory 300 and the memory 300 upstream input buffer 201 and output buffer memory 202 by way of example.
  • the input buffer 201 is for latching messages for transfer to the message memory 300.
  • the output buffer 202 is for
  • the communication module 100 of Figure 14 may include all or only some of the elements shown in Figure 2.
  • the generic part of the communication module 100 is connected via the generic interface 203 (GIF) to the subscriber-specific interface 204 (CIF) of the subscriber-specific part of the communication module 100.
  • the generic interface 203 can be connected via the subscriber-specific interface 204 to various customer-specific host CPUs 102.
  • the logic of the communication controller 750 is formed in the subscriber-specific interface 204 (CIF) in the form of a state machine 830.
  • the subscriber-specific interface 204 (CIF) connects the peripheral data bus 820 of the microprocessor 102 to the generic interface 203 (GIF) of the FlexRay communication router core.
  • Reference numerals 832 and 834 denote the passive interface "p" and the active interface "a" of the communication controller 750, respectively.
  • An arbiter 836 arbitrates concurrent accesses of the microprocessor 102 and the state machine 830 to the generic interface 203 (GIF) of the communication controller core 840.
  • GIF generic interface 203
  • a control and status register 838 is provided, via which the microprocessor 102 the state machine 830 and thus the data transfer configure, control and control.
  • state machine 830 controls for a trigger signal upon receipt of a new one Message from the FlexRay communication connection independently of one another following operations:
  • the microprocessor 102 For active copying to send a new message, which is present in the memory element 802, the microprocessor 102 causes via the
  • Control register 838 transfers the message from memory element 802 to message memory 300 of communication controller core 840.
  • State machine 830 sequentially controls the following operations:
  • the microprocessor 102 is freed of a high interrupt load as compared to accesses via an external DMA controller (see reference numeral 810 in Fig. 15).
  • a lower interrupt load allows a lower task jitter and thus a better predictability of the overall system.

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Abstract

The invention relates to a subscriber (900) of a communication system. Said subscriber (900) comprises a microprocessor (102), a communication controller (750) and a peripheral bus (820). The microprocessor (102) is connected to the communication controller (750) via the peripheral bus (820) and is connected to a communication link (101) of the communication system via the communication controller (750) via which link messages are transmitted. The aim of the invention is to optimize connection of the microprocessor (102) to the communication controller (750). For this purpose, the communication controller (750) comprises an active interface (834) via which the communication controller (750) is connected to the peripheral bus (820), and a logic which allows independent data transmission between the communication controller (750) and the microprocessor (102) via the active interface (834) and the peripheral bus (820).

Description

Teilnehmer und Kommunikationscontroller eines Kommunikationssystems und Verfahren zur Datenübertragung in einem Teilnehmer des KommunikationssystemsSubscriber and communication controller of a communication system and method for data transmission in a subscriber of the communication system
Die vorliegende Erfindung betrifft einen Teilnehmer (sog. Host) eines Kommuni- kationssystems. Der Teilnehmer weist einen Mikroprozessor (sog. Host-CPU (Central Processing Unit)), einen Kommunikationscontroller und einen Peripherie-Bus auf. Der Mikroprozessor steht über den Peripherie- Bus mit dem Kommunikationscontroller in Verbindung und ist über den Kommunikationscontroller an eine Kommunikationsverbindung des Kommunikationssystems angeschlos- sen, über welche Botschaften übertragen werden.The present invention relates to a subscriber (so-called host) of a communication system. The subscriber has a microprocessor (so-called host CPU (Central Processing Unit)), a communication controller and a peripheral bus. The microprocessor is connected via the peripheral bus with the communication controller and is connected via the communication controller to a communication connection of the communication system, via which messages are transmitted.
Die Erfindung betrifft außerdem einen Kommunikationscontroller (sog. Commu- nication Controller; CC) eines Teilnehmers (sog. Host) eines Kommunikationssystems. Der Teilnehmer weist einen Mikroprozessor (sog. Host-CPU), den Kommunikationscontroller und einen Peripherie- Bus auf. Der Kommunikationscontroller steht einerseits über den Peripherie- Bus mit dem Mikroprozessor in Verbindung und ist andererseits an eine Kommunikationsverbindung des Kommunikationssystems angeschlossen, über welche Botschaften übertragen werden. Schließlich betrifft die vorliegende Erfindung auch ein Verfahren zur Übertragung von Daten innerhalb eines Teilnehmers (sog. Host) eines Kommunikationssystems. Die Daten werden zwischen einem Mikroprozessor (Host-CPU) und einem Kommunikationscontroller über einen Peripherie- Bus übertragen. Der Kommunikationscontroller ist an eine Kommunikationsverbindung angeschlossen, über welche Botschaften übertragen werden.The invention also relates to a communication controller (so-called communication controller; CC) of a subscriber (so-called host) of a communication system. The subscriber has a microprocessor (so-called host CPU), the communication controller and a peripheral bus. The communication controller is on the one hand via the peripheral bus to the microprocessor in communication and on the other hand connected to a communication link of the communication system, via which messages are transmitted. Finally, the present invention also relates to a method for transmitting data within a subscriber (so-called host) of a communication system. The data is transferred between a microprocessor (host CPU) and a communication controller via a peripheral bus. The communication controller is connected to a communication link via which messages are transmitted.
Stand der TechnikState of the art
Die Vernetzung von Steuergeräten, Sensorik und Aktuatorik mit Hilfe eines Kommunikationssystems und einer als Bussystem ausgebildeten Kommunikationsverbindung hat in den letzten Jahren bei modernen Kraftfahrzeugen aber auch im Maschinenbau, insbesondere im Werkzeugmaschinenbereich, und im Bereich der Automatisierung, drastisch zugenommen. Synergieeffekte durch Verteilung von Funktionen auf mehrere Steuergeräte können dabei erzielt werden. Man spricht hierbei von verteilten Systemen. Die Kommunikation zwischen verschiedenen Teilnehmern findet mehr und mehr über ein als Bussystem ausgebildetes Kommunikationssystem statt. Der Kommunikationsverkehr auf dem Bussystem, Zugriffs- und Empfangsmechanismen sowie Fehlerbehandlung werden über ein Protokoll geregelt.The networking of control devices, sensors and actuators with the aid of a communication system and a communication link formed as a bus system has increased dramatically in recent years in modern motor vehicles but also in mechanical engineering, especially in the machine tool sector, and in the field of automation. Synergy effects through distribution of functions on several ECUs can be achieved. This is called distributed systems. Communication between different subscribers takes place more and more via a communication system designed as a bus system. The communication traffic on the bus system, access and reception mechanisms as well as error handling are regulated by a protocol.
Ein bekanntes Protokoll hierzu ist das FlexRay- Protokoll, wobei im Augenblick die FlexRay- Protokollspezifikation v2.0 zugrunde liegt. Das FlexRay- Protokoll definiert ein schnelles, deterministisches und fehlertolerantes Bussystem, insbesondere für den Einsatz in einem Kraftfahrzeug. Die Datenübertragung gemäß dem FlexRay- Protokoll erfolgt nach einem Time Division Multiple Access (TDMA)-Verfahren. Die Datenübertragung über die Kommunikationsverbindung erfolgt in sich regelmäßig wiederholenden Übertragungszyklen, die jeweils in mehrere Datenrahmen, die auch als Zeitschlitze bezeichnet werden, unterteilt ist. Den Teilnehmern bzw. den zu übertragenden Botschaften sind feste Zeitschlitze zugewiesen, in denen sie einen exklusiven Zugriff auf die Kommunikationsverbindung haben. Die Zeitschlitze wiederholen sich in den festgelegten Übertragungszyklen, so dass der Zeitpunkt, zu dem eine Botschaft über den Bus über- tragen wird, exakt vorausgesagt werden kann und der Buszugriff deterministisch erfolgt.A well-known protocol for this is the FlexRay protocol, which is currently based on the FlexRay protocol specification v2.0. The FlexRay protocol defines a fast, deterministic and fault-tolerant bus system, especially for use in a motor vehicle. The data transmission according to the FlexRay protocol is carried out according to a Time Division Multiple Access (TDMA) method. The data transmission over the communication link is carried out in regularly recurring transmission cycles, each of which is divided into a plurality of data frames, which are also referred to as time slots. The subscribers or the messages to be transmitted are assigned fixed time slots in which they have exclusive access to the communication connection. The time slots are repeated in the specified transmission cycles, so that the time at which a message is transmitted via the bus can be predicted accurately and the bus access takes place deterministically.
Um die Bandbreite für die Botschaftsübertragung auf dem Bussystem optimal zu nutzen, unterteilt FlexRay den Übertragungszyklus, der auch als Zyklus oder Buszyklus bezeichnet werden kann, in einen statischen und einen dynamischen Teil. Die festen Zeitschlitze befinden sich dabei im statischen Teil am Anfang eines Buszyklusses. Im dynamischen Teil werden die Zeitschlitze dynamisch vergeben. Darin wird nun der exklusive Buszugriff jeweils nur für eine kurze Zeit, für einen oder mehrere so genannte Minislots, ermöglicht. Nur wenn innerhalb eines Minislots ein Buszugriff erfolgt, wird der Zeitschlitz um die benötigte Zeit verlängert. Damit wird Bandbreite also nur verbraucht, wenn sie auch tatsächlich benötigt wird.To make the most of bandwidth for message transmission on the bus system, FlexRay divides the transmission cycle, which can also be referred to as cycle or bus cycle, into a static and a dynamic part. The fixed time slots are located in the static part at the beginning of a bus cycle. In the dynamic part, the time slots are allocated dynamically. In this case, exclusive bus access is now only possible for a short time, for one or more so-called minislots. Only if a bus access occurs within a minislot, the time slot is extended by the required time. Thus, bandwidth is only consumed when it is actually needed.
FlexRay kommuniziert über zwei physikalisch getrennte Leitungen der Kommu- nikationsverbindung mit einer Datenrate von je maximal 10 MBiVs (10 MBaud). Dabei ist alle 5 ms, bei manchen Kommunikationssystemen sogar alle 2,5 ms ein Buszyklus abgeschlossen. Die beiden Kanäle entsprechen dabei der physikalischen Schicht, insbesondere des OSI (Open System Architecture) Schichtenmodells. Die beiden Kanäle dienen hauptsächlich der redundanten und damit fehlertoleranten Übertragung von Botschaften, können jedoch auch unterschiedliche Botschaften übertragen, wodurch sich dann die Datenrate verdoppeln würde. FlexRay kann aber auch mit niedrigeren Datenraten betrieben werden.FlexRay communicates via two physically separate lines of the communication link with a maximum data rate of 10 MBiVs (10 MBaud). Every 5 ms, and even every 2.5 ms in some communication systems, one bus cycle is completed. The two channels correspond to the physical layer, in particular the OSI (Open System Architecture) layer model. The two channels are mainly used for the redundant and thus fault-tolerant transmission of messages, but can also transmit different messages, which would then double the data rate. FlexRay can also be operated at lower data rates.
Um synchrone Funktionen zu realisieren und die Bandbreite durch kleine Ab- stände zwischen zwei Botschaften zu optimieren benötigen die Teilnehmer bzw. die verteilten Komponenten im Kommunikationsnetzwerk eine gemeinsame Zeitbasis, die so genannte globale Zeit. Für die Uhrsynchronisation werden Synchronisationsnachrichten im statischen Teil des Zyklus übertragen, wobei mit Hilfe eines speziellen Algorithmus entsprechend der FlexRay-Spezifikation die lokale Uhrzeit eines Teilnehmers so korrigiert wird, dass alle lokalen Uhren zu einer globalen Uhr synchron laufen.In order to realize synchronous functions and to optimize the bandwidth by small distances between two messages, the participants or The distributed components in the communication network share a common time base, called global time. For clock synchronization, synchronization messages are transmitted in the static part of the cycle, with the help of a special algorithm according to the FlexRay specification, the local time of a subscriber is corrected so that all local clocks synchronize to a global clock.
Ein FlexRay-Teilnehmer, der auch als FlexRay- Netzknoten oder Host bezeichnet werden kann, enthält einen Teilnehmer- oder Host- Prozessor, einen FlexRay- oder Kommunikations-Controller sowie bei einer Busüberwachung einen so genannten Busguardian. Dabei liefert und verarbeitet der Teilnehmerprozessor die Daten, die über den FlexRay-Kommunikationscontroller und die FlexRay- Kommunikationsverbindung übertragen werden. Für die Kommunikation in einem FlexRay- Netzwerk können Botschaften bzw. Botschaftsobjekte mit z.B. bis zu 254 Datenbytes konfiguriert werden.A FlexRay device, which can also be referred to as a FlexRay network node or host, contains a participant or host processor, a FlexRay or communication controller, and a bus guardian in bus monitoring. The user processor delivers and processes the data that is transmitted via the FlexRay communication controller and the FlexRay communication connection. For communication in a FlexRay network, messages can be sent with e.g. up to 254 bytes of data can be configured.
Zur Kopplung einer FlexRay-Kommunikationsverbindung, über die Botschaften übertragen werden, mit einem FlexRay-Teilnehmer wird in der DE 10 2005 034 744, die zum Anmeldetag der vorliegenden Erfindung noch nicht veröffentlich war, ein FlexRay- Kommunikationsbaustein eingesetzt, der über eine Teilnehmerschnittstelle an dem Teilnehmer und über eine andere Verbindung an der Kommunikationsverbindung angeschlossen ist. Dabei ist zur Übertragung der Botschaften zwischen dem Teilnehmer und der Kommunikationsverbindung in dem Kommunikationsbaustein eine Anordnung zur Speicherung der Botschaften vorgesehen. Die Übertragung wird durch eine Zustandsmaschine gesteuert.In order to couple a FlexRay communication connection via which messages are transmitted with a FlexRay subscriber, DE 10 2005 034 744, which was not yet published at the filing date of the present invention, employs a FlexRay communication module which is connected to the user interface via a subscriber interface Subscriber and connected to the communication link via another connection. In this case, an arrangement for storing the messages is provided for transmitting the messages between the subscriber and the communication link in the communication module. The transmission is controlled by a state machine.
In dem Kommunikationsbaustein ist ein Schnittstellenbaustein bestehend aus zwei Teilen vorgesehen, wobei der eine Teilbaustein teilnehmerunabhängig und der andere Teilbaustein teilnehmerspezifisch ist. Der teilnehmerspezifische TeN- baustein, der auch als Customer CPU Interface (CIF) bezeichnet wird, verbindet einen kundenspezifischen Teilnehmer in Form einer teilnehmerspezifischen Host-CPU mit dem FlexRay- Kommunikationsbaustein. Der teilnehmerunabhängige Teilbaustein, der auch als Generic CPU Interface (GIF) bezeichnet wird, stellt ein generisches, also allgemeines, CPU-Interface dar, über das sich mittels entsprechender teilnehmerspezifischer Teilbausteine, also Customer CPU Interfaces (CIFs), unterschiedliche kundenspezifische Host-CPUs an den FlexRay- Kommunikationsbaustein anschließen lassen. Dadurch ist eine problemlose Anpassung des Kommunikationsbausteins an unterschiedliche Teilnehmer möglich, da abhängig vom Teilnehmer nur der teilnehmerspezifische Teilbaustein variiert werden muss, während der teilnehmerunabhängige Teilbaustein und der restliche Kommunikationsbaustein stets gleich ausgebildet werden kann. Mit Hilfe des Kommunikationsbausteins ergibt sich also eine Standard-Schnittstelle zum Anschluss beliebiger FlexRay-Teilnehmer an eine FlexRay- Kommunikationsverbindung, wobei sich die Schnittstelle durch einfache Variati- on des teilnehmerspezifischen Teilbausteins an beliebig ausgebildete oder geartete Teilnehmer flexibel anpassen lässt. Dabei können die Teilbausteine auch innerhalb des einen Schnittstellenbausteins jeweils in Software, also jeder Teilbaustein als Softwarefunktion, realisiert werden.In the communication module, an interface module is provided consisting of two parts, wherein one sub-module is independent of the subscriber and the other sub-module is subscriber-specific. The subscriber-specific subscriber module, also known as the Customer CPU Interface (CIF), connects a customer-specific participant in the form of a user-specific host CPU with the FlexRay communication module. The subscriber-independent submodule, which is also referred to as the Generic CPU Interface (GIF), represents a generic, that is to say general, CPU interface, via which different customer-specific host CPUs are addressed by means of corresponding subscriber-specific submodules, that is Customer CPU Interfaces (CIFs) connect the FlexRay communication module. This makes it possible to easily adapt the communication module to different subscribers, since depending on the subscriber, only the subscriber-specific sub-module must be varied, while the subscriber-independent sub-module and the remaining communication module can always be configured the same. With the aid of the communication module, therefore, a standard interface for connecting any FlexRay subscriber to a FlexRay communication connection is obtained, wherein the interface can be flexibly adapted to any desired or suitable subscriber by simple variation of the subscriber-specific sub-module. In this case, the sub-blocks can also be realized within the one interface block in each case in software, that is, each sub-block as a software function.
Die Zustandsmaschine in dem FlexRay- Kommunikationsbaustein kann fest in Hardware verdrahtet sein. Die Sequenzen können ebenfalls fest in Hardware verdrahtet sein. Alternativ kann die Zustandsmaschine im Kommunikationsbaustein über die Teilnehmerschnittstelle durch den Teilnehmer auch frei programmierbar sein.The state machine in the FlexRay communication block may be hardwired into hardware. The sequences can also be hardwired into hardware. Alternatively, the state machine can also be freely programmable in the communication module via the subscriber interface by the subscriber.
Die Informationen enthalten vorzugsweise den Zugriffstyp und/oder die Zugriffsart und/oder die Zugriffsadresse und/oder die Datengröße und/oder Steuerinformationen zu den Daten und/oder wenigstens eine Information zur Datenabsicherung. Nach dem Stand der Technik ist der Botschaftsspeicher des FlexRay- Kommunikationsbausteins vorzugsweise als single-ported RAM (Random Access Memory) ausgeführt. Dieser RAM-Speicher speichert die Botschaften bzw. Botschaftsobjekte, also die eigentlichen Nutzdaten, zusammen mit Konfigurati- ons- und Statusdaten. Die genaue Struktur des Botschaftsspeichers des bekannten Kommunikationsbausteins kann der genannten Druckschrift DE 10 2005 034 744 entnommen werden.The information preferably contains the access type and / or the access type and / or the access address and / or the data size and / or control information on the data and / or at least one information for data security. According to the prior art, the message memory of the FlexRay communication module is preferably designed as a single-ported RAM (Random Access Memory). This RAM memory stores the messages or message objects, ie the actual user data, together with configuration and status data. The exact structure of the message memory of the known communication module can be found in the cited document DE 10 2005 034 744.
Nach dem Stand der Technik ist innerhalb des Teilnehmers der Mikrocontroller, der den Mikroprozessor (sog. Host-CPU), einen Speicher (z.B. Random Access Memory; RAM) und einen Core-Bus zwischen dem Mikroprozessor und dem Speicher umfasst, über eine passive und eine aktive Schnittstelle als sog. Master an den Peripherie- Bus angeschlossen. Über die passive Schnittstelle kann der Mikrocontroller lediglich Befehle und Daten von anderen Teilnehmern des Peripherie- Busses empfangen. Über die aktive Schnittstelle kann der Mikrocontroller selbst Daten und Befehle an andere Teilnehmer des Peripherie- Busses aussenden. Ein Anschluss eines Teilnehmers an den Peripherie- Bus über eine passive Schnittstelle ist gleichbedeutend mit einem Anschluss des Teilnehmers als sog. Slave. Ein Anschluss eines Teilnehmers über eine aktive Schnittstelle entspricht einen Anschluss des Teilnehmers als sog. Master. Bei einem bekannten Kommunikationssystem ist ein Kommunikationscontroller ist über eine passive Schnittstelle als sog. Slave an den Peripheriebus angeschlossen.According to the state of the art, within the subscriber the microcontroller, which comprises the microprocessor (so-called host CPU), a memory (eg random access memory; RAM) and a core bus between the microprocessor and the memory, has a passive and an active interface as a so-called master connected to the peripheral bus. Via the passive interface, the microcontroller can only receive commands and data from other participants of the peripheral bus. About the active interface, the microcontroller itself can send data and commands to other participants of the peripheral bus. A connection of a subscriber to the peripheral bus via a passive interface is equivalent to a connection of the subscriber as a so-called slave. A connection of a subscriber via an active interface corresponds to a connection of the subscriber as so-called master. In a known communication system, a communication controller is connected via a passive interface as a so-called slave to the peripheral bus.
Der Kommunikationscontroller stellt die Verbindung des Teilnehmers zur Kom- munikationsverbindung dar. Er besitzt einen Botschaftsspeicher, in dem von der Kommunikationsverbindung neu empfangene Botschaften abgelegt und auf der Kommunikationsverbindung zu versendende Botschaften ausgelesen werden. Der Mikroprozessor kann über die passive Schnittstelle des Kommunikationscontrollers auf die gespeicherten Botschaftsobjekte zugreifen. Der Mikroprozessor konfiguriert, kontrolliert und steuert den Kommunikationscontroller. Der Mikroprozessor liest empfange Botschaften aus, bewertet sie, berechnet neue Botschaften und sorgt für das Schreiben der Botschaften zum Versand über die Kommunikationsverbindung. Zur Datenübertragung innerhalb des Teilnehmers überträgt der Mikroprozessor die Daten wortweise aus dem Kommunikationscontroller in den Speicher des Mikrocontrollers. Dabei treten bei den heute üblichen hohen Taktraten des Mikroprozessors mehrere Wartezyklen auf, während denen der Mikroprozessor auf das Ende der Datenübertragung wartet und keinen anderen Aufgaben nachgehen kann.The communication controller represents the connection of the subscriber to the communication connection. It has a message memory in which messages newly received by the communication connection are stored and messages to be sent on the communication connection are read out. The microprocessor can access the stored message objects via the passive interface of the communication controller. The microprocessor configures, controls and controls the communication controller. The microprocessor reads received messages, evaluates them, calculates new messages, and writes the messages for transmission over the communication link. For data transmission within the subscriber, the microprocessor transfers the data word by word from the communication controller into the memory of the microcontroller. In this case, occur at the usual high clock rates of the microprocessor today several wait cycles, during which the microprocessor waits for the end of the data transfer and can pursue no other tasks.
Es ist ebenfalls bekannt, zur Entlastung des Mikroprozessors des Mikrocontrollers eines Teilnehmers des Kommunikationssystems einen DMA (Direct Memory Access)-Controller über eine passive und eine aktive Schnittstelle als sog. Master an den Peripheriebus anzuschließen. Der DMA-Controller kann den Daten- transfer zwischen dem Speicher des Mikrocontrollers und dem Kommunikationscontroller durchführen. Er wird dazu von dem Mikroprozessor konfiguriert und gestartet. Danach überträgt der DMA-Controller Daten wortweise aus dem Kommunikationscontroller in den Speicher des Mikrocontrollers. Das Ende der Datenübertragung wird dem Mikroprozessor mittels eines Interrupts mitgeteilt, woraufhin der Mikroprozessor de Prozess für die nächste Botschaft neu beginnt. Das Abarbeiten von Interrupts erzeugt eine große Anzahl von CPU-Befehlen, durch die ein großer Teil der Rechen- und Speicherressourcen des Mikroprozessors gebunden ist. Außerdem steigt durch häufige Interrupts der mögliche Jitter (zeitliche Unsicherheit bzgl. der Ausführungsdauer) von unterbrochenen Soft- ware-Tasks an.It is also known to relieve the microprocessor of the microcontroller of a subscriber of the communication system to connect a DMA (Direct Memory Access) controller via a passive and an active interface as so-called. Master to the peripheral bus. The DMA controller can perform the data transfer between the memory of the microcontroller and the communication controller. It is configured and started by the microprocessor. Thereafter, the DMA controller transmits data word by word from the communication controller into the memory of the microcontroller. The end of the data transmission is communicated to the microprocessor by means of an interrupt, whereupon the microprocessor restarts the process for the next message. The processing of interrupts generates a large number of CPU instructions that bind a large portion of the microprocessor's computation and memory resources. In addition, frequent interrupts increase the possible jitter (temporal uncertainty regarding the execution time) of interrupted software tasks.
Der vorliegenden Erfindung liegt deshalb die Aufgabe zugrunde, die Datenübertragung innerhalb eines Teilnehmers des Kommunikationssystems zwischen dem Mikroprozessor und dem Kommunikationscontroller zu optimieren, insbe- sondere soll die Anzahl der Wartezyklen in dem Mikroprozessor und die Interruptlast verringert werden.The present invention is therefore based on the object to optimize the data transmission within a subscriber of the communication system between the microprocessor and the communication controller, in particular In particular, the number of wait cycles in the microprocessor and the interrupt load should be reduced.
Zur Lösung dieser Aufgabe wird ausgehend von der Teilnehmer der eingangs genannten Art vorgeschlagen, dass der Kommunikationscontroller eine aktive Schnittstelle, über die der Kommunikationscontroller mit dem Peripherie- Bus in Verbindung steht, und eine Logik aufweist, welche eine selbständige Datenübertragung zwischen dem Kommunikationscontroller und dem Mikroprozessor (Host-CPU) über die aktive Schnittstelle und den Peripherie- Bus ermöglicht.To solve this problem, it is proposed on the basis of the participants of the type mentioned above that the communication controller has an active interface, via which the communication controller is in communication with the peripheral bus, and a logic which provides independent data transmission between the communication controller and the microprocessor (Host CPU) via the active interface and the peripheral bus.
Vorteile der ErfindungAdvantages of the invention
Erfindungsgemäß wird also vorgeschlagen, den Kommunikationscontroller nicht als sog. Slave, sondern als Master an den Peripherie- Bus anzuschließen. Zusätzlich erhält der Kommunikationscontroller eine Intelligenz in Form einer Logik, die es ihm ermöglicht, die Datenübertragung zwischen einem Botschaftsspeicher des Kommunikationscontrollers und einem Speicher des Mikrocontrollers selbständig zu koordinieren und zu steuern. Durch die Logik kann dem Kommunikationscontroller eine gewisse DMA- Funktionalität vermittelt werden.According to the invention, it is therefore proposed not to connect the communication controller as a so-called slave, but as a master to the peripheral bus. In addition, the communication controller receives intelligence in the form of logic, which enables it to independently coordinate and control the data transmission between a message memory of the communication controller and a memory of the microcontroller. The logic allows the communication controller to be given some DMA functionality.
Die Erfindung kann bei beliebigen Teilnehmern von beliebigen Kommunikationssystemen eingesetzt werden. Nachfolgend wird die Erfindung beispielhaft anhand eines FlexRay-Kommunikationssytems beschreiben. Dieser Bezug zu dem Flex Ray- Protokoll soll jedoch nicht beschränkend verstanden werden. Selbstverständlich kann die Erfindung auch in Teilnehmern eines MOST (Media Oriented Systems Transport)-, eines CAN (Controller Area Network)-, eines TTCAN (Time Triggered CAN)-, eines LIN (Local Interconnect Network)- oder eines beliebig anderen bekannten Kommunikationssystems eingesetzt werden.The invention can be used in any participant of any communication systems. The invention will be described below by way of example with reference to a FlexRay communication system. However, this reference to the Flex Ray protocol is not intended to be limiting. Of course, the invention can also be used in subscribers of a MOST (Media Oriented Systems Transport), a CAN (Controller Area Network), a TTCAN (Time Triggered CAN), a LIN (Local Interconnect Network), or any other known communication system.
Der Mikroprozessor konfiguriert, kontrolliert und steuert den Kommunikationscontroller. Der Mikroprozessor liest bereits in dem Botschaftsspeicher des Kommunikationscontrollers empfangene und automatisch in den Speicher des Mikrocontrollers kopierte Botschaftsobjekte aus, bewertet sie, berechnet neue Botschaftsobjekte und legt sie im Speicher des Mikrocontrollers ab. Außerdem startet der Mikroprozessor den Transfer zum Botschaftsspeicher des Kommunikationscontrollers, der wiederum automatisiert vom erfindungsgemäßen Kommunikationscontroller durchgeführt wird.The microprocessor configures, controls and controls the communication controller. The microprocessor reads message objects already received in the message memory of the communication controller and automatically copied into the memory of the microcontroller, evaluates them, calculates new message objects and stores them in the memory of the microcontroller. In addition, the microprocessor starts the transfer to the message memory of the communication controller, which in turn is performed automatically by the communication controller according to the invention.
Zusätzlich zur passiven Schnittstelle verfügt der erfindungsgemäße Kommunikationscontroller über eine aktive Schnittstelle, über die eine im Kommunikationscontroller eingebettete Logik selbständig sowohlIn addition to the passive interface, the communication controller according to the invention has an active interface via which a logic embedded in the communication controller autonomously both
Botschaftsobjekte aus dem Botschaftsspeicher des Kommunikationscontrollers auslesen und in den Speicher dem Mikrocontrollers schreiben als auch Botschaftsobjekte aus dem Speicher auslesen und in den Botschaftsspeicher schreiben kann.Read message objects from the message memory of the communication controller and write to the memory of the microcontroller as well as read message objects from the memory and write to the message memory.
Gemäß einer vorteilhaften Weiterbildung der vorliegenden Erfindung wird vorgeschlagen, dass der Kommunikationscontroller einen Botschaftsspeicher zum Zwischenspeichern von Botschaften von der Kommunikationsverbindung oder für die Kommunikationsverbindung umfasst, wobei die Logik des Kommunikati- onscontrollers ein selbständiges Auslesen von Daten aus dem Botschaftsspeicher des Kommunikationscontrollers und Ablegen der Daten in dem Mikroprozessor (Host-CPU), sowie ein selbständiges Auslesen von Daten aus dem Mikroprozessor (Host-CPU) und Ablegen der Daten in dem Botschaftsspeicher des Kommunikationscontrollers ermöglicht. Gemäß einer bevorzugten Ausführungsform der Erfindung wird vorgeschlagen, dass dem Mikroprozessor (Host-CPU) ein Speicherelement zugeordnet ist, wobei die Logik des Kommunikationscontrollers ein selbständiges Auslesen von Daten aus dem Kommunikationscontroller und Ablegen der Daten in dem Spei- cherelement des Mikroprozessors (Host-CPU), sowie ein selbständiges Auslesen von Daten aus dem Speicherelement des Mikroprozessors (Host-CPU) und Ablegen der Daten in dem Kommunikationscontroller ermöglicht.According to an advantageous development of the present invention, it is proposed that the communication controller comprises a message memory for buffering messages from the communication connection or for the communication connection, the logic of the communication controller independently reading out data from the message memory of the communication controller and storing the data in the microprocessor (host CPU), as well as an independent readout of data from the microprocessor (host CPU) and storing the data in the message memory of the communication controller allows. According to a preferred embodiment of the invention it is proposed that the microprocessor (host CPU) is assigned a memory element, wherein the logic of the communication controller an independent readout of data from the communication controller and storing the data in the memory element of the microprocessor (host CPU ), as well as an independent reading of data from the memory element of the microprocessor (host CPU) and storing the data in the communication controller allows.
Gemäß einer besonders vorteilhaften Weiterbildung der vorliegenden Erfindung wird vorgeschlagen, dass der Kommunikationscontroller einen Kommunikationsbaustein aufweist, der einen Botschaftsspeicher zum Zwischenspeichern von Botschaften von der Kommunikationsverbindung oder für die Kommunikationsverbindung umfasst, wobei die Logik des Kommunikationscontrollers eine selbständige Datenübertragung zwischen dem Kommunikationsbaustein und dem Mikroprozessor (Host-CPU), vorzugsweise zwischen dem Botschaftsspeicher des Kommunikationsbausteins und dem dem Mikroprozessor (Host-CPU) zugeordneten Speicherelement (RAM), über den Peripherie- Bus ermöglicht.According to a particularly advantageous embodiment of the present invention, it is proposed that the communication controller has a communication module which comprises a message memory for temporarily storing messages from the communication connection or for the communication connection, wherein the logic of the communication controller autonomous data transmission between the communication module and the microprocessor (Host CPU), preferably between the message memory of the communication module and the memory element (RAM) assigned to the microprocessor (host CPU), via the peripheral bus.
Gemäß einer bevorzugten Ausführungsform der Erfindung weist der Kommuni- kationsbaustein mindestens einen zwischen dem Botschaftsspeicher und dem Peripheriebus angeordneten Pufferspeicher, vorzugsweise mindestens einen Eingabepufferspeicher und mindestens einen Ausgangspufferspeicher, auf, wobei die Logik des Kommunikationscontrollers eine selbständige Datenübertragung zwischen dem Kommunikationsbaustein und dem Mikroprozessor (Host- CPU), vorzugsweise zwischen dem mindestens einen Pufferspeicher des Kommunikationsbausteins und dem dem Mikroprozessor (Host-CPU) zugeordneten Speicherelement, über den Peripherie- Bus ermöglicht.According to a preferred embodiment of the invention, the communication module has at least one buffer memory arranged between the message memory and the peripheral bus, preferably at least one input buffer memory and at least one output buffer memory, wherein the logic of the communication controller permits independent data transmission between the communication component and the microprocessor (host processor). CPU), preferably between the at least one buffer memory of the communication module and the memory element allocated to the microprocessor (host CPU) via the peripheral bus.
Die Logik in dem Kommunikationscontroller umfasst vorteilhafterweise eine Zustandsmaschine, vorzugsweise eine DMA-Zustandsmaschine. Die Zustands- maschine ist vorzugsweise hardwaremäßig realisiert und in dem Kommunikationscontroller fest verdrahtet. Selbstverständlich kann die Zustandsmaschine aber auch softwaremäßig realisiert sein.The logic in the communication controller advantageously comprises a state machine, preferably a DMA state machine. The state Machine is preferably realized in hardware and hardwired in the communication controller. Of course, the state machine can also be realized by software.
Gemäß einer anderen Ausführungsform der Erfindung wird vorgeschlagen, dass der Kommunikationscontroller einen Arbiter aufweist, der konkurrierende Zugriffe des Mikroprozessors (Host-CPU) und der Zustandsmaschine auf einen Botschaftsspeicher des Kommunikationscontrollers bzw. auf einen Botschaftsspeicher eines FlexRay- Kommunikationsbausteins arbitriert.According to another embodiment of the invention, it is proposed that the communication controller has an arbiter that arbitrates concurrent accesses of the microprocessor (host CPU) and the state machine to a message memory of the communication controller or to a message memory of a FlexRay communication module.
Vorteilhafterweise umfasst der Kommunikationscontroller Kontroll- und/oder Statusregister, auf welche der Mikroprozessor (Host-CPU) zur Konfiguration, Ansteuerung und/oder Überwachung der Datenübertragung zugreifen kann.Advantageously, the communication controller comprises control and / or status registers to which the microprocessor (host CPU) can access for the configuration, control and / or monitoring of the data transmission.
Der Teilnehmer ist vorzugsweise Bestandteil eines FlexRay-The participant is preferably part of a FlexRay
Kommunikationssytems, in welchem eine Datenübertragung zwischen dem Teilnehmer und anderen an die FlexRay- Kommunikationsverbindung angeschlossenen FlexRay-Teilnehmern nach dem FlexRay- Protokoll erfolgt.Kommunikationsssytems, in which a data transmission between the subscriber and other connected to the FlexRay communication connection FlexRay participants according to the FlexRay protocol takes place.
Als eine weitere Lösung der Aufgabe der vorliegenden Erfindung wird ausgehend von dem Kommunikationscontroller der eingangs genannten Art vorgeschlagen, dass der Kommunikationscontroller eine aktive Schnittstelle, über die der Kommunikationscontroller mit dem Peripherie- Bus in Verbindung steht, und eine Logik aufweist, welche eine selbständige Datenübertragung zwischen dem Kommunikationscontroller und dem Mikroprozessor (Host-CPU) über die aktiveAs a further solution of the object of the present invention, it is proposed on the basis of the communication controller of the type mentioned above that the communication controller has an active interface, via which the communication controller is in communication with the peripheral bus, and has a logic which permits independent data transmission between the communication controller and the microprocessor (host CPU) over the active
Schnittstelle und den Peripherie- Bus ermöglicht.Interface and the peripheral bus.
Gemäß einer vorteilhaften Weiterbildung der Erfindung wird vorgeschlagen, dass der Kommunikationcontroller Bestandteil eines FlexRay- Kommunikationssytems ist, in welchem eine Datenübertragung zwischen dem Teilnehmer und anderen an die FlexRay- Kommunikationsverbindung angeschlossenen FlexRay- Teilnehmern nach dem FlexRay- Protokoll erfolgt.According to an advantageous embodiment of the invention it is proposed that the communication controller is part of a FlexRay Kommunikationsssytems, in which a data transmission between the subscriber and others to the FlexRay devices connected to the FlexRay communication connection according to the FlexRay protocol.
Als noch eine weitere Lösung der Aufgabe der vorliegenden Erfindung wird aus- gehend von dem Verfahren der eingangs genannten Art vorgeschlagen, dass eine Logik des Kommunikationscontrollers zur Datenübertragung veranlasst wird und die Logik daraufhin die Datenübertragung zwischen dem Kommunikationscontroller und dem Mikroprozessor (Host-CPU) über eine aktive Schnittstelle des Kommunikationscontrollers und den Peripherie- Bus selbständig steuert.As yet another solution of the object of the present invention, it is proposed, starting from the method of the type mentioned at the outset, that logic of the communications controller for data transmission be initiated and the logic then transfer data between the communications controller and the microprocessor (host CPU) independently controls an active interface of the communication controller and the peripheral bus.
Gemäß einer vorteilhaften Weiterbildung der Erfindung wird vorgeschlagen, dass die Logik des Kommunikationscontrollers durch einen Befehl des Mikroprozessors (Host-CPU) des Teilnehmers zur Datenübertragung veranlasst wird. Dies kann ein Interrupt- Befehl oder ein gezielt an den Kommunikationscontroller ge- richteter Start- Befehl sein. Alternativ ist es denkbar, dass der Kommunikationscontroller bzw. die Logik des Kommunikationscontrollers regelmäßig den Inhalt des Botschaftsspeichers oder des Speichers des Mikrocontrollers auf neue Daten überprüft oder den Inhalt bestimmter Register, die nach Erhalt neuer Daten in dem Botschaftsspeicher und/oder dem Speicher des Mikrocontrollers gesetzt werden, überprüft, und gegebenenfalls die Datenübertragung startet.According to an advantageous embodiment of the invention, it is proposed that the logic of the communication controller is caused by a command of the microprocessor (host CPU) of the subscriber for data transmission. This can be an interrupt command or a start command directed to the communication controller. Alternatively, it is conceivable that the communication controller or the logic of the communication controller regularly checks the contents of the message memory or the memory of the microcontroller to new data or the contents of certain registers that set after receiving new data in the message memory and / or the memory of the microcontroller be checked, and if necessary, the data transfer starts.
Gemäß einer bevorzugten Ausführungsform der Erfindung wird vorgeschlagen, dass der Mikroprozessor (Host-CPU) auf Kontroll- und/oder Statusregister des Kommunikationscontrollers zugreift und so die Datenübertragung konfiguriert, angesteuert und/oder überwacht wird. Dazu liest der Mikroprozessor Kontroll- und/oder Statusparameter (die je nach Zustand des Kommunikationscontrollers von diesem dort abgelegt bzw. gesetzt werden) aus dem Register ein oder legt solche Parameter (zur Ansteuerung des Kommunikationscontrollers) in dem Register ab. Vorteilhafterweise umfasst die Logik des Kommunikationscontrollers eine Zu- standsmaschine, wobei konkurrierende Zugriffe des Mikroprozessors (Host- CPU) und der Zustandsmaschine auf einen Botschaftsspeicher des Kommunikationscontrollers bzw. auf einen Botschaftsspeicher eines Kommunikationsbau- Steins arbitriert werden.According to a preferred embodiment of the invention, it is proposed that the microprocessor (host CPU) access control and / or status registers of the communication controller and thus configure, control and / or monitor the data transmission. To this end, the microprocessor reads control and / or status parameters (which are stored or set there by the communication controller depending on the state of the communication controller) from the register or stores such parameters (for controlling the communication controller) in the register. Advantageously, the logic of the communication controller comprises a state machine, wherein concurrent accesses of the microprocessor (host CPU) and the state machine to a message memory of the communication controller or to a message memory of a communication module are arbitrated.
Vorzugsweise werden nach dem Empfang neuer Daten von der Kommunikationsverbindung von der Logik selbständig folgende Schritte veranlasst und gesteuert: - Sichtbarmachen der empfangenen Daten in einem Pufferspeicher des Kommunikationscontrollers; undPreferably, after receiving new data from the communication link, the logic automatically initiates and controls the following steps: - visualizing the received data in a buffer memory of the communication controller; and
Anlegen einer Kopie der empfangenen Daten in einem konfigurierbaren Adressbereich eines dem Mikroprozessor (Host-CPU) zugeordneten Speicherelements durch Schreibzugriffe über die aktive Schnittstelle.Creating a copy of the received data in a configurable address range of the microprocessor (host CPU) associated memory element by write accesses over the active interface.
Des weiteren wird zum Versenden neuer Daten, die in einem dem Mikroprozessor (Host-CPU) zugeordneten Speicherelement vorliegen, von dem Mikroprozessor (Host-CPU) vorzugsweise eine Übertragung der Daten aus dem Speicherelement in den Kommunikationscontroller veranlasst und werden von der Logik des Kommunikationscontrollers selbständig folgende Schritte veranlasst und gesteuert:Furthermore, in order to send new data present in a memory element associated with the microprocessor (host CPU), the microprocessor (host CPU) preferably initiates a transfer of the data from the memory element into the communication controller and becomes independent of the logic of the communication controller initiated and controlled the following steps:
Erkennen eines Befehls oder mindestens eines gesetzten Bits in einem Kontroll- und/oder Statusregister des Kommunikationscontrollers;Detecting a command or at least one set bit in a control and / or status register of the communications controller;
Auslesen der Daten aus einer konfigurierbaren Adresse des Speicherele- ments;Reading the data from a configurable address of the memory element;
Anlegen einer Kopie des ausgelesenen Datenobjekts in einem Pufferspeicher des Kommunikationscontrollers; undCreating a copy of the read data object in a buffer memory of the communication controller; and
Initiieren der Übertragung der Daten aus dem Pufferspeicher in einen Botschaftsspeicher des Kommunikationscontrollers bzw. eines Kommunikati- onsbausteins. ZeichnungenInitiate the transfer of the data from the buffer memory into a message memory of the communication controller or of a communication block. drawings
Nachfolgend werden anhand der Figuren weitere Merkmale und Vorteile der Erfindung näher erläutert. Es zeigen:Hereinafter, further features and advantages of the invention will be explained in more detail with reference to FIGS. Show it:
Figur 1 einen Kommunikationsbaustein und dessen Anbindung an eineFigure 1 shows a communication module and its connection to a
Kommunikationsverbindung und einen Kommunikations- oder Host-Teilnehmer eines FlexRay- Kommunikationssystems in sche- matischer Darstellung;Communication connection and a communication or host participant of a FlexRay communication system in a schematic representation;
Figur 2 eine spezielle Ausführungsform des Kommunikationsbausteins aus2 shows a special embodiment of the communication module
Figur 1 sowie dessen Anbindung im Detail;Figure 1 and its connection in detail;
Figur 3 die Struktur eines Botschaftsspeichers des Kommunikationsbausteins aus Figur 2;Figure 3 shows the structure of a message memory of the communication module of Figure 2;
Figur 4 bis 6 die Architektur und den Prozess eines Datenzugriffs in Richtung vom Teilnehmer zum Botschaftsspeicher in schematischer Darstellung;Figure 4 to 6 the architecture and the process of a data access in the direction from the subscriber to the message memory in a schematic representation;
Figur 7 bis 9 die Architektur und den Prozess eines Datenzugriffs in Richtung vom Botschaftsspeicher zum Teilnehmer;FIGS. 7 to 9 show the architecture and the process of data access in the direction from the message memory to the subscriber;
Figur 10 die Struktur eines Botschaftsverwalters und von darin enthaltenen Finite-State- Machinen in schematischer Darstellung; Figur 11 Bauteile des Kommunikationsbausteins aus Figur 1 und 2 sowie den Teilnehmer und die entsprechenden, durch den Botschaftsverwalter gesteuerten Datenpfade in schematischer Darstellung;Figure 10 is a schematic representation of the structure of a message manager and finite state machines contained therein; FIG. 11 shows components of the communication module from FIGS. 1 and 2 as well as the subscriber and the corresponding data paths controlled by the message administrator in a schematic representation;
Figur 12 die Zugriffsverteilung auf den Botschaftsspeicher bezogen auf die Datenpfade in Figur 11;FIG. 12 shows the access distribution to the message memory with reference to the data paths in FIG. 11;
Figur 13 einen erfindungsgemäßen Teilnehmer einesFIG. 13 shows a subscriber according to the invention
Kommunikationssystems;Communication system;
Figur 14 einen Kommunikationscontroller des Teilnehmers aus Figur 13 imFIG. 14 shows a communication controller of the subscriber from FIG. 13 in FIG
Detail; undDetail; and
Figur 15 einen aus dem Stand der Technik bekannten Teilnehmer eines Kommunikationssystems.FIG. 15 shows a subscriber of a communication system known from the prior art.
Beschreibung der AusführungsbeispieleDescription of the embodiments
Figur 1 zeigt schematisch einen FlexRay- Kommunikationsbaustein 100 zur Anbindung eines Teilnehmers oder Hosts 102 an eine FlexRay- Kommunikationsverbindung 101, also die physikalische Schicht des FlexRay. Diese ist bspw. als ein FlexRay- Datenbus, der vorzugsweise über zwei Übertragungsleitungen verfügt, ausgebildet. Dazu ist der FlexRay- Kommunikationsbaustein 100 über eine Verbindung 107 mit dem Teilnehmer bzw. Teilnehmerprozessor 102 und über eine Verbindung 106 mit der Kommunikationsverbindung 101 verbunden. Zur problemlosen Anbindung zum einen bezogen auf Übertragungszeiten und zum anderen bezogen auf die Datenintegrität sind schematisch im Wesentlichen drei Anordnungen im FlexRay- Kommunikationsbaustein unterschieden. Dabei dient eine erste Anordnung 105 zur Speicherung, insbesondere Zwischenablage, wenigstens eines Teils der zu übertragenden Botschaften. Zwischen dem Teilnehmer 102 und dieser ersten Anordnung 105 ist über die Verbindungen 107 und 108 eine zweite Anordnung 104 geschaltet. Ebenso ist zwischen Kommunikationsverbindung 101 und die erste Anordnung 105 eine dritte Anordnung 103 über die Verbindungen 106 und 109 geschaltet, wodurch ein sehr flexibles Eingeben und Ausgeben von Daten als Teil von Botschaften, insbesondere Flex Ray- Botschaften in bzw. aus der ersten Anordnung 105 mit Gewährleistung der Datenintegrität bei optimaler Geschwindigkeit erzielbar ist.FIG. 1 schematically shows a FlexRay communication module 100 for connecting a subscriber or host 102 to a FlexRay communication connection 101, that is to say the physical layer of the FlexRay. This is formed, for example, as a FlexRay data bus, which preferably has two transmission lines. For this purpose, the FlexRay communication module 100 is connected via a connection 107 to the subscriber or subscriber processor 102 and via a connection 106 to the communication connection 101. For problem-free connection on the one hand with respect to transmission times and on the other hand with regard to data integrity, essentially three different arrangements in the FlexRay communication module are schematically distinguished. In this case, a first arrangement 105 is used for storing, in particular clipboard, at least part of the messages to be transmitted. Between the subscriber 102 and this first arrangement 105, a second arrangement 104 is connected via the connections 107 and 108. Likewise, a third arrangement 103 is connected between the communication connection 101 and the first arrangement 105 via the connections 106 and 109, thereby providing very flexible inputting and outputting of data as part of messages, in particular Flex Ray messages, into and out of the first arrangement 105 Ensuring data integrity at optimal speed is achievable.
In Figur 2 ist dieser Kommunikationsbaustein 100 in einer bevorzugten Ausführungsform noch einmal detaillierter dargestellt. Ebenso detaillierter dargestellt sind die jeweiligen Verbindungen 106 bis 109. Zur Anbindung des FlexRay- Kommunikationsbausteins 100 an den FlexRay-Teilnehmer 102 bzw. den Host- Prozessor enthält die zweite Anordnung 104 einen Eingangspufferspeicher oder Eingabepufferspeicher 201 (Input Buffer IBF), einen Ausgangspufferspeicher oder Ausgabepufferspeicher 202 (Output Buffer OBF) sowie einen Schnittstellenbaustein bestehend aus zwei Teilen 203 und 204, wobei der eine Teilbaustein 203 teilnehmerunabhängig und der zweite Teilbaustein 204 teilnehmerspezifisch ist. Der teilnehmerspezifische Teilbaustein 204 (Customer CPU Interface CIF) verbindet eine teilnehmerspezifische Host-CPU 102, also einen kundenspezifischen Teilnehmer 102 mit dem FlexRay- Kommunikationsbaustein 100. Dazu ist eine bidirektionale Datenleitung 216, eine Adressleitung 217 sowie ein Steuereingang 218 vorgesehen. Ebenso vorgesehen ist mit 219 ein Interrupt- oder Unterbrechungs-Ausgang. Der teilnehmerspezifische Teilbaustein 204 steht inIn Figure 2, this communication module 100 is shown in a preferred embodiment again in more detail. The respective connections 106 to 109 are also shown in more detail. In order to connect the FlexRay communication module 100 to the FlexRay subscriber 102 or the host processor, the second arrangement 104 contains an input buffer or input buffer 201 (input buffer IBF), an output buffer or output buffer 202 (Output Buffer OBF) and an interface module consisting of two parts 203 and 204, wherein one sub-module 203 is subscriber-independent and the second sub-module 204 is subscriber-specific. The subscriber-specific sub-module 204 (Customer CPU Interface CIF) connects a subscriber-specific host CPU 102, that is to say a customer-specific subscriber 102, to the FlexRay communications module 100. For this purpose, a bidirectional data line 216, an address line 217 and a control input 218 are provided. Also provided with 219 is an interrupt or interrupt output. The subscriber-specific sub-module 204 is located in
Verbindung mit einem teilnehmerunabhängigen Teilbaustein 203 (Generic CPU Interface, GIF), d. h. der FlexRay- Kommunikationsbaustein oder das FlexRay- IP-Modul verfügt über ein generisches, also allgemeines, CPU-Interface 203, an das sich über entsprechende teilnehmerspezifische Teilbausteine 204, also Customer CPU Interfaces CIF eine große Anzahl von unterschiedlichen künden- spezifischen Host CPUs 102 anschließen lassen. Dadurch muss abhängig vom Teilnehmer 102 nur der Teilbaustein 204 variiert werden, was einen deutlich geringeren Aufwand bedeutet. Das CPU-Interface 203 und der restliche Kommunikationsbaustein 100 kann unverändert übernommen werden.Connection to a subscriber-independent sub-block 203 (Generic CPU Interface, GIF), ie the FlexRay communication block or the FlexRay IP module has a generic, ie general, CPU interface 203, to which corresponding subscriber-specific sub-blocks 204, ie Customer CPU interfaces CIF announce a large number of different have specific host CPUs 102 connected. As a result, depending on the subscriber 102, only the partial module 204 must be varied, which means a significantly lower outlay. The CPU interface 203 and the remaining communication module 100 can be adopted unchanged.
Der Eingabepufferspeicher oder Eingangspufferspeicher 201 und der Ausgangspufferspeicher oder Ausgabepufferspeicher 202 können in einem gemeinsamen Speicherbaustein oder aber in getrennten Speicherbausteinen ausgebildet sein. Dabei dient der Eingabepufferspeicher 201 für die Zwischenspeicherung von Botschaften für die Übertragung zu einem Botschaftsspeicher 300. Dabei ist der Eingabepufferbaustein 201 vorzugsweise so ausgebildet, dass er zwei vollständige Botschaften bestehend aus jeweils einem Kopfsegment oder Headersegment, insbesondere mit Konfigurationsdaten und ein Datensegment oder Paylo- ad Segment speichern kann. Dabei ist der Eingabepufferspeicher 201 zweiteilig (Teilpufferspeicher und Schattenspeicher) ausgebildet, wodurch sich durch wechselweises Schreiben der beiden Teile des Eingabepufferspeichers bzw. durch Zugriffswechsel die Übertragung zwischen Teilnehmer-CPU 102 und Botschaftsspeicher 300 beschleunigen lässt. Ebenso dient der Ausgabepufferspeicher oder Ausgangspufferspeicher 202 (Output- Buffer OBF) für die Zwischen- speicherung von Botschaften für die Übertragung vom Botschaftsspeicher 300 zur Teilnehmer-CPU 102. Dabei ist auch der Ausgabepuffer 202 so gestaltet, dass zwei komplette Botschaften bestehend aus Kopfsegment, insbesondere mit Konfigurationsdaten und Datensegment, also Payload Segment, gespeichert werden können. Auch hier ist der Ausgabepufferspeicher 202 in zwei Teile, ei- nen Teilpufferspeicher und einen Schattenspeicher aufgeteilt, wodurch sich auch hier durch wechselweises Lesen der beiden Teile die Übertragung bzw. durch Zugriffswechsel die Übertragung zwischen Teilnehmer- bzw. Host-CPU 102 und Botschaftsspeicher 300 beschleunigen lässt. Diese zweite Anordnung 104 bestehend aus den Blöcken 201 bis 204 ist mit der ersten Anordnung 105 wie dar- gestellt verbunden. Die Anordnung 105 besteht aus einem Botschaftsverwalter 200 (Message Handler MHD) und einem Botschaftsspeicher 300 (Message RAM). Der Botschaftsverwalter 200 kontrolliert bzw. steuert den Datentransfer zwischen dem Einga- bepufferspeicher 201 sowie Ausgabepufferspeicher 202 und dem Botschaftsspeicher 300. Gleichermaßen kontrolliert bzw. steuert er die Datenübertragung in der anderen Richtung über die dritte Anordnung 103. Der Botschaftsspeicher 300 ist vorzugsweise als single-ported RAM ausgeführt. Dieser RAM-Speicher speichert die Botschaften bzw. Botschaftsobjekte, also die eigentlichen Daten, zusammen mit Konfigurations- und Statusdaten. Die genaue Struktur des Botschaftsspeichers 300 ist in Figur 3 näher dargestellt.The input buffer or input buffer 201 and the output buffer or output buffer 202 may be formed in a common memory device or in separate memory devices. In this case, the input buffer memory 201 serves for the buffering of messages for transmission to a message memory 300. The input buffer module 201 is preferably designed such that it contains two complete messages each comprising a header segment or header segment, in particular with configuration data and a data segment or payload Can save segment. In this case, the input buffer 201 is formed in two parts (partial buffer memory and shadow memory), whereby the transmission between subscriber CPU 102 and message memory 300 can be accelerated by alternately writing the two parts of the input buffer memory or by changing access. Likewise, the output buffer memory 202 (output buffer OBF) is used for the intermediate storage of messages for the transmission from the message memory 300 to the subscriber CPU 102. In this case, the output buffer 202 is designed so that two complete messages consisting of header segment, in particular with configuration data and data segment, ie payload segment, can be stored. Here, too, the output buffer memory 202 is divided into two parts, a partial buffer memory and a shadow memory, whereby the transmission or access change between the subscriber or host CPU 102 and the message memory 300 is accelerated by alternately reading the two parts leaves. This second arrangement 104 consisting of the blocks 201 to 204 is connected to the first arrangement 105 as shown. The arrangement 105 consists of a message handler 200 (message handler MHD) and a message memory 300 (message RAM). The message manager 200 controls the data transfer between the input buffer 201 and the output buffer 202 and the message memory 300. Likewise, it controls the data transfer in the other direction via the third arrangement 103. The message memory 300 is preferably single-ported RAM executed. This RAM memory stores the messages or embassy objects, ie the actual data, together with configuration and status data. The exact structure of the message memory 300 is shown in more detail in FIG.
Die dritte Anordnung 103 besteht aus den Blöcken 205 bis 208. Entsprechend den beiden Kanälen des FlexRay Physical Layer ist diese Anordnung 103 in zwei Datenpfade mit je zwei Datenrichtungen aufgeteilt. Dies wird durch die Verbindungen 213 und 214 deutlich, worin die beiden Datenrichtungen für den Kanal A mit RxA und TxA für Empfangen (RxA) und Senden (TxA) sowie für Kanal B mit RxB und TxB dargestellt sind. Mit Verbindung 215 ist ein optionaler bidirektionaler Steuereingang bezeichnet. Die Anbindung der dritten Anordnung 103 erfolgt über einen ersten Pufferspeicher 205 für Kanal B und einen zweiten Pufferspeicher 206 für Kanal A. Diese beiden Pufferspeicher (Transient Buffer RAMs: RAM A und RAM B) dienen als Zwischenspeicher für die Datenübertragung von bzw. zu der ersten Anordnung 105. Entsprechend der beiden Kanäle sind diese beiden Pufferspeicher 205 und 206 mit jeweils einem Schnittstellenbaustein 207 und 208 verbunden, die die FlexRay- Protokoll-Controller oder Busprotokoll-The third arrangement 103 consists of the blocks 205 to 208. According to the two channels of the FlexRay Physical Layer, this arrangement 103 is divided into two data paths with two data directions each. This is illustrated by connections 213 and 214, which show the two data directions for channel A with RxA and TxA for receive (RxA) and transmit (TxA) and for channel B with RxB and TxB. Connection 215 indicates an optional bidirectional control input. The connection of the third arrangement 103 takes place via a first buffer memory 205 for channel B and a second buffer memory 206 for channel A. These two buffer memories (transient buffer RAMs: RAM A and RAM B) serve as temporary storage for the data transmission from or to the first Arrangement 105. According to the two channels, these two buffer memories 205 and 206 are each connected to an interface module 207 and 208, which are the FlexRay protocol controllers or bus protocol controllers.
Controller bestehend aus einem Sende-/Empfangs-Schieberegister und der FlexRay Protokoll Finite State Maschine, enthalten. Die beiden Pufferspeicher 205 und 206 dienen somit als Zwischenspeicher für die Datenübertragung zwischen den Schieberegistern der Schnittstellenbausteine oder FlexRay Protokoll Controller 207 und 208 und dem Botschaftsspeicher 300. Auch hier werden vorteilhafter Weise durch jeden Pufferspeicher 205 oder 206 die Datenfelder, also das Payload Segment oder Datensegment zweier Flex Ray- Botschaften gespeichert.Controller consisting of a transmit / receive shift register and the FlexRay protocol finite state machine, included. The two buffer memories 205 and 206 thus serve as temporary storage for the data transfer between the shift registers of the interface modules or FlexRay protocol controllers 207 and 208 and the message memory 300. Here too Advantageously, stored by each buffer 205 or 206, the data fields, ie the payload segment or data segment of two Flex Ray messages.
Weiterhin dargestellt im Kommunikationsbaustein 100 ist mit 209 die globale Zeiteinheit (Global Time Unit GTU), welche für die Darstellung der globalen Zeitraster im FlexRay, also den Mikrotick μT und den Makrotick MT, zuständig ist. Ebenso wird über die globale Zeiteinheit 209 die fehlertolerante Uhrensynchronisation der Zykluszähler (Cycle Counter) und die Kontrolle der zeitlichen Abläufe im statischen und dynamischen Segment des FlexRay geregelt. Mit Block 210 ist die allgemeine Systemsteuerung (System Universal Control SUC) dargestellt, durch welche die Operationsmodi des FlexRay- Kommunikationscontrollers kontrolliert und gesteuert werden. Dazu gehören der Wakeup, der Startup, die Reintegration bzw. Integration, Normaloperation (normal Operation) und passive Ope- ration (passive Operation).Also shown in communication module 100 is 209 the global time unit (Global Time Unit GTU), which is responsible for the representation of the global time grid in FlexRay, ie the microtick μT and the macrotick MT. Likewise, the global time unit 209 controls the fault-tolerant clock synchronization of the cycle counters (Cycle Counter) and the control of the time sequences in the static and dynamic segments of the FlexRay. Block 210 illustrates the General System Control (SUC) that controls and controls the operating modes of the FlexRay communications controller. These include wakeup, startup, reintegration or integration, normal surgery and passive surgery.
Block 211 zeigt das Netzwerk und Fehlermanagement (Network- und Error Management NEM), wie in der FlexRay- Protokollspezifikation v2.0 beschrieben. Block 212 schließlich zeigt die Unterbrechungssteuerung (Interrupt Control INT), welche die Status- und Fehlerunterbrechungsflaggen (status and error interrupt flags) verwaltet und die Unterbrechungsausgänge 219 zur Teilnehmer-CPU 102 kontrolliert bzw. steuert. Der Block 212 enthält außerdem einen absoluten und einen relativen Timer bzw. Zeitgeber zur Erzeugung der Zeitunterbrechungen oder Timerinterrupts.Block 211 shows the network and error management (Network and Error Management NEM) as described in FlexRay protocol specification v2.0. Finally, block 212 shows the interrupt control (INT) which manages the status and error interrupt flags and controls the interrupt outputs 219 to the subscriber CPU 102. Block 212 also includes an absolute and a relative timer for generating the time interrupts or timer interrupts.
Für die Kommunikation in einem FlexRay- Netzwerk können Botschaftsobjekte bzw. Botschaften (Message Buffer) mit bis zu 254 Datenbytes konfiguriert werden. Der Botschaftsspeicher 300 ist insbesondere ein Botschafts- RAM-Speicher (Message RAM), welcher z. B. bis zu maximal 128 Botschaftsobjekten spei- ehern kann. Alle Funktionen, die die Behandlung bzw. Verwaltung der Botschaf- ten selbst betreffen, sind dem Botschaftsverwalter oder Message Handler 200 implementiert. Dies sind z.B. die Akzeptanzfilterung, Transfer der Botschaften zwischen den beiden FlexRay- Protokoll-Controller- Blöcken 207 und 208 und dem Botschaftsspeicher 300, also dem Message RAM sowie die Kontrolle der Sendereihenfolge und das Bereitstellen von Konfigurationsdaten bzw. Statusdaten.For communication in a FlexRay network, message objects or messages (message buffer) can be configured with up to 254 data bytes. The message memory 300 is in particular a message RAM memory (Message RAM), which z. B. can store up to a maximum of 128 message objects. All functions that facilitate the treatment or administration of the messages themselves are implemented to the message handler or message handler 200. These are, for example, the acceptance filtering, transfer of the messages between the two FlexRay protocol controller blocks 207 and 208 and the message memory 300, that is to say the message RAM, as well as the control of the transmission order and the provision of configuration data or status data.
Eine externe CPU, also ein externer Prozessor des Teilnehmers 102, kann über die Teilnehmerschnittstelle 107 mit dem teilnehmerspezifischen Teil 204 direkt auf die Register des FlexRay- Kommunikationsbausteins 100 zugreifen. Dabei wird eine Vielzahl von Registern verwendet. Diese Register werden eingesetzt, um die FlexRay Protokoll Controller, also die Schnittstellenbausteine 207 und 208, den Botschaftsverwalter (Message Handler MHD) 200, die globale Zeiteinheit (Global Time Unit GTU) 209, den allgemeinen Systemcontroller (System Universal Controller SUC) 210, die Netzwerk- und Fehlermanagementeinheit (Network und Error Management Unit NEM) 211, den Unterbrechungscontroller (Interrupt Controller INT) 212 sowie den Zugriff auf das Message RAM, also den Botschaftsspeicher 300 zu konfigurieren und zu steuern und ebenso den entsprechenden Status anzuzeigen. Zumindest auf Teile dieser Register wird noch in den Figuren 4 bis 6 und 7 bis 9 näher eingegangen. Ein solch beschriebener FlexRay- Kommunikationsbaustein 100 ermöglicht die einfache Umsetzung der FlexRay-Spezifikation v2.0, wodurch einfach ein ASIC oder ein Mikrocontroller mit entsprechender FlexRay- Funktionalität generiert werden kann.An external CPU, that is to say an external processor of the subscriber 102, can access the registers of the FlexRay communication module 100 directly via the subscriber interface 107 with the subscriber-specific part 204. It uses a variety of registers. These registers are used to control the FlexRay protocol controllers, ie the interface modules 207 and 208, the message handler (MHD) 200, the global time unit (GTU) 209, the general system controller (SUC) 210, the Network and error management unit (NEM) 211, the interrupt controller (interrupt controller INT) 212 and the access to the message RAM, so the message memory 300 to configure and control and also to display the corresponding status. At least parts of these registers will be discussed in more detail in Figures 4 to 6 and 7 to 9. Such a described FlexRay communication module 100 enables the simple implementation of the FlexRay specification v2.0, whereby an ASIC or a microcontroller with corresponding FlexRay functionality can be generated easily.
Durch den beschriebenen FlexRay- Kommunikationsbaustein 100 kann die Flex¬By the described FlexRay communication module 100, the Flex¬
Ray- Protokollspezifikation, insbesondere v2.0, vollständig unterstützt werden und es sind damit z.B. bis zu 128 Botschaften bzw. Botschaftsobjekte konfigurierbar. Dabei ergibt sich ein flexibel konfigurierbarer Botschaftsspeicher für die Speicherung einer unterschiedlichen Anzahl von Botschaftsobjekten abhängig von der Größe des jeweiligen Datenfeldes bzw. Datenbereiches der Botschaft. Somit sind also vorteilhafterweise Botschaften- oder Botschaftsobjekte zu konfigurieren, die unterschiedlich lange Datenfelder besitzen. Der Botschaftsspeicher 300 ist dabei vorteilhafter Weise als FIFO (first in-first out) ausgebildet, so dass sich ein konfigurierbarer Empfangs- Fl FO ergibt. Jede Botschaft bzw. jedes Bot- schaftsobjekt im Speicher kann als Empfangsspeicherobjekt (Receive- Buffer), Sendespeicherobjekt (Transmit- Buffer) oder als Teil des konfigurierbaren Empfangs- Fl FOs konfiguriert werden. Ebenso ist eine Akzeptanzfilterung auf Frame- ID, Channel-ID und Cycle-Counter im FlexRay- Netzwerk möglich. Zweckmäßiger Weise wird somit das Netzwerkmanagement unterstützt. Vorteilhafterweise sind außerdem maskierbare Modulinterrupts vorgesehen.Ray protocol specification, in particular v2.0, are fully supported and thus, for example, up to 128 messages or message objects can be configured. This results in a flexibly configurable message memory for storing a different number of message objects depending on the size of the respective data field or data area of the message. Thus, it is thus advantageous to configure message objects or message objects that have data fields of different lengths. The message memory 300 is advantageously designed as a FIFO (first-in-first-out), resulting in a configurable reception F FO. Each message or message object in memory can be configured as a ReceivedBuffer, TransmitBuffer object, or as part of the configurable ReceiveField. Likewise, acceptance filtering on frame ID, channel ID and cycle counter in the FlexRay network is possible. Conveniently, the network management is thus supported. Advantageously, maskable module interrupts are also provided.
In Figur 3 ist detailliert die Aufteilung des Botschaftsspeichers 300 beschrieben. Für die nach der FlexRay- Protokollspezifikation geforderte Funktionalität eines FlexRay- Kommunikationscontrollers wird ein Botschaftsspeicher für das Bereit- stellen von zu sendenden Botschaften (Transmit Buffer Tx) sowie das Abspeichern von fehlerfrei empfangenen Botschaften (Receive Buffer Rx) benötigt. Ein FlexRay- Protokoll erlaubt Botschaften mit einem Datenbereich, also einem Pay- load- Bereich von 0 bis 254 Bytes. Wie in Figur 2 dargestellt ist der Botschaftsspeicher 300 Teil des FlexRay- Kommunikationsbausteins 100. Das nachfolgend beschriebene Verfahren sowie der entsprechende Botschaftsspeicher 300 beschreiben die Speicherung von zu sendenden Botschaften sowie von empfangenen Botschaften, insbesondere unter Verwendung eines Random Access Memory (RAM), wobei es durch den beschriebenen Mechanismus möglich ist in einem Botschaftsspeicher vorgegebener Größe eine variable Anzahl von Bot- schatten zu speichern. Dabei ist die Anzahl der speicherbaren Botschaften abhängig von der Größe der Datenbereiche der einzelnen Botschaften, wodurch zum einen die Größe des benötigten Speichers minimiert werden kann ohne die Größe der Datenbereiche der Botschaften einzuschränken und zum anderen eine optimale Ausnutzung des Speichers erfolgt. Im Folgenden nun soll diese variable Aufteilung eines insbesondere RAM-basierten Botschaftsspeichers 300 für einen FlexRay Communication Controller näher beschrieben werden.FIG. 3 describes in detail the division of the message memory 300. For the functionality of a FlexRay communication controller required according to the FlexRay protocol specification, a message memory is required for the provision of messages to be sent (transmit buffer Tx) as well as the storage of messages received without errors (receive buffer Rx). A FlexRay protocol allows messages with a data range, ie a payload range from 0 to 254 bytes. As shown in FIG. 2, the message memory 300 is part of the FlexRay communication module 100. The method described below and the corresponding message memory 300 describe the storage of messages to be sent as well as received messages, in particular using a random access memory (RAM) The mechanism described makes it possible to store a variable number of blobs in a message memory of predetermined size. The number of storable messages is dependent on the size of the data areas of the individual messages, whereby on the one hand the size of the required memory can be minimized without restricting the size of the data areas of the messages and on the other hand an optimal utilization of the memory takes place. Below is this variable distribution of a particular RAM-based message memory 300 for a FlexRay Communication Controller will be described in more detail.
Zur Implementierung wird nun beispielhaft ein Botschaftsspeicher mit einer fest- gelegten Wortbreite von n Bit, beispielsweise 8, 16, 32 usw., sowie einer vorgegebenen Speichertiefe von m Worten vorgegeben (m, n als natürliche Zahlen). Dabei wird der Botschaftsspeicher 300 in zwei Segmente aufgeteilt, ein Header Segment oder Kopfsegment HS und ein Datensegment DS (Payload Section, Payload Segment). Pro Botschaft wird somit ein Headerbereich HB und ein Da- tenbereich DB angelegt. Für Botschaften 0, 1 bis k (k als natürliche Zahl) werden somit Headerbereiche oder Kopfbereiche HBO, HBl bis HBk und Datenbereiche DBO, DBl bis DBk angelegt. In einer Botschaft wird also zwischen ersten und zweiten Daten unterschieden, wobei die ersten Daten Konfigurationsdaten und/oder Statusdaten bezüglich der FlexRay Botschaft entsprechen und jeweils in einem Headerbereich HB (HBO, HBl, ..., HBk) abgelegt werden. Die zweiten Daten, die den eigentlichen Nutzdaten entsprechen, die übertragen werden sollen, werden entsprechend in Datenbereichen DB (DBO, DBl, ... , DBk) abgelegt. Somit entsteht für die ersten Daten pro Botschaft ein erster Datenumfang (in Bit, Byte oder Speicherworten gemessen) und für die zweiten Daten einer Botschaft ein zweiter Datenumfang (ebenfalls in Bit, Byte oder Speicherworten gemessen), wobei der zweite Datenumfang pro Botschaft unterschiedlich sein kann. Die Aufteilung zwischen Kopfsegment HS und Datensegment DS ist nun im Botschaftsspeicher 300 variabel, d. h. es existiert keine vorgegebene Grenze zwischen den Bereichen. Die Aufteilung zwischen Kopfsegment HS und Datenseg- ment DS ist abhängig von der Anzahl k der Botschaften sowie dem zweiten Datenumfang, also dem Umfang der eigentlichen Nutzdaten, einer Botschaft bzw. aller k Botschaften zusammen. Den Konfigurationsdaten KDO, KDl bis KDk der jeweiligen Botschaft wird nun ein Zeigerelement oder Datapointer DPO, DPI bis DPk jeweils direkt zugeordnet. In der speziellen Ausgestaltung wird jedem Kopf- bereich HBO, HB 1 bis HBk eine feste Anzahl von Speicherworten, hier zwei, zugeordnet, so dass immer ein Konfigurationsdatum KD (KDO, KD 1, ..., KDk) und ein Zeigerelement DP (DPO, DPI, ..., DPk) zusammen in einem Headerbereich HB abgelegt sind. An diesem Kopfsegment HS mit den Headerbereichen HB, dessen Größe bzw. erster Datenumfang abhängig von der Anzahl k der zu speichernden Botschaften ist, schließt das Datensegment DS zur Speicherung der eigentlichen Botschaftsdaten DO, Dl bis Dk an. Dieses Datensegment (oder Datensection) DS hängt in seinem Datenumfang vom jeweiligen Datenumfang der abgelegten Botschaftsdaten ab, hier z.B. in DBO sechs Worte, DBl ein Wort und DBk zwei Worte. Die jeweiligen Zeigerelemente DPO, DPI bis DPk zeigen somit immer zum Beginn, also auf die Anfangsadresse des jeweiligen Datenbereichs DBO, DBl bis DBk, in denen die Daten DO, Dl bis Dk der jeweiligen Botschaften 0, 1, bis k abgelegt sind. Damit ist die Aufteilung des Botschaftsspeichers 300 zwischen Kopfsegment HS und Datensegment DS variabel und hängt von der Anzahl k der Botschaften selbst sowie dem jeweiligen Datenumfang einer Botschaft und damit dem gesamten zweiten Datenumfang ab. Werden weniger Botschaften konfiguriert, wird das Kopfsegment HS kleiner und der frei werdende Bereich im Botschaftsspeicher 300 kann als Zusatz zum Datensegment DS für die Speicherung von Daten verwendet werden. Durch diese Variabilität kann eine optimale Speicherausnutzung gewährleistet werden, womit auch die Verwendung kleinerer Speicher möglich ist. Das freie Datensegment FDS .insbesondere dessen Größe, ebenfalls abhängig von der Kombination aus Anzahl k der gespeicherten Botschaften und dem jeweiligen zweiten Datenumfang der Botschaften ist somit minimal und kann sogar 0 werden.For implementation, a message memory with a fixed word length of n bits, for example 8, 16, 32, etc., as well as a predetermined memory depth of m words is given by way of example (m, n as natural numbers). In this case, the message memory 300 is divided into two segments, a header segment or header segment HS and a data segment DS (Payload Section, Payload Segment). A header area HB and a data area DB are thus created per message. For messages 0, 1 to k (k as a natural number), header areas or header areas HB0, HB1 to HBk and data areas DB0, DB1 to DBk are thus created. In a message, therefore, a distinction is made between first and second data, the first data corresponding to configuration data and / or status data relating to the FlexRay message and stored in a header area HB (HBO, HB1, ..., HBk) in each case. The second data, which correspond to the actual user data that is to be transmitted, are correspondingly stored in data areas DB (DBO, DBl,..., DBk). Thus, for the first data per message a first amount of data (measured in bits, bytes or memory words) and for the second data of a message a second amount of data (also measured in bits, bytes or memory words), the second data size per message may be different , The division between the header segment HS and the data segment DS is now variable in the message memory 300, ie there is no predetermined boundary between the domains. The division between the header segment HS and the data segment DS is dependent on the number k of messages and the second data volume, ie the extent of the actual user data, a message or all k messages together. The configuration data KDO, KD1 to KDk of the respective message is now assigned directly to a pointer element or data pointer DPO, DPI to DPk. In the specific embodiment, each head area HBO, HB 1 to HBk has a fixed number of memory words, here two, are assigned, so that always a configuration data KD (KDO, KD 1, ..., KDk) and a pointer element DP (DPO, DPI, ..., DPk) are stored together in a header area HB. At this head segment HS with the header areas HB whose size or first data size is dependent on the number k of messages to be stored, the data segment DS includes for storing the actual message data DO, Dl to Dk. This data segment (or data section) DS depends in its scope of data on the respective data volume of the stored message data, here in six words DBO, DBl one word and DBk two words. The respective pointer elements DPO, DPI to DPk thus always point to the beginning, ie to the start address of the respective data area DBO, DB1 to DBk, in which the data DO, D1 to Dk of the respective messages 0, 1 to k are stored. Thus, the division of the message memory 300 between header segment HS and data segment DS is variable and depends on the number k of messages themselves and the respective data volume of a message and thus the entire second data volume. If fewer messages are configured, the header segment HS becomes smaller and the freed area in the message memory 300 can be used as an addition to the data segment DS for the storage of data. This variability ensures optimal memory utilization, which also allows the use of smaller memory. The free data segment FDS .particularly its size, likewise dependent on the combination of the number k of messages stored and the respective second data volume of the messages, is therefore minimal and can even become 0.
Neben der Verwendung von Zeigerelementen ist es auch möglich, die ersten und zweiten Daten, also die Konfigurationsdaten KD (KDO, KDl, ..., KDk) und die eigentlichen Daten D (DO, Dl, ... , Dk) in einer vorgebbaren Reihenfolge abzulegen, so dass die Reihenfolge der Kopfbereiche HBO bis HBk im Kopfsegment HS und die Reihenfolge der Datenbereiche DBO bis DBk im Datensegment DS jeweils identisch ist. Dann könnte unter Umständen sogar auf ein Zeigerelement verzichtet werden.In addition to the use of pointer elements, it is also possible, the first and second data, ie the configuration data KD (KDO, KDl, ..., KDk) and the actual data D (DO, Dl, ..., Dk) in a predetermined Store order so that the order of the header areas HBO to HBk in the header segment HS and the order of the data areas DBO to DBk in the data segment DS is identical. Then could even be dispensed with a pointer element under certain circumstances.
In einer besonderen Ausgestaltung ist dem Botschaftsspeicher ein Fehlerken- nungserzeuger, insbesondere ein Parity- Bit- Generator- Element und ein Fehlerkennungsprüfer, insbesondere ein Parity- Bit- Prüf- Element zugeordnet, um die Korrektheit der gespeicherten Daten in HS und DS zu gewährleisten, indem pro Speicherwort oder pro Bereich (HB und/oder DB) eine Prüfsumme eben insbesondere als Parity- Bit mit abgelegt werden kann. Andere Kontrollkennungen, z.B. ein CRC (Cyclic Redundancy Check) oder auch Kennungen höherer Mächtigkeit wie ECC ( Error Code Correction) sind denkbar. Damit sind gegenüber einer festgelegten Aufteilung des Botschaftsspeichers folgende Vorteile gegeben:In a particular embodiment, the message memory is assigned an error detection generator, in particular a parity bit generator element and a misrecognition tester, in particular a parity bit test element, in order to ensure the correctness of the stored data in HS and DS by per memory word or per area (HB and / or DB) a checksum just in particular as a parity bit can be stored. Other control identifiers, e.g. a CRC (Cyclic Redundancy Check) or higher-value identifiers such as ECC (Error Code Correction) are conceivable. Thus, the following advantages are given compared to a defined division of the message memory:
Der Anwender kann bei der Programmierung entscheiden, ob er eine größere Anzahl von Botschaften mit kleinem Datenfeld oder ob er eine kleinere Anzahl von Botschaften mit großem Datenfeld verwenden möchte. Bei der Konfiguration von Botschaften mit unterschiedlich großem Datenbereich DB wird der vorhandene Speicherplatz optimal ausgenutzt. Der Anwender hat die Möglichkeit einen Datenspeicherbereich gemeinsam für unterschiedliche Botschaften zu nutzen.The user can decide in programming whether to use a larger number of messages with a small data field or whether he wants to use a smaller number of messages with a large data field. When configuring messages with differently sized data areas DB, the available memory space is optimally utilized. The user has the option to share a data storage area for different messages.
Bei der Implementierung des Communication Controllers auf einer integrierten Schaltung kann die Größe des Botschaftsspeichers 300 durch Anpassung der Speichertiefe (Anzahl m der Worte) des verwendeten Speichers an die Bedürfnisse der Applikation angepasst werden, ohne die sonstigen Funktionen des Communication Controllers zu ändern.When implementing the communication controller on an integrated circuit, the size of the message memory 300 can be adapted to the needs of the application by adapting the memory depth (number m of words) of the memory used, without changing the other functions of the communication controller.
Im Weiteren wird nun anhand der Figuren 4 bis 6 sowie 7 bis 9 der Host-CPU- Zugriff, also Schreiben und Lesen von Konfigurationsdaten bzw. Statusdaten und der eigentlichen Daten über die Pufferspeicheranordnung 201 und 202, näher beschrieben. Dabei ist es das Ziel, eine Entkopplung bezüglich der Datenübertragung derart herzustellen, dass die Datenintegrität sichergestellt werden kann und gleichzeitig eine hohe Übertragungsgeschwindigkeit gewährleistet ist. Die Steuerung dieser Vorgänge erfolgt über den Botschaftsverwalter 200, was später noch näher in den Figuren 10, 11 und 12 beschrieben wird.In the following, host CPU access, ie writing and reading of configuration data or status data, will now be described with reference to FIGS. 4 to 6 and 7 to 9 and the actual data about the buffer memory array 201 and 202, described in more detail. In this case, the aim is to produce a decoupling with regard to the data transmission in such a way that the data integrity can be ensured and at the same time a high transmission speed is ensured. The control of these processes via the message manager 200, which will be described later in more detail in Figures 10, 11 and 12.
In den Figuren 4, 5 und 6 werden zunächst die Schreibzugriffe auf den Botschaftsspeicher 300 durch die Host-CPU der Teilnehmer-CPU 102 über den Eingangspufferspeicher 201 näher erläutert. Dazu zeigt Figur 4 noch einmal den Kommunikationsbaustein 100, wobei aus Gründen der Übersichtlichkeit nur die hier relevanten Teile des Kommunikationsbausteins 100 gezeigt sind. Dies ist zum einen der für die Steuerung der Abläufe verantwortliche Botschaftsverwalter 200 sowie zwei Kontrollregister 403 und 404, die wie dargestellt außerhalb des Botschaftsverwalters 200 im Kommunikationsbaustein 100 untergebracht sein können, aber auch im Botschaftsverwalter 200 selbst enthalten sein können. 403 stellt dabei das Eingangs-Anforderungsregister (Input Buffer Command Request Register) dar und 404 das Eingangs-Maskierungsregister (Input Buffer Command Mask Register). Schreibzugriffe der Host-CPU 102 auf den Botschafts- Speicher 300 (Message RAM) erfolgen also über einen zwischengeschalteten Eingangspufferspeicher 201 (Input Buffer). Dieser Eingangspufferspeicher 201 ist nun geteilt bzw. gedoppelt ausgelegt, und zwar als Teilpufferspeicher 400 und einem zu dem Teilpufferspeicher zugehörigen Schattenspeicher 401. Damit kann wie nachfolgend beschrieben ein kontinuierlicher Zugriff der Host-CPU 102 auf die Botschaften bzw. Botschaftsobjekte respektive Daten des Botschaftsspeichers 300 erfolgen und damit Datenintegrität und beschleunigte Übertragung gewährleistet werden.In FIGS. 4, 5 and 6, the write accesses to the message memory 300 by the host CPU of the subscriber CPU 102 via the input buffer 201 are first explained in greater detail. For this purpose, FIG. 4 once again shows the communications module 100, with only the parts of the communications module 100 relevant here being shown for reasons of clarity. This is, on the one hand, the message manager 200 responsible for controlling the processes and two control registers 403 and 404 which, as shown, can be accommodated outside the message manager 200 in the communication module 100, but can also be contained in the message administrator 200 itself. 403 represents the Input Buffer Command Request Register and 404 the Input Buffer Command Mask Register. Write accesses of the host CPU 102 to the message memory 300 (Message RAM) thus take place via an intermediate input buffer 201 (input buffer). This input buffer 201 is now designed to be split or doubled, as a partial buffer memory 400 and a shadow memory 401 associated with the sub-buffer memory. Thus, as described below, the host CPU 102 can continuously access the messages or message objects or data of the message memory 300 and to ensure data integrity and accelerated transmission.
Die Steuerung der Zugriffe erfolgt über das Eingangs-Anforderungsregister 403 und über das Eingangs-Maskierungsregister 404. Im Register 403 sind in Figur 5 mit den Zahlen von 0 bis 31 die jeweiligen Bitstellen in 403 hier beispielhaft für eine Breite von 32 Bit dargestellt. Gleiches gilt für das Register 404 und die Bitstellen O bis 31 in dem Maskierungsregister 404 aus Figur 6.The control of the accesses takes place via the input request register 403 and via the input mask register 404. Register 403 in FIG. 5 with the numbers from 0 to 31, the respective bit locations in 403 are exemplified here for a width of 32 bits. The same applies to the register 404 and the bit locations O to 31 in the mask register 404 of FIG. 6.
Es erhalten nun beispielhaft die Bitstellen O bis 5, 15, 16 bis 21 und 31 des Registers 403 bezüglich der Ablaufsteuerung eine besondere Funktion. So ist in die Bitstellen 0 bis 5 des Registers 403 eine Kennung IBRH (Input Buffer Request Host) als Botschaftskennung eintragbar. Ebenso ist in die Bitstellen 16 bis 21 des Registers 403 eine Kennung IBRS (Input Buffer Request Shadow) eintrag- bar. Ebenso sind in Registerstelle 15 von 403 IBSYH und in Registerstelle 31 von 403 IBSYS als Zugriffskennungen eingetragen. Ausgezeichnet sind auch die Stellen 0 bis 2 des Registers 404, wobei in 0 und 1 mit LHSH (Load Header Section Host) und LDSH (Load Data Section Host) weitere Kennungen als Da- tenkennungen eingetragen sind. Diese Datenkennungen sind hier in einfachster Form, nämlich jeweils als ein Bit ausgebildet. In Bitstelle 2 von Register 404 ist mit STXRH (Set Transmission X Request Host) eine Startkennung eingeschrieben. Im Weiteren wird nun der Ablauf des Schreibzugriffs auf den Botschaftsspeicher 300 über den Eingangspuffer 201 beschrieben.By way of example, the bit positions O to 5, 15, 16 to 21 and 31 of the register 403 have a special function with respect to the sequence control. Thus, in the bit positions 0 to 5 of the register 403, an identifier IBRH (Input Buffer Request Host) can be entered as the message identifier. Likewise, an identifier IBRS (Input Buffer Request Shadow) can be entered in the bit positions 16 to 21 of the register 403. Likewise, in register 15 of 403 IBSYH and in register 31 of 403 IBSYS are registered as access identifiers. Also noteworthy are the digits 0 to 2 of the register 404, wherein in 0 and 1 with LHSH (Load Header Section Host) and LDSH (Load Data Section Host) other identifiers are entered as data identifiers. These data identifiers are here in the simplest form, namely each formed as a bit. In bit position 2 of register 404, a start identifier is written in STXRH (Set Transmission X Request Host). The flow of write access to the message memory 300 via the input buffer 201 will now be described.
Die Host-CPU 102 schreibt die Daten der zu transferierenden Botschaft in den Eingangspufferspeicher 201. Dabei kann die Host-CPU 102 nur die Konfigurati- ons- und Headerdaten KD einer Botschaft für das Headersegment HS des Botschaftsspeichers 300 oder nur die eigentlichen, zu übertragenden Daten D einer Botschaft für das Datensegment DS des Botschaftsspeichers 300 oder beide schreiben. Welcher Teil einer Botschaft, also Konfigurationsdaten und/oder die eigentlichen Daten, übertragen werden soll, wird durch die speziellen Datenkennungen LHSH und LDSH im Eingangs- Markierungsregister 404 festgelegt. Dabei wird durch LHSH (Load Header Section Host) festgelegt ob die Headerdaten, also die Konfigurationsdaten KD, übertragen werden und durch LDSH (Load Data Section Host) festgelegt, ob die Daten D übertragen werden sollen. Da- durch, dass der Eingangspufferspeicher 201 zweiteilig mit einem Teilpufferspeicher 400 und einem dazugehörigen Schattenspeicher 401 ausgebildet ist und ein wechselseitiger Zugriff erfolgen soll sind als Gegenstück zu LHSH und LDSH zwei weitere Datenkennungsbereiche vorgesehen, die nun auf den Schatten- Speicher 401 bezogen sind. Diese Datenkennungen in den Bitstellen 16 und 17 des Registers 404 sind mit LHSS (Load Header Section Shadow) und LDSS (Load Data Section Shadow) bezeichnet. Durch diese wird somit der Übertragungsvorgang bezüglich des Schattenspeichers 401 gesteuert.The host CPU 102 writes the data of the message to be transferred into the input buffer memory 201. Here, the host CPU 102 can only write the configuration and header data KD of a message for the header segment HS of the message memory 300 or only the actual data to be transmitted D write a message for the data segment DS of the message memory 300 or both. Which part of a message, that is to say configuration data and / or the actual data, is to be transmitted is determined by the special data identifiers LHSH and LDSH in the input tag register 404. In this case, LHSH (Load Header Section Host) determines whether the header data, ie the configuration data KD, are transmitted and LDSH (Load Data Section Host) determines whether the data D is to be transmitted. There- in that the input buffer memory 201 is formed in two parts with a partial buffer memory 400 and an associated shadow memory 401 and mutual access is to take place as a counterpart to LHSH and LDSH two further data detection areas, which are now related to the shadow memory 401. These data identifiers in bits 16 and 17 of register 404 are labeled LHSS (Load Header Section Shadow) and LDSS (Load Data Section Shadow). By this, thus, the transfer operation with respect to the shadow memory 401 is controlled.
Ist nun das Startbit bzw. die Startkennung STXRH (Set Transmission X Request Host) in Bitstelle 2 des Eingangs- Maskierungsregisters 404 gesetzt, so wird nach erfolgtem Transfer der jeweils zu übertragenden Konfigurationsdaten und/oder eigentlichen Daten in den Botschaftsspeicher 300 automatisch eine Sendeanforderung (Transmission Request) für das entsprechende Botschafts- objekt gesetzt. D. h. durch diese Startkennung STXRH wird das automatische Senden eines übertragenden Botschaftsobjekts gesteuert, insbesondere gestartet.If the start bit or the start identifier STXRH is set in bit position 2 of the input mask register 404, after the transfer of the respective configuration data and / or actual data to be transmitted to the message memory 300, a send request (transmission Request) for the corresponding message object. Ie. The automatic transmission of a transmitting message object is controlled, in particular started, by this start identifier STXRH.
Das Gegenstück hierzu entsprechend für den Schattenspeicher 401 ist die Start- kennung STXRS (Set Transmission X Request Shadow) welches beispielhaft inThe counterpart to this for the shadow memory 401 is the start identifier STXRS (Set Transmission X Request Shadow), which is exemplified in FIG
Bitstelle 18 des Eingangs- Markierungsregisters 404 enthalten ist und auch hier im einfachsten Fall eben als ein Bit ausgebildet ist. Die Funktion von STXRS ist analog der Funktion von STXRH, lediglich bezogen auf den Schattenspeicher 401.Bit position 18 of the input flag register 404 is included and also here in the simplest case is just formed as a bit. The function of STXRS is analogous to the function of STXRH, only relative to the shadow memory 401.
Wenn die Host-CPU 102 die Botschaftskennung, insbesondere die Nummer des Botschaftsobjekts im Botschaftsspeicher 300, in welches die Daten des Eingangspufferspeichers 201 transferiert werden sollen, in die Bitstellen 0 bis 5 des Eingangsanforderungsregisters 403, also nach IBRH, schreibt, werden der TeN- Pufferspeicher 400 des Eingangspufferspeichers 201 und der zugehörige Schat- tenspeicher 401 vertauscht bzw. es wird der jeweilige Zugriff von Host-CPU 102 und Botschaftsspeicher 300 auf die beiden Teilspeicher 400 und 401 vertauscht, wie durch die halbkreisförmigen Pfeile angedeutet. Dabei wird z.B. auch der Datentransfer, also die Datenübertragung zum Botschaftsspeicher 300 gestartet. Die Datenübertragung zum Botschaftsspeicher 300 selbst erfolgt aus demWhen the host CPU 102 writes the message ID, in particular, the message object number in the message memory 300 into which the data of the input buffer memory 201 is to be transferred to the bit positions 0 to 5 of the input request register 403, that is, after IBRH, the TeN buffer memory becomes 400 of the input buffer memory 201 and the associated shadow The respective access of host CPU 102 and message memory 300 to the two partial memories 400 and 401 is reversed, as indicated by the semicircular arrows. In this case, for example, the data transfer, ie the data transfer to the message memory 300 is started. The data transmission to the message memory 300 itself takes place from the
Schattenspeicher 401. Gleichzeitig werden die Registerbereiche IBRH und IBRS getauscht. Ebenso getauscht werden LHSH und LDSH gegen LHSS und LDSS. Gleichermaßen getauscht wird STXRH mit STXRS. IBRS zeigt somit die Kennung der Botschaft, also die Nummer des Botschaftsobjektes für das eine Über- tragung, also ein Transfer aus dem Schattenspeicher 401 im Gange ist bzw. welches Botschaftsobjekt, also welcher Bereich im Botschaftsspeicher 300 als letztes Daten (KD und/oder D) aus dem Schattenspeicher 401 erhalten hat. Durch die Kennung (hier wieder beispielsweise 1 Bit) IBSYS (Input Buffer Busy Shadow) in Bitstelle 31 des Eingangs-Anforderungsregisters 403 wird angezeigt ob gerade eine Übertragung mit Beteiligung des Schattenspeichers 401 erfolgt. So wird beispielsweise bei IBSYS=I gerade aus dem Schattenspeicher 401 übertragen und bei IBSYS=O eben nicht. Dieses Bit IBSYS wird beispielsweise durch das Schreiben von IBRH, also Bitstellen 0 bis 5, in Register 403 gesetzt, um anzuzeigen, dass ein Transfer zwischen dem Schattenspeicher 401 und dem Botschaftsspeicher 300 im Gange ist. Nach Beendigung dieser Datenübertragung zum Botschaftsspeicher 300 wird IBSYS wieder zurückgesetzt.Shadow memory 401. At the same time the register areas IBRH and IBRS are exchanged. Likewise exchanged LHSH and LDSH against LHSS and LDSS. In the same way STXRH is exchanged with STXRS. IBRS thus shows the identifier of the message, that is to say the number of the message object for the one transmission, ie a transfer from the shadow memory 401 is in progress or which message object, ie which area in the message memory 300 as the last data (KD and / or D ) received from the shadow memory 401. The identifier (here again, for example, 1 bit) IBSYS (Input Buffer Busy Shadow) in bit position 31 of the input request register 403 indicates whether a transmission is currently taking place with the involvement of the shadow memory 401. For example, in IBSYS = I is just being transferred from the shadow memory 401 and not at IBSYS = O. This bit IBSYS is set in register 403, for example, by writing IBRH, that is, bits 0 to 5, to indicate that a transfer between the shadow memory 401 and the message memory 300 is in progress. After completing this data transfer to message memory 300, IBSYS is reset.
Während der Datentransfer aus dem Schattenspeicher 401 gerade läuft kann die Host-CPU 102 die nächste zu transferierende Botschaft in den Eingangspuffer- Speicher 201 bzw. in den Teilpufferspeicher 400 schreiben. Mit Hilfe einer weiteren Zugriffskennung IBSYH (Input Buffer Busy Host) beispielsweise in Bitstelle 15 von Register 403 kann die Kennung noch weiter verfeinert werden. Schreibt die Host-CPU 102 gerade IBRH, also die Bitstellen 0 bis 5 von Register 403, während eine Übertragung zwischen dem Schattenspeicher 401 und dem Bot- Schaftsspeicher 300 läuft, also IBSYS=I ist, so wird IBSYH im Eingangs- anforderungsregister 403 gesetzt. Sobald der laufende Transfer, also die laufende Übertragung, abgeschlossen ist, wird der angeforderte Transfer (Anforderung durch STXRH siehe oben) gestartet und das Bit IBSYH zurückgesetzt. Das Bit IBSYS bleibt während der ganzen Zeit gesetzt, um anzuzeigen, dass Daten zum Botschaftsspeicher 300 transferiert werden. Alle verwendeten Bits aller Ausführungsbeispiele können dabei auch als Kennungen mit mehr als einem Bit ausgebildet sein. Vorteilhaft ist die Ein- Bit Lösung aus Speicher- und verarbeitungsökonomischen Gründen.While the data transfer from the shadow memory 401 is in progress, the host CPU 102 may write the next message to be transferred into the input buffer memory 201 or the sub buffer 400, respectively. With the aid of a further access identifier IBSYH (input buffer busy host), for example in bit position 15 of register 403, the identifier can be further refined. If the host CPU 102 is currently writing IBRH, ie the bit positions 0 to 5 of register 403, while a transmission is running between the shadow memory 401 and the message memory 300, ie IBSYS = I, then IBSYH is request register 403 set. As soon as the current transfer, ie the current transfer, is completed, the requested transfer (request by STXRH see above) is started and bit IBSYH is reset. The IBSYS bit remains set all the time to indicate that data is being transferred to the message memory 300. All used bits of all embodiments can also be designed as identifiers with more than one bit. The one-bit solution is advantageous for storage and processing economic reasons.
Der so beschriebene Mechanismus erlaubt es der Host-CPU 102 kontinuierlich Daten in die im Botschaftsspeicher 300 befindlichen Botschaftsobjekte bestehend aus Headerbereich HB und Datenbereich DB zu transferieren, vorausgesetzt die Zugriffsgeschwindigkeit der Host-CPU 102 auf den Eingangspufferspeicher 201 ist kleiner oder gleich der internen Datentransferrate des FlexRay- IP-Moduls, also des Kommunikationsbausteins 100.The mechanism thus described allows the host CPU 102 to continuously transfer data to the message memory 300 message objects consisting of the header area HB and the data area DB, provided the access speed of the host CPU 102 to the input buffer memory 201 is less than or equal to the internal data transfer rate of the host computer FlexRay IP module, ie the communication block 100.
In den Figuren 7, 8 und 9 werden nun die Lesezugriffe auf den Botschaftsspeicher 300 durch die Host-CPU oder Teilnehmer-CPU 102 über den Ausgangspufferspeicher oder Ausgabepufferspeicher 202 näher erläutert. Dazu zeigt Figur 7 noch einmal den Kommunikationsbaustein 100, wobei aus Gründen der Übersichtlichkeit auch hier nur die relevanten Teile des Kommunikationsbausteins 100 gezeigt sind. Dies ist zum einen der für die Steuerung der Abläufe verantwortliche Botschaftsverwalter 200 sowie zwei Kontrollregister 703 und 704, die wie dargestellt außerhalb des Botschaftsverwalter 200 im Kommunikationsbau- stein 100 untergebracht sein können, aber auch im Botschaftsverwalter 200 selbst enthalten sein können. 703 stellt dabei das Ausgangs- Anforderungsregister (Output Buffer Command Request Register) dar und 704 das Ausgangs-Maskierungsregister (Output Buffer Command Mask Register). Lesezugriffe der Host-CPU 102 auf den Botschaftsspeicher 300 erfolgen also über den zwischengeschalteten Ausgangspufferspeicher 202 (Output Buffer). Dieser Ausgangspufferspeicher 202 ist nun ebenfalls geteilt bzw. gedoppelt ausgelegt, und zwar als Teilpufferspeicher 701 und einem zu dem Teilpufferspeicher zugehörigen Schattenspeicher 700. Damit kann auch hier wie nachfolgend beschrieben ein kontinuierlicher Zugriff der Host-CPU 102 auf die Bot- schatten bzw. Botschaftsobjekte respektive Daten des Botschaftsspeichers 300 erfolgen und damit Datenintegrität und beschleunigte Übertragung nun in der Gegenrichtung vom Botschaftsspeicher 300 zum Host 102 gewährleistet werden. Die Steuerung der Zugriffe erfolgt über das Ausgangs-AnforderungsregisterReferring now to FIGS. 7, 8 and 9, the read accesses to the message memory 300 by the host CPU or user CPU 102 via the output buffer 202 are explained in greater detail. For this purpose, Figure 7 once again shows the communication module 100, where for reasons of clarity, only the relevant parts of the communication module 100 are shown here. This is, on the one hand, the message manager 200 responsible for controlling the processes and two control registers 703 and 704 which, as shown, can be accommodated outside the message manager 200 in the communication module 100, but can also be contained in the message administrator 200 itself. 703 represents the Output Buffer Command Request Register and 704 the Output Buffer Command Mask Register. Read accesses of the host CPU 102 to the message memory 300 thus occur via the intermediate output buffer 202 (output buffer). This output buffer memory 202 is now likewise divided or doubled, specifically as a partial buffer memory 701 and a shadow memory 700 belonging to the partial buffer memory. Thus, as described below, a continuous access by the host CPU 102 to the shadow objects or messages respectively Data of the message memory 300 done and thus data integrity and accelerated transmission are now guaranteed in the opposite direction from the message memory 300 to the host 102. The access is controlled via the output request register
703 und über das Ausgangs- Maskierungsregister 704. Auch im Register 703 sind mit den Zahlen von 0 bis 31 die jeweiligen Bitstellen in 703 hier beispielhaft für eine Breite von 32 Bit dargestellt (vgl. Figur 8). Gleiches gilt für das Register703 and via the output mask register 704. Also in the register 703, with the numbers from 0 to 31, the respective bit positions in 703 are shown by way of example here for a width of 32 bits (see FIG. The same applies to the register
704 und die Bitstellen 0 bis 31 in 704 (vgl. Figur 9).704 and bits 0 to 31 in 704 (see Figure 9).
Es erhalten nun beispielhaft die Bitstellen 0 bis 5, 8 und 9, 15 und 16 bis 21 des Registers 703 bezüglich der Ablaufsteuerung des Lesezugriffs eine besondere Funktion. So ist in die Bitstellen 0 bis 5 des Registers 703 eine Kennung OBRS (Output Buffer Request Shadow) als Botschaftskennung eintragbar. Ebenso ist in die Bitstellen 16 bis 21 des Registers 703 eine Kennung OBRH (Output Buffer Request Host) eintragbar. Als Zugriffskennung ist in Bitstelle 15 von Register 703 eine Kennung OBSYS (Output Buffer Busy Shadow) eintragbar. Ausgezeichnet sind auch die Stellen 0 und 1 des Ausgabe- Maskierungsregisters 704, wobei in den Bitstellen 0 und 1 mit RDSS (Read Data Section Shadow) und RHSS (Read Header Section Shadow) weitere Kennungen als Datenkennungen eingetragen sind. Weitere Datenkennungen sind beispielsweise in den Bitstellen 16 und 17 mit RDSH (Read Data Section Host) und RHSH (Read Header Section Host) vorgesehen. Diese Datenkennungen sind auch hier beispielhaft in einfachster Form, nämlich jeweils als ein Bit ausgebildet. In Bitstelle 9 des Registers 703 ist eine Startkennung REQ eingetragen. Weiterhin ist eine Umschalt- kennung VIEW vorgesehen die beispielhaft in Bitstelle 8 von Register 703 einge- tragen ist. Die Host-CPU 102 fordert die Daten eines Botschaftsobjekts aus dem Botschaftsspeicher 300 an, indem sie die Kennung der gewünschten Botschaft, also insbesondere die Nummer des gewünschten Botschaftsobjektes, nach OBRS also in die Bitstellen 0 bis 5 des Registers 703 schreibt. Auch hierbei kann die Host-CPU 102 wie in der Gegenrichtung entweder nur die Status- bzw. Konfigu- rations- und Headerdaten KD einer Botschaft also aus einem Headerbereich oder nur die eigentlich zu übertragenden Daten D einer Botschaft also aus dem Datenbereich oder auch beide lesen. Welcher Teil der Daten also aus Headerbe- reich und/oder Datenbereich übertragen werden soll wird hierbei vergleichbar mit der Gegenrichtung durch RHSS und RDSS festgelegt. Das heißt RHSS gibt an, ob die Headerdaten gelesen werden sollen und RDSS gibt an, ob die eigentlichen Daten gelesen werden sollen.By way of example, bit positions 0 to 5, 8 and 9, 15 and 16 to 21 of register 703 have a special function with respect to the flow control of the read access. Thus, in the bit positions 0 to 5 of the register 703, an identifier OBRS (Output Buffer Request Shadow) can be entered as the message identifier. Similarly, an identifier OBRH (Output Buffer Request Host) can be entered in the bit positions 16 to 21 of the register 703. As an access identifier, an identifier OBSYS (Output Buffer Busy Shadow) can be entered in bit position 15 of register 703. Excellent are also the digits 0 and 1 of the output masking register 704, wherein in the bit positions 0 and 1 with RDSS (Read Data Section Shadow) and RHSS (Read Header Section Shadow) further identifiers are entered as data identifiers. Further data identifiers are provided, for example, in bit positions 16 and 17 with RDSH (Read Data Section Host) and RHSH (Read Header Section Host). These data identifications are here also exemplary in the simplest form, namely each formed as a bit. In bit position 9 of the register 703, a start identifier REQ is entered. Furthermore, a switchover identifier VIEW is provided, which is entered as an example in bit position 8 of register 703. The host CPU 102 requests the data of a message object from the message memory 300 by writing the ID of the desired message, that is, in particular, the number of the desired message object to OBRS in the bit positions 0 to 5 of the register 703. Here, too, the host CPU 102, as in the opposite direction, can read only the status or configuration data KD of a message from a header area or only the data D actually to be transmitted from the data area or both , Which part of the data is to be transferred from the header area and / or data area is thus determined to be comparable to the opposite direction by RHSS and RDSS. That is, RHSS indicates whether the header data should be read, and RDSS indicates whether the actual data should be read.
Eine Startkennung dient dazu die Übertragung vom Botschaftsspeicher 300 zum Schattenspeicher 700 zu starten. D.h. wird als Kennung wie im einfachsten Fall ein Bit verwendet, wird durch Setzen von Bit REQ in Bitstelle 9 im Ausgabe- Anforderungsregister 703 die Übertragung vom Botschaftsspeicher 300 zum Schattenspeicher 700 gestartet. Die laufende Übertragung wird wieder durch eine Zugriffskennung, hier wieder im einfachsten Fall durch ein Bit OBSYS im Register 703, angezeigt. Um Kollisionen zu vermeiden ist es vorteilhaft, wenn das Bit REQ nur dann gesetzt werden kann, wenn OBSYS nicht gesetzt ist, also gerade keine laufende Übertragung erfolgt. Hier erfolgt dann auch der Botschaftstransfer zwischen dem Botschaftsspeicher 300 und dem Schattenspei- eher 700. Der eigentliche Ablauf könnte nun einerseits vergleichbar zur Gegenrichtung wie unter den Figuren 4, 5 und 6 beschrieben gesteuert werden (komplementäre Registerbelegung) und erfolgen oder aber in einer Variation durch eine zusätzliche Kennung, nämlich eine Umschaltkennung VIEW in Bitstelle 8 des Registers 703. D.h. nach Abschluss der Übertragung wird das Bit OBSYS zurückgesetzt und durch Setzen des Bits VIEW im Ausgabe- Anforderungsregister 703 werden der Teilpufferspeicher 701 und der zugehörige Schattenspeicher 700 getauscht bzw. es werden die Zugriffe darauf getauscht und die Host-CPU 102 kann nun das vom Botschaftsspeicher 300 angeforderte Botschaftsobjekt, also die entsprechende Botschaft, aus dem Teilpufferspeicher 701 auslesen. Dabei werden auch hier vergleichbar mit der Gegenübertragungsrichtung in den Figuren 4 bist 6 die Registerzellen OBRS und OBRH getauscht. Gleichermaßen werden RHSS und RDSS gegen RHSH und RDSH getauscht. Als Schutzmechanismus kann auch hier vorgesehen werden, dass das Bit VIEW nur dann gesetzt werden kann, wenn OBSYS nicht gesetzt ist, also keine lau- fende Übertragung stattfindet.A start identifier serves to start the transmission from the message memory 300 to the shadow memory 700. That is, when a bit is used as the identifier as in the simplest case, the transmission from the message memory 300 to the shadow memory 700 is started by setting bit REQ in bit position 9 in the output request register 703. The current transmission is again indicated by an access identifier, here again in the simplest case by a bit OBSYS in the register 703. In order to avoid collisions, it is advantageous if the REQ bit can only be set if OBSYS is not set, ie no ongoing transmission is currently taking place. Here, the message transfer between the message memory 300 and the shadow memory 700 also takes place. The actual sequence could now be controlled on the one hand comparable to the opposite direction as described in FIGS. 4, 5 and 6 (complementary register assignment) and / or in a variation an additional identifier, namely a switchover identifier VIEW in bit position 8 of the register 703. That is to say after completion of the transfer, the bit OBSYS is reset and set by setting the bit VIEW in the output signal. Request register 703, partial buffer memory 701 and the associated shadow memory 700 are exchanged or the accesses are exchanged thereon and the host CPU 102 can now read the embassy memory 300 requested message object, ie the corresponding message from the sub-buffer 701. Here, comparable to the countertransference direction in FIGS. 4 through 6, the register cells OBRS and OBRH are exchanged. Likewise, RHSS and RDSS are exchanged for RHSH and RDSH. As a protection mechanism, it can also be provided here that the bit VIEW can only be set if OBSYS is not set, ie no ongoing transmission takes place.
Somit erfolgen Lesezugriffe der Host-CPU 102 auf den Botschaftsspeicher 300 über den zwischengeschalteten Ausgangspufferspeicher 202. Dieser Ausgangspufferspeicher 202 ist ebenso wie der Eingangspufferspeicher 201 doppelt bzw. zweiteilig ausgelegt, um einen kontinuierlichen Zugriff der Host-CPU 102 auf die Botschaftsobjekte, die im Botschaftsspeicher 300 abgelegt sind, zu gewährleisten. Auch hier werden die Vorteile der hohen Datenintegrität und der beschleunigten Übertragung erzielt.Thus, read accesses of the host CPU 102 to the message memory 300 are via the intermediate output buffer 202. This output buffer 202, like the input buffer 201, is designed in two parts to provide continuous access by the host CPU 102 to the message objects residing in the message memory 300 are guaranteed. Again, the benefits of high data integrity and accelerated transmission are achieved.
Durch die Verwendung der beschriebenen Eingangs- und Ausgangspuffer 201, 202 wird sichergestellt, dass eine Host-CPU 102 trotz der modulinternen Latenzzeiten unterbrechungsfrei auf den Botschaftsspeicher 300 zugreifen kann.The use of the described input and output buffers 201, 202 ensures that a host CPU 102 can access the message memory 300 uninterruptedly despite the module-internal latencies.
Zur Sicherstellung dieser Datenintegrität wird die Datenübertragung, insbeson- dere die Weiterleitung im Kommunikationsbaustein 100, durch den Botschaftsverwalter 200 (Message Handler MHD) vorgenommen. Dazu ist in Figur 10 der Botschaftsverwalter 200 dargestellt. Der Botschaftsverwalter 200 ist in seiner Funktionalität durch mehrere Zustandsmaschinen oder Zustandsautomaten, also endliche Automaten, so genannte Finite-State- Machinen (FSM) darstellbar. Dabei sind wenigstens drei Zustandsmaschinen und in einer besonderen Aus- führungsform vier Finite-State- Machinen vorgesehen. Eine erste Finite-State- Machine ist die IOBF-FSM und mit 501 bezeichnet (Input/Output Buffer State Machine). Diese IOBF-FSM könnte auch je Übertragungsrichtung bezüglich des Eingangspufferspeichers 201 oder des Ausgangspufferspeichers 202 in zwei Finite-State-Machinen aufgeteilt sein IBF-FSM (Input Buffer FSM) und OBF- FSM (Output Buffer FSM), womit maximal fünf Zustandsautomaten (IBF-FSM, OBF-FSM, TBFl-FSM, TBF2-FSM, AFSM) denkbar wären. Bevorzugt ist aber eine gemeinsame IOBF-FSM vorzusehen. Eine zweite Finite-State- Machine ist hier im Zuge des bevorzugten Ausführungsbeispiels in zwei Blöcke 502 und 503 aufgeteilt und bedient die beiden Kanäle A und B bezüglich der Speicher 205 und 206, wie zu Fig. 2 beschrieben. Dabei kann eine Finite-State- Machine vorgesehen sein, um beide Kanäle A und B zu bedienen, oder aber wie in der bevorzugten Form eine Finite-State- Machine TBFl-FSM mit 502 bezeichnet (Transient Buffer 1 (206, RAM A) State Machine) für Kanal A und für Kanal B eine TBF2-FSM mit 503 bezeichnet (Transient Buffer 2 (205, RAM B) State Machine).To ensure this data integrity, the data transfer, in particular the forwarding in the communication module 100, is performed by the message handler 200 (Message Handler MHD). For this purpose, the message manager 200 is shown in FIG. The message manager 200 can be represented in its functionality by a plurality of state machines or state machines, ie finite state machines, so-called finite state machines (FSM). At least three state machines and in a special provided four finite-state machines. A first finite-state machine is the IOBF-FSM and designated 501 (input / output buffer state machine). This IOBF-FSM could also be divided into two finite-state machines per transmission direction with regard to the input buffer memory 201 or the output buffer memory 202. IBF-FSM (Input Buffer FSM) and OBF-FSM (Output Buffer FSM), with which a maximum of five state machines (IBF FSM, OBF-FSM, TBF1-FSM, TBF2-FSM, AFSM) would be conceivable. However, it is preferable to provide a common IOBF FSM. A second finite-state machine is here divided in the course of the preferred embodiment into two blocks 502 and 503 and serves the two channels A and B with respect to the memory 205 and 206, as described for Fig. 2. In this case, a finite state machine can be provided to serve both channels A and B, or, as in the preferred form, a finite state machine TBF1-FSM is designated 502 (transient buffer 1 (206, RAM A) state Machine) for channel A and for channel B a TBF2-FSM 503 (Transient Buffer 2 (205, RAM B) State Machine).
Zur Steuerung des Zugriffs der drei Finite-State-Machinen 501-503 im bevorzugten Ausführungsbeispiel dient eine Arbiter- Finite-State- Machine, die so genannte AFSM, die mit 500 bezeichnet ist. Die Daten (KD und/oder D) werden in einem durch ein Taktmittel, wie z.B. ein VCO (Voltage Controlled Oszillator), einen Schwingquarz usw., generierten oder aus diesem angepassten Takt im Kommunikationsbaustein 100 übertragen. Der Takt T kann dabei im Baustein generiert werden oder von außen, z.B. als Bustakt, vorgegeben sein. Diese Arbiter- Finite- State-Machine AFSM 500 gibt abwechselnd einer der drei Finite-State-MachinenTo control the access of the three finite state machines 501-503 in the preferred embodiment, an arbiter finite state machine, called AFSM, is indicated at 500. The data (KD and / or D) are stored in one by a clocking means, e.g. a VCO (Voltage Controlled Oscillator), a crystal oscillator, etc., generated or transferred from this adapted clock in the communication module 100. The clock T can be generated in the block or externally, e.g. as a bus clock, be predetermined. This AFSM 500 arithmetic finite state machine alternately gives one of the three finite state machines
501-503, insbesondere jeweils für eine Taktperiode T Zugriff auf den Botschaftsspeicher 300. D.h. die zur Verfügung stehende Zeit wird entsprechend den Zugriffsanforderungen der einzelnen Zustandsautomaten 501, 502, 503 auf diese anfordernden Zustandsautomaten aufgeteilt. Erfolgt eine Zugriffsanforde- rung von nur einer Finite-State- Machine, so erhält diese 100% der Zugriffszeit, also alle Takte T. Erfolgt eine Zugriffsanforderung von zwei Zustandsautomaten, erhält jede Finite-State- Machine 50% der Zugriffszeit. Erfolgt schließlich eine Zugriffsanforderung von drei Zustandsautomaten so erhält jede der Finite-State- Machinen 1/3 der Zugriffszeit. Dadurch wird die jeweils zur Verfügung stehende Bandbreite optimal genutzt.501-503, in particular for one clock period T access to the message memory 300. That is, the time available is divided according to the access requirements of the individual state machines 501, 502, 503 to these requesting state machine. If an access request is made by only one finite-state machine, it will receive 100% of the access time. ie all clocks T. If an access request is made by two state machines, each finite state machine receives 50% of the access time. Finally, if an access request from three state machines occurs, each of the finite state machines will receive 1/3 of the access time. This optimally utilizes the available bandwidth.
Die erste Finite-State- Machine 501, also IOBF-FSM, führt bei Bedarf folgende Aktionen aus:The first finite-state machine 501, ie IOBF-FSM, performs the following actions as required:
- Datentransfer vom Eingangspufferspeicher 201 zum ausgewählten Bot- schaftsobjekt im Botschaftsspeicher 300.Data transfer from the input buffer memory 201 to the selected message object in the message memory 300.
- Datentransfer vom ausgewählten Botschaftsobjekt im Botschaftsspeicher 300 zum Ausgangspufferspeicher 202.Data transfer from the selected message object in the message memory 300 to the output buffer 202.
Die Zustandsmaschine 502 für Kanal A, also TBFl-FSM, führt folgende Aktio- nen aus:The state machine 502 for channel A, ie TBF1-FSM, performs the following actions:
- Datentransfer vom ausgewählten Botschaftsobjekt im Botschaftsspeicher 300 zum Pufferspeicher 206 von Kanal A.Data transfer from the selected message object in the message memory 300 to the buffer memory 206 of channel A.
- Datentransfer vom Pufferspeicher 206 zum ausgewählten Botschaftsobjekt im Botschaftsspeicher 300. - Suche nach dem passenden Botschaftsobjekt im Botschaftsspeicher 300, wobei bei Empfang das Botschaftsobjekt (Receive Buffer) zum Abspeichern einer auf Kanal A empfangenen Botschaft im Rahmen einer Akzeptanzfilterung gesucht wird und beim Senden das nächste auf Kanal A zu sendende Botschaftsobjekt (Transmit Buffer).- Data transfer from the buffer memory 206 to the selected message object in the message memory 300. - Search for the appropriate message object in the message memory 300, wherein upon receipt the message object (Receive Buffer) is searched for storing a message received on channel A in the context of acceptance filtering and the next when sending on channel A to be sent message object (transmit buffer).
Analog dazu ist die Aktion von TBF2-FSM, also der Finite-State- Machine für Kanal B in Block 503. Diese führt den Datentransfer vom ausgewählten Botschaftsobjekt im Botschaftsspeicher 300 zum Pufferspeicher 205 von Kanal B aus und den Datentransfer vom Pufferspeicher 205 zum ausgewählten Bot- schaftsobjekt im Botschaftsspeicher 300. Auch die Suchfunktion ist analog zu TBFl-FSM nach einem passenden Botschaftsobjekt im Botschaftsspeicher 300, wobei bei Empfang das Botschaftsobjekt (Receive Buffer) zum Abspeichern einer auf Kanal B empfangenen Botschaft im Rahmen einer Akzeptanzfilterung gesucht wird und beim Senden die nächste auf Kanal B zu sendende Botschaft oder Botschaftsobjekt (Transmit Buffer).Similarly, the action of TBF2-FSM is the finite state machine for channel B in block 503. This performs the data transfer from the selected message object in message memory 300 to buffer memory 205 of channel B and the data transfer from buffer 205 to the selected bot object in message memory 300. The search function is also analogous to TBFl-FSM for a matching message object in the message memory 300, wherein upon receipt the message object (Receive Buffer) is searched for storing a received message on channel B in the context of acceptance filtering and when sending the next on channel B to be sent message or message object (Transmit Buffer ).
In Figur 11 sind nun noch einmal die Abläufe und die Übertragungswege dargestellt. Die drei Zustandsmaschinen 501-503 steuern die jeweiligen Datenübertragungen zwischen den einzelnen Teilen. Dabei ist mit 102 wieder die Host-CPU dargestellt, mit 201 der Eingangspufferspeicher und mit 202 der Ausgangspufferspeicher. Mit 300 ist der Botschaftsspeicher dargestellt und die beiden Pufferspeicher für Kanal A und Kanal B mit 206 und 205. Die Schnittstellenelemente 207 und 208 sind ebenfalls dargestellt. Der erste Zustandsautomat IOBF-FSM, mit 501 bezeichnet steuert den Datentransfer ZlA und ZlB, also vom Ein- gangspufferspeicher 201 zum Botschaftsspeicher 300 und vom Botschaftsspeicher 300 zum Ausgangspufferspeicher 202. Die Datenübertragung erfolgt dabei über Datenbusse mit einer Wortbreite von beispielsweise 32 Bit wobei auch jede andere Bitzahl möglich ist. Gleiches gilt für die Übertragung Z2 zwischen dem Botschaftsspeicher und dem Pufferspeicher 206. Diese Datenübertragung wird durch TBFI-FSM, also die Zustandsmaschine 502 für Kanal A, gesteuert. Die Übertragung Z3 zwischen Botschaftsspeicher 300 und Pufferspeicher 205 wird durch den Zustandsautomaten TBF2-FSM, also 503 gesteuert. Auch hier erfolgt der Datentransfer Ober Datenbusse mit einer beispielhaften Wordbreite von 32 Bit, wobei auch hier jede andere Bitzahl möglich ist. Normalerweise benötigt der Transfer eines kompletten Botschaftsobjektes über die genannten Übertragungswege mehrere Taktperioden T. Daher erfolgt eine Aufteilung der Übertragungszeit bezogen auf die Taktperioden T durch den Arbiter, also die AFSM 500. In Figur 11 sind also die Datenpfade zwischen denen vom Message Handler 200 kontrollierten Speicherkomponenten dargestellt. Um die Datenintegrität der im Botschaftsspeicher 300 gespeicherten Botschaftsobjekte sicherzustellen, sollten vorteilhafterweise zur gleichen Zeit nur auf einem der dargestellten Pfade also ZlA und ZlB sowie Z2 und Z3 gleichzeitig Daten ausgetauscht werden.FIG. 11 shows again the processes and the transmission paths. The three state machines 501-503 control the respective data transfers between the individual parts. The host CPU is shown again at 102, the input buffer memory at 201 and the output buffer memory at 202. With 300 the message memory is shown and the two buffers for channel A and channel B with 206 and 205. The interface elements 207 and 208 are also shown. The first state machine IOBF-FSM, designated 501, controls the data transfer ZlA and ZlB, ie from the input buffer 201 to the message memory 300 and from the message memory 300 to the output buffer 202. The data is transmitted via data buses having a word width of, for example, 32 bits other bit number is possible. The same applies to the transmission Z2 between the message memory and the buffer memory 206. This data transmission is controlled by TBFI-FSM, ie the state machine 502 for channel A. The transmission Z3 between message memory 300 and buffer memory 205 is controlled by the state machine TBF2-FSM, ie 503. Here, too, the data transfer takes place over the upper data buses with an exemplary word width of 32 bits, whereby here too every other bit number is possible. Normally, the transfer of a complete message object via said transmission paths requires several clock periods T. Therefore, the transmission time with respect to the clock periods T is divided by the arbiter, ie the AFSM 500. In FIG. 11, the data paths are between those memory components controlled by the message handler 200 shown. To ensure the data integrity of the message objects stored in message memory 300, should advantageously at the same time only on one of the illustrated paths so ZlA and ZlB and Z2 and Z3 data are exchanged simultaneously.
In Figur 12 ist an einem Beispiel gezeigt, wie die zur Verfügung stehenden Sys- temtakte T vom Arbiter, also der AFSM 500, auf die drei anfordernden Zustandsautomaten aufgeteilt werden. In Phase 1 (I) erfolgen Zugriffsanforderungen von Zustandsautomat 501 und Zustandsautomat 502, d.h., dass die gesamte Zeit jeweils zur Hälfte auf die beiden anfordernden Zustandautomaten aufgeteilt wird. Bezogen auf die Taktperioden in Phase 1 (I) bedeutet dies, dass Zustandsautomat 501 in den Taktperioden Tl und T3 Zugriff erhält und Zustandsautomat 502 in den Taktperioden T2 und T4. In Phase 2 (II) erfolgt der Zugriff nur durch die Zustandsmaschine 501, sodass alle drei Taktperioden, also 100% der Zugriffszeit von T5 bis T7 auf IOBF-FSM entfällt. In Phase 3 (III) erfolgen Zugriffsanforderungen aller drei Zustandsautomaten 501 bis 503, sodass eine Drittelung der Gesamtzugriffszeit erfolgt. Der Arbiter AFSM 500 verteilt dann die Zugriffszeit beispielsweise so, dass in den Taktperioden T8 und TIl die Finit-State- Machine 501, in den Taktperioden T9 und T12 die Finite-State- Machine 502 und in den Taktperioden TlO und T13 die Finite-State- Machine 503 Zugriff erhält. In Phase 4 (IV) schließlich erfolgt der Zugriff durch zwei Zu- Standsautomaten, 502 und 503 auf den beiden Kanälen A und B des Kommunikationsbausteins 100, sodass eine Zugriffsverteilung der Taktperioden T14 und T16 an Finite-State- Machine 502 und in T15 und T17 an Finite-State- Machine 503 erfolgt.FIG. 12 shows an example of how the available system clocks T are divided by the arbiter, that is to say the AFSM 500, into the three requesting state machines. In Phase 1 (I), access requests are made by state machine 501 and state machine 502, that is, half of the time is shared between the two requesting state machines. With reference to the clock periods in phase 1 (I), this means that state machine 501 receives access in the clock periods T1 and T3 and state machine 502 in the clock periods T2 and T4. In phase 2 (II), the access is done only by the state machine 501, so that every three clock periods, ie 100% of the access time from T5 to T7 on IOBF-FSM accounts. In phase 3 (III), access requests are made by all three state machines 501 to 503, so that one third of the total access time takes place. The arithmetic AFSM 500 then distributes the access time, for example, such that the finite state machine 501 in the clock periods T8 and TIl, the finite state machine 502 in the clock periods T9 and T12 and the finite state in the clock periods T10 and T13 - Machine 503 gets access. Finally, in phase 4 (IV), access is provided by two state machines 502 and 503 on the two channels A and B of the communication module 100, so that an access distribution of the clock periods T14 and T16 to finite state machine 502 and into T15 and T17 at finite state machine 503.
Der Arbiterzustandsautomat AFSM 500 sorgt also dafür, dass falls mehr als eine der drei Zustandsmaschinen 501-503 eine Anforderung für einen Zugriff auf den Botschaftsspeicher 300 stellt, der Zugriff taktweise und abwechselnd auf die anfordernden Zustandsmaschinen 501-503 aufgeteilt wird. Diese Vorgehensweise stellt die Integrität der im Botschaftsspeicher 300 abgelegten Botschaftsob- jekte, also die Datenintegrität, sicher. Will zum Beispiel die Host-CPU 102 über den Ausgangspufferspeicher 202 ein Botschaftsobjekt auslesen während gerade eine empfangene Botschaft in dieses Botschaftsobjekt geschrieben wird, so wird abhängig davon welche Anforderung zuerst gestartet wurde entweder der alte Stand oder der neue Stand ausgelesen, ohne dass die Zugriffe im Botschaftsob- jekt im Botschaftsspeicher 300 selbst kollidieren.The arithmetic state machine AFSM 500 thus ensures that if more than one of the three state machines 501-503 makes a request for access to the message memory 300, the access is intermittently and alternately split to the requesting state machines 501-503. This procedure ensures the integrity of the message objects stored in message memory 300, ie data integrity. For example, the host CPU 102 wants to over If the output buffer memory 202 is reading a message object while a received message is being written into this message object, then either the old state or the new state will be read out, without the accesses in the message object in the message memory 300 itself colliding.
Das beschriebene Verfahren ermöglicht der Host-CPU 102 im laufenden Betrieb jedes beliebige Botschaftsobjekt im Botschaftsspeicher 300 zu lesen oder zu schreiben, ohne dass das ausgewählte Botschaftsobjekt für die Dauer des Zugriffs der Host-CPU 102 von der Teilnahme am Datenaustausch auf beiden Kanälen des FlexRay Busses 101 gesperrt wäre (Buffer Locking). Gleichzeitig wird durch die taktweise Verschachtelung der Zugriffe die Integrität der im Botschaftsspeicher 300 abgelegten Daten sichergestellt und die Übertragungsgeschwindigkeit, auch durch Ausnutzung der vollen Bandbreite erhöht.The described method allows the host CPU 102 to read or write any message object in the message memory 300 during operation without the selected message object for the duration of access of the host CPU 102 from participating in the data exchange on both channels of the FlexRay bus 101 would be blocked (Buffer Locking). At the same time, the integrity of the data stored in the message memory 300 is ensured by the intermittent interleaving of the accesses, and the transmission speed is increased, even by utilizing the full bandwidth.
Bisher wurde sowohl der Teilnehmer als auch der Mikroprozessor (die Host- CPU) des Teilnehmers mit dem Bezugszeichen 102 bezeichnet und in der Beschreibung als Äquivalente dargestellt. Für die nachfolgende Beschreibung der Erfindung ist jedoch eine Differenzierung erforderlich. Im weiteren wird deshalb für den gesamten FlexRay-Teilnehmer das Bezugszeichen 900 eingeführt, während mit dem Bezugszeichen 102 lediglich der Mikroprozessor (die Host-CPU) des Teilnehmers 900 bezeichnet wird. Zur näheren Erläuterung wird auf Figur 15 verwiesen, wo ein aus dem Stand der Technik bekannter Teilnehmer 900 dargestellt ist.So far, both the subscriber and the microprocessor (the host CPU) of the subscriber has been designated by the reference numeral 102 and represented in the description as equivalents. For the following description of the invention, however, a differentiation is required. In addition, therefore, the reference number 900 is introduced for the entire FlexRay subscriber, while the reference number 102 designates only the microprocessor (the host CPU) of the subscriber 900. For a more detailed explanation, reference is made to FIG. 15, where a subscriber 900 known from the prior art is shown.
Der bekannte Teilnehmer 900 umfasst einen Mikrocontroller 800, einen DMA (Direct Memory Access)-Controller 810, einen Peripherie- Bus 820 und den FlexRay- Kommunikationscontroller 750. Der Peripherie- Bus kann als ein beliebiger interner Datenbus ausgebildet sein. Als Peripherie- Busse werden häufig proprietäre Datenbusse eingesetzt, da das gesamte mit 900 bezeichnete Bauteil in der Regel von ein und demselben Halbleiterhersteller gefertigt wird. Es müssen also lediglich die internen Bauelemente 800, 810 und 750 in dem Bauteil 900 über den Peripherie- Bus kommunizieren.The known subscriber 900 comprises a microcontroller 800, a DMA (Direct Memory Access) controller 810, a peripheral bus 820 and the FlexRay communication controller 750. The peripheral bus may be formed as any internal data bus. As peripheral buses, proprietary data buses are often used, since the whole designated 900 Component is usually manufactured by one and the same semiconductor manufacturer. Thus, only the internal components 800, 810 and 750 need to communicate in the component 900 via the peripheral bus.
Der Einsatz eines DMA-Controllers 810 ist fakultativ. Es sind auch Teilnehmer 900 bekannt, bei denen die Datenübertragung zwischen dem Mikrocontroller 800 und dem Kommunikationscontroller ohne einen DMA-Controller 810 funktioniert.The use of a DMA controller 810 is optional. Subscribers 900 are also known in which the data transfer between the microcontroller 800 and the communication controller functions without a DMA controller 810.
Der Mikrocontroller 800 umfasst den Mikroprozessor 102 (Host-CPU), ein Spei- cherelement 802 sowie einen Core-Bus 804. Diese Konfiguration wird auch als Prozessor Core mit "tightly coupled memory" (TCM) bezeichnet. Selbstverständlich kann das Speicherelement des Mikroprozessors 102 auch um einen extern angebrachten Speicher handeln. Der Mikrocontroller 800 ist über eine aktive Schnittstelle "a" des Mikroprozessors 102 und eine passive Schnittstelle "p" des Speicherelements 802 an den Peripherie- Bus 820 angeschlossen. Auch der DMA-Controller 810 ist - sofern vorhanden - über eine aktive Schnittstelle "a" und eine passive Schnittstelle "p" an den Peripherie- Bus 820 angeschlossen. Der Kommunikationscontroller 750 ist bei dem bekannten Teilnehmer 900 jedoch lediglich über eine passive Schnittstelle "p" an den Peripherie- Bus 820 ange- schlössen. Mit anderen Worten sind also der Mikrocontroller 800 und der DMA- Controller 810 als Master an den Peripherie- Bus 820 angeschlossen, wohingegen der Kommunikationscontroller 750 lediglich als Slave an den Bus 820 angeschlossen ist.The microcontroller 800 includes the microprocessor 102 (host CPU), a memory element 802 and a core bus 804. This configuration is also referred to as a processor core with "tightly coupled memory" (TCM). Of course, the memory element of the microprocessor 102 may also be an externally mounted memory. The microcontroller 800 is connected to the peripheral bus 820 via an active interface "a" of the microprocessor 102 and a passive interface "p" of the memory element 802. The DMA controller 810 is - if present - connected via an active interface "a" and a passive interface "p" to the peripheral bus 820. However, in the case of the known subscriber 900, the communication controller 750 is connected to the peripheral bus 820 only via a passive interface "p". In other words, therefore, the microcontroller 800 and the DMA controller 810 are connected as a master to the peripheral bus 820, whereas the communication controller 750 is merely connected as a slave to the bus 820.
Der Mikroprozessor 102 konfiguriert, kontrolliert und steuert den Kommunikationscontroller 750. Der Mikroprozessor 102 liest empfange Botschaften aus, bewertet sie, berechnet neue Botschaften und sorgt für das Schreiben der Botschaften zum Versand über die Kommunikationsverbindung 101. Zur Datenübertragung innerhalb des Teilnehmers 900 ohne den Einsatz eines DMA-Controllers 810 überträgt der Mikroprozessor 102 die Daten wortweise aus dem Kommuni- kationscontroller 750 (gestrichelte Linie a) in das Speicherelement 802 des Mik- rocontrollers 800 (gestrichelte Linie f). Dabei treten bei den heute üblichen hohen Taktraten des Mikroprozessors 102 mehrere Wartezyklen auf, während denen der Mikroprozessor 102 auf das Ende der Datenübertragung wartet und keinen anderen Aufgaben nachgehen kann.The microprocessor 102 configures, controls, and controls the communications controller 750. The microprocessor 102 reads received messages, evaluates them, calculates new messages, and writes the messages for transmission over the communications link 101. For data transmission within the subscriber 900 without the use of a DMA controller 810, the microprocessor 102 transfers the data word by word from the communi- cation controller 750 (dashed line a) into the memory element 802 of the microcontroller 800 (dashed line f). In this case, occur at the usual high clock rates of the microprocessor 102 today several wait cycles, during which the microprocessor 102 waits for the end of the data transmission and can pursue no other tasks.
Falls ein DMA-Controller 810 zum Einsatz kommt, kann dieser den Datentransfer zwischen dem Speicherelement 802 des Mikrocontrollers 800 und dem Kommunikationscontroller 750 durchführen. Er wird dazu von dem Mikroprozes- sor 102 konfiguriert und gestartet (gestrichelte Linie b). Danach überträgt der DMA-Controller 810 Daten wortweise aus dem Kommunikationscontroller 750 in den Speicher 802 des Mikrocontrollers 800 (gestrichelte Linie c). Das Ende der Datenübertragung wird dem Mikroprozessor 102 mittels eines Interrupts mitgeteilt (gestrichelte Linie e), woraufhin der Mikroprozessor 102 den Prozess für die nächste Botschaft neu beginnt. Das Abarbeiten von Interrupts erzeugt eine große Anzahl von CPU-Befehlen, durch die ein großer Teil der Rechen- und Speicherressourcen des Mikroprozessors 102 gebunden ist. Außerdem steigt durch häufige Interrupts der mögliche Jitter (zeitliche Unsicherheit bzgl. der Ausführungsdauer) von unterbrochenen Software-Tasks an.If a DMA controller 810 is used, it can perform the data transfer between the memory element 802 of the microcontroller 800 and the communication controller 750. It is configured and started by the microprocessor 102 (dashed line b). Thereafter, the DMA controller 810 transmits data word by word from the communication controller 750 to the memory 802 of the microcontroller 800 (dashed line c). The end of the data transfer is communicated to the microprocessor 102 via an interrupt (dashed line e), whereupon the microprocessor 102 restarts the process for the next message. The processing of interrupts generates a large number of CPU instructions that bind a large portion of the computational and memory resources of the microprocessor 102. In addition, frequent interrupts increase the possible jitter (time duration of the execution time) of interrupted software tasks.
In Figur 13 ist ein erfindungsgemäßer Teilnehmer 900 eines FlexRay- Kommunikationssystems dargestellt. Es ist deutlich zu erkennen, dass der Kommunikationscontroller 750 sowohl über eine passive Schnittstele "p" als auch über eine aktive Schnittstelle "a" an den Peripherie- Bus 820 angeschlossen ist. Das bedeutet, dass der Kommunikationscontroller 750 nicht nur als Slave, sondern auch als Master an den Peripherie- Bus 820 angeschlossen ist. Somit kann der Kommunikationscontroller 750 nicht nur Befehle und Daten von anderen an den Peripherie- Bus 820 angeschlossenen Teilnehmern (z.B. Mikrocontroller 800) empfangen und verarbeiten, sondern selbst empfangene Botschaften (Daten und Befehle) bewerten und diese über den Peripherie- Bus 820 an den Mikrocontroller 800 versenden.FIG. 13 shows an inventive subscriber 900 of a FlexRay communication system. It can be clearly seen that the communication controller 750 is connected to the peripheral bus 820 both via a passive interface "p" and via an active interface "a". This means that the communication controller 750 is connected to the peripheral bus 820 not only as a slave but also as a master. Thus, the communication controller 750 may not only receive and process commands and data from other subscribers (eg, microcontroller 800) connected to the peripheral bus 820, but also Evaluate self-received messages (data and commands) and send them via the peripheral bus 820 to the microcontroller 800.
Der Mikroprozessor 102 konfiguriert, kontrolliert und steuert den Kommunikationscontroller 750 (gestrichelte Linie a). Der Mikroprozessor 102 liest bereits empfangene und automatisch in das Speicherelement 802 kopierte (gestrichelte Linie b) Botschaftsobjekte aus, bewertet sie (gestrichelte Linie c), berechnet neue Botschaftsobjekte und legt sie im Speicherelement 802 ab (gestrichelte Linie c). Außerdem startet der Mikroprozessor 102 den Transfer zum Botschaftsspeicher 300 (gestrichelte Linie a), der wiederum automatisiert von dem Kommunikationscontroller 750 durchgeführt wird. Der Botschaftsspeicher 300 speichert die Botschaftsobjekte (sog. Message Buffer) zusammen mit Konfigurations- und Statusinformationen.The microprocessor 102 configures, controls and controls the communications controller 750 (dashed line a). The microprocessor 102 reads out message objects already received and automatically copied to the memory element 802 (dashed line b), evaluates them (dashed line c), calculates new message objects and stores them in the memory element 802 (dashed line c). In addition, the microprocessor 102 starts the transfer to the message memory 300 (dashed line a), which in turn is automatically performed by the communication controller 750. The message memory 300 stores the message objects (so-called message buffer) together with configuration and status information.
Der Kommunikationscontroller 750 kann über eine in dem Controller 750 eingebettete Logik selbständig sowohl Botschaftsobjekte aus dem Botschaftsspeicher 300 auslesen und in das Speicherelement 802 schreiben als auch Botschaftsobjekte aus dem Speicherelement 802 auslesen und in den Botschaftsspeicher 300 schreiben (gestrichelte Linie b).The communication controller 750 can autonomously read message objects from the message memory 300 via a logic embedded in the controller 750 and write them to the memory element 802 as well as read message objects from the memory element 802 and write them into the message memory 300 (dashed line b).
In Figur 14 ist der erfindungsgemäße Kommunikationscontroller 750, wie er bspw. in einem Teilnehmer 900 gemäß Figur 14 eingesetzt wird, im Detail dargestellt. Der FlexRay- Kommunikationscontroller 750 umfasst einen FlexRay- Kommunikationsbaustein 100, wie er weiter oben ausführlich beschrieben wurde. Der Kommunikationsbaustein 100 ist - wie gesagt - unterteilt in einen generischen Teil, der in Figur 14 mit dem Bezugszeichen 840 bezeichnet ist und der unabhängig von dem angeschlossenen Mikrocontroller 800 immer gleich ausgestaltet werden kann, und in einen teilnehmerspezifischen Teil. Der generische Teil 840 wird auch als Kommunikationscontroller-Core bezeichnet. Von dem generischen Teil 840 des Kommunikationsbausteins 100 sind in Figur 14 beispielhaft nur das generische Interface 203 (GIF), der Botschaftsspeicher 300 sowie die dem Speicher 300 vorgelagerten Eingangspufferspeicher 201 und Ausgangspufferspeicher 202 dargestellt. Der Eingangspufferspeicher 201 dient zum Zwischenspeichern von Botschaften für den Transfer zum Botschaftsspeicher 300. Der Ausgangspufferspeicher 202 dient zumIn FIG. 14, the communication controller 750 according to the invention, as used, for example, in a subscriber 900 according to FIG. 14, is shown in detail. The FlexRay communications controller 750 includes a FlexRay communications module 100, as described in detail above. The communication module 100 is - as stated - divided into a generic part, which is designated in Figure 14 by the reference numeral 840 and which can be configured independently of the connected microcontroller 800 always the same, and in a subscriber-specific part. The generic part 840 is also referred to as a communication controller core. From the generic part 840 of the communication module 100 are shown in FIG 14 shows only the generic interface 203 (GIF), the message memory 300 and the memory 300 upstream input buffer 201 and output buffer memory 202 by way of example. The input buffer 201 is for latching messages for transfer to the message memory 300. The output buffer 202 is for
Zwischenspeichern von Botschaften für den Transfer vom Botschaftsspeicher 300 zum Mikrocontroller 800. Selbstverständlich kann der Kommunikationsbaustein 100 aus Figur 14 alle oder nur einige der in Figur 2 dargestellten Elemente umfassen.Buffering messages for the transfer from the message memory 300 to the microcontroller 800. Of course, the communication module 100 of Figure 14 may include all or only some of the elements shown in Figure 2.
Der generische Teil des Kommunikationsbausteins 100 ist über das generische Interface 203 (GIF) an das teilnehmerspezifische Interface 204 (CIF) des teilnehmerspezifischen Teils des Kommunikationsbausteins 100 angeschlossen. Das generische Interface 203 lässt sich über das teilnehmerspezifische Interface 204 an verschiedene kundenspezifische Host-CPUs 102 anschließen. Die Logik des Kommunikationscontrollers 750 ist in dem teilnehmerspezifischen Interface 204 (CIF) in Form einer Zustandsmaschine 830 ausgebildet. Das teilnehmerspezifische Interface 204 (CIF) verbindet den peripheren Datenbus 820 des Mikroprozessors 102 mit dem generischen Interface 203 (GIF) des FlexRay-Kommunikationscotroller-Cores. Mit den Bezugszeichen 832 und 834 sind die passive Schnittstelle "p" bzw. die aktive Schnittstelle "a" des Kommunikationscontrollers 750 bezeichnet. Ein Arbiter 836 arbitriert konkurrierende Zugriffe des Mikroprozessors 102 und der Zustandsmaschine 830 auf das generische Interface 203 (GIF) des Kommunikationscontroller- Cores 840. Darüber hinaus ist ein Kontroll- und Statusregister 838 vorgesehen, über das der Mikroprozessor 102 die Zustandsmaschine 830 und damit die Datenübertragung konfigurieren, steuern und kontrollieren kann.The generic part of the communication module 100 is connected via the generic interface 203 (GIF) to the subscriber-specific interface 204 (CIF) of the subscriber-specific part of the communication module 100. The generic interface 203 can be connected via the subscriber-specific interface 204 to various customer-specific host CPUs 102. The logic of the communication controller 750 is formed in the subscriber-specific interface 204 (CIF) in the form of a state machine 830. The subscriber-specific interface 204 (CIF) connects the peripheral data bus 820 of the microprocessor 102 to the generic interface 203 (GIF) of the FlexRay communication router core. Reference numerals 832 and 834 denote the passive interface "p" and the active interface "a" of the communication controller 750, respectively. An arbiter 836 arbitrates concurrent accesses of the microprocessor 102 and the state machine 830 to the generic interface 203 (GIF) of the communication controller core 840. In addition, a control and status register 838 is provided, via which the microprocessor 102 the state machine 830 and thus the data transfer configure, control and control.
Zum aktiven Kopieren nach dem Empfang einer Botschaft steuert die Zustandsmaschine 830 nach einem Auslöse-Signal nach Empfang einer neuen Botschaft von der FlexRay- Kommunikationsverbindung selbständig nacheinander folgende Vorgänge:For active copying upon receipt of a message, state machine 830 controls for a trigger signal upon receipt of a new one Message from the FlexRay communication connection independently of one another following operations:
Sichtbarmachen des empfangenen Botschaftsobjekts in dem Ausgangspufferspeicher 202 des Kommunikationscontrollers 750; und - Anlegen einer Kopie des empfangenen Botschaftsobjekts in einem konfigurierbaren Adressbereich des dem Mikroprozessor 102 zugeordneten Speicherelements 802 durch Schreibzugriffe über die aktive Schnittstelle 834.Visualizing the received message object in the output buffer 202 of the communication controller 750; and - applying a copy of the received message object in a configurable address range of the memory element 802 associated with the microprocessor 102 by write accesses via the active interface 834.
Zum aktiven Kopieren zum Versenden einer neuen Botschaft, die im Speicherelement 802 vorliegt, veranlasst der Mikroprozessor 102 über dieFor active copying to send a new message, which is present in the memory element 802, the microprocessor 102 causes via the
Kontrollregister 838 einen Transfer der Botschaft vom Speicherelement 802 in den Botschaftsspeicher 300 des Kommunikationscontroller-Cores 840. Dabei steuert die Zustandsmaschine 830 nacheinander folgende Vorgänge:Control register 838 transfers the message from memory element 802 to message memory 300 of communication controller core 840. State machine 830 sequentially controls the following operations:
Erkennen eines Befehls oder mindestens eines gesetzten Bits in einem Kontroll- und/oder Statusregister des Kommunikationscontrollers 750 zum Starten der Datenübertragung;Detecting a command or at least one set bit in a control and / or status register of the communication controller 750 to start the data transfer;
Auslesen der Daten aus einer konfigurierbaren Adresse des Speicherelements 802;Reading the data from a configurable address of the memory element 802;
Anlegen einer Kopie des ausgelesenen Botschaftsobjekts in dem Eingangspufferspeicher 201 des Kommunikationscontrollers 750; undCreating a copy of the read message object in the input buffer 201 of the communication controller 750; and
Initiieren der Übertragung der Daten aus dem Pufferspeicher 201 in den Botschaftsspeicher 300 des Kommunikationscontrollers 750 bzw. des Kommunikationsbausteins 100.Initiate the transfer of the data from the buffer memory 201 into the message memory 300 of the communication controller 750 or the communication module 100.
Durch die Verwendung der beschriebenen aktiven Schnittstelle 834 zusammen mit der Logik in Form der Zustandsmaschine 830 ergeben sich folgende Vorteile:The use of the described active interface 834 together with the logic in the form of the state machine 830 has the following advantages:
Der Mikroprozessor 102 wird im Vergleich zu Zugriffen über einen externen DMA-Controller (vgl. Bezugszeichen 810 in Figur 15) von einer hohen Interruptlast befreit. Eine geringere Interruptlast ermöglicht einen geringeren Taskjitter und damit eine bessere Vorhersagbarkeit des Gesamtsystems.The microprocessor 102 is freed of a high interrupt load as compared to accesses via an external DMA controller (see reference numeral 810 in Fig. 15). A lower interrupt load allows a lower task jitter and thus a better predictability of the overall system.
Durch Zugriffe auf Botschaftskopien im Speicherelement 802 ist eine größere Zugriffsbandbreite möglich. - Durch die höhere Zugriffsbandbreite hat der Mikroprozessor 102 mehr Rechenzeit für andere Aufgaben zur Verfügung (Latenzzeiten des Prozessors 102 werden verringert). By accessing message copies in memory element 802, a larger access bandwidth is possible. Due to the higher access bandwidth, the microprocessor 102 has more computing time available for other tasks (latencies of the processor 102 are reduced).

Claims

Ansprüche claims
1. Teilnehmer (900) eines Kommunikationssystems, wobei der Teilnehmer (900) einen Mikroprozessor (102), einen Kommunikationscontroller (750) und einen Peripherie- Bus (820) aufweist und wobei der MikroprozessorA subscriber (900) of a communication system, the subscriber (900) having a microprocessor (102), a communications controller (750) and a peripheral bus (820), and wherein the microprocessor
(102) über den Peripherie- Bus (820) mit dem Kommunikationscontroller (750) in Verbindung steht und über den Kommunikationscontroller (750) an eine Kommunikationsverbindung (101) des Kommunikationssystems angeschlossen ist, über welche Botschaften übertragen werden, dadurch gekennzeichnet, dass der Kommunikationscontroller (750) eine aktive(102) via the peripheral bus (820) with the communication controller (750) is in communication and connected via the communication controller (750) to a communication link (101) of the communication system over which messages are transmitted, characterized in that the communication controller (750) an active one
Schnittstelle (834), über die der Kommunikationscontroller (750) mit dem Peripherie- Bus (820) in Verbindung steht, und eine Logik aufweist, welche eine selbständige Datenübertragung zwischen dem Kommunikationscontroller (750) und dem Mikroprozessor (102) über die aktive Schnittstel- Ie (834) und den Peripherie- Bus (820) ermöglicht.An interface (834) via which the communication controller (750) is in communication with the peripheral bus (820) and having logic which provides autonomous communication between the communication controller (750) and the microprocessor (102) via the active interface. Ie (834) and the peripheral bus (820).
2. Teilnehmer (900) nach Anspruch 1, dadurch gekennzeichnet, dass der Kommunikationscontroller (750) einen Botschaftsspeicher zum Zwischenspeichern von Botschaften von der Kommunikationsverbindung (101) oder für die Kommunikationsverbindung (101) umfasst, wobei die Logik des Kommunikationscontrollers (750) ein selbständiges Auslesen von Daten aus dem Botschaftsspeicher des Kommunikationscontrollers (750) und Ablegen der Daten in dem Mikroprozessor (102), sowie ein selbständiges Auslesen von Daten aus dem Mikroprozessor (102) und Ablegen der Daten in dem Botschaftsspeicher des Kommunikationscont- rollers (750) ermöglicht. 2. subscriber (900) according to claim 1, characterized in that the communication controller (750) comprises a message memory for buffering messages from the communication link (101) or for the communication link (101), wherein the logic of the communication controller (750) an independent Reading data from the message memory of the communication controller (750) and storing the data in the microprocessor (102), as well as an independent readout of data from the microprocessor (102) and storing the data in the message memory of the communication (750) allows.
3. Teilnehmer (900) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass dem Mikroprozessor (102) ein Speicherelement (802) zugeordnet ist, wobei die Logik des Kommunikationscontrollers (750) ein selbständiges Auslesen von Daten aus dem Kommunikationscontroller (750) und AbIe- gen der Daten in dem Speicherelement (802) des Mikroprozessors (102), sowie ein selbständiges Auslesen von Daten aus dem Speicherelement (802) des Mikroprozessors (102) und Ablegen der Daten in dem Kommunikationscontroller (750) ermöglicht.3. subscriber (900) according to claim 1 or 2, characterized in that the microprocessor (102) is associated with a memory element (802), wherein the logic of the communication controller (750) an independent readout of data from the communication controller (750) and Able - Allowing the data in the memory element (802) of the microprocessor (102), as well as an independent readout of data from the memory element (802) of the microprocessor (102) and storing the data in the communication controller (750).
4. Teilnehmer (900) nach einem der Ansprüche 1 bis 3, dadurch gekenn- zeichnet, dass der Kommunikationscontroller (750) einen Kommunikationsbaustein (100) aufweist, der einen Botschaftsspeicher (300) zum Zwischenspeichern von Botschaften von der Kommunikationsverbindung (101) oder für die Kommunikationsverbindung (101) umfasst, wobei die Logik des Kommunikationscontrollers (750) eine selbständige Datenüber- tragung zwischen dem Kommunikationsbaustein (100) und dem Mikroprozessor (102), vorzugsweise zwischen dem Botschaftsspeicher (300) des Kommunikationsbausteins (100) und dem dem Mikroprozessor (102) zugeordneten Speicherelement (802), über den Peripherie- Bus (820) ermöglicht.4. subscriber (900) according to one of claims 1 to 3, characterized in that the communication controller (750) has a communication module (100) having a message memory (300) for buffering messages from the communication link (101) or for the communication connection (101), wherein the logic of the communication controller (750) autonomous data transmission between the communication module (100) and the microprocessor (102), preferably between the message memory (300) of the communication module (100) and the microprocessor ( 102) associated memory element (802), via the peripheral bus (820) allows.
5. Teilnehmer (900) nach Anspruch 4, dadurch gekennzeichnet, dass der Kommunikationsbaustein (100) mindestens einen zwischen dem Botschaftsspeicher (300) und dem Peripheriebus (820) angeordneten Pufferspeicher, vorzugsweise mindestens einen Eingabepufferspeicher (201) und mindestens einen Ausgangspufferspeicher (202), aufweist, wobei die Logik des Kommunikationscontrollers (750) eine selbständige Datenübertragung zwischen dem Kommunikationsbaustein (100) und dem Mikroprozessor (102), vorzugsweise zwischen dem mindestens einen Pufferspeicher (201, 202) des Kommunikationsbausteins (100) und dem dem Mikroprozessor (102) zugeordneten Speicherelement (802), über den Peripherie-Bus (820) ermöglicht.5. subscriber (900) according to claim 4, characterized in that the communication module (100) at least one between the message memory (300) and the peripheral bus (820) arranged buffer memory, preferably at least one input buffer memory (201) and at least one output buffer memory (202). , wherein the logic of the communication controller (750) autonomous data transmission between the communication module (100) and the microprocessor (102), preferably between the at least one buffer memory (201, 202) of the communication module (100) and the Microprocessor (102) associated memory element (802), via the peripheral bus (820) allows.
6. Teilnehmer (900) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Logik in dem Kommunikationscontroller (750) eine Zu- Standsmaschine (830) umfasst.6. subscriber (900) according to any one of claims 1 to 5, characterized in that the logic in the communication controller (750) comprises a to-state machine (830).
7. Teilnehmer (900) nach Anspruch 6, dadurch gekennzeichnet, dass die Zustandsmaschine (830) fest verdrahtet ist.The subscriber (900) of claim 6, characterized in that the state machine (830) is hardwired.
8. Teilnehmer (900) nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass der Kommunikationscontroller (750) einen Arbiter (836) aufweist, der konkurrierende Zugriffe des Mikroprozessors (102) und der Zustandsmaschine (830) auf einen Botschaftsspeicher (300) des Kommunikationscontrollers (750) bzw. eines FlexRay- Kommunikationsbausteins (100) ar- bitriert.8. Subscriber (900) according to claim 6 or 7, characterized in that the communication controller (750) has an arbiter (836), the concurrent accesses of the microprocessor (102) and the state machine (830) to a message memory (300) of the communication controller (750) or a FlexRay communication block (100).
9. Teilnehmer (900) nach einem der Ansprüche 1 bis 8, dadurch gekenn- zeichnet, dass der Kommunikationscontroller (750) Kontroll- und/oder9. subscriber (900) according to one of claims 1 to 8, characterized in that the communication controller (750) control and / or
Statusregister (838) aufweist, auf welche der Mikroprozessor (102) zur Konfiguration, Ansteuerung und/oder Überwachung der Datenübertragung zugreifen kann.Status register (838), which can be accessed by the microprocessor (102) for the configuration, control and / or monitoring of data transmission.
10. Teilnehmer (900) nach einem der Ansprüche 1 bis 9, dadurch gekenn- zeichnet, dass der Teilnehmer (900) Bestandteil eines FlexRay-10. subscriber (900) according to any one of claims 1 to 9, characterized in that the subscriber (900) is part of a FlexRay
Kommunikationssytems ist, in welchem eine Datenübertragung zwischen dem Teilnehmer (900) und anderen an die FlexRay- Kommunikationsverbindung (101) angeschlossenen FlexRay- Teilnehmern nach dem FlexRay- Protokoll erfolgt.Kommunikationsssytems is in which a data transmission between the subscriber (900) and other connected to the FlexRay communication link (101) FlexRay participants done according to the FlexRay protocol.
11. Kommunikationscontroller (750) eines Teilnehmers (900) eines Kommunikationssystems, wobei der Teilnehmer (900) einen Mikroprozessor (102), den Kommunikationscontroller (750) und einen Peripherie- Bus (820) aufweist und wobei der Kommunikationscontroller (750) einerseits über den Peripherie- Bus (820) mit dem Mikroprozessor (102) in Verbindung steht und andererseits an eine Kommunikationsverbindung (101) des Kommunikationssystems angeschlossen ist, über welche Botschaf- ten übertragen werden, dadurch gekennzeichnet, dass der Kommunikationscontroller (750) eine aktive Schnittstelle (834), über die der Kommunikationscontroller (750) mit dem Peripherie- Bus (820) in Verbindung steht, und eine Logik aufweist, welche eine selbständige Datenübertragung zwischen dem Kommunikationscontroller (750) und dem Mikropro- zessor (102) über die aktive Schnittstelle (834) und den Peripherie- Bus11. A communication controller (750) of a subscriber (900) of a communication system, wherein the subscriber (900) comprises a microprocessor (102), the communication controller (750) and a peripheral bus (820) and wherein the communication controller (750) on the one hand via the peripheral bus (820) with the microprocessor (102) is connected and on the other hand connected to a communication link (101) of the communication system over which messages are transmitted, characterized in that the communication controller (750) has an active interface (834) through which the communication controller (750) communicates with the peripheral bus (820) and logic that provides autonomous communication between the communication controller (750). and the microprocessor (102) via the active interface (834) and the peripheral bus
(820) ermöglicht.(820).
12. Kommunikationscontroller (750) nach Anspruch 11, dadurch gekennzeichnet, dass der Kommunikationcontroller (750) Bestandteil eines FlexRay-Kommunikationssytems ist, in welchem eine Datenübertragung zwischen dem Teilnehmer (900) und anderen an die FlexRay-12. communication controller (750) according to claim 11, characterized in that the communication controller (750) is part of a FlexRay Kommunikationsssytems in which a data transmission between the subscriber (900) and others to the FlexRay
Kommunikationsverbindung (101) angeschlossenen FlexRay- Teilnehmern nach dem FlexRay- Protokoll erfolgt.Communication connection (101) connected FlexRay participants according to the FlexRay protocol.
13. Verfahren zur Übertragung von Daten innerhalb eines Teilnehmers (900) eines Kommunikationssystems, wobei die Daten zwischen einem Mikro- Prozessor (102) und einem Kommunikationscontroller (750) über einen13. A method for transmitting data within a subscriber (900) of a communication system, wherein the data between a micro-processor (102) and a communication controller (750) via a
Peripherie- Bus (820) übertragen werden und wobei der Kommunikationscontroller (750) an eine Kommunikationsverbindung (101) angeschlossen ist, über welche Botschaften übertragen werden, dadurch gekennzeichnet, dass eine Logik des Kommunikationscontrollers (750) zur Daten- Übertragung veranlasst wird und daraufhin die Datenübertragung zwischen dem Kommunikationscontroller (750) und dem Mikroprozessor (102) über eine aktive Schnittstelle (834) des Kommunikationscontrollers (750) und den Peripherie- Bus (820) selbständig steuert. Peripheral bus (820) are transmitted and wherein the communication controller (750) to a communication link (101) is connected, via which messages are transmitted, characterized in that a logic of the communication controller (750) is arranged for data transmission and then the Data transmission between the communication controller (750) and the microprocessor (102) via an active interface (834) of the communication controller (750) and the peripheral bus (820) controls automatically.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Logik des Kommunikationscontrollers (750) durch einen Befehl des Mikroprozessors (102) des Teilnehmers (900) zur Datenübertragung veranlasst wird.14. The method according to claim 13, characterized in that the logic of the communication controller (750) by an instruction of the microprocessor (102) of the subscriber (900) for data transmission is caused.
15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass der Mikroprozessor (102) auf Kontroll- und/oder Statusregister (838) des Kommunikationscontrollers (750) zugreift und so die Datenübertragung konfiguriert, angesteuert und/oder überwacht wird.15. The method according to claim 13 or 14, characterized in that the microprocessor (102) accesses control and / or status register (838) of the communication controller (750) and so the data transmission is configured, controlled and / or monitored.
16. Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass die Logik in dem Kommunikationscontroller (750) eine Zustandsma- schine (830) umfasst, wobei konkurrierende Zugriffe des Mikroprozessors (102) und der Zustandsmaschine (830) auf einen Botschaftsspeicher (300) des Kommunikationscontrollers (750) bzw. eines Kommunikationsbausteins (100) arbitriert werden.16. Method according to claim 13, characterized in that the logic in the communication controller (750) comprises a state machine (830), wherein competing accesses of the microprocessor (102) and the state machine (830) to a message memory (830) 300) of the communication controller (750) or a communication module (100) are arbitrated.
17. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, dass nach dem Empfang neuer Daten von der Kommunikationsverbindung (101) von der Logik selbständig folgende Schritte veranlasst und gesteuert werden:17. The method according to any one of claims 13 to 16, characterized in that after receiving new data from the communication link (101) from the logic independently, the following steps are initiated and controlled:
Sichtbarmachen der empfangenen Daten in einem Pufferspeicher (202) des Kommunikationscontrollers (750); undVisualizing the received data in a buffer memory (202) of the communications controller (750); and
Anlegen einer Kopie der empfangenen Daten in einem konfigurierbaren Adressbereich eines dem Mikroprozessor (102) zugeordneten Speicherelements (802) durch Schreibzugriffe über die aktive Schnittstelle (834).Creating a copy of the received data in a configurable address range of a memory element (802) associated with the microprocessor (102) by write accesses via the active interface (834).
18. Verfahren nach einem der Ansprüche 13 bis 17, dadurch gekennzeichnet, dass zum Versenden neuer Daten, die in einem dem Mikroprozessor (102) zugeordneten Speicherelement (802) vorliegen, von dem Mikroprozessor (102) eine Übertragung der Daten aus dem Speicherelement (802) in den Kommunikationscontroller (750) veranlasst wird und von der Logik des Kommunikationscontrollers (750) selbständig folgende Schritte veranlasst und gesteuert werden:18. The method according to any one of claims 13 to 17, characterized in that for sending new data, which are in a the microprocessor (102) associated memory element (802), from the microprocessor (102) transmission of the data from the memory element (802 ) in the communication controller (750) is initiated and independently by the logic of the communication controller (750), the following steps are initiated and controlled:
Erkennen eines Befehls oder mindestens eines gesetzten Bits in einem Kontroll- und/oder Statusregister (838) des Kommunikationscontrollers (750);Detecting a command or at least one set bit in a control and / or status register (838) of the communications controller (750);
Auslesen der Daten aus einer konfigurierbaren Adresse des Speicherelements (802);Reading the data from a configurable address of the memory element (802);
Anlegen einer Kopie des ausgelesenen Datenobjekts in einem Puf- ferspeicher (201) des Kommunikationscontrollers (750); undCreating a copy of the read data object in a buffer memory (201) of the communication controller (750); and
Initiieren der Übertragung der Daten aus dem Pufferspeicher (201) in einen Botschaftsspeicher (300) des Kommunikationscontrollers (750) bzw. eines Kommunikationsbausteins (100). Initiating the transfer of the data from the buffer memory (201) to a message memory (300) of the communication controller (750) or of a communication module (100).
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