WO2007037318A1

WO2007037318A1 - Phase synchronizing device and method, and optical disk device

Info

Publication number: WO2007037318A1
Application number: PCT/JP2006/319282
Authority: WO
Inventors: Hiromi Honma
Original assignee: Nec Corporation
Priority date: 2005-09-28
Filing date: 2006-09-28
Publication date: 2007-04-05
Also published as: JP2007095156A

Abstract

Provided is a phase synchronizing device having a quickly drawable PLL circuit. When this PLL circuit (17) comes into an asynchronous state, a maximum code inversion interval meter (18) measures the maximum of a code inversion interval in discrimination data outputted by a PRML block (16). A first channel frequency estimator (19) estimates a channel frequency, on the basis of the maximum of the code inversion interval, and outputs an estimated channel frequency fdet&lowbar;T. The PLL circuit (17) sets the center frequency to the estimated channel frequency fdet&lowbar;T. After this, a sync interval meter (20) measures a sync interval from the discrimination data. A second channel frequency estimator (21) estimates the channel frequency on the basis of the sync interval measured, and outputs an estimated channel frequency fdet&lowbar;S, and the PLL circuit (17) sets the center frequency to the estimated channel frequency fdet&lowbar;S.

Description

明細書 Specification

位相同期装置、方法、及び、光ディスク装置 Phase synchronization apparatus, method, and optical disc apparatus

技術分野 Technical field

[0001] 本発明は、位相同期装置、方法、及び、光ディスク装置に関し、更に詳しくは、 PLL 回路が生成するクロック信号を、光ディスク媒体等力読み出した信号のチャネルクロックに同期させる位相同期装置、方法、及び、光ディスク装置に関する。 TECHNICAL FIELD [0001] The present invention relates to a phase synchronization apparatus, method, and optical disk apparatus, and more specifically, a phase synchronization apparatus and method that synchronizes a clock signal generated by a PLL circuit with a channel clock of a signal read from an optical disk medium force. And an optical disc apparatus.

背景技術 Background art

[0002] 近年、大容量の情報記録メディアとして、音楽再生用の CD (Compact Disc)、映像再生用の DVD (Digital Versatile Disc)が普及している。また、最近では、 HD (High Definition)映像を長時間記録可能な次世代光ディスクとして、 HD DVD (High Defi nition Digital Versatile Disc)や BrD (Blue Ray Disc)が登場している。これら光デイスク記録媒体は、スパイラル状の記録トラックを有しており、音楽データや映像データなどのデジタル情報 (ユーザデータ）は、その記録トラックに、微小記録マーク列として記録されている。 In recent years, CD (Compact Disc) for music playback and DVD (Digital Versatile Disc) for video playback have become widespread as large-capacity information recording media. Recently, HD DVD (High Definition Digital Versatile Disc) and BrD (Blue Ray Disc) have appeared as next-generation optical discs capable of recording HD (High Definition) video for a long time. These optical disk recording media have a spiral recording track, and digital information (user data) such as music data and video data is recorded on the recording track as a minute recording mark row.

[0003] 光ディスク装置は、レーザ、光学素子、及び、ディスク面に対して垂直方向（フォーカス方向）と半径方向（トラック方向）とに稼動できる機構を搭載した光ヘッドを有している。再生時には、光ヘッドは、スピンドルモータによって回転制御された光ディスクの情報記録面に、集光したレーザ光を照射する。このとき、光ヘッドは、光ディスクからの反射光を検知し、集光ビームが記録マーク列を走査するように、フォーカス及びトラッキングァクチユエータを制御する。 [0003] An optical disk apparatus has a laser, an optical element, and an optical head equipped with a mechanism that can operate in a direction perpendicular to the disk surface (focus direction) and a radial direction (track direction). At the time of reproduction, the optical head irradiates the focused laser beam onto the information recording surface of the optical disk whose rotation is controlled by the spindle motor. At this time, the optical head detects the reflected light from the optical disc and controls the focus and tracking actuator so that the focused beam scans the recording mark row.

[0004] 記録マーク列に照射された集光ビームの反射光は、明暗又は偏光により、フォトディテクタで電気信号として検出される。検出された再生信号は、 PLL (Phase Locked Loop)回路によって同期クロックが抽出されると同時にノルス化される。その後、誤り訂正処理等を行って、音楽や映像情報が再生される。 [0004] The reflected light of the focused beam irradiated on the recording mark row is detected as an electrical signal by a photodetector based on brightness or darkness or polarization. The detected reproduction signal is converted into a noise at the same time as a synchronous clock is extracted by a PLL (Phase Locked Loop) circuit. After that, music and video information are played back by performing error correction processing.

[0005] 集光されたビームスポットは有限であり、スポット径が小さいほど高密度の記録 '再生が可能であるため、このビームスポットを小さくするための光学的なアプローチが進められてきた。スポット径は、対物レンズの NA (Natural Aperture)に反比例し、レーザビーム波長えに比例する。従って、 NAを大きくし、 λを小さくすることでスポット径を小さくすることができる。しかし、 ΝΑを大きくすると焦点深度が浅くなり、ディスク面とレンズとの距離を狭める必要があることから限界がある。 [0005] The focused beam spot is finite, and the smaller the spot diameter, the higher the density of recording and reproduction is possible. Therefore, optical approaches have been advanced to reduce this beam spot. . The spot diameter is inversely proportional to the NA (Natural Aperture) of the objective lens. It is proportional to the beam wavelength. Therefore, the spot diameter can be reduced by increasing NA and decreasing λ. However, there is a limit because the depth of focus becomes shallow when the heel is increased and the distance between the disk surface and the lens needs to be reduced.

[0006] ところで、短波長レーザは、高出力発信の安定性、長寿命化が課題であるものの、 CDでは赤外レーザー（ λ =780nm)、 DVDでは赤色レーザー（ λ =650nm)、 HD DV Dなどの次世代 DVDでは青色レーザー（λ =405nm)と、レーザビームの短波長化は徐々に進んでいる。波長が短くなることにより、集光ビーム径は小さくなつてきたが、現在では、波長比以上に記録容量が増加している。これは、検出性能を上げるための技術が進歩してきたためである。 [0006] By the way, although short wavelength lasers have problems of stability of high power transmission and long life, infrared laser (λ = 780nm) for CD, red laser (λ = 650nm) for DVD, HD DV D In next-generation DVDs such as, blue lasers (λ = 405 nm) and shorter laser beams are gradually becoming shorter. As the wavelength becomes shorter, the diameter of the focused beam has become smaller, but now the recording capacity has increased beyond the wavelength ratio. This is because technology for improving detection performance has advanced.

[0007] 高密度記録された情報を再生するための手法としては、 PRML (Partial Response Maximum Likelihood)検出がある。この検出方式は、 PR等化に最尤検出を組み合わせたもので、一種の誤り訂正を行いながらデータを検出する。最尤検出では、一般的にはビタビ復号が用いられる。 PRMLでは、再生信号は、 PR等化により時間方向に相関を持ち、再生信号をサンプリングしたデータ系列には、特定の状態遷移しか現れなくなる。限られた状態遷移と、ノイズを含む実際の再生信号のデータ系列とを比較し、最も確からしい状態遷移を選ぶことで、検出データの誤りを低減できる。特に、 HD DVDは、最短マークの再生振幅が低下し、 CDや DVDで用いられるしきい値検出では検出できないため、このような PRML検出を前提としている。 [0007] PRML (Partial Response Maximum Likelihood) detection is a method for reproducing information recorded at high density. This detection method combines PR equalization with maximum likelihood detection and detects data while performing a kind of error correction. For maximum likelihood detection, Viterbi decoding is generally used. In PRML, the playback signal has a correlation in the time direction due to PR equalization, and only a specific state transition appears in the data sequence obtained by sampling the playback signal. By comparing the limited state transition and the data sequence of the actual reproduction signal including noise, and selecting the most probable state transition, it is possible to reduce detection data errors. In particular, HD DVD assumes such PRML detection because the playback amplitude of the shortest mark decreases and cannot be detected by threshold detection used in CDs and DVDs.

[0008] ここで、光ディスク装置におけるディスクの回転制御方式には、主に 2種類の方式が存在する。一方の方式は、線速度を一定に保つ CLV (Constant Linear Velocity)制御方式であり、他方の方式は、回転角速度を一定とする CAV (Constant Angular Vel ocity)制御方式である。 CLV制御方式と、 CAV制御方式とを比較すると、 CLV制御は、内外周でスピンドル回転数が約 2. 4倍変化するため、ランダムアクセス時にスピンドル制御の待ち時間がかかり、これにより多くの電力が消費されるという問題がある。これに対し、 CAV制御方式では、スピンドルを一定速度で回転させるため、回転数の待ち時間が 0となってアクセス性が向上するため、 CAV制御を採用する装置が増えてきている。しかし、 CLV制御で記録されたディスクを、 CAV制御する場合には、半径に比例して線速度が変化することになるため、ジャンプ直後の PLL回路の周波数引込みがネックとなる。 Here, there are mainly two types of disc rotation control methods in the optical disc apparatus. One method is a CLV (Constant Linear Velocity) control method that keeps the linear velocity constant, and the other method is a CAV (Constant Angular Velocity) control method that keeps the rotation angular velocity constant. Comparing the CLV control method with the CAV control method, the CLV control changes the spindle speed at the inner and outer circumferences by about 2.4 times. There is a problem that is consumed. On the other hand, in the CAV control method, the spindle is rotated at a constant speed, so that the waiting time of the rotation speed becomes zero and the accessibility is improved. Therefore, the number of devices adopting the CAV control is increasing. However, when CAV control is performed on a disc recorded with CLV control, the linear velocity changes in proportion to the radius, so the frequency of the PLL circuit immediately after the jump is changed. Number pulling becomes a bottleneck.

[0009] 光ディスク装置の PLL回路は、ディスク偏芯に対して十分に追従し、かつ、ノイズ等ではロックが外れないようにループゲインが低く抑えられている。従って、 PLL回路のキヤプチャレンジは狭くなつており、 CAV時のロングシーク直後など周波数が大きく変化する場合には、周波数引込みができない。光ディスクや DVD— RAMなどのプリプットヘッダを有する光ディスクでは、数 KBのセクタ単位に VFOが挿入されており、 PLL回路の高速引込みが比較的容易に実現できる。しかし、 DVD—RAM以外の DVDには VFOが存在せず、また、 HD DVDでは VFOが 64KB間隔でしか存在せず、再生信号の分解能が低いために、高速な引込みが困難となる。 [0009] The PLL circuit of the optical disc apparatus sufficiently follows the disc eccentricity and has a low loop gain so that the lock is not released by noise or the like. Therefore, the cap challenge for the PLL circuit is narrow, and if the frequency changes greatly, such as immediately after a long seek during CAV, the frequency cannot be pulled in. In an optical disc having an output header such as an optical disc or DVD-RAM, a VFO is inserted in units of several KB, and high-speed pull-in of the PLL circuit can be realized relatively easily. However, DVDs other than DVD-RAM do not have a VFO, and HD DVDs have VFO only at 64KB intervals, and the resolution of the playback signal is low, making it difficult to pull in at high speed.

[0010] 通常、光ディスクでは、記録データ中に syncと呼ばれる特殊パタンが一定間隔で挿入されている。この特殊パタンは、一般にはエラー伝播防止や DSV (Digital Sum Value)制御などに用いられる。下記表 1に示すように、 syncパタンは、メディアごとに異なっているが、検出を容易にするために、 syncパタンには、各メディアの変調符号規則で規定する最大符号反転間隔以上の長パタンが含まれている。表 1中の数値は、チャネルクロック周期単位の長さを示している。一般に、 sync間隔は、 VFOの間隔よりも狭いが、パタン自体は 2B程度の短いものであり、これをそのまま周波数引込みの動作に用いることはできない。 [0010] Normally, in an optical disc, a special pattern called sync is inserted into recording data at regular intervals. This special pattern is generally used for error propagation prevention and DSV (Digital Sum Value) control. As shown in Table 1 below, the sync pattern is different for each medium. To facilitate detection, the sync pattern has a long pattern longer than the maximum code inversion interval specified by the modulation code rule of each medium. It is included. The numbers in Table 1 indicate the length of the channel clock period. In general, the sync interval is narrower than the VFO interval, but the pattern itself is as short as 2B and cannot be used directly for frequency pull-in operation.

[表 1] [table 1]

大きな周波数変化に対して、 PLL回路の引込み時間を短縮する技術としては、例えば特開平 10— 163861公報に記載された技術がある。図 6は、この文献に記載された PLL回路の構成を示している。再生 RF信号は、データコンパレータ 201によつて 2値ィ匕される。セクタマーク検出器 202は、 2値ィ匕された再生信号から VFO直前に配置される特殊パタン (セクタマーク）を検出する。セクタマークが検出されると、パルス発生器 203は、セクタマーク直後に続くと予想される VFO期間を示す予測ゲート信号を出力する。この予測ゲート信号により、 VFOZVCOセレクタ 204を切り替えて、 VFO期間の 2値信号を、周波数復調器 205に入力する。周波数復調器 205の出力は、 VFOZVCOクランプ 206を通過後、周波数誤差ホールド回路 207により周波数誤差電圧がホールドされ、混合アンプ 208で周波数が加算される。特許文献 1では、 VFOで検出した再生 RF信号のチャネル周波数を、 VCO発振周波数入力に換算することで、短期間で周波数引込み及び位相同期を実現している。 As a technique for shortening the pull-in time of the PLL circuit for a large frequency change, for example, there is a technique described in Japanese Patent Laid-Open No. 10-163861. Figure 6 shows the configuration of the PLL circuit described in this document. The reproduced RF signal is binarized by the data comparator 201. The sector mark detector 202 detects the binary-coded playback signal immediately before the VFO. Detect the special pattern (sector mark) to be placed. When the sector mark is detected, the pulse generator 203 outputs a prediction gate signal indicating the VFO period expected to follow immediately after the sector mark. The VFOZVCO selector 204 is switched by this prediction gate signal, and a binary signal in the VFO period is input to the frequency demodulator 205. The output of the frequency demodulator 205 passes through the VFOZVCO clamp 206, the frequency error voltage is held by the frequency error hold circuit 207, and the frequency is added by the mixing amplifier 208. In Patent Document 1, the channel frequency of the reproduction RF signal detected by the VFO is converted into the VCO oscillation frequency input, thereby realizing frequency pull-in and phase synchronization in a short period of time.

[0012] 従来技術の別の例としては、特開平 8— 293155公報及び特開平 8— 116254公報に記載された技術がある。前者の文献では、 CLV制御の光ディスク装置について、ヘッド位置及びスピンドル回転数検出により、基準周波数を生成して、シーク時のアクセス時間の短縮を図っている。後者の文献では、中心周波数と掃引範囲とを決定し、周波数掃引により PLL回路を引き込ませ、引込みを高速ィ匕している。 [0012] As another example of the prior art, there are techniques described in Japanese Patent Laid-Open Nos. 8-293155 and 8-116254. In the former document, for a CLV-controlled optical disc apparatus, a reference frequency is generated by detecting the head position and spindle rotation speed, thereby shortening the access time during seeking. In the latter document, the center frequency and sweep range are determined, the PLL circuit is pulled in by frequency sweep, and the pull-in speed is increased.

[0013] 特開平 10— 163861公報では、 PLLクロックの周波数が大きくずれている状態で、 VFOの直前にあるセクタマーク等の特定マークを検出し、その直後に続く VFO期間を特定して、その部分を FM変調することでチャネル周波数を検出している。しかし、 PRMLが必須となるような分解能が低下した再生信号に対して、かつ、位相同期していない状況下で、特定マークを精度よく検出することは困難である。また、 CDや、 D VD—RAMを除く DVDでは、 VFO領域が存在しないため、特許文献 1に記載の技術を適用することはできない。また、 HD DVDでは、 VFO領域の先頭にはセクタマーク等の特定のマークは存在しておらず、特定マークを用いて VFO領域を認識することができず、仮に VFO領域を特定できたとしても、 VFO領域の出現頻度が低いことにより、高速引込みは困難である。 [0013] In Japanese Patent Laid-Open No. 10-163861, a specific mark such as a sector mark immediately before a VFO is detected in a state in which the frequency of the PLL clock is greatly shifted, and a VFO period immediately following it is specified. The channel frequency is detected by FM modulation of the part. However, it is difficult to accurately detect a specific mark for a playback signal with reduced resolution that requires PRML and in a situation where the phase is not synchronized. Further, since the VFO area does not exist for CDs or DVDs other than DVD-RAM, the technology described in Patent Document 1 cannot be applied. Also, in HD DVD, there is no specific mark such as a sector mark at the beginning of the VFO area, and the VFO area cannot be recognized using the specific mark. However, due to the low appearance frequency of the VFO area, high-speed pull-in is difficult.

[0014] 特開平 8— 293155公報の技術は、線速度を一定とする CLV制御が前提となっている。このため、この文献に記載の技術を、スピンドル回転数を一定とする CAV制御の光ディスク装置にそのまま適用することはできない。この文献には記載されていないが、ヘッド位置を位置検出器によって検出し、再生チャネル周波数を検出する方法も考えられる。しかし、この場合には、位置検出器の追カ卩によって光ディスク装置全体のコストがアップし、また、歩留まりが低下するという問題がある。 [0014] The technique of Japanese Patent Laid-Open No. 8-293155 is premised on CLV control with a constant linear velocity. For this reason, the technique described in this document cannot be directly applied to a CAV-controlled optical disc apparatus in which the spindle rotation speed is constant. Although not described in this document, a method of detecting the reproduction channel frequency by detecting the head position with a position detector is also conceivable. However, in this case, the optical disk device is driven by the additional position detector. There are problems that the overall cost increases and the yield decreases.

[0015] 特開平 8— 116254公報に記載の技術では、掃引周波数範囲を限定しても、引込み時間が力かるという問題がある。また、ヘッド位置の推定ミスが発生した場合には、中心周波数及び掃引周波数範囲力正しい周波数とは異なる値に設定される可能性もあり、その場合には、引込みに失敗する可能性がある。 [0015] The technique described in Japanese Patent Laid-Open No. 8-116254 has a problem that the pull-in time is increased even if the sweep frequency range is limited. Also, if a head position estimation error occurs, the center frequency and sweep frequency range force may be set to values different from the correct frequency, and in that case, the pull-in may fail.

発明の概要 Summary of the Invention

[0016] 本発明は、上記従来技術の問題点を解消し、新たにセンサ等を追加することなぐ PLLクロックを、チャネル周波数に同期させることができる位相同期装置、方法、及び、光ディスク装置を提供することを目的とする。 [0016] The present invention solves the above-described problems of the prior art, and provides a phase synchronization apparatus, method, and optical disc apparatus capable of synchronizing a PLL clock to a channel frequency without newly adding a sensor or the like. The purpose is to provide.

[0017] また、本発明は、再生信号の分解能が低!ヽ場合でも、 CAV動作時のロングシーク等で発生するチャネル周波数の大きな変化に対して、 PLL回路の周波数引込みを高速化できる位相同期装置、方法、及び、光ディスク装置を提供することを目的とする。 [0017] Further, according to the present invention, even when the resolution of the reproduced signal is low, the phase synchronization that can speed up the frequency pull-in of the PLL circuit against a large change in the channel frequency that occurs during a long seek or the like during CAV operation. An object is to provide an apparatus, a method, and an optical disc apparatus.

[0018] 本発明は、第 1の視点において、ラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号から、該変調信号に同期したクロック信号を生成する PLL回路と、前記変調信号を前記クロック信号に同期してパルス化し、パルス信号を生成するパルス信号生成手段と、前記 PLL回路の同期が外れた状態における前記パルス信号の符号反転間隔を計測し、前記特殊パタンの埋め込み周期以上の期間内における前記符号反転間隔の最大値を最大符号反転間隔として出力する最大符号反転間隔計測手段と、前記最大符号反転間隔に基づいて第 1のチャネル周波数を推定する第 1チャネル周波数信号生成手段とを備え、前記 PLL回路は、非同期状態になると、中心周波数が前記第 1のチャネル周波数に設定されることを特徴とする位相同期装置を提供する。 [0018] In the first aspect, the present invention provides a modulated signal modulated with a run length limit code, and a special pattern including a predetermined run length that is equal to or greater than the upper limit of the run length limit code rule is periodically embedded. A PLL circuit for generating a clock signal synchronized with the modulation signal from the modulated signal, a pulse signal generating means for generating a pulse signal by pulsing the modulation signal in synchronization with the clock signal, and the PLL Maximum sign inversion that measures the sign inversion interval of the pulse signal when the circuit is out of synchronization and outputs the maximum value of the sign inversion interval as a maximum code inversion interval within a period longer than the embedding period of the special pattern An interval measurement unit; and a first channel frequency signal generation unit that estimates a first channel frequency based on the maximum code inversion interval, and the PLL circuit is in an asynchronous state. The phase synchronization apparatus is characterized in that the center frequency is set to the first channel frequency.

[0019] 本発明は第 2の視点において、同心円状又はスパイラル状のトラックが形成され、該トラック上にラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号が記録された光ディスク媒体を再生する光ディスク装置にぉ、て、前記光ディスク媒体に記録された変調信号を読み出すピックアップ手段と、前記ピックアップ手段によって読み出された変調信号に同期したクロック信号を生成する PLL回路と、前記変調信号を前記クロック信号に同期してパルス化し、パルス信号を生成するパルス信号生成手段と、前記 PLL回路の同期が外れた状態における前記パルス信号の符号反転間隔を計測し、前記特殊パタンの埋め込み周期以上の期間における前記符号反転間隔の最大値を、最大符号反転間隔として出力する最大符号反転間隔計測手段と、前記最大符号反転間隔に基づいて第 1のチャネル周波数を推定する第 1チヤネル周波数信号生成手段とを備え、前記 PLL回路は、非同期状態になると、中心周波数が前記第 1のチャネル周波数に設定されることを特徴とする光ディスク装置を提供する。 [0019] In the second aspect, the present invention provides a modulation signal in which concentric or spiral tracks are formed and modulated on the tracks with a run length limit code, which is equal to or higher than the upper limit of the run length limit code rule. An optical disc apparatus for reproducing an optical disc medium on which a modulation signal in which a special pattern including a predetermined run length is periodically embedded is recorded, and the optical disc Pickup means for reading a modulation signal recorded on a medium, a PLL circuit for generating a clock signal synchronized with the modulation signal read by the pickup means, and pulsing the modulation signal in synchronization with the clock signal Measuring a pulse inversion interval of the pulse signal in a state where the synchronization between the pulse signal generating means for generating a pulse signal and the PLL circuit is out of synchronization, and determining the sign inversion interval in a period equal to or longer than the embedding period of the special pattern. A PLL circuit comprising: a maximum code inversion interval measuring means for outputting a maximum value as a maximum code inversion interval; and a first channel frequency signal generating means for estimating a first channel frequency based on the maximum code inversion interval. Provides an optical disc apparatus in which the center frequency is set to the first channel frequency in an asynchronous state. To.

[0020] 本発明は、第 3の視点において、 PLL回路を用い、ラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号から、該変調信号に同期したクロック信号を生成する方法にぉ、て、前記変調信号を前記クロック信号に同期してパルス化し、ノルス信号を生成するステップと、前記 PLL回路の同期が外れた状態における前記パルス信号の符号反転間隔を計測し、前記特殊パタンの埋め込み周期以上の期間内における前記符号反転間隔の最大値を計測するステップと、前記計測された符号反転間隔の最大値に基づ、て第 1のチャネル周波数を推定するステップと、前記 PLL回路が非同期状態になると、前記 PLL回路の中心周波数を前記第 1のチヤネル周波数に設定するステップとを有することを特徴とする位相同期方法を提供する [0020] In a third aspect, the present invention provides a modulation signal that is modulated with a run length limit code using a PLL circuit and includes a predetermined run length that is equal to or greater than the upper limit of the run length limit code rule. According to a method of generating a clock signal synchronized with the modulation signal from the modulation signal in which the pattern is periodically embedded, the modulation signal is pulsed in synchronization with the clock signal to generate a noise signal. Measuring a sign inversion interval of the pulse signal in a state where the PLL circuit is out of synchronization, measuring a maximum value of the sign inversion interval in a period equal to or longer than the embedding period of the special pattern, A step of estimating the first channel frequency based on the measured maximum value of the sign inversion interval, and when the PLL circuit is in an asynchronous state, the center frequency of the PLL circuit is set to the first channel frequency. To provide a phase synchronization method characterized by a step of setting the frequency

[0021] 本発明の第 1及び第 3の視点の位相同期装置及び方法では、パルス信号の符号反転間隔の最大値 (最大符号反転間隔)を計測し、その最大符号反転間隔に基づ V、て再生チャネル周波数を推定する。このように推定した第 1のチャネル周波数を、 PLL回路の中心周波数に設定することで、センサ等を追加しなくても、クロック信号の周波数を、再生チャネル周波数に近付けることができ、 PLL回路を高速に引き込むことができる。また、本発明の第 2の視点の光ディスク装置では、 PLL回路を高速に引き込むことができるため、 CAV動作時のロングシーク等で、再生チャネル周波数に大きな変化が生じたときでも、すばやく位相同期状態を確立できる。 In the phase synchronization apparatus and method of the first and third aspects of the present invention, the maximum value of the code inversion interval (maximum code inversion interval) of the pulse signal is measured, and V, To estimate the playback channel frequency. By setting the first channel frequency estimated in this way to the center frequency of the PLL circuit, the frequency of the clock signal can be brought closer to the playback channel frequency without adding a sensor, etc. It can be pulled in at high speed. In addition, in the optical disc apparatus according to the second aspect of the present invention, since the PLL circuit can be pulled in at high speed, the reproduction channel frequency can be reduced by a long seek during CAV operation. Even when a large change occurs, the phase synchronization state can be quickly established.

[0022] 本発明の第 1〜第 3の視点に係る位相同期装置、方法、及び、光ディスク装置では、パルス信号の符号反転間隔の最大値 (最大符号反転間隔)を計測し、その最大符号反転間隔に基づいて再生チャネル周波数を推定し、 PLL回路の中心周波数を、その推定したチャネル周波数 (第 1のチャネル周波数）に設定する。変調信号に埋め込まれた特殊パタンの周期以上の周期で最大符号反転間隔を PLLクロック単位で計測すると、それは、特殊パタンに含まれるラン長制限符号規則の上限以上のラン長に相当する。この最大符号反転間隔の計測値と、再生チャネル周波数とは、ほぼ比例する関係にあるため、再生チャネル周波数が未知な場合でも、この計測値から実際の再生チャネル周波数を推定することができる。本発明では、 PLL回路が非同期になると、 PLL回路の中心周波数を、このように推定した第 1のチャネル周波数に設定することで、センサ等を用いて再生チャネル周波数を推定しなくても、クロック信号の周波数を、再生チャネル周波数に近付けることができ、 PLL回路を高速に引き込むことができる。また、 PLL回路の中心周波数を第 1のチャネル周波数に設定し、その状態で最大符号反転間隔を計測し、第 1のチャネル周波数を推定して、 PLL回路の中心周波数を、その推定した第 1のチャネル周波数に設定するという動作を繰り返すことによって、クロック信号の周波数と、実際の再生チャネル周波数との誤差を減少させ、精度を高めることができる。 In the phase synchronization apparatus, method, and optical disc apparatus according to the first to third aspects of the present invention, the maximum value of the code inversion interval (maximum code inversion interval) of the pulse signal is measured, and the maximum code Estimate the playback channel frequency based on the inversion interval, and set the center frequency of the PLL circuit to the estimated channel frequency (first channel frequency). When the maximum code inversion interval is measured in units of PLL clocks with a period longer than the period of the special pattern embedded in the modulation signal, it corresponds to a run length greater than or equal to the upper limit of the run length limit code rule included in the special pattern. Since the measurement value of the maximum code inversion interval and the reproduction channel frequency are in a substantially proportional relationship, the actual reproduction channel frequency can be estimated from this measurement value even when the reproduction channel frequency is unknown. In the present invention, when the PLL circuit becomes asynchronous, the center frequency of the PLL circuit is set to the first channel frequency estimated in this way, so that the reproduction channel frequency is not estimated using a sensor or the like. The frequency of the clock signal can be brought close to the reproduction channel frequency, and the PLL circuit can be pulled in at high speed. In addition, the center frequency of the PLL circuit is set to the first channel frequency, the maximum sign inversion interval is measured in this state, the first channel frequency is estimated, and the center frequency of the PLL circuit is By repeating the operation of setting the channel frequency to 1, the error between the clock signal frequency and the actual reproduction channel frequency can be reduced and the accuracy can be improved.

[0023] 本発明の上記位相同期装置及び光ディスク装置は、前記 PLL回路の中心周波数が前記第 1のチャネル周波数に設定された状態における前記パルス信号力前記特殊パタンを検出し、該特殊パタンの出現間隔を計測する特殊パタン間隔計測手段と、前記特殊パタンの出現間隔に基づいて第 2のチャネル周波数を推定する第 2チヤネル周波数信号生成手段とを更に備え、前記 PLL回路の中心周波数が、前記特殊パタンの出現間隔に基づいて前記第 2チャネル周波数信号生成手段が推定した第 2 のチャネル周波数に設定される構成を採用することが好ましい。 [0023] The phase synchronization apparatus and the optical disc apparatus of the present invention detect the pulse signal force and the special pattern in a state where the center frequency of the PLL circuit is set to the first channel frequency, Special pattern interval measuring means for measuring the appearance interval; and second channel frequency signal generating means for estimating the second channel frequency based on the appearance interval of the special pattern, wherein the center frequency of the PLL circuit is: It is preferable to adopt a configuration in which the second channel frequency estimated by the second channel frequency signal generation means is set based on the appearance interval of the special pattern.

[0024] また、本発明の上記位相同期方法は、前記 PLL回路の中心周波数を前記第 1のチャネル周波数に設定するステップに後続して、前記変調信号を前記クロック信号に同期してパルス化したパルス信号カゝら前記特殊パタンを検出し、該特殊パタンの出現間隔を計測するステップと、前記特殊パタンの出現間隔に基づ、て第 2のチヤネル周波数を推定するステップと、前記 PLL回路の中心周波数を前記第 2のチャネル周波数に設定するステップとを更に有することが好ましい。 PLL回路の中心周波数を、最大符号反転間隔に基づいて推定した第 1のチャネル周波数に設定し、再生チヤネル周波数に近付けることで、パルス信号から、特殊パタンを検出することができる。特殊パタンの埋め込み周期は、最大符号反転間隔よりも長ぐ特殊パタンの出現間隔を用いてチャネル周波数を推定することで、最大符号反転間隔を用いたチャネル周波数の推定よりも、より正確にチャネル周波数を推定することができる。このように推定した第 2のチャネル周波数を、 PLL回路の中心周波数に設定することで、高精度に、クロック信号の周波数を、再生チャネル周波数に一致させることができる。 [0024] Further, in the phase synchronization method of the present invention, following the step of setting the center frequency of the PLL circuit to the first channel frequency, the modulation signal is pulsed in synchronization with the clock signal. The special pattern is detected from the pulse signal and the output of the special pattern is detected. Measuring a current interval; estimating a second channel frequency based on the appearance interval of the special pattern; and setting a center frequency of the PLL circuit to the second channel frequency. Furthermore, it is preferable to have. The special pattern can be detected from the pulse signal by setting the center frequency of the PLL circuit to the first channel frequency estimated based on the maximum sign inversion interval and approaching the reproduction channel frequency. The embedding period of the special pattern is more accurate than the estimation of the channel frequency using the maximum code inversion interval by estimating the channel frequency using the appearance interval of the special pattern longer than the maximum code inversion interval. The frequency can be estimated. By setting the second channel frequency estimated in this way to the center frequency of the PLL circuit, the frequency of the clock signal can be matched with the reproduction channel frequency with high accuracy.

[0025] 本発明の上記位相同期装置及び光ディスク装置は、前記推定された第 1及び第 2 のチャネル周波数を入力し、該第 1及び第 2のチャネル周波数の何れか一方を選択して前記 PLL回路に出力するセレクタと、前記第 1及び第 2のチャネル周波数信号のうちの何れを選択するかを制御するシーケンス手段とを備えており、前記シーケンス手段は、前記 PLL回路が非同期状態になると、前記セレクタに第 1のチャネル周波数を選択させ、前記 PLL回路の中心周波数を前記第 1のチャネル周波数に設定させた後、前記セレクタに第 2のチャネル周波数を選択させ、前記 PLL回路の中心周波数を前記第 2のチャネル周波数に設定させる構成を採用できる。この構成では、はじめ、セレクタ力も第 1のチャネル周波数を出力し、 PLL回路の中心周波数を第 1のチャネル周波数に設定して周波数粗引込みを行い、その後、セレクタから第 2のチヤネル周波数を出力し、 PLL回路の中心周波数を第 2のチャネル周波数に設定して周波数高精度引込みを行うことで、クロック信号の周波数を、高精度に、再生チャネル周波数に一致させることができる。 [0025] The phase synchronization apparatus and the optical disc apparatus of the present invention input the estimated first and second channel frequencies, select one of the first and second channel frequencies, and select the PLL. A selector for outputting to the circuit, and a sequence means for controlling which one of the first and second channel frequency signals is selected, and the sequence means, when the PLL circuit is in an asynchronous state, After the selector selects the first channel frequency and the center frequency of the PLL circuit is set to the first channel frequency, the selector selects the second channel frequency and the center of the PLL circuit A configuration can be adopted in which the frequency is set to the second channel frequency. In this configuration, first, the selector power also outputs the first channel frequency, sets the center frequency of the PLL circuit to the first channel frequency, performs frequency coarse pull-in, and then selects the second channel frequency from the selector. , And by setting the center frequency of the PLL circuit to the second channel frequency and performing high-frequency pull-in, the frequency of the clock signal can be matched to the playback channel frequency with high accuracy.

[0026] 本発明は、第 4の視点において、ラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号から、該変調信号に同期したクロック信号を生成する PLL回路と、前記変調信号を前記クロック信号に同期してパルス化し、パルス信号を生成するパルス信号生成手段と、前記 PLL回路の同期が外れた状態における前記パルス信号力も前記特殊パタンを検出し、該特殊パタンの出現間隔を計測する特殊パタン間隔計測手段と、前記特殊パタンの出現間隔に基づいてチャネル周波数を推定するチャネル周波数信号生成手段とを備え、前記 PLL回路は、非同期状態になると、中心周波数が前記チャネル周波数に設定されることを特徴とする位相同期装置を提供する。 [0026] In the fourth aspect, the present invention provides a modulated signal modulated with a run length limit code, and a special pattern including a predetermined run length that is equal to or greater than the upper limit of the run length limit code rule is periodically embedded. A PLL circuit for generating a clock signal synchronized with the modulation signal from the modulated signal, a pulse signal generating means for generating a pulse signal by pulsing the modulation signal in synchronization with the clock signal, and the PLL The pulse in a state where the circuit is out of synchronization The signal power also includes the special pattern interval measuring means for detecting the special pattern and measuring the appearance interval of the special pattern, and the channel frequency signal generating means for estimating the channel frequency based on the appearance interval of the special pattern, The PLL circuit provides a phase synchronizer characterized in that the center frequency is set to the channel frequency when in an asynchronous state.

[0027] 本発明は、第 5の視点において、同心円状又はスパイラル状のトラックが形成され、該トラック上にラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号が記録された光ディスク媒体を再生する光ディスク装置にぉ、て、前記光ディスク媒体に記録された変調信号を読み出すピックアップ手段と、前記ピックアップ手段によって読み出された変調信号に同期したクロック信号を生成する PLL回路と、前記変調信号を前記クロック信号に同期してパルス化し、パルス信号を生成するパルス信号生成手段と、前記 PLL回路の同期が外れた状態における前記パルス信号から前記特殊パタンを検出し、該特殊パタンの出現間隔を計測する特殊パタン間隔計測手段と、前記特殊パタンの出現間隔に基づいてチャネル周波数を推定するチャネル周波数信号生成手段とを備え、前記 PLL回路は、非同期状態になると、中心周波数が前記チャネル周波数に設定されることを特徴とする光ディスク装置を提供する。 [0027] According to a fifth aspect of the present invention, there is provided a modulation signal in which concentric or spiral tracks are formed and modulated with a run length limiting code on the track, and the upper limit of the run length limiting code rule Pickup means for reading out the modulation signal recorded on the optical disk medium to an optical disk apparatus for reproducing the optical disk medium on which the modulation signal in which the special pattern including the predetermined run length is periodically embedded is recorded. A PLL circuit for generating a clock signal synchronized with the modulation signal read by the pickup means, a pulse signal generating means for generating a pulse signal by pulsing the modulation signal in synchronization with the clock signal, A special pattern for detecting the special pattern from the pulse signal in a state where the PLL circuit is out of synchronization and measuring an appearance interval of the special pattern. Interval measuring means and channel frequency signal generating means for estimating the channel frequency based on the appearance interval of the special pattern. When the PLL circuit is in an asynchronous state, the center frequency is set to the channel frequency. An optical disc device is provided.

[0028] 本発明は、第 6の視点において、 PLL回路を用い、ラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上のラン長を含む特殊パタンが周期的に埋め込まれた変調信号から、該変調信号に同期したクロック信号を生成する方法において、前記変調信号を前記クロック信号に同期してパルス化し、パルス信号を生成するステップと、前記パルス信号カゝら前記特殊パタンを検出し、該特殊パタンの出現間隔を計測するステップと、前記特殊パタンの出現間隔に基づいてチヤネル周波数を推定するステップと、前記 PLL回路が非同期状態になると、前記 PLL 回路の中心周波数を前記チャネル周波数に設定するステップとを有することを特徴とする位相同期方法を提供する。 [0028] In the sixth aspect, the present invention provides a modulation signal modulated by a run length limit code using a PLL circuit, wherein a special pattern including a run length equal to or greater than the upper limit of the run length limit code rule is a periodic signal. In a method for generating a clock signal synchronized with the modulation signal from the modulation signal embedded in the signal, the step of pulsing the modulation signal in synchronization with the clock signal to generate a pulse signal; and Detecting the special pattern, measuring the appearance interval of the special pattern, estimating the channel frequency based on the appearance interval of the special pattern, and when the PLL circuit is in an asynchronous state, And a step of setting a center frequency of the circuit to the channel frequency.

[0029] 本発明の第 3〜第 6の視点の位相同期装置、方法、及び、光ディスク装置では、パルス信号から特殊パタンを検出し、その検出間隔に基づ!/ヽて再生チャネル周波数を推定し、 PLL回路の中心周波数を、その推定したチャネル周波数に設定する。このようにすることで、センサ等を用いて再生チャネル周波数を推定しなくても、クロック信号の周波数を再生チャネル周波数に近付けることができ、 PLL回路を高速に引き込むことができる。 [0029] In the phase synchronization apparatus, method, and optical disc apparatus according to the third to sixth aspects of the present invention, a special pattern is detected from a pulse signal, and the reproduction channel frequency is determined based on the detection interval. Estimate and set the center frequency of the PLL circuit to the estimated channel frequency. By doing so, the frequency of the clock signal can be brought close to the reproduction channel frequency without estimating the reproduction channel frequency using a sensor or the like, and the PLL circuit can be pulled in at high speed.

[0030] 本発明の第 4〜第 6の視点における位相同期装置、方法、及び、光ディスク装置では、パルス信号力特殊パタンを検出し、その検出間隔に基づいて再生チャネル周波数を推定し、 PLL回路の中心周波数を、その推定したチャネル周波数に設定する。このように、ノルス信号力も再生チャネル周波数を推定し、 PLL回路の中心周波数を、その推定したチャネル周波数に設定することで、センサ等を用いて再生チャネル周波数を推定しなくても、クロック信号の周波数を再生チャネル周波数に近付けることができ、 PLL回路を高速に引き込むことができる。 [0030] In the phase synchronization apparatus, method, and optical disc apparatus according to the fourth to sixth aspects of the present invention, a pulse signal force special pattern is detected, and a reproduction channel frequency is estimated based on the detection interval. Set the center frequency of the PLL circuit to the estimated channel frequency. In this way, the Norse signal power also estimates the playback channel frequency, and the center frequency of the PLL circuit is set to the estimated channel frequency, so that the clock signal frequency can be estimated without using a sensor or the like to estimate the playback channel frequency. The frequency can be brought close to the playback channel frequency, and the PLL circuit can be pulled in at high speed.

[0031] 本発明の位相同期装置及び光ディスク装置では、前記パルス信号生成手段は、最尤検出により、前記変調信号から前記パルス信号を生成する最尤検出器を含む構成を採用できる。この場合、前記パルス信号生成手段は、前記変調信号を PR等化し、前記最尤検出器に入力する等化器を含む構成を採用できる。また、前記最尤検出器は、ビタビアルゴリズムに従って最尤検出を行う構成を採用することができる。本発明の位相同期装置及び光ディスク装置は、最尤検出が前提となるような高密度化された媒体の再生を行う装置に好適に使用できる。 [0031] In the phase synchronization apparatus and the optical disc apparatus of the present invention, the pulse signal generation means may employ a configuration including a maximum likelihood detector that generates the pulse signal from the modulation signal by maximum likelihood detection. In this case, the pulse signal generating means can employ a configuration including an equalizer that PR-equalizes the modulated signal and inputs the PR signal to the maximum likelihood detector. The maximum likelihood detector may employ a configuration that performs maximum likelihood detection according to a Viterbi algorithm. The phase synchronization apparatus and the optical disk apparatus according to the present invention can be suitably used for an apparatus that reproduces a high-density medium that requires maximum likelihood detection.

図面の簡単な説明 Brief Description of Drawings

[0032] [図 1]は、本発明の一実施形態の光ディスク装置の構成を示すブロック図。 FIG. 1 is a block diagram showing a configuration of an optical disc apparatus according to an embodiment of the present invention.

[図 2]は、 PLL回路の構成を示すブロック図。 FIG. 2 is a block diagram showing the configuration of the PLL circuit.

[図 3]は、 PLLクロック周波数と、計測された最大符号反転間隔との関係を示すグラフ [Figure 3] is a graph showing the relationship between the PLL clock frequency and the measured maximum sign inversion interval

[図 4]は、 PLLクロック周波数と、推定チャネル周波数との関係を示すグラフ。 [Figure 4] is a graph showing the relationship between the PLL clock frequency and the estimated channel frequency.

[図 5]は、位相同期時の動作の様子を示すタイミング図。 [Fig. 5] is a timing chart showing the operation during phase synchronization.

[図 6]は、従来の PLL回路の構成を示すブロック図。 FIG. 6 is a block diagram showing the configuration of a conventional PLL circuit.

発明を実施するための最良の形態 BEST MODE FOR CARRYING OUT THE INVENTION

[0033] 以下、図面を参照し、本発明の実施の形態を詳細に説明する。図 1は、本発明の一実施形態の光ディスク装置の構成を示している。光ディスク装置 100は、光ヘッド 1 2、サーボ機構 13、 RFアンプ 14、 AZD変換器 15、パルス信号生成手段（PRMLブロック） 16、 PLL回路 17、最大符号反転間隔計測器 18、第 1のチャネル周波数推定器 19、 sync間隔計測器 20、第 2のチャネル周波数推定器 21、セレクタ 22、及び、シ一ケンサ 23を備える。ディスク媒体 11の記録トラックには、ユーザデータがラン長制限規則に従って変調された微小マーク列として記録されて、る。ユーザデータには、ラン長制限符号の規則上で最も長いラン長以上のラン長を含む特殊パタン (syncパタン）力周期的に埋め込まれていている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 illustrates the present invention. 1 shows a configuration of an optical disc device according to an embodiment. The optical disk device 100 includes an optical head 12, servo mechanism 13, RF amplifier 14, AZD converter 15, pulse signal generation means (PRML block) 16, PLL circuit 17, maximum sign inversion interval measuring instrument 18, first channel. A frequency estimator 19, a sync interval measuring device 20, a second channel frequency estimator 21, a selector 22, and a sequencer 23 are provided. On the recording track of the disk medium 11, user data is recorded as a minute mark row modulated according to the run length restriction rule. User data is periodically embedded with a special pattern (sync pattern) force that includes a run length longer than the longest run length according to the rule of run length limit codes.

[0034] ディスク媒体 11は、図示しないスピンドルモータにより、回転制御される。光ヘッド 1 2は、レーザダイオード、光学素子、及び、対物レンズの駆動系を備えており、デイスク媒体 11のグルーブトラック（記録トラック）に集光ビームを照射する。光ヘッド 12は、ディスク媒体 11との鉛直方向及び半径方向の位置ずれを、ディスク媒体 11からの反射光に基づいて検出し、ァクチユエータサーボ機構 13により、対物レンズの駆動系を制御することで、ディスク面ぶれ、及び、ディスク偏芯に対して、集光スポットを記録トラックに正確に追従させる。 The disk medium 11 is rotationally controlled by a spindle motor (not shown). The optical head 12 includes a laser diode, an optical element, and an objective lens drive system, and irradiates the groove track (recording track) of the disk medium 11 with a condensed beam. The optical head 12 detects the vertical and radial positional deviation from the disk medium 11 based on the reflected light from the disk medium 11 and controls the objective lens drive system by the actuator servo mechanism 13. As a result, the focused spot accurately follows the recording track with respect to disc surface deflection and disc eccentricity.

[0035] 光ヘッド 12は、フォトディテクタにより、記録トラック内の微小マーク列で変調された反射光を検出する。フォトディテクタは、反射光の強弱に応じた微弱な受光信号を R Fアンプ 14に出力する。 RFアンプ 14は、微弱な受光信号を増幅して、再生 RF信号として出力する。 AZD変 15は、再生 RF信号を AZD変換し、デジタルィ匕された RF信号を、 PRMLブロック 16を含むデータ検出系に入力する。 The optical head 12 detects the reflected light modulated by the minute mark row in the recording track by the photo detector. The photodetector outputs a weak received light signal corresponding to the intensity of the reflected light to the RF amplifier 14. The RF amplifier 14 amplifies a weak received light signal and outputs it as a reproduction RF signal. The AZD conversion 15 converts the reproduction RF signal into AZD and inputs the digitized RF signal to the data detection system including the PRML block 16.

[0036] PLL回路 17は、デジタルィ匕された再生 RF信号から同期クロックを抽出し、 A,D変翻 15及び PRMLブロック 16の動作クロックを生成する。 PLL回路 17は、発振器の中心周波数が切り替え可能に構成されている。 PLL回路 17については、アナログ回路で構成することも可能であるが、発振器の中心周波数の切替え等が必要であるため、デジタル回路で構成することが望ましい。 PRMLブロック 16は、再生 RF信号を P R等化し、最尤検出によって、データ系列を識別する。 PRMLブロック 16において、 PR等化及び最尤検出を用いることにより、再生 RF信号の分解能が低下した場合でも、エラー発生率を下げることができる。 PRMLブロック 16で識別されたデータは、図示しないラン長制限符号の復調や誤り訂正処理を経て、音楽データや映像データとして再生される。 The PLL circuit 17 extracts a synchronization clock from the digitally reproduced RF signal, and generates an A / D conversion 15 and an operation clock for the PRML block 16. The PLL circuit 17 is configured so that the center frequency of the oscillator can be switched. The PLL circuit 17 can be configured with an analog circuit, but it is desirable to configure it with a digital circuit because it is necessary to switch the center frequency of the oscillator. The PRML block 16 PR equalizes the reproduced RF signal and identifies the data series by maximum likelihood detection. By using PR equalization and maximum likelihood detection in the PRML block 16, the error rate can be reduced even when the resolution of the reproduced RF signal is reduced. The data identified in PRML block 16 It is played back as music data or video data through demodulation of run length limit codes (not shown) and error correction processing.

[0037] 最大符号反転間隔計測器 18は、識別データ中の' 0'又は ' 1 'が連続する時間を、 PLL回路 17が生成するクロック信号単位で計測する。最大符号反転間隔計測器 18 は、 sync間隔以上の期間にわたって' 0'又は' 1 'の連続時間を計測し、そのうちで最大のものを、最大符号反転間隔 Tmaxとして出力する。表 1に示したように、 syncパタンには、ラン長制限符号の最大ラン長以上のパタン (最大符号)が含まれており、最大符号反転間隔計測器 18は、その最大符号の時間幅を、最大符号反転間隔 Tm axとして出力する。第 1のチャネル周波数推定器 19は、最大符号反転間隔計測器 1 8が出力する最大符号反転間隔 Tmaxに基づいて、推定チャネル周波数 f を算出 det— T する。 The maximum sign inversion interval measuring instrument 18 measures the time in which “0” or “1” in the identification data continues for each clock signal generated by the PLL circuit 17. The maximum sign inversion interval measuring device 18 measures a continuous time of “0” or “1” over a period equal to or longer than the sync interval, and outputs the maximum one as the maximum sign inversion interval Tmax. As shown in Table 1, the sync pattern includes a pattern (maximum code) longer than the maximum run length of the run length limit code. Is output as the maximum sign inversion interval Tm ax. The first channel frequency estimator 19 calculates an estimated channel frequency f based on the maximum code inversion interval Tmax output from the maximum code inversion interval measuring unit 18.

[0038] sync間隔計測器 20は、 PRMLブロック 16が出力する識別データから、 syncパタンの出現間隔（sync間隔 Tinter)を計測する。 DVDや HD DVDでは、表 1に示したように、 sync内では、 sync外で計測される' 0'又は' 1 'の連続数よりも長い連続数が計測されるため、 sync間隔計測器 20は、 12〜15の1³1^クロック周期のパルス長を5 11 cパタンとみなして、その間隔を計測すればよい。 CDの場合には、 sync内外で計測される '0'又は' 1 'の連続数が相互に等しいため、 syncパタンに一致するパタンを検出して、その間隔を計測すればよい。第 2のチャネル周波数推定器 21は、 sync間隔計測器 20が計測した sync間隔 Tinterに基づいて、推定チャネル周波数 f を算 det— S 出する。 The sync interval measuring device 20 measures the appearance interval (sync interval Tinter) of the sync pattern from the identification data output from the PRML block 16. As shown in Table 1, with DVD and HD DVD, the number of consecutive times longer than the number of consecutive '0' or '1' measured outside sync is measured within sync. Can be measured by regarding the pulse length of 1 ³ 1 ^ clock period from 12 to 15 as 5 11 c pattern. In the case of CD, since the number of consecutive '0' or '1' measured inside and outside sync is equal to each other, it is only necessary to detect the pattern that matches the sync pattern and measure the interval. The second channel frequency estimator 21 calculates an estimated channel frequency f based on the sync interval Tinter measured by the sync interval measuring device 20 and outputs det-S.

[0039] セレクタ 22は、第 1のチャネル周波数推定器 19が算出した推定チャネル周波数 f det— The selector 22 is an estimated channel frequency f det — calculated by the first channel frequency estimator 19.

、及び、第 2のチャネル周波数推定器 21が算出した推定チャネル周波数 f を入力, And the estimated channel frequency f calculated by the second channel frequency estimator 21 is input.

T det— S する。セレクタ 22は、シーケンサ 23から入力するセレクタ制御信号 selに応じて、第 1 のチャネル周波数推定器 19が算出した推定チャネル周波数 f 、又は、第 2のチヤ det— T T det—S The selector 22 receives the estimated channel frequency f calculated by the first channel frequency estimator 19 according to the selector control signal sel input from the sequencer 23, or the second channel det-T.

ネル周波数推定器 21が算出した推定チャネル周波数 f を、推定チャネル周波数 f det— S d として PLL回路 17に入力する。 The estimated channel frequency f calculated by the channel frequency estimator 21 is input to the PLL circuit 17 as the estimated channel frequency f det — S d.

et et

[0040] 図 2は、 PLL回路 17の構成を示している。 PLL回路 17は、位相比較器 71、ループフィルタ（LPF) 72、カロ算器 73、数値制御発振器 (NCO： Numerical Contr oiled Oscillator) 74、及び、セレクタ 75を備える。位相比較器 71は、デジタルィ匕された RF信号を入力し、これと、 1時点前の RF信号とを用いて、位相差情報を生成する。ループフィルタ 72は、位相比較器 71が出力する位相差情報を入力し、位相差情報が所望のループ特性となるようにフィルタリングして、制御用周波数情報を生成する。 FIG. 2 shows a configuration of the PLL circuit 17. The PLL circuit 17 includes a phase comparator 71, a loop filter (LPF) 72, a calorie calculator 73, and a numerically controlled oscillator (NCO). oiled Oscillator) 74 and selector 75. The phase comparator 71 inputs the digitized RF signal, and generates phase difference information using this and the RF signal one point before. The loop filter 72 receives the phase difference information output from the phase comparator 71, filters the phase difference information so as to have a desired loop characteristic, and generates control frequency information.

[0041] セレクタ 75は、セレクタ 22 (図 1)が出力する推定チャネル周波数 f と、セレクタ 75 det [0041] The selector 75 determines the estimated channel frequency f output from the selector 22 (Fig. 1) and the selector 75 det.

自身の出力とを入力する。セレクタ 75は、シーケンサ 23から入力するタイミング制御信号 testがアクティブとなると、推定チャネル周波数 f を、加算器 73に出力する。そ det Input its own output. The selector 75 outputs the estimated channel frequency f to the adder 73 when the timing control signal test input from the sequencer 23 becomes active. So det

れ以外の期間では、セレクタ 75の出力は一定の値に維持される。加算器 73は、ループフィルタ 72が出力する制御用周波数情報と、セレクタ 75の出力とを加算して NCO 74に入力し、 NC074の発振周波数を制御する。 NC074の出力は、 PLLクロックとして、 AZD変^^ 15や PRMLブロック 16の動作クロックとなる。 In other periods, the output of the selector 75 is maintained at a constant value. The adder 73 adds the control frequency information output from the loop filter 72 and the output of the selector 75 and inputs the result to the NCO 74 to control the oscillation frequency of the NC074. The output of NC074 becomes the operation clock for AZD change ^ 15 and PRML block 16 as PLL clock.

[0042] 図 1に戻り、シーケンサ 23は、ハードウェア（回路）で実現され、或いは、 CPUとソフトウエアとで実現される。シーケンサ 23は、 PLL回路 17の同期状態を監視する。シーケンサ 23は、例えば、 PRMLブロック 16が出力する識別データを用いて同期状態を監視する。同期状態の基準としては、例えば sync間隔カディアに固有の値となっている力否かを用いることができる。また、 PLL回路 17自体、例えば位相比較器 71の遷移状態などで、同期外れを検出し、この信号をシーケンサ 23に入力する構成でもよい。シーケンサ 23は、同期外れを検出すると、周波数引込み動作を開始する。或いは、図示しない外部の CPU力シーク等の同期が外れる動作の直後に、周波数引込みトリガ信号を入力して、引込み動作を開始してもよい。 Returning to FIG. 1, the sequencer 23 is realized by hardware (circuit), or by a CPU and software. The sequencer 23 monitors the synchronization state of the PLL circuit 17. For example, the sequencer 23 monitors the synchronization state using the identification data output from the PRML block 16. As a reference for the synchronization state, for example, whether or not the force is a value unique to the sync interval media can be used. Alternatively, the PLL circuit 17 itself, for example, a transition state of the phase comparator 71 may detect the loss of synchronization and input this signal to the sequencer 23. When the sequencer 23 detects a loss of synchronization, the sequencer 23 starts a frequency pull-in operation. Alternatively, immediately after an operation such as an external CPU power seek (not shown) that is out of synchronization, a frequency acquisition trigger signal may be input to start the operation.

[0043] 周波数引込み開始時には、シーケンサ 23は、セレクタ 22に、第 1のチャネル周波数推定器 19の出力を選択する旨の選択信号 selを入力し、最大符号反転間隔計測器 18及び第 1のチャネル周波数推定器 19を用、最大符号反転間隔 Tmaxに基づヽて推定したチャネル周波数 f を、 PLL回路 17に入力する。周波数引込み開始の det— T [0043] At the start of frequency acquisition, the sequencer 23 inputs a selection signal sel for selecting the output of the first channel frequency estimator 19 to the selector 22, and the maximum sign inversion interval measuring device 18 and the first Using the channel frequency estimator 19, the channel frequency f estimated based on the maximum sign inversion interval Tmax is input to the PLL circuit 17. Det— T for frequency acquisition start

状態では、 PRMLブロック 16は、 PLL回路 17の発振周波数が RF信号のチャネル周波数に一致しない状態で、識別データを生成する。この識別データから、最大符号反転間隔 Tmaxを計測すると、例えば DVDでは、 sync内で 14T(Tはチャネルクロック）の時間幅が最大符号反転期間として計測されるべきところ、 PLLクロック周波数がチャネル周波数に一致していないことにより、それよりも長い又は短い時間幅力最大符号反転間隔 Tmaxとして計測される。チャネル周波数推定器 19は、 PLLクロック周波数がチャネル周波数に同期している場合の最大符号反転間隔を T 、計測時 syncl の PLL回路 17の発振周波数を f として、 T より推定されるチャネル周波数 f を、 pil max det_ 下記式（1)によって算出する。 In this state, the PRML block 16 generates identification data in a state where the oscillation frequency of the PLL circuit 17 does not match the channel frequency of the RF signal. When the maximum code inversion interval Tmax is measured from this identification data, for example, in DVD, 14T (T is the channel clock) within sync. )) Should be measured as the maximum sign inversion period, but because the PLL clock frequency does not match the channel frequency, it is measured as a longer or shorter time width force maximum sign inversion interval Tmax. . The channel frequency estimator 19 calculates the channel frequency f estimated from T, where T is the maximum sign inversion interval when the PLL clock frequency is synchronized with the channel frequency, and f is the oscillation frequency of the PLL circuit 17 at the time of measurement syncl. Pil max det_ Calculated by the following formula (1).

f det— T = (τ syncl /τ max ) xf pll (l) f det— T = (τ syncl / τ max) xf pll (l)

算出されたチャネル周波数 f には誤差が含まれるため、チャネル周波数の算出 det— T Since the calculated channel frequency f contains an error, the channel frequency calculation det— T

を複数回行って、平均化してもよい。 May be performed multiple times and averaged.

[0044] 第 1のチャネル周波数推定器 19が算出したチャネル周波数 f は、セレクタ 22を det— T [0044] The channel frequency f calculated by the first channel frequency estimator 19 is sent to the selector 22 by det— T

介して、推定チャネル周波数 f として PLL回路 17〖こ入力される。シーケンサ 23は、 det Then, 17 PLL circuits are input as the estimated channel frequency f. Sequencer 23 is det

所定のタイミングで、 PLL回路 17に入力するタイミング制御信号 testをアクティブにする。タイミング制御信号 testがアクティブになると、セレクタ 75は、第 1のチャネル周波数推定器 19の出力 f を選択し、 NC074に、ループフィルタ 72の出力と第 1の det— T At a predetermined timing, the timing control signal test input to the PLL circuit 17 is activated. When the timing control signal test becomes active, the selector 75 selects the output f of the first channel frequency estimator 19 and sends the output of the loop filter 72 and the first det—T to NC074.

チャネル周波数推定器 19の出力 f とを加算した値が入力される。これにより、 NC det T A value obtained by adding the output f of the channel frequency estimator 19 is input. NC det T

074の発振周波数の中心周波数が、第 1のチャネル周波数推定器 19が算出した周波数 f にプリセットされる。このような、最大符号反転間隔 T を用いて推定した周 det— F max The center frequency of the oscillation frequency of 074 is preset to the frequency f calculated by the first channel frequency estimator 19. The frequency det— F max estimated using the maximum sign inversion interval T

波数 f を PLL回路 17の中心周波数としてプリセットする操作を複数回繰り返すこと det— T Repeat the operation of presetting wave number f as the center frequency of PLL circuit 17 multiple times det— T

で、 PLLクロック周波数 f を、 RF信号のチャネル周波数に近付けることができる。 Thus, the PLL clock frequency f can be brought close to the channel frequency of the RF signal.

pii pii

[0045] 最大符号反転間隔 Tmaxを用いた引込みについて詳述する。 PRMLブロック 16に用いられるビタビ復号器は、 PRクラスと最小ラン長の制約とを基に最尤検出を行う。このとき、 PLL同期が確立していることが前提である力非同期の状態でも、相応のパルス化は可能である。しかし、ビタビ復号器の動作クロック、つまり PLLクロック周波数が RF信号チャネル周波数よりも低い場合には、最小ランの検出を誤る確率が高くなる。この場合に、 PRMLブロック 16が出力する識別データの最大符号反転間隔を計測すると、 sync前後の短パタンを読み誤り、平均化したとしても、本来よりも長い間隔が算出される。逆に、 PLL回路 17の出力クロック周波数が RF信号のチャネル周波数よりも高い場合には、 PLL回路 17がロックしているとすれば最小ラン長規則で除外できるような波形変動を短パタンとして識別し、本来よりも短いラン長が検出される可能性がある。この関係を図 3に示す。 [0045] The pull-in using the maximum code inversion interval Tmax will be described in detail. The Viterbi decoder used in the PRML block 16 performs maximum likelihood detection based on the PR class and the minimum run length constraint. At this time, even in the state of force asynchronization, which is premised on the establishment of PLL synchronization, appropriate pulsing is possible. However, if the operating clock of the Viterbi decoder, that is, the PLL clock frequency is lower than the RF signal channel frequency, there is a high probability that the minimum run will be detected incorrectly. In this case, if the maximum code inversion interval of the identification data output by the PRML block 16 is measured, even if the short pattern before and after the sync is misread and averaged, an interval longer than the original is calculated. Conversely, if the output clock frequency of PLL circuit 17 is higher than the channel frequency of the RF signal, it will be excluded by the minimum run length rule if PLL circuit 17 is locked. Waveform fluctuations that can be identified are identified as short patterns, and shorter run lengths may be detected. Figure 3 shows this relationship.

[0046] 図 3における PLLクロック周波数 f と、最大符号反転間隔の計測値 T との関係を pll max 関数 gで定義すると、 [0046] When the relationship between the PLL clock frequency f in Fig. 3 and the measured value T of the maximum sign inversion interval is defined by the pll max function g,

T =g (f ) (2) T = g (f) (2)

max pll max pll

と表すことができる。図 3を参照すると、最大符号反転間隔の計測値 Tmaxと、 PLLクロック周波数 f とは、ほぼ比例関係にあり、第 1のチャネル周波数推定器 19は、これ pii It can be expressed as. Referring to FIG. 3, the measured value Tmax of the maximum sign inversion interval and the PLL clock frequency f are approximately proportional to each other, and the first channel frequency estimator 19

らの値から、式（1)を用いて、チャネル周波数を推定する。式（1)及び式 (2)から、推定されたチャネル周波数 f と PLL回路 17の出力クロック周波数 f との関係を求め det— T pll From these values, the channel frequency is estimated using Equation (1). From equations (1) and (2), the relationship between the estimated channel frequency f and the output clock frequency f of the PLL circuit 17 is obtained. Det— T pll

ると、

Then

と表すことができる。式（3)をグラフ化すると、図 4に示すグラフが得られる。 It can be expressed as. When equation (3) is graphed, the graph shown in Fig. 4 is obtained.

[0047] 図 4に示すグラフにおいて、 PLLクロック周波数 f のとり得る値の全域で推定チヤネ [0047] In the graph shown in FIG. 4, the estimated channel is estimated over the entire range of possible values of the PLL clock frequency f.

PII PII

ル周波数 f が RF信号のチャネル周波数にほぼ一致していれば、 1回の最大符号 det— T The maximum frequency det— T

反転間隔の計測により、ほぼ確実に PLLクロック周波数 f を RF信号のチャネル周波 By measuring the inversion interval, the PLL clock frequency f is almost certainly set to the channel frequency of the RF signal.

PII PII

数に合わせこむことができる。しかし、実際には、特に PLLクロック周波数 f が低いほ Can be adjusted to the number. In practice, however, the PLL clock frequency f is particularly low.

PII PII

ど、計測された最大符号反転間隔の誤差が大きぐ推定チャネルクロック周波数が R However, the estimated channel clock frequency where the error of the measured maximum sign inversion interval is large is R

F信号のチャネル周波数から大きくずれる。 It deviates greatly from the channel frequency of the F signal.

[0048] PLLクロック周波数 f 力 RF信号チャネル周波数に近い場合には、推定チャネル [0048] PLL clock frequency f force Estimated channel if close to RF signal channel frequency

PII PII

周波数 f が RF信号チャネル周波数にほぼ一致する。この関係から、下記式 (4)に det— T The frequency f almost matches the RF signal channel frequency. From this relationship, det—T

示すように、ィテレーシヨンによって、 PLLクロック周波数 f を、 RF信号チャネル周波 As shown, the television sets the PLL clock frequency f to the RF signal channel frequency.

PII PII

数にほぼ一致させることができる。 It can almost match the number.

f (n+ l) =T /T (n) X f (η) (4) f (n + l) = T / T (n) X f (η) (4)

pll syncl max pll pll syncl max pll

ただし nは、ィテレーシヨンのサイクル数を示す。 Where n is the number of iteration cycles.

引込み動作開始時 (n=0)では、 PLLクロック周波数の初期値 f (0)における最大 At the start of pull-in operation (n = 0), the maximum PLL clock frequency at the initial value f (0)

PII PII

符号反転間隔 T (0)を計測し、推定チャネル周波数 f (0)を算出して、これを次 max det— T The sign inversion interval T (0) is measured, and the estimated channel frequency f (0) is calculated, and this is the next max det— T

回の PLLクロック周波数 f (1)とする。続いて、 PLLクロック周波数 f (1)における最 pll pll The PLL clock frequency f (1). Next, the maximum pll pll at the PLL clock frequency f (1)

大符号反転間隔 T (1)を計測し、推定チャネル周波数 f (1)を算出して、これを max det— 次回の PLLクロック周波数 f (2)とする。このような動作を繰り返すことで、図 4に示すように、 PLLクロック周波数 f を、 RF信号チャネル周波数に収束させることができる。 Measure the large sign inversion interval T (1) and calculate the estimated channel frequency f (1). The next PLL clock frequency is f (2). By repeating such operations, the PLL clock frequency f can be converged to the RF signal channel frequency as shown in FIG.

[0049] シーケンサ 23は、第 1のチャネル周波数推定器 19が算出した周波数 f を PLL回 det— T 路 17の中心周波数としてプリセットする操作を所定回数繰り返し、 PLL回路 17の出力周波数を RF信号チャネル周波数に近付けると、選択信号 selを切り替え、 sync間隔計測器 20及び第 2のチャネル周波数推定器 21を用い sync間隔に基づ、て推定したチャネル周波数を、 PLL回路 17に入力する。この状態では、 PLL回路 17の出力周波数は、 RF信号のチャネル周波数に近づいており、 PRMLブロック 16は、動作クロックが RF信号のチャネル周波数にある程度一致した状態で、識別データを生成するため、この識別データから、 syncパタンを検出することが可能である。 [0049] The sequencer 23 repeats the operation of presetting the frequency f calculated by the first channel frequency estimator 19 as the center frequency of the PLL circuit det—T path 17 a predetermined number of times, and the output frequency of the PLL circuit 17 is changed to the RF signal. When approaching the channel frequency, the selection signal sel is switched, and the channel frequency estimated based on the sync interval is input to the PLL circuit 17 using the sync interval measuring device 20 and the second channel frequency estimator 21. In this state, the output frequency of the PLL circuit 17 is close to the channel frequency of the RF signal, and the PRML block 16 generates identification data in a state where the operation clock matches the channel frequency of the RF signal to some extent. The sync pattern can be detected from this identification data.

[0050] sync間隔計測器 20は、例えば、 syncパタン検出器によって、 PRMLブロック 16が出力する識別データから syncパタンを検出し、その検出間隔をカウンタで計測して、 PLLクロック単位で sync間隔 T を計測する。例えば DVDでは、 1488T (表 1)の時 inter [0050] The sync interval measuring device 20 detects a sync pattern from the identification data output from the PRML block 16 by using, for example, a sync pattern detector, measures the detection interval with a counter, and outputs a sync interval T in units of PLL clocks. Measure. For example, with DVD, at 1488T (Table 1), inter

間幅が sync間隔 Tinterとして計測されるべきところ、 PLLクロック周波数が完全にチャネル周波数に一致していないことにより、それよりも長い又は短い時間幅力 sync 間隔 T として計測される。第 2のチャネル周波数推定器 21は、ディスク媒体 11にお inter Where the interval is to be measured as the sync interval Tinter, it is measured as a longer or shorter time width force sync interval T due to the PLL clock frequency not being completely matched to the channel frequency. The second channel frequency estimator 21 is inter

ける sync間隔を T 、計測時の PLL回路 17の発振周波数を f として、 sync間隔計 sync2 pll The sync interval is T, and the oscillation frequency of the PLL circuit 17 during measurement is f.

測器 20が計測した sync間隔 T より推定されるチャネル周波数 f を、下記式（5) inter det— S The channel frequency f estimated from the sync interval T measured by the instrument 20 is expressed by the following equation (5) inter det— S

によって算出する。 Calculated by

f =τ f = τ

S sync2 /τ x f (5) S sync2 / τ x f (5)

det— inter pll det—inter pll

[0051] 第 2のチャネル周波数推定器 21が算出したチャネル周波数 f は、セレクタ 22を det— S [0051] The channel frequency f calculated by the second channel frequency estimator 21 sets the selector 22 to det— S

所定のタイミングで、 PLL回路 17に入力するタイミング制御信号 testをアクティブにする。タイミング制御信号 testがアクティブになると、 PLL回路 17内のセレクタ 75は、第 2のチャネル周波数推定器 21の出力 f を選択し、 NC074に、ループフィルタ 7 det— S At a predetermined timing, the timing control signal test input to the PLL circuit 17 is activated. When the timing control signal test becomes active, the selector 75 in the PLL circuit 17 selects the output f of the second channel frequency estimator 21 and sends the loop filter 7 det— S to NC074.

2の出力と第 2のチャネル周波数推定器 21の出力 f とを加算した値を入力する。こ det— S A value obtained by adding the output of 2 and the output f of the second channel frequency estimator 21 is input. Det— S

れにより、 NC074の発振周波数の中心周波数力第 2のチャネル周波数推定器 21 が算出した周波数 f にプリセットされる。この動作により、 PLLクロック周波数と RF det— S 信号チャネル周波数との差が、 PLL回路 17のキヤプチャレンジ以下となれば、通常の位相引込み動作により、位相同期が完了する。 As a result, the center frequency force of the oscillation frequency of NC074 is preset to the frequency f calculated by the second channel frequency estimator 21. This action allows the PLL clock frequency and RF det—S If the difference from the signal channel frequency is equal to or less than the cap challenge of the PLL circuit 17, the phase synchronization is completed by the normal phase pull-in operation.

[0052] 図 5は、位相引込みの様子をタイミングチャートで示している。時刻 tlで、外周側のトラックで位相同期した状態から内周側のトラックにシークすると、 RF信号が途切れ（ a)、 PLL回路 17の同期が外れる（b)。このとき RF信号チャネル周波数は、シークの前後で周波数が変化する（c)。シーケンサ 23は、 PLL回路 17の同期が外れていることを検出し、セレクタ制御信号 selを切り替えて (e)、最大符号反転間隔を用いた引込み (周波数粗引込み）を開始させる。時刻 t2でシークが終了し、 PRMLブロック 16によって RF信号が識別データ列に変換されると、最大符号反転間隔計測器 18は、最大符号反転期間 T (0)を計測し、第 1のチャネル周波数推定器 19は、計測された max FIG. 5 is a timing chart showing the phase pull-in state. At time tl, when seeking to the inner track from the phase synchronized with the outer track, the RF signal is interrupted (a) and the PLL circuit 17 is out of sync (b). At this time, the RF signal channel frequency changes before and after the seek (c). The sequencer 23 detects that the PLL circuit 17 is out of synchronization, switches the selector control signal sel (e), and starts pulling using the maximum sign inversion interval (rough frequency pulling). When the seek is completed at time t2 and the RF signal is converted into an identification data string by the PRML block 16, the maximum sign inversion interval measuring instrument 18 measures the maximum sign inversion period T (0), and the first sign inversion interval T (0) is measured. The channel frequency estimator 19

最大符号反転期間 T (0)に基づいて推定チャネル周波数 f (0)を算出する。 The estimated channel frequency f (0) is calculated based on the maximum sign inversion period T (0).

max det— T max det— T

[0053] 時刻 t3で、シーケンサ 23がタイミング制御信号 testをアクティブ (f)にすると、 PLL 回路 17は、 PLLクロック周波数 f の中心周波数を、推定チャネル周波数 f (0)に pU det— T 設定する（d)。時刻 t4で、シーケンサ 23が再びタイミング制御信号 test (f)をァクティブとすると、 PLL回路 17は、 PLLクロック周波数 f の中心周波数を、第 1のチャネル周波数推定器 19が算出した推定チャネル周波数 f (1)に設定する。シーケンサ 2 det— T [0053] When the sequencer 23 activates the timing control signal test (f) at time t3, the PLL circuit 17 sets the center frequency of the PLL clock frequency f to the estimated channel frequency f (0) by pU det— T (D). When the sequencer 23 again activates the timing control signal test (f) at time t4, the PLL circuit 17 determines the center frequency of the PLL clock frequency f as the estimated channel frequency f calculated by the first channel frequency estimator 19. Set to (1). Sequencer 2 det— T

3は、時刻 t4でテスト信号をアクティブとした後に、選択制御信号 selを反転し (e)、 sy nc間隔を用いた引込み (周波数高精度引込み)を開始させる。 3. After activating the test signal at time t4, invert the selection control signal sel (e) and start pulling using the syn nc interval (high-precision pulling in frequency).

[0054] PRMLブロック 16は、中心周波数 f (1)の PLLクロックで動作し、識別データを det— T [0054] The PRML block 16 operates with a PLL clock having a center frequency f (1), and the identification data is det—T.

出力する。 sync間隔計測器 20は、この識別データから、 sync間隔を計測し、第 2のチャネル周波数推定器 21は、計測された sync間隔に基づいて、推定チャネル周波数 f を算出する。時刻 t5で、シーケンサ 23がタイミング制御信号 test (f)をァクティ det— S Output. The sync interval measuring device 20 measures the sync interval from this identification data, and the second channel frequency estimator 21 calculates the estimated channel frequency f based on the measured sync interval. At time t5, the sequencer 23 sends the timing control signal test (f) to the det—S

ブとすると、 PLL回路 17は、 PLLクロック周波数 f の中心周波数を、第 2のチャネル周波数推定器 21が算出した推定チャネル周波数 f に設定する (d)。その後、 PLL det— S Then, the PLL circuit 17 sets the center frequency of the PLL clock frequency f to the estimated channel frequency f calculated by the second channel frequency estimator 21 (d). Then PLL det— S

回路 17が、通常の引込み動作を行うことにより、時刻 t6で位相同期が確立する。 Circuit 17 establishes phase synchronization at time t6 by performing a normal pull-in operation.

[0055] syncは、出現頻度が比較的高、ために、広、周波数範囲でチャネル周波数を算出することが可能であるものの、 syncパタンに含まれる長マークは高々数十チャネルクロックの長さしかな、ため、これのみを用いて高、精度で周波数を算出することは難しい。一方、 sync間隔は、長マークの 50〜100倍の長さがあり、この sync間隔から周波数を算出することにより、高精度の周波数情報を生成することができる。しかしながら、 PLL回路 17の発振周波数のずれが RF信号チャネル周波数に対して ± 20 %程度の範囲を超える場合には、識別データから syncパタンを正しく検出することができず、 sync間隔を用いて位相引込みを行うことができな、。 [0055] Since the appearance frequency of sync is relatively high, it is possible to calculate the channel frequency over a wide frequency range, but the long mark included in the sync pattern has a length of several tens of channel clocks at most. However, it is not possible to calculate the frequency with high accuracy using only this. difficult. On the other hand, the sync interval is 50 to 100 times longer than the long mark. By calculating the frequency from this sync interval, it is possible to generate highly accurate frequency information. However, if the deviation of the oscillation frequency of the PLL circuit 17 exceeds about ± 20% of the RF signal channel frequency, the sync pattern cannot be detected correctly from the identification data, and the sync interval is used. I can't do phase pull.

[0056] 本実施形態では、引込み開始時には、 PLLクロックが位相同期していない状態の識別データの最大符号反転間隔を用いて粗調整を行って、 PLLクロック周波数を R F信号チャネル周波数に近づけ、その後、 PLLクロックが RF信号チャネル周波数に近、状態の識別データから sync間隔を計測して精密調整を行、、 PLLクロックを位相同期させる。このように、最大符号反転間隔を用いた粗調整と、 sync間隔を用いた精密調整との 2段階によって周波数引込みを行うことで、 PRML検出が前提となる低分解能の再生信号に対しても、より高速に周波数引込みを完了させることができる。 In this embodiment, at the start of pull-in, coarse adjustment is performed using the maximum sign inversion interval of identification data in a state where the PLL clock is not phase-synchronized so that the PLL clock frequency approaches the RF signal channel frequency, and thereafter The PLL clock is close to the RF signal channel frequency, the sync interval is measured from the status identification data, and fine adjustment is performed to synchronize the PLL clock. In this way, by performing frequency pull-in by two stages of coarse adjustment using the maximum sign inversion interval and fine adjustment using the sync interval, even for low-resolution playback signals that require PRML detection, The frequency pull-in can be completed at a higher speed.

[0057] 本実施形態の光ディスク装置 100では、上記のように、 PLL回路 17を高速に引き込むことができるため、 CLV記録されたディスクを CAVにてランダム再生する際に、ロングシークが発生した場合でも、再生時のスループットを向上できる。また、新たにセンサ等を追加する必要がないため、コストを増カロさせることなく高速引込みを実現できる。 [0057] In the optical disc apparatus 100 of the present embodiment, as described above, the PLL circuit 17 can be pulled in at a high speed. Therefore, a long seek occurs when a CLV recorded disc is played back randomly by CAV. Even in this case, the throughput during reproduction can be improved. In addition, since it is not necessary to add a new sensor or the like, high-speed pull-in can be realized without increasing the cost.

[0058] なお、上記実施形態では、最大符号反転間隔に基づく粗調整を行った後に、 sync 間隔に基づく精密調整を行う例について示したが、精密調整については、行わなくてもよい場合がある。例えば、 PLL回路 17のループゲインを十分に高くとることができ、粗調整後の PLLクロック周波数で位相同期が可能な場合には、精密調整を行う必要はない。また、粗調整のみで、 PLLクロック周波数を十分に RF信号チャネル周波数に近付けることができる場合にも、精密調整を省くことができる。これとは逆に、識別データから syncパタンが検出可能であるときには、 sync間隔に基づく精密調整のみで、 PLLクロック周波数を、再生 RF信号チャネル周波数に同期させてもよい。 In the above-described embodiment, an example in which fine adjustment based on the sync interval is performed after performing rough adjustment based on the maximum code inversion interval has been described, but the fine adjustment may not be performed. . For example, if the loop gain of the PLL circuit 17 can be made sufficiently high and phase synchronization is possible with the PLL clock frequency after coarse adjustment, fine adjustment is not necessary. Also, precise adjustment can be omitted when the PLL clock frequency can be sufficiently close to the RF signal channel frequency by only coarse adjustment. On the contrary, when the sync pattern can be detected from the identification data, the PLL clock frequency may be synchronized with the reproduction RF signal channel frequency only by fine adjustment based on the sync interval.

[0059] 上記実施形態では、 PLL回路 17の位相同期が外れた場合、未知の RF信号チヤネル周波数に対して、位相同期が外れる直前の PLLクロック周波数力スタートして、 PLLクロック周波数を RF信号チャネル周波数に近づけて!/、く例につ!、て示したが、これには限定されない。例えば、引込み開始時には、 PLL回路 17をあら力じめ定めた初期周波数で発振させて粗調整を開始し、 PLLクロック周波数を、その初期周波数から、 RFチャネル周波数に近づけていく構成とすることもできる。この場合、図 5 に示したように、 PLLクロック周波数が RF信号チャネル周波数よりも高、場合の方が推定チャネル周波数の誤差が小さくなるため、初期周波数には、高めの周波数を設定することが好ましい。 In the above embodiment, when the phase synchronization of the PLL circuit 17 is lost, the PLL clock frequency is started immediately before the phase synchronization is lost with respect to the unknown RF signal channel frequency, and the PLL clock frequency is changed to the RF signal. As shown in the example! However, the present invention is not limited to this. For example, at the start of pull-in, the PLL circuit 17 is oscillated at an initial frequency that is preliminarily determined to start coarse adjustment, and the PLL clock frequency is made closer to the RF channel frequency from the initial frequency. You can also. In this case, as shown in Figure 5, the PLL clock frequency is higher than the RF signal channel frequency, and the error in the estimated channel frequency is smaller in this case. Therefore, a higher frequency should be set as the initial frequency. Is preferred.

[0060] PRMLブロック 16は、入力するチャネル特性力特定の PRクラスにほぼ一致して V、る場合には、 PR等化を行わずにビタビ復号器で識別データを生成する構成とすることができる。また、最尤検出は、ビタビ復号には限定されず、他のアルゴリズムを用いることもできる。再生 RF信号の分解能が十分に高い場合には、 PRMLブロック 16 に代えて、しき、値検出を用いたパルス化回路によって識別データを生成してもよヽ [0060] The PRML block 16 may be configured to generate identification data by a Viterbi decoder without performing PR equalization when the channel characteristic power to be input substantially matches the specific PR class V. it can. Further, maximum likelihood detection is not limited to Viterbi decoding, and other algorithms can be used. When the resolution of the reproduction RF signal is sufficiently high, identification data may be generated by a pulse circuit using threshold detection instead of the PRML block 16.

[0061] 以上、本発明をその好適な実施形態に基づいて説明したが、本発明の位相同期装置、方法、及び、光ディスク装置は、上記実施形態例にのみ限定されるものではなぐ上記実施形態の構成力も種々の修正及び変更を施したものも、本発明の範囲に含まれる。 As described above, the present invention has been described based on the preferred embodiments. However, the phase synchronization apparatus, the method, and the optical disc apparatus of the present invention are not limited to the above-described embodiments, but the above-described embodiments. The configuration power of the form and various modifications and changes are also included in the scope of the present invention.

産業上の利用可能性 Industrial applicability

[0062] 本発明は、 CDや DVD等の光ディスク装置に利用可能であり、特に高密度記録された光ディスク装置の CAV再生に好適である。 The present invention can be used for an optical disk device such as a CD or a DVD, and is particularly suitable for CAV reproduction of an optical disk device recorded with high density.

Claims

請求の範囲 The scope of the claims

[1] ラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号から、該変調信号に同期したクロック信号を生成する PLL回路（17)と、 [1] From a modulation signal modulated with a run length limit code, in which a special pattern including a predetermined run length not less than the upper limit of the run length limit code rule is periodically embedded, the modulation signal A PLL circuit (17) that generates a clock signal synchronized with the

前記変調信号を前記クロック信号に同期してパルス化し、パルス信号を生成するパルス信号生成手段（16)と、 Pulse signal generation means (16) for generating a pulse signal by pulsing the modulation signal in synchronization with the clock signal;

前記 PLL回路の同期が外れた状態における前記パルス信号の符号反転間隔を計測し、前記特殊パタンの埋め込み周期以上の期間内における前記符号反転間隔の最大値を最大符号反転間隔として出力する最大符号反転間隔計測手段（18)と、前記最大符号反転間隔に基づ!、て第 1のチャネル周波数を推定する第 1チャネル周波数信号生成手段（19)とを備え、 The maximum code in which the sign inversion interval of the pulse signal is measured when the PLL circuit is out of synchronization, and the maximum value of the code inversion interval within a period equal to or greater than the embedding period of the special pattern is output as the maximum code inversion interval. An inversion interval measuring means (18), and a first channel frequency signal generating means (19) for estimating the first channel frequency based on the maximum sign inversion interval;

前記 PLL回路（17)は、非同期状態になると、中心周波数が前記第 1のチャネル周波数に設定されることを特徴とする位相同期装置。 When the PLL circuit (17) is in an asynchronous state, a center frequency is set to the first channel frequency.

[2] 前記 PLL回路（17)の中心周波数が前記第 1のチャネル周波数に設定された状態における前記パルス信号力も前記特殊パタンを検出し、該特殊パタンの出現間隔を計測する特殊パタン間隔計測手段 (20)と、 [2] Special pattern interval measuring means for detecting the special pattern of the pulse signal force when the center frequency of the PLL circuit (17) is set to the first channel frequency and measuring the appearance interval of the special pattern (20) and

前記特殊パタンの出現間隔に基づいて第 2のチャネル周波数を推定する第 2チヤネル周波数信号生成手段 (21)とを更に備え、 A second channel frequency signal generating means (21) for estimating a second channel frequency based on the appearance interval of the special pattern;

前記 PLL回路（17)の中心周波数が、前記特殊パタンの出現間隔に基づいて前記第 2チャネル周波数信号生成手段 (21)が推定した第 2のチャネル周波数に設定される、請求項 1に記載の位相同期装置。 The center frequency of the PLL circuit (17) is set to a second channel frequency estimated by the second channel frequency signal generation means (21) based on an appearance interval of the special pattern. Phase synchronization device.

[3] 前記推定された第 1及び第 2のチャネル周波数の何れか一方を選択して前記 PLL 回路に出力するセレクタ（22)と、 [3] A selector (22) that selects one of the estimated first and second channel frequencies and outputs the selected channel frequency to the PLL circuit;

前記第 1及び第 2のチャネル周波数信号のうちの何れを選択するかを制御するシ一ケンス手段（23)とを備えており、 Sequencing means (23) for controlling which one of the first and second channel frequency signals is selected;

前記シーケンス手段（23)は、前記 PLL回路（17)が非同期状態になると、前記セレクタ（22)に第 1のチャネル周波数を選択させ、前記 PLL回路（17)の中心周波数を前記第 1のチャネル周波数に設定させた後、前記セレクタ（17)に第 2のチャネル周波数を選択させ、前記 PLL回路（17)の中心周波数を前記第 2のチャネル周波数に設定させる、請求項 2に記載の位相同期装置。 The sequence means (23) causes the selector (22) to select a first channel frequency when the PLL circuit (17) is in an asynchronous state, and sets the center frequency of the PLL circuit (17) to the first frequency. After setting the channel frequency, the selector (17) The phase synchronization device according to claim 2, wherein a frequency is selected and a center frequency of the PLL circuit (17) is set to the second channel frequency.

[4] ラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号から、該変調信号に同期したクロック信号を生成する PLL回路（17)と、 [4] A modulation signal modulated by a run length limit code, wherein the modulation signal is obtained by periodically embedding a special pattern including a predetermined run length not less than the upper limit of the run length limit code rule. A PLL circuit (17) that generates a clock signal synchronized with the

前記 PLL回路（17)の同期が外れた状態における前記パルス信号から前記特殊パタンを検出し、該特殊パタンの出現間隔を計測する特殊パタン間隔計測手段 (20)と前記特殊パタンの出現間隔に基づいてチャネル周波数を推定するチャネル周波数信号生成手段（19)とを備え、 Special pattern interval measuring means (20) for detecting the special pattern from the pulse signal in a state where the PLL circuit (17) is out of synchronization and measuring the appearance interval of the special pattern, and the appearance interval of the special pattern. Channel frequency signal generation means (19) for estimating the channel frequency based on

前記 PLL回路（17)は、非同期状態になると、中心周波数が前記チャネル周波数に設定されることを特徴とする位相同期装置。 When the PLL circuit (17) enters an asynchronous state, the center frequency is set to the channel frequency.

[5] 前記パルス信号生成手段（16)は、最尤検出により、前記変調信号から前記パルス信号を生成する最尤検出器を含む、請求項 1に記載の位相同期装置。 5. The phase synchronization apparatus according to claim 1, wherein the pulse signal generation means (16) includes a maximum likelihood detector that generates the pulse signal from the modulation signal by maximum likelihood detection.

[6] 前記パルス信号生成手段（16)は、前記変調信号を PR等化し、前記最尤検出器に入力する等化器を含む、請求項 5に記載の位相同期装置。 6. The phase synchronization apparatus according to claim 5, wherein the pulse signal generation means (16) includes an equalizer that PR-equalizes the modulated signal and inputs the PR signal to the maximum likelihood detector.

[7] 前記最尤検出器は、ビタビアルゴリズムに従って最尤検出を行う、請求項 5に記載の位相同期装置。 7. The phase synchronization apparatus according to claim 5, wherein the maximum likelihood detector performs maximum likelihood detection according to a Viterbi algorithm.

[8] 同心円状又はスパイラル状のトラックが形成され、該トラック上にラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号が記録された光ディスク媒体を再生する光ディスク装置において、 [8] A special pattern including a concentric or spiral track formed on the track and modulated by a run length limit code and having a predetermined run length that is equal to or greater than the upper limit of the run length limit code rule. In an optical disc apparatus for reproducing an optical disc medium on which a modulation signal in which is periodically embedded is recorded,

前記光ディスク媒体（11)に記録された変調信号を読み出すピックアップ手段（12) と、 Pickup means (12) for reading out the modulation signal recorded on the optical disk medium (11);

前記ピックアップ手段（12)によって読み出された変調信号に同期したクロック信号を生成する PLL回路（17)と、前記変調信号を前記クロック信号に同期してパルス化し、パルス信号を生成するパルス信号生成手段（16)と、 A PLL circuit (17) for generating a clock signal synchronized with the modulation signal read by the pickup means (12); Pulse signal generation means (16) for generating a pulse signal by pulsing the modulation signal in synchronization with the clock signal;

前記 PLL回路（17)の同期が外れた状態における前記パルス信号の符号反転間隔を計測し、前記特殊パタンの埋め込み周期以上の期間における前記符号反転間隔の最大値を、最大符号反転間隔として出力する最大符号反転間隔計測手段（18) と、 The sign inversion interval of the pulse signal when the PLL circuit (17) is out of synchronization is measured, and the maximum value of the sign inversion interval in a period longer than the embedding period of the special pattern is set as the maximum code inversion interval. Maximum sign inversion interval measurement means (18) to output,

前記最大符号反転間隔に基づ!、て第 1のチャネル周波数を推定する第 1チャネル周波数信号生成手段（19)とを備え、 First channel frequency signal generating means (19) for estimating the first channel frequency based on the maximum code inversion interval!

前記 PLL回路（17)は、非同期状態になると、中心周波数が前記第 1のチャネル周波数に設定されることを特徴とする光ディスク装置。 When the PLL circuit (17) enters an asynchronous state, the center frequency is set to the first channel frequency.

[9] 前記 PLL回路（17)の中心周波数が前記第 1のチャネル周波数に設定された状態における前記パルス信号力も前記特殊パタンを検出し、該特殊パタンの出現間隔を計測する特殊パタン間隔計測手段 (20)と、 [9] Special pattern interval measuring means for detecting the special pattern of the pulse signal force in a state where the center frequency of the PLL circuit (17) is set to the first channel frequency and measuring the appearance interval of the special pattern (20) and

前記 PLL回路（17)の中心周波数が、前記特殊パタンの出現間隔に基づいて前記第 2チャネル周波数信号生成手段 (21)が推定した第 2のチャネル周波数に設定される、請求項 8に記載の光ディスク装置。 The center frequency of the PLL circuit (17) is set to a second channel frequency estimated by the second channel frequency signal generation means (21) based on an appearance interval of the special pattern. Optical disk device.

[10] 前記推定された第 1及び第 2のチャネル周波数の何れか一方を選択して前記 PLL 回路（17)に出力するセレクタ（22)と、 [10] A selector (22) that selects one of the estimated first and second channel frequencies and outputs the selected channel frequency to the PLL circuit (17);

前記シーケンス手段（23)は、前記 PLL回路（17)が非同期状態になると、前記セレクタ（22)に第 1のチャネル周波数を選択させ、前記 PLL回路（17)の中心周波数を前記第 1のチャネル周波数に設定させた後、前記セレクタ（22)に第 2のチャネル周波数を選択させ、前記 PLL回路（17)の中心周波数を前記第 2のチャネル周波数に設定させる、請求項 9に記載の光ディスク装置。 The sequence means (23) causes the selector (22) to select a first channel frequency when the PLL circuit (17) is in an asynchronous state, and sets the center frequency of the PLL circuit (17) to the first frequency. 10. The optical disc according to claim 9, wherein after the channel frequency is set, the selector (22) selects the second channel frequency, and the center frequency of the PLL circuit (17) is set to the second channel frequency. apparatus.

[11] 同心円状又はスパイラル状のトラックが形成され、該トラック上にラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号が記録された光ディスク媒体を再生する光ディスク装置において、 [11] A concentric or spiral track is formed on the track with a run length limit code. In an optical disc apparatus for reproducing an optical disc medium on which a modulated signal that has been modulated and is recorded with a modulation signal periodically embedded with a special pattern including a predetermined run length that is equal to or greater than the upper limit of the run length restriction code rule,

前記ピックアップ手段（12)によって読み出された変調信号に同期したクロック信号を生成する PLL回路（17)と、 A PLL circuit (17) for generating a clock signal synchronized with the modulation signal read by the pickup means (12);

前記 PLL回路（17)の同期が外れた状態における前記パルス信号から前記特殊パタンを検出し、該特殊パタンの出現間隔を計測する特殊パタン間隔計測手段 (20)と前記特殊パタンの出現間隔に基づいてチャネル周波数を推定するチャネル周波数信号生成手段 (21)とを備え、 Special pattern interval measuring means (20) for detecting the special pattern from the pulse signal in a state where the PLL circuit (17) is out of synchronization and measuring the appearance interval of the special pattern, and the appearance interval of the special pattern. Channel frequency signal generating means (21) for estimating the channel frequency based on

前記 PLL回路（17)は、非同期状態になると、中心周波数が前記チャネル周波数に設定されることを特徴とする光ディスク装置。 When the PLL circuit (17) enters an asynchronous state, the center frequency is set to the channel frequency.

[12] 前記パルス信号生成手段（16)は、最尤検出により、前記変調信号から前記パルス信号を生成する最尤検出器を含む、請求項 8に記載の光ディスク装置。 12. The optical disc apparatus according to claim 8, wherein the pulse signal generation means (16) includes a maximum likelihood detector that generates the pulse signal from the modulation signal by maximum likelihood detection.

[13] 前記パルス信号生成手段（16)は、前記変調信号を PR等化し、前記最尤検出器に入力する等化器を含む、請求項 12に記載の光ディスク装置。 13. The optical disc apparatus according to claim 12, wherein the pulse signal generation means (16) includes an equalizer that PR-equalizes the modulated signal and inputs the PR signal to the maximum likelihood detector.

[14] 前記最尤検出器は、ビタビアルゴリズムに従って最尤検出を行う、請求項 12に記載の光ディスク装置。 14. The optical disk device according to claim 12, wherein the maximum likelihood detector performs maximum likelihood detection according to a Viterbi algorithm.

[15] PLL回路を用い、ラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号から、該変調信号に同期したクロック信号を生成する方法において、前記変調信号を前記クロック信号に同期してパルス化し、パルス信号を生成するステツプと、 [15] A modulated signal modulated by a run length limited code using a PLL circuit, and a special pattern including a predetermined run length that is equal to or greater than the upper limit of the run length limited code rule periodically embedded In the method for generating a clock signal synchronized with the modulation signal, a step of generating a pulse signal by pulsing the modulation signal in synchronization with the clock signal;

前記 PLL回路（17)の同期が外れた状態における前記パルス信号の符号反転間隔を計測し、前記特殊パタンの埋め込み周期以上の期間内における前記符号反転間隔の最大値を計測するステップと、 Between the sign inversion of the pulse signal when the PLL circuit (17) is out of synchronization Measuring the interval, and measuring the maximum value of the sign inversion interval within a period equal to or longer than the embedding period of the special pattern;

前記計測された符号反転間隔の最大値に基づいて第 1のチャネル周波数を推定するステップと、 Estimating a first channel frequency based on the measured maximum value of the sign inversion interval;

前記 PLL回路（17)が非同期状態になると、前記 PLL回路の中心周波数を前記第 1のチャネル周波数に設定するステップとを有することを特徴とする位相同期方法。 And a step of setting a center frequency of the PLL circuit to the first channel frequency when the PLL circuit (17) is in an asynchronous state.

[16] 前記 PLL回路（17)の中心周波数を前記第 1のチャネル周波数に設定するステツプに後続して、前記変調信号を前記クロック信号に同期してパルス化したパルス信号力も前記特殊パタンを検出し、該特殊パタンの出現間隔を計測するステップと、前記特殊パタンの出現間隔に基づいて第 2のチャネル周波数を推定するステップと、 [16] Following the step of setting the center frequency of the PLL circuit (17) to the first channel frequency, the pulse signal power obtained by pulsing the modulation signal in synchronization with the clock signal is also the special pattern. And measuring the appearance interval of the special pattern; estimating the second channel frequency based on the appearance interval of the special pattern;

前記 PLL回路の中心周波数を前記第 2のチャネル周波数に設定するステップとを更に有する、請求項 15に記載の位相同期方法。 The phase synchronization method according to claim 15, further comprising: setting a center frequency of the PLL circuit to the second channel frequency.

[17] PLL回路を用い、ラン長制限符号で変調された変調信号であって、前記ラン長制限符号規則の上限以上の所定のラン長を含む特殊パタンが周期的に埋め込まれた変調信号から、該変調信号に同期したクロック信号を生成する方法において、前記変調信号を前記クロック信号に同期してパルス化し、パルス信号を生成するステツプと、 [17] A modulation signal modulated by a run length limit code using a PLL circuit, and periodically embedded with a special pattern including a predetermined run length that is equal to or greater than the upper limit of the run length limit code rule In the method for generating a clock signal synchronized with the modulation signal, a step of generating a pulse signal by pulsing the modulation signal in synchronization with the clock signal;

前記 PLL回路（17)の同期が外れた状態における前記パルス信号から前記特殊パタンを検出し、該特殊パタンの出現間隔を計測するステップと、 Detecting the special pattern from the pulse signal in a state where the PLL circuit (17) is out of synchronization, and measuring an appearance interval of the special pattern;

前記特殊パタンの出現間隔に基づいてチャネル周波数を推定するステップと、前記 PLL回路（17)が非同期状態になると、前記 PLL回路（17)の中心周波数を前記チャネル周波数に設定するステップとを有することを特徴とする位相同期方法。 Estimating the channel frequency based on the appearance interval of the special pattern, and setting the center frequency of the PLL circuit (17) to the channel frequency when the PLL circuit (17) is in an asynchronous state. A phase synchronization method characterized by the above.