WO2006064634A1

WO2006064634A1 - 電子放出素子及びその製造方法

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Publication number: WO2006064634A1
Application number: PCT/JP2005/021321
Authority: WO
Inventors: Tomonari Nakada; Nobuyasu Negishi; Kazuto Sakamura; Yoshiyuki Okuda; Saburo Aso; Atsushi Watanabe; Takamasa Yoshikawa; Kiyohide Ogasawara
Original assignee: Pioneer Corporation
Priority date: 2004-12-17
Filing date: 2005-11-15
Publication date: 2006-06-22
Also published as: JPWO2006064634A1; US20080211401A1

Description

電子放出素子及びその製造方法技術分野

本発明は、電子源である電子放出素子及びその製造方法に関する。背景技術

従来から面電子源の電子放出素子の構造として、金属一絶縁体—半導体（M I S ) 型、金属—絶縁体一金属（M I M) 型などが知られている。

たとえば、 M I M構造の電子放出素子の一例では、基板上に下部電極、絶縁体層、上部電極を順に積層した構造を有するものがある。基板上に陰極下部電極としての A 1層、膜厚 1 O n m程度の A l ₂0₃絶縁体層、膜厚 1 0 nm程度の陽極上部電極としての A u層を順に形成した構造を有するものがー例として挙げられる。これを真空中で対向電極の下に配置して下部電極と上部電極の間に所定電圧を印加すると、電子の一部が上部電極から真空中へ飛び出す。

しかし、素子内の大きな面積を占める電子放出部を薄い絶縁層と薄い上部電極の積層構造により形成した M I M構造の電子放出素子は、成膜時に発生してしまうディフエクトなどにより通電時に電流のリークが起こりやすぐ素子の破壊が起こりやすいという欠点を有している。この問題を解決するために、電子放出素子内で電子放出部となる極薄の絶縁層を有するエリアを必要最小限の大きさにする方法が提案されている。たとえば、図 1に示されるような微粒子 2 0、又は 1

2 図 2に示されるような逆テ一パブロック 2 1 bを用い、電子放出部を形成する電子放出素子の製法がそれである（WO 0 3 / 0 4 9 1 3 2 A 1公報、参照）。電子放出部が微粒子やマイクロマスクを用いることにより作製されているが、微粒子の場合、微粒子を狙った所に置くことが難しく、その分散が理想的にできない。複数の電子放出部を有する素子の場合、電子放出量は電子放出部の数に比例するので、たとえば 1 0 0 m以下の微細な電子放出素子あるいは電子放出素子アレイの形成には、微粒子を用いる方法は電子放出量の制御が困難であり適さない。一方、フォトリソグラフィ一を用いてマイクロマスクを作製する場合、微細な電子放出素子あるいは電子放出素子アレイに適しているが、マイクロマスクを形成するプロセスが複雑であり、電子放出部形状の制御が困難である。また、マィク口マスクによる方法は、マスクに付着した絶縁体層や上部電極が除去されずにパーティクルとなり生産設備を汚染するといつた問題を有している。特に電子放出素子を微細化させるためには半導体プロセスによる作製が必須であり、一般的な半導体生産ラインでマイクロマスク形成生産は適当でない。発明の開示 -

' そこで、本発明の解決しょうとする課題には、安定的に電子の放出可能な電子放出部を形成する電子放出装置及びその製造方法を提供することが一例として挙げられる。

本発明の電子放出素子は、基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子であって、

前記絶縁体層の膜厚が段階的に減少する階段形状の内壁によって形成された開口部と、前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域と、を備える電子放出部を有することを特徴とする。本発明の電子放出素子ァレイは、上記の電子放出素子の複数個を有することを特徴とする。

本発明の電子放出素子の製造方法は、基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子の製造方法であって、

前記絶縁体層及び前記上部電極を一様に成膜し、前記絶縁体層及び前記上部電極の一部を除去することにより段階的に前記絶縁体層の膜厚を減少せしめ階段形状の内壁を有する開口部を形成して、前記電子供給層を露出させる電子放出部形成工程と、

前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域を成膜する炭素領域形成工程と、を含むことを特徴とする。図面の簡単な説明

図 1及び 2は、従来の電子放出素子の概略断面図である。

図 3は、本発明による実施形態の電子放出素子の部分拡大断面図である。

図 4は、本発明による実施形態の電子放出素子ァレイの部分拡大斜視図である。図 5〜1 4は、本発明による実施形態の電子放出素子の製造工程を説明する電子放出素子の部分拡大断面図である。

図 1 5は、本発明による実施形態の電子放出素子の電子放出部の平面図である。図 1 6及び 1 7は、本発明による他の実施形態の電子放出素子の電子放出部の平面図である。

図 1 8は、本発明による他の実施形態の電子放出素子の部分拡大断面図である。図 1 9は、本発明による実施形態の電子放出素子の測定システムを説明する概略図である。

図 2 0は、本発明による実施例の電流電圧特性を示すグラフである。

図 2 1は、本発明による実施例の活性化処理後の電流電圧特性を示すグラフである。

図 2 2及び 2 3は、本発明による他の実施例による電子放出素子の絶縁体層の膜厚に対する放出電流量と素子の破壊率を示すグラフである。

図 2 4は、本発明による他の実施例による電子放出素子を説明する部分拡大断面図である。

図 2 5は、本発明による他の実施例による電子放出素子の絶縁体層の膜厚の段数に対する放出電流量の関係を示すグラフである。

図 2 6は、本発明による他の実施例の電子放出素子を説明する部分拡大断面図である。発明の詳細な説明

以下、本実施形態の実施の形態について図面を参照しつつ説明する。

[電子放出装置] 図 3は、本発明の電子放出素子の一例の概略断面図を示す。電子放出素子 Sは、基板 1上に形成された近い側の下部電極 2上に順に積層形成されたバリア層 3、電子供給層 4、絶縁体層 1 3 (厚絶縁体部 5及び薄絶縁体部 6 )、上部電極 7、並びに炭素領域 8からなる。電子放出素子は、絶縁体層 1 3が階段形状の内壁によって形成される開口部を有しており、かかる開口部が電子放出部 1 4として機能し、下部電極 3及び上部電極 7の間への所定電圧印加時に、電子が上部電極 7 側から放出される。電子放出部 1 4は、例えば厚絶縁体部 5及び薄絶縁体部 6からなる絶縁体層 1 3の膜厚がその中央に向かって段階的に減少する領域であり、少なくとも 1つの段差が存在する。厚絶縁体部 5及び薄絶縁体部 6はそれぞれ単層又は多層構造として成膜することができる。電子放出部 1 4は上部電極 7の平坦表面における凹部として形成される。また、電子放出部 1 4における薄絶縁体部 6は電子供給層 4上の縁部で終端している。電子放出部 1 4においては、上部電極 7が薄絶縁体部 6上の縁部で終端している。よって、製造時、上部電極 7と電子供給層 4とは短絡しない。電子放出部は電子放出素子内に複数個あることが望ましい。これは電子放出部をアレイ化することにより電子放出部のばらつきが平均化され、ひいては電子放出素子のばらつきが低減され、安定性が向上する。電子放出部 1 4において、炭素領域 8は、上部電極 7側から薄絶縁体部 6に接触しつつ電子供給層 4に接触している（接触部分)。厚絶縁体部 5及び薄絶縁体部 6からなる絶縁体層の膜厚は、炭素領域 8と電子供給層 4が接触する部分に向かつて段階的に減少してゼロとなる。

図 4は複数の電子放出素子 Sを有する電子放出素子アレイを示す。この電子放出素子ァレイでは、複数の電子放出素子 Sがたとえばマトリクス状に配列されている。隣接する上部電極 7を接続するバスライン B Lと下部電極 2とはそれぞれストライプ状の電極とし、かつ互いに直交する位置に配列される。電子放出素子 Sはストライプの交点位置に配置される。電子放出素子 S間は区画する絶緣部 1 7により仕切られている。

電子放出素子 Sの各々は、素子基板 1上に、ノリア層 3、電子供給層 4、厚絶緣体部 5、薄絶縁体部 6、上部電極 7、及び炭素領域 8が順に積層されている。素子基板 1の材質はガラスの他に、 A 1₂0₃、 S i ₃N₄、 BNなどのセラミツクスでもよい。 S iウェハ上を S i〇₂などの絶縁膜で被覆したウェハも基板として用いられ得る。

下部電極 2は単層又は多層からなり、たとえばアルミニウム（A l)、タンダステン（W)、銅（Cu)、クロム（C r) などからなる。

バリア層 3は窒化チタン（T i N) などのメタルバリアからなる。

電子供給層 4はシリコン（S i)又は S iを主成分とする混合物もしくはその化合物などのアモルファス相、又は単結晶層、もしくは多結晶層の半導体からなる。電子供給層 4の材料としてはスパッ夕リング法ゃ C V D法により成膜した I I I b族あるいは Vb族の元素をド一プしたアモルファスシリコン（a_S i ) が特に有効であるが、 a— S iのダングリングポンドを水素（H)で終端させた水素化アモルファスシリコン（a— S i ： H)、さらに S iの一部を炭素（C) で置換した水素化アモルファスシリコンカーバイト（a— S i C： H)や、 S i の一部を窒素（N)で置換した水素化アモルファスシリコンナイトライド（a— S i N： H) などの化合物半導体も用いられる。

薄絶縁体部 6の誘電体材料としては、酸化シリコン S i〇_x (Xは原子比を示す）が特に有効であるが、

L i O_x、 L i N_x, NaO_x、 K〇_x、 RbO_x、 C s O_x、 B eO_x、 MgO_x、 MgN_x、 Ca〇_x、 CaN_x、 S r〇_x、 B aO_x、 S cO_x、 YO_x、 YN_X、 L aO_x、 L aN_x、 CeO_x、 P rO_x、 NdO_x、 SmO_x、 EuO_x、 GdO_x、 TbO_x、 DyO_x、 HoO_x、 E rO_x、 TmO_x、 YbO_x、 LuO_x、 T i O_x、 Z r〇_x、 Z rN_x、 HiO_x、 H f N_x、 Th〇_x、 VO_x、 VN_X、 NbO_x、 N bN_x、 Ta〇_x、 TaN_x、 C rO_x、 C rN_x、 MoO_x、 MoN_x、 WO_x、 W N_x、 MnO_x、 ReO_x、 F eO_x、 FeN_x、 RuO_x、 O s O_x、 Co〇_x、 R hO_x、 I rO_x、 N i O_x、 PdO_x、 P t O_x、 Cu〇_x、 CuN_x、 AgO_x、 AuO_x、 Zn〇_x、 Cd〇_x、 Hg〇_x、 B〇_x、 BN_X、 A 1〇_x、 A 1 N_x、 G aO_x、 GaN_x、 I nO_x、 S i N_x、 GeO_x、 Sn〇_x、 PbO_x、 PO_x、 P N_x、 As〇_x、 S bO_x、 S eO_x、 T e O_xなどの酸化物又は窒化物でもよレ^ また、 L i A l〇₂、 L i ₂S i〇₃、 L i ₂T i〇₃、 Na₂A l ₂₂〇₃₄、 N a Fe〇₂、 N a₄S i 0₄、 K₂S i〇₃、 K₂T i 0₃、 K₂W0₄、 Rb₂C r 0₄、 CS₂C r〇₄、 MgA l ₂〇₄、 MgFe ₂0₄、 MgT i 0₃ CaT i〇₃、 C aW〇₄、 CaZ r0₃、 S r Fe ₁₂0₁₉、 S rT i〇₃、 S r Z r0₃、 B a A 1₂〇₄、 B aFe₁₂〇₁₉、 B aT i 0₃、 Y₃A 1₅0₁₂、 Y₃Fe₅〇₁₂、 L a Fe〇₃、 L a₃Fe₅0₁₂、 La₂T i ₂〇₇、 Ce Sn0₄、 C e T i 0₄ Sm ₃Fe₅0₁₂、 EuFe〇₃、 Eu₃F e₅〇₁₂、 GdFe〇₃、 Gd₃Fe₅〇₁₂、 DyFe〇₃、 Dy₃Fe₅〇₁₂、 HoFe0₃、 Ho₃Fe₅〇₁₂、 Er Fe〇₃、 E r₃Fe₅〇₁₂、 Tm₃Fe₅〇₁₂、 LuFe〇₃、 Lu₃Fe₅0₁₂、 N i T i 0₃、 A l ₂T i〇₃、 F e T i 0₃ B aZ r0₃、 L i Z r〇₃、 MgZ r〇₃、 H f T i 0₄, NH₄V〇₃、 AgV0₃、 L i V0₃、 B aNb ₂0₆、 N aNb 〇₃、 S rNb ₂0₆、 KTa0₃、 NaTa0₃、 S rTa₂〇₆、 CuC r₂〇₄、 Ag₂C r〇₄、 B a C r 0₄ K₂Mo0₄、 Na₂Mo〇₄、 N iMo〇₄、 B a W0₄、 Na₂W0₄、 S rW0₄、 Mn C r ₂0₄、 Mn F e ₂0₄、 MnT i〇₃、 MnW0₄、 CoFe ₂〇₄、 ZnF e₂〇₄、 F eW0₄、 CoMo0₄、 CoT i〇₃、 CoW0₄、 N i F e ₂0₄、 N iW0₄、 CuF e ₂0₄、 CuMo〇₄、 CuT i〇₃、 CuW〇₄、 Ag₂Mo0₄、 Ag₂W〇₄、 ZnA l ₂0₄、 ZnM o0₄、 ZnW0₄、 CdSn〇₃、 CdT i 0₃、 CdMo0₄、 CdW〇₄、 N aA l〇₂、 MgA 1₂0₄, S rA l ₂0₄、 Gd₃Ga₅〇₁₂、 I n F e 0₃, M g l n₂0₄、 A l ₂T i〇₅、 FeT i〇₃、 MgT i〇₃、 Na₂S i〇₃、 C a S i〇₃、 Z r S i 0₄、 K₂Ge〇₃、 L i ₂Ge〇₃、 Na₂Ge0₃、 B i ₂ S n ₃0₉、 MgSn0₃、 S r Sn〇₃、 PbS i 0₃、 PbMo〇₄、 PbT i O ₃、 Sn〇₂— Sb ₂0₃、 CuS e〇₄、 Na₂S e〇₃、 ZnS e〇₃、 K₂T e 0₃、 K₂Te0₄、 Na₂Te〇₃、 N a ₂T e 0₄などの複合酸化物、 Fe S、 A 1₂S₃、 MgS、 ZnSなどの硫化物、

L i F、 MgF₂、 SmF₃などのフッ化物、

HgC l、 F eC l ₂、 C r C l ₃などの塩化物、

AgB r、 CuB r、 MnB r₂などの臭化物、

Pb l ₂、 Cu I、 F e I ₂などのヨウ化物、

L aB₆、 C e B₆などのランタノイド硼化合物、

T i B₂、 Z rB₂、 H f B₂などの金属硼化物、

又は、 S i A 1 ONなどの複合酸化窒化物でも薄絶縁体部 6の誘電体材料として有効である。

また、ダイヤモンド、フラーレン（C_2n)からなる炭素絶縁物も有効である。薄絶縁体部の電子放出部 14以外の平坦部分の厚さは、 50 nm以上が好ましいが、更に好適な厚さの範囲は、素子の静電容量から決定される。

素子平坦部において上部電極と電子供給層にはさまれた薄絶縁体部は静電容量を形成する。この静電容量の値が大きいと素子の高速動作に対する妨げとなり、特に光電変換膜と組合せて撮像装置を構成する場合に顕著となる。この観点からは、厚絶縁体部は厚い方が好ましい。

薄膜として成膜される上部電極 7の材料としては融点が極めて高い夕ングステン（W)が特に有効であるが、融点の高いモリブデン（Mo)レニウム（R e；)、タンタル（T a)、オスミウム（0 s)、ィリジゥム ( I 1- )、ルテニウム（Ru)、ロジウム（Rh)、バナジウム（V)、クロム（C r)、ジルコニウム（Z r)、プラチナ（P t)、チタン（T i)、パラジウム（P d)、鉄（F e：)、イットリウム (Y)、コバルト（Co)、ニッケル（N i) も有効であり、 Au、 Be、 B、 C、 A l、 S i、 S c、 Mn、 Cu、 Zn、 Ga、 Nb、 Tc、 Ag、 Cd、 I n、 Sn、 T l、 Pb、 L a、 Ce、 P r、 Nd、 Pm、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 E r、 Tm、 Yb、 Luなども用いられ得る。また、これらの金属の合金やたとえば L a B ₆、 CeB₆、 T i B₂、 Z rB₂、 Hf B₂などの導電性を有する化合物も用いられ得る。

電子放出素子の製造における成膜法としては物理堆積法又は化学堆積法が用いられる。物理堆積法（PVD) 法として知られ、これには真空蒸着法、分子線ェピタキシ法、スパッタリング法、ィォン化蒸着法、レーザーアブレーション法などがある。化学堆積法（C VD) 法として知られ、これには熱 C VD法、ブラズマ C VD法、有機金属 C VD (MO C V D) 法などがある。これらの中で、スパッタリング法が特に有効である。電子供給層は、スパッタリング法（反応スパッ夕リングを含む）を用いてガス圧 0 . 1〜1 0 O mT o r r好ましくは 0 . 1 〜2 O mT o r r、成膜レート 0 . 1〜； L 0 0 0 nm/m i n好ましくは 0 . 5 〜1 0 O n mZm i nのスパッタリング条件で成膜される。

さらに、電子放出素子 Sにおいて、その上部の少なくとも凹部の電子放出部 1 4上に炭素又は炭素を成分とする混合物もしくは炭素化合物からなる炭素領域 8が成膜されているが、これが、作製時に上下電極間の所定電圧印加による活性化処理により、発生するジュール熱を利用して、電子供給層 4の一部などをァモルファス相から結晶相へ結晶化させる。

この素子における活性化処理とそれによる電子放出のメカニズムについては以下のことが考えられる。

( 1 ) 上部電極 7と下部電極 2の間に直流電圧を印加すると、電子は下部電極 2からバリア層 3、電子供給層 4、炭素領域 8、上部電極 7という経路で走行する。あるいはスパッタリングで形成された薄絶縁体部 6は多くの不純物準位を有するので、この不純物順位を介してホッピング電流が流れる。すなわち下部電極 2、バリア層 3、電子供給層 4、薄絶縁体部 6、上部電極 7という電子の走行経路もある。ここで、電子放出部 1 4の中央の部分では、上部電極 7と電子供給層 4が薄い炭素領域 8を介して電気的に接続されている。また、直流電圧の印加は 0 Vより徐々に増加させることが望ましい。また、このように、電子供給層 4から注入された電子が上部電極 7へと走行することによる電流を素子電流 I dと呼ぶ。

( 2 ) アモルファス相の S iからなる電子供給層 4は抵抗値が高いので、電流が増加するに従い、発熱が起こり、その熱により電子供給層のアモルファス S i の一部が結晶化する。

( 3 ) 電子供給層において結晶化した部分は他のアモルファス S i部分よりも低抵抗となるため、電流が流れやすくなる。また、薄絶縁体部 6の不純物順位には電子がトラップされ、固定化された電荷として働く。その結果、薄絶縁体部 6 の上部電極 7に近い側で電界が非常に強化される。一方、熱の影響により、炭素領域と電子供給層の接触状態は悪くなり、炭素領域と電子供給層の間には電流が流れにくくなる。

( 4 ) その結果、電子は下部電極 2、バリア層 3、電子供給層 4、電子供給層内の結晶相、薄絶縁体部 6という走行経路に集中する。電子は薄絶縁体部 6を走行する際に上部電極 7に近い側にできた非常に強い電界で加速され、ホットエレクトロンと呼ばれる高エネルギーをもつた電子となり、上部電極 Ίと炭素領域 8 をトンネリングして外部に放出される。このように電子供給層より流入された電子が外部に放出され、炭素領域 8に対向するアノード（図示せず）に走行することによる電流を放出電流 I eと呼ぶ。以上の示したプロセスを活性化処理と呼ぶ。活性化処理の際には上記のようにジュール熱によりアモルファス相の S iが結晶相に転移するほどの熱が発生する。このため上部電極 7とアモルファス相の S iからなる電子供給層 4が接していると上部電極の金属原子が電子供給層であるアモルファス相の S iに拡散して抵抗の急減が起こり、結果として過電流による破壊に至る。よって電子放出部 1 4の中央の部分では、前記のとおり上部電極 7と電子供給層 4が薄い炭素領域 8を介して電気的に接続されていることが重要である。

以上のとおり、従来の M I Mや M I S型素子と比べて素子面積に対する電子放出部の占める割合を小さくしただけでなく、本電子放出素子は活性化処理を経ることによりアモルファス相の結晶化を利用した電流経路集中や薄絶縁体層中の不純物準位へのトラッピングによる電界の強化利用している。その結果、実効的な電子放出部を小さくしても素子面積あたりの電子放出量すなわち放出電流密度は、従来の M I Mや M I S型以上になっている。

炭素領域の材料として無定形炭素、グラフアイト、カルビン、フラーレン（C 2 n )、ダイヤモンドライクカーボン、カーボンナノチューブ、カーボンナノフアイバ一、カーボンナノホーン、力一ボンナノコイル、カーボンナノプレー卜、ダイヤモンド、などの形態の炭素、或いは、 Z r C、 S i C、 WC、 M o Cなどの炭素化合物が有効である。

炭素領域を薄膜として形成する方法は、たとえば真空チヤンバに設けられた炭素タ—ゲットを有するスパッタリング装置などにより、凹部の電子放出部と上部電極上に一様に積層、形成することができる。この場合、炭素は主として無定形炭素、グラフアイト、ダイヤモンドライクカーボンといった形態をとる。一方、炭素領域の炭素がカーボンナノチューブ、カーボンナノファイバー、力一ポンナノホ一ン、カーボンナノコイル、カーボンナノプレートの形態の場合は C VD法が有効である。この場合、上部電極の表層の F e、 N i、 C oを主成分とする触媒層を設けておくことができる。または炭素の形態によらず印刷法も炭素領域の形成法として有効である。さらに、本実施形態の電子放出素子では、その電子放出部以外の薄絶縁体部は厚い膜厚を有するので、スルーホールが発生しにくくなり、製造歩留まりが向上する。また、本実施形態の電子放出素子は、表示装置、画素バルブの発光源、撮像素子、電子顕微鏡などの電子放出源、真空マイクロエレクトロニクス素子などの高速素子に応用でき、さらに面状又は点状の電子放出ダイオードとして、さらには高速スィッチング素子として動作可能である。

特に、小型高精細なディスプレイの電子放出源や、撮像素子の電子放出源の場合に 2 0 z m程度の微小な画素を構成することが求められるので、本実施形態の電子放出素子が有効である。

[電子放出装置の製造方法]

電子放出装置の製造方法を一例として概略説明する。

先ず、図 5に示すように、清浄な基板 1を用意し、その主面にたとえば A 1や、 C r / C u / C r多層からなる金属電極の下部電極 2と、 T i Nなどバリアメタルからなるバリア層 3の積層体からなるをストライプ状に成膜する。ここで、熱酸化により酸化膜を形成した S i基板上にこれらをスパッタリングで成膜することができる。また、 T i Nは窒素を導入した反応スパッタリングで成膜することができる。

次に、図 6に示すように、露出した基板 1及びバリア層 3上にスパッタリングによりたとえば S iからなる電子供給層 4を一様に形成する。 S iの他に、 S i を主成分とする混合物もしくはその化合物からなる電子供給層を基板上に形成することもできる。たとえば、ボロン（B ) を添加した電子供給層のァモルファス S iをマグネトロンスパッタリングにより成膜することができる。次に、図 7に示すように、電子供給層 4上に S i O xなどの絶縁体を、酸素を導入した反応スパッタリングにより成膜し、厚絶縁体部 5を一様に形成する。その後に、図 8に示すように、厚絶縁体部 5上にレジストマスク Rを形成する。すなわち、レジストを塗布し、所定パターンで、露光、現像によりパターニングを行う。この工程は通常のフォトリソグラフィ一法と同様のレジスト塗布、露光、現像、ポストべークのプロセスからなる。また、電子ビームリソグラフィ法を用いれば、より微細なパターエングができる。レジストマスク Rは、下部電極 2上方にあり、後に形成される上部電極のストライプと交差すべき領域内に配置される。ここで、レジストのパターニングは、電子放出部となるべき貫通開口を電子供給層 4に達して露出させるように、円又は外輪となるように形成できる。その後、図 9に示すように、ウエットエッチングなどにより、露出している厚絶縁体部 5を除去し、電子放出部の階段部の基礎となる厚絶縁体部 5の縁部を画定する。また、反応イオンエッチングなどの異方性エッチングを行うこともできる。

次に、図 1 0に示すように、洗浄、又はアツシングなどより、残ったレジストマスク Rを除去する。

次に、図 1 1に示すように、露出した電子供給層 4及び厚絶縁体部 5上に S i 〇xなどの絶縁体を、酸素を導入„した反応スパッタリングにより成膜し、薄絶縁体部 6を一様に形成する。その後、薄絶縁体部 6の上に、上部電極 7をスパッ夕リングなどにより一様に成膜する。

その後に、図 1 2に示すように、上部電極 Ί上にレジストマスク Rを形成する。図 8の場合と同様に、パ夕一ニングする。レジストマスク Rは、電子放出部となるべき厚絶縁体部 5の貫通開口に同軸にかつそれよりも小なる径を有する第 2 貫通開口として、電子供給層 4に達して露出させるように、円又は外輪となるように形成できる。

その後、図 1 3に示すように、ドライエッチングなどにより、露出している上部電極 7を除去し、さらに、薄絶縁体部 6を除去し、電子放出部の階段部の基礎となる薄絶縁体部 6の縁部を画定するとともに、電子供給層 4を第 2貫通開口にて露出させる。また、ウエット、反応イオンエッチングなど等方性、異方性エツチングを行うこともできる。そして、洗浄、又はアツシングなどより、残ったレジストマスク Rを除去する。

そして、図 1 4に示すように、露出した電子供給層 4、薄絶縁体部 6及び上部電極 7上にスパッタリングにより、炭素又は炭素を成分とする混合物もしくは炭素化合物からなる炭素領域 8—様に成膜して、そして、上記活性化処理を実行して、電子放出部が完成する。

[電子放出部の変形例]

炭素領域 8と電子供給層 4が接触する部分及び上部電極 7の終端部分の少なくとも一方は、図 1 5のような円形の他に、多角形あるいは曲線と直線で構成される形で電子放出部 1 4を構成してもよい。前記のとおり放出される電子は下部電極 2、ノリア層 3、電子供給層 4、電子供給層内の結晶相、薄絶縁体部 6という走行経路に集中するが、この走行経路は前記の第 2貫通開口に沿う形で形成される。すなわち電子放出量には薄絶縁体部の面積よりむしろ第 2貫通開口の周囲長が重要になる。たとえば、図 1 6に示すように星型とした場合や、図 1 7のように長手線状（又は長円もしくは楕円）とした場合、また十字型とした場合、円形と比べて同じ薄絶縁体部の面積に対して、第 2貫通開口の周囲長を大きく取ることができ、より大きな放出電流を得ることができる。

【実施例 1】

以下は上記電子放出素子の作製方法の一例である。

(1) 熱酸化により酸化膜を形成した S i基板上に金属電極の A 1とバリア層の T i Nをスパッタリングで成膜した。その際、 T i Nバリア層は窒素を導入した反応スパッタリングで成膜した。

(2) T i Nバリア層の上に Bを 1. 1 %の割合で添加した S iをマグネトロンスパッタリングにより 8 zm成膜し、アモルファス S i電子供給層を形成した。

(3) アモルファス S i電子供給層の上に B添加アモルファス S i層上に S i Oxを、酸素を導入した反応スパッタリングにより 300 nm成膜し、 S i Ox 厚絶縁体部を形成した。

(4) S i〇x厚絶縁体部の上にホトレジストを塗布しプリべーク、露光、現像、ポストべ一クの工程を経て、外輪をパターニングした。その際、外輪は直径 2 mの円形にパ夕一ニングした。

(5) ウエットエッチングにより、中央にアモルファス S i電子供給層を露出させる S i〇x厚絶縁体部の外輪を形成した。

(6) レジス卜を除去した。

(7) 露出したアモルファス S i電子供給層及び S i〇_x薄絶縁体部の上に、 S i〇_xを酸素を導入した反応スパッ夕エッチングで 50 nmの S i O_x薄絶縁体部を、その上に、 Wをスパッタリングで 6 Onmの W上部電極を、順に成膜した。 (8) W上部電極の上に、ホトレジストを塗布しプリべーク、露光、現像、ポストベークの工程を経て上部電極の W層上に内輪をパターニングした。その際、内輪は直径 1 mの円形にパターニングした。

(9) ドライエッチングにより W上部電極と S i〇_x薄絶縁体部をエッチングして、中央にアモルファス S i電子供給層を露出させる内輪を形成し、レジス卜を除去した。

(10) 露出したアモルファス S i電子供給層及び S i O_x薄絶縁体部の上に、スパッタリングにより炭素領域を成膜して、活性化処理して電子放出部を完成させた。

ここで、注目すべきことは、先の絶縁体層に外輪を形成する工程（4) において、外輪の壁部をテ一パ状又は多階段状にすることにより、後工程での上部電極 7の断線を防ぎ、安定した電子放出を得ることが可能である。その外輪作製方法の条件を示す。

露光、レジスト現像し、 BHF (HF+NH4F) 中に 1分 15秒浸漬し、水洗し、 BHF中に 45秒浸漬して、水洗した。

一回目のゥエツトエッチングでレジスト及び P TEO S (phe ny l t r i e t hoxy s i l an e)界面の付着力が低下し、界面エッチレートが上がるためテ一パ化する。またそれ以外にも、 PTEOSを 100 OA成膜して、 43 0°C30分、ガス N2の安定化（BHFエッチレートを遅くする）し、その後、安定化せずに PTEOSを 200 OA成膜して、 BHFエッチレートの早い成膜しただけの PTE OS (a s g r own)を上層とすることによりゥエツ卜ェツチ 1回でテ一パ化することも可能である。よって、電子放出素子は、図 1 8のように、階段形状の内壁において、炭素領域 8の接触部分に向け段階的に膜厚が減少してゼロとなるテ一パとなるように、内壁の少なくとも一部がテーパ構造を有している以外、上記実施形態と同一に構成してもよい。

本実施例により作製した電子放出素子の測定システムの概略図を図 1 9に示す。 4 0 /x mx 4 0 mの電子放出素子アレイ Sを作製し、活性化処理を行レ、炭素領域に対向する透明電極 I T Oを内面に有するガラス基板 Gとともに真空中に保持して、下部電極及び上部電極間に駆動電圧を、上部電極及び透明電極間に加速電圧を印加する回路を接続して、評価した。電子放出素子アレイ Sの電流一電圧特性の評価は上部金属電極一下部金属電極間に電圧 V dを印加した時に流れる素子電流 I dと、電子放出素子から透明電極に電子が放出した時に流れる放出電流 I eを測定することで行った。透明電極—電子放出素子間に印加した加速電圧 V aは l k V (—定）である。

本実施例の電子放出素子を活性化処理した際の電圧-電流特性の一例を図 2 0に示す。本実施例の電子放出素子に電圧 V dを 3 7 Vまで印加した。図 2 0のように 3 0 V付近に素子電流 I dのピークが現れ、直後に素子電流 I dが大幅に減少した。素子電流 I dが減少するとともに放出電流 I eが観測された。その後、さらに電圧 V dを上げると素子電流 I dはほぼ横ばいであり、放出電流 I eはさらに増大した。

活性化処理を行つた後の本実施例の電子放出素子に、再度電圧 V dを印加した際の電圧一電流特性の一例を図 2 1に示す。活性化処理の際と同様に本実施例の電子放出素子に電圧 V dを 3 7 Vまで印加した。図 2 1に示すように、電圧 V d を上げるとともに素子電流 I dは増加し、電圧 V dが 3 7 Vの時に活性化処理時の素子電流値とほぼ同じ値になった。また、素子電流 I dは全域にわたって減少し、さらに活性化時に見られていた素子電流 I dのピークは現れなくなった。放出電流 I eは、活性化処理時よりも電圧 V dが低い時より観測され、電圧 V dを上げるとともに放出電流 I eも増加し、電圧 V dが 3 7 Vの時に活性化処理時の放出電流値とほぼ同じ値になった。

活性化処理を行った後の本実施例の電子放出素子は、 2回目の通電以降何回通電を行っても、 2回目の通電時の電流一電圧特性とほぼ同様の電流一電圧特性を示す。

本実施例において、 S i層に添加される Bの濃度は 1 . 1 %でなくともよい。 S i層にはある程度の抵抗値が必要であり、 Bの濃度が少なすぎる場合においても多すぎる場合においても電子が放出されないため 0 . 5 %〜 8 . 0 %程度が好ましいと考えられる。

本実施例において、厚絶縁体部の膜厚は 3 0 0 nm以外であってもよい。厚絶縁体部は電子放出部以外での電流のリークを防ぐ層であるので、 1 0 O n m以上できるだけ膜厚は厚いほうがよい。しかし、厚絶縁体部の膜厚が厚すぎると薄絶縁体部、上部電極のそれぞれのカバレッジが問題になるため厚すぎてもいけないということから、厚絶縁体部の膜厚は 2 0 0〜8 0 0 n m程度であることが好ましい。

本実施例において、薄絶縁体部の膜厚は 5 0 n m以外であってもよい。薄絶縁体部は電子放出時のトンネル絶縁体層であり、その膜厚は 1 0〜 2 5 0 nm程度で電子の放出が確認できたが、膜厚が薄すぎると素子の破壊が起こりやすくなる、膜厚が厚すぎると放出電子量が減少するといつた点から薄絶縁体部の膜厚は 3 0〜； L 00 nmが好ましいと考えられる。

本実施例において、上部電極の膜厚は 60 nm以外であってもよい。上部電極の膜厚は 10 nm〜 180 nm程度の場合において電子の放出が確認できたが、膜厚が薄すぎると段差部での上部電極のカバレッジが悪いため電子放出が安定しない、膜厚が厚すぎると上部電力に吸収されてしまう電子が多くなり放出電子量が減少するといつた点から膜厚は 50〜100 nm程度が好ましいと考えられる。

本実施例において、炭素領域の膜厚は 60 nm以外であってもよい。炭素領域の膜厚が 10〜 100 nm程度の場合において電子の放出が確認されている。しかし、炭素領域の膜厚が厚すぎる場合にも薄すぎる場合においても電子放出が安定しなく、炭素領域の膜厚は 50〜7 Onm程度が好ましいと考えられる。

本実施例において、厚絶縁体部と薄絶縁体部は異なる成膜方法であつてもよい。たとえば厚絶縁体部を CVD法によって形成してもよい。一般に CVD法で成膜した膜はスパッタ法などの PVD法で成膜した膜よりも結晶性がよいため欠陥の発生を抑えることができる。そのため電子放出部以外での電流のリークを抑えることが可能であると考えられる。なかでも、 TEOSをソースとして用いたプラズマ CVD法により成膜した S i 0₂を厚絶縁体部として用いると室温〜 3 50°C位の低温で成膜できるため成膜中の素子などに与える影響を減らすことが可能であると考えられる。

また、本実施例において、厚絶縁体部と薄絶縁体部は異なる膜であってもよい。たとえば厚絶縁体部に S iNを用いると、 S il^ S i〇_xより高抵抗であるのでさらに絶縁性を高めることができると考えられる。

また、本実施例においては電子放出部の外輪を直径 2 mの円形、内輪を直径 1 mの円形に形成したが、外輪、内輪それぞれの大きさは実施例とおりでなくともよい。応用する用途によって外輪、内輪のサイズを調整してもよい。

また、本実施例においては電子放出部を円形に形成したが、電子放出部の形状は円形でなくともよい。たとえば電子放出部の形状を星型や長手線状、または十字型などにすることにより実効的な電子放出領域の面積を大きくすることができるため、より大きな放出電流を得られる。

マイクロマスクを使用しない電子放出素子の作製方法としては、作成した膜を化学的に除去して段部を形成する方法と、作成した膜を物理的に除去して段部を形成する方法とがある。

化学的に除去して作製する場合は、ゥエツトエッチングとドライエッチングの 2種類が考えられる。本願の実施例では外輪をゥエツトエッチングにより形成し、内輪をドライエッチングで形成することにより作製している。ゥエツトエツチングのメリットとしては、選択比に制約がない、コストが安い、生産性が高いといつた点が挙げられる。ドライエッチングで作製する場合は R I E装置が考えられる。ドライエッチングのメリットとしては一般的に得られる形状が異方性であるため非常に精密なパターン制御が可能であるという点が挙げられる。

物理的に除去して作製する場合には、スパッタリングによる除去方法と熱的な除去方法の少なくとも 2種類考えられる。スパッ夕リングで作製する場合は収束イオンビーム（F I B： F o c u s e d I o n B e a m) 法が考えられる。

F I Bを用いた場合のメリットとしては、マスクレスで段部を形成することができる。 F I B装置によって、加速されたイオンビームを静電レンズ系により集束し、試料表面を走査して、発生した 2次電子や 2次イオンを検出して画像（S I M: S c ann i n g I on M i c r o s c o p y像）として観測しながら、目的の場所を非常に高い位置精度で、正確に断面加工できる。熱的に作製する場合にはレ一ザ一アブレーションが考えられる。レーザ一アブレ一ションを用いた場合のメリツトとしては、比較的簡単な装置で加工ができる、マスクを用いると大面積を一度に加工することができる、マスクなしでも加工ができる、などといつたことが挙げられる。

【他の実施例】

実施例 2として、厚絶縁体層の膜厚を一定にして、薄絶縁体層の膜厚を変化させた電子放出素子を作製し評価を行った。本実施例では、厚絶縁体層の膜厚を 3 00 nmとし、薄絶縁体層の膜厚を 10 nm〜350 nmまで変化させた。実施例 1と同じく 40 ΠΙΧ40 mの電子放出素子アレイを作製し、図 19に示す測定システムを用いて活性化処理を行い評価した。評価内容は、 1000個の電子放出素子アレイを作製、活性化処理した際の、電子放出素子の破壊率と平均放出電流量を調べた。電子放出素子の破壊率とは、 1000個の電子放出素子を活性化処理した際に、何個の電子放出素子が破壊したかを表し、平均放出電流量とは、破壊しなかった電子放出素子の放出電流量の平均を表す。

本実施例にて作製した電子放出素子を活性化処理した際の評価結果を図 22に示す。薄絶縁体層の膜厚が 50 nmより薄い場合、放出電流量は実施例 1より良好な値が得られたが、電子放出素子の破壊が起こってしまった。薄絶縁体層の膜厚が 50 nmより厚い場合は、電子放出素子の破壊はほとんど起こらなかったが、薄絶縁体層の膜厚が厚くなるに従い放出電流量も減少した。薄絶縁体層が薄い場合は、電子がトンネルされやすいため放出電流量が大きくなるが、ディフエクトの影響を受けやすいため電子放出素子の破壊率が上昇してしまう。薄絶縁体層の膜厚が厚い場合はその逆で、ディフエクトゃピンホールの影響は受けにくいが、電子がトンネルされにくいため放出電流量は減少してしまう。

実施例 3として、薄絶縁体層の膜厚を一定にして、厚絶縁体層の膜厚を変化させた電子放出素子を作製し評価を行った。本実施例では、薄絶縁体層の膜厚を 5 0 n mとし、厚絶縁体層の膜厚を 5 0 n m〜8 0 0 n mまで変化させた。評価方法は実施例 2と同様である。

本実施例にて作製した電子放出素子を活性化処理した際の評価結果を図 2 3に示す。厚絶縁体層の膜厚が 2 0 0 nmより薄い場合、電子放出素子の破壊が起こつた。電子放出部以外での電流のリークが発生してしまったためである。厚絶縁体層の膜厚が 5 5 0 n mより厚い場合、厚絶縁体層の膜厚が厚くなるに従い放出電流量が減少した。放出電流の減少の原因としては、厚絶縁体層の膜厚が厚すぎるため電子放出部の外輪の段差が高くなりすぎてしまい、一度放出した電子が上部金属電極に吸収されてしまったため、外輪の段差が高くなりすぎたために上部金属電極のカバレッジが悪くなつてしまったため、の 2点が挙げられる。

さらに、実施例 4として、絶縁体層の最も厚い部分を 3 5 0 n m、最内輪の膜厚を 5 0 nmとし、 5 0 nmステップで内輪側より段数を増加させた素子のいくつかを作製した。図 2 4にそれらの電子放出素子の断面図を示す。図 2 4の素子の 2段〜 7段は薄絶縁体部 6と厚絶縁体部 5もしくは 5 a〜 5 fからなる。上記の実験と同じく最内輪の直径はすべて 1 i mで同じである。それぞれの素子について活性化処理を行い、その結果の絶縁体層段数と放出電流との関係を図 2 5に示す。

実施例 3の場合と同様にすベての場合において、活性化時に素子の破壊はほとんど起こらなかった。放出電流については、段数が 2段以上ある場合すべてにおいて大きな値を得ることができた。

以上より、絶縁体層の膜厚が段階的（2段以上）に減少している構造であり、電子放出領域として電子のトンネルが起こりやすい絶縁体層の膜厚が薄い部分と、絶縁体層の膜厚が十分に厚く電流のリークが起こりにくい部分とによって構成することにより、絶縁体層の膜厚が漸次減少する電子放出素子と同じような電子放出特性を有する素子を、微粒子やマイクロマスクを用いずに作製することができた。

また、段数を多くすることにより絶縁体層の上に成膜する上部電極の断線を防ぐことが可能になる。更に、実施例 1で述べたように、段部にテ一パを形成するとより効果的に断線を防止できる。

また、実施例 5として、絶縁体層の膜厚が段階的に減少する素子の構造として、図 2 6のような電子供給層 4側に最小貫通開口を有する薄絶縁体部 6を先に成膜して、その上に厚絶縁体部 5 a〜5 ίを順に同心貫通開口が大きくなるように成膜した構造であっても同様の効果がられる。さらにこの場合、例えば厚絶縁体部 5 aの貫通開口を作製した段階で万一スルーホールになるような欠陥が存在しても 5 b以降の絶縁体層でカバーされるので素子完成時のスルーホールの存在を極めて小さくすることができる。なぜならばスルーホールは例えば成膜時に付着するパーティクルから発生するピンホールなどが想定されるが、異なる複数回の成膜において同じ場所にピンホールができる確率は極めて小さいからである。

一般に、 M I M又は M I S構造の素子は素子内の多くの面積を占める電子放出部を薄い絶縁層と薄い上部電極を積層した構造を持っために、素子の作製時に発生してしまうディフエクトなどにより通電時に電流のリークが起こりやすぐ素子の破壊が起こりやすいという欠点を有している。

しかし、本実施形態の電子放出素子においては、素子内の面積のうち電子放出部となる薄絶縁体部の占める割合は小さく、他は厚絶縁体で覆われているため、スルーホールの発生しにくい。

また、従来の微粒子やマイクロマスクを用いないため製造ラインへの汚染がない、そのマイクロマスクなどの形成プロセスを簡略化できる、より精密な電子放出部形状の制御が可能であり、また電子放出部の形状やレイアウトの再現性に優れている、などといったメリットがある。

Claims

請求の範囲

1 . 基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子であって、

前記絶縁体層の膜厚が段階的に減少する階段形状の内壁によって形成された開口部と、前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域と、を備える電子放出部を有することを特徴とする電子放出素子。 .

2 . 前記炭素領域が前記電子放出部の上部もしくは下部又は内部に形成されたことを特徴とする請求項 1記載の電子放出素子。

3 . 前記絶縁体層は、前記電子放出部において、前記上部電極がその上で終端しつつ前記電子供給層上で終端する薄絶縁体部と、前記薄絶縁体部及び前記電子供給層の間に配置された厚絶縁体部とを含むことを特徴とする請求項 2記載の電子放出素子。

4 . 前記炭素領域により前記電子供給層と前記上部電極が電気的に接触していることを特徴とする請求項 1〜 3のいずれかに記載の電子放出素子。

5 . 前記電子放出部において、前記炭素領域と前記電子供給層が接触する部分及び前記上部電極の終端部分の少なくとも一方は、円形、楕円、長円形、多角形、もしくは閉曲線からなる形を有していることを特徴とする請求項 1〜 4のいずれかに記載の電子放出素子。

6 . 前記電子放出部は前記上部電極の平坦表面における凹部であることを特徴とする請求項 1〜 5のいずれかに記載の電子放出素子。

7 . 前記絶縁体層は誘電体からなり、前記電子放出部以外では 5 0 n m以上の膜厚を有することを特徴とする請求項 1〜 6のいずれかに記載の電子放出素子。

8 . 前記電子供給層は、シリコン又はシリコンを主成分とする混合物もしくはその化合物からなるアモルファス相からなることを特徴とする請求項 1〜7 のいずれかに記載の電子放出素子。

9 . 前記炭素領域と接触する前記電子供給層の部分に一部結晶化している相を有していることを特徴とする請求項 8記載の電子放出素子。

1 0 . 前記結晶化している相は前記電子供給層および前記上部電極間での通電により結晶化されて形成されたことを特徴とする請求項 9記載の電子放出素子。

1 1 . 前記階段形状の内壁において、内壁の少なくとも一部が前記上部電極又は前記電子供給層に対して垂直であることを特徴とする請求項 1〜 1 0に記載の電子放出素子。

1 2. 前記階段形状の内壁において、内壁の少なくとも一部がテーパ構造を有していることを特徴とする請求項 1〜 1 0に記載の電子放出素子。

1 3 , 請求項 1〜 1 2に記載の電子放出素子の複数個を有することを特徴とする電子放出素子アレイ。

1 4. 基板に近い側の下部電極及び前記基板に遠い側の上部電極と、前記下部電極及び前記上部電極の間に積層された絶縁体層及び電子供給層とを有し、前記下部電極及び前記上部電極間への電圧印加時に、前記上部電極側から電子を放出する電子放出素子の製造方法であって、

前記上部電極側に接続されかつ前記絶縁体層及び前記電子供給層に接触しかつ炭素を含む炭素領域を成膜する炭素領域形成工程と、を含むことを特徴とする電子放出素子の製造方法。

1 5 . 前記電子放出部形成工程において、ドライ又はゥエツトエッチングプ口セスを用い、前記絶縁体層を除去することを特徴とする請求項 1 4記載の電子放出素子の製造方法。

1 6 . 前記電子放出部形成工程において、前記絶縁体層を除去する手段として収束イオンビーム方法を用いることを特徴とする請求項 1 4記載の電子放出素子の製造方法。

1 7 . 前記電子放出部形成工程において、前記絶縁体層を除去する手段としてレーザーアブレ一ション方法を用いることを特徴とする請求項 1 4記載の電子放出素子の製造方法。

1 8 . 前記電子放出部形成工程において、前記絶縁体層は、前記電子供給層上に配置された厚絶縁体部と、前記厚絶縁体部上に成膜されかつ前記上部電極がその上で終端しつつ前記電子供給層上で終端する薄絶縁体部と、を含む多層構造により成膜されたことを特徴とする請求項 1 4〜 1 7のいずれかに記載の電子放出素子の製造方法。

1 9 . 前記電子供給層は、シリコン又はシリコンを主成分とする混合物もしくはその化合物からなるァモルファス相からなり、前記炭素領域形成工程後に、前記上部電極及び前記電子供給層の間に所定電圧を印加する活性化処理により、前記電子供給層の一部にアモルファス相から結晶化させることを特徴とする請求項 1 4〜 1 8のいずれかに記載の電子放出素子の製造方法。