WO2006022204A1

WO2006022204A1 - ソースプログラムの分析装置および方法

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Publication number: WO2006022204A1
Application number: PCT/JP2005/015158
Authority: WO
Inventors: Shintaro Shimogori
Original assignee: Pacific Design Inc.
Priority date: 2004-08-23
Filing date: 2005-08-19
Publication date: 2006-03-02
Also published as: US20080288923A1; EP1788485A1; EP1788485A4; JP4866241B2; JPWO2006022204A1

Abstract

　ソースプログラムをコンパイルする際に生成されるデバッグ情報と、オブジェクトコードをシミュレータで走行することにより生成されるメモリアクセス情報とを用いて、ソースプログラムを分割実行する可能性を解析する分析装置を提供する。分析装置は、ソースプログラムのソースステートメントの一部を処理ブロックとしてグループ化するためのブロックＩＤを、デバッグ情報に基づき、それぞれの命令のコードメモリアドレスに関連付けして記憶するメモリと、メモリアクセス情報に基づき、ソースプログラムを実行したときの、コードメモリアドレス、変数メモリアドレスおよびアクセスタイプを含めた、実行用メモリに対するアクセス状況を、サイクルの経過と共に、それぞれの命令のコードメモリアドレスに関連付けされたブロックＩＤにより異なる形態で表示デバイスにグラフィック表示するグラフィック表示機能とを有する。

Description

ソースプログラムの分析装置および方法

技術分野

[0001] ソースプログラムにより記述された処理を実行するためのデバイスの設計およびその設計を支援するための分析装置および方法に関するものである。

背景技術

[0002] 特開 2003— 216678号公報〖こは、 C言語で記述された仕様あるいはプログラムを実行する際に、プログラム中の特定のプロセスあるいはプログラムファンクションを専用回路化し、プログラムを効率よく稼動させることが開示されている。また、その専用回路に対する命令セットを、サイクルに分解したモデルでシミュレートすることができる、サイクルベースの命令レベルシミュレータ（以降、 ISS)が記載されている。

[0003] 複数のソースステートメントを含むプログラムは、それらのソースステートメントの処理が逐次実行されることが基本である。プログラムを実行するハードウェア資源に余裕があれば、プログラムの一部を分割して並列に実行することにより処理を効率ィ匕することが試みられる。並列化の 1つの方法は命令単位で並列に実行することである。他の方法の 1つは、複数の命令を含むブロック（処理ブロック）に分割し、プログラムをブロック単位で並列に同時実行することである。さらに、並列に稼動可能な処理ブロックに対して、それらの処理ブロックがパイプラインを構成するようにデータを順番に供給して処理を進める、いわゆるブロック 'パイプライン処理がある。

発明の開示

[0004] 本発明の一つの形態は、デバイスの設計を支援するシステムであり、コンパイラと、シミュレータと、これらコンパイラおよびシミュレータ力も得られた情報によりソースプログラムを分析するための装置とを有する。コンパイラは、複数のソースステートメントを含むソースプログラムをコンパイルしてオブジェクトコードを生成すると共に、デバッグ情報を生成する。デバッグ情報は、それぞれのソースステートメントおよび Zまたはそれぞれのソースステートメントを中間言語に翻訳した中間リストと、中間リストがコード化された命令のコードメモリアドレスおよびその命令によりアクセスされる変数の変数メモリアドレスとを関連付けするデバッグ情報を含む。コードメモリアドレスおよび変数メモリアドレスは、オブジェクトコードの実行時の実行用メモリにおけるアドレスを示す

[0005] シミュレータは、サイクルベースのシミュレータであって、オブジェクトコードを走行することにより、メモリアクセス情報を生成する。メモリアクセス情報は、サイクル単位でァクセスされるコードメモリアドレス、変数メモリアドレスおよびアクセスタイプを含む。

[0006] 分析装置は、複数のソースステートメントの一部または中間リストの一部を処理プロックとしてグループィ匕するためのブロック IDを、デバッグ情報に基づき、それぞれの命令のコードメモリアドレスに関連付けして記憶するメモリと、メモリアクセス情報に基づき、ソースプログラムを実行したときの実行用メモリに対するアクセス状況を、サイクルの経過と共に、表示デバイスにグラフィック表示するグラフィック表示機能とを有する。アクセス状況には、変数メモリアドレスおよびアクセスタイプが含まれる。さらに、ァクセス状況には、さら〖こ、コードメモリアドレスを含めても良い。さら〖こ、アクセス状況は、それぞれの命令のコードメモリアドレスに関連付けされたブロック IDにより異なる形態で表示される。その 1つの形態は、アクセス状況を、ブロック IDの相違により色分けして表示することである。

[0007] 分析装置は、ブロック IDを、それぞれの命令のコードメモリアドレスに関連付けしてメモリに記憶する。アクセス状況は、コードメモリアドレスおよび変数メモリアドレスを含み、コードメモリアドレスおよびブロック IDを介して、それぞれの命令が属する処理ブロックと関連付けされる。したがって、グラフィック表示機能は、サイクル (サイクル時刻 )の経過と共に変化するアクセス状況を、そのアクセスを行なっている命令が含まれる処理ブロックの単位で識別できるように表示できる。そして、この分析装置は、メモリに記憶された、ブロック IDと、ソースステートメントまたは中間リストとを関連付けするためのデータを変更することにより、それぞれの命令のコードメモリアドレスに対するブロック IDが変更される。したがって、ソースプログラムあるいは中間リストをベースとして、プログラム内の複数の処理ブロックの構成を簡単に、そして、フレキシブルに変更できる。このため、コンパイルおよびシミュレーションを繰り返すことなぐ短時間で、リアレンジされた処理ブロックに基づき、実行用メモリに対するアクセス状況を表示できる [0008] ソースプログラムを自動的に分析して複数の処理ブロックを設定することも可能である。一方、ユーザが外部力も複数の処理ブロックをフレキシブルに指定あるいは定義できることは、デバイスの設計段階において重要である。例えば、表示デバイスに表示されたソースステートメントの一部あるいは中間レベルの一部を選択するだけで、ソースプログラムを分割するための複数の処理ブロックの構成を変更できる。ソースレベルあるいは中間言語レベルで処理ブロックを変更できる分析装置は、複数のソースステートメントの少なくとも一部または中間リストの少なくとも一部を表示デバイスに表示する機能と、表示デバイス上で指定された複数のソースステートメントの一部または中間リストの一部に対応する命令のコードメモリアドレスに対して、デバッグ情報を参照して、他の処理ブロックのブロック IDとは異なるブロック IDを割当てる機能とを有することが望ましい。

[0009] アクセス状況として表示されたコードメモリアドレスを指定することにより、プログラムの処理ブロックの構成を変更することも可能である。そして、デバッグ情報を参照することにより、そのリアレンジされた処理ブロックをソースプログラムレベルあるいは中間言語レベルで表示することができる。どのような方法により複数の処理ブロックの指定を変更しても、プログラムの処理ブロックの構成を変えた段階で、シミュレーションを再実行しなくても、再構成ある!/、は再分割された処理ブロックによりアクセス状況を表示できる。

[0010] 本発明の他の一つの形態は、デバッグ情報と、メモリアクセス情報とを利用して、複数のソースステートメントを備えたソースプログラムを分析する処理をコンピュータにより実行するためのプログラムあるいはプログラム製品である。この分析処理は、複数のソースステートメントの一部または中間リストの一部を処理ブロックとしてグループ化するためのブロック IDを、デバッグ情報に基づき、コードメモリアドレスに関連付けしてメモリに記憶する機能（工程)と、メモリアクセス情報に基づき、ソースプログラムを実行したときの、コードメモリアドレス、変数メモリアドレスおよびアクセスタイプを含めた、実行用メモリに対するアクセス状況を、サイクルの経過と共に、コードメモリアドレスに関連付けされたブロック IDにより異なる形態で表示デバイスにグラフィック表示する機能 (工程)とを含む。このプログラムは、適当な記録媒体に記録して提供でき、コンビュータにインストールすることにより、コンピュータを分析装置として機能させることができる。

[0011] この分析装置は、ソースプログラムを複数の処理ブロックに分割する構成を変更することが簡単であり、シミュレーションをやり直すことなぐ種々の処理ブロックの構成に対して、処理ブロックの単位で実行用メモリに対するアクセス状況を表示できる。このため、分析装置は、 CPUあるいは他の適当な演算機能をメモリアクセス解析手段として、指定された処理ブロックの構成について、処理ブロックの単位で、実行用メモリに対するアクセス状況を解析できる。

[0012] この分析装置において、メモリアクセス情報と、それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、対をなす処理ブロックの間の実行用メモリを介したデータ転送の方向を示す第 1の判断機能は、ブロック間のパイプライン処理の可能性を判断するために有効である。ソースプログラム内の処理ブロックの構成を変えたときに、対を成す処理ブロックの間のデータ転送方向が一方向であれば、その対をなす処理ブロックをパイプライン方式で並列実行できる。

[0013] 対をなす処理ブロックが複数ある場合は、それらの間の実行用メモリを介したデータ転送の量および方向を表示デバイスにマトリクス表示することにより、ノィプライン方式で並列実行できる処理ブロックのペアを簡単に指定できる。デバッグ情報を利用して、マトリクス表示されたデータ転送のいずれかを指定することにより、そのデータ転送に対応するソースステートメントまたは中間リストを表示デバイスに表示することも可能である。

[0014] 本発明の一つの形態は、デバッグ情報と、メモリアクセス情報とを利用して、複数のソースステートメントを備えたソースプログラムを分析する方法であって、以下の工程を有する。

al. 複数のソースステートメントの一部または中間リストの一部に対して、複数のソースステートメントの一部または中間リストの一部を処理ブロックとしてグループィ匕するためのブロック IDを割当て、そのブロック IDをデバッグ情報に基づき、それぞれの命令のコードメモリアドレスに関連付けしてメモリに記憶する。 a2. メモリアクセス情報と、コードメモリアドレスに関連付けされたブロック IDとに基づき、メモリアクセス解析手段により、対を成す処理ブロックの間の実行用メモリを介したデータ転送の方向を求める。

a3. 複数の対をなす処理ブロックの間の実行用メモリを介したデータ転送の量および方向を表示デバイスにマトリクス表示する。

[0015] 分析装置において、指定された処理ブロックの構成について、メモリアクセス情報と、それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、実行用メモリの同一領域に対する第 1の処理ブロックおよび第 2の処理ブロックの参照関係を求める第 2の判断機能も有用である。参照関係が求まれば、実行用メモリの同一領域に対するアクセスが重ならな、あるいは逆転しな、範囲が判断できる。重ならない範囲あるいは逆転しない範囲であれば、その範囲は、他の処理ブロックのァクセスを許すことができる。そのような条件で、第 1の処理ブロックと第 2の処理ブロックとは並列実行可能であり、第 1の処理ブロックと第 2の処理ブロックとを、仮想的に並列実行した結果を示すことができる。

[0016] この第 2の判断機能により、メモリアクセス状態情報の順序関係を分析することにより、複数の処理ブロックを、どこまで重複させて実行可能かが判定できる。前の処理ブロック（ブロック領域の処理）がデータを書き出してから、後の処理ブロックがそのデータを読み込むと、う処理上の順序制限を満たす場合は、それらの処理ブロックは、その参照関係を満足する範囲において並列実行することが可能であり、処理時間をさらに短縮できる。

[0017] さらに、メモリアクセス情報と、それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、第 1の処理ブロックおよび第 2の処理ブロックと並列実行したときの実行用メモリとの間のアクセスに要するバンド幅を算出できる。指定された 1 の処理ブロックと他の処理ブロックとの間のバンド幅を判定するために、バンド幅対サイタルの関係をグラフにより表示する機能を設けることは有効である。また、利用可能なバンド幅などの複数の処理ブロックのパイプライン動作の条件を設定する機能または工程を設けることも有効である。

[0018] 本発明の他の一つの形態は、ノィプライン動作に関し、ソースプログラムを分析する方法であり、以下の工程を有する。

bl. 複数のソースステートメントの一部または中間リストの一部に対して、複数のソースステートメントの一部または中間リストの一部を処理ブロックとしてグループィ匕するためのブロック IDを割当て、そのブロック IDをデバッグ情報に基づき、それぞれの命令のコードメモリアドレスに関連付けしてメモリに記憶する。

b2. メモリアクセス情報と、それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、メモリアクセス解析手段により、実行用メモリの同一領域に対する第 1の処理ブロックおよび第 2の処理ブロックの参照関係を求めて、第 1の処理ブロックと第 2の処理ブロックとを並列実行する可能性を示す。

b3. メモリアクセス解析手段により、メモリアクセス情報と、それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、第 1の処理ブロックおよび第 2 の処理ブロックと実行用メモリとの間のアクセスに要するバンド幅を算出する。

[0019] これらの分析装置および方法においては、複数の処理ブロックのパイプライン方式により実行する可能性、さらには、単純なパイプライン方式より並列度を高めて実行する可能性を、プログラムそのものを独立分割してシミュレーションせずに判断できる。その結果、パイプライン方式と、並列実行とが可能であり、それに適した複数の処理ブロックの構成、並列実行のために要するデータ転送量やバンド幅が判明する。その情報を利用することにより、ソースプログラムにより記述された処理を、複数のブロック領域 (処理ブロック）に分け、それらを適当なタイミングで個別のハードウェアにより実行可能とし、所謂マルチプロセッサデバイスの動作環境でソースプログラムにより記述された処理を実行するデバイスを設計できる。ブロック'パイプライン動作の判定の結果、 1の構成となるようにプログラムをブロック化したのでは所望の性能に至ることが不可能と判定されれば、 GUI環境で処理ブロックの定義を変えて、他の構成となるようにプログラムをブロック化した場合のブロック 'パイプライン動作の可否を判定できる。

図面の簡単な説明

[0020] [図 1]図 1は、分析装置を含む支援システムの概要を示す。

[図 2]図 2は、デバッグ情報、メモリアクセス情報およびブロック情報の概要を示す。 [図 3]図 3は、ソースプログラムの記述に対して処理ブロックを設定する概要を示す。

[図 4]図 4は、メモリアクセス状況を示す表示例。

[図 5]図 5は、処理ブロック間のデータ転送の説明。

[図 6]図 6は、データ転送のマトリクス表示例。

[図 7]図 7は、マトリクス表示力もソースステートメントをバックトラックして表示する例。

[図 8]図 8は、メモリアクセスの参照関係の一例を示す。

[図 9]図 9は、処理ブロックを並列に実行したときのメモリアクセスの参照関係の一例。

[図 10]図 10は、処理ブロックを並列に実行したときのメモリアクセスの参照関係の他の例。

[図 11]図 11は、バンド幅も含めてメモリアクセスの参照関係を示す表示例。

[図 12]図 12は、解析方法の概要を示すフローチャート。

[図 13]図 13は、複数の処理ブロックの実行状況を示す。

[図 14]図 14は、複数の処理ブロックをパイプライン方式で実行する例を示す。

[図 15]図 15は、複数の処理ブロックを並列度を高めて実行する例を示す。

発明を実施するための最良の形態

図 1は、ソースプログラム 50により記述された処理をデバイス、例えば、半導体デバイスに実装するための設計を支援するためにソースプログラム 50を分析する支援システム 5の概要を示している。分析の対象となるソフトウェア（ソースプログラム） 50は、例えば MPEG4のプロトコルを用いて画像の圧縮伸長を行う処理を含む画像処理用のアプリケーションである。この支援システム 5は、分析あるいは解析のターゲットとなるソースプログラム 50をコンパイルするコンパイラ 1と、コンパイルされたオブジェクトコード 51を走行させることにより、実行時のメモリに対するアクセス状態およびサイクル情報を含むメモリアクセス情報 53を生成するサイクルベースの命令レベルシミュレ一タ (ISS) 2とを備えている。コンパイラ 1は、オブジェクトコード 51と共に、デバッグ情報 52を生成する。このデバッグ情報 52は、ソースプログラム 50に含まれるソースステートメント、例えば、 C言語により記述された Cステートメントと、そのステートメントをコード化した命令のメモリ上のアドレス（コードメモリアドレス）と、その命令によりアクセスされる変数のメモリ上のアドレス (変数メモリアドレス）との関連を示す結合情報を含んでヽる。

[0022] 支援システム 5は、デバッグ情報 52と、メモリアクセス情報 53とを用いて、ソースプログラム 50を、それによるメモリに対するアクセスと、う動作面から分析する分析装置 5 5を備えている。コンパイラ 1、 ISS2および分析装置 55は、専用のハードウェアを備えた装置であっても良い。多くのケースでは、入出力装置、記憶装置、 CPUなどの適当なハードウェア資源を備えたコンピュータを、コンパイラ 1、 ISS2および分析装置 5 5として機能させるためのソフトウェアとして、それぞれ提供される。したがって、支援システム 5が単体のコンピュータあるいはネットワークにより接続された複数のコンビュータにより実現される場合は、分析装置 55の入力となるデバッグ情報 52およびメモリアクセス情報 53は、システム 5に含まれるハードディスクなどの適当な記録媒体を介して、あるいは、コンピュータネットワークなどの適当な伝送経路を介して分析装置 55 に供給される。以下において、デバッグ情報 52は、結合情報に加えて、ソースプログラム 50およびオブジェクトコード 51に含まれる情報のうち、分析に必要な情報を含むものとして記載されている。デバッグ情報 52と共に、ソースプログラム 50および Zまたはオブジェクトコード 51を分析装置 55に供給し、デバッグ情報 52の情報量を削減することち可會である。

[0023] 分析装置 55においては、ターゲットのソフトウェアであるソースプログラム 50の動作結果を分析する際に、ソースプログラム 50におけるブロック領域の指定を行うブロック情報 54を生成する。ブロック領域は、ソースプログラム 50に含まれる 1または複数の Cステートメントを含む。ブロック領域によりグループィ匕あるいは分割されたステートメントからなる 1または一群の処理は、分析装置 55においてソースプログラム 50の動作を分析する際に、 1つの分離できない単位あるいは塊としてハンドリングされる。したがって、以降では、ソースプログラム 50が分割され、ソースプログラム 50に含まれる複数の Cステートメントがグループ化されたものを処理ブロックと呼ぶ。ブロック情報 54 においては各々の処理ブロックに対してユニークなブロック IDを付すことで、処理ブロックを区另 ljする。

[0024] 分析装置 55は、適当なハードウェア資源を有するコンピュータ 3により実現される。

例えば、コンピュータ 3は、演算機能を備え、以降で説明する複数の機能を実現するための CPU4と、データを記憶するためのメモリ 7と、コンピュータ 3を分析装置 55として機能させるためのプログラム (プログラム製品） 9pなどが格納された ROMなどのプログラムメモリ（記録媒体） 9と、入出力インターフェイス 8と、この入出力インターフェイス 8を介してデータを表示し、また、データを入力できる入出力デバイス 6を備えている。分析装置 55においては、視覚的にソースプログラム 50の動作が把握できるように GUI (グラフィカルユーザインターフェイス） 8が採用されており、入出力デバイス 6は、グラフィック表示するための表示デバイスとしての機能を備えている。コンピュータ 3が備えたハードウェア資源は、これらに限定されるものではない。

[0025] 図 2に、デバッグ情報、メモリアクセス情報およびブロック情報の概要を示してある。

デバッグ情報 52は、ソース情報としてソースプログラム 50に含まれる C言語のソースステートメント（Cステートメント） 21と、ソースプログラム 50に含まれる関数定義 22と、ソースステートメント 21を中間言語、この例ではアセンブラに変換したアセンブラ ·リスト 23とを備えている。また、デバッグ情報 52は、オブジェクト情報として、アセンブラ'リスト 23がコード化された命令（コード）のメモリアドレス（コードメモリアドレス） 25と、その命令によりアクセスされる変数のメモリアドレス (変数メモリアドレス） 26とを備えてヽる。さらに、デバッグ情報 52は、デバッグする際に、オブジェクト情報からソース情報にフィードバックするためにオブジェクト情報とソース情報との関係を示す結合情報 2 9を備えている。コードメモリアドレス 25および変数メモリアドレス 26は、オブジェクトコード 51を半導体デバイス 90に実装し、ソースプログラム 50の処理を実行する際のメモリ（実行用メモリ）のアドレスとなる。図 2には、プロセッサ 91と、プロセッサ 91に対してコードを提供するコードメモリ 92と、データを記憶するデータメモリ 93とを備えたノヽ一バードアーキテクチャタイプのデバイス 90を参考に示している。

[0026] メモリアクセス情報 53は、オブジェクトコード 51をサイクルベース ISS2により走行することにより作成され、デバイス 90における実行用のメモリ 92および 93に対するサイクル単位のメモリアクセス状態が記録されたものである。メモリアクセス情報 53は、サイタル情報 31と、そのサイクルの処理を指示する命令のコードメモリアドレス 25と、ァクセスした変数メモリアドレス 26と、動作タイプ (アクセスタイプ)を示す情報 27とを備えている。アクセスタイプ 27は、例えば、変数 (メモリ） 93に対して書き込みまたは読み出しの動作をしたことが記録される。 ISS2においては、オブジェクトコード 51は、命令コードが並んだ順番で逐次実行され、並列実行は考慮されない。このため、サイクル情報 31に格納されるサイクルタイムに対し、 1つのコードメモリアドレス 25が対応する。

[0027] メモリアクセス情報 53は、各サイクルで記録されるので、膨大な量となる。したがつて、メモリアクセス情報 53は圧縮されて保持され、また、分析装置 55に供給されることが望ましい。データを圧縮する方法は種々である力サイクル情報 31は、ビット長とインクリメンタル値の組み合わせを連続して持たせる相対値による保有方式が有効である。また、コードメモリアドレス 25と変数メモリアドレス 26については辞書方式が有効である。したがって、メモリアクセス情報 53には、メモリアドレス値を対応する辞書値が保有され、メモリアクセス情報 53とは独立にデコード用のメモリアドレス辞書が分析装置 55に供給される。

[0028] ブロック情報 54は、コードメモリアドレス 25と、ブロック ID35とを備えている。デバッグ情報 52は、コードメモリアドレス 25を介してブロック ID35と関連付けされ、 Cステートメント 21およびアセンブラ 'リスト 23を含むソース情報力ブロック ID35により識別される処理ブロックのいずれに属するものであるかが判明する。また、メモリアクセス情報 53も、コードメモリアドレス 25を介してブロック ID35と関連付けされ、あるサイクルのメモリアクセスが、ブロック ID35により識別される処理ブロックのいずれに属するものであるかが判明する。さらに、あるサイクルのメモリアクセスを特定することにより、それら一連のメモリアクセスを行なっている処理ブロックの Cステートメント 21を表示することち可會となる。

[0029] 図 3に、ソースプログラム上でブロック領域を指定して、処理ブロックをセットする様子を示してある。複数の Cソースステートメント 21を含んだソースプログラム 50は、入出力する変数の相違、入力あるいは出力の相違、ループ処理など様々な観点からグループ化することが可能である。メモリに対するアクセスという観点からは、変数に対して入出力する処理を含むループ処理は、アクセス量が多いので、ループ処理を一つのブロックとしてグループィ匕することは有効である。例えば、図 3に示したソースプログラム 50において、メモリに対する書き込みと読み出しをそれぞれ含むループ処理を 2つのブロック 10および 11として設定することができる。

[0030] コンパイラ 1において、ソースプログラム 50は、中間言語であるアセンブラに変換され、中間ファイル 59が生成される。高級言語である C言語のステートメントは、 1つのステートメントが、 1つまたは複数のアセンブラ 'リスト 23に変換される。したがって、 1 または複数の Cステートメント 21を含む処理ブロック 10および 11に対応して、 1または複数のアセンブラ 'リスト 23を含む処理ブロック 10および 11が設定される。

[0031] 各々のアセンブラ 'リスト 23が機械語の命令コードに変換され、オブジェクトコード 5 1が生成される。それと共に、デバッグ情報 52が生成される。オブジェクトコード 51は、アセンブラによる中間ファイル 59と同じ順番でコード化された命令が並び、この順番で ISS2により実行される。

[0032] 図 1に示した分析装置 55は、ソースプログラム 50を処理ブロックに区分けして、処理ブロックの単位でメモリに対するアクセス状態を確認することができる。このため、図

1に示すように、ソースプログラム 50をブロック化して、ブロック情報 54を生成するブロック化機能 61を備えている。分析装置 55は、内部において、ソースプログラム 50をコンピュータの機能を用いて解析し、実行用のメモリに対する入出力を含むループ処理を自動的にブロック化する機能を備えていても良い。さらに、分析装置 55は、外部から、ユーザにより、ブロック化する機能を備えている。

[0033] この分析装置 55は、ユーザに対して、ソースプログラム 50を、どのようにブロックィ匕するかということを開放している。このため、入出力装置 6に対し、デバッグ情報 52に基づき、入力インターフェイス 8を介してソース情報として Cソースステートメント 21またはアセンブラ 'リスト 23の全部あるいは一部を表示するソース情報表示機能 62を備えている。ソース情報表示機能 62は、さらに、入出力装置 6に表示されたソース情報の一部をユーザが指定することにより、ブロック化したい領域を設定する機能を備えている。したがって、ユーザは、図 3に示したように、ソースステートメント 21またはァセンブラ'リスト 23を個別に、あるいはある領域で指定することにより、処理ブロックを設定することができる。

[0034] ブロック化機能 61は、デバッグ情報 52を参照し、表示デバイス 6で指定された複数のソースステートメント 21の一部またはアセンブラ 'リスト 23の一部に対応する命令のコードメモリアドレス 25に対して、他の処理ブロックのブロック ID35とは異なるブロック ID35を割当てる。そして、コードメモリアドレス 25と、ブロック ID35との対応関係をブロック情報 54としてメモリ 7に記憶する。

[0035] 図 4に、メモリに対するアクセス状況の表示画面の例を示してある。分析装置 55は、さらに、メモリアクセス情報 53に基づき、実行用のメモリ 92および 93に対するアクセス状況をサイクルの経過と共に入出力装置 6にグラフィック表示する機能 63を備えている。入出力装置 6のディスプレイ 6dには、縦軸 71がメモリアドレスとなり、横軸 72がサイタル時間となったグラフ 70が表示される。メモリアドレス 71は、コードメモリ 92のアドレス 71cと、変数メモリ 93のアドレス 71vとに上下に分かれて表示され、変数メモリアドレス 71vにはソースプログラム 50において参照される変数名 73が合わせて表示される。メモリアクセス情報 53は、サイクル情報 31と、コードメモリアドレス 25と、変数メモリアドレス 26と、アクセスタイプ 27とを含んでいる。したがって、サイクルの経過にしたがつて、コードメモリアドレス 25と、変数メモリアドレス 26とをグラフ 70にプロットすることにより、サイクルの経過により実行用のメモリ 92および 93に対するアクセス状況を表示できる。アクセスタイプ 27は、色で区別することが可能であり、例えば、実行用メモリ 93に対する書き込みは、赤のライン 75で表示され、実行用メモリ 93からの読み出しは、青のライン 76で表示される。コードメモリ 92に対しては基本的に読み出しを示すライン 74が表示される。

[0036] グラフ 70に表示されるサイクル単位のアクセス状況は、コードメモリアドレス 25の情報を含んでおり、ブロック情報 54を参照することにより、ブロック ID35により識別される何れかの処理ブロックに属する命令によるアクセスかを判断することができる。さらに、 ISS2においては、オブジェクトコード 51は、命令コードが並んだ順番で逐次実行されるので、メモリ 92および 93に対して並列なアクセスは発生しない。このため、サイタルの経過（サイクルタイム） 72と共に示されるメモリアクセス状況はいずれか 1つの処理ブロックに属するものになる。したがって、グラフ 70においては、サイクルタイム 7 2によりバックグラウンドの表示を色分けすることで、、ずれかの処理ブロックに属するメモリアクセスであることを区別できるようにしている。例えば、処理ブロック 10に属するサイクルタイム 72の領域は、ノックグラウンドが薄い黄色により表示され、処理ブロック 11に属するサイクルタイム 72の領域は、バックグラウンドが薄いピンク色により表示され、処理ブロック 12に属するサイクルタイム 72の領域は、バックグラウンドが薄い紫色により表示される。

[0037] また、グラフ 70に表示されたメモリアクセス状況は、コードメモリアドレス 25およびブロック情報 54を介して、そのアクセスを行なって、るソース情報とも関連付けされて!ヽる。このため、ディスプレイ 6dにグラフィック表示された実行用メモリ 93に対するァクセスのサイクルタイム、例えば、アクセスしていることを示すライン 75の上を指定することにより、そのメモリアクセス 75に対応するソースステートメント 21またはアセンブラ 'リスト 23を抽出できる。このため、アクセス状況を表示する機能 63は、グラフ 70の上からブロック ID35が判断できる操作が行われると、ポップアップ画面 6pを表示し、その中に、該当するブロック ID35の処理ブロックのソースステートメント 21を表示する。ポップアップ画面 6pには、ソースステートメント 21の代わりに、あるいは共に、アセンブラ' リスト 23を表示することも可能である。

[0038] 分析装置 55は、さらに、処理ブロックのブロック間ノィプライン動作の条件を判断する 2つの判断機能 65および 66を備えている。第 1の判断機能 65は、対を成す処理ブロック、すなわち、処理ブロック 10および 11と、処理ブロック 11および 12と、処理ブロック 10および 12の間の実行用メモリ 93を介したデータ転送の方向を示し、パイプライン方式での動作の可否を判断する。第 2の判断機能 66は、実行用メモリ 93の同一領域に対する第 1の処理ブロック 10および第 2の処理ブロック 11の参照関係を求めて、第 1の処理ブロック 10と第 2の処理ブロック 11との並列実行性を判断する。

[0039] 複数の処理ブロックが指定された場合、それらの処理ブロックをパイプライン方式で並列実行できる力否かを判断するため、各処理ブロックの間に通信が存在しているの力否かを第 1の判断機能 65により判断する。対をなす処理ブロック、例えば、プロック 10および 11をパイプラインィ匕する、すなわち、パイプライン方式で実行するためには、ブロック 10からブロック 11に対して通信があり、ブロック 11力らブロック 10に対しては通信がないことが必要である。ブロック間の通信は、変数メモリ 93を介したデータ転送で判断される。すなわち、図 5に示すように、メモリアクセス状態をグラフィック表示する機能 63により表示されたグラフ 70において、ブロック 10が変数メモリ 93に対して入出力 97を繰り返し、その後のサイクルでブロック 11が変数メモリ 93の同じァドレスからデータを読み出す処理 98を行なっていれば、ブロック 10力らブロック 11に対するデータ転送 (データ通信） 99が存在する。したがって、第 1の判断機能 65は、メモリアクセス状況をグラフ表示する力否かに関わらず、メモリアクセス情報 53と、プロック情報 54により、対を成す処理ブロック 10および 11の間の実行用メモリ 93を介したデータ転送の有無およびその方向を判断できる。そして、そのデータ転送の方向がー方向であれば、処理ブロック 10および 11はパイプライン方式で並列実行できる

[0040] 図 6に、ディスプレイ 6dに、複数の処理ブロックに対して、それらの間のデータ転送の方向および量をマトリクス表示した様子を示してある。マトリクス表示 77を採用すること〖こより、ソースプログラム 50に 3つ以上の処理ブロック、例えば、ブロック 10〜12 が設定される場合は、ペアをなすブロック間のデータ転送の方向を視覚により容易に把握できる。ブロック間のデータ転送量は、ブロック 'パイプラインの可否判断だけであれば要求されないが、デバイスの設計においては、バス幅などを検討するために重要である。分析装置 55は、第 1の判断機能 65に付属する機能として、マトリクス表示する機能 67を備えている。

[0041] この例において、ブロック 10とブロック 11のペアでは、ブロック 10力らブロック 11に対するデータ転送 D1011があり、逆方向のデータ転送 D1110はない。ブロック 11とブロック 12のペアでは、ブロック 11からブロック 12に対するデータ転送 D1112があり、逆方向のデータ転送 D1211はない。ブロック 10とブロック 12のペアでは、ブロック 10からブロック 12に対するデータ転送は両方向 D1012および D1210ともない。したがって、ブロック 10、 11および 12は、この順番にパイプライン方式で実行することが可能である。

[0042] このような、「From」「To」のデータ転送を示すマトリクス表示 77により各ブロック間の通信量を相互に示すことが可能となる。これによりブロック間に通信が存在しているのか否かが方向性まで含めて分かる。マトリクス表示 77においては、サイクル時間の概念は失われている。しかしながら、まずこの方法によってデータ通信の存在を確認し、しかる後に、後述するバンド幅分析に入ることが望ましい。 [0043] マトリクス表示 77に表示されたブロック間のデータ転送は、サイクルタイムの概念はない。しかしながら、データ転送において使用された変数アドレス 26は分かる。したがって、マトリクス表示 77の任意のデータ転送の表示を指定することにより、そのデータ転送に関わるソースステートメント 21あるいはアセンブラ 'リスト 23を表示することができる。

[0044] 図 7に、マトリクス表示 77のデータ転送 D1011を指定して、その通信動作をしている Cソースステートメント 21をバックトラックして表示する例を示す。通信は、ライトとリードから成り立ち、かつ、通信の回数 (タイミング）は通常は複数である。したがって、通信表示 D1011から、その通信に使用された変数を表示する変数ウィンドウ 78が表示される。変数ウィンドウ 78には、変数毎に、その変数に対する実行時の動作タイプ (リードもしくはライト）の回数 78cが表示される。この動作回数 78cには、動作を行なつたサイクル情報 31が含まれている。したがって、メモリアクセス情報 53およびデバッグ情報 52により、通信を行なった処理ブロックおよびソースステートメント 21を判断することができる。このため、ディスプレイ 6dに、ソースステートメント 21を表示するポップアップ画面 6pが表示される。ソースステートメント 21の代わりにアセンブラ 'リスト 23を表示することも可能である。

[0045] 分析装置 55の第 2の判断機能 66は、 2つの処理ブロックをパイプライン動作させたときの並列実行の分析および判定と、それら 2つの処理ブロックの間のデータ転送量とバンド幅の分析および判定とを行う。分析装置 55は、さら〖こ、 2つの処理ブロックを仮想的に並列実行した結果をグラフィック表示する機能 68を備えており、並列実行した際のバンド幅を含めて表示することができる。また、分析装置 55は、複数の処理ブロックの並列実行を検討するための動作条件を入力する機能 69を備えている。

[0046] 上述したように、 ISS2においては、オブジェクトコード 51は、オリジナルのソースプログラム 50に記述された順番でシーケンシャルに実行される。したがって、分析装置 55において複数の処理ブロックに区分けされるアルゴリズムも、シーケンシャルに実行され、その結果カモリアクセス情報 53として分析装置 55に供給されている。このため、当初のメモリアクセス状況を示すグラフィック表示 70においては、図 4に示すように、処理ブロック 10および 11は、並列性なしで実行された条件で表示される。 [0047] 図 8に、図 4に示したメモリアクセス状況を簡略化して示してある。ここでは、 ISS2においては、ソースプログラム 50の処理ブロック 10と処理ブロック 11は、実行用の変数メモリ 93の各エントリ d[i]をアクセスしながら逐次処理され、その結果、メモリ 93の各エレメント d[i]に関するアクセスの内容 (即ち書き込み状態又は読み出し状態） 27、アドレス情報（コードメモリアドレス 25および変数メモリアドレス 26)、およびサイクル情報 31がメモリアクセス情報 53として記録される。以下では、メモリ 93は、アドレス 0語力も n語に相当するエントリ d[i]を備えたメモリであるとしている。

[0048] サイクル情報 31を含むメモリアクセス情報 53には、あるサイクル期間においてメモリ 93のあるアドレス領域 95にデータの書き込み 75を行い、その後、あるサイクル期間においてメモリ 93の同じアドレス領域 95からデータの読み出し（読み込み） 76を行なうといつた過程が記録されている。分析装置 55の第 2の判断機能 66においては、ブロック情報 54を参照することにより、メモリアクセス情報 53を解析することにより、コードメモリアドレス 25を介して、データの書き込み 75が処理ブロック 10により行なわれ、データの読み出し 76が処理ブロック 11により行なわれたことが分かる。したがって、第 2の判断機能 66では、メモリ 93のアドレス領域 95に対して、処理ブロック 10と処理ブロック 11とは、ある参照関係 96を備えていることが分かる。

[0049] 分析装置 55の第 2の判断機能 66は、この参照関係 96に基づき、処理ブロック 10と 11を、独立のハードウェア、例えば、独立の回路あるいは処理ユニットに実装した場合の並列処理について判断する。すなわち、処理ブロック 10および 11を異なるデバイスにより並列に実行する場合に、処理ブロック 11の実行に齟齬をきたさないで、あるいはウェイトを発生させないで、どこまで処理ブロック 11を前進させて、処理ブロック 10と部分的に並列に実行させることが可能となるかを判断する。

[0050] 上述した第 1の判断機能 65により、処理ブロック 10と処理ブロック 11との間にバックトラックを発生させる逆方向のデータ転送がない場合は、処理ブロック 10と処理プロック 11とに順番にデータを流すことにより、ブロック単位でパイプライン処理を行うことができる。この第 2の判断機能 66においては、同じデータ群あるいはフレームの処理を処理ブロック 10と処理ブロック 11とが時間的に一部重複して、あるいは一部並列に実行できるか否かを検討する。処理ブロック 10および 11が、一部重複して処理を実行することにより、ブロック'パイプライン動作をさらに進めて処理速度を向上することが可能となる。

[0051] このため、第 2の判断機能 66においては、処理ブロック 10および 11により、互いに参照される、すべてのメモリアドレスにおいて、処理ブロック 11をどこまで前進させて実行できるか判断する。これにより、これら処理ブロック 10および 11の間のパイプライン動作の可能なタイミング 'サイクルが最終的に判定できる。さらに条件設定機能 69 により、並列実行の動作条件を変更することが可能であり、第 2の判断機能 66により、設定された動作条件に従ってメモリアクセス情報 53を解析する。

[0052] 図 9は、条件設定機能 69によりメモリ 93がシングルポートであるとして、パイプライン動作を検討した結果のグラフィック表示 79aである。このグラフ 79aは、ソースプロダラム 50の処理ブロック 10と処理ブロック 11とを、ハードウェア的に分離独立して同時実行可能とした場合を示している。このグラフ 79aは、メモリ 93への参照関係（アクセスのタイミング)より、処理ブロック 11を処理ブロック 10と一部並列に実行でき、パイプライン動作のタイミング ·サイクル Tcをメモリ 93に対するアクセスが重複しないサイクル T aまで短縮できることを示している。したがって、処理ブロック 11の実行は、図 8に示したように、ソースプログラム 50をシリアルに実行した場合に比べて大きく前進させることがでさる。

[0053] 図 10は、条件設定機能 69にメモリ 93がデュアルポートであるとして、パイプライン動作を検討した結果のグラフィック表示 79bである。この関係グラフ 79bは、処理ブロック 10と処理ブロック 11と力ハードウェア的に分離独立して同時実行可能とした場合、メモリ 93へのアクセスのタイミングより、パイプライン動作のタイミング.サイクル Tc をメモリ 93に対するアクセスが部分的に重複したサイクル Tbまで短縮できることを示している。タイミング ·サイクル Tcは図 9に示したケースよりさらに短くなり、処理ブロック 11の実行をさらに前進させることができる。

[0054] これらの検討結果は、処理ブロック 10と処理ブロック 11とに区分けされた処理においては、シングルポートメモリを用いて、書き込み 75と読み出し 76が同時実行されな Vヽ条件でブロック間パイプライン処理をするハードウェアに対し、デュアルポートメモリを用いて書き込み 75と読み出し 76とが同時実行される条件でブロック間パイプライン処理するハードウェアの方が処理時間を短縮できることを示している。したがって、デユアルポ一トメモリを採用したときの処理時間の短縮による性能的なメリットと、シングルポ一トメモリを採用したときの経済的なメリットとを判断して、ソースプログラム 50を実行するハードウェアを決定できる。

[0055] この第 2の判断機能 66においては、処理ブロック 10および 11が実行メモリ 93にァクセスするすべてのメモリアドレスにおいて、それぞれの処理ブロック 10および 11のアクセスをサイクル単位で判断する。したがって、処理ブロック 10による書き込み 75 の処理量と、処理ブロック 11による読み出し 76の処理量がサイクル単位で判明する。このため、処理ブロック 10および 11を、上記の条件でブロック 'パイプライン動作するように並列実行したときに、メモリ 93とのアクセスに必要なビット転送量の総和を計算できる。このビット転送量の総和は、処理ブロック 10および 11を並列実行する際に必要なメモリ 93のバス幅およびデータバスのバンド幅に対応する。

[0056] 図 11に、バス幅も含めた第 2の判断機能 66の評価結果を表示機能 68により表示した様子を示してある。ディスプレイ 6dには、メモリアドレス対サイクルの参照関係を示すグラフ 79cと、バンド幅対サイクルの関係を示すグラフ 79dとが表示される。グラフ 7 9dのバンド幅 71bは、あるサイクルタイムにおけるメモリあるいはバスをアクセスする際に要求されるビット幅である。サイクル毎のバンド幅の総和力データ転送量に相当する。

[0057] 図 11のメモリアドレス対サイクルの参照関係を示すグラフ 79cは、図 10においてメモリ 93をデュアルポートとした動作条件のグラフ 79bに相当する。したがって、グラフ 79dは、その動作条件で処理ブロック 10および 11を並列実行したときの各サイクルにおけるバンド幅を示している。図 8あるいは図 9に示した動作条件であっても同様のバンド幅対サイクルの関係を示すグラフを表示できる。図 11に示したグラフ 79dにより、デュアルポートメモリを前提とした同時アクセスを許容する仕様のデバイスにお、て、ピーク時にどの程度のバンド幅が要求されるかが判明する。バンド幅を示すグラフ 7 9dにおいては、処理ブロック 10による書き込みに必要とされるバンド幅と、処理ブロック 11による読み出しに必要とされるバンド幅が色などにより区別して表示される。必要とされるバンド幅は、各サイクルにおけるバンド幅の最大値であり、データ転送量は各サイクルにおけるバンド幅の総和になる。また、この例ではオーバラップしているが、書き込み 75と読み出し 76の時間総和 Ttが判明するので、サイクル平均のバンド幅の算出も可能である。

[0058] このように、分析装置 55においては、ソースプログラム 50により与えられた所定のァプリケーシヨンの処理を、適当な大きさの複数の処理ブロックに、マニュアルで、あるいは自動的に区切ることができる。さらに、分析装置 55によりメモリアクセス状況を解析することにより、それらの処理ブロックを、独立して稼動する複数のデバイスによりブロック ·パイプライン動作させることの可否と、それによる処理時間の短縮度と、ブロック 'パイプライン動作させるために必要なハードウェアリソースとを判断できる。したがつて、分析装置 55およびそれを含む支援システム 5により、ソースプログラム 50を実行するための、経済的な専用ハードウェアリソース、たとえばプロセッサの、設計および開発を支援することができる。

[0059] 図 12に、分析装置 55において、ソースプログラム 50を複数の処理ブロックに分けて、それらをパイプライン方式で実行する可能性および並列実行する可能性を解析する方法の概要をフローチャートにより示してある。まず、ステップ 80において、デバッグ情報 52およびメモリアクセス情報 53を取得する。これらの情報がコンピュータネットワークにより接続されたサーバなどに格納されている場合は、それらにアクセスできる条件がセットされれば十分である。

[0060] 次に、ステップ 81において、ブロック化機能 61により、ソースプログラム 50または中間リストファイル 59を参照して、処理ブロックを設定する。メモリアクセス状況のグラフイツク表示 70において、メモリアクセス状態を参照しながら処理ブロックを設定することも可能である。このステップ 81において、適当なブロック ID力ソースプログラム 50 のそれぞれの命令のコードメモリアドレスに関連付けされたブロック情報 54が生成されてメモリ 7に記録される。

[0061] 次に、ステップ 82において、第 1の処理機能 65をメモリアクセス解析手段として、メモリアクセス情報 53と、ブロック情報 54に基づき、対を成す処理ブロックの間の実行用メモリを介したデータ転送の方向が求められる。その結果が、ステップ 83において、マトリクス表示機能 67によりマトリクス表示される。この段階で、ステップ 81において設定した処理ブロックをパイプライン方式で実行できるカゝ否かを判断できる。したがつて、ステップ 84において、処理ブロックを再設定する必要があるかを判断し、必要があれば、ステップ 81に戻って、処理ブロックの設定を変更する。例えば、ソースプログラム 50の分割位置などを変更する。上述したように、ブロック情報 54により処理ブロックの設定を自由に変更できるので、分析装置 55においては、処理ブロックの再設定は極めて容易である。そして、コンパイルを再実行したり、 ISS2によるシミュレーションを再実行する必要もなぐ異なる構成の処理ブロックを設定しても、それに基づくソースプログラム 50の解析結果を短時間に得ることができる。

[0062] 例えば、 ISS2によりソースプログラム 50に記述された命令を逐次実行したときに、設定された 3つの処理ブロック 10、 11および 12は、図 13に示したように実行される。これら 3つの処理ブロック 10、 11および 12において、図 6のマトリクス表示 77のようなデータ転送関係があれば、処理ブロック 10、 11および 12は、この順番でパイプラインを組むことが可能となる。したがって、図 14に示したように、処理ブロック 10、 11および 12をパイプライン並列で実行することができることがわかる。分析装置 55が、このように、処理ブロック単位で、サイクルの経過（サイクルタイム）にしたがってソースプログラム 50の処理が実行されている様子をディスプレイ 6dに表示することは有効である。このため、分析装置 55は、処理ブロックの単位で実行される様子をシミュレートした結果を表示する機能 64を備えて、る。

[0063] 複数の処理ブロックをパイプライン並列で処理できる場合、さらに、並列度を向上できる力否かの評価 (解析)を行なうことができる。ステップ 85において、動作条件の入力機能 69によりメモリ 93のタイプ、バスのバンド幅などを含む動作条件をセットする。ステップ 86において、第 2の判断機能 66をメモリアクセス解析手段として、メモリァクセス情報 53と、ブロック情報 54とに基づき、実行用メモリ 93の同一領域に対する処理ブロック、例えば、処理ブロック 10および処理ブロック 11の参照関係を求めて、これらの処理ブロック 10および 11を並列実行する可能性を判断する。ステップ 87において、その結果をバンド幅も含めて、グラフ表示機能 68により表示する。

[0064] 解析結果を判断し、ステップ 88におヽて動作条件の再設定を希望する場合は、ステツプ 85に戻って、再解析することができる。また、ステップ 89において、処理ブロックの再設定を希望する場合は、ステップ 81に戻って、ブロック情報 54を変更する処理力再度実行することができる。動作条件の設定で変更可能な条件は、上記の例で述べたメモリがシングルポートであるとかデュアルポートであるとかに限らず、メモリアクセスに費やされるレイテンシなどであっても良い。また、ブロック領域の設定によつてもブロック間パイプラインの条件は変わり、性能や経済的な効果も変動する。したがって、実際のハードウェアの設計においては、幾つかの条件で性能およびコストを比較することが望ましい。いずれの場合も、上述したように、デバッグ情報 52およびメモリアクセス情報 53を再生成する必要がな、ので、短時間で解析結果を得ることができる。

[0065] 第 2の解析機能 65によるメモリ 93の参照関係の解析の結果、処理ブロック 10と処理ブロック 11との間では並列に実行が可能であり、処理ブロック 11と処理ブロック 12 との間では並列実行が不可能であると判断される。したがって、図 15に示すように、処理ブロック 10、 11および 12をブロック 'パイプライン方式で実行する場合、処理ブロック 10および 11を一部重複して並列に実行できることが分かる。したがって、ソースプログラム 50により与えられたアプリケーションの処理をさらに加速できることがわかる。

[0066] 上記の解析方法で解析した結果、ターゲットのソフトウェア自体を改変する等の処理をして最適化する必要が生じた場合であっても、実際に、ソフトウェア（ソースプログラム)を独立分割してデバイスへの実装を進めて力も性能が満たされな、と判明するよりは遥かに設計期間を短縮できる。従来、機能がブロック単位に逐次構成されているソフトウェアを実行すれば、ブロック単位に順次実行され、いわゆる逐次処理が行われる。このソフトウェアをブロック単位に並列同時実行させるには、ソフトウェアそのものをブロック単位に独立分割し、同時実行する環境にて走行させて分析するのが常であった。しカゝしながら、これでは独立分割してみないと、並列実行された場合の処理性能、その構成におけるデータ転送量、あるいはバンド幅が分力ない。分割そのものは大変な作業であり、かつ、分割可能な点あるいは領域力 ^、くつもある場合には、どこで分割すればどのような結果となるのかは、分割してみないと分力もないという状況になる。デバイスの設計過程における、前述のような状況に対して、この分析装置 55および分析装置を用いた解析方法は極めて有効な解を提供できる。

[0067] すなわち、ソフトウェアを分割せずに、メモリアクセス情報を記録する機能を有する I SSを実行し、しかる後に分析した、対象となるソフトウェアのブロック領域を指定するだけで分離独立させた際と同等な解析が可能となる。したがって、ターゲットのソフトウェアを分離独立せずに、ノィプライン並列性の特性と必要とされるデータ転送量とバンド幅の判定が可能となり、従来の初期分離分割手法に比べ大幅な設計期間の短縮が可能となる。このため、分析装置 55を用いた支援システム 5は、マルチプロセッサの開発環境における初期段階で効果を発揮する。

[0068] 分析装置 55は、専用のハードウェアで実現しても良ぐ汎用のコンピュータを用いて実現することも可能である。コンピュータを分析装置として動作させるためのプログラムまたはプログラム製品は、上述した各機能をコンピュータにより実行可能な命令を有するものであり、 CD— ROMなどの適当な記録媒体に記録して提供することができる。また、プログラムをインターネットなどのコンピュータネットワークを介して提供することも可能である。

[0069] また、上記では、ソースプログラム 50に対して、処理ブロック 10、 11および 12の 3つのブロック領域を設定して分析装置 (解析装置) 55にて解析する例を説明してきたが、ブロック指定は 1または 2でもよぐ 4以上であっても良い。ブロック指定が 1つの場合は、ひとつのブロック領域が指定され、指定されな力つた部分がもうひとつのブロックと認識される。したがって、本発明の判定プログラムは、パイプライン動作判定に限らず、データ転送量およびバンド幅の判定にも適用できる。

Claims

請求の範囲

[1] 複数のソースステートメントを含むソースプログラムをコンパイルしてオブジェクトコードを生成すると共に、それぞれのソースステートメントおよび Zまたは前記それぞれのソースステートメントを中間言語に翻訳した中間リストと、前記オブジェクトコードの実行時の実行用メモリにおける、前記中間リストがコード化された命令のアドレスであるコードメモリアドレスおよびその命令によりアクセスされる変数のアドレスである変数メモリアドレスとを関連付けするデバッグ情報を生成するコンパイラと、

サイクルベースのシミュレータであって、前記オブジェクトコードを走行することにより、サイクル単位でアクセスされるコードメモリアドレス、変数メモリアドレスおよびァクセスタイプを含むメモリアクセス情報を生成するシミュレータと、

前記デバッグ情報と前記メモリアクセス情報とを利用して前記ソースプログラムを分析する分析装置とを有し、

この分析装置は、

前記複数のソースステートメントの一部または前記中間リストの一部を処理ブロックとしてグループィ匕するためのブロック IDを、前記デバッグ情報に基づき、それぞれの命令のコードメモリアドレスに関連付けして記憶するメモリと、

前記メモリアクセス情報に基づき、前記ソースプログラムを実行したときの、変数メモリアドレスおよびアクセスタイプを含めた、前記実行用メモリに対するアクセス状況を、サイクルの経過と共に、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDにより異なる形態で表示デバイスにグラフィック表示する機能とを備えている、支援システム。

[2] デバッグ情報と、メモリアクセス情報とを利用して、複数のソースステートメントを備えたソースプログラムを分析するための装置であって、

前記デバッグ情報は、前記ソースプログラムをコンパイルしてオブジェクトコードを生成する段階で生成され、それぞれのソースステートメントおよび Zまたは前記それぞれのソースステートメントを中間言語に翻訳した中間リストと、前記オブジェクトコードの実行時の実行用メモリにおける、前記中間リストがコードィ匕された命令のアドレスであるコードメモリアドレスおよびその命令によりアクセスされる変数のアドレスである変数メモリアドレスとを関連付けする情報を含み、

前記メモリアクセス情報は、前記オブジェクトコードをサイクルベースのシミュレータで走行することにより生成され、サイクル単位でアクセスされるコードメモリアドレス、変数メモリアドレスおよびアクセスタイプを含み、

さらに、

前記メモリアクセス情報に基づき、前記ソースプログラムを実行したときの、変数メモリアドレスおよびアクセスタイプを含めた、前記実行用メモリに対するアクセス状況を、サイクルの経過と共に、それぞれの命令のコードメモリアドレスに関連付けされたプロック IDにより異なる形態で表示デバイスにグラフィック表示するグラフィック表示機能とを有する装置。

[3] 前記グラフィック表示機能は、前記アクセス状況を、ブロック IDの相違により色分けして表示する、請求項 2の装置。

[4] 前記複数のソースステートメントの少なくとも一部または前記中間リストの少なくとも一部を前記表示デバイスに表示する機能と、

前記表示デバイス上で指定された前記複数のソースステートメントの一部または前記中間リストの一部に対応する命令のコードメモリアドレスに対して、前記デバッグ情報を参照し、他の処理ブロックのブロック IDとは異なるブロック IDを割当てる機能とを有する、請求項 2の装置。

[5] 前記メモリアクセス情報と、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、対を成す処理ブロックの間の前記実行用メモリを介したデータ転送の方向を示す、第 1の判断機能を、さらに有する、請求項 2の装置。

[6] 前記第 1の判断機能は、複数の対をなす処理ブロックの間の前記実行用メモリを介したデータ転送の量および方向を前記表示デバイスにマトリクス表示する機能を備えている、請求項 5の装置。

[7] マトリクス表示されたデータ転送のいずれかを指定することにより、そのデータ転送に対応するソースステートメントまたは中間リストを前記表示デバイスに表示する機能をさらに有する、請求項 6の装置。

[8] 前記メモリアクセス情報と、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、前記実行用メモリの同一領域に対する第 1の処理プロックおよび第 2の処理ブロックの参照関係を求めて、前記第 1の処理ブロックと前記第 2の処理ブロックとを並列実行する可能性を示す、第 2の判断機能を、さらに有する、請求項 2の装置。

[9] 前記第 2の判断機能は、前記メモリアクセス情報と、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、前記第 1の処理ブロックおよび前記第 2の処理ブロックと前記実行用メモリとの間のアクセスに要するバンド幅を算出する機能を備えている、請求項 8の装置。

[10] 前記グラフィック表示機能によりグラフィック表示された実行用メモリに対するァクセスのサイクルを指定することにより、そのメモリアクセスに対応するソースステートメントまたは中間リストを前記表示デバイスに表示する機能をさらに有する、請求項 2の装置。

[11] デバッグ情報と、メモリアクセス情報とを利用して、複数のソースステートメントを備えたソースプログラムを分析する処理をコンピュータにより実行するためのプログラムであって、

前記デバッグ情報は、前記ソースプログラムをコンパイルしてオブジェクトコードを生成する段階で生成され、それぞれのソースステートメントおよび Zまたは前記それぞれのソースステートメントを中間言語に翻訳した中間リストと、前記オブジェクトコードの実行時の実行用メモリにおける、前記中間リストがコードィ匕された命令のアドレスであるコードメモリアドレスおよびその命令によりアクセスされる変数のアドレスである変数メモリアドレスとを関連付けした情報を含み、

当該分析する処理は、前記複数のソースステートメントの一部または前記中間リストの一部を処理ブロックとしてグループィ匕するためのブロック IDを、前記デバッグ情報に基づき、前記コードメモリアドレスに関連付けしてメモリに記憶する機能と、

前記メモリアクセス情報に基づき、前記ソースプログラムを実行したときの、変数メモリアドレスおよびアクセスタイプを含めた、前記実行用メモリに対するアクセス状況を、サイクルの経過と共に、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDにより異なる形態で表示デバイスにグラフィック表示する機能とを含む、プログラム。

[12] 前記分析する処理は、さらに、

前記メモリアクセス情報と、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、対を成す処理ブロックの間の前記実行用メモリを介したデータ転送の方向を示す、第 1の判断機能を含む、請求項 11のプログラム。

[13] 前記第 1の判断機能は、複数の対をなす処理ブロックの間の前記実行用メモリを介したデータ転送の量および方向を前記表示デバイスにマトリクス表示する機能を含む、請求項 12のプログラム。

[14] 前記分析する処理は、さらに、

前記メモリアクセス情報と、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、前記実行用メモリの同一領域に対する第 1の処理プロックおよび第 2の処理ブロックの参照関係を求めて、前記第 1の処理ブロックと前記第 2の処理ブロックとを並列実行する可能性を示す、第 2の判断機能を含む、請求項 1 1のプログラム。

[15] 前記第 2の判断機能は、前記メモリアクセス情報と、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、前記第 1の処理ブロックおよび前記第 2の処理ブロックと前記実行用メモリとの間のアクセスに要するバンド幅を算出する機能を含む、請求項 12のプログラム。

[16] デバッグ情報と、メモリアクセス情報とを利用して、複数のソースステートメントを備えたソースプログラムを分析する方法であって、

以下の工程を有する方法。

al. 前記複数のソースステートメントの一部または前記中間リストの一部に対して、前記複数のソースステートメントの一部または前記中間リストの一部を処理ブロックとしてグループィ匕するためのブロック IDを割当て、そのブロック IDを前記デバッグ情報に基づき、それぞれの命令のコードメモリアドレスに関連付けしてメモリに記憶する。 a2. 前記メモリアクセス情報と、コードメモリアドレスに関連付けされたブロック IDとに基づき、メモリアクセス解析手段により、対を成す処理ブロックの間の前記実行用メモリを介したデータ転送の方向を求める。

[17] さらに以下の工程を有する、請求項 16の方法。

a3. 複数の対をなす処理ブロックの間の前記実行用メモリを介したデータ転送の量および方向を表示デバイスにマトリクス表示する。

[18] デバッグ情報と、メモリアクセス情報とを利用して、複数のソースステートメントを備えたソースプログラムを分析する方法であって、

以下の工程を有する方法。

bl. 前記複数のソースステートメントの一部または前記中間リストの一部に対して、前記複数のソースステートメントの一部または前記中間リストの一部を処理ブロックとしてグループィ匕するためのブロック IDを割当て、そのブロック IDを前記デバッグ情報に基づき、それぞれの命令のコードメモリアドレスに関連付けしてメモリに記憶する。 b2. 前記メモリアクセス情報と、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、メモリアクセス解析手段により、前記実行用メモリの同一領域に対する第 1の処理ブロックおよび第 2の処理ブロックの参照関係を求めて、前記第 1の処理ブロックと前記第 2の処理ブロックとを並列実行する可能性を示す。さらに、以下の工程を有する請求項 18の方法。

b3. 前記メモリアクセス解析手段により、前記メモリアクセス情報と、前記それぞれの命令のコードメモリアドレスに関連付けされたブロック IDとに基づき、前記第 1の処理ブロックおよび前記第 2の処理ブロックと前記実行用メモリとの間のアクセスに要するバンド幅を算出する。