WO2005088324A1

WO2005088324A1 - 半導体デバイス試験装置及びデバイスインターフェースボード

Info

Publication number: WO2005088324A1
Application number: PCT/JP2004/019639
Authority: WO
Inventors: Hiroshi Ezoe
Original assignee: Advantest Corporation
Priority date: 2004-03-12
Filing date: 2004-12-28
Publication date: 2005-09-22
Also published as: KR100761894B1; US20080191731A1; US7514950B2; JPWO2005088324A1; EP1724598A1; US7372287B2; KR20060058120A; US20070205790A1

Abstract

　使用する外部端子数が異なる第１～第３型式の半導体デバイスを接続することができる第１及び第２接触端子群を備えた第１及び第２接触具をインターフェースボードに用意し、この第１接触具の第１接触端子群と、第２接触具の第２接触端子群の各対応する端子同士を渡り配線で接続し、各渡り配線の一端側にピンエレクトロニクスに備えたＩＯチャネルのドライバ出力ピンを接続し、他端側にピンエレクトロニクスに備えたＩＯチャネルのコンパレータ入力ピンを接続し、第２接触具の第１接触端子群にはピンエレクトロニクスに備えたＩＯチャネルのドライバ出力ピン及びコンパレータ入力ピンを別個の配線で接続した。

Description

明細書

半導体デバイス試験装置及びデバイスインターフェースボード技術分野

[0001] この発明は、半導体デバイス試験装置及び被試験半導体デバイスを電気的に半導体デバイス試験装置に接続するためのデバイスインターフェースボードに関し、詳しくは IOチャネルを有効に活用して、試験対象半導体デバイス（以下では単に DUTと称す)の種類または数を増大することが出来る半導体デバイス試験装置、及びデバイスインターフェースボードに係る。

背景技術

[0002] 特許文献 1には、 1本の伝送線路の一端に駆動信号を印加し、途中で 2分岐し、 2 分岐した両伝送線路を 2個の DUTに接続する構成が開示されている。この構成によれば、 1つの IOチャネルが 2個の DUTを駆動できるので、 IOチャネルの有効活用が図られる。またこの文献には、受信端での受信波形信号において、無用の振動波形を低減可能とした 2分岐伝送線路を用いる半導体デバイス試験装置が開示されている。

図 11は、一般的な半導体デバイス試験装置が ICハンドラ装置 300と組み合わされて複数個の DUTを試験する概念構成図を示す。

半導体デバイス試験装置 100は、装置本体 101と、これと離間した位置にあって IC ハンドラ装置 300と結合線路を介して連結して、るテストヘッド 200とからなる。テストヘッド 200は、 N個（Nは 2以上の整数）の IOチャネルからなる IOチャネル群が複数個と、通常チャネル（図示せず）と、その他（図示せず）を具えるピンエレクトロニクス P Eを有する。

[0003] ここで、 IOチャネルとは DUTの IOピン (入出力端子）に接続して、 DUTへ信号の印加と、 DUTから出力される応答信号を受信する機能を持つチャネルであり、通常は DUTの IOピンの数 (すなわち入出力端子数）に応じた数だけ設けられる。通常チャネルとは DUTの入力ピンに接続して信号の印加を行うドライバのみのチャネルを指す。 DUTと半導体デバイス試験装置とは、テストヘッド部 200のピンエレクトロニクス P Eと接続されているパフォーマンスボード PBと、同軸ケーブル 120と、ソケットボード 1 60、コンタクトソケット 180を介して接続される。尚スペーシングフレーム 140はパフォ一マンスボード PBにソケットボード 160を取り付けるもので、これらの組み合わせをハィフィックス 102と呼ぶ。

特許文献 1：特開 2000— 292491号公報

発明の開示

発明が解決しょうとする課題

[0004] 特許文献 1に開示された接続構造によれば、 1個の IOチャネルのドライバの出力が 1本の伝送線路を経て、途中の分岐点で 2分岐し、これら 2分岐した線路が 2個の DU Tにそれぞれ接続され、これにより同時に 2個の DUTが駆動される。

この結果として 1個の IOチャネル群で 2個の DUTを同時に試験することができ、数が有限である IOチャネルを有効に利用できるが、波形品質に難点がある。

また、この技術を、図 12Bに示すごとぐ 1個の DUTが切替制御信号によって互に時間をずらして動作する対の入出力端子を複数対有する特殊の形式の場合に応用すると、 1個の IOチャネルを 2個の端子に対応させることができ、 IOチャネルの数を半減できるが、これも波形品質に難点がある。

[0005] すなわち、図 12Bに示す試行回路では、 DUTの対である 2個の入出力ピンと 1個のドライバ出力ピン Pが対応して動作するものであって、同軸ケーブルはその一端がドライバ出力ピン Pに接続され、他端カ^ケットボードの端子 Qに接続され、この端子 Qカゝら分岐点 Rまで特性インピーダンズが 50 Ωのマイクロストリップラインで接続し、この分岐点 Rから 2分岐線路が対である 2個の入出力端子にそれぞれ接続された構成を持つ。

この試行回路において、ドライノ IODRから高速な矩形波を印加し、 DUTの一方の入出力端子を観測点 (View)として波形を観測した例を図 12Cに示す。この図に示す波形において、 bは分岐点 Rからそれぞれの入出力端子までの分岐線路の特性インピーダンスが 100 Ωの場合の波形、 W は 50 Ωの場合の波形である。

[0006] 尚比較のために、図 12Aに示す分岐線路を持たない従来技術に係る回路構成の DUTの入出力端子（View)での理想的な波形を図 12Cにおいて aで示す。

これらの波形の比較から、図 12Bにおいて分岐点 R力も DUT側を見て、 DUTの端子までの分岐線路のインピーダンスが（b' ) : 50 Ωの場合、分岐点 R力 DUTを見たインピーダンスは 50 Ω /2 = 25 Ωとなり、この分岐点 Rまでの線路の特性インピーダンス (50 Ω )と不整合となり、これに伴う波形劣化が存在する。また、 (b)： 100 Ωの場合、分岐点 Rから DUTを見たインピーダンスは 100 Ω /2 = 50 Ωとなり整合して!/、る力一方の入出力端子力全反射してくる信号側力分岐点を見ると、分岐点までは 100 Ωであり、それから先は入力側の 50 Ωと他方の分岐線路の 100 Ωとの並列インピーダンス @33 Ωとなり不整合となり、これに伴う波形劣化が存在することが解る。何れにしても、 50 Ωの終端抵抗を DUT側に接続できない試験装置であるので、全反射に伴う波形劣化は避けられず、これが 2分岐方式の大きな難点である。

[0007] したがって、図 12Bに示したような、試行例が持つ波形の品質の劣化という欠点を克服した、数が有限である ΙΟチャネルを有効に利用できる半導体デバイス試験装置が求められる。

また、数が有限である ΙΟチャネルを有効に利用できる半導体デバイス試験装置としては、上記のほかに、図 13に示す半導体デバイスのように、同一パッケージで同一の端子数と同一の端子配列を備えた半導体デバイスであっても、書き込み Ζ読み出しの ΙΟピンのデータ幅が X 4ビット、 Χ 8ビット、 X 16ビットとなる 3種類のデバイスの試験を試験できるような半導体デバイス試験装置も求められる。

[0008] 図 13Aでは 4ビットの ΙΟピン DQ0— DQ4以外データの入出力に関しては無使用ピン NC4— NC15であり、図 13Bは 8ビットの ΙΟピン DQ0— DQ7以外はデータの入力及び出力に関しては無使用ピン NC8— NC15であり、図 13Cは 16ビットの ΙΟピン DQ0— DQ 15が全てデータの入力及び出力ピンとして使用される。以下この明細書では図 13Aに示したデータ幅が Χ 4ビット構成の半導体デバイスを第 1型式の半導体デバイス DUT— 1、図 13Bに示したデータ幅が X 8ビット構成の半導体デバイスを第 2型式の半導体デバイス DUT— 2、図 13Cに示したデータ幅が X 16ビット構成の半導体デバイスを第 3型式の半導体デバイス DUT - 3と称することにする。

[0009] これら各型式の半導体デバイスを一つの半導体デバイス試験装置で試験するには当該試験装置は各ソケットボード毎に、ソケットボードに装着される DUTである 3種類の DUTの中の動作に用いられる端子数が最大の値を持つ DUTに対応できるだけの数の IOチャネルを用意しておく必要がある。上述の例では第 3型式の DUT— 3を試験するために 16個の IOチャネルを用意することになる。

一方、 3品種の DUTに対応するソケットボードは各型式の DUTの IOピン DQ0— D Q4、 DQ0— DQ7、 DQ0— DQ 15に応じて専用の接続構成となる。因みに、図 14に各型式の半導体デバイス用のソケットボードの一例を示す。図 14Aは第 1型式の半導体デバイス DUT— 1用のソケットボード 160— 1を示し、図 14Bは第 2型式の半導体デバイス DUT— 2用のソケットボード 160— 2を示し、図 14Cは第 3型式の半導体デバイス DUT— 3用のソケットボード 160— 3をそれぞれ示す。

[0010] 各コンタクトソケット 180には同じピン数で、同じピン配列のコンタクト CNTが設けられ、それらコンタクトに DUTの IOピンが挿入され、これら各コンタクトソケット 180が、それぞれ対応するソケットボードに接続される。ソケットボード 160— 1には 4個の端子 T1一 T4力もなる外部接続端子群が設けられていて、 DUT— 1の 4個の動作用端子 DQ0— DQ3に接続されるようにパターン配線が形成されている。ソケットボード 160 —2には 8個の端子 T1一 T8からなる外部接続端子群が設けられてヽて、 DUT-2の 8個の動作用端子 DQ0— DQ7にパターン接続されている。同様に、ソケットボード 1 60— 3には 16個の端子 T1一 T16からなる外部接続端子群が設けられていて、 DUT —3の 16個の動作用端子 DQ0— DQ15にパターン接続されている。

[0011] これらの図から明らかなように各ソケットボードのパターン配線は DUTの型式毎に設計し、製造する必要がある。また、半導体ウェハー上に存在するデバイスを試験する場合にも、各型式の半導体デバイス毎にプローバを用意しなければならない。このように、利用者側では DUTの型式毎にソケットボード或はプローバを用意しなければならないため、経済的な負担が大きい。

また、このように複数の形式の半導体デバイスを一つの半導体デバイス試験装置で試験する場合、 IOチャネル群の数を減らし、或は IOチャネル群あたりの試験可能な DUTの数を倍増する工夫が求められる。

[0012] この発明の目的は上記従来例の課題を解決することであり、詳しくは IOチャネルを有効に活用することが出来る半導体デバイス試験装置を提供することであり、具体的には 1個の DUTに対して必要とされる IOチャネルの数を従来よりも少なくて済む半導体デバイス試験装置、或は 1個の IOチャネル群で試験することが出来る DUTの種類を増やすことができる半導体デバイス試験装置を提供することである。

また、これら半導体デバイス試験装置に用いられるデバイスインターフェースボードを提供することである。

[0013] 更に詳しくは、対をなす IOピン同士が異なるタイミングで差動的に動作モードと非動作モードとに切替られる型式の DUTの場合には、従来よりも少ない数の IOチヤネルで以つて試験することができ、また DUTが同一の端子数で、かつ同一の端子配列を持ちながら、動作に必要な端子数が異なる複数種類の DUTの場合でも、同一構造のデバイスインターフェースボードを用いて試験することができる半導体デバイス試験装置を提供し、動作用 IOピンの数が異なる複数種類の DUTが対象の場合でも、同一構成のデバイスインターフェースボードを用いて試験可能な半導体デバイス試験装置を提供する。

課題を解決するための手段

[0014] この目的を達成するために、第 1発明では、第 1外部端子群と第 2外部端子群とを備え、それらの端子数及び端子配列が同一でありながら、第 1外部端子群の一部を用いて動作する第 1型式の半導体デバイス、第 1外部端子群の全てを用いて動作する第 2型式の半導体デバイス、及び第 1外部端子群と第 2外部端子群の全てを用いて動作する第 3型式の半導体デバイスの何れとでも接続することができるように、第 1 外部端子群及び第 2外部端子群と同一の数及び配列を持った第 1接触端子群及び第 2接触端子群を備えた第 1接触具及びこれと同じ構成の第 2接触具をデバイスインターフェースボードに用意し、この第 1接触具の第 1接触端子群と、第 2接触具の第 2 接触端子群の各対応する端子同士を渡り配線で共通接続し、各渡り配線の一端側に、第 1接触具の第 1接触端子群の各接触端子に対応してピンエレクトロニクスに設けられた第 1IOチャネル群の IOチャネルのドライバ出力ピンを接続し、他端側に当該 IOチャネルのコンパレータ入力ピンを接続し、第 2接触具の第 1接触端子群の各接触端子に、それと対応してピンエレクトロニクスに設けられた第 2IOチャネル群の IO チャネルのドライバ出力ピン及びコンパレータ入力ピンをそれぞれ別個の配線で接続した半導体デバイス試験装置を提案する。

[0015] 第 2発明では、第 1外部端子群と第 2外部端子群とを備え、それらの端子数及び端子配列が同一でありながら、第 1外部端子群の一部を用いて動作する第 1型式の半導体デバイス、第 1外部端子群の全てを用いて動作する第 2型式の半導体デバイス、及び第 1外部端子群と第 2外部端子群の全てを用いて動作する第 3型式の半導体デバイスの何れとでも接続することができるように、第 1外部端子群及び第 2外部端子群と同一の数及び配列を持った第 1接触端子群及び第 2接触端子群を備えた第 1接触具及びこれと同じ構成の第 2接触具をデバイスインターフェースボードに用意し、この第 1接触具の第 1接触端子群と、第 2接触具の第 2接触端子群の各対応する端子同士を 2本の第 1分岐線で共通連結し、この 2本の第 1分岐線の共通接続点に、第 1 接触具の第 1接触端子群の各接触端子に対応してピンエレクトロニクスに設けられた第 1IOチャネル群の IOチャネルの各ドライバ出力ピンを接続し、第 1接触具の第 1接触端子群と、第 2接触具の第 2接触端子群の各対応する端子同士を 2本の第 2分岐線で共通接続し、この 2本の第 2分岐線の共通接続点に、第 1IOチャネル群の IOチャネルのコンパレータ入力ピンに接続し、第 2接触具の第 1接触端子群の各接触端子に、それと対応してピンエレクトロニクスに設けられた第 2IOチャネル群の IOチヤネルのドライバ出力ピン及びコンパレータ入力ピンをそれぞれ別個の配線で接続した半導体デバイス試験装置を提案する。

[0016] 第 3発明では異なるタイミングで動作する対をなす入出力用外部端子を少なくとも 1 組備えた半導体デバイスを試験する半導体デバイス試験装置にぉヽて、 1組の入出力用外部端子の一方と他方との間を渡り配線で接続し、渡り配線の一端側に、当該入出力用外部端子の組に対応してピンエレクトロニクスに設けられた IOチャネルのドライバ出力ピンを接続し、他端側に当該 IOチャネルのコンパレータ入力ピンを接続した半導体デバイス試験装置を提案する。

第 4発明では、第 1又は第 2発明記載の半導体デバイス試験装置の何れかにおいて、半導体デバイスの外部端子はパッケージの外側に導出されたピンで構成され、第 1接触具及び第 2接触具は第 1ソケット及び第 2ソケットで構成され、デバイスインタ一フェースボードはソケットボードで構成され、このソケットボードに実装された第 1ソケット及び第 2ソケットのそれぞれに第 1型式の半導体デバイス又は第 2型式の半導体デバイスを装着するか、或は第 2ソケットに第 3型式の半導体デバイスを装着して試験を行う半導体デバイス試験装置を提案する。

[0017] 第 5発明では、第 1又は第 2発明記載の半導体デバイス試験装置の何れかにおいて、半導体デバイスの外部端子は半導体ウェハー上に形成されたパッドで構成され、第 1接触具及び第 2接触具は第 1プローブソケット及び第 2プローブソケットで構成され、デバイスインターフェースボードはプローバで構成され、このプローバに実装された第 1プローブソケット及び第 2プローブソケットに装着されたプローブのそれぞれに上記第 1型式の半導体デバイス又は第 2型式の半導体デバイスの何れかを接触させて試験を行う半導体デバイス試験装置を提案する。

[0018] 第 6発明では、第 3の発明記載の半導体デバイス試験装置において、外部端子はノッケージ力も導出されたピンで構成され、渡り配線はピンと電気的に接触するソケットの端子間に接続された配線で構成され、渡り配線の一端側が接続されたソケットの端子とピンエレクトロニクスに備えた IOチャネルのドライバ出力ピンの間、及び渡り配線の他端側が接続されたソケット端子とピンエレクトロニクスに備えた IOチャネルのコンパレータ入力ピンの間をそれぞれ別々に配線で接続した半導体デバイス試験装置を提案する。

第 7の発明は、第 3の発明記載の半導体デバイス試験装置において、外部端子は半導体ウェハー上のパッドで構成され、渡り配線はパッドと接触するプローブを支持する接触端子の相互間に接続した配線で構成され、渡り配線の一端側が接続された接触端子とピンエレクトロニクスに備えたドライバ出力ピンの間、及び渡り配線の他端側が接続された接触端子とピンエレクトロニクスに備えたコンパレータ入力ピンの間をそれぞれ別々に配線で接続した半導体デバイス試験装置を提案する。

[0019] 第 8の発明は、第 4乃至第 7の発明記載の半導体デバイス試験装置に用いられるデバイスインターフェースボードの何れか〖こお、て、渡り配線及びこの渡り配線の一端側とピンエレクトロニクスに備えた IOチャネルのドライバ出力ピンの間を接続する配線及び渡り配線の他端側とピンエレクトロニクスに備えた IOチャネルのコンパレータ入力ピンの間を接続する配線はそれぞれピンエレクトロニクスに備えたドライバの出力インピーダンスと整合する特性インピーダンスを具備し、これらの配線がボードに実装されている構造のデバイスインターフェースボードを提案する。

発明の効果

[0020] 第 1及び第 2の発明によれば、同一のデバイスインターフェースボードを用いて利用ピン数が異なる複数種類の半導体デバイス (例えば第 1乃至第 3形式の 3種類の半導体デバイス)を試験することができる。第 1型式の半導体デバイス及び第 2型式の半導体デバイスであれば 2個ずつ同時に試験を行うことができるし、また 1個に制限されるが第 3型式の半導体デバイスも試験することができる。従って、この発明によれば共通のデバイスインターフェースボードを用いて、品種の異なる半導体デバイスを試験することができるから、利用者はこのデバイスインターフェースボードを用意するだけで複数品種のデバイスを試験することができることになり、経済的に負担を軽減することができる。更に試験を行うデバイスの品種を変更する毎に、デバイスインタ一フェースボードを変更しなくて済むため、取扱、も容易になる利点も得られる。

[0021] また、一般にデバイスインターフェースボードは一枚に限らず複数枚をテストヘッドに実装するから、この発明によるデバイスインターフェースボードをテストヘッドに複数枚実装することにより、第 1型式と第 2型式の半導体デバイスに関しては一度に試験することができるデバイスの数を倍増させることができ、これにより試験効率を向上させることがでさる。

また、第 3の発明によれば互に異なる時間帯で動作する対をなす入出力ピンを持つ半導体デバイスを、そのピン数の半分の IOチャネルの数で試験を行うことができる。然もドライノくからコンパレータに至る全ての線路が連続して所定のインピーダンスの値に保つ力も波形の劣化を少なくすることができる。この点でコンパレータにおける判定誤差の発生を抑えることができる利点が得られ、その効果は実用に供して頗る大きい。

図面の簡単な説明

[0022] [図 1]この発明の請求項 1に対応する実施例を説明するためのブロック図。

[図 2]図 1に示した実施例の作用効果を説明するためのブロック図。 [図 3]図 2と同様のブロック図。

[図 4]図 2と同様のブロック図。

圆 5]この発明の請求項 2に対応した実施例を説明するためのブロック図。

圆 6]図 1に示した実施例を具体的な例を示して説明するためのブロック図。

圆 7]図 6と同様に、図 1に示した実施例を具体的な例を示して説明するためのブロック図。

圆 8]図 5に示した実施例を更に具体的な例を示して説明するためのブロック図。圆 9]この発明の請求項 3に対応する実施例を説明するためのブロック図。

圆 10]図 10Aは、第 1または第 2の発明に係る半導体デバイス試験装置の駆動信号伝送線路の接続構成図、図 10Bは、第 3の発明に係る半導体デバイス試験装置の駆動信号伝送線路の接続構成図、図 10Cは図 10Aと図 10Bの構成における観測波形図。

圆 11]半導体デバイス試験装置と ICハンドラ装置との接続構成を説明する図。

[図 12]図 12Aは、従来例の半導体デバイス試験装置の駆動信号伝送線路の接続構成図、図 12Bは、非公知の試行例の半導体デバイス試験装置の駆動信号伝送線路の接続構成図、図 12Cは、図 12Aと図 12Bの構成における観測波形図。

[図 13]図 13A、図 13B、図 13Cは、使用するピン数が異なる 3種類の型式の半導体デバイスの例を説明するための図。

[図 14]図 14A、図 14B、図 14Cは図 13A、図 13B、図 13Cに示した 3種類の半導体デバイスを試験するために従来使用されていたソケットボードの例を説明するための図。

発明を実施するための最良の形態

図 1を用いてこの発明を実施するための最良の形態を説明する。図 1に示す PEはピンエレクトロニクスを示す。ピンエレクトロニクス PEにはここでは N ( = 8)チャネルずつに振り分けられた第 1IOチャネル群 IOCH—1と、第 2IOチャネル IOCH—2とを備えている場合を示す。 260はデバイスインターフェースボードを示す。このデバイスィンターフェースボード 260は DUTの外部端子がピン型式の場合はソケットボードであり、 DUTの外部端子がウェハー上のパッド型式の場合はプローバとなる。その実体は後に実施例で説明する。

[0024] この発明ではデバイスインターフェースボード 260に第 1接触具 280-1と第 2接触具 280-2を実装する。これら第 1接触具 280-1と第 2接触具 280-2は DUTの外部端子がピン型の場合はソケットであり、 DUTの外部端子がウェハー上のパッド型の場合はプローブカードとなる。

第 1接触具 280-1は、接触端子 V1-1— V1-N (ここでは N=8)力もなる第 1接触端子群 281-1と接触端子 W1-1— W1-N力もなる第 2接触端子群 281-2とを備える。第 2接触具 280— 2も同様に、接触端子 V2-1— V2-N (ここでは N = 8)からなる第 1接触端子群 281-1と接触端子 W2-1— W2-N力もなる第 2接触端子群 281-2 とを備える。各接触具は、第 1接触端子群 281-1と第 2接触端子群 281-2それぞれに 1対 1で対応付けて接続されたコンタクト CNTを備え、このコンタクト CNTに DUT の各ピンを接触させて DUTと第 1接触端子群 281-1と第 2接触端子群 281-2が電気的に接続される。

[0025] 更に、この発明では第 1接触具 280-1の第 1接触端子群 281-1の接触端子 VI- 1一 VI - Nと第 2接触具 280 - 2の第 2接触端子群 281— 2の接触端子 W2—1— W2 - N同士を渡り配線 101B— 1一 101B— Nで共通接続する。これと共に、各渡り配線 10 IB— 1— 101B— Nの一端側とピンエレクトロニクス PEに備えた第 1IOチャネル群 IO CH— 1の IOチャネルのドライバ出力ピン SI— 1— S1— Nとを線路 101A— 1一 101A— Nでそれぞれ接続する。更に、渡り配線 101B-1— 101B-Nの他端側と第 1IOチヤネル群 IOCH— 1の IOチャネルのコンパレータ入力ピン R1— 1一 R1— Nとを線路 101 C— 1一 101C - Nでそれぞれ接続する。

[0026] 図では 1チャネル分を示す力渡り配線 101Bは第 1接触具 280-1と第 2接触具 28 0— 2との間にデータの入出力に係わる接触端子の数 N分、つまりこの例では 8本が接続される。これに伴って線路 101Aと 101Bも 8チャネルに対応して 8本ずつ設けられる。

線路 101A及び 101Cと渡り配線 101Bは全てピンエレクトロニクス PEに備えられた IOチャネルのドライノ IODRの出力インピーダンスに整合した例えば 50 Ωの特性ィンピーダンスを持つ信号線路で構成される。図 1に示す例ではピンエレクトロニクス P Eのドライバ出力ピン SI— 1とデバイスインターフェースボード 260に設けた端子 Tl— 1との間を 50 Ωの特性インピーダンスを持つ同軸ケーブルで接続し、端子 T1-1と第 1接触具 280-1の第 1接触端子群 281-1の接触端子 V1-1との間、渡り配線 101B —1、及び第 2接触具 280-2の第 2接触端子群 281-2の接触端子 W2-1と端子 U1 —1との間をそれぞれ 50 Ωの特性インピーダンスを持つマイクロストリップラインで接続し、端子 U1—1とコンパレータ入力ピン R1—1との間を 50 Ωの特性インピーダンスを持つ同軸ケーブルで接続した場合を示す。但し、線路の構造は図 1に示した構造に限られるものでなぐ全てを同軸ケーブルで接続することもできるし、全てをマイクロストリップラインで接続する構造とすることもできる。ドライバの出力端には伝送路の遠端カゝら戻ってくる全反射波を終端する直列終端抵抗 R が接続され、コンパレータ IO

TR

CPの入力端にはインピーダンス整合用の終端抵抗 R が接続される。

TM

[0027] 一方、第 2接触具 280-2の第 1接触端子群 281-1の端子 V2-1— V2-Nにはピンエレクトロニクス PEの第 2IOチャネル群 IOCH— 2の IOチャネルのドライバ出力ピン S2— 1— S2— Nと、コンパレータ入力ピン R2— 1— R2— Nがそれぞれ別々の線路 102 A— 1一 102A— Nと 102B—1— 102B— Nでそれぞれ接続される。図 1に示す例では線路 102A-1としてドライバ出力ピン S2— 1と端子 T2-1の間を 50 Ωの特性インピーダンスを持つ同軸ケーブルで接続し、端子 T2-1と第 2接触具 280-2の第 1接触端子群 281—1の接触端子 V2—1との間を 50 Ωの特性インピーダンスを持つマイクロストリップラインで接続した構造とし、更に、線路 102B-1も同様にコンパレータ入力ピン R2-1と端子 U2-1の間を同軸ケーブルで接続し、端子 U2— 1と第 2接触具 280- 2の第 1接触端子群 281-1の接触端子 W2-1との間をマイクロストリップラインで接続した構造とした場合を示す。但し、同軸ケーブルとマイクロストリップラインを使い分ける必要はなぐ全てを同軸ケーブルで構成してもよぐまた全てをマイクロストリップラインで構成してもよい。図 1に示す例では第 2接触具 280— 2の第 1接触端子群 281 — 1の端子 V2— 1 -V2-Nに対して 1チャネル分の配線を施した状態を示すが、この第 1接触端子群 281-1のデータの入力と出力に係わる N個 (例えば 8個）の接触端子 V2-1-V2-8N (8)チャネル分の全て同様の配線が施される。

[0028] 上述の構成において、線路 101Aと 101C及び 102Aと 102Bはそれぞれ同軸ケーブル及びマイクロストリップラインを含めて全長がほぼ同一長に揃えられ、信号の伝搬時間が揃えられる。但し、渡り配線 101Bを用いてデータを授受する線路では渡り配線 101Bの部分を伝搬する時間だけデータの伝搬時間が遅れるから、試験装置に備えたスキュー調整手段でスキュー調整を行うことが必要となる。

図 1に示した構成によれば、第 1接触具 280-1と第 2接触具 280— 2に図 13Aに示した第 1型式の半導体デバイス DUT— 1 1と DUT— 1 2をそれぞれ装着すると、この第 1型式の DUT— 1のデータに係わる各外部端子 DQ0— DQ3はそれぞれ図 2に示すように第 1接触具 280-1と第 2接触具 280-2の各第 1接触端子群 281-1の一部の接触端子 VI— 1— VI— 4、及び V2— 1— V2— 4を通じてピンエレクトロニクス PE に接続される。この状態では第 2接触具 280— 2の第 2接触端子群 281— 2の接触端子 W2— 1一 W2— 4は第 2接触具 280— 1に装着された DUT— 1—2の未使用の外部端子 NC8— NCI 1が接触するから、第 1接触具 280— 1に装着された DUT— 1— 1から出力される応答信号は渡り配線 101B— 1一 101B— 4と線路 101C— 1一 101C— 4 を通じて第 1IOチャネル群 IOCH—1のコンパレータ IOCP1—1— IOCP1— 4に支障なく入力される。この結果、第 1型式の DUT— 1を一度に 2個ずつ試験することができる。尚、各型式の DUTの電源端子及び制御端子は全ての型式のデバイスで共通の位置に配置されるから、ここではこれらに関しては特に言及しない。

[0029] 更に、図 3に示すように、第 1接触具 280— 1と第 2接触具 280— 2に第 2型式の半導体デバイス DUT— 2を装着した場合、この第 2型式の半導体デバイス DUT— 2の各データに係わる外部端子 DQ0— DQ 7も第 1接触具 280-1と第 2接触具 280-2のそれぞれの第 1接触端子群 281— 1を通じてピンエレクトロニクス PEに接続される。この場合も渡り配線 101Bで接続された第 2接触具で 280-2の第 2接触端子群 281-2には未使用端子が接触するから、第 2型式の半導体デバイスも支障なく一度に 2個ずつ試験を行うことができる。

[0030] 更に、この発明によれば図 4に示すように第 1接触具 280-1は未装着とし、第 2接触具 280 - 2に第 3型式の半導体デバイス DUT - 3を装着する。この第 3型式の半導体デバイス DUT— 3のデータに係わる全ての外部端子 DQ0— DQ 15はそれぞれ第 2接触具 280-2の第 1接触端子群 281-1と第 2接触端子群 281-2を通じてピンェレクト口-タス PEに接続される。従って、この第 3型式の半導体デバイス DUT— 3は一度に 1個を試験することができる。

上述のように、この発明によれば各形式の DUTに共通の接触具 280を用いて第 1 型式の半導体デバイス DUT - 1と第 2型式の半導体デバイス DUT - 2及び第 3型式の半導体デバイス DUT— 3の全てを試験することができる。尚、線路 101 Aを通じてドライバ出力ピン S1に接続している第 1接触具 280-1の第 1接触端子群 281-1と、線路 101A及び渡り配線 101Bを通じてドライバ出力ピン S1に接続している第 2接触具 280-2の第 2接触端子群 281-2とは、ドライバ側（S1)力も見た伝搬遅延量が異なり、同様にコンパレータ側 (R1)力も見た伝搬遅延量も異なる。その為、半導体デバイス試験装置は、両者のスキューの違いを予め求めておき、前記スキューの違いに対応した試験パターンの発生条件、及びコンパレータ側でのタイミング判定条件とする配慮が必要である。尚、渡り配線 101Bの線路長は、可能な限り短い配線長とすることが望ましい。

図 5に第 2発明で提案する半導体デバイス試験装置の構成を示す。第 2発明でもデバイスインターフェースボード 260に第 1接触具 280-1と第 2接触具 280-2を装着する構造は第 1発明と同じであるが、第 1接触具 280-1の第 1接触端子群 281-1と、第 2接触具 280— 2の第 2接触端子群 281— 2とピンエレクトロニクス PEとの接続構造が第 1発明とは異なる。

つまり、第 2発明ではデバイスインターフェースボード 260に実装した第 1接触具 28

0- 1の第 1接触端子群 281-1と、第 2接触具 280-2の第 2接触端子群 281-2の対応する端子、例えば VI— 1と W2— 1、のそれぞれに 2本の第 1分岐線 121A— 1と 131 A - 1の各一端を接続し、この 2本の第 1分岐線 121 A - 1と 131 A - 1の他端を端子 T

1— 1で共通接続し、端子 Tl— 1をピンエレクトロニクス PEに備えた第 1IOチャネル群 I OCH-1の IOチャネルのドライバ出力ピン S 1-1に線路 120A— 1を通じて接続する。更に、第 1接触具 280-1の第 1接触端子群 281-1と第 2接触具 280-2の第 2接触端子群 281 - 2の互に対応する接触端子、例えば VI - 1と W2 - 1、に 2本の第 2分岐線 121B— 1と 131B— 1の各一端を接続し、 2本の第 2分岐線 121B— 1と 131B— 1の各他端をデバイスインターフェースボード 260に設けた端子 U1— 1に接続し、この端子 Ul—1をピンエレクトロニクス PEに設けたコンパレータ入力ピン Rl—1に線路 130 B-1を通じて接続する構成を特徴とするものである。

[0032] 尚、この第 2発明において、第 2接触具 280-2の第 1接触端子群 281-1に対する第 2IOチャネル群 IOCH-2との接続は第 1発明のそれと同じである。

図 5では各接続構造に関して 1チャネル分だけを例示して示しているが、第 1接触具 280-1の第 1接触端子群 281-1と、第 2接触具 280-2の第 1接触端子群 281-1 と第 2接触端子群 281— 2には、全てのチャネルに対して同様の配線が施される。図 5に示す接続構造において、第 1分岐線 121Aと 131A及び第 2分岐線 121Bと 1 31Bは共に線路 120Aと 130Aの 2倍の特性インピーダンスに整合される。つまり、端子 T1と、 U1から各接触具 280— 1と 280— 2を見ると、それぞれに 2本の分岐線 121A 、 131A及び 121B、 131Bが接続され、これら 2本の分岐線が並列接続されて見える力これらの各分岐線 121Aと 131A及び 121Bと 131Bは倍の例えば 100 Ωの特性インピーダンスとされ、これにより端子 T1及び端子 U1から各接触具 280-1と 280-2 を見た特性インピーダンスが 50 Ωとなるようにしてヽる。

[0033] 図 5に示した接続構造でも、図 2、図 3、図 4で説明したのと同様に第 1型式の半導体デバイス DUT - 1と、第 2型式の半導体デバイス DUT - 2と、第 3型式の半導体デバイス DUT— 3を試験することができる。

実施例 1

[0034] 図 6にこの発明の具体的な実施例を示す。この図 6に示す実施例では DUTの外部端子の構造力 Sパッケージ力ピンが突出している型式の半導体デバイスを試験する場合の実施例を示す。ノッケージ力もピンが突出した型式の半導体デバイスをピンエレクトロニクス PEに接続する接触具としては図 14で説明したように一般にソケットが用いられる。従って図 1乃至図 5に示した第 1接触具 280-1と第 2接触具 280-2の部分はソケット 180に置き替えられる。これに伴ってデバイスインターフェースボード 2 60はソケットボード 160とされる。図 6では第 1発明で提案する接続構造を例示しているが、第 2発明で提案する接続構造にも同様に適用することができる。

実施例 2

[0035] 図 7は半導体デバイスが半導体ウェハー上に存在する型式の場合にこの発明を適用した実施例を示す。半導体ウェハー上に存在する半導体デバイスは半導体ウェハ一のデバイスが形成されている領域内にパッドと称する外部端子が配置され、このパッドにプローブと呼ばれる針状の接触子の先端を押し当て、このプローブを通じて半導体デバイスの各端子をピンエレクトロニクス PEに電気的に接続する方法が採られる。

図 7に示す 290— 1は第 1接触具として動作する第 1プローブソケット、 290— 2は第 2 接触具として動作する第 2プローブソケット第 2プローブソケットを示す。ここで、 300 はプローバ（プローブカード)を示しウェハの全面と対面する大きな基板を持つ。第 1

Z第 2プローブソケットはプローブカードの一部分を構成し、プローブ (針） 291を保持して、これらの針はそれぞれプローブカード 300に着脱可能に接続されているものとする。各プローブソケットはウェハ上の各 ICチップである半導体デバイスに対向して配設される。これらのプローブソケットの一例としては一般にはプローブカードを構成する基板にウェハー上の半導体デバイスの形成領域より大きい面積を持つ開口孔が形成され、この開口孔の周辺に第 1接触端子群 281— 1と第 2接触端子群 281— 2 が配列され、これらの第 1接触端子群 281-1と第 2接触端子群 281-2にプローブ 29 1が電気的及び機械的に連絡されて孔の中空部分に突出して支持される。尚、開口孔が形成されない形態のプローブカードもある。

第 1プローブソケット 290— 1と第 2プローブソケット 290— 2はプローブカード 300に装着され、プローブカード 300がウェハーの板面に沿って X— Y方向及び Z方向（上下方向）に移動し、プローブ 291の先端をウェハー上の半導体デバイスのパッドに接触させる。第 1プローブソケット 290— 1と第 2プローブソケット 290— 2はそれぞれゥェハー上の個別の半導体デバイスと対向して接触する。

第 1プローブソケット 290— 1と第 2プローブソケット 290— 2に第 1の発明の構成を適用するには、図 1の場合と同様に第 1プローブソケット 290— 1の第 1接触端子群 281 —1と第 2プローブソケット 290-2の第 2接触端子群 281-2のそれぞれの対応する端子同士を渡り配線 101Bで接続し、渡り配線 101Bの一端側を端子 T1から線路 101 Aを通じてピンエレクトロニクス PEに備えたドライバ出力ピン S1に接続し、渡り配線 1 01Bの他端側を端子 U1から線路 101Cを通じてピンエレクトロニクス PEに備えたコンパレータ入力ピン Rlに接続する構成を第 1プローブソケット 290— 1の第 1接触端子群 281—1と第 2プローブソケット 290-2の第 2接触端子群 281—2の全ての接触端子にわたって施すと共に、第 2プローブソケット 290-2の第 1接触端子群 281— 1には別々の線路 102Aと 102Bを通じてドライバ出力ピン S2とコンパレータ入力ピン R2に接続する構成を第 2プローブソケット 290-2の第 1接触端子群 281-1の全ての端子にわたつて施せばよい。

[0037] このように構成することによりウェハー上に存在する状態の第 1型式の半導体デバイス及び第 2型式の半導体デバイスを一度に 2個ずつ試験することができる。

但し、この場合、第 3型式の半導体デバイスは第 1プローブソケット 290— 1のプロ一ブ 291を装着しない条件で試験を行う必要がある。従って、プローブ 291は着脱できる構造を備えることが望ましい。また、第 3型式の半導体デバイスはウェハー上で第 2 プローブソケット 290— 2の位置のみに形成し、第 1プローブソケット 290— 1の位置には形成しな、ことにすれば、この図 7に示す構成で 1個ずつ試験を行うことができる。ここで、ウェハ上に存在する第 1型式の半導体デバイスと第 2型式の半導体デバイスと第 3型式の半導体デバイスとは、同一位置関係で各々のパッドが形成されて、ることが必要である。

実施例 3

[0038] 図 8はプローブカードに第 2の発明の接続構成を適用した場合の実施例を示す。この実施例でも第 1プローブソケット 290— 1と第 2プローブソケット 290— 2によって半導体ゥヱハー上の第 1型式の半導体デバイスと第 2型式の半導体デバイスを一度に 2個ずつ試験することができる。その理由は図 2及び図 3の説明と重複するのでここではこれ以上の説明は省略する。但し、この実施例では、第 1プローブソケット 290— 1のプローブ 291を装着しない条件とすることで、第 2プローブソケット 290— 2によって第 3型式の半導体デバイスを試験することができる。

実施例 4

[0039] 図 9に第 3の発明で提案する接続構成を示す。ここで提案する接続構成は DUTのデータ入出力端子が対をなす端子同士が異なるタイミングで差動的に動作モードと非動作モードとに切替られる型式の場合に適用する接続構成である。このような特性を呈する半導体デバイスはグラフィック用のデバイスに存在し、従来は各端子毎に図

1乃至図 5に示した第 2接触具 280-2の第 1接触端子群 281-1をピンエレクト口-クス PEに接続するか又は、図 5に示した第 1接触具 280-1の第 1接触端子群 281-1 と第 2接触具 280-2の第 2接触端子群 281— 2とをそれぞれピンエレクトロニクス PE に接続する接続構造で試験を行っている。特に図 1乃至図 5に示した第 2接触具 28 0 - 2の第 1接触端子群をピンエレクトロニクス PEに接続する接続構造を採った場合は、 DUTのデータ入出力用ピンの数と対応する数のドライバとコンパレータとを必要とする。

[0040] これに対し、図 5に示した分岐構造の接続構造を採った場合はドライバとコンパレ一タカ成る組が DUTのデータ入出力用ピンの数の約半分の数で良いことになる。然し乍ら、図 5に示した分岐構造の接続を採る場合は、図 5でも説明したように、線路 121A、 121B及び 131A、 131Bは他の線路 120A、 130Aの特性インピーダンスの約倍の特性インピーダンスに整合させる必要がある。つまり線路 120Aと 130Bの特性インピーダンスが 50 Ωの場合、線路 121A、 121Bと 131A、 131Bの特性インピーダンスは約 100 Ωにしなければならない。このように分岐点において、特性インピーダンスを 50 Ωから 100 Ωの並列接続回路に変換すると、信号の反射が発生し、波形品質を悪化させる不都合が生じる。

[0041] この不都合を解消するために、第 3の発明では切替制御信号によって互に時間をずらして動作する端子同士を渡り配線で接続し、一方の端子をピンエレクトロニクスに備えたドライバ出力ピンに接続し、他方の端子をピンエレクトロニクスに備えたコンパレータ入力ピンに接続し、二つの端子を共通の線路で試験することを可能とした点を請求するものである。

図 9はその実施例を示す。図 9に示す 280は接触具を示す。この接触具にコンタクト CNTが配列されて設けられ、このコンタクト CNTに DUT (特に図示していない）の例えばピン型の外部端子を接触させることにより DUTの各外部端子は接触端子群 2 81の各接触端子に電気的に接続される。

[0042] ここでは接触端子群 281の接触端子 V1—1と VI— 2、 V2—1と V2—2、 · · ·、 VN—1 と VN— 2、ならびに W1—1と Wl—2、 W2—^W2—2、 · · ·、 WN—lと WN—2がそれぞれ互に対となって動作するピンに接触する接触端子を示す。これら対となる接触端子は互いに渡り配線 101B1— 1— 101B1— N及び 101B2— 1— 101B2— Nで共通接続し、各渡り配線 101B、たとえば 101B1-1の一端側を端子 T1-1と線路 101A-1 を通じてピンエレクトロニクス PEに備えた第 1IOチャネル IOCH— 1のドライバ出力ピン SI— 1に接続し、渡り配線 101B1-1の他端側を端子 U1— 1と線路 101C-1を通じてピンエレクトロニクス PEに備えたコンパレータ入力ピン R1—1に接続する。図 9では 2チャネル分の接続 (すなわち、第 2IOチャネル IOCH— 2でも同様の接続を持つ）を示す力 DUTの対となって動作する入力及び出力ピンの全てをこのように接続する

[0043] この構成によれば、同時に出力する条件が発生しない特異な DUTにおいて、 DU Tの共通接続されたピンの一方を動作状態に制御し、ドライノから線路 101Aを通じて試験パターン信号を印加し、その応答信号を線路 101Cを通じてコンパレータ側で取り込むことができ、一方のピンの試験を行うことができる。

一方のピンが休止状態において、他方のピンを動作状態に切替える。この状態で他方のピンを試験する。そして、 IOCH-1による一対の端子（例えば VI— 1と VI— 2) のテストと並行して IOCH— 2による他の一対の端子（例えば Wl— 1と W1— 2)のテストが行なわれる。従って 16チャネル分の IOチャネルで 32ピンの IOピンの DUTを試験できる。尚、一方のピンと他方のピンは、渡り配線をしているからして、上述と同様に、ドライバ側から見た伝搬遅延量が異なり、同様にコンパレータ側から見た伝搬遅延量が異なる。その為、半導体デバイス試験装置は、両者のスキューの違いを予め求めておき、前記スキューの違いに対応した試験パターンの発生条件、及びコンパレータ側でのタイミング判定条件とする配慮が必要である。

[0044] 第 3の発明で提案する接続構造によれば線路 101A及び 101Cと渡り配線 101Bは全て 50 Ωの特性インピーダンスに揃えることができる。この結果、線路の途中で特性インピーダンスが不連続となる部分が存在しないため、波形品質を劣化させるおそれはない。

図 10に波形の測定例を示す。

図 10Aは第 1または第 2発明に係る図 1乃至図 8の構成において、第 2接触具 280 —2の第 1接触端子の接続構造を示す。図 10Bは第 3の発明で提案した接続構造である。図 10Cはこれら両接続構造を比較した波形観測例を示す。図 10Cに示す波形 a、 b、 cはドライバ IODRから矩形波を印加し、図 10Aと図 10Bに示す各観測点（a)、 (b)、（c)で観測した波形を表わす。この波形力も明らかなように、第 3の発明で提案する接続構造はインピーダンスが連続して整合して、るため波形の劣化が少な、ことが解る。

産業上の利用可能性

この発明による半導体デバイス試験装置及びデバイスインターフェースボードは半導体デバイス製造部門或は半導体デバイス開発部門等で活用される。

Claims

請求の範囲

[1] 第 1外部端子群と第 2外部端子群とを備え、第 1外部端子群の一部を用いて動作する第 1型式の半導体デバイス、及び上記第 1型式の半導体デバイスと同様の外部端子の配列を備え、上記第 1外部端子群の全てを用いて動作する第 2型式の半導体デバイス、及び上記第 1型式及び第 2型式の半導体デバイスと同様の外部端子の配列を備え、上記第 1外部端子群と第 2外部端子群の全てを用いて動作する第 3型式の半導体デバイスの何れでも接続することができる第 1外部端子群に対応した第 1接触端子群及び第 2外部端子群に対応した第 2接触端子群を共にそれぞれ備えた第 1 接触具及び第 2接触具をデバイスインターフェースボードに設け、第 1接触具の第 1 接触端子群と、第 2接触具の第 2接触端子群の各対応する端子同士を渡り配線で共通接続し、各渡り配線の一端側をピンエレクトロニクスに第 1接触具に対応して備えた第 1IOチャネル群の対応する IOチャネルの各ドライバ出力ピンに接続し、他端側を上記第 1IOチャネル群の対応する IOチャネルの各コンパレータ入力ピンに接続し、上記第 2接触具の第 1接触端子群の各接触端子を上記ピンエレクトロニクスに第 2 接触具に対応して備えた第 2IOチャネル群の対応する IOチャネルの各ドライバ出力ピン及び各コンパレータ入力ピンにそれぞれ別個の配線で接続したことを特徴とする半導体デバイス試験装置。

[2] 第 1外部端子群と第 2外部端子群とを備え、第 1外部端子群の一部を用いて動作する第 1型式の半導体デバイス、及び上記第 1型式の半導体デバイスと同様の外部端子の配列を備え、上記第 1外部端子群の全てを用いて動作する第 2型式の半導体デバイス、及び上記第 1型式及び第 2型式の半導体デバイスと同様の外部端子の配列を備え、上記第 1外部端子群と第 2外部端子群の全てを用いて動作する第 3型式の半導体デバイスの何れでも接続することができる第 1外部端子群に対応した第 1接触端子群及び第 2外部端子群に対応した第 2接触端子群を共にそれぞれ備えた第 1 接触具及び第 2接触具をデバイスインターフェースボードに設け、第 1接触具の第 1 接触端子群と、第 2接触具の第 2接触端子群の各対応する端子同士を 2本の第 1分岐線で共通連結し、この 2本の第 1分岐線の分岐点群をピンエレクトロニクスに第 1接触具に対応して備えた第 1IOチャネル群の対応する IOチャネルの各ドライバ出力ピンに接続し、更に上記第 1接触具の第 1接触端子群と、第 2接触具の第 2接触端子群の各対応する端子同士を 2本の第 2分岐線で共通接続し、この 2本の第 2分岐線の分岐点群を上記ピンエレクトロニクスに第 2接触具に対応して備えた第 2IOチャネル群の対応する IOチャネルの各コンパレータ入力ピンに接続し、上記第 2接触具の第 1接触端子群の各接触端子を上記第 2IOチャネル群の対応する IOチャネルの各ドラィバ出力ピン及び各コンパレータ入力ピンにそれぞれ別個の配線で接続したことを特徴とする半導体デバイス試験装置。

[3] 対をなす外部端子同士が異なるタイミングで動作する入出力用外部端子を少なくとも 1組備えた半導体デバイスを試験する半導体デバイス試験装置において、上記 1組の入出力用外部端子の一方と他方との間を渡り配線で接続し、渡り配線の一端側をピンエレクトロニクスに備えた IOチャネルのドライバ出力ピンを接続し、他端側に上記ピンエレクトロニクスに備えたコンパレータ入力ピンを接続した構成としたことを特徴とする半導体デバイス試験装置。

[4] 請求項 1又は 2記載の半導体デバイス試験装置の何れかにお、て、

上記半導体デバイスの外部端子はパッケージの外側に導出されたピンで構成され、上記第 1接触具及び第 2接触具は第 1ソケット及び第 2ソケットで構成され、上記デバイスインターフェースボードはソケットボードで構成され、このソケットボードに実装された上記第 1ソケット及び第 2ソケットのそれぞれに上記第 1型式の半導体デバイス又は第 2型式の半導体デバイスを装着するか、或は第 2ソケットに第 3型式の半導体デバイスを装着して試験を行うことを特徴とする半導体デバイス試験装置。

[5] 請求項 1又は 2記載の半導体デバイス試験装置の何れかにお、て、

上記半導体デバイスの外部端子は半導体ウェハー上に形成されたパッドで構成され、上記第 1接触具及び第 2接触具は第 1プローブソケット及び第 2プローブソケットで構成され、上記デバイスインターフェースボードはプローバで構成され、このプロ一バに実装された第 1プローブソケット及び第 2プローブソケットに装着されたプローブのそれぞれに上記第 1型式の半導体デバイス又は第 2型式の半導体デバイスの何れかを接触させて試験を行うことを特徴とする半導体デバイス試験装置。

[6] 請求項 3記載の半導体デバイス試験装置にお、て、上記外部端子はパッケージ力導出されたピンで構成され、上記渡り配線は上記ピンと電気的に接触するソケットの端子間に接続された配線で構成され、渡り配線の一端側が接続されたソケットの端子とピンエレクトロニクスに備えた IOチャネルのドラィバ出力ピンの間、及び渡り配線の他端側が接続されたソケット端子とピンエレクト口二タスに備えた IOチャネルのコンパレータ入力ピンの間をそれぞれ別々に配線で接続した構成としたことを特徴とする半導体デバイス試験装置。

[7] 請求項 3記載の半導体デバイス試験装置にお、て、

上記外部端子は半導体ウェハー上のパッドで構成され、上記渡り配線は上記パッドと接触するプローブを支持する接触端子の相互間に接続した配線で構成され、渡り配線の一端側が接続された接触端子とピンエレクトロニクスに備えたドライバ出力ピンの間、及び渡り配線の他端側が接続された接触端子とピンエレクトロニクスに備えたコンパレータ入力ピンの間をそれぞれ別々に配線で接続した構成としたことを特徴とする半導体デバイス試験装置。

[8] 請求項 4乃至 7記載の半導体デバイス試験装置に用いられるデバイスインターフエースボードの何れかにお、て、

上記渡り配線及びこの渡り配線の一端側とピンエレクトロニクスに備えた IOチヤネルのドライバ出力ピンの間を接続する配線及び上記渡り配線の他端側とピンエレクト口-タスに備えた IOチャネルのコンパレータ入力ピンの間を接続する配線はそれぞれ上記ピンエレクトロニクスに備えたドライバの出力インピーダンスと整合する特性ィンピーダンスを具備し、これらの配線がボードに実装されてヽる構造のデバイスインタ ' ~~フエ' ~~スボ¹ ~~ |。

[9] 被試験半導体デバイス (DUT)は端子配列が同一条件で、前記 DUTの少なくとも 1 つの IOピンが未使用ピンとなる品種のデバイスであり、前記 DUTの複数個を試験する半導体試験装置であって、

前記複数の IOピンを第 1外部端子群と第 2外部端子群とに分割し、

前記複数個の DUTの一方を第 1DUTとし、他方を第 2DUTとし、

前記第 1DUTとコンタクトする第 1接触具と、前記第 2DUTとコンタクトする第 2接触具とを備えるデバイスインターフェースボードと、半導体試験装置のピンエレクトロニクスには DUTの IO端子に接続する IOチャンネルを備え、前記 IOチャンネルは試験信号を印加するドライバ出力ピンと DUTからの応答信号を受信するコンパレータ入力ピンとを備え、

配線経路が、第 1の前記ドライバ出力ピンから前記第 1接触具における前記第 1外部端子群の第 1IOピンへ接続し、当該第 1IOピン力前記第 2接触具における前記第 2外部端子群の第 2IOピンへ接続し、当該第 2IOピン力も第 1のコンパレータ入力ピンへ接続する第 1配線経路と、

配線経路が、第 2の前記ドライバ出力ピンから前記第 2接触具における前記第 1外部端子群の第 3IOピンへ接続し、当該第 3IOピン力も第 2のコンパレータ入力ピンへ接続する第 2配線経路と、

を備えることを特徴とする半導体デバイス試験装置。

ウェハ上に形成される被試験半導体デバイス (DUT)は端子配列が同一条件で、前記 DUTの少なくとも 1つの IOピンが未使用ピンとなる品種のデバイスであり、前記 D UTの複数個を試験する半導体試験装置であって、

ウェハ上に形成される前記複数の IOピンを第 1外部端子群と第 2外部端子群とに分割し、

ウェハ上に形成される前記複数個の DUTの一方を第 1DUTとし、他方を第 2DU Tとし、

プローブを備えて前記第 1DUTとコンタクトする第 1接触具と、プローブを備えて前記第 2DUTとコンタクトする第 2接触具とを備えるプローブカードと、

前記第 1接触具及び前記第 2接触具における少なくとも一方のプローブは DUTの品種に対応してコンタクトをしな、ように離脱可能であり、

半導体試験装置のピンエレクトロニクスには DUTの IO端子に接続する IOチャンネルを備え、前記 IOチャンネルは試験信号を印加するドライバ出力ピンと、 DUTからの応答信号を受信するコンパレータ入力ピンとを備え、

を備えることを特徴とする半導体デバイス試験装置。

同一の端子配列を持ち、異なる数の外部端子を用いて動作する少なくとも 3種類の形式の半導体デバイスを試験できる半導体デバイス試験装置であって、

これら 3種類の形式の半導体デバイスは、それぞれ N個 (Nは 2以上の整数)の第 1 外部端子群と、これに続く端子配列で N個の第 2外部端子群とを備え、少なくとも第 1 外部端子群の一部を用いて動作する第 1型式の半導体デバイス、上記第 1外部端子群の全てを用いて動作する第 2型式の半導体デバイス、及び上記第 1外部端子群と第 2外部端子群の全てを用いて動作する第 3型式の半導体デバイスを含み、上記試験装置は：

上記第 1外部端子群と第 2外部端子群に接続することができるように端子配列された第 1接触端子群及び第 2接触端子群を備えた接触具を少なくとも 2個装着したデノイスインターフェースボードと；

N個の IOチャネルを持つ第 1IOチャネル群と、 N個の IOチャネルを持つ第 21 Oチャネル群を具えたピンエレクトロニクスと；

接続手段と;からなり

各上記 IOチャネルはドライバとコンパレータとを具え、

上記接続手段は：

このデバイスインターフェースボードに実装した 2個の接触具の一方である第 1 接触具の N個の第 1接触端子群と、他方である第 2接触具の N個の第 2接触端子群の各対応する端子同士を共通接続する N個の渡り配線と；

N個の渡り配線の一端側とピンエレクトロニクスに具えられた第 1IOチャネル群の N個の IOチャネルのドライバの出力ピンとを接続する第 1接続線路群と；

上記渡り配線の他端側と上記第 1IOチャネル群の N個の IOチャネルのコンパレータの入力ピンとを接続する第 2接続線路群と；上記第 2接触具の N個の第 1接触端子群と上記ピンエレクトロニクスに具えられた第 2IOチャネル群の N個の IOチャネルのドライバの出力ピンとを接続する第 3接続線路群と;及び

上記第 2接触具の N個の第 1接触端子群と上記第 2IOチャネル群の N個の IO チャネルのコンパレータの入力ピンとを接続する第 4接続線路群と；からなる。

接続手段と;からなり

各上記 IOチャネルはドライバとコンパレータとを具え、

上記接続手段は：

このデバイスインターフェースボードに実装した 2個の接触具の一方である第 1 接触具の N個の第 1接触端子群と、他方である第 2接触具の N個の第 2接触端子群の各対応する端子同士を共通連結する 2本の第 1分岐線群と；

この 2本の第 1分岐線群の N個の共通接続点とピンエレクトロニクスに具えられた第 1IOチャネル群の N個の IOチャネルのドライバの出力ピンとを接続する第 1接続線路群と；

上記第 1接触具の N個の第 1接触端子群と、第 2接触具の N個の第 2接触端子群の各対応する端子同士を共通接続する 2本の第 2分岐線群と；

この 2本の第 2分岐線群の N個の共通接続点と上記ピンエレクトロニクスに具えられた第 1IOチャネル群の N個の IOチャネルのコンパレータの入力ピンとを接続する第 2接続線路群と；

上記第 2接触具の N個の第 1接触端子群と上記ピンエレクトロニクスに具えられた第 2IOチャネル群の N個の IOチャネルのドライバの出力ピンとを接続する第 3接続線路群と;及び