WO2004061813A1

WO2004061813A1 - アクティブマトリクス型液晶表示装置

Info

Publication number: WO2004061813A1
Application number: PCT/JP2003/016832
Authority: WO
Inventors: Yasuhiro Kobayashi; Keiichi Rembutsu; Satoru Hiraga
Original assignee: Sanyo Electric Co., Ltd.; Tottori Sanyo Electric Co., Ltd.
Priority date: 2002-12-27
Filing date: 2003-12-25
Publication date: 2004-07-22
Also published as: KR20050084404A; US7304622B2; CN1692398A; EP1577873A1; JP2004212426A; CN100468133C; KR100684002B1; JP4200759B2; EP1577873B1; TWI239503B; TW200425033A; US20050248550A1; EP1577873A4

Abstract

アクティブマトリクス型液晶表示装置において、選択時にゲートラインに供給するゲートパルスを階段状に変化させる際に、消費電力が少なくなるようにするとともに切り換えロスをなくしてサージが発生しないようにするために、選択電圧供給回路(18)として、所定の選択電圧を供給する第1の電源(VGH0)と、前記選択電圧より所定値だけ低い電圧を供給する第2の電源(VANA)とを備え、前記選択電圧供給回路の出力部(VG1)に、常時前記第2の電源からの電圧が印加されるようにし、選択期間の初めから前記選択期間より短い時間の間には前記第1の電源からの電圧が重畳されるようにして、所定の選択されたゲートライン(Xn、Xn+1、Xn+2…)に階段状のゲートパルス(GPn、GPn+1、GPn+2…)がそれぞれ印加されるようになす。

Description

明細書アクティブマトリクス型液晶表示装置技術分野

本発明は、液晶パネル等のアクティブマトリクス型液晶表示装置に関し、特に液晶画素に接続された画素トランジスタに対するゲートパルス供給部を備えたァクティブマトリクス型液晶表示装置に関する。背景技術

まず、従来のアクティブマトリクス型液晶表示装置の一般的な構成を、一画素部分の模式的な等価回路図である図 5を参照して簡単に説明する。アクティブマトリタス型液晶表示装置の液晶パネル（不図示）の液晶画素はマトリクス状（例えば A列、 B行（A、 Bは自然数））に配置され、個々の液晶画素は液晶パネル上のゲートライン PXn (nは A以下の自然数）と信号ライン（ソースライン） Y m (mは B以下の自然数）の交点に設けられている。この液晶画素は等価的に液晶容量 C_LCで表わされる。通常、液晶容量 C_{L C}には補助容量 C_sが並列に接続されている。液晶容量 C_LCの一端は駆動用の画素トランジスタ T rに接続されているとともに、他端は対向電極に接続されて所定の基準電圧 Vcomが印加されている

画素トランジスタで rは絶縁ゲート電界効果型の Nチャンネル薄膜トランジスタ T FT (T h i n F i l m T r a n s i s t o r ) 力、らなり、そのドレイン電極 Dは信号ライン Ymに接続されており画像信号 Vsigの供給を受け、また、ソース電極 Sは液晶容量 C_tcの一端、すなわち画素電極に接続されている。さらに、画素トランジスタ T rのゲート電極 Gはゲートライン P Xnに接続されて所定のゲート電圧 Vgateを有するゲートパルスが印加されるようになっている。液晶容量 C L cとゲート電極 Gとの間には結合容量 C _{G s}が形成される。この結合容量 C_esは画素電極とゲートライン PXnとの間の浮遊容量成分と画素トランジスタ T r内部のソース領域とゲート領域との間の寄生容量成分が合わさつたものであり、後者の寄生容量成分が支配的であるとともにその値は個々の画素トランジスタ T rによってかなりのばらつきが存在している。

この図 5における一画素の各部分に現れる電圧波形を、図 6を用いて説明する。図 6は時間を横軸にとり、この一画素に対応する画素トランジスタ T rのゲート電極 Gの電圧波形（図 6中、実線 2 0 0に対応）及びソース電極 Sの電圧波形 (図 6中、実線 2 0 1に対応）を、基準電圧 V comを基準として表したものである。

まず、この画素の選択期間中に電圧 V gateのゲートパルスがゲート電極 Gに印加されると、画素トランジスタ T rはオン状態になる。この時、信号ライン Ym から供給された画像信号 V sigが画素トランジスタ T rを介して液晶画素に書き込まれてソース電極 Sの電位が V sigになり、いわゆるサンプリングが行なわれる。次にこの画素が非選択期間になるとゲートパルスの印加が停止されてローレベルゲート電圧が印加され、画素トランジスタ Trはオフ状態となるが、書き込まれた画像信号は液晶容量に保持されている。

ここで、ローレベルゲート電圧とは、画素トランジスタ T rのゲート電極 Gに印加したとき、画素トランジスタ T rがオフ状態になるように設定された電圧 V gateよりも低い電圧をいう。また、ある画素を着目したときに、その画素を対象とした選択期間が始まってから非選択期間を経て、再び選択期間が始まるまでの期間を 1フィールドという。

選択期間から非選択期間に移行するとき、矩形波であるグートパルスはハイレベルからローレベルに急激に立ち下がるので、液晶容量 C _{L C}に蓄えられた電荷が、カップリングにより前述した結合容量 C _{G S}を介して瞬間的に放電する。このため、液晶画素に書き込まれた面像信号 V sigに電圧シフト Δ ν 1が生じてしまう。つまり、ソース電極 Sの電圧が Δ V 1分、低下してしまうのである。そして、液晶表示素子の個々の画素ごとに結合容量 C _{G S}の値には、ばらつきがあることから、前記電圧シフト A V 1にもばらつきが生じるので、この Δ V I分の電圧の低下は結果として液晶パネルの表示画面を周期的に変化させ、いわゆるフリッカ及び残像を生じて表示品位を著しく劣化させる。

なお、液晶画素には選択期間中に画像信号を書き込み、続く非選択期間中書き込まれた画像信号を保持して 1フィールドが構成されるが、 1フィールドにおける液晶画素の透過率はその間に液晶に印加される実効電圧によつて決定される。したがって、画素トランジスタ T rは、選択期間内に書き込みを完了するために必要なオン電流が確保できるものでなければならず、また、 1フィールド期間中に液晶画素を点灯し続けるのに十分な実効電圧が得られるようにするために、非選択期間中（あるいは保持期間中）のリーク電流はできるだけ小さくする必要がある。実効電圧の変動にとっては、選択期間より遥かに長い非選択期間時の影響が大きいため、液晶容量 C !_ _cを充電した後、画素トランジスタ T rがオフする時に生じる前述の電圧シフト Δ V 1は、液晶に印加される実効電圧に大きな影響を与えることとなり、液晶パネルの表示品位が損なわれてしまう。

従来、電圧シフト Δ ν 1の絶対量及びばらつきを抑制するため、液晶容量 C _L _cに並列接続されている捕助容量 C _sを大きめに形成するという対策が講じられていた。すなわち結合容量 C _{e s}を介して放電される電荷量を捕うに足る電荷を予め捕助容量 C _sに蓄えるものである。しかしながら、補助容量 C _sは液晶面素領域に形成されており、この寸法を大きく設定すると画素開口率（Aperture Rat io) が犠牲になるため、十分な表示コントラストを得ることができなくなる。このような従来のアクティブマトリクス型液晶表示装置の電圧シフトの問題点を解決するための一例が、特開平 6— 3 6 4 7号公報（以下、「特許文献 1」という）に開示されている。図 7は、上記特許文献 1に開示されている方法を用いた場合の、画素トランジスタ T rのゲート電極 Gの電圧波形（図 7中、実線 3 0 0に対応）及びソース電極 Sの電圧波形（図 7中、実線 3 0 1に対応）を、基準電圧 V comを基準として表したものである。

この特許文献 1に開示されている方法は、図 7に示すように、選択期間から非選択期間に移行する直前に、一旦ゲート電極 Gに印加される電圧レベルを第 1のハイレベルゲート電圧 V gate 1よりも低い第 2のハイレベルゲート電圧 V gate 2 まで下げ、その後にゲートパルス P G Pをローレベルゲート電圧まで立ち下げることにより、書き込まれた画像信号 Vsigの電圧シフト（図 7中、 AV 2) を抑制するようにしたものである。

このゲートパルス P G Pの電圧レベルを第 1のハイレベルゲート電圧 Vgate 1 から第 2のハイレベルゲート電圧 Vgate 2に下げるタイミングは、選択期間中液晶画素への書き込み動作に影響を与えないように、書き込みが完了した時点でなされる。このゲートパルス P G Pがゲート電極 Gに与える電圧を、第 1のハイレベルゲート電圧 Vgate 1からー且第 2のハイレベルゲート電圧 Vgate 2まで下げた後、非選択期間へ移行した際にローレベルグート電圧まで立ち下げることにより、選択期間から非選択期間への移行時点でグートライン PXnとソース電極 S との間の電位差は小さくなるため、電圧シフト（図 7中の AV 2に相当）を効果的に抑制できるようになる（即ち、電圧シフト AV 2を電圧シフト AV 1より小さくすることができる。）

上記特許文献 1で採用されているアクティブマトリクス型液晶表示装置の具体的な駆動回路を図 8を用いて説明する。図 8において、アクティブマトリクス型液晶表示装置は、マトリクス状に配列された液晶画素 L Ρと、個々の液晶画素 L Ρを駆動する画素トランジスタ T rとからなる表示部を有している。図 8において、図 5と同一の部分は同一の符号を付して説明を省略する。なお、図 8では一列分の液晶画素のみを表わしている。

各画素トランジスタ T rのゲート電極 Gにはゲートライン P X 1 , PX 2, P X 3 , PX4, · · · を介して垂直走査回路 1 01が接続されており、線順次でそれぞれゲートパルス P G P 1， PGP 2, PGP 3， P G P 4 , · · 'を印加して各画素トランジスタ T rの選択動作を行なう。また、各画素トランジスタ T rのドレイン電極 Dには信号ライン Ymを介して水平駆動回路 1 02が接続されており、選択された画素トランジスタ T rを介して画像信号 Vsigを各液晶画素 LPに書き込む。

垂直走査回路 101はシフトレジスタ 103から構成されており、このシフトレジスタ 103は D型フリップフロップ 104を多段接続した構造を有し、各 D 型フリップフロップ 104は出力端子が共通結線された一対のィンバータ 105 , 1 0 6から構成されている。各インバータは Ρチャネル型の駆動トランジスタ 1 0 7を介して直列接続された一対の分圧抵抗 R 1 0 1 , R 1 0 2の中点に接続されていると共に、 Νチャネル型の駆動トランジスタ 1 0 8を介してグランド側に接続されている。これら一対の駆動トランジスタ 1 0 7， 1 0 8はシフトクロックパルス VCK 1 , VCK 2及びこれらの反転パルスに応答して導通しインバータ 1 0 5、 1 0 6を駆動する。

一対のィンバータ 1 0 5， 1 0 6の共通結線された出力端子には第三のィンバータ 1 0 9の入力端子が接続されており、この第三のインパータ 1 0 9の出力端子には各段の D型フリップフ口ップの出力パルスが現われる。この出力パルスは次段の D型フリップフロップの入力としても用いられる。第一段目の D型フリツプフロップに対してスタート信号 V S Τを入力することにより、シフトレジスタ 1 0 3は各段毎に順次半周期ずつ位相のずれた出力パルスを出力する。当該段の出力パルスと前段の出力パルスをナンドゲート素子 1 1 0で論理処理した後ィンバータ 1 1 1で反転することによりゲートパルス P G Ρ 1 , PGP 2, PGP 3 ， PGP 4, · · ·が得られる。

そして、前記直列接続された分圧抵抗 R 1 0 1 , R 1 0 2の一端は電源電圧 V VDDに接続されており、他端はスィツチングトランジスタ 1 1 4を介してグランド側に接続されている。スイッチングトランジスタ 1 1 4のゲート電極には制御電圧 VCKXが周期的に印加されている。スイッチングトランジスタ 1 1 4がオフ状態にある時には電源電圧 VVDDがそのままシフトレジスタ 1 0 3に供給され、各ゲートパルス PGPn (nは自然数）の電圧レベルは電源電圧と等しくなる。一方、スイッチングトランジスタ 1 1 4がオン状態になると、 R 1 0 1と R 1 0 2の比によって分圧された電圧がシフトレジスタ 1 0 3に供給されるので、各ゲートパルス P G Pnの電圧レベルもそれに従って低下する。

この例では、スイッチングトランジスタ 1 1 4のゲート電極に印加される制御電圧 VCKXは水平同期信号に応じてパルス状にレベル変化する。本例では水平周期は 6 3. 5 /X sに設定されており、その期間はゲートライン 1本当たりの選択期間に相当する。制御電圧 VCKXは各水平周期の最終部分で 6~8 sの間ハイレベルに変化する。この時間は選択期間内における画像信号の書き込み動作に影響を与えない様に設定されている。すなわち選択されたゲートライン上の画素に対して点順次で画像信号を書き込み終わった段階で制御電圧 VCKXがハイレベルに切り換わる。制御電圧 VCKXがハイレベルになるとスィツチングトランジスタ 1 1 4がオン状態になるので、シフトレジスタ 1 0 3に供給ざれる電源電圧のレベルは、例えば第 1のハイレベルゲート電圧 Vgate 1として設定された電源電圧 VVDDの 1 3. 5 Vから 8. 5 V程度に設定された第 2のハイレベルゲート電圧 Vgate2にまで低下する。この低下量は一対の分圧抵抗 R 1 0 1 , R 1 0 2の比を適宜決めることにより適宜設定される。

この電源電圧の変動に応じて、例えば n番目（nは自然数）のゲートパルス P G Pnは一水平周期内においてそのレベルが 1 3. 5 Vから 8. 5 Vに階段状に変化する。次の水平周期では n + 1番目のゲートラインに対応するゲートパルス P GPn+1が発生し同じく階段状にそのレベルが変化する。この様な動作によれば、垂直走査回路は個々のゲートパルス P G Pnの印加電圧レベルを立ち下げる直前に、ー且ゲートパルス P G Pnの電圧レベルを下げた後に立ち下げることにより画素に書き込まれた画像信号 Vsigの電圧シフトを抑制することができる。このように、上記特許文献 1に記載の方法では、ゲートパルス PGPnの立ち下がりを階段状とすることにより画像信号の電圧シフト AV 2を有効に抑制できるようになる。

しかしながら、上記特許文献 1に開示されている具体例では、ゲートドライバを構成するシフトレジスタ 1 0 3に供給する電源供給電圧を電源電圧 VVDDと VVDDXR 1 0 2/ (R 1 0 1 +R 1 0 2) との間で変化させることにより、階段状に立ち下がるゲートパルス P G Pnを得ているため、シフトレジスタ 1 0 3を含む回路自体が複雑で大きく、且つ消費電流が大きくなるのでドライバの占める面積が大きくなつてしまう。

また、電源電圧 VVDDを抵抗 R 1 0 1と R 1 0 2で分割したものをシフトレジスタ 1 0 3の電源として使用しており、その分割した電圧には大きな電流依存性があることとなるため、シフトレジスタ 1 0 3の電源電圧ゃゲートパルス P G P nの電圧が不安定になりやすい。

また、スイッチングトランジスタ 1 1 4をオン/オフすることによりシフトレジスタ 1 0 3などの論理素子の電源電圧を切り換えた時には、ゲートパルス P G P nの電圧にサージ電圧が発生してしまい、表示品位の劣化を引き起こす。加えて、シフトレジレスタ 1 0 3などの論理素子は通常 5 V以下の電源電圧で駆動されることが多いのであるが、それよりも遙かに高い電圧、例えば 1 3 . 5 Vないしは 8 . 5 Vで駆動されるので、非常に高消費電力となってしまう。発明の開示

本発明は、上記の点に鑑み、低消費電力かつ簡単な回路でありながら、切り換えに際してサージ電圧が発生することがなく、しかも、安定した階段状に切り換わるゲートパルスを発生させて良好な表示品位を得ることができるアクティブマトリクス型液晶表示装置を提供することを目的とする。

上記目的を達成するために、本発明に係るアクティブマトリクス型液晶表示装置は、マトリクス状に配置され、各々画素トランジスタによって駆動される画素電極と、列ごとに該画素トランジスタのゲート電極に接続された複数のゲートラインと、行ごとに該画素トランジスタのソース電極に接続された複数のソースラインと、順次所定の選択期間毎に所定の前記グートラインを選択電圧供給回路の出力部に結合するグートドライバと、前記ソースラインに映像信号を供給するソースドライバとを有し、前記選択電圧供給回路は、所定の選択電圧を供給するための第 1の電源と、前記所定の選択電圧より低い電圧を供給するための第 2の電源とを有し、前記選択電圧供給回路の出力部に対して、常時前記第 2の電源からの電圧が供給されているとともに、各々の前記選択期間の初めから前記選択期間の長さより短い時間の間には前記第 1の電源からの電圧が供給されるようになすためのスィッチを設けている。

この構成によれば、各ゲートラインの選択期間中に階段状のゲートパルス電圧を印加することができるので、従来のアクティブマトリクス型液晶表示装置の電圧シフト（図 6における Δ V I ) の問題点を解決することができるだけでなく、選択電圧供給回路には常時所定の選択電圧より低い第 2の電圧が供給されているために、各ゲートラインに供給する電圧の切り換えに際してタイミングがずれてもサージ電圧が発生したり電圧が印加されなくなるようなことがない。

しかも、第 1の電源及ぴ第 2の電源からなる独立した電源を有しているため、安定した電圧が前記選択電圧供給回路の出力部に供給される結果、安定した電圧の階段状のゲートパルスを供給することができるようになる。

また、本発明では上記構成において、前記第 2の電源は、ダイオードを経て前記選択電圧供給回路の出力部に接続されている。かかる構成を採用することにより、第 2の電源の電圧よりも高い第 1の電源の電圧が印加されれば直ちに選択電圧供給回路の出力電圧は第 1の電源から供給される電圧に切り換わるので、簡単な回路で、かつ低消費電力で階段状のゲートパルスを供給することができるようになる。

さらに、本発明では上記構成において、前記第 1の電源は前記スィッチを経て前記選択電圧供給回路の出力部に接続されている。かかる構成を採用することにより、簡単な回路で、かつ低消費電力で階段状のゲートパルスを供給することができるようになる。

さらに、本発明では上記構成において、前記画素トランジスタはアモルファスシリコンから作製されている。かかる構成を採用することにより、従来の電圧シフト（図 6における Δ V I ) に起因する画質低下の問題が解決されているために、たとえアモルファスシリコンを用いることにより低温ポリシリコンから作製した場合に比して液晶表示パネルの画質が低下することがあるとしても、これを補うことができるばかりでなく製造工程を少なくすることができるので、安価に大画面の液晶表示パネルを製造することができるようになる。

また、本発明では上記構成において、前記選択電圧供給回路は、前記ゲートドライパと別体に設けている。かかる構成を採用することにより、前記選択電圧供給回路に大電流が流れて発熱量が多くなっても、冷却が容易になる。

また、本発明では上記構成において、前記選択電圧供給回路は、ローレベルゲ一ト電圧電源と共にゲートドライバの外に配置されている。かかる構成を採用することにより、前記選択電圧供給回路に大電流が流れて発熱量が多くなっても、冷却が容易になる。

また、本発明では上記構成において、前記スィッチはゲートラインごとに並列に設けられている。かかる構成を採用することにより、該スィッチとして小型のものを複数個並列に分散配置することができるので、総体的に消費電力も減少し. スィツチをゲートドライバと一体に組み込むことができるようになる。図面の簡単な説明

図 1 本発明の第 1実施形態にかかるアクティブマトリタス型液晶表示装置の駆動回路を示す図である。

図 2 図 1の主要部分の出力波形を示す図である。

図 3 図 1の選択電圧供給回路の具体的回路の一例を示す図である。

図 4 本発明の第 2実施形態にかかるアクティブマトリクス型液晶表示装置の駆動回路を示す図である。

図 5 従来のアクティブマトリクス型液晶表示装置の一般的な構成における一画素部分の模式的な等価回路図である。

図 6 従来のアクティブマトリクス型液晶表示装置の一画素の各部分の電圧波形を示す図である。

図 7 従来のアクティブマトリクス型液晶表示装置が抱える電圧シフトの問題点を解決するための方法を示す図である。

図 8 図 7の方法を実施するための具体的な駆動回路を示す図である。発明を実施するための最良の形態

(第 1実施形態）

以下、本発明の第 1実施形態を図 1〜図 3を用いて詳細に説明する。図 1は本発明の第 1実施形態に対応するアクティブマトリクス型液晶表示装置の駆動回路 1を表す図、図 2は図 1の主要部分の出力波形を示す図、図 3は図 1の選択電圧供給回路 1 8の具体的回路図である。本実施形態及び後述する第 2実施形態に係るアクティブマトリクス型液晶表示装置の液晶パネルの液晶画素は、マトリクス状（例えば A列、 B行（A、 Bは自然数） ) に配置され、個々の液晶画素が液晶パネル上のゲートライン Xn (nは A 以下の自然数）と信号ライン（ソースライン） Ym (mは B以下の自然数）の交点に設けられているのは、図 5を用いて説明した背景技術のものと同様である。また、各液晶画素を駆動する画素トランジスタ及び、その各画素トランジスタのドレイン電極に接続される信号ラインは、図 5を用いて説明した上記の背景技術のものと同様であるため、省略している。また、ゲートライン Xnは、本実施形態におけるアクティブマトリクス型液晶表示装置の駆動回路 1に設けられた画秦トランジスタのゲート電極に接続されるという以外は、図 5における PXnと同様のものである。

まず、図 1を参照しながら本発明の第 1実施形態に対応するアクティブマトリタス型液晶表示装置の駆動回路を説明する。アクティブマトリクス型液晶表示装置の駆動回路 1は、図示しない C PU (C e n t r a l P r o c e s s i n g Un i t) からのクロックパルス 1 2 (デューティー比は 5 0 %) が入力されるタイマ回路 1 4及びシフトレジスタからなるグートドライバ 1 6とを有し、更にタイマ回路 1 4からの出力を受ける選択電圧供給回路 1 8と、各画素トランジスタ（不図示）のゲート電極に接続されているゲートライン Xn、 Xn+ X +2 • · · (nは自然数）と、ゲートライン Xn、 Xn+1、 Xn+2 - · ' のそれぞれに接続されるゲートパルス制御スィッチ 24n、 24n+l、 24 n+2 · · ' と、ローレベルゲート電圧電源 VG Lを有している。

選択電圧供給回路 1 8は、第 1のハイレベルゲート電圧 V gate 1を供給する第 1の電源 VGH 0と、第 1のハイレベルゲート電圧 Vgate 1より低い電圧である Vgate2を供給する第 2の電源 VAVAと、アノードが第 2の電源 V A V Aの出力に接続されるとともに力ソードが選択電圧供給回路 1 8の出力部 VG 1に接続されたダイォード 2 2と、第 1の電源 VGH0の出力部とダイォード 2 2のカソ一ドとの間の接続をタイマ回路 1 4の出力を受けてオンオフ制御するスィツチ 20とを有する。また、選択電圧供給回路 1 8の出力部 VG 1は、ゲートパルス制御スィッチ 24n、 24n+l、 24 n+2 · · 'の全ての一端に接続されている。ゲートドライバ 1 6は、ゲートパルス制御スィッチ 24n、 24n+l、 24 n+2 • · ·のそれぞれに制御信号を与えており、その制御信号に応じて、例えばゲートライン Xnには選択電圧供給回路 1 8の出力電圧またはローレベル電源源 VG Lの出力電圧が印加される。他のゲートライン（ゲートライン Xn+1、 Xn+2等）についても同様である。

第 1のハイレベルゲート電圧 V gate 1または第 2のハイレベルゲート電圧 Vga te2が、各画素トランジスタのゲート電極に印加されると、その各画素トランジスタはオン状態となる一方、ローレベルゲート電圧電源 VG Lが出力する電圧が各画素トランジスタのゲート電極に印加されると、その各画素トランジスタはォフ状態となる。

タイマ回路 14は、 CPUからのクロックパルス 1 2の立ち上がりに応じて力ゥントを開始し、このクロックパルスの立ち下がり時よりは遅いが、次のクロックパルスの立ち上がり時よりも早い時にカウントが終了するようになっている。換言すれば、タイマ回路 14が 1回のカウントを開始してから終了するまでの時間は、クロックパルス 1 2の 1 /2クロックに要する時間よりも長いが、 1クロックに要する時間よりも短いということである。

このタイマ回路 14の出力により選択電圧供給回路 18のスィッチ 20を制御して、選択電圧供給回路 1 8の出力部 VG 1の電圧を第 1のハイレベルグート電圧 Vgatelとそれよりも低い第 2のハイレベルゲート電圧 Vgate2とに切り換えるようにしている。

より具体的いうと、タイマ回路 14がカウント中は選択電圧供給回路 18の出力部 VG 1に表れる電圧は第 1のハイレベルゲート電圧 Vgatelとなり、タイマ回路 14がカウント停止中は選択電圧供給回路 1 8の出力部 VG 1に表れる電圧は第 2のハイレベルゲート電圧 Vgate2となるようにスィツチ 20はタイマ回路 14の出力により制御される。

次に、図 2を参照しながら図 1における主要部分の出力波形を説明する。図 2 は、上から、選択電圧供給回路 18の出力部 VG 1に表れる電圧、クロックパルス 1 2、ゲートライン Xnに印加される電圧（ゲートパルス GPn) 、ゲートライン Xn+1に印加される電圧（ゲートパルス GPn+1) 、ゲートライン Xn+2に印加される電圧（ゲートパルス GPn+²) の波形を示したものである。

図 2に示すように、クロックパルス 1 2の立ち上がり（タイミング t O、 t 2 、 t 4、 t 6) とともに、タイマ回路 1 4がカウントを開始するため選択電圧供給回路 1 8の出力部 VG 1に表れる電圧は第 1のハイレベルゲート電圧 Vgate 1 となる。また、クロックパルス 1 2が立ちあがってハイレベルとなった後、一度ローレベルになり、次に立ち上がるまでの間に、上述したようにタイマ回路 1 4 がカウントを終了 (タイミング t 1、 t 3、 t 5 ) して停止するため、このカウント終了以降、次回のカウント開始（タイミング t 2、 t 4、 t 6) までは選択電圧供給回路 1 8の出力部 VG 1に表れる電圧は第 2のハイレベルゲート電圧 V gate 2となっている。

また、タイミング t 0からタイミング t 2の期間、タイミング t 2からタイミング t 4の期間、タイミング t 4からタイミング t 6の期間は、それぞれゲートライン Xnに印加する電圧で駆動される画素の選択期間（ゲートライン Xnの選択期間とも言える）、ゲートライン Xn+1に印加する電圧で駆動される画素の選択期間（ゲートライン Xn+1の選択期間とも言える）、グートライン Xn+2に印加する電圧で駆動される画素の選択期間（ゲートライン Xn+2の選択期間とも言える ) を表している。

一方、図 1に戻ると、 C PUからのクロックパルス 1 2はシフトレジスタからなるゲートドライバ 1 6にも導入されており、このゲートドライバ 1 6により、 1フィールド期間（図 6参照）中に前記 C PUからのクロックパルス 1 2の立ち上がりに同期して、各ゲートライン Xn、 Xn+1、 Xn+2 - · 'がゲートパルス制御スィッチ 24n、 24n+l、 24 n+2 · · 'により順次線順序で所定時間選択され、その選択期間に当たるゲートライン（図 1では Xnが選択されているものが示されている。）が選択電圧供給回路 1 8の出力部 VG 1に接続され、他のゲートライン（図 1における Xn+1、 Xn+²等）は全てローレベルゲート電圧電源 V G Lに接続される。従って、図 2に示すように、 1フィールド期間中に選択期間に至ったゲートラィン Xnに印加されるゲートパルス GPnは、最初に低レベル電圧源であるローレベルゲート電圧電源 VGLから供給される電圧より急速に第 1のハイレベルゲート電圧 Vgatelまで立ち上がり（タイミング t O) 、その後所定の期間後に第 2 のハイレベルゲート電圧 Vgate 2に下がり（タイミング t 1 ) 、その後選択期間の終了とともにローレベルゲート電圧電源 VG Lから供給される電圧まで急速に立ち下がり（タイミング t 2) 、次のフィールドの選択期間になるまでこの状態が維持される。次いで順次選択期間になるゲートライン Xn+1、 Xn+2 - · 'にも G P nと同様の階段状のゲートパルス G Pn+1、 G P η+2 · · ·が印加される。なお、本実施形態においては、例えば、 1つの選択期間（タイミング t oから t 2までの期間等）は 1 3. 5 / s、タイミング t 0から t 1まで、タイミング t 2力ら t 3まで及びタイミング t 4力ら t 5までの期間は 1 1 s、タイミング t l力ら t 2まで、タイミング t 3から t 4まで及びタイミング t 5から t 6 までの期間は 2. 5 /Z Sとしている。また、例えば第 1の電源 VGH0が供給する第 1のハイレベルゲート電圧 Vgatelは 25 V、第 2の電源 VAN Aが供給する第 2のハイレベルゲート電圧 Vgate2は 1 3 Vとしている。もちろん、本発明は、これらの時間（1 3. 5 / s等）や電圧値（25V等）に限定されるものではない。

次に、図 3を用いて図 1の選択電圧供給回路 1 8の具体的回路について説明する。図 1と同一の部分は同一の符号を付して説明を省略する。

第 1の電源 VGH 0の出力は抵抗 R 1を介して PNP型のトランジスタ 20 a のエミッタに接続され、トランジスタ 20 aのコレクタは抵抗 R 5を介して NP N型のトランジスタ T r—bのコレクタに接続されている。また、トランジスタ 20 aのエミッタは抵抗 R 2、 R 3及び R 4介してトランジスタ T r _ のべ一スに接続されているとともに、抵抗 R 2と抵抗 R 3の接続点はトランジスタ 20 aのベースに、抵抗 R 3と抵抗 R 4の接続点は NPN型のトランジスタ T r— a のコレクタに接続されている。また、トランジスタ T r—bのベースは抵抗 R 7 を介して接地されており、トランジスタ T r—a、 T r—bのェミッタは双方、接地されている。

また、トランジスタ T r— aのベースは抵抗 R 8を介して接地されているとともに、タイマ回路 1 4の出力（図中の TO) に接続されている。

第 2の電源 VAN Aの出力は、ダイォード 2 2を介してトランジスタ 20 aのコレクタに接続されており、トランジスタ 20 aのコレクタは抵抗 R 6を介して選択電圧供給回路 1 8の出力部 VG 1と接続されている。

尚、トランジスタ T r— a とトランジスタ T r _bは、そのスイッチングの切り換えにより選択電圧供給回路 1 8の出力部 VG 1の電圧をシフトさせるレベルシブト回路 2 6を構成している。また、タイマ回路 1 4は時間を計測するためのタイマ素子 1 4 Aを備えており、タイマ回路 1 4には電源電圧 VDD 0とクロックパルス 1 2が与えられている。トランジスタ 20 aは、図 1におけるスィッチ 2 0を具体化したものに相当している。

上記の接続関係から分かるように、第 2のハイレベルゲート電圧 Vgate2を供給する第 2の電源 VAN Aはダイオード 2 2を経て選択電圧供給回路 1 8の出力部 VG 1へ接続され、また、第 1のハイレベルゲート電圧 Vgatelを供給する第 1の電源 VGH0は、タイマ 1 4の出力がレベルシフト回路 2 6を経て接続されているスィッチ 20を経て同じく出力部 VG 1へ接続されている。すなわち、この選択電圧供給回路 1 8の出力部 VG 1に表れる電圧は、常時第 2の電源 VAN Aがダイォード 2 2を経て出力部 VG 1に接続されているため、トランジスタ 2 0 aがオフ状態の場合は第 2の電源 VANAが供給する電圧、すなわち V_gate2 が出力され、トランジスタ 20 aがオン状態の場合は第 1の電源 VGH0の供給する電圧、すなわち Vgatelが出力されるようになっている。

そして、タイマ回路 1 4がカウント中は、トランジスタ T r— aがオンし、且つトランジスタ T r bがオフするようなハイレベルの電圧がタイマ回路 1 4力ら出力されるとともに、抵抗 R 2における電圧降下によりトランジスタ 20 aがオンするように各抵抗の抵抗値が設定されている。また、タイマ回路 1 4がカウント停止中は、トランジスタ T r— aがオフし、且つトランジスタ T r_bがオンするようなローレベルの電圧がタイマ回路 1 4から出力されるとともに、抵抗 R 2における電圧降下によりトランジスタ 20 aがオンしないように各抵抗の抵抗値が設定されている。

したがって、タイマ回路 14がカウント中はトランジスタ 20 aがオン状態となるので、選択電圧供給回路 18の出力部 VG 1に表れる電圧は第 1のハイレべルゲート電圧 Vgatelとなり、タイマ回路 14がカウントを停止中はトランジスタ 20 aがオフ状態となるので、選択電圧供給回路 18の出力部 VG 1に表れる電圧は第 2のハイレベルゲート電圧 V gate 2となる。

尚、上述したように、 PNP型のトランジスタ 20 aは、図 1におけるスイツチ 20を具体化した一例に過ぎない。本発明は、スィッチ 20として PNP型のトランジスタ 20 aを採用することに限定されるものではなく、スィッチ 20として NP N型のトランジスタゃリレー等を採用して、図 3の構成と同様の作用を奏するように回路構成を変形してもよいのは勿論である。

このように、本実施形態によれば、各ゲートラインの選択期間中に階段状のゲ一トパルス電圧を印加することができるので、従来のアクティブマトリクス型液晶表示装置が抱えていた電圧シフト（図 6の Δ V Iに相当）の問題点を解決することができるだけでなく、常時第 2の電源 VANAから Vgate2に相当する電圧をダイオード 22を経て選択電圧供給回路 18の出力部 VG 1に供給するとともに、タイマ回路 14がカウントをしている間にスィツチ 20をオンにすることにより第 1の電源 VGH 0から第 1のハイレベルゲート電圧 V gate 1に相当する電圧を前記選択電圧供給回路 1 8の出力部 VG 1に供給されるようになしてあるので、ハイレベルゲート電圧の切り換えの際にロスがなく、サージ電圧が発生することはなくなる。

さらに、タイマ回路 14、ゲートドライバ 1 6等のロジック回路は 5 V以下の電圧で作動させることができるので、上記特許文献 1に記載されているものと比すると非常に消費電力を少なくすることができる。

また、本実施形態の構成は以下のように記載することもできる。 "予め第 1のハイレベルゲート電圧 Vgatelに相当する電圧を発生するための第 1の電源 VG HOと、この第 1のハイレベルのゲート電圧 Vgate 1から所定電圧だけ低い第 2 のハイレベルゲート電圧 Vgate 2に相当する電圧を発生するための第 2の電源 V ANAとを設け、この第 2の電源 VANAから常時ダイォードを経て第 2のハイレベルゲート電圧 Vgate 2を供給するようにし、その第 2のハイレベルゲ一ト電圧 Vgate 2に重畳するように第 1のハイレベルゲート電圧 Vgate 1をオン ·オフ制御する。 "

なお、上記の第 1実施形態においては、選択電圧供給回路 18において一つのスィツチ 20を使用したが、このような構成ではスィツチ 20に大電流が流れるため、発熱の問題を考慮すると前記選択電圧供給回路 1 8はゲートドライバ 1 6 とは別体に設けることが好ましい。選択電圧供給回路 1 8に大電流が流れて発熱量が多くなつても、冷却が容易になるからである。また、同様の理由からローレベルゲート電圧電源 VGLもゲートドライバ 1 6とは別体に設けてもよい。ここで、上記 "別体に設ける" とは、ゲートドライバ 16等を I C ( i n t e g r a t e d c i r c u i t) に組み込む際に、ゲートドライバ 1 6と選択電圧供給回路 1 8やローレベルゲート電圧電源 VG Lとを、別の I Cに組み込むことを意味する。また、ゲートドライバ 16と選択電圧供給回路 18やローレベルゲート電圧電源 VG Lとを、同一の単体 I Cに組み込んだとしても、ゲートドラィバ 16と選択電圧供給回路 18やローレベルゲート電圧電源 VGLとの物理的な距離を、上記冷却が容易となる程度に大きくとることも、上記 "別体に設ける " ことと同様と解釈することもできる。尚、 "選択電圧供給回路 1 8またはローレベルゲート電圧電源 VG Lをゲートドライバ 1 6と別体に設ける" という表現は、 "選択電圧供給回路 1 8またはローレベルゲート電圧電源 VG Lをゲートドライバ 1 6の外に配置する" と表現することもできる。

(第 2実施形態）

このような発熱の問題点を解決して選択電圧供給回路（具体的には、後述する選択電圧供給回路 58) をゲートドライバ 16に組み込めるようになした変形例を本発明の第 2実施形態として図 4に示す。図 4は本発明の第 2実施形態に対応するアクティブマトリクス型液晶表示装置の駆動回路 2を表す図である。図 1と同一の部分には同一の符号を付して説明を省略する。図 4に記載のものにおいて図 1に記載のものと相違している点は、図 3におけるレベルシフト回路 2 6に相当する回路をタイマ回路 1 4内に組み込んだものをタイマ回路 54としてタイマ回路 1 4に変えて採用し、ゲートドライバ 1 6と共に複数個の N P N型のスイッチングトランジスタ T r n、 T r n+l、 T r n+2 · · . を各ゲートラインごとに並列に接続して分散配置し、該スイッチングトランジスタ T rn、 T r n+l、 T r n+2 · · 'のベースを全て前記タイマ回路 54内のレベルシフト回路の出力に、同じくコレクタを第 1の電源 VGHOに、同じくエミッタを第 2の電源 VANAからダイォード 2 2を経て接続されている選択電圧供給回路 5 8の出力部 VG 2と各ゲートパルス制御スィッチ 24 n、 24n+l、 24 n+2 - · 'の一端に接続した点である。

選択電圧供給回路 5 8は、図 1における選択電圧供給回路 1 8のスィッチ 20 を、上記スイッチングトランジスタ T r n、 T rn+1、 T r n+2 · · 'に変更した以外は選択電圧供給回路 1 8と同じであり、選択電圧供給回路 5 8の出力部 VG 2は、選択電圧供給回路 1 8の出力部 VG 1に対応するものである。

尚、タイマ回路 54のレベルシフト回路の出力はタイマ回路 5 4自体の出力になっており、タイマ回路 54は、レベルシフト回路を自身の内部に組み込んでいる以外はタイマ回路 1 4と同様のものである。従って、タイマ回路 54はタイマ回路 1 4と同様、 CPUからのクロックパルス 1 2の立ち上がりに応じてカウントを開始し、このクロックパルスの立ち下がり時よりは遅いが、次のクロックパルスの立ち上がり時よりも早い時にカウントが終了するようになっている。このタイマ回路 54の出力によりスイッチングトランジスタ T r n、 T r n+l、 T r n+2 · · · を制御して、選択電圧供給回路 5 8の出力部 VG 2の電圧を第 1 のハイレベルゲート電圧 Vgate 1とそれよりも低い第 2のハイレベルゲート電圧 V gate 2とに切り換えるようにしている。

そして、タイマ回路 1 4と同様、具体的には、タイマ回路 54がカウント中は選択電圧供給回路 5 8の出力部 VG 2に表れる電圧は第 1のハイレベルゲート電圧 Vgatelとなり、タイマ回路 5 4がカウント停止中は選択電圧供給回路 5 8の出力部 VG 2に表れる電圧は第 2のハイレベルゲート電圧 V_gate2となるように PC蘭 003/0麵

一 18 - スイッチングトランジスタ T r n、 T rn+1、 T r n+2 · · ' はタイマ回路 54の出力により制御される。

この第 2実施形態においては、選択電圧供給回路 5 8の出力部 VG 2には常時ダイォード 2 2を経て第 2電源 VAN Aから第 2のハイレベルゲート電圧 Vgate 2に相当する電圧が印加されており、タイマ回路 5 4がカウントを続けている間にタイマ回路 54に備えられたレベルシフト回路からの出力により、スィッチングトランジスタ T rn、 T rn+1、 T r n+2 · · 'のうち複数個のスイッチングトランジスタがオン状態となり、第 1の電源 VGH 0の力ら第 1のハイレベルゲート電圧 Vgate 1が選択電圧供給回路 5 8の出力部 VG 2に印加されるようになつている。

従って、複数個のスイッチングトランジスタ T r n、 T rn+1、 T r n+2 · · · が並列に配置されているため、スイッチングトランジスタ T r n、 T rn+1、 T r n+2 · · ·の個々に流れる電流値はその個数に反比例して小さくなり、その発熱量も小さくなるので、選択電圧供給回路 5 8をグートドライバ 1 6と一体に組み込むことができるようになる。もちろん、選択電圧供給回路 5 8のうち、スイツチングトランジスタ T r n、 T r n+1、 T r n+2 · · 'だけをゲートドライバ 1 6 と一体に組み込むこともできる。また、第 2実施形態においても、ハイレベルゲ一ト電圧の切り換えの際にロスがない等の上述した第 1実施形態の有する効果を奏することは勿論である。

なお、前記スイッチングトランジスタ T rn、 T r n+l、 T r n+2 · · ' の数は、図 4では各ゲートライン Xn、 Xn+1、 Xn+2 - · 'に対応するように設けられているが、必ずしもこのような構成とする必要はなく、この複数個のスィッチングトランジスタ T r n、 T rn+1、 T r n+2 · · ·をゲートドライバ 1 6と一体に配置した際に発熱による影響が無視できるような個数となせばよい。

また、上記 "一体に組み込む" や "一体に配置" とは、上述の "別体に設ける " とは逆の意味であり、ゲートドライバ 1 6等を I Cに組み込む際に、ゲートドライバ 1 6と選択電圧供給回路 1 8を、同一の単体 I Cに組み込むことを意味する。また、ゲートドライバ 1 6と選択電圧供給回路 1 8、物理的に異なる Iじに組み込んだとしても、ゲートドライバ 1 6を組み込んだ I Cと選択電圧供給回路 1 8を組み込んだ I Cを一緒にモールドする等して実質的に一体化する場合も、上記 "一体に組み込む" や "一体に配置" ことと同様と解釈することもできる。なお、上述の第 1実施形態及び第 2実施形態における画素トランジスタは T F Tからなり、その T F Tはアモルファスシリコンから作製されていることが好ましい。双方の実施形態においては、従来のアクティブマトリクス型液晶表示装置が抱えていた電圧シフト（図 6の Δ V Iに相当）に起因する画質低下の問題が解決されているために、たとえアモルファスシリコンを用いることにより低温ポリシリコンから作製した場合に比して液晶表示パネルの画質が低下することがあるとしても、これを補うことができるばかりでなく製造工程を少なくすることができるので、安価に大画面の液晶表示パネルを製造することができるようになるからである。産業上の利用可能性

上述のとおり、本発明に係るアクティブマトリクス型液晶表示装置によれば、低消費電力かつ簡単な回路でありながら、切り換えに際してサージ電圧が発生することがなく、しかも、安定した階段状に切り換わるゲートパルスを発生させて良好な表示品位を得ることができる。

Claims

請求の範囲

1. アクティブマトリクス型液晶表示装置において、

マトリタス状に配置され、各々画素トランジスタによって駆動される画素電極と、列ごとに該画素トランジスタのゲート電極に接続された複数のゲートラインと、行ごとに該画素トランジスタのソース電極に接続された複数のソースラインと、順次所定の選択期間毎に所定の前記ゲートラインを選択電圧供給回路の出力部に結合するグートドライバと、前記ソースラインに映像信号を供給するソースドライバとを有し、

前記選択電圧供給回路は、所定の選択電圧を供給するための第 1の電源と、前記所定の選択電圧より低い電圧を供給するための第 2の電源とを有し、前記選択電圧供給回路の出力部に対して、常時前記第 2の電源からの電圧が供給されているとともに、各々の前記選択期間の初め.から前記選択期間の長さより短い時間の間には前記第 1の電源からの電圧が供給されるようになすためのスィツチが設けられている。

2. 請求項 1に記載のアクティブマトリクス型液晶表示装置であって、前記第 2の電源は、ダイォードを経て前記選択電圧供給回路の出力部に接続されている。

3. 請求項 2に記載のアクティブマトリクス型液晶表示装置であって、前記第 1の電源は、前記スィツチを経て前記選択電圧供給回路の出力部に接続されている。

4. 請求項 1〜 3のいずれかに記載のアクティブマトリクス型液晶表示装置であって、

前記画素トランジスタは、アモルファスシリコンから作製されている。

5. 請求項 1〜 3のいずれかに記載のアクティブマトリクス型液晶表示装置であって、

前記選択電圧供給回路は、前記ゲートドライバと別体に設けられている。

6. 請求項 1〜3のいずれかに記載のアクティブマトリクス型液晶表示装置であって、

前記選択電圧供給回路は、ローレベルゲート電圧電源と共に前記ゲートドライパの外に配置されている。

7. 請求項 1〜 3のいずれかに記載のアクティブマトリクス型液晶表示装置であって、

前記スィツチは、各ゲートラインごとに並列に設けられている。