WO2003060994A1 - Speicherzelle mit niedertemperatur-schichten im grabenkondensator - Google Patents

Speicherzelle mit niedertemperatur-schichten im grabenkondensator Download PDF

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WO2003060994A1
WO2003060994A1 PCT/EP2003/000088 EP0300088W WO03060994A1 WO 2003060994 A1 WO2003060994 A1 WO 2003060994A1 EP 0300088 W EP0300088 W EP 0300088W WO 03060994 A1 WO03060994 A1 WO 03060994A1
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WO
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trench
layer
filling
dielectric
strap
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PCT/EP2003/000088
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Dietmar Temmler
Martin Gutsche
Martin Popp
Harald Seidl
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Infineon Technologies Ag
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor

Definitions

  • the invention relates to a memory module with a trench capacitor memory cell according to the preamble of patent claim 1.
  • the invention further relates to a method for producing a trench capacitor memory cell according to the preamble of patent claim 7.
  • Memory modules are preferably manufactured using semiconductor technology and are provided with dynamic or static memory cells.
  • a dynamic memory cell consists of a selection transistor and a storage capacitor.
  • the storage states 0 and 1 correspond to a positive or a negative polarity of the storage capacitor. Since the capacitor charge is reduced in about 1 second as a result of recombination and leakage currents, the charge must be refreshed again and again.
  • the storage capacitor is designed, for example, as a trench capacitor.
  • the peculiarity of the trench capacitor is that the capacitor is introduced into a substrate in the form of a trench.
  • the selection transistor for controlling the trench capacitor is arranged in the surface of the substrate (planar transistor) or in the upper / section of the storage trench (vertical transistor).
  • the memory capacity is designed in the form of a trench sunk deep into the semiconductor substrate, while the other functional and wiring elements of the memory matrix and the memory periphery are arranged above the trench without any disruptive topography on the planar substrate surface.
  • This embodiment facilitates the structuring the levels above the ditch level. For example, this / arrangement allows further scaling, ie further downsizing of the structures and optional integration of memory and other functions on the chip, without complex, specific process adjustments.
  • the depth of the trench is increased to 7 ⁇ m, which corresponds to an aspect ratio of approximately 40.
  • An increase in the trench aspect ratio of> 60 does not currently seem feasible for series production.
  • Sense amplifiers which are used for reading out the information stored in the trench capacitor require a sufficient signal level for reliable reading out of the information located in the memory cell.
  • the ratio of the storage capacity to the capacity of the bit line, via which the stored information is routed to the sense amplifier, is crucial in determining the signal level.
  • the storage capacity is too small, the information stored in the trench capacitor can no longer be clearly recognized as a signal level by the sense amplifier on the bit line.
  • the stored charge also flows through leakage currents, a smaller capacity has the disadvantage that the charge has to be refreshed in shorter time intervals (higher refresh frequency). If the storage capacitor falls below a minimum charge due to the leakage currents, it is not possible for the sense amplifier to read out the stored information.
  • the object of the invention is to provide a memory cell with a trench capacitor which has an increased storage capacity compared to the trench capacitors previously used.
  • the task of Invention to provide a method for producing a memory cell with a trench capacitor, which has an increased storage capacity compared to the previously known trench capacitors.
  • An advantage of the invention is that the trench is at least partially provided with a filling that is unstable at high temperatures that are usually used in the manufacture of a transistor.
  • the filling preferably has at least partially a metallic material.
  • a metallic material as the electrode material, the resistance for contacting the trench capacitor is reduced. The small resistance makes it possible to reliably detect the signal with a readout amplifier.
  • Dielectric materials with a large dielectric constant are usually only stable up to temperatures of approximately 800 ° C. For this reason, it has hitherto not been possible to use dielectric materials with large dielectric constants in the production of a memory cell in the form of a trench capacitor. However, since in the embodiment of the memory cell according to the invention the dielectric material is only inserted into the trench after the high-temperature processes, it can therefore be used in the trench memory cell without problems.
  • the use of a dielectric material with a large dielectric constant has the advantage that a larger amount of charge can be stored while the area of the trench capacitor remains the same, ie the storage capacity of the trench capacitor is increased.
  • both a metallic layer and a dielectric layer with a large dielectric constant are used.
  • a particularly advantageous trench capacitor is obtained by combining the two advantageous materials.
  • the metallic layer ensures a low resistance when contacting the trench capacitor and the dielectric layer ensures a large charge capacity of the trench capacitor.
  • An electrically conductive layer which forms a counter electrode of the capacitor, is preferably formed in the substrate adjacent to the trench. Due to the arrangement of the electrically conductive layer close to the filling of the trench capacitor, a particularly high storage capacity is obtained.
  • the trench is covered by a cover layer which has an opening for making electrical contact with the filling of the trench.
  • a dielectric layer is at least partially applied to the underside of the cover layer. In this way, the surface of the cover layer is also used to store the charge. This increases the capacitance of the trench capacitor.
  • the method according to the invention has the essential advantage that, after the trench has been produced, the trench is filled with an intermediate filling, that the transistor for controlling the trench capacitor is then introduced, that the intermediate filling is then removed again from the trench and finally the dielectric effective, final capacitor filling is introduced into the trench.
  • the method according to the invention has the advantage that the intermediate filling is introduced into the trench and the dielectric layer and / or an electrode layer during the process steps at high temperatures only be introduced into the trench afterwards.
  • the intermediate filling is selected in such a way that it can withstand high temperatures without significantly impairing its mechanical properties, that it does not adversely affect the trench, and that it can be easily removed from the trench again.
  • the trench is filled at least partially with a capacitor filling. In this way, it is possible to use materials as capacitor filling which enable the memory cell to function better, but which cannot tolerate high temperatures without reducing their material quality.
  • a dielectric material which has a large dielectric constant is preferably used as the capacitor filling. This increases the storage capacity of the trench capacitor.
  • a metallic conductive layer is preferably introduced as an electrode in the trench for contacting the dielectric layer.
  • the use of the metallic layer is only possible because it is only introduced after the high temperature processes.
  • the metallic layer has the advantage that a lower resistance for contacting the trench capacitor is achieved.
  • a channel is preferably etched and the side walls of the channel covered with a protective layer.
  • the intermediate filling is then etched out of the trench via the channel. In this way, the intermediate filling can be removed easily.
  • FIG. 1 shows a cross section through a first memory module with a first memory cell
  • 2 shows a view from above of the first memory module
  • FIG. 3 shows a schematic illustration of a method sequence for producing a first memory cell
  • FIG. 4 shows a cross section through a memory module with a second memory cell
  • FIG. 6 shows a schematic process sequence for producing the memory cell of the second memory module
  • FIG. 7 shows a schematic process sequence for producing a third memory cell.
  • the section shows a part of a cross section through a memory chip which is designed in the form of a DRAM.
  • the section shows a memory cell consisting of a transistor and a trench capacitor.
  • the trench capacitor has a trench 2, which is introduced into a semiconductor substrate 1.
  • the semiconductor substrate 1 is usually designed in the form of a silicon wafer.
  • the trench 2 has a rectangular cross section, vertical plate doping zones 5 being introduced in the side walls which delimit the trench 2.
  • the vertical plate doping zones 5 represent first doping zones and are formed on the side walls of the trench 2.
  • horizontal plate doping zones 15 are arranged adjacent to the vertical plate doping zones 5, which represent second doping zones, which are essentially horizontal and both laterally to a vertical plate doping zone 5 and above the trench 2 in an epitaxial layer 6 are formed.
  • the epitaxial layer 6 is essentially designed as an epitaxial silicon layer.
  • the vertical and horizontal plate doping zones 5, 15 represent a second electrode of the trench capacitor.
  • a storage dielectric 3 is applied to the inner wall of the trench 2.
  • the storage dielectric 3 preferably covers the entire wall of the trench 2.
  • the trench 2 opens into a strap channel 24, which is preferably vertical is led up through the epitaxial layer 6 to an intermediate insulation layer 23.
  • the strap channel 24 is laterally delimited by the epitaxial layer 6.
  • an insulation collar 7 is arranged in the strap channel 24 at a predetermined distance from the lower edge of the strap channel 24.
  • the insulation collar 7 is sleeve-shaped and extends up to a predetermined distance from the top of the epitaxial layer 6.
  • the storage dielectric 3 is also arranged on the underside of the epitaxial layer 6 above the trench 2 and preferably extends to the lower edge of the insulation collar 7.
  • a trench electrode 4 is arranged on the inside of the storage dielectric 3 and is also led into the strap channel 24.
  • the trench electrode 4 represents an electrode of the trench capacitor.
  • the trench electrode 4 is preferably upwards in the
  • a conductive strap filling 17 is arranged, which is guided up to just below the top edge of the cover layer 6.
  • the strap filling 17 is surrounded in the upper end area by a strap cap 26, which is made of a conductive material.
  • the strap cap 26 is in the form of a sleeve with an end plate and rests with a sleeve edge on the insulation collar 7 and with the end plate on the strap filling 17. The strap cap 26 closes approximately with the upper edge of the epitaxial layer 6.
  • the epitaxial layer 6 essentially consists of a silicon layer which is arranged above the trench 2 and in the lower region of which the horizontal plate doping zone 15 is arranged.
  • the horizontal plate doping zone 15 borders both laterally on the strap channel 24 and on the vertical plate doping zone 5.
  • the epitaxial layer 6 has an STI field insulation layer 9 in the left region next to the strap channel 24, which extends up to Top edge of the epitaxial layer 6 is guided.
  • a drain region 21 is adjacent to the strap cap 26. educated.
  • a source region 22 is arranged adjacent to the top edge of the epitaxial layer 6 at a predetermined lateral distance to the right thereof.
  • the word line cover insulation 19 is covered on the left side by a sealing layer 20, on which in turn a first insulation filling 10 is applied.
  • An active first word line 28 is arranged to the right of the strap channel 24 in the third layer 25 at a predetermined distance from the passive word line 27.
  • the first active word line 28 lies on an oxide layer which is arranged on the epitaxial layer 6.
  • the first active word line 28 is arranged in two opposite edge regions above the drain region 21 and the source region 22.
  • the first word line 28, the drain and source region 21, 22 and the region of the epitaxial layer 6 which is arranged under the first active word line represent a transistor 18.
  • a further active word line 8 is arranged in the third layer 25 at a predetermined distance.
  • the further active word line 8 is separated from the epitaxial layer 6 by an oxide layer and has a left edge region above the source region 22.
  • the first and the further word lines 28, 8 are each covered by a word line cover insulation 19.
  • the word line cover insulation 19 is in turn covered in the lateral edge region with a sealing layer 20, which is guided from the upper end region of the word line cover insulation 19 to the upper edge of the cover layer 6.
  • a bit line plug 11 is arranged in the third layer 25 above the source region 22 and is led up to the upper edge of the third layer 25.
  • the bit line plug 11 represents a contact connection.
  • the further areas of the third layer 25 are through the Intermediate insulation 23 filled.
  • a bit line 12 is applied to the third layer 25. Bit line 12 is in conductive contact with bit line plug 11.
  • a charge is stored in the trench capacitor, which is formed by the storage dielectric 3, the trench electrode 4 and the vertical and horizontal plate doping zone 5, 15. If the charge is to be read out, a predetermined voltage is applied to the first word line 28, so that the transistor 18 consisting of the first word line 28, the drain region 21 and the source region 22 is switched to be electrically conductive. Since the drain region 21 is connected to the trench electrode 4 in an electrically conductive manner via the strap cap 26 and the conductive strap filling 17, the electrical charge stored in the trench capacitor is transferred to the bit line 12 via the transistor 18 and the bit line plug 11 , The bit line 12 is usually connected to a sense amplifier which detects and passes on the voltage level on the bit line 12 due to the charge stored in the trench capacitor. By designing the trench electrode 4 in the form of a metallic material, the ohmic resistance for contacting the trench capacitor is considerably reduced.
  • the design of the storage dielectric 3 in the form of a dielectric material with a large dielectric constant has the advantage that a larger amount of charge can be stored in the trench capacitor with the same dimensions.
  • a material can be used as the dielectric material for the storage dielectric which is stable only up to a relatively low maximum temperature of, for example, 800 to 1050 ° C.
  • Binary oxides such as tantalum oxide (Ta 2 0 5 ) with a, are preferred materials
  • Dielectric constants from 25 to 26 and a temperature stability of 800 ° C are used. Furthermore, the use of aluminum oxide (Al 2 0 3 ) with a dielectric constant of 10 and a temperature stability of up to 830 ° C advantageous as storage dielectric 3.
  • Hafnium oxide (Hf0 2 ) with a dielectric constant of 15 to 40 is preferably used as the storage dielectric 3 as a further material.
  • zirconium oxide (Zr0 2 ) is suitable, which has a dielectric constant of 11 to 25.
  • lanthanum oxide (La 2 0 3 ) with a dielectric constant of 20 to 30 can also be used as the storage dielectric 3.
  • lanthanum oxide does not have any guaranteed stability towards hydrogen.
  • yttrium oxide (Y 2 0 3 ), which has a dielectric constant of 12 to 15, can also be used to form the storage dielectric 3.
  • aluminum oxide compounds are also suitable for formation as a storage dielectric 3.
  • the compounds with hafnium, zirconium and lanthanum are particularly suitable for the formation of the storage dielectric 3.
  • the material compounds Hf-Al-O, Zr-Al-0, La-Al-0 can be used.
  • the storage dielectric 3 can also be produced from silicate compounds such as, for example, Hf-Si-O, Zr-Si-O, La-Si-0 or Y-Si-0.
  • the material compound Hf 7 Si 29 ⁇ 64 with a temperature stability of up to 1050 ° C. is preferably used.
  • the material compound Zr 4 Si 3 ⁇ 65 is stable up to a temperature of 800 ° C.
  • lanthanum oxide-silicon oxide compound 30% lanthanum oxide-silicon oxide compound.
  • a 70% silicon oxide-silicon-oxygen compound is stable up to a temperature of 1000 ° C. and is suitable as a storage dielectric 3.
  • a 30% strength hafnium oxide-silicon-oxygen and a 70% strength silicon oxide-silicon-oxygen compound are also suitable as storage dielectric 3 and are stable up to a temperature of 1000 ° C.
  • Lanthanum oxide silicate and Silicon dioxide silicate has a dielectric constant of 14.
  • Hafnium dioxide silicate and silicon dioxide silicate have a dielectric constant of 7.
  • dielectric material for the storage dielectric 3 are, for example, Y 2 0 3 -Zr0 with a dielectric constant of 30 and strontium titanium oxide (SrTi0 3 ) with a dielectric constant of 175.
  • Strontium titanium oxide is stable up to a temperature of 800 ° C. ,
  • the trench electrode 4 is preferably made from doped polysilicon or from a metal compound.
  • the storage dielectric 3 and / or the trench electrode 4 are introduced into the trench 2 after the process steps which require a high temperature. These are, for example, the processes for integrating the transistor. After the storage dielectric layer 3 and the trench electrode layer 4 have been introduced, only process steps with lower temperatures are carried out which do not damage the temperature-sensitive dielectric and metallic materials of the storage dielectric 3 and the trench electrode 4.
  • FIG. 2 shows a view from above of the memory module of FIG. 1, different areas of the memory cell being shown schematically.
  • a passive word line 27 is shown, which is covered with the word line cover insulation 19.
  • the active first word line 28 is arranged, which is also from a
  • Word line cover insulation 19 is covered.
  • the shape of the trench 2 is indicated in the form of a dashed line.
  • An active region 59 is indicated in the form of a continuous line, which is formed in the epitaxial layer 6 and extends over two trenches 2, 30.
  • the active region 59 identifies a region of the epitaxial layer 6 which is arranged between two trenches 2, 30 arranged next to one another. is arranged, and in which two transistors with the first and the further word lines 28, 8 are formed as control connections.
  • the bit line plug 11 is shown.
  • the second active word line 8 which is also covered by a word line cover insulation 19, is arranged to the right of the bit line plug 11.
  • the first and further word lines 28, 8 are arranged parallel to one another.
  • the bit lines 12 arranged perpendicular to the word lines are not shown in FIG. 2.
  • the further word line 8 is partially arranged over a further trench 30, which is also indicated in the form of a dashed line.
  • the connection of the further trench 30 to a further transistor, which is formed by the second word line 8 is designed corresponding to the connection of the trench 2 to the first word line 28.
  • a trench 2 is etched into a P-type silicon substrate 1 using a hard mask using lithography and etching methods.
  • the silicon substrate 1 is coated with a silicon dioxide layer and a silicon nitride layer as a hard mask.
  • the vertical plate doping zone 5 is produced in the side walls of the trench 2 by means of a glass layer 31 doped with arsenic and the following diffusion process.
  • a dummy fill 32 is then deposited until the trench 2 is completely filled.
  • the dummy fill 32 is preferably formed from silicon dioxide and optimized for large wet etching rates.
  • the trench 2 is slightly bulbously etched in the upper section by a proportional isotropic etching process, so that a negative one
  • a silicon layer is first deposited on the glass layer 31 instead of the silicon oxide.
  • the silicon layer is then planarly etched back to just below the level of the surface of the silicon substrate 1.
  • a silicon dioxide layer is deposited.
  • the dummy filling consists of the glass layer 31 and an intermediate filling designed as a silicon layer, which is covered by a silicon oxide.
  • the dummy filling 32 is etched back to the level of the surface of the silicon substrate 1 using a planar etching process. This process status is shown in Fig. 3A.
  • a single-crystalline silicon layer is formed as an epitaxial layer 6 on the open area of the silicon substrate 1 and over the trench 2 provided with the dummy filling with a homogeneous thickness.
  • This process status is shown in Fig. 3C.
  • a selective, epitaxial deposition method is preferably used for the deposition of the silicon layer, which is described in more detail in the published patent application DE 19941148.
  • the horizontal plate doping zone 15, which is n-doped is introduced into the epitaxial layer by means of ion implantation. This process status is shown in Fig. 3D.
  • An STI field insulation layer 9 is then introduced into the epitaxial layer 6 over a left partial region of the trench 2.
  • the field insulation layer 9 extends up to a predetermined distance from the horizontal plate doping zone 15 and is guided up to the upper limit of the epitaxial layer 6.
  • the field insulation layer 9 extends laterally up to part of the trench 2.
  • a passive word line 27 and a first and further active word line 28, 8 are then applied to the epitaxial layer 6.
  • the word lines are covered with word line cover insulation layers 19.
  • the drain region 21 and the source region 22 are then introduced into the epitaxial layer 6 using known methods, as described for example in DE 19941148.
  • the drain and source regions 21, 22 are introduced by known doping methods and a subsequent high-temperature diffusion phase.
  • a sealing layer 20 is applied to the word line cover insulation layer 19.
  • the drain region 21, the source region 22 and the first active word line 28 form a first transistor 18. This state of the art is shown in FIG. 3F.
  • a first insulation filling 10 is introduced between the passive word line 27 and the first active word line 28.
  • a conductive bit line plug 11 is inserted between the first and the second active word lines 28, 8.
  • the first insulation filling 10 and the bit line plug 11 are etched down to the upper edge of the sealing layer 20.
  • the bit line plug 11 is then subjected to a healing process. pulled. This process essentially represents the last high-temperature load.
  • a strap window mask 61 consisting of Si 3 N 4 and a strap window hard mask 63 consisting of Si0 are applied to the substrate.
  • a contact window is introduced into the strap window mask and the strap window hard mask 61, 63 above the intermediate region between the passive word line 27 and the active word line 28.
  • a strap channel 24 is then etched through the cover layer 6 up to the upper edge of the filled trench 2. This process state is shown in FIG. 31.
  • Strap channel 24 covered with a thin etching channel protective layer 62.
  • the etching channel protective layer 62 is designed as a nitride layer and is guided up to the upper edge of the dummy filling 32. This process state is shown in Fig. 3J.
  • the etching channel protective layer 62 is then removed from the surface of the dummy filling again by anisotropic, selective plasma etching.
  • the dummy filling and the glass layer are completely removed from the trench 2 by means of an isotropic etching process, in that the distance between active and passive word lines 27, 28 that is necessary for the later strap connection is temporarily used as a sealed etching channel.
  • this process step all surfaces that are otherwise exposed on the memory chip are against the etching solution, which are used to remove the intermediate filling is used, is made resistant or covered by a sealing layer. This process state is shown in Fig. 3K.
  • the storage dielectric 3 and the trench electrode 4 are preferably deposited using an atomic layer deposition (ALD) method. This process state is shown in Fig. 3L. 3L that the material that forms the trench electrode 4 also fills the strap channel 24.
  • ALD atomic layer deposition
  • the trench electrode layer 4 is then selectively etched back to just above the upper edge of the trench 2.
  • the etched-back trench electrode layer 4 is then used as an etching mask for the isotropic removal of the exposed areas of the storage dielectric 3.
  • the etching channel protective layer 62 is used as an etching mask in this process.
  • the process state is shown in Fig. 3M.
  • the trench electrode 4 is selectively etched back to just below the upper edge of the trench 2, as a result of which the trench 2 is opened again.
  • the trench electrode 4 is then deposited again, so that the thickness of the trench electrode 4 in the trench 2 is advantageously increased.
  • This process cycle of deposition and etching back of the trench electrode 4 can be carried out several times if required.
  • the last deposited trench electrode layer 4 is to be etched back to just above the top edge of the trench, as shown in FIG. 3M.
  • a greater thickness of the trench electrode 4 in the upper region of the trench 2 has a particularly low ohmic resistance for contacting the trench electrode 4 located in the trench 2. This embodiment is therefore particularly advantageous for contacting the trench capacitor with a low ohmic resistance.
  • the etching channel layer 62 is first etched off to just below the upper edge of the trench electrode 4 and then the side walls of the strap channel 24 are provided with an insulation collar 7.
  • the insulation collar 7 is preferably made of silicon dioxide.
  • the electrically conductive strap filling 17 is then introduced into the insulation collar 7. This process state is shown in Fig. 3N.
  • the upper region of the insulation collar 7 is then etched off and a strap cap 26 made of an electrically conductive material is applied to the strap filling 17 and the insulation collar 7.
  • the strap cap 26 is conductively connected to the strap filling 17 and to the drain connection 21. This process status is shown in FIG. 30.
  • the still open area between the passive word line 27 and the first active word line 28 is filled with an intermediate insulation 23 and the surface of the word lines is covered with it.
  • This process status is shown in Fig. 3P.
  • a connection hole is etched into the intermediate insulation layer 23 above the bit line plug 11, and the connection hole is filled planar with a conductive layer.
  • the bit line 12 is then applied to the second intermediate insulation layer 23. In this way, a memory module with memory cells according to FIG. 1 is obtained.
  • FIG. 4 shows a further embodiment of a memory cell in the form of a Sub8F 2 DRAM cell with an open bitline layout with a self-aligned connected, buried trench capacitance with a low-temperature high-K dielectric and a metallic electrode.
  • the structure of the trench capacitor is in 1. Essentially identical to the construction of the trench capacitor of FIG. 1. An essential difference is that two adjacent trenches 2, 34 are electrically contacted via two strap contacts 37, 38, the strap contacts 37, 38 being arranged next to one another.
  • FIG. 4 shows a cross section through a DRAM memory with a first and a second trench 2, 34, which are introduced into a semiconductor substrate 1.
  • the first and the second trench 2, 34 are each surrounded by a vertical plate doping zone 5, which are introduced into the semiconductor substrate 1 on the side walls of the trench 2. Furthermore, the side walls of the first and second trenches 2, 34 are covered with a storage dielectric 3. A trench electrode 4 is applied to the storage dielectric 3. The interior of the first and second trenches 2, 34 is partially designed as a cavity.
  • the semiconductor substrate 1 is formed between the mutually assigned vertical plate doping zones 5 of the first and the second trench 2, 34 in the form of a separating web 35.
  • the first and the second trench 2, 34 are with a
  • the epitaxial layer 6 preferably consists of an epitaxial silicon layer.
  • a common connecting channel 36 is introduced into the epitaxial layer 6, which is arranged symmetrically to the separating web 35 and in each case over a part of the first and the second
  • Trench 2, 34 is arranged.
  • the common connecting channel 36 is surrounded by an insulation collar 7 and thus electrically insulated from the surrounding silicon layer.
  • the insulation collar 7 consists for example of silicon dioxide.
  • the epitaxial layer 6 has a horizontal plate doping zone 15 in the lower region, which adjoins the insulation collar 7.
  • an intermediate insulation 23 is introduced symmetrically, which, starting from an area above a third word line 43 and the first active word line 28, is led down between the third and the first word line 43, 28 through the common connection channel 36 to the separating web 35 ,
  • the Intermediate insulation 23 represents an insulation filling and leads to a division of the common connecting channel 36 into the first and second strap contacts 37, 38, which are electrically insulated from one another.
  • the first and the second strap contacts 37, 38 are each filled with an electrically conductive strap filling 17.
  • the strap filling 17 is guided up to a predetermined distance from the upper edge of the epitaxial layer 6.
  • a first and second strap cap 39, 40 is applied to the strap filling 17 of the first and second strap contact 37, 38, which protrudes somewhat beyond the upper limit of the epitaxial layer 6.
  • the first and second strap caps 39, 40 are made of an electrically conductive material, preferably of doped silicon. In the area of the first and second strap caps 39, 40, the insulation collar 7 is at a predetermined distance from the upper edge of the epitaxial layer 6. In this way, a conductive connection between the first and second strap cap 39,
  • the further drain region 41 is formed adjacent to the third word line 43.
  • the epitaxial layer 3 is arranged on the underside of the strap fillings 17 of the first and second strap contacts 37, 38 in an edge region adjacent to the insulation collar 7. In the direction of the intermediate insulation 23, the adjacent trench electrodes 4 adjoin the strap fillings 17. In this way, an electrically conductive contact is established between the trench electrode 4 in the respective trench and the drain region 21 or the further drain region 41.
  • a source region 22 and a further source region 42 are introduced in the upper boundary region, which have a predetermined distance from the drain region 21 and the further drain region 41 have.
  • first Word line 28 applied to the epitaxial layer 6, which is surrounded by a word line cover insulation 19.
  • a sealing layer 20 is in turn applied to the word line cover insulation 19.
  • the drain connection 21, the source connection 22 and the first word line 28 form the first transistor 18.
  • a second word line 8 is arranged at a predetermined distance from the first word line 28, which in turn surrounds it with a word line cover insulation 19 and a sealing layer 20 applied thereon is.
  • a bit line plug 11 is introduced, which is led from the first source region 22 through the third layer 25 to a bit line 12.
  • the bit line plug 11 creates an electrically conductive connection between the bit line 12 and the first source region 22.
  • the third word line 43 is applied on the epitaxial layer 6 and is covered by a word line cover insulation 19 and a sealing layer 20.
  • the third word line 43 together with the further drain region 41 and the further source region 42, represents a second transistor 65.
  • a second bit line plug 44 is arranged above the further source region 42 and extends through the third layer 25 to is led to the bit line 12, which is applied to the third layer 25.
  • An electrically conductive connection between the further source region 42 and the bit line 12 is established via the second bit line plug 44.
  • the first and the second bit line plug 11, 44 are electrically insulated from one another by the intermediate insulation layer 23.
  • the intermediate insulation layer 23 is applied to the sealing layer 20, the first and the third word lines 28, 43.
  • the intermediate insulation layer 23 tapers starting from the upper edge of the sealing layer 20 of the first and third word lines 28, 43 in the direction of the separating web 35.
  • the space between the tapered area of the intermediate Insulation layer 23 and the side surfaces of the sealing layer 20 of the first and third word lines 28, 43 is filled by an intermediate layer, which is a strap separation mask, is electrically insulating and is adjacent to the upper edge of the first and second strap caps 39, 40 ,
  • an electrically conductive connection to the trench capacitor of the second trench 34 can be established via the bit line 12 and the information stored in the trench capacitor of the second trench can be read out.
  • the information stored in the trench capacitor of the second trench 34 is read out via the second strap contact 38, the first drain region 21, the first source region 22 and the first bit line plug 11.
  • the third word line 43 the information stored in the trench capacitor of the first trench 2 via the first strap contact 37, the further drain region 41, the further source region 42 and the second bit line plug 44 are read out to the bit line 12.
  • the storage dielectric 3 is not only applied to the side walls of the first and the second trench 2, 34, but also to the underside of the epitaxial layer 6, which covers the first and the second trench 2, 34, respectively. This provides an enlarged area for storing charges.
  • FIG. 5 shows a schematic arrangement of the memory module of FIG. 4 from above, the trenches 2, 34, the bit line plug 11 and an active zone 45 being indicated in the form of a solid line in a broken line. Furthermore, the first, second and third word lines 28, 8, 43 are shown in the form of strips. The active zone 45 is in the epitaxial layer under two word lines 27, 8 formed, which are connected together to a source region 22.
  • FIG. 6 shows the most important process steps for producing a memory module according to FIG. 4.
  • the memory cell arrangement is produced by first etching trenches 2, 34 via a hard mask using a hard mask using a P-type silicon substrate coated with silicon oxide and silicon nitride , After mask removal and cleaning, a layer of glass doped with arsenic
  • the trenches 2, 34 are slightly bulbously etched in the upper section by a proportionally isotropic etching, so that a negative flank angle is generated analogously to FIG. 3B. Due to the bulbous shape of the trench 2, 34, the opening of the trench 2, 34 is closed by the dummy filling before lower-lying sections of the trenches 2, 34 are completely filled. This leaves in the lower area of the trenches 2, 34 along the axis of symmetry an extensive void, i.e. a cavity. The cavity makes the subsequent complete removal of the dummy filling much easier. This effect can also be further enhanced by an conformal deposition of the dummy filling, in which a depreciation rate that drops sharply depending on the depth of the trench 2 is generated.
  • a silicon layer is first deposited instead of the dummy filling 32, the silicon layer is then etched back planarly to just below the level of the surface of the silicon substrate 1 and then an SiO 2 layer as a dummy filling
  • the dummy fill 32 is etched back to the level of the surface of the silicon substrate 1 using a planar etching process, then the silicon nitride and silicon oxide layers are removed and a single-crystalline silicon layer as epitaxial layer 6 on the surface of the silicon substrate 1 and on applied the dummy filling with a homogeneous thickness.
  • the method for selective epitaptic deposition described in published patent application DE 19941148 is preferably used.
  • the horizontal plate doping zone 15 is then introduced into the epitaxial layer 6 by means of ion implantation.
  • a strip-shaped STI field insulation layer 9 is then produced.
  • the first, second and third word lines 28, 8, 43 are then applied in the regions between the drain and source regions.
  • the word lines are provided with a word line cover insulation 19 and a sealing layer 20.
  • the doping regions of the transistors with the drain region 21, the source region 22, the further drain region 41 and the further source region 42 are preferably produced in accordance with the method described in published patent application DE 19941148.
  • a first insulation filling 10 is then introduced between the word lines.
  • the first insulation filling 10 is removed in the area between the word lines which adjoin a common source region 22 and a first or second bit line plug 11, 44 is introduced.
  • bit line plugs 11, 44 are then backplanarized to the level of the upper edge of the sealing layer 20 of the word lines 28, 8, 43. During these process steps, the bit line contacts are also healed, which represents a final, significant high-temperature load on the overall process.
  • a strap separating mask 46 is then applied, which as a contact window keeps the area between the first and third word lines 28, 43 clear. This process status is shown in Fig. 6A. In this process status, the drain region 21 and the further drain region 41 are still coherent.
  • the insulation filling 10 is completely removed by an etching process.
  • This process state is shown in FIG. 6B.
  • the region arranged between the first and the third word lines 28, 43 above the doping zones 21, 41 and the epitaxial layer 6 underneath them is then etched away. Furthermore, part of a separating web 35 arranged between the first and second trenches 2, 34, which is separated by a
  • Part of the substrate 1 is formed, and the adjacent vertical plate doping zones 5 are etched off.
  • a strap channel 24 to the dummy fillings 32 of the first and second trenches 2, 34 is produced in this way. This process status is shown in Fig. 6C.
  • etching channel protective layer 62 made of nitride.
  • the etching channel protective layer 62 is removed again by an anisotropic, selective plasma etching process. This process status is shown in Fig. 6D.
  • the dummy filling 32 and the glass layer 31 are completely removed from the first and the second trench 2, 34 by means of an isotropic etching process.
  • the area between the word lines is temporarily used advantageously as a sealed etching channel.
  • Fig. 6E In this process step, all surfaces that are otherwise exposed on the memory module are designed to be resistant to the etching solution that is used to remove the dummy filling, or are covered by a sealing layer.
  • the storage dielectric 3 is deposited in a preferably conformal manner.
  • the trench electrode 4 is applied to the storage dielectric 3.
  • the storage dielectric 3 and the trench electrode 4 are preferably applied using an atomic layer deposition method (ALD).
  • ALD atomic layer deposition method
  • the strap channel 24 and the surface of the memory module are covered with the memory dielectric 3 by the trench electrode layer 4. This process status is shown in Fig. 6F.
  • the trench electrode layer 4 is then etched back to just above the upper edge of the first and second trench 2, 34 by a selective etch-back process.
  • the etched-back trench electrode layer 4 is then used as an etching mask in order to remove exposed regions of the storage dielectric 3 and the etching channel protective layer 62 using an isotropic etching method. This process status is shown in Fig. 6G.
  • the trench electrode layer 4 is selectively etched back to just below the upper edge of the first and second trenches 2, 34. In this way, the cavity of the first and second trenches 2, 34 are opened again. A further trench electrode layer 4 is then deposited, so that the thickness of the resulting trench electrode layer 4 in the first and second trench 2, 34 is advantageously increased.
  • This process cycle of deposition and etch-back of the trench electrode layer 4 can, if necessary, be carried out several times, the last deposited trench electrode layer 4 being etched back up to just above the upper edge of the first and second trench 2, 34.
  • the insulation collar 7 is introduced in the area of the cover layer 6 in the strap channel 24 and then the insulation collar 7 with a conductive strap filling 17 filled.
  • the strap filling 17 is then etched back a predetermined amount.
  • the insulation collar 7 is then etched back in the upper region, the etched-back strap filling 17 serving as an etching mask. This process status is shown in Fig. 6H.
  • a strap cap 26 is then applied to the insulation collar 7 and the strap filling 17.
  • the strap cap 26 is filled up to a predetermined distance above the upper limit of the cover layer 6 and consists of an electrically conductive material. This process status is shown in FIG. 61.
  • a strap separation mask 46 is introduced into the strap channel 24, which covers the side walls of the sealing layers 20 of the first and third word lines 28, 43.
  • the strap separating mask 46 is preferably formed from Si 3 N 4 and defines an etching channel 49 which extends up to the strap cap 26. This process status is shown in Fig. 6J.
  • FIG. 6L shows a method for producing a third embodiment of a memory cell arrangement.
  • the third embodiment has a memory cell arrangement with a vertical, double gate connection.
  • the memory cell arrangement is produced by covering a P-type silicon substrate 1 with a silicon dioxide and silicon nitride layer as an etching mask.
  • a trench 2 is first etched out of the silicon substrate 1 via a hard mask.
  • the hard mask is then removed and the trench 2 is subjected to a cleaning process.
  • the walls of the trench 2 are then locally covered with an arsenic-doped glass layer 31.
  • Trench 2 introduced a vertical plate doping zone 5. After removal of the mask layers and cleaning of the trench 2, the trench 2 is filled with a dummy filling 32.
  • the dummy filling 32 consists, for example, of a silicon dioxide and / or a silicon layer.
  • the trench 2 is slightly bulbously etched in the lower section by a proportionally isotropic etching method, so that a negative flank angle is generated.
  • the cross section of the opening of the trench 2 decreases towards the top, so that the opening of the trench 2 is closed when the trench 2 is filled with the dummy filling 32, before deeper regions of the trench 2 are completely filled with the dummy filling - lung 32 are filled.
  • there is an extended blow hole, ie a cavity which considerably facilitates the subsequent complete releasing of the dummy filling 50.
  • the dummy filling 50 is designed in such a way that simple and complete triggering is possible using an etching process.
  • the dummy filling 32 is etched back planar into the upper part of the trench 2.
  • the exposed areas of the oxide layer, which is formed on the side walls of the trench 2 are removed.
  • An insulation collar 7 is then introduced in the upper region of the trench 2 by means of a conventional process control by means of multiple layer deposition processes and etch-back processes.
  • the insulation collar 7 is preferably formed from silicon dioxide or silicon nitride.
  • a first strap doping zone 67 is then formed on opposite sides of the trench 2.
  • the upper edge of the insulation collar 7 and the inner wall of the trench 2 are exposed and are covered with a thin silicon dioxide layer.
  • a first insulation plate 55 is then formed using an anisotropic layer deposition method.
  • the thin oxide layer on the inner wall of the trench 2 is then removed again and a gate oxide layer is formed on the inner wall of the trench 2.
  • the open, upper region of the trench 2 is filled with a gate layer 51 and planarized down to the silicon nitride layer 53. This process status is shown in Fig. 7A.
  • a horizontal plate doping zone 15 and a field insulation layer 9 are formed by means of conventional process steps.
  • the gate layer 51 is then etched back to below the surface of the substrate 1. Then, the exposed side surfaces of the silicon substrate 1 are doped and a third and fourth
  • Doping zone 69, 70 are produced, which represent two source regions. This process status is shown in Fig. 7B.
  • the first and third doping zones and the associated gate layer 51 form a transistor.
  • the second and fourth doping zones and the associated dual gate 51 likewise form a further transistor.
  • a spacer 54 made of an insulating material is then formed on the exposed side surfaces of the silicon nitride 53. This process status is shown in Fig. 7C.
  • the gate layer 51 is anisotropically structured using the spacers 54 as an etching mask and etched down to the first insulation plate 55. This process status is shown in Fig. 7D. The vertical surfaces of the remaining dual layer 51 are then coated with a silicon oxide layer 56. This process status is shown in Fig. 7E.
  • the first insulation plate 55 is cut apart to the dummy filling 50 using an anisotropic etching process. This process status is shown in Fig. 7F.
  • the open trench 2 with the spacers 54, the vertical silicon dioxide layers 56 and the vertical flanks of the first insulation plate 55 form a sealed etching opening 57.
  • the dummy filling 50 is completely removed from the trench 2 through the etching opening 57. This process status is shown in Fig. 7G.
  • all surfaces that are otherwise exposed on the memory chip are sufficiently resistant to the etching solution that is used to remove the dummy filling 50 or are covered by a corresponding sealing layer.
  • the conformal deposition of the storage dielectric 3 and a trench electrode 4 takes place.
  • the storage dielectric 3 and the trench electrode 4 are preferably deposited using an atomic layer deposition method (ALD).
  • ALD atomic layer deposition method
  • the trench electrode 4 is then selectively etched back to below the upper edge of the insulation collar 7.
  • the etched-back trench electrode 4 is then used as an etching mask for an isotropic removal of the exposed storage dielectric 3. This process status is shown in Fig. 7J.
  • the strap filling 17 is then etched back planar to a level that is arranged just above the first insulation plate 55. Then a second insulation plate 58 is formed on the strap fill. This process status is shown in Fig. 7L.
  • the second protective layer 71 is then removed from the surface of the trench 2.
  • the silicon oxide layer 56 is removed from the gate layer 51.
  • a word line 8 is then deposited and structured. This process status is shown in Fig. 7M.
  • the further processing of the bit line contacts, the bit line and subsequent metallization levels up to the completion of the memory chip is carried out in a conventional manner.
  • the design of the storage dielectric 3 and the trench electrode 4 in the exemplary embodiments in FIGS. 4, 5, 6, 7 are to be selected in accordance with the exemplary embodiment in FIG. 1.
  • the trench capacitors can be provided with a trench filling, which the temperatures used in the manufacture of the transistors cannot survive without reducing their material parameters.

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Abstract

Es werden Speicherzellen mit Grabenkondensatoren beschrieben, wobei der Grabenkondensator mit einem Material mindestens teilweise aufgefüllt ist, das Hochtemperaturprozesse, die bei der Herstellung eines Speicherbausteins verwendet werden, nicht ohne Beeinträchtigung ihrer elektrischen Parameter überstehen könnte. Erfindungswesentlich ist, dass das Material des Grabenkondensators erst nach den Hochtemperaturprozessen in den Graben eingebracht wird. Durch das erfindungsgemäße Verfahren können dielektrische Schichten mit großen Dielektrizitätskonstanten und Elektrodenschichten aus metallischem Material verwendet werden. Somit werden die elektrischen Eigenschaften des Grabenkondensators gegenüber bekannten Grabenkondensatoren verbessert.

Description

Beschreibung
SPEICHERZELLE MIT NIEDERTEMPERATUR-SCHICHTEN IM GRABENKONDENSATOR
Die Erfindung betrifft einen Speicherbaustein mit einer Grabenkondensator-Speicherzelle gemäß dem Oberbegriff des Patentanspruchs 1. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung einer Grabenkondensator-Speicherzelle gemäß dem Oberbegriff des Patentanspruchs 7.
Speicherbausteine werden vorzugsweise mit Halbleitertechnik hergestellt und sind mit dynamischen oder statischen Speicherzellen versehen. Eine dynamische Speicherzelle besteht aus einem Auswahltransistor und einem Speicherkondensator.
Die Speicherzustände 0 und 1 entsprechen einer positiven oder einer negativen Polung des Speicherkondensators . Da die Kondensatorladung in Folge von Rekombinations- und Leckströmen in einer Zeit von ca. 1 Sekunde abgebaut wird, uss die Ladung immer wieder neu aufgefrischt werden. Der Speicherkondensator ist beispielsweise als Grabenkondensator ausgebildet. Die Besonderheit des Grabenkondensators besteht darin, dass der Kondensator in Form eines Grabens in ein Substrat eingebracht ist. In der Oberfläche des Substrats (Planartransistor) bzw. im oberen /Abschnitt des Speichergrabens (Vertikaltransistor) ist der Auswahltransistor zur 7Λnsteuerung des Grabenkondensators angeordnet .
Entsprechende Speicherzellen mit Grabenkondensatoren sind in den Offenlegungsschriften DE 19941147 und DE 19941148 beschrieben. Bei den beschriebenen Speicherzellen ist die Speicherkapazität in Form eines tief in das Halbleitersubstrat eingesenkten Grabens ausgebildet, während die übrigen Funk- tions- und Verdrahtungselemente der Speichermatrix und der Speicherperipherie oberhalb des Grabens ohne jede störende Topographie auf der planaren Substratoberfläche angeordnet sind. Diese Ausführungsform erleichtert die Strukturierung der Ebenen oberhalb der Grabenebene. Beispielsweise erlaubt diese /Anordnung eine weitergehende Skalierung, d.h. eine weitere Verkleinerung der Strukturen und eine wahlfreie Integration von Speicher- und anderen Funktionen auf dem Chip, ohne aufwendige, spezifische Prozessanpassungen.
Eine Erhöhung der flächenspezifischen Speicherkapazität bei der Skalierung ist bisher mittels konventioneller Ausdehnung/Erweiterung folgender Lösungen realisiert worden: Die Dicke des Speicherdielektrikums wird bis unter 5 nm reduziert. Eine weitere Reduktion der Dicke ist jedoch durch Ausbeute-, Leckstrom- und Zuverlässigkeitsprobleme auf ca. 4 nm limitiert .
Die Tiefe des Grabens wird bis auf 7 μm vergrößert, was einem Aspektverhältnis von ungefähr 40 entspricht. Damit ist gegenwärtig ein hoher Aufwand für die Herstellung der Ätz-Hart- maske und eine lange Prozesszeit bei den industriell verfügbaren Ätzanlagen unvermeidbar. Eine Vergrößerung des Graben- aspektverhältnisses von > 60 scheint derzeit für eine Serienfertigung nicht realisierbar.
Eine laterale Aufweitung des Grabens wird bis in die Region des Grabenbodens durch anteilig isotropes Ätzen (Botteling) maximiert. Diese Maßnahme kann erfahrungsgemäß bis zu einem Abstand benachbarter Grabenflanken von etwa 0,6-mal der minimalen Strukturgröße getrieben werden und ist durch Prozess- stabilität und Homogenität der Grabenstrukturierung limitiert .
Die durch den Markt getriebene Kostenreduzierung pro Speichereinheit zwingt zur weiteren Erhöhung der Speichergröße durch Erhöhung der Integrationsdichte (Speicherzellen/ Chipfläche) . Die damit verbundene Skalierung der Fläche und Strukturgröße der Speicherzelle und des Speicherkondensators erfordert zunehmend weitere Maßnahmen zur Sicherung der Min- destkapazität, die bei Grabenkondensatoren bei etwa 35 bis 40 fF liegt.
Leseverstärker, die zum Auslesen der im Grabenkondensator ge- speicherten Information verwendet werden, erfordern einen ausreichenden Signalpegel für ein zuverlässiges Auslesen der in der Speicherzelle befindlichen Information. Das Verhältnis der Speicherkapazität zur Kapazität der Bitleitung, über die die gespeicherte Information zum Leseverstärker geleitet wird, ist entscheidend bei der Bestimmung des Signalpegels.
Ist die Speicherkapazität zu gering, dann kann die im Grabenkondensator gespeicherte Information nicht mehr eindeutig als Signalpegel vom Leseverstärker auf der Bitleitung erkannt werden.
Da die gespeicherte Ladung zudem über Leckströme abfließt, hat eine kleinere Kapazität den Nachteil, dass in kürzeren Zeitabständen die Ladung aufgefrischt werden muss (größere Refreshfrequenz) . Wird aufgrund der Leckströme eine Mindest- ladungsmenge des Speicherkondensators unterschritten, so ist es für den Leseverstärker nicht möglich, die abgespeicherte Information auszulesen.
In Speicherzellen mit Grabenkondensatoren sind bisher aus- schließlich Materialkombinationen aus dünnen Siliciumdioxid- und Siliciumnitrid- (Si3N4) -Schichten (NO, ON, ONO) als Speicherdielektrikum und dotierte Polysiliciumschichten als Elektrodenmaterial im Einsatz. Diese Materialien sind hoch- temperaturfest und werden durch die Temperaturen, die nach der Herstellung des Grabenkondensators zur Einbringung eines Transistors erforderlich sind, nicht in ihren Eigenschaften nachteilig verändert.
Die Aufgabe der Erfindung besteht darin, eine Speicherzelle mit einem Grabenkondensator bereitzustellen, der gegenüber den bisher eingesetzten Grabenkondensatoren eine erhöhte Speicherkapazität aufweist. Weiterhin besteht die Aufgabe der Erfindung darin, ein Verfahren zur Herstellung einer Speicherzelle mit einem Grabenkondensator bereitzustellen, der eine erhöhte Speicherkapazität gegenüber den bisher bekannten Grabenkondensatoren aufweist .
Die Aufgabe der Erfindung wird durch die Merkmale des Anspruchs 1 und durch die Merkmale des Anspruchs 7 gelöst. Ein Vorteil der Erfindung besteht darin, dass der Graben mit einer Füllung wenigstens teilweise versehen ist, die bei hohen Temperaturen, die üblicherweise bei der Herstellung eines Transistors angewendet werden, instabil ist.
Vorzugsweise weist die Füllung wenigstens teilweise ein metallisches Material auf. Durch die Verwendung eines metal- lischen Materials als Elektrodenmaterial wird der Widerstand zum Kontaktieren des Grabenkondensators reduziert. Der kleine Widerstand ermöglicht es, das Signal mit einem Ausleseverstärker zuverlässig detektieren zu können.
In einer weiteren vorteilhaften Ausführungsform weist die
Füllung wenigstens teilweise ein dielektrisches Material mit großen Dielektrizitätskonstanten auf. Dielektrische Materialien mit einer großen Dielektrizitätskonstanten sind üblicherweise nur bis Temperaturen von ungefähr 800°C stabil. Deshalb war bisher die Anwendung der dielektrischen Materialien mit großen Dielektrizitätskonstanten bei der Herstellung einer Speicherzelle in Form eines Grabenkondensators nicht möglich. Da jedoch in der erfindungsgemäßen Ausführungsform der Speicherzelle das dielektrische Material erst nach den Hochtemperaturprozessen in den Graben eingefügt wird, kann es dadurch ohne Probleme in der Trench-Speicherzelle eingesetzt werden. Die Verwendung eines dielektrischen Materials mit einer großen Dielektrizitätskonstante weist den Vorteil auf, dass eine größere Ladungsmenge bei gleich bleibender Fläche des Grabenkondensators speicherbar ist, d.h. die Speicherkapazität des Grabenkondensators wird erhöht. In einer weiteren bevorzugten Ausführungsform wird sowohl eine metallische Schicht als auch eine dielektrische Schicht mit einer großen Dielektrizitätskonstante eingesetzt. Durch die Kombination der zwei vorteilhaften Materialien wird ein besonders vorteilhafter Grabenkondensator erhalten. Die metallische Schicht sorgt für einen geringen Widerstand bei der Kontaktierung des Grabenkondensators und die dielektrische Schicht sorgt für eine große Ladungskapazität des Grabenkondensators .
Vorzugsweise ist angrenzend an den Graben eine elektrisch leitende Schicht im Substrat ausgebildet, die eine Gegenelektrode des Kondensators bildet. Aufgrund der Anordnung der elektrisch leitenden Schicht nahe an der Füllung des Graben- kondensators wird eine besonders hohe Speicherkapazität erhalten.
In einer weiteren bevorzugten Ausführungsform ist der Graben von einer Deckschicht bedeckt, die eine Öffnung zur elek- trischen Kontaktierung der Füllung des Grabens aufweist. Auf der Unterseite der Deckschicht ist eine dielektrische Schicht wenigstens teilweise aufgebracht. Auf diese Weise wird auch die Fläche der Deckschicht zur Speicherung der Ladung ausgenutzt. Dadurch wird die Kapazität des Grabenkondensators erhöht .
Das erfindungsgemäße Verfahren gemäß Anspruch 7 weist den wesentlichen Vorteil auf, dass nach der Herstellung des Grabens der Graben mit einer Zwischenfüllung aufgefüllt wird, dass anschließend der Transistor zur Ansteuerung des Grabenkondensators eingebracht wird, dass daraufhin die Zwischenfüllung wieder aus dem Graben entfernt wird und abschließend die dielektrisch wirksame, finale Kondensatorfüllung in den Graben eingebracht wird. Das erfindungsgemäße Verfahren weist den Vorteil auf, dass während der Prozessschritte mit hohen Temperaturen die Zwischenfüllung im Graben eingebracht ist und die dielektrische Schicht und/oder eine Elektrodenschicht erst nachträglich in den Graben eingebracht werden. Die Zwischenfüllung ist in der Weise ausgewählt, dass sie hohe Temperaturen ohne eine wesentliche Beeinträchtigung ihrer mechanischen Eigenschaften übersteht, dass sie den Graben nicht nachteilig beeinflusst, und dass sie sich leicht wieder aus dem Graben entfernen lässt. Nach Integration des Transistors wird der Graben mit einer Kondensatorfüllung mindestens teilweise aufgefüllt. Auf diese Weise ist es möglich, als Kondensatorfüllung Materialien zu verwenden, die eine verbesserte Funktionsweise der Speicherzelle ermöglichen, aber hohe Temperaturen nicht ohne Minderung ihrer Materialqualität vertragen.
Vorzugsweise wird als Kondensatorfüllung ein dielektrisches Material verwendet, das eine große Dielektrizitätskonstante aufweist. Damit wird die Speicherkapazität des Grabenkondensators erhöht .
In einer Weiterbildung des erfindungsgemäßen Verfahrens wird vorzugsweise zur Kontaktierung der dielektrischen Schicht eine metallische leitende Schicht als Elektrode in den Graben eingebracht. Die Verwendung der metallischen Schicht ist nur deshalb möglich, weil sie erst nach den Hochtemperaturprozessen eingebracht wird. Die metallische Schicht weist den Vor- teil auf, dass ein geringerer Widerstand zur Kontaktierung des Grabenkondensators erreicht wird.
Vorzugsweise wird zum Entfernen der Zwischenfüllung ein Kanal eingeätzt und die Seitenwände des Kanals mit einer Schutz- Schicht bedeckt. Anschließend wird die Zwischenfüllung aus dem Graben über den Kanal herausgeätzt. Auf diese Weise ist eine einfache Entfernung der Zwischenfüllung möglich.
Die Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen
Fig. 1 einen Querschnitt durch einen ersten Speicherbaustein mit einer ersten Speicherzelle, Fig. 2 eine Ansicht von oben auf den ersten Speicherbaustein, Fig. 3 eine schematische Darstellung eines Verfahrensablaufs zur Herstellung einer ersten Speicherzelle, Fig. 4 einen Querschnitt durch einen Speicherbaustein mit einer zweiten Speicherzelle,
Fig. 5 eine Ansicht von oben auf den zweiten Speicherbaustein,
Fig. 6 einen schematischen Verfahrensablauf zur Herstellung der Speicherzelle des zweiten Speicherbausteins und Fig. 7 einen schematischen Verfahrensablauf zur Herstellung einer dritten Speicherzelle.
Fig. 1 zeigt einen Teil eines Querschnitts durch einen Speicherbaustein, der in Form eines DRAM ausgebildet ist. In dem Ausschnitt ist eine Speicherzelle bestehend aus einem Transistor und einem Grabenkondensator dargestellt. Der Grabenkondensator weist einen Graben 2 auf, der in ein Halbleitersubstrat 1 eingebracht ist. Das Halbleitersubstrat 1 ist üblicherweise in Form eines Siliciumwafers ausgebildet. Der Graben 2 weist einen rechteckförmigen Querschnitt auf, wobei in den Seitenwänden, die den Graben 2 begrenzen, vertikale Plate-Dotierzonen 5 eingebracht sind. Die vertikalen Plate- Dotierzonen 5 stellen erste Dotierzonen dar und sind an den Seitenwänden des Grabens 2 ausgebildet. Im oberen Bereich des Grabens 2 sind angrenzend an die vertikalen Plate-Dotierzonen 5 horizontale Plate-Dotierzonen 15 angeordnet, die zweite Dotierzonen darstellen, die im wesentlichen horizontal ausgebildet sind und sowohl seitlich zu einer vertikalen Plate- Dotierzone 5 als auch über dem Graben 2 in einer Epitaxie- schicht 6 ausgebildet sind. Die Epitaxieschicht 6 ist im wesentlichen als epitaktische Siliciumschicht ausgebildet. Die vertikale und horizontale Plate-Dotierzone 5, 15 stellen eine zweite Elektrode des Grabenkondensators dar. Auf der Innenwand des Grabens 2 ist ein Speicherdielektrikum 3 aufge- bracht. Vorzugsweise bedeckt das Speicherdielektrikum 3 die gesamte Wandung des Grabens 2. Im oberen Bereich mündet der Graben 2 in einen Strap-Kanal 24, der vorzugsweise senkrecht durch die Epitaxieschicht 6 nach oben bis zu einer Zwischenisolationsschicht 23 geführt ist. Der Strap-Kanal 24 wird seitlich von der Epitaxieschicht 6 begrenzt. Weiterhin ist in einem vorgegebenen Abstand von der Unterkante des Strap- Kanals 24 ein Isolationskragen 7 im Strap-Kanal 24 angeordnet. Der Isolationskragen 7 ist hülsenförmig ausgebildet und reicht bis zu einem vorgegebenen Abstand von der Oberseite der Epitaxieschicht 6. Das Speicherdielektrikum 3 ist auch auf der Unterseite der Epitaxieschicht 6 über dem Graben 2 angeordnet und vorzugsweise bis zur Unterkante des Isolationskragens 7 geführt . Auf der Innenseite des Speicherdielektrikums 3 ist eine Grabenelektrode 4 angeordnet, die ebenfalls bis in den Strap-Kanal 24 geführt ist. Die Grabenelektrode 4 stellt eine Elektrode des Grabenkondensators dar. Vorzugsweise ist die Grabenelektrode 4 nach oben in dem
Strap-Kanal 24 bis über die Unterkante des Isolationskragens 7 geführt. Im Strap-Kanal 24 ist eine leitfähige Strap- Füllung 17 angeordnet, die nach oben bis knapp unter die Oberkante der Deckschicht 6 geführt ist. Die Strap-Füllung 17 ist im oberen Endbereich von einer Strap-Kappe 26 umgeben, die aus einem leitenden Material gefertigt ist. Die Strap- Kappe 26 ist in Form einer Hülse mit Endplatte ausgebildet und liegt mit einem Hülsenrand auf dem Isolationskragen 7 und mit der Endplatte auf der Strap-Füllung 17 auf. Die Strap- Kappe 26 schließt etwa mit der Oberkante der Epitaxieschicht 6 ab.
Die Epitaxieschicht 6 besteht im wesentlichen aus einer Siliciumschicht, die über dem Graben 2 angeordnet ist und in deren unteren Bereich die horizontale Plate-Dotierzone 15 angeordnet ist. Die horizontale Plate-Dotierzone 15 grenzt sowohl seitlich an den Strap-Kanal 24 als auch an die vertikale Plate-Dotierzone 5. Die Epitaxieschicht 6 weist im linken Bereich neben dem Strap-Kanal 24 eine STI-Feldisolations- Schicht 9 auf, die bis zur Oberkante der Epitaxieschicht 6 geführt ist. Im rechten Bereich neben dem Isolationskragen 7 ist angrenzend an die Strap-Kappe 26 ein Drain-Gebiet 21 aus- gebildet. In einem vorgegebenen seitlichen Abstand ist rechts davon ein Source-Gebiet 22 angrenzend an die Oberkante der Epitaxieschicht 6 angeordnet.
In einer dritten Schicht 25 ist angrenzend an die Feldisolationsschicht 9 eine passive Wortleitung 27 angeordnet, die von einer Wortleitungsdeckisolation 19 bedeckt ist. Die Wort- leitungsdeckisolation 19 ist auf der linken Seite von einer Versiegelungsschicht 20 bedeckt, auf der wiederum eine erste Isolationsfüllung 10 aufgebracht ist. In einem vorgegebenen Abstand zur passiven Wortleitung 27 ist eine aktive erste Wortleitung 28 rechts neben dem Strap-Kanal 24 in der dritten Schicht 25 angeordnet. Die erste aktive Wortleitung 28 liegt auf einer Oxidschicht auf, die auf der Epitaxieschicht 6 an- geordnet ist. In zwei gegenüberliegenden Randbereichen ist die erste aktive Wortleitung 28 über dem Drain-Gebiet 21 und dem Source-Gebiet 22 angeordnet. Die erste Wortleitung 28, das Drain- und Source-Gebiet 21, 22 und der Bereich der Epitaxieschicht 6, der unter der ersten aktiven Wortleitung angeordnet ist, stellen einen Transistor 18 dar.
Rechts neben der ersten aktiven Wortleitung 28 ist in einem vorgegebenen Abstand eine weitere aktive Wortleitung 8 in der dritten Schicht 25 angeordnet. Die weitere aktive Wortleitung 8 ist durch eine Oxidschicht getrennt von der Epitaxieschicht 6 und mit einem linken Randbereich über dem Source-Gebiet 22 angeordnet. Die erste und die weitere Wortleitung 28, 8 sind jeweils von einer Wortleitungsdeckisolation 19 bedeckt. Die Wortleitungsdeckisolation 19 ist im seitlichen Randbereich wiederum mit einer Versiegelungsschicht 20 abgedeckt, die vom oberen Endbereich der Wortleitungsdeckisolation 19 bis zur Oberkante der Deckschicht 6 geführt ist. Zwischen der ersten und weiteren Wortleitung 28, 8 ist über dem Source-Gebiet 22 ein Bitleitungs-Plug 11 in der dritten Schicht 25 angeordnet, die bis zur Oberkante der dritten Schicht 25 geführt ist. Der Bitleitungs-Plug 11 stellt einen Kontaktanschluss dar. Die weiteren Bereiche der dritten Schicht 25 sind durch die Zwischenisolation 23 ausgefüllt. Auf der dritten Schicht 25 ist eine Bitleitung 12 aufgebracht. Die Bitleitung 12 steht in leitendem Kontakt mit dem Bitleitungs-Plug 11.
Die Funktionsweise der Speicherzelle der Fig. 1 ist wie folgt: In dem Grabenkondensator, der von dem Speicherdielektrikum 3 , der Grabenelektrode 4 und der vertikalen und horizontalen Plate-Dotierzone 5, 15 gebildet wird, ist eine Ladung gespeichert. Soll die Ladung ausgelesen werden, so wird die erste Wortleitung 28 mit einer vorgegebenen Spannung beaufschlagt, so dass der Transistor 18 bestehend aus der ersten Wortleitung 28, dem Drain-Gebiet 21 und dem Source- Gebiet 22 elektrisch leitend geschaltet wird. Da das Drain- Gebiet 21 elektrisch leitend über die Strap-Kappe 26, die leitende Strap-Füllung 17 mit der Grabenelektrode 4 verbunden ist, wird die im Grabenkondensator gespeicherte elektrische Ladung über den Transistor 18 und den Bitleitungs-Plug 11 auf die Bitleitung 12 übertragen. Die Bitleitung 12 ist üblicherweise mit einem Leseverstärker verbunden, der aufgrund der im Grabenkondensator gespeicherten Ladung den Spannungspegel auf der Bitleitung 12 erfasst und weitergibt. Durch die Ausbildung der Grabenelektrode 4 in Form eines metallischen Materials wird der Ohmsche Widerstand zum Kontaktieren des Grabenkondensators erheblich reduziert.
Weiterhin bietet die Ausbildung des Speicherdielektrikums 3 in Form eines dielektrischen Materials mit einer großen Dielektrizitätskonstante den Vorteil, dass eine größere Ladungsmenge bei gleichen Dimensionen im Grabenkondensator ge- speichert werden kann. Aufgrund des erfindungsgemäßen Herstellungsverfahrens kann als dielektrisches Material für das Speicherdielektrikum ein Material verwendet werden, das nur bis zu einer relativ geringen Höchsttemperatur von beispielsweise 800 bis 1050°C stabil ist. Als bevorzugte Materialien werden binäre Oxide, wie z.B. Tantaloxid (Ta205) mit einer
Dielektrizitätskonstanten von 25 bis 26 und einer Temperaturstabilität von 800°C verwendet. Weiterhin ist die Verwendung von Aluminiumoxid (Al203) mit einer Dielektrizitätskonstanten von 10 und einer Temperaturstabilität von bis zu 830°C als Speicherdielektrikum 3 vorteilhaft.
Als weiteres Material wird vorzugsweise Hafniumoxid (Hf02) mit einer Dielektrizitätskonstanten von 15 bis 40 als Speicherdielektrikum 3 verwendet. Weiterhin bietet sich Zirkoniumoxid (Zr02) an, das eine Dielektrizitätskonstante von 11 bis 25 aufweist. Zudem kann auch Lanthanoxid (La203) mit ei- ner Dielektrizitätskonstanten von 20 bis 30 als Speicherdielektrikum 3 verwendet werden. Bei der Verwendung von Lanthanoxid ist jedoch zu beachten, dass Lanthanoxid keine gesicherte Stabilität gegenüber Wasserstoff aufweist. Zudem kann zur Ausbildung des Speicherdielektrikums 3 auch Yttrium- ■ oxid (Y203) verwendet werden, das eine Dielektrizitätskonstante von 12 bis 15 aufweist.
Weiterhin kommen zur Ausbildung als Speicherdielektrikum 3 noch Aluminiumoxidverbindungen in Frage. Die Verbindungen mit Hafnium, Zirkonium und Lanthan sind besonders für die Ausbildung des Speicherdielektrikums 3 geeignet. Beispielsweise können die Materialverbindungen Hf-Al-O, Zr-Al-0, La-Al-0 verwendet werden.
Weiterhin kann das Speicherdielektrikum 3 auch aus Silicat- verbindungen wie z.B. Hf-Si-O, Zr-Si-O, La-Si-0 oder Y-Si-0 hergestellt werden. Vorzugsweise wird die Materialverbindung Hf7Si29θ64 mit einer Temperaturstabilität von bis zu 1050°C verwendet. Auch die Materialverbindung Zr4Si3ιθ65 ist bis zu einer Temperatur von 800°C stabil. Zudem eignet sich eine
30%ige Lanthanoxid-Siliciumoxid-Verbindung. Ebenso ist eine 70%ige Siliciumoxid-Silicium-Sauerstoff-Verbindung bis zu einer Temperatur von 1000°C stabil und als Speicherdielektrikum 3 geeignet. Auch ist eine 30%ige Hafniumoxid-Silicium- Sauerstoff- und eine 70%ige Siliciumoxid-Silicium-Sauerstoff- Verbindung als Speicherdielektrikum 3 geeignet und bis zu einer Temperatur von 1000°C stabil. Lanthandioxidsilicat und Siliciumdioxidsilicat weisen eine Dielektrizitätskonstante von 14 auf. Hafniumdioxidsilicat und Siliciumdioxidsilicat weisen eine Dielektrizitätskonstante von 7 auf.
Weitere Materialverbindungen, die als dielektrisches Material für das Speicherdielektrikum 3 geeignet sind, sind beispielsweise Y203-Zr0 mit einer Dielektrizitätskonstanten von 30 und Strontiumtitanoxid (SrTi03) mit einer Dielektrizitätskonstanten von 175. Strontiumtitanoxid ist bis zu einer Temperatur von 800°C stabil.
Die Grabenelektrode 4 wird vorzugsweise aus dotiertem Poly- silicium oder aus einer MetallVerbindung hergestellt. Aufgrund des erfindungsgemäßen Verfahrens werden das Speicher- dielektrikum 3 und/oder die Grabenelektrode 4 nach den Prozessschritten in den Graben 2 eingebracht, die eine hohe Temperatur erfordern. Dies sind beispielsweise die Prozesse zur Integration des Transistors. Nach dem Einbringen der Speicherdielektrikumschicht 3 und der Grabenelektrodenschicht 4 werden nur noch Prozessschritte mit geringeren Temperaturen durchgeführt, die die temperatursensitiven dielektrischen und metallischen Materialien des Speicherdielektrikums 3 und der Grabenelektrode 4 nicht beschädigen.
Fig. 2 zeigt eine Ansicht von oben auf den Speicherbaustein der Fig. 1, wobei schematisch verschiedene Bereiche der Speicherzelle eingezeichnet sind. Es ist eine passive Wortleitung 27 dargestellt, die mit der Wortleitungsdeckisolation 19 bedeckt ist. Neben der passiven Wortleitung 27 ist die aktive erste Wortleitung 28 angeordnet, die ebenfalls von einer
Wortleitungsdeckisolation 19 bedeckt ist. In Form einer gestrichelten Linie ist die Form des Grabens 2 angedeutet. In Form einer durchgehenden Linie ist ein aktives Gebiet 59 angedeutet, das in der Epitaxieschicht 6 ausgebildet ist und sich bis über zwei Gräben 2, 30 erstreckt. Das aktive Gebiet 59 kennzeichnet einen Bereich der Epitaxieschicht 6, der zwischen zwei nebeneinander angeordneten Gräben 2, 30 ange- ordnet ist, und in dem zwei Transistoren mit der ersten und der weiteren Wortleitung 28, 8 als Steueranschlüsse ausgebildet sind. Neben der ersten aktiven Wortleitung 28 ist der Bitleitungs-Plug 11 eingezeichnet. Rechts neben dem Bit- leitungs-Plug 11 ist die zweite aktive Wortleitung 8 angeordnet, die ebenfalls von einer Wortleitungsdeckisolation 19 bedeckt ist. Die ersten und weiteren Wortleitungen 28, 8 sind parallel zueinander angeordnet. Die senkrecht zu den Wortleitungen angeordneten Bitleitungen 12 sind in Fig. 2 nicht dargestellt. Die weitere Wortleitung 8 ist teilweise über einem weiteren Graben 30 angeordnet, der ebenfalls in Form einer gestrichelten Linie angedeutet ist . Der Anschluss des weiteren Grabens 30 an einen weiteren Transistor, der durch die zweite Wortleitung 8 gebildet wird, ist entsprechend dem Anschluss des Grabens 2 an die erste Wortleitung 28 ausgebildet.
Fig. 3 zeigt die wesentlichen Prozessschritte zum Herstellen der erfindungsgemäßen Speicherzelle der Fig. 1. Dabei wird in ein beispielsweise P-leitendes Siliciumsubstrat 1 mit Lithographie- und Ätzverfahren über eine Hartmaske ein Graben 2 eingeätzt. Dazu ist das Siliciumsubstrat 1 mit einer Silici- umdioxidschicht und einer Siliciumnitridschicht als Hartmaske beschichtet. Nach der Maskenentfernung und der Reinigung wird z.B. mittels einer mit Arsen dotierten Glasschicht 31 und folgendem Diffusionsprozess die vertikale Plate-Dotierzone 5 in den Seitenwänden des Grabens 2 erzeugt . Anschließend wird eine Dummy-Füllung 32 bis zur vollständigen Verfüllung des Grabens 2 abgeschieden. Die Dummy-Füllung 32 ist vorzugsweise aus Siliciumdioxid gebildet und für große Nassätzraten optimiert .
In einer ersten Ausgestaltung des Verfahrens wird der Graben 2 im oberen Abschnitt durch ein anteiliges isotropes Ätzver- fahren geringfügig bauchig geätzt, so dass ein negativer
Flankenwinkel erzeugt wird. Dadurch nimmt der Querschnitt der Grabenöffnung nach unten zu. Durch die bauchige Form im oberen Bereich des Grabens 2 wird der Graben 2 durch die Dummy-Füllung 32 geschlossen, noch bevor tiefer liegende Abschnitte des Grabens 2 vollständig verfüllt sind. Dadurch verbleibt im unteren Bereich des Grabens 2 entlang dessen Symmetrieachse ein ausgedehnter Lunker, d.h. ein Hohlraum, der die spätere restlose Herauslösung der Dummy-Füllung 32 wesentlich erleichtert. Dieser Effekt kann durch ein akonformes Abscheideverfahren mit in der Tiefe des Grabens stark abfallenden Abscheideraten des auf die Glasschicht 31 abge- schiedenen Siliciumoxids noch verstärkt werden. Fig. 3B zeigt die Anordnung eines aufgefüllten Grabens 2 mit einem Lunker 60.
In einer weiteren Ausgestaltung des Verfahrens wird anstelle des Siliciumoxids auf die Glasschicht 31 zunächst eine Siliciumschicht abgeschieden. Die Siliciumschicht wird dann bis knapp unter das Niveau der Oberfläche des Siliciumsubstrats 1 planar zurückgeätzt. Anschließend wird erst eine Silicium- dioxidschicht abgeschieden. Somit besteht in diesem Aus- führungsbeispiel die Dummy-Füllung aus der Glasschicht 31 und einer als Siliciumschicht ausgebildeten Zwischenfüllung, die von einem Siliciumoxid bedeckt ist.
Anschließend wird die Dummy-Füllung 32 über ein planares Rückätzverfahren bis auf das Niveau der Oberfläche des Siliciumsubstrats 1 zurückgeätzt. Dieser Verfahrensstand ist in Fig. 3A dargestellt.
Daraufhin wird die Nitridschicht und die Oxidschicht entfernt und eine einkristalline Siliciumschicht als Epitaxieschicht 6 auf den offenen Bereich des Siliciumsubstrats 1 und über den mit der Dummy-Füllung versehenen Graben 2 mit homogener Dicke ausgebildet. Dieser Verfahrensstand ist in Fig. 3C dargestellt. Vorzugsweise wird zur Abscheidung der Siliciumschicht ein selektives, epitaktisches Abscheideverfahren verwendet, das genauer in der Offenlegungsschrift DE 19941148 beschrieben ist. In einem folgenden Verfahrensschritt wird mittels einer Ionenimplantation in die Epitaxieschicht die horizontale Plate-Dotierzone 15 eingebracht, die n-dotiert ist. Dieser Verfahrensstand ist in Fig. 3D dargestellt. Anschließend wird eine STI-Feldisolationsschicht 9 über einem linken Teilbereich des Grabens 2 in die Epitaxieschicht 6 eingebracht. Dieser Verfahrensstand ist in Fig. 3E dargestellt. Die Feldisolationsschicht 9 reicht bis zu einem vorgegebenen Abstand zur horizontalen Plate-Dotierzone 15 und ist bis an die Obergrenze der Epitaxieschicht 6 geführt. Die Feldisolationsschicht 9 erstreckt sich seitlich bis über einen Teil des Grabens 2.
Anschließend werden eine passive Wortleitung 27 und eine erste und weitere aktive Wortleitung 28, 8 auf die Epitaxieschicht 6 aufgebracht. Die Wortleitungen werden mit Wort- leitungsdeckisolationsschichten 19 abgedeckt. Anschließend wird nach bekannten Verfahren, wie beispielsweise in DE 19941148 beschrieben, das Drain-Gebiet 21 und das Source- Gebiet 22 in die Epitaxieschicht 6 eingebracht. Das Einbringen des Drain- und Source-Gebietes 21, 22 erfolgt nach bekannten Dotierverfahren und einer anschließenden Hochtem- peraturdiffusionsphase. Zusätzlich wird auf die Wortleitungs- deckisolationsschicht 19 eine Versiegelungsschicht 20 aufgebracht. Das Drain-Gebiet 21, das Source-Gebiet 22 und die erste aktive Wortleitung 28 bilden einen ersten Transistor 18. Dieser Verfahrensstand ist in Fig. 3F dargestellt.
In einem folgenden Verfahrensschritt wird eine erste Isolationsfüllung 10 zwischen die passive Wortleitung 27 und die erste aktive Wortleitung 28 eingebracht. Zudem wird zwischen die erste und die zweite aktive Wortleitung 28, 8 ein leitender Bitleitungs-Plug 11 eingebracht. Die erste Isolations- füllung 10 und der Bitleitungs-Plug 11 werden bis auf die Oberkante der Versiegelungsschicht 20 abgeätzt. Daraufhin wird der Bitleitungs-Plug 11 einem Ausheilungsprozess unter- zogen. Dieser Prozess stellt im wesentlichen die letzte Hochtemperaturbelastung dar. Anschließend wird eine Strapfenster- Maske 61 bestehend aus Si3N4 und eine Strapfenster-Hartmaske 63 bestehend aus Si0 auf das Substrat aufgebracht. Über dem Zwischenbereich zwischen der passiven Wortleitung 27 und der aktiven Wortleitung 28 wird ein Kontaktfenster in die Strapfenster-Maske und die Strapfenster-Hartmaske 61, 63 eingebracht. Dieser Verfahrensstand ist in Fig. 3G dargestellt. Anschließend wird der Bereich zwischen der passiven Wort- leitung 27 und der ersten aktiven Wortleitung 28 freigeätzt und die erste Isolationsfüllung 10 zwischen der ersten aktiven und der passiven Wortleitung entfernt. Zudem wird die Strapfenster-Hartmaske 63 entfernt. Dieser Verfahrensstand ist in Fig. 3H dargestellt.
Anschließend wird ein Strap-Kanal 24 durch die Deckschicht 6 bis an die Oberkante des aufgefüllten Grabens 2 geätzt. Dieser Verfahrenszustand ist in Fig. 31 dargestellt.
Bei dem folgenden Prozessschritt wird die Seitenwand des
Strap-Kanals 24 mit einer dünnen Ätzkanalschutzschicht 62 bedeckt. Die Ätzkanalschutzschicht 62 ist als Nitridschicht ausgebildet und bis an die Oberkante der Dummy-Füllung 32 geführt. Dieser Verfahrenszustand ist in Fig. 3J dargestellt.
Anschließend wird die Ätzkanalschutzschicht 62 durch ein anisotropes, selektives Plasmaätzen von der Oberfläche der Dummy-Füllung wieder entfernt.
Bei einem folgenden Prozessschritt wird die Dummy-Füllung und die Glasschicht mittels eines isotropen Ätzvorganges aus dem Graben 2 restlos entfernt, indem der für den späteren Strap- anschluss notwendige, zwischen aktiver und passiver Wortleitung 27, 28 angeordnete Abstand temporär als versiegelter Ätzkanal ausgenutzt wird. Bei diesem Prozessschritt sind alle sonst auf dem Speicherbaustein offenliegenden Oberflächen gegen die Ätzlösung, die zum Herauslösen der Zwischenfüllung verwendet wird, resistent ausgebildet oder durch eine Versiegelungsschicht abgedeckt. Dieser Verfahrenszustand ist in Fig. 3K dargestellt.
Nach der Reinigung der Innenwand des Grabens 2 erfolgt vorzugsweise eine konforme Abscheidung des Speicherdielektrikums 3 und anschließend eine Abscheidung der Grabenelektrodenschicht 4. Vorzugsweise werden das Speicherdielektrikum 3 und die Grabenelektrode 4 nach einem Atomic Layer Deposition-Ver- fahren (ALD) abgeschieden. Dieser Verfahrenszustand ist in Fig. 3L dargestellt. In Fig. 3L ist zu erkennen, dass das Material, das die Grabenelektrode 4 bildet, auch den Strap- Kanal 24 füllt.
Anschließend wird die Grabenelektrodenschicht 4 selektiv bis kurz über die Oberkante des Grabens 2 zurückgeätzt. Dann wird die zurückgeätzte Grabenelektrodenschicht 4 als Ätzmaske für die isotrope Entfernung der freiliegenden Bereiche des Speicherdielektrikums 3 verwendet. Dabei wird die Ätzkanalschutz- schicht 62 als Ätzmaske in diesem Prozess eingesetzt. Der Verfahrenszustand ist in Fig. 3M dargestellt.
In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens erfolgt die selektive Rückätzung der Grabenelek- trode 4 bis kurz unter die Oberkante des Grabens 2, wodurch der Graben 2 wieder geöffnet wird. Danach erfolgt erneut eine Abscheidung der Grabenelektrode 4, so dass die Dicke der Grabenelektrode 4 im Graben 2 in vorteilhafter Weise vergrößert wird. Dieser Prozesszyklus von Abscheidung und Rückätzung der Grabenelektrode 4 kann bei Bedarf mehrfach durchgeführt werden. Dabei ist jedoch die letzte abgeschiedene Grabenelektrodenschicht 4 bis kurz über die Oberkante des Grabens zu- rückzuätzen, wie in Fig. 3M dargestellt ist. Eine größere Dicke der Grabenelektrode 4 im oberen Bereich des Grabens 2 weist einen besonders geringen Ohmschen Widerstand zur Kontaktierung der im Graben 2 befindlichen Grabenelektrode 4 auf. Somit ist diese Ausführungsform besonders vorteilhaft für eine Kontaktierung des Grabenkondensators mit einem geringen Ohmschen Widerstand.
Im Anschluss daran erfolgt die Ausbildung der Strap-Füllung 17 , die von einem Isolationskragen 7 umgeben ist . Dazu wird zuerst die Ätzkanalschicht 62 bis knapp unter die Oberkante der Grabenelektrode 4 abgeätzt und anschließend die Seitenwände des Strap-Kanals 24 mit einem Isolationskragen 7 versehen. Der Isolationskragen 7 besteht vorzugsweise aus Sili- ciumdioxid. In den Isolationskragen 7 wird anschließend die elektrisch leitende Strap-Füllung 17 eingebracht. Dieser Verfahrenszustand ist in Fig. 3N dargestellt.
Daraufhin wird der obere Bereich des Isolationskragens 7 ab- geätzt und eine Strapkappe 26 aus einem elektrisch leitenden Material auf die Strap-Füllung 17 und den Isolationskragen 7 aufgebracht. Die Strapkappe 26 ist leitend mit der Strap-Füllung 17 und mit dem Drain-Anschluss 21 verbunden. Dieser Verfahrensstand ist in Fig. 30 dargestellt.
Anschließend wird der noch offene Bereich zwischen der passiven Wortleitung 27 und der ersten aktiven Wortleitung 28 mit einer Zwischenisolation 23 aufgefüllt und die Oberfläche der Wortleitungen damit abgedeckt. Dieser Verfahrensstand ist in Fig. 3P dargestellt. In die Zwischenisolationsschicht 23 wird über dem Bitleitungs-Plug 11 ein Verbindungsloch eingeätzt, und das Verbindungsloch mit einer leitenden Schicht planar aufgefüllt. Auf die zweite Zwischenisolationsschicht 23 wird anschließend die Bitleitung 12 aufgebracht. Auf diese Weise wird ein Speicherbaustein mit Speicherzellen gemäß der Fig. 1 erhalten.
Fig. 4 zeigt eine weitere Ausführungsform einer Speicherzelle in Form einer Sub8F2-DRAM-Zelle mit einem Open-Bitline-Layout mit selbstjustiert angeschlossener, begrabener Grabenkapazität mit Niedertemperatur-High-K-Dielektrikum und einer metallischen Elektrode. Der Aufbau des Grabenkondensators ist im wesentlichen identisch zu dem Aufbau des Grabenkondensators der Fig. 1. Ein wesentlicher Unterschied besteht darin, dass zwei benachbarte Gräben 2, 34 über zwei Strap-Kontakte 37, 38 elektrisch kontaktiert sind, wobei die Strap-Kontakte 37, 38 nebeneinander angeordnet sind. Fig. 4 zeigt einen Querschnitt durch einen DRAM-Speicher mit einem ersten und einem zweiten Graben 2, 34, die in ein Halbleitersubstrat 1 eingebracht sind. Der erste und der zweite Graben 2, 34 sind jeweils von einer vertikalen Plate-Dotierzone 5 umgeben, die in das Halb- leitersubstrat 1 an den Seitenwänden des Grabens 2 eingebracht sind. Weiterhin sind die Seitenwände des ersten und zweiten Grabens 2, 34 mit einem Speicherdielektrikum 3 bedeckt. Auf dem Speicherdielektrikum 3 ist eine Grabenelektrode 4 aufgebracht. Der Innenraum des ersten und des zweiten Grabens 2, 34 ist teilweise als Hohlraum ausgebildet.
Zwischen den einander zugeordneten vertikalen Plate-Dotierzonen 5 des ersten und des zweiten Grabens 2, 34 ist in Form eines Trennsteges 35 das Halbleitersubstrat 1 ausgebildet. Der erste und der zweite Graben 2, 34 sind mit einer
Epitaxieschicht 6 bedeckt. Die Epitaxieschicht 6 besteht vorzugsweise aus einer epitaktischen Siliciumschicht. In die Epitaxieschicht 6 ist ein gemeinsamer Verbindungskanal 36 eingebracht, der symmetrisch zum Trennsteg 35 angeordnet ist und jeweils über einem Teil des ersten und des zweiten
Grabens 2, 34 angeordnet ist. Der gemeinsame Verbindungskanal 36 wird von einem Isolationskragen 7 umgeben und damit gegenüber der umgebenden Siliciumschicht elektrisch isoliert. Der Isolationskragen 7 besteht beispielsweise aus Siliciumdioxid. Die Epitaxieschicht 6 weist im unteren Bereich eine horizontale Plate-Dotierzone 15 auf, die an den Isolationskragen 7 angrenzt. Im gemeinsamen Verbindungskanal 36 ist symmetrisch eine Zwischenisolation 23 eingebracht, die ausgehend von einem Bereich über einer dritten Wortleitung 43 und der ersten aktiven Wortleitung 28 zwischen der dritten und der ersten Wortleitung 43, 28 nach unten durch den gemeinsamen Verbindungskanal 36 bis zum Trennsteg 35 geführt ist. Die Zwischenisolation 23 stellt eine Isolationsfüllung dar und führt zu einer Aufteilung des gemeinsamen Verbindungskanals 36 in den ersten und zweiten Strap-Kontakt 37, 38, die voneinander elektrisch isoliert sind. Der erste und der zweite Strap-Kontakt 37, 38 sind jeweils mit einer elektrisch leitenden Strap-Füllung 17 gefüllt. Die Strap-Füllung 17 ist bis zu einem vorgegebenen Abstand zur Oberkante der Epitaxieschicht 6 geführt. Auf der Strap-Füllung 17 des ersten und zweiten Strap-Kontakts 37, 38 ist eine erste und zweite Strap-Kappe 39, 40 aufgebracht, die etwas über die Obergrenze der Epitaxieschicht 6 hinausragt. Die erste und zweite Strap- Kappe 39, 40 sind aus einem elektrisch leitenden Material, vorzugsweise aus dotiertem Silicium hergestellt. Im Bereich der ersten und zweiten Strap-Kappe 39, 40 weist der Isola- tionskragen 7 einen vorgegebenen Abstand zur Oberkante der Epitaxieschicht 6 auf. Auf diese Weise wird eine leitende Verbindung zwischen der ersten bzw. zweiten Strap-Kappe 39,
40 und einem Drain-Gebiet 21 bzw. einem weiteren Drain-Gebiet
41 ausgebildet, die angrenzend an die erste und zweite Strap- Kappe 39, 40 in die Epitaxieschicht 6 eingebracht sind. Das weitere Drain-Gebiet 41 ist angrenzend an die dritte Wortleitung 43 ausgebildet .
An der Unterseite der Strap-Füllungen 17 des ersten und zwei- ten Strap-Kontakts 37, 38 ist in einem Randbereich angrenzend an den Isolationskragen 7 die Epitaxieschicht 3 angeordnet. In Richtung der Zwischenisolation 23 grenzen die benachbarten Grabenelektroden 4 an die Strap-Füllungen 17 an. Auf diese Weise ist ein elektrisch leitender Kontakt zwischen der Gra- benelektrode 4 im jeweiligen Graben und dem Drain-Gebiet 21 bzw. dem weiteren Drain-Gebiet 41 hergestellt. In der Epitaxieschicht 6 sind im oberen Grenzbereich neben dem Drain-Gebiet und dem weiteren Drain-Gebiet 41 ein Source- Gebiet 22 und ein weiteres Source-Gebiet 42 eingebracht, die einen vorgegebenen Abstand zu dem Drain-Gebiet 21 und dem weiteren Drain-Gebiet 41 aufweisen. In dem Bereich zwischen dem Drain-Gebiet 21 und dem Source-Gebiet 22 ist eine erste Wortleitung 28 auf der Epitaxieschicht 6 aufgebracht, die von einer Wortleitungsdeckisolation 19 umgeben ist. Auf der Wortleitungsdeckisolation 19 ist wiederum eine Versiegelungs- schicht 20 aufgebracht. Der Drain-Anschluss 21, der Source- Anschluss 22 und die erste Wortleitung 28 bilden den ersten Transistor 18. In einem vorgegebenen Abstand zur ersten Wortleitung 28 ist eine zweite Wortleitung 8 angeordnet, die wiederum mit einer Wortleitungsdeckisolation 19 und einer darauf aufgebrachten Versiegelungsschicht 20 umgeben ist. In dem Bereich zwischen der ersten und der zweiten Wortleitung 28, 8 ist ein Bitleitungs-Plug 11 eingebracht, der ausgehend vom ersten Source-Gebiet 22 durch die dritte Schicht 25 bis zu einer Bitleitung 12 geführt ist. Durch den Bitleitungs- Plug 11 ist eine elektrisch leitende Verbindung zwischen der Bitleitung 12 und dem ersten Source-Gebiet 22 hergestellt.
In dem Bereich zwischen dem weiteren Drain-Gebiet 41 und dem weiteren Source-Gebiet 42 ist auf der Epitaxieschicht 6 die dritte Wortleitung 43 aufgebracht, die von einer Wort- leitungsdeckisolation 19 und einer Versiegelungsschicht 20 bedeckt ist. Die dritte Wortleitung 43 stellt zusammen mit dem weiteren Drain-Gebiet 41 und dem weiteren Source-Gebiet 42 einen zweiten Transistor 65 dar. Über dem weiteren Source- Gebiet 42 ist ein zweiter Bitleitungs-Plug 44 angeordnet, der durch die dritte Schicht 25 hindurch bis zu der Bitleitung 12 geführt ist, die auf der dritten Schicht 25 aufgebracht ist. Über den zweiten Bitleitungs-Plug 44 ist eine elektrisch leitende Verbindung zwischen dem weiteren Source-Gebiet 42 und der Bitleitung 12 hergestellt. Der erste und der zweite Bit- leitungs-Plug 11, 44 sind durch die Zwischenisolationsschicht 23 elektrisch voneinander isoliert. Die Zwischenisolationsschicht 23 ist auf der Versiegelungsschicht 20, der ersten und der dritten Wortleitung 28, 43 aufgebracht. Die Zwischenisolationsschicht 23 verjüngt sich ausgehend von der Ober- kante der Versiegelungsschicht 20 der ersten und der dritten Wortleitung 28, 43 in Richtung auf den Trennsteg 35. Der Zwischenraum zwischen dem verjüngten Bereich der Zwischen- isolationsschicht 23 und den seitlichen Flächen der Versiegelungsschicht 20 der ersten und der dritten Wortleitung 28, 43 ist durch eine Zwischenschicht ausgefüllt, die eine Strap- Trennmaske darstellt, elektrisch isolierend ausgebildet ist und an der Oberkante der ersten und zweiten Strap-Kappe 39, 40 angrenzt.
Über die Bitleitung 12 kann durch die Ansteuerung der ersten Wortleitung 28 eine elektrisch leitende Verbindung zu dem Grabenkondensator des zweiten Grabens 34 hergestellt werden und die im Grabenkondensator des zweiten Grabens gespeicherte Information ausgelesen werden. Das Auslesen der im Grabenkondensator des zweiten Grabens 34 gespeicherten Information erfolgt über den zweiten Strap-Kontakt 38, das erste Drain- Gebiet 21, das erste Source-Gebiet 22 und den ersten Bitleitungs-Plug 11. Weiterhin kann durch eine Ansteuerung der dritten Wortleitung 43 die im Grabenkondensator des ersten Grabens 2 gespeicherte Information über den ersten Strap-Kontakt 37, das weitere Drain-Gebiet 41, das weitere Source- Gebiet 42 und den zweiten Bitleitungs-Plug 44 an die Bitleitung 12 ausgelesen werden.
Das Speicherdielektrikum 3 ist nicht nur auf den Seitenwänden des ersten und des zweiten Grabens 2, 34 aufgebracht, sondern auch auf der Unterseite der Epitaxieschicht 6, die den ersten bzw. den zweiten Graben 2, 34 bedeckt. Somit wird eine vergrößerte Fläche zur Abspeicherung von Ladungen bereitgestellt.
Fig. 5 zeigt eine schematische Anordnung des Speicherbausteins der Fig. 4 von oben, wobei in einer gestrichelten Linie die Gräben 2, 34, der Bitleitungs-Plug 11 und eine aktive Zone 45 in Form einer durchgezogenen Linie angedeutet ist. Weiterhin sind in Form von Streifen die erste, die zweite und die dritte Wortleitung 28, 8, 43 dargestellt. Die aktive Zone 45 wird in der Epitaxieschicht unter zwei Wort- leitungen 27, 8 gebildet, die gemeinsam an einem Source- Gebiet 22 angeschlossen sind.
Fig. 6 zeigt die wichtigsten Prozessschritte zur Herstellung eines Speicherbausteins gemäß der Fig. 4. Die Speicherzellenanordnung wird hergestellt, indem ein mit Siliciumoxid und Siliciumnitrid beschichtetes, P-leitendes Siliciumsubstrat 1 mittels Lithographie- und Ätzverfahren über eine Hartmaske zunächst Gräben 2, 34 geätzt werden. Nach der Maskenentfer- nung und Reinigung wird eine mit Arsen dotierte Glasschicht
31 auf die Seitenwände der Gräben 2, 34 aufgebracht. Durch einen anschließenden Diffusionsvorgang wird vertikale Plate- Dotierzone 5 in den Seitenwänden der Gräben 2, 34 erzeugt. Anschließend werden die Gräben 2, 34 vollständig mit einer Siθ2-Schicht als Dummy-Füllung 32 aufgefüllt.
In einer ersten Ausgestaltung des Verfahrens werden die Gräben 2, 34 im oberen Abschnitt durch ein anteilig isotropes Ätzen geringfügig bauchig geätzt, so dass ein negativer Flankenwinkel analog zu Fig. 3B erzeugt wird. Durch die bauchige Form des Grabens 2, 34 wird die Öffnung des Grabens 2, 34 durch die Dummy-Füllung geschlossen, bevor tiefer liegende Abschnitte der Gräben 2, 34 vollständig aufgefüllt sind. Dadurch verbleibt im unteren Bereich der Gräben 2, 34 entlang dessen Symmetrieachse ein ausgedehnter Lunker, d.h. ein Hohlraum. Der Hohlraum erleichtert die spätere restlose Entfernung der Dummy-Füllung wesentlich. Dieser Effekt kann auch durch eine akonforme Abscheidung der Dummy-Füllung, bei der abhängig von der Tiefe des Grabens 2 eine stark abfal- lende Abscheiderate erzeugt wird, noch verstärkt werden.
In einer weiteren Ausgestaltung des Verfahrens wird anstelle der Dummy-Füllung 32 zunächst eine Siliciumschicht abgeschieden, die Siliciumschicht anschließend bis knapp unter das Niveau der Oberfläche des Siliciumsubstrats 1 planar zurückgeätzt und anschließend eine Si02-Schicht als Dummy-Füllung
32 abgeschieden. In einem folgenden Verfahrensschritt wird die Dummy-Füllung 32 mit einem planaren Rückätzverfahren bis auf das Niveau der Oberfläche des Siliciumsubstrates 1 zurückgeätzt, an- schließend die Siliciumnitrid- und die Siliciumoxidschicht entfernt und eine einkristalline Siliciumschicht als Epitaxieschicht 6 auf die Oberfläche des Siliciumsubstrats 1 und auf die Dummy-Füllung mit homogener Dicke aufgebracht. Dabei wird vorzugsweise das in der Offenlegungsschrift DE 19941148 beschriebene Verfahren zur selektiven epitaptischen Abscheidung eingesetzt.
Anschließend wird mittels Ionenimplantation die horizontale Plate-Dotierzone 15 in die Epitaxieschicht 6 eingebracht. Danach wird eine streifenförmige STI-Feldisolationsschicht 9 hergestellt. Dann wird die erste, zweite und dritte Wortleitung 28, 8, 43 in den Bereichen zwischen den Drain- und Source-Gebieten aufgebracht. Die Wortleitungen werden mit einer Wortleitungsdeckisolation 19 und einer Versiegelungs- Schicht 20 versehen. Danach wird vorzugsweise entsprechend dem in der Offenlegungsschrift DE 19941148 beschriebenen Verfahren die Dotiergebiete der Transistoren mit dem Drain- Gebiet 21, dem Source-Gebiet 22, dem weiteren Drain-Gebiet 41 und dem weiteren Source-Gebiet 42 hergestellt. Anschließend wird eine erste Isolationsfüllung 10 zwischen die Wortleitungen eingebracht. Die erste Isolationsfüllung 10 wird in den Bereich zwischen den Wortleitungen, die an ein gemeinsames Source-Gebiet 22 angrenzen, entfernt und ein erster bzw. zweiter Bitleitungs-Plug 11, 44 eingebracht. Die Bit- leitungs-Plugs 11, 44 werden anschließend bis auf das Niveau der Oberkante der Versiegelungsschicht 20 der Wortleitungen 28, 8, 43 zurückplanarisiert . Innerhalb dieser Prozessschritte erfolgt auch die Ausheilung der Bitleitungskontakte, die eine letzte, wesentliche Hochtemperaturbelastung des Gesamtprozesses darstellt. Anschließend wird eine Strap-Trennmaske 46 aufgebracht, die als Kontaktfenster den Bereich zwischen der ersten und dritten Wortleitung 28, 43 freihält. Dieser Prozessstatus ist in Fig. 6A dargestellt. In diesem Prozessstatus sind das Drain- Gebiet 21 und das weitere Drain-Gebiet 41 noch zusammenhängend ausgebildet.
Beim folgenden Verfahrensschritt wird die Isolationsfüllung 10 vollständig durch ein Ätzverfahren entfernt. Dieser Ver- fahrenszustand ist in Fig. 6B dargestellt. Anschließend wird über einen Ätzvorgang der zwischen der ersten und der dritten Wortleitung 28, 43 angeordnete Bereich über den Dotierzonen 21, 41 und die darunter liegende Epitaxieschicht 6 abgeätzt. Weiterhin wird ein Teil eines zwischen dem ersten und zweiten Grabens 2, 34 angeordneten Trennsteges 35, der durch einen
Teil des Substrates 1 gebildet ist, und die angrenzenden vertikalen Plate-Dotierzonen 5 abgeätzt. Auf diese Weise ist ein Strap-Kanal 24 zu den Dummy-Füllungen 32 des ersten und des zweiten Grabens 2, 34 hergestellt. Dieser Verfahrensstand ist in Fig. 6C dargestellt.
Anschließend werden die Wände des Strap-Kanals 24 durch eine Ätzkanalschutzschicht 62 aus Nitrid abgedeckt. Im Bereich der Zwischenfüllung wird die Ätzkanalschutzschicht 62 durch ein anisotropes, selektives Plasmaätzverfahren wieder entfernt. Dieser Verfahrensstand ist in Fig. 6D dargestellt. Dann wird die Dummy-Füllung 32 und die Glasschicht 31 mittels eines isotropen Ätzverfahrens aus dem ersten und dem zweiten Graben 2, 34 restlos entfernt. Dabei wird der Bereich zwischen den Wortleitungen temporär als versiegelter Ätzkanal in vorteilhafter Weise ausgenutzt. Dieser Verfahrensstand ist in Fig. 6E dargestellt. Bei diesem Prozessschritt sind alle sonst auf dem Speicherbaustein freiliegenden Oberflächen gegen die Ätzlösung, die zum Herauslösen der Dummy-Füllung verwendet wird, resistent ausgebildet oder durch eine Versiegelungsschicht abgedeckt . Nach dem Reinigen der Innenwände des ersten und des zweiten Grabens 2, 34 erfolgt eine vorzugsweise konforme Abscheidung des Speicherdielektrikums 3. Auf das Speicherdielektrikum 3 wird die Grabenelektrode 4 aufgebracht. Vorzugsweise werden das Speicherdielektrikum 3 und die Grabenelektrode 4 mit einem Atomic Layer Deposition-Verfahren (ALD) aufgebracht. Dabei wird der Strap-Kanal 24 und die Oberfläche des Speicherbausteins mit dem Speicherdielektrikum 3 von der Grabenelektrodenschicht 4 bedeckt. Dieser Verfahrensstand ist in Fig. 6F dargestellt.
Anschließend wird durch ein selektives Rückätzverfahren die Grabenelektrodenschicht 4 bis kurz über die Oberkante des ersten und des zweiten Grabens 2, 34 zurückgeätzt. Daraufhin wird die zurückgeätzte Grabenelektrodenschicht 4 als Ätzmaske verwendet, um mit einem isotropen Ätzverfahren freiliegende Bereiche des Speicherdielektrikums 3 und der Ätzkanalschutzschicht 62 zu entfernen. Dieser Verfahrensstand ist in Fig. 6G dargestellt.
In einer vorteilhaften Ausgestaltung des Verfahrens erfolgt die selektive Rückätzung der Grabenelektrodenschicht 4 bis kurz unter die Oberkante des ersten und zweiten Grabens 2 , 34. Auf diese Weise werden der Hohlraum des ersten und des zweiten Grabens 2, 34 wieder geöffnet. Anschließend erfolgt die Abscheidung einer weiteren Grabenelektrodenschicht 4, so dass die Dicke der resultierenden Grabenelektrodenschicht 4 im ersten und zweiten Graben 2, 34 in vorteilhafter Weise erhöht wird. Dieser Prozesszyklus von Abscheidung und Rück- ätzung der Grabenelektrodenschicht 4 kann bei Bedarf mehrfach durchgeführt werden, wobei die zuletzt abgeschiedene Grabenelektrodenschicht 4 wieder bis kurz über die Oberkante des ersten und zweiten Grabens 2, 34 zurückgeätzt wird.
In einem weiteren Verfahrensschritt wird im Bereich der Deckschicht 6 im Strap-Kanal 24 der Isolationskragen 7 eingebracht und anschließend der Isolationskragen 7 mit einer leitfähigen Strap-Füllung 17 aufgefüllt. Anschließend wird die Strap-Füllung 17 ein vorgegebenes Stück zurückgeätzt. Danach wird der Isolationskragen 7 im oberen Bereich zurückgeätzt, wobei die zurückgeätzte Strap-Füllung 17 als Ätzmaske dient. Dieser Verfahrensstand ist in Fig. 6H dargestellt.
Anschließend wird eine Strap-Kappe 26 auf den Isolationskragen 7 und die Strap-Füllung 17 aufgebracht. Die Strap- Kappe 26 ist bis zu einem vorgegebenen Abstand über die Ober- grenze der Deckschicht 6 aufgefüllt und besteht aus einem elektrisch leitenden Material. Dieser Verfahrensstand ist in Fig. 61 dargestellt.
In einem weiteren Prozessschritt wird eine Strap-Trennmaske 46 in den Strap-Kanal 24 eingebracht, die die Seitenwände der Versiegelungsschichten 20 der ersten und dritten Wortleitung 28, 43 bedeckt. Die Strap-Trennmaske 46 wird vorzugsweise aus Si3N4 gebildet und definiert einen Ätzkanal 49, der bis zur Strap-Kappe 26 geführt ist. Dieser Verfahrensstand ist in Fig. 6J dargestellt.
Anschließend wird in einem Ätzprozess der Ätzkanal 49 durch die Strap-Kappe 26, die Strap-Füllung 17, die Grabenelektrode 4, das Speicherdielektrikum 3 bis in das obere Ende des Trennsteges 35 und in die seitlich angrenzenden vertikalen
Plate-Dotierzonen 5 weiter eingeätzt. Dieser Verfahrensstand ist in Fig. 6K dargestellt.
Anschließend wird die Zwischenisolationsschicht 23 in den Ätzkanal 49 eingebracht und auf diese Weise der erste und zweite Strap-Kontakt 37, 38 geschaffen. Dieser Verfahrensstand ist in Fig. 6L dargestellt. Die weiteren Prozessschritte zur Herstellung des Bitleitungskontaktes, zur Aufbringung der Bitleitung 12 und folgender Metallisierungs- ebenen zur Komplettierung des Speicherbausteins erfolgt in der üblich bekannten Art und Weise, wie in der Fig. 3 beschrieben. Fig. 7 zeigt ein Verfahren zur Herstellung einer dritten Ausführungsform einer Speicherzellenanordnung. Die dritte Ausführungsform weist eine Speicherzellenanordnung mit einem vertikalen, zweifachen Gate-Anschluss auf. Die Speicherzellenanordnung wird hergestellt, indem ein P-leitendes Siliciumsubstrat 1 mit einer Siliciumdioxid- und Siliciumnitrid- schicht als Ätzmaske bedeckt wird. Mittels eines Lithographieverfahrens und eines Ätzverfahrens wird über eine Hartmaske zunächst ein Graben 2 aus dem Siliciumsubstrat 1 herausgeätzt . Anschließend wird die Hartmaske entfernt und der Graben 2 wird einem Reinigungsverfahren unterzogen. Daraufhin werden die Wände des Grabens 2 mit einer Arsendotierten Glasschicht 31 lokal bedeckt. Durch einen an- schließenden Diffusionsprozess wird im unteren Bereich des
Grabens 2 eine vertikale Plate-Dotierzone 5 eingebracht . Nach Entfernung der Maskenschichten und Reinigung des Grabens 2 wird der Graben 2 mit einer Dummy-Füllung 32 aufgefüllt. Die Dummy-Füllung 32 besteht beispielsweise aus einer Silicium- dioxid- und/oder einer Siliciumschicht.
In einer vorteilhaften Ausgestaltung des Verfahrens wird der Graben 2 im unteren Abschnitt durch ein anteilig isotropes Ätzverfahren geringfügig bauchig geätzt, so dass ein nega- tiver Flankenwinkel erzeugt wird. Auf diese Weise nimmt der Querschnitt der Öffnung des Grabens 2 nach oben hin ab, so dass die Öffnung des Grabens 2 beim Auffüllen des Grabens 2 mit der Dummy-Füllung 32 geschlossen wird, bevor tiefer liegende Bereiche des Grabens 2 vollständig mit der Dummy-Fül- lung 32 verfüllt sind. Dadurch bleibt im unteren Abschnitt des Grabens 2 entlang dessen Symmetrieachse ein ausgedehnter Lunker, d.h. ein Hohlraum, der die spätere restlose Wiederauslösung der Dummy-Füllung 50 wesentlich erleichtert. Die Dummy-Füllung 50 ist in der Weise ausgebildet, dass ein ein- faches und vollständiges Auslösen über ein Ätzverfahren möglich ist. In einem folgenden Prozessschritt wird die Dummy-Füllung 32 bis in den oberen Teil des Grabens 2 planar zurückgeätzt. Anschließend werden die freigelegten Bereiche der Oxidschicht, die an den Seitenwänden des Grabens 2 ausgebildet ist, entfernt. Daraufhin wird mittels einer konventionellen Prozessführung durch mehrfache Schichtabscheideprozesse und Rückätzprozesse im oberen Bereich des Grabens 2 ein Isolationskragen 7 eingebracht. Der Isolationskragen 7 wird vorzugsweise aus Siliciumdioxid oder Siliciumnitrid gebildet. Anschließend wird eine erste Strap-Dotierzone 67 an gegenüberliegenden Seiten des Grabens 2 ausgebildet.
Nach Entfernung der Hilfsschichten liegt die Oberkante des Isolationskragens 7 sowie die Innenwand des Grabens 2 frei und wird mit einer dünnen Siliciumdioxidschicht belegt.
Daraufhin wird mittels eines anisotropen Schichtabscheideverfahrens eine erste Isolationsplatte 55 ausgebildet. Die dünne Oxidschicht auf der Innenwand des Grabens 2 wird daraufhin wieder entfernt und eine Gate-Oxidschicht auf der Innenwand des Grabens 2 ausgebildet. Dann wird der offene, obere Bereich des Grabens 2 mit einer Gate-Schicht 51 verfüllt und bis auf die Siliciumnitridschicht 53 planarisiert . Dieser Verfahrensstand ist in Fig. 7A dargestellt.
In einem weiteren Prozessschritt wird eine horizontale Plate- Dotierzone 15 und eine Feldisolationsschicht 9 mittels konventioneller Prozessschritte ausgebildet. Anschließend wird die Gate-Schicht 51 bis unter die Oberfläche des Substrates 1 zurückgeätzt. Dann werden die freiliegenden Seitenflächen des Siliciumsubstrates 1 dotiert und eine dritte und vierte
Dotierzone 69, 70 hergestellt, die zwei Source-Gebiete darstellen. Dieser Verfahrensstand ist in Fig. 7B dargestellt. Die erste und dritte Dotierzone und die zugeordnete Gate- Schicht 51 bilden einen Transistor. Ebenso bilden die zweite und vierte Dotierzone und das zugeordnete Dual-Gate 51 einen weiteren Transistor. Im Anschluss daran wird an den freiliegenden Seitenflächen des Siliciumnitrids 53 ein Spacer 54 aus einem isolierenden Material ausgebildet. Dieser Verfahrensstand ist in Fig. 7C dargestellt.
In einem weiteren Prozessschritt wird die Gate-Schicht 51 unter Verwendung der Spacer 54 als Ätzmaske anisotrop strukturiert und bis auf die erste Isolationsplatte 55 abgeätzt. Dieser Verfahrensstand ist in Fig. 7D dargestellt. Daraufhin werden die vertikalen Flächen der verbliebenen Dualschicht 51 mit einer Siliciumoxidschicht 56 überzogen. Dieser Verfahrensstand ist in Fig. 7E dargestellt.
In einem folgenden Schritt wird die erste Isolationsplatte 55 mit einem anisotropen Ätzverfahren bis auf die Dummy-Füllung 50 durchtrennt. Dieser Verfahrensstand ist in Fig. 7F dargestellt.
Der offene Graben 2 mit den Spacern 54, den vertikalen Sili- ciumdioxidschichten 56 und den vertikalen Flanken der ersten Isolationsplatte 55 bilden eine versiegelte Ätzöffnung 57. Durch die Ätzöffnung 57 wird die Dummy-Füllung 50 restlos aus dem Graben 2 herausgelöst. Dieser Verfahrensstand ist in Fig. 7G dargestellt.
Bei diesem Prozessschritt sind alle sonst auf dem Speicherbaustein offenliegenden Oberflächen gegen die Ätzlösung, die zum Herauslösen der Dummy-Füllung 50 verwendet wird, hinreichend resistent ausgebildet oder durch eine entsprechende Versiegelungsschicht abgedeckt.
Nach Reinigung der Innenwand des Grabens 2 erfolgt die konforme Abscheidung des Speicherdielektrikums 3 und einer Grabenelektrode 4. Vorzugsweise werden das Speicherdielektrikum 3 und die Grabenelektrode 4 mit einem Atomic Layer Deposition-Verfahren (ALD) abgeschieden. Für die Ausbildung der Grabenelektrode wird wie in den vorhergehenden Ausführungs- formen ein metallisches Material verwendet. Dieser Verfahrensstand ist in Fig. 7H dargestellt.
Anschließend wird die Grabenelektrode 4 selektiv bis unter die Oberkante des Isolationskragens 7 zurückgeätzt. Daraufhin wird die zurückgeätzte Grabenelektrode 4 als Ätzmaske für ein isotropes Entfernen des freiliegenden Speicherdielektrikums 3 verwendet. Dieser Verfahrensstand ist in Fig. 7J dargestellt.
Anschließend werden die freien Oberflächen mit einer Schutzschicht 71 aus Nitrid überzogen und die Strap-Füllung 17 wird abgeschieden. Dieser Verfahrensstand ist in Fig. 7K dargestellt.
Anschließend wird die Strap-Füllung 17 planar zurückgeätzt bis auf ein Niveau, das knapp oberhalb der ersten Isolationsplatte 55 angeordnet ist. Dann wird eine zweite Isolationsplatte 58 auf der Strap-Füllung ausgebildet. Dieser Verfahrensstand ist in Fig. 7L dargestellt.
Anschließend wird die zweite Schutzschicht 71 von der Oberfläche des Grabens 2 entfernt. In einem weiteren Verfahrensschritt wird die Siliciumoxidschicht 56 von der Gate-Schicht 51 entfernt. Anschließend wird eine Wortleitung 8 abgeschie- den und strukturiert. Dieser Verfahrensstand ist in Fig. 7M dargestellt. Die weitere Prozessierung der Bitleitungskontakte, der Bitleitungs- und folgenden Metallisierungsebenen bis zur Komplettierung des Speicherbausteins erfolgt in konventioneller Art und Weise.
Die Ausbildung des Speicherdielektrikums 3 und der Grabenelektrode 4 in den Ausführungsbeispielen der Figuren 4, 5, 6, 7 sind entsprechend dem Ausführungsbeispiel der Figur 1 zu wählen.
Aufgrund der beschriebenen Verfahren können die Grabenkondensatoren mit einer Grabenfüllung versehen werden, die die bei der Herstellung der Transistoren verwendeten Temperaturen nicht ohne Minderung ihrer Materialparameter überstehen.

Claims

Patentansprüche
1. Speicherbaustein mit einem Substrat (1), in das Speicherzellen eingebracht sind, wobei die Speicherzellen einen Grabenkondensator (2) und einen Transistor aufweisen, wobei der Grabenkondensator wenigstens teilweise eine Füllung (3, 4) aufweist, und wobei der Transistor (22, 21, 28) einen Source-, Drain- (21, 22) und einen Gate-Anschluss (28) aufweist, wobei der Drainanschluss (21) elektrisch leitend mit dem Grabenkondensator (3, 4) verbunden ist, wobei abhängig von einer Ansteuerung des Gate-Anschlusses (28) der Source-Anschluss (22) leitend mit der Füllung (3, 4) verbindbar ist, d a d u r c h g e k e n n z e i c h n e t, dass die Füllung (3, 4) wenigstens teilweise ein Material aufweist, das bei hohen Temperaturen, insbesondere bei Temperaturen von über 800°C, instabil ist.
2. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, dass die Füllung (3, 4) wenigstens teilweise ein metallisches Material aufweist.
3. Speicherbaustein nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Füllung (3, 4) wenigstens teilweise ein dielektrisches Material mit einer großen Dielektrizitätskonstanten aufweist .
4. Speicherbaustein nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Wandung des Grabens (2) wenigstens teilweise mit einer dielektrischen Schicht (3) bedeckt ist, dass auf der dielektrischen Schicht (3) wenigstens teilweise eine metallische Schicht (4) aufgebracht ist, dass die metallische Schicht (4) elektrisch über eine Strap- Füllung (17) leitend mit dem Drain-Anschluss (21) des Transistors verbunden ist.
5. Speicherbaustein nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass angrenzend an den Graben (2) in dem Substrat (1) eine elektrisch leitende Schicht (5) ausgebildet ist.
6. Speicherbaustein nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Graben von einer Epitaxieschicht (6) abgedeckt ist, dass in der Epitaxieschicht (6) eine Öffnung eingebracht ist, dass durch die Öffnung eine leitende Verbindung zwischen der Füllung (3, 4) und dem Drain-Anschluss (21) ausgebildet ist, dass auf der Seite der Epitaxieschicht (6) , die dem Graben
(2) zugewandt ist, eine dielektrische Schicht (3) wenigstens teilweise aufgebracht ist.
7. Verfahren zum Herstellen einer Speicherzelle mit einem Grabenkondensator mit folgenden Verfahrensschritten:
Einbringen eines Grabens (2) in ein Substrat (1) ;
Auffüllen des Grabens (2) wenigstens teilweise mit einer
Dummy-Füllung (32);
Aufbringen einer Deckschicht (6) auf das Substrat (1), die vorzugsweise als Epitaxieschicht ausgebildet ist;
Einbringen eines Transistors (21, 22) in die Deckschicht (6) ;
Entfernen der Dummy-Füllung (32) aus dem Graben (2);
Einbringen eines Speicherdielektrikums (3) und einer Grabenelektrode (4) in den Graben (2), wobei ein Grabenkondensator erstellt wird und
Ausbilden eines Anschlusses der Grabenelektrode (4) an einen
Anschluss (21) des Transistors.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass ein Kanal (24, 57) in die Deckschicht (6) bis zur Dummy- Füllung (32) geätzt wird, dass über den Kanal (24, 47, 57) die Dummy-Füllung (32) herausgeätzt wird, dass eine dielektrische Schicht (3) wenigstens teilweise auf die Wandung des Grabens (2) aufgebracht wird, dass auf die dielektrische Schicht (3) eine leitende Schicht (4) aufgebracht wird, dass die leitende Schicht (4) elektrisch leitend mit einem Anschluss (21) des Transistors verbunden wird.
9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass nach dem Ätzen des Kanals (47, 57) die Seitenwände des Kanals (47, 57) mit einer Schutzschicht (62, 71), vorzugsweise aus Nitrid, bedeckt werden, dass anschließend die Dummy-Füllung (32) aus dem Graben (2, 3) herausgeätzt wird.
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