WO2001031443A2

WO2001031443A2 - Integrated electronic component with a duplicate core logic and hardware fault injector for test purposes

Info

Publication number: WO2001031443A2
Application number: PCT/DE2000/003748
Authority: WO
Inventors: Majid Ghameshlu; Karlheinz Krause
Original assignee: Siemens Aktiengesellschaft
Priority date: 1999-10-26
Filing date: 2000-10-24
Publication date: 2001-05-03
Also published as: ES2217013T3; CN1203405C; DE50005456D1; WO2001031443A3; CN1384936A; EP1224547B1; DE19951541C1; EP1224547A2

Abstract

The invention relates to an integrated component (ICT) with at least two core circuits (KK0, KK1) that are of the same type and that can be operated in synchronicity. Said integrated component comprises a comparator unit (VGL) which provides the signals of corresponding outputs (ou0-1, ou1-1; ...; ou0-n, ou1-n) of the core circuits (KK0, KK1) via test inputs (cpi) for their mutual comparison. A hardware fault injector (XR0, XR1) is disposed upstream of said test inputs (cpi) of the comparator unit (VGL) and is controlled via a fault injection input (cx0, cx1).

Description

Beschreibungdescription

Integrierter elektronischer Baustein mit duplizierter Kernlo^¬ gik und Hardware-Fehlereinspeisung für PrüfzweckeIntegrated electronic device with duplicate Kernlo ^¬ gic and hardware bugs feed for test purposes

Die Erfindung betrifft einen integrierten elektronischen Baustein mit einer Anzahl von Anschlüssen, mit zumindest zwei gleichartigen., in synchroner Betriebsart betreibbaren Kernschaltkreisen sowie mit einer Vergleichereinrichtung, welcher über Prüfeingänge die Signale einander entsprechender Ausgänge der Kernschaltkreise zum gegenseitigen Vergleich zugeführt sind und welche einen Vergleicherausgang zur Ausgabe eines Fehlersignals im Falle einer mangelhaften Übereinstimmung dieser Signale aufweist.The invention relates to an integrated electronic component with a number of connections, with at least two similar core circuits that can be operated in synchronous operating mode and with a comparator device, to which the signals of corresponding outputs of the core circuits are fed via test inputs for mutual comparison and which have a comparator output for output an error signal in the event of a poor match between these signals.

Bei vielen Anwendungen integrierter Bausteine (ICs), insbesondere anwendungsorientierter integrierter Bausteine (A- SICs) , wird aus sicherheitstechnischen Gründen eine gesteigerte Fehlersicherheit verlangt, z.B. in vermittlungstechnischen Systemen oder Verkehrsleitsteuerungen. Dies geschieht mittels einer Selbstüberwachung und Fehlererkennung innerhalb des integrierten Schaltkreises. Ein grundlegender Lösungsansatz zur Erreichung der Fehlersicherheit besteht darin, die wesentlichen Hardwareteile innerhalb des integrierten Schaltkreises zu verdoppeln. Der Schaltkreis enthält somit zumindest zwei gleichartige Ausführungen seiner Kernkomponenten. Die Betriebsweise eines so gedoppelten Schaltkreises erfolgt beispielsweise derart, dass eine der Kernkomponenten als aktive Komponente die Aufgaben des Schaltkreise ausführt, während die andere Kernkomponente passiv ist und im Leerlauf arbeitet; oder beide Kernkomponenten arbeiten mikrosynchroni- siert parallel in einem „Tandembetrieb* .In many applications of integrated components (ICs), especially application-oriented integrated components (A-SICs), increased security against errors is required for safety reasons, e.g. in switching systems or traffic control systems. This is done by means of self-monitoring and error detection within the integrated circuit. A basic solution to achieve fault safety is to double the essential hardware parts within the integrated circuit. The circuit thus contains at least two identical designs of its core components. A circuit which is doubled in this way operates, for example, in such a way that one of the core components, as the active component, performs the tasks of the circuit, while the other core component is passive and operates in idle mode; or both core components work microsynchronized in parallel in a “tandem operation”.

In der WO 94/08292 AI ist eine gedoppelte Prozessorsteuereinheit beschrieben, bestehend aus zwei identischen, miteinander verbundenen Steuereinheiten mit je einer Prozessoreinheit, einem RAM-Datenspeicher und Peripherie-Schaltkreisen. Jede Prozessoreinheit ist dazu eingerichtet festzustellen, ob sie aktiv oder im Standby-Betrieb ist. Die aktive Prozessoreinheit führt die Schreibzyklen auf den RAM-Speicher synchron in beiden gedoppelten RAM-Speichern oder in einen der beiden RAM-Speicher durch. Die Standby-Einheit bleibt im Standby bis sie aufgrund einer Störung der aktiven Einheit aufgerufen wird, um die bisher aktive Einheit zu ersetzen. Die Aktivitäten der beiden Prozessoreinheiten nach der WO 94/08292 AI sind somit grundsätzlich asymmetrisch und diese Art der Doppelung ist somit gegenüber dem Gegenstand der Erfindung gattungsfremd.WO 94/08292 AI describes a double processor control unit consisting of two identical, interconnected control units, each with a processor unit, a RAM data memory and peripheral circuits. each The processor unit is set up to determine whether it is active or in standby mode. The active processor unit executes the write cycles to the RAM memory synchronously in both double RAM memories or in one of the two RAM memories. The standby unit remains in standby until it is called up due to a fault in the active unit in order to replace the previously active unit. The activities of the two processor units according to WO 94/08292 AI are thus fundamentally asymmetrical, and this type of duplication is therefore unrelated to the subject matter of the invention.

Jede der beiden Prozessoreinheiten der WO 94/08292 AI ist darüber hinaus mit zwei Mikroprozessoren ausgestattet, die in mikrosynchronisiertem Modus arbeiten. Die Mikrosynchronität der beiden Mikroprozessoren wird mittels eines Vergleicherblocks überwacht, der zu jedem Zeitpunkt die Identität der Adressen-, Daten- und Steuersignale der beiden Prozessoren überprüft; eine Abweichung wird als Störung der betreffenden Prozessoreinheit interpretiert. Ein Fehler im mikrosynchronen Betrieb des Mikroprozessorpaares führt somit zu einem Interrupt-Signal bzw. Reset für die gesamte Prozessoreinheit. Die Doppelung der Mikroprozessoren innerhalb einer Prozessoreinheit führt zu einer „Tandemeinheit', die von einem einheitlichen Taktsignal versorgt wird.Each of the two processor units of WO 94/08292 AI is also equipped with two microprocessors that work in microsynchronized mode. The microsynchronicity of the two microprocessors is monitored by means of a comparator block, which checks the identity of the address, data and control signals of the two processors at all times; a deviation is interpreted as a fault in the processor unit concerned. An error in the microsynchronous operation of the microprocessor pair thus leads to an interrupt signal or reset for the entire processor unit. The duplication of the microprocessors within a processor unit leads to a "tandem unit", which is supplied by a uniform clock signal.

Ein anderer für die Erfindung bedeutsamer Aspekt der Fehlersicherheit - der in der genannten WO 94/08292 AI freilich nicht behandelt ist - betrifft die Überprüfung des Verhaltens im Fehlerfalle mit Hilfe einer Hardware-Fehlereinspeisung. Für Testzwecke von elektronischen Geräten, insbesondere bei der Abnahme vom Hersteller durch den Kunden, werden unter anderem Hardware-Fehler simuliert und das korrekte Ansprechen des Gerätes bei dem Auftreten eines solchen Fehlers kontrolliert. Hierbei werden etwa Unterbrechung von Leitungen oder Steckkontakten, Kurzschlüssen, Vertauschungen u.dgl. si u- liert. Gewöhnlich richtet sich der Test dahin, ob und inwie- weit in dem Gerät ein solcher Fehler zuverlässig erkannt, lokalisiert, auf seine möglichen Ursachen zurückgeführt und schließlich gemeldet wird. Fehlereinspeisungen können beispielsweise mit Hilfe von Zwischenadaptern, Schaltern, Jum- per, Spezialbaugruppen, Extra-Busse und vielfältige andere Methoden realisiert werden. Bei allen diesem Methoden wird durch Verstellen der Schalter, Einstecken der Spezialbaugruppen, usf. ein funktionaler Hardware-Fehler eingespeist, z.B. Invertierung von Daten oder Adressen, Erzeugung eines Inter- rupts und andere ähnliche Fehler.Another aspect of fault safety that is important for the invention - which is of course not dealt with in the aforementioned WO 94/08292 AI - relates to checking the behavior in the event of a fault with the aid of a hardware fault feed. For test purposes of electronic devices, especially when the customer accepts them from the manufacturer, hardware errors are simulated and the correct response of the device is checked when such an error occurs. In this case, interruption of lines or plug contacts, short circuits, swaps and the like. si ulated. Usually the test is directed to whether and how Such a fault is reliably recognized, localized, traced back to its possible causes and finally reported in the device. Fault feeds can be implemented, for example, with the help of intermediate adapters, switches, jumpers, special modules, extra buses and a variety of other methods. In all of these methods, a functional hardware error is fed in, for example by inverting data or addresses, generating an interrupt and other similar errors, by moving the switches, inserting the special modules, etc.

In der DE 197 35 163 AI der Anmelderin ist die Simulierung von Hardware-Fehlern auf einem integrierten elektronischen Baustein mit zumindest einer Hardware-Fehlereinspeisung mittels einer Steuerlogik beschrieben, welche dazu eingerichtet ist, Befehlssignale, welche über einen auf einen Baustein- Anschluss herausgeführten Dateneingang eingegeben werden, zu decodieren, daraus Befehle zur Fehlersteuerung abzuleiten und aufgrund dessen Fehlersteuersignale an zumindest einen Feh- lersteuerungs-Ausgang zu legen, der mit einem Signaleingang der Fehlereinspeisung (en) verbunden ist. Hierbei kann dieDE 197 35 163 AI of the applicant describes the simulation of hardware errors on an integrated electronic component with at least one hardware error feed by means of a control logic which is set up to command signals which are input via a data input led out to a component connection are to be decoded, to derive commands for error control therefrom and, on the basis thereof, to apply error control signals to at least one error control output which is connected to a signal input of the error feed (s). Here, the

Steuerlogik insbesondere als Teil einer Boundary-Scan-Test- logik des Bausteins und der Dateneingang als Testdateneingang der sogenannten TAP-Schnittstelle der Boundary-Scan-Testlogik ausgeführt sein.Control logic in particular as part of a boundary scan test logic of the module and the data input as test data input of the so-called TAP interface of the boundary scan test logic.

Der Boundary-Scan, zu Deutsch soviel wie Grenzprüfung, beruht auf dem IEEE-Standard 1149-1 und dient als im Baustein integrierte, standardisierte Testlogik für den Baustein- und Baugruppentest, wie z.B. in dem Buch Boundary-Scan Test: A Practical Approach' , H. Bleeker, P. van den Eijnden und F. de Jong, Dordrecht, Boston, Kluwer Academic PublishersThe boundary scan, in German as much as limit testing, is based on the IEEE standard 1149-1 and serves as integrated test logic integrated in the module for module and module test, e.g. in the book Boundary-Scan Test: A Practical Approach ', H. Bleeker, P. van den Eijnden and F. de Jong, Dordrecht, Boston, Kluwer Academic Publishers

1993, ISBN 0-7923-9296-5, im Detail beschrieben. Die primären Ziele des Boundary-Scan sind der Test der Verbindungen zwischen den ICs, die Beobachtung von Signalen an den IC-Anschlüssen während der normalen Betriebsfunktion und Steuerung des Selbsttests eines ICs. Bei heutzutage erhältlichen ICs und insbesondere ASICs ist der Boundary-Scan üblicherweise bereits implementiert.1993, ISBN 0-7923-9296-5, described in detail. The primary goals of the boundary scan are to test the connections between the ICs, to observe signals at the IC connections during normal operation and to control the self-test of an IC. With ICs available today and in particular ASICs, the boundary scan is usually already implemented.

Die DE 197 35 163 AI beschreibt freilich die Boundary-Scan- unterstützte Fehler-Einspeisung lediglich für den Fall eines einfachen ASICs; die Möglichkeit einer gedoppelten Anwendungslogik ist darin nicht berücksichtigt. Es besteht jedoch im Falle gedoppelter Bausteine zusätzlich ein Bedürfnis, für die Überprüfung der zuverlässigen Erkennung einer Abweichung der gedoppelten Bausteinkomponenten voneinander hierfür ent- sprechende Fehler einspeisen zu können. Grundsätzlich wäre eine derartige Überprüfung gedoppelter Bausteine, z.B. mikrosynchroner Prozessoren nach der WO 94/08292, mittels einer Fehlereinspeisung gemäß der DE 197 35 163 AI dadurch zu erreichen, dass z.B. nur in einen der beiden Prozessoren ein Fehlersignal eingespeist wird - diese Fehlereinspeisungen können z.B. interne Leitungen oder insbesondere Ausgangsleitungen der Prozessoren bzw. der gedoppelten Kernkomponenten sein - oder in beide Prozessoren verschiedene Fehlersignale eingespeist werden; das korrekte Eintreten eines Fehlerzu- Standes wird dann überprüft. Dieses Verfahren ist jedoch naturgemäß indirekt und erschwert oftmals die Analyse von Fehlfunktionen; dies bringt lange Testzeiten mit sich und macht die Überprüfung auf Fehlersicherheit aufwendig.DE 197 35 163 AI, of course, describes the boundary scan-supported error infeed only in the case of a simple ASIC; the possibility of a double application logic is not taken into account. However, in the case of duplicate components, there is an additional need to be able to feed in errors corresponding to this for checking the reliable detection of a deviation of the duplicate component components from one another. In principle, such a check of duplicate modules, e.g. to achieve microsynchronous processors according to WO 94/08292, by means of an error feed according to DE 197 35 163 AI, in that e.g. an error signal is only fed into one of the two processors - these error feeds can e.g. be internal lines or in particular output lines of the processors or the duplicated core components - or different error signals are fed into both processors; the correct occurrence of an error condition is then checked. However, this method is, of course, indirect and often complicates the analysis of malfunctions; this entails long test times and makes checking for error safety complex.

Eine andere, insbesondere dem IEEE-Standard 1149-1 gemäße Möglichkeit zur gezielten Überprüfung der Vergleicherfunktionen wäre die Einführung von Boundary-Scan-Zellen für sämtliche Ausgänge aller gedoppelter Komponenten. Dies würde jedoch die Zahl der Ausgangszellen beträchtlich steigern und somit, insbesondere wenn es sich um sehr viele Kernsschaltkreis- und folglich auch Vergleicher-Ausgänge handelt, zu einem sehr hohen Hardware-Aufwand führen sowie die Testzeiten deutlich verlängern, insbesondere das Auslesen dieser Ausgangszellen.Another possibility, in particular according to the IEEE standard 1149-1, for the targeted checking of the comparator functions would be the introduction of boundary scan cells for all outputs of all duplicated components. However, this would considerably increase the number of output cells and thus, especially if there are a large number of core circuit and consequently also comparator outputs, would lead to very high hardware expenditure and significantly increase the test times, in particular the reading of these output cells.

Es ist daher Aufgabe der Erfindung, eine verbesserte Fehlereinspeisung für ICs mit gedoppelten Komponenten finden. Im besonderen soll eine direkte Kontrolle der Fehlerverarbeitung und eine Lokalisierung der fehlerhaften Komponente im Falle einer Abweichung der gedoppelten Komponenten voneinander möglich sein.It is therefore an object of the invention to find an improved error feed for ICs with double components. in the In particular, direct control of error processing and localization of the defective component should be possible in the event of a deviation of the duplicated components from one another.

Die gestellte Aufgabe wird von einem integrierten elektronischen Baustein der eingangs genannten Art gelöst, mit zumindest einer Hardware-Fehlereinspeisung für Prüfzwecke, wobei zumindest einem der Prüfeingänge der Vergleichereinrichtung eine Fehlereinspeisung vorgeschaltet ist, welche von zumin- dest einem Fehlersteuereingang ansteuerbar ist.The object is achieved by an integrated electronic module of the type mentioned at the outset, with at least one hardware fault feed for test purposes, wherein at least one of the test inputs of the comparator device is preceded by a fault feed which can be controlled by at least one fault control input.

Diese Lösung erfüllt die gestellte Aufgabe auf einfache und dennoch effektive Weise. Dies gelingt durch die erfindungsgemäße Einspeisung von Fehlern nicht in die eigentliche Anwendungslogik, sondern in die Vergleichereinrichtung, und zwar im speziellen in die von den Ausgangsleitungen der gedoppelten Kernkomponenten abgeleiteten Prüfeingänge der Vergleichereinrichtung. Dadurch ist es möglich, zum einen die Zahl der Boundary-Scan-Ausgangszellen niedrig zu halten, zum anderen eine zuverlässige und differenzierte Fehlereinspeisung und -analyse durchzuführen.This solution does the job in a simple yet effective way. This is achieved by feeding errors according to the invention not into the actual application logic but into the comparator device, specifically in the test inputs of the comparator device derived from the output lines of the duplicated core components. This makes it possible, on the one hand, to keep the number of boundary scan output cells low, and, on the other hand, to carry out reliable and differentiated error feeding and analysis.

Eine bevorzugte Ausführungsform der Erfindung hat eine Grenz- prüfungs-Testlogik mit einer Anzahl von Grenzprüfungs- Ausgangszellen, deren Eingänge jeweils mit einem Ausgang eines der Kernschaltkreise und deren Ausgänge mit aus dem Baustein als Signalausgänge herausgeführten Anschlüssen verbunden sind, sowie zumindest ein von der Grenzprüfungs- Testlogik angesteuertes Multiplexermittel, über welches ein in der Vergleichereinrichtung aus Prüfeingängen abgeleitetes Vergleichsergebnissignal einer Grenzprüfungs-Ausgangszelle eingespeist ist. Dies ermöglicht ein Auslesen von Ausgangssignalen der Vergleichereinrichtung über die Ausgangszeilen des Boundary-Scans, liefert somit differenzierte Information über verschiedene Signale der Vergleichereinrichtung. Hierbei ist es vorteilhaft, wenn die Vergleichereinrichtung zumindest ein Vergleichermittel aufweist, welchem einander entsprechende Ausgänge der Kernschaltkreise, nämlich jeweils ein Ausgang jedes Kernschaltkreises, als Prüfeingänge zuge- führt sind und von welchem her ein aus dem Vergleich dieser Ausgänge untereinander bestimmtes Vergleichsergebnissignal über ein Multiplexermittel einer Grenzprüfungs-Ausgangszelle eingespeist ist. Diese Vergleichermittel können insbesondere für jeden Ausgang der Kernschaltkreise vorgesehen sein.A preferred embodiment of the invention has a limit test logic with a number of limit test output cells, the inputs of which are each connected to an output of one of the core circuits and the outputs of which are connected to connections led out of the module as signal outputs, and at least one of the limit test Test logic controlled multiplexer, via which a comparison result signal of a limit test output cell derived from test inputs in the comparator device is fed. This enables output signals of the comparator device to be read out via the output lines of the boundary scan, and thus provides differentiated information about various signals of the comparator device. It is advantageous here if the comparator device has at least one comparator to which corresponding outputs of the core circuits, namely one output of each core circuit, are fed as test inputs and from which a comparison result signal determined from the comparison of these outputs with one another via a multiplexer means Limit test output cell is fed. These comparator means can in particular be provided for each output of the core circuits.

Eine weitere vorteilhafte Ausbildung der Erfindung, welche eine einfache und flexible Ansteuerung der erfindungsgemäßen Fehlereinspeisungen gestattet und zudem eine beträchtliche Rationalisierung des Testvorgangs ermöglicht, hat eine Steuerlogik, die zumindest einen aus dem Baustein herausgeführten Anschluss als Dateneingang zur Eingabe von Befehlssignalen an die Steuerlogik sowie zumindest einen Fehlersteuerungs- Ausgang, der mit einem Fehlersteuereingang verbunden ist, aufweist, wobei die Steuerlogik dazu eingerichtet ist, die über den Dateneingang eingegebenen Befehlssignale zu decodie- ren, daraus Befehle zur Fehlersteuerung abzuleiten und entsprechend diesen Befehlen an den zumindest einen Fehlersteuerung-Ausgang zu legen.A further advantageous embodiment of the invention, which allows simple and flexible control of the error feeds according to the invention and also enables a considerable rationalization of the test process, has a control logic which has at least one connection led out of the module as a data input for input of command signals to the control logic and at least one Error control output, which is connected to an error control input, wherein the control logic is set up to decode the command signals entered via the data input, to derive commands for error control therefrom and to apply these to the at least one error control output.

Hierbei ist es insbesondere günstig, wenn die Steuerlogik als Teil der Grenzprüfungs-Testlogik des Bausteins und der Daten- eingang als Testdateneingang einer Testschnittstelle derIt is particularly advantageous here if the control logic as part of the limit test logic of the module and the data input as test data input of a test interface of the

Grenzprüfungs-Testlogik ausgeführt ist. Dies verringert nicht nur den Hardware-Aufwand, sondern verbessert auch durch die Verwendung der normierten Schnittstelle des Boundary-Scan die Logistik des Bausteintests.Limit check test logic is executed. This not only reduces the hardware effort, but also improves the logistics of the block test by using the standardized interface of the boundary scan.

Günstigerweise steuert zumindest ein Fehlersteuereingang eine Gruppe von Fehlereinspeisungen an, nämlich die Fehlereinspei- sungen von Prüfeingängen für parallele Ausgänge eines der Kernschaltkreise. Dadurch kann in einem Testschritt die Vergleicherfunktion für die gesamte Zahl von Ausgängen eines Kernschaltkreises überprüft werden. Hierbei kann vorteilhaft^¬ erweise für jeden der Kernschaltkreise jeweils ein Fehler^¬ steuereingang vorgesehen sein, welcher eine Gruppe von Feh^¬ lereinspeisungen ansteuert.At least one error control input advantageously controls a group of error feeds, namely the error feeds of test inputs for parallel outputs of one of the core circuits. As a result, the comparator function for the total number of outputs can be performed in one test step Core circuit to be checked. Here, advantageously ^¬ enough, for each of the core circuits, respectively, an error ^¬ its control input provided, which controls a group of FEH lereinspeisungen ^¬.

Im folgenden wird die Erfindung an einem Ausführungsbeispiel betreffend einen gedoppelten ASIC-Baustein näher erläutert, welcher in dem Schaltungsschema der beigefügten Figur veranschaulicht ist.The invention is explained in more detail below using an exemplary embodiment relating to a double ASIC component, which is illustrated in the circuit diagram of the attached figure.

In dem ASIC-Baustein ICT ist die Anwendungslogik gedoppelt in Form zweier Kernschaltkreise KKO, KKl realisiert. Der ASIC- Baustein weist eine Anzahl von Anschluss-Pins INP,OUP auf, wobei die Eingangsanschlüsse INP nach bekannter Art den Eingängen in0,inl beider Kernschaltkreise zugeführt sind, jedoch nur ein Ausgangssatz ouO des einen Kernschaltkreises KKO („primärer"" Kernschaltkreis) über die Ausgangsanschlüsse OUP aus dem Baustein herausgeführt ist. Der Ausgangssatz ouO umfasst n Ausgänge ouO-1 bis ouO-n, von denen in der Figur lediglich der erste und der letzte gezeigt sind; gleiches gilt für die den Ausgängen zugeordneten Komponenten. Die Ausgänge oul des anderen („sekundären') Kernschaltkreises KKl dienen lediglich der Überprüfung auf den fehlerfreien Betrieb mittels einer Vergleichereinrichtung VGL wie weiter unten ausführlich dargestellt ist. Die Kernschaltkreise KKO, KKl arbeiten parallel, beispielsweise in mikrosynchroner Be- triebsart aufgrund eines gemeinsamen Taktsignales. (Die Taktversorgung der Komponenten des ASIC-Bausteins ICT ist der Übersichtlichkeit halber in der Figur nicht gezeigt.)The application logic is implemented in duplicate in the form of two core circuits KKO, KKl in the ASIC module ICT. The ASIC module has a number of connection pins INP, OUP, the input connections INP being fed to the inputs in0, inl of both core circuits in a known manner, but only via an output set or the like of the one core circuit KKO (“primary” ”core circuit) the output connections OUP is led out of the module. The output set ouO comprises n outputs ouO-1 to ouO-n, of which only the first and the last are shown in the figure; the same applies to the components assigned to the outputs. The outputs oul of the other (“secondary”) core circuit KK1 only serve to check for fault-free operation by means of a comparator device VGL, as is shown in detail below. The core circuits KKO, KKl work in parallel, for example in a microsynchronous mode due to a common clock signal. (The clock supply of the components of the ASIC module ICT is not shown in the figure for the sake of clarity.)

Der ASIC-Baustein weist des weiteren eine Boundary-Scan-Test- logik auf, welche eine Steuerlogik BSL, eine aus dem Baustein ICT herausgeführte Testschnittstelle TAP sowie Boundary-Scan- Eingangzellen BIZ und Boundary-Scan-Ausgangszellen BOZ aufweist. Die Testschnittstelle TAP ( ^ΛTest Access Port') ist in Übereinstimmung mit dem IEEE-Standard 1149-1 eine serielle Schnittstelle. Diese dient ausschließlich Prüfzwecken und _ 1 1The ASIC component furthermore has a boundary scan test logic which has a control logic BSL, a test interface TAP led out of the component ICT, and boundary scan input cells BIZ and boundary scan output cells BOZ. The test interface TAP ( ^Λ Test Access Port ') is a serial interface in accordance with the IEEE standard 1149-1. This is for testing purposes only and _ 1 1

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LO o -T) o O rH i— I CN CN cn LO o -T) o O rH i - I CN CN cn

eines XOR-Registers realisierten - Komparatorzelle CPZ sind die genannten Prüfeingänge cpi zugeführt; sie liefert ein Vergleichsergebnissignal col, welches im Falle einer mangeln^¬ den Übereinstimmung der Signale der Prüfeingänge einen Feh- lerwert (z.B. einen vordefinierten High-Pegel) annimmt. Die Vergleichsergebnissignale col,...,con der Vergleichermittel werden zusammengefasst, z.B. in Form eines Busses cob, und einer Vergleicherauswertung VGG zugeführt, in welcher die Vergleichssignale cob ausgewertet werden, zweckmäßigerweise mittels einer ODER-Verknüpfung. Sofern ein Vergleichsfehler ermittelt wird, speichert die Vergleicherauswertung VGG das Ergebnis und löst nach bekannter Art über einen Ausgang VGS einen Fehleralarm aus, beispielsweise mittels eines Interrupts oder eines Resets über eine entsprechenden Inter- rupt/Reset-Eingang rst der Kernkomponenten KKO, KKl.of an XOR register implemented - comparator cell CPZ, the test inputs cpi mentioned are supplied; it provides a comparison result signal col which lerwert a fault in the event of lack ^¬ the coincidence of the signals of the test inputs assumes (a predefined high level for example). The comparison result signals col, ..., con of the comparator means are combined, for example in the form of a bus cob, and fed to a comparator evaluation VGG in which the comparison signals cob are evaluated, expediently by means of an OR operation. If a comparison error is determined, the comparator evaluation VGG stores the result and triggers a fault alarm in a known manner via an output VGS, for example by means of an interrupt or a reset via a corresponding interrupt / reset input rst of the core components KKO, KKl.

Gemäß der Erfindung weisen die Prüfeingänge cpi des Vergleichermittels CZO - und zweckmäßigerweise ebenso die der übrigen Vergleichermittel - Fehlereinspeisungen XRO,XRl auf. Diese sind in dem gezeigten Beispiel mittels XOR-Gatter rea- lisiert, durch welches eine Signalinversion realisierbar ist; freilich wären ebenso andere Schaltungsformen wie z.B. ein UND-Gatter (Leitungsunterbrechung) denkbar. Es sei hierbei hervorgehoben, dass die Fehlereinspeisungen den Prüfeingängen cpi der Vergleicher vorgeschaltet sind und nicht etwa in die Signalleitungen oup-1, ..., oup-n der Ausgangssignale. Auf diese Weise ist gemäß dem Erfindungsgedanken eine Überprüfung der Vergleicherfunktionen unabhängig von dem Betrieb der Kernkomponenten KKO, KKl möglich.According to the invention, the test inputs cpi of the comparator means CZO - and expediently also those of the other comparator means - have fault feeds XRO, XRI. In the example shown, these are implemented by means of an XOR gate, by means of which a signal inversion can be implemented; of course, other types of circuit would be just as e.g. an AND gate (open circuit) conceivable. It should be emphasized here that the error feeds are connected upstream of the test inputs cpi of the comparators and not, for example, into the signal lines oup-1, ..., oup-n of the output signals. In this way, according to the inventive concept, the comparator functions can be checked independently of the operation of the core components KKO, KKl.

Die Fehlereinspeisungen XRO, XRl werden durch Fehlersteuerein- gange cx0,cxl angesteuert. In dem gezeigten Ausführungsbei- spiel werden jeweils alle jene Prüfeingänge, welche Ausgängen einer Kernkomponente entsprechen, durch einen gemeinsamen Fehlersteuereingang versorgt. So ist z.B. der Fehlersteuereingang cxO mit jenen Fehlereinspeisungen XRO verbunden, deren Prüfeingang mit einem Ausgang ou0-l, ..., ouO-n der Kern- komponente KKO verbunden ist; entsprechendes gilt für den Fehlersteuereingang cxl hinsichtlich der anderen Kernkomponente KKl bzw. der zugeordneten Fehlereinspeisungen XRl. Die Fehlersteuereingänge cx0,cxl sind günstigerweise als Fehler- Steuerungs-Ausgänge der Boundary-Scan-Steuerlogik BSL realisiert. Auf diese Weise können mit Hilfe der Boundary-Scan- Architektur, also ohne die Verwendung zusätzlicher Anschlüsse od.dgl., Signalverfälschungen in Hinblick auf die Komparato- ren für jeweils eine der beiden Kernkomponenten eingespeist werden.The error feeders XRO, XRl are controlled by error control inputs cx0, cxl. In the exemplary embodiment shown, all those test inputs that correspond to outputs of a core component are supplied by a common error control input. For example, the error control input cxO is connected to those error feeders XRO whose test input is connected to an output ou0-l, ..., ouO-n of the core component KKO is connected; The same applies to the error control input cxl with regard to the other core component KKl or the assigned error feeds XRl. The error control inputs cx0, cxl are advantageously implemented as error control outputs of the boundary scan control logic BSL. In this way, with the aid of the boundary scan architecture, that is to say without the use of additional connections or the like, signal falsifications with respect to the comparators can be fed in for one of the two core components.

Zufolge der Erfindung ist des weiteren für jeden Vergleicher CZl,...,CZn ein zusätzlicher Multiplexer CMX vorgesehen, über welchen das Vergleichsergebnissignal col,...,con der betreffenden Boundary-Scan-Ausgangszelle B01,...,BOn zugeführt werden kann. Dies kann (wiederum nur am Beispiel des ersten Vergleichers CZ1 und der ersten Zelle BOl) beispielsweise dadurch realisiert sein, dass dem ersten Multiplexer EMX der Ausgangszelle BOl anstelle des Ausgangssignals ouO-l ein Signal xol zugeführt wird, das dem zugeordneten Vergleichsergebnis- Multiplexer CMX entstammt und aus dem Ausgangssignal ouO-l einerseits und dem Vergleichsergebnissignal col andererseits gemultiplext ist. Der erfindungsgemäße Umstand, dass dem Vergleichermittel CZ1 eine Boundary-Scan-Ausgangszelle BOl direkt nachgeschaltet ist, ermöglicht ein Auslesen des Ver- gleicherzustandes col auf einfache Weise über den Boundary- Scan. Die Verwendung des Multiplexers CMX vermeidet hierbei, dass eine zusätzliche Boundary-Scan-Zelle eingeführt werden müsste. Im übrigen entspricht der in der Figur gezeigte Aufbau der Ausgangszellen B01,...,BOn, insbesondere hinsichtlich der D-Register DRG und des Endmultiplexers BMX, dem in dem IEEE-Standard 1149-1 vorgeschlagenen Aufbau einer Boundary- Scan-Ausgangszelle .According to the invention, an additional multiplexer CMX is also provided for each comparator CZl, ..., CZn, via which the comparison result signal col, ..., con can be supplied to the relevant boundary scan output cell B01, ..., BOn , This can be realized (again only using the example of the first comparator CZ1 and the first cell BO1), for example, in that a signal xol is supplied to the first multiplexer EMX of the output cell BOl instead of the output signal ouO-1, which comes from the assigned comparison result multiplexer CMX and is multiplexed from the output signal ouO-l on the one hand and the comparison result signal col on the other. The fact according to the invention that a boundary scan output cell BO1 is connected directly downstream of the comparator means CZ1 enables the comparison state col to be read out in a simple manner via the boundary scan. The use of the multiplexer CMX avoids that an additional boundary scan cell would have to be introduced. Otherwise, the structure of the output cells B01, ..., BOn shown in the figure corresponds, in particular with regard to the D register DRG and the end multiplexer BMX, to the structure of a boundary scan output cell proposed in IEEE standard 1149-1.

Der Vergleichsergebnis-Multiplexer CMX ist über einen Multi- plexersteuereingang cxm angesteuert. In dem gezeigten Ausfüh- rungsbeispiel sind die Multiplexersteuereingänge cxm der Vergleichermittel CZl,...,CZn - ebenso wie die Fehlersteuer^¬ eingänge cx0,cxl - von einem gemeinsamen Fehlersteuerungs- Ausgang der Boundary-Scan-Steuerlogik BSL versorgt. Diese Signale cxO, cxl, cxm stellen eine Vergleicherfehlersteuerung fcx dar, welche die Einspeisung von Vergleicherfehlern und deren Auslesen über die Boundary-Scan-Architektur ermöglicht.The comparison result multiplexer CMX is controlled via a multiplexer control input cxm. In the exemplary embodiment shown, the multiplexer control inputs cxm are the Comparator means CZL, ..., CZN - as well as the error control inputs ^¬ cx0, cxl - supplied by a common error control output of the boundary scan control logic BSL. These signals cxO, cxl, cxm represent a comparator error control fcx, which enables comparator errors to be fed in and read out via the boundary scan architecture.

Die Boundary-Scan-Steuerlogik wird um drei Fehlersteuerungsbefehle im Sinne der DE 197 35 163 AI erweitert, wobei bei allen diesen drei Befehlen die Vergleicherergebnisse col,...,con über die Boundary-Scan-Zellen BOZ in ein Boundary- Scan-Register ausgelesen werden:The boundary scan control logic is expanded by three error control commands in the sense of DE 197 35 163 AI, with all of these three commands comparing results col, ..., con via the boundary scan cells BOZ into a boundary scan register can be read out:

• FAULT_INJECTION_0 = Fehlereinspeisung für die „primäre* Kernkomponente KKO des Bausteins ICT. Dies geschieht über den Fehlersteuereingang cxO, welcher aktiviert wird; alle den Ausgängen ouO entsprechenden Prüfeingänge der Komparatoren CPZ werden invertiert, sodass die Ergebnissignale col,...,con aller Vergleichermittel den Fehlerwert annehmen. Gleichzeitig wird durch diesen Befehl der Multiplexersteuereingang cxm aktiviert, sodass die Signaleingänge xol,...,xon mit den Vergleichsergebnissignalen col,...,con versorgt werden. Die Vergleichsergebnissignale können dann nach bekannter Art wie z.B. gemäß dem sogenannten EXTEST des Boundary-Scans mittels der Boundary-Scan-Zellen B01,...,BOn zwischengespeichert (CAPTURE_DR) und über den Ausgang tdo ausgetaktet (SHIFT_DR) werden. Auf diese Weise ist eine Überprüfung der Vergleicherfunktion insbesondere mit einer Lokalisierung einer fehlerhaften Zelle möglich.• FAULT_INJECTION_0 = error feed for the "primary * core component KKO of the ICT block. This is done via the error control input cxO, which is activated; all test inputs of the comparators CPZ corresponding to the outputs ouO are inverted, so that the result signals col, ..., con of all comparator means assume the error value. At the same time, the multiplexer control input cxm is activated by this command, so that the signal inputs xol, ..., xon are supplied with the comparison result signals col, ..., con. The comparison result signals can then be made in a known manner, e.g. in accordance with the so-called EXTEST of the boundary scan using the boundary scan cells B01, ..., BOn (CAPTURE_DR) and clocked out via the output tdo (SHIFT_DR). In this way it is possible to check the comparator function, in particular by locating a faulty cell.

• FAU T_INJECTION_1 = Fehlereinspeisung für die „sekundäre* Kernkomponente KKl. Dies geschieht mittels des Fehlersteu- ereingangs cxl; im übrigen entspricht dieser Befehl dem vorangegangenen.• FAU T_INJECTION_1 = error feed for the "secondary * core component KKl. This is done by means of the error control input cxl; otherwise this command corresponds to the previous one.

• COMPARE_EXTEST = Auslesen der Komparatoren über die Boundary- Scan-Ausgangszellen ohne Fehlereinspeisung. Hierbei werden die Fehlersteuereingänge cx0,cxl nicht aktiviert; dieser Befehl liefert somit eine Überprüfung und Lokalisierung der Komparatoren in der normale Funktion, und kann auch ohne Beeinträchtigung der ASIC-Funktion im vollen Betrieb verwendet werden. Somit wird durch diesen Befehl lediglich der Multiplexersteuereingang cxm aktiviert, sodass die Signaleingänge xol,...,xon mit den Vergleichsergebnissignalen col,...,con versorgt werden. Die Vergleichsergebnissignale können dann wie oben mittels der Boundary-Scan-Zellen B01,...,BOn zwischengespeichert und ausgetaktet werden. Selbstverständlich sind die Namen der drei erweiterten Befehle (FAULT_INJECTION_0, FAULT_INJECTION_1, sowie COMPARE_EXTEST) lediglich beispielhafter Natur.• COMPARE_EXTEST = Read the comparators via the boundary scan output cells without error feed. In this case, the error control inputs cx0, cxl are not activated; this command provides a check and localization of the comparators in the normal function, and can also without Impairment of the ASIC function can be used in full operation. Thus, only the multiplexer control input cxm is activated by this command, so that the signal inputs xol, ..., xon are supplied with the comparison result signals col, ..., con. The comparison result signals can then be buffered and clocked out using the boundary scan cells B01, ..., BOn as above. Of course, the names of the three extended commands (FAULT_INJECTION_0, FAULT_INJECTION_1, and COMPARE_EXTEST) are only examples.

Die Boundary-Scan-Testlogik liegt nicht in gedoppelter Form vor. Dies vermindert die Verdoppelungsgüte des ASIC-Bausteins nicht, da der Boundary-Scan-Test sowie die Fehlereinspeisung nur für den Testfall vorgesehen und im Normalbetrieb die Boundary-Scan-Logik nicht aktiviert ist. The boundary scan test logic is not available in duplicate. This does not reduce the doubling quality of the ASIC component, since the boundary scan test and the error feed are only intended for the test case and the boundary scan logic is not activated in normal operation.

Claims

Patentansprüche claims

1. Integrierter elektronischer Baustein (ICT) mit einer Anzahl von Anschlüssen (INP,OUP), mit zumindest zwei gleichartigen, in synchroner Betriebsart betreibbaren Kernschalt- kreisen (KKO, KKl) sowie mit einer Vergleichereinrichtung1. Integrated electronic component (ICT) with a number of connections (INP, OUP), with at least two identical core circuits (KKO, KKl) that can be operated in synchronous operating mode and with a comparator device

(VGL) , welcher über Prüfeingänge (cpi) die Signale einander entsprechender Ausgänge (ouO-l, oul-1; ...; ouO-n, oul-n) der Kernschaltkreise (KKO, KKl) zum gegenseitigen Vergleich zugeführt sind und welche einen Vergleicherausgang (vgs) zur Ausgabe eines Fehlersignals im Falle einer mangelhaften Übereinstimmung dieser Signale aufweist, gekennzeichnet durch zumindest eine Hardware-Fehlereinspeisung (XRO, XRl) für Prüfzwecke, wobei zumindest einem der Prüfeingänge (cpi) der Vergleichereinrichtung (VGL) eine Fehlereinspeisung (XRO, XRl) vorgeschaltet ist, welche von zumindest einem Fehlersteuereingang (cx0,cxl) ansteuerbar ist.(VGL), which are fed via test inputs (cpi) to the signals of corresponding outputs (ouO-l, oul-1; ...; ouO-n, oul-n) of the core circuits (KKO, KKl) for mutual comparison and which has a comparator output (vgs) for outputting an error signal in the event of a poor match between these signals, characterized by at least one hardware error feed (XRO, XRI) for test purposes, at least one of the test inputs (cpi) of the comparator device (VGL) having an error feed (XRO , XRI) is connected upstream, which can be controlled by at least one error control input (cx0, cxl).

2. Integrierter elektronischer Baustein nach Anspruch 1, gekennzeichnet durch eine Grenzprüfungs-Testlogik mit einer Anzahl von Grenz- prüfungs-Ausgangszellen (BOl, ...,BOn), deren Eingänge (oup-1, ..., oup-n) jeweils mit einem Ausgang (ouO-l, ..., ouO-n) eines der Kernschaltkreise und deren Ausgänge mit aus dem Baustein (ITC) als Signalausgänge herausgeführten Anschlüssen (OUP) verbunden sind, sowie zumindest ein von der Grenzprüfungs-Testlogik angesteuertes Multiplexermittel (CMX) , über welches ein in der Vergleichereinrichtung (VGL) aus Prüfeingängen (cpi) abgeleitetes Vergleichsergebnissignal (col) einer Grenzprüfungs-Ausgangszelle (BOl) eingespeist ist.2. Integrated electronic module according to claim 1, characterized by a limit test logic with a number of limit test output cells (BOl, ..., BOn), the inputs (oup-1, ..., oup-n) each with an output (ouO-l, ..., ouO-n) of one of the core circuits and their outputs are connected to connections (OUP) led out of the module (ITC) as signal outputs, as well as at least one multiplexer controlled by the limit test logic ( CMX), via which a comparison result signal (col) derived from test inputs (cpi) in the comparator device (VGL) of a limit test output cell (BO1) is fed.

3. Integrierter elektronischer Baustein nach Anspruch 2, dadurch gekennzeichnet, dass die Vergleichereinrichtung (VGL) zumindest ein Vergleichermittel (CZ1) aufweist, welchem einander entsprechende Ausgänge (ouO-l, oul-1) der Kernschaltkreise, nämlich jeweils ein Ausgang jedes Kern^¬ schaltkreises (KKO, KKl), als Prüfeingänge (cpi) zugeführt sind und von welchem her ein aus dem Vergleich dieser Ausgänge unter^¬ einander bestimmtes Vergleichsergebnissignal (col) über ein Multiplexermittel (CMX) einer Grenzprüfungs-Ausgangszelle (BOl) eingespeist ist.3. Integrated electronic module according to claim 2, characterized in that the comparator device (VGL) has at least one comparator means (CZ1), which mutually corresponding outputs (OUO-l, oul-1) of the core circuits, namely in each case one output of each core ^¬ circuit (KKO, CCFL), are as test inputs (cpi) is supplied and which produces a from the comparison of these outputs at ^¬ each other certain comparison result signal (col) is fed via a multiplexer (CMX) of a limit test output cell (BOl).

4. Integrierter elektronischer Baustein nach einem der An- sprüche 1 bis 3, gekennzeichnet durch eine Steuerlogik (BSL) , die zumindest einen aus dem Baustein (ITC) herausgeführten An- schluss als Dateneingang (TDI) zur Eingabe von Befehlssignalen an die Steuerlogik (BSL) sowie zumindest einen Fehler- steuerungs-Ausgang (FIA) , der mit einem Fehlersteuereingang4. Integrated electronic component according to one of claims 1 to 3, characterized by a control logic (BSL), which has at least one connection led out of the component (ITC) as a data input (TDI) for inputting command signals to the control logic (BSL ) and at least one error control output (FIA), which with an error control input

(cx0,cxl) verbunden ist, aufweist, wobei die Steuerlogik dazu eingerichtet ist, die über den Dateneingang (TDI) eingegebenen Befehlssignale zu decodieren, daraus Befehle zur Fehlersteuerung abzuleiten und entsprechend diesen Befehlen an den zumindest einen Fehlersteuerung-Ausgang (FIA) zu legen.(cx0, cxl), the control logic being set up to decode the command signals entered via the data input (TDI), to derive commands for error control therefrom and to apply them to the at least one error control output (FIA) in accordance with these commands ,

5. Integrierter elektronische Baustein nach Anspruch 4, dadurch gekennzeichnet, dass die Steuerlogik (BSL) als Teil der Grenzprüfungs-Testlogik des Bausteins und der Dateneingang (TDI) als Testdateneingang einer Testschnitt- stelle (TAP) der Grenzprüfungs-Testlogik ausgeführt ist.5. Integrated electronic module according to claim 4, characterized in that the control logic (BSL) is designed as part of the limit test logic of the module and the data input (TDI) as test data input of a test interface (TAP) of the limit test logic.

6. Integrierter elektronischer Baustein nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass zumindest ein Fehlersteuereingang (cxO) eine Gruppe von Fehlereinspeisungen an- steuert, nämlich die Fehlereinspeisungen (XRO) von Prüfeingängen für parallele Ausgänge (ouO-l, ..., ouO-n) eines der Kernschaltkreise (KKO) . 6. Integrated electronic module according to one of claims 1 to 5, characterized in that at least one error control input (cxO) controls a group of error feeds, namely the error feeds (XRO) of test inputs for parallel outputs (ouO-l, ... , ouO-n) one of the core circuits (KKO).

7. Integrierter elektronischer Baustein nach Anspruch 6, dadurch gekennzeichnet, dass für jeden der Kernschaltkreise (KKO, KKl) jeweils ein Fehlersteuereingang (cx0,cxl) vorgesehen ist, welcher eine Gruppe von Fehlerein- Speisungen (XRO, XRl) ansteuert. 7. Integrated electronic module according to claim 6, characterized in that an error control input (cx0, cxl) is provided for each of the core circuits (KKO, KKl), which controls a group of error feeds (XRO, XRl).