WO2000075985A1 - Procede de fabrication de dispositif portable a circuit integre avec chemins de conduction electrique - Google Patents

Procede de fabrication de dispositif portable a circuit integre avec chemins de conduction electrique Download PDF

Info

Publication number
WO2000075985A1
WO2000075985A1 PCT/FR2000/001264 FR0001264W WO0075985A1 WO 2000075985 A1 WO2000075985 A1 WO 2000075985A1 FR 0001264 W FR0001264 W FR 0001264W WO 0075985 A1 WO0075985 A1 WO 0075985A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
manufacturing
contact pads
chips
paths
Prior art date
Application number
PCT/FR2000/001264
Other languages
English (en)
Inventor
Jean-Christophe Fidalgo
Bernard Calvas
Original Assignee
Gemplus
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gemplus filed Critical Gemplus
Priority to AU45753/00A priority Critical patent/AU4575300A/en
Publication of WO2000075985A1 publication Critical patent/WO2000075985A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Definitions

  • the present invention relates to a method of manufacturing electronic devices comprising at least one integrated circuit chip connected to a communication interface through electrical conduction paths.
  • the present invention can be applied to devices comprising a single integrated circuit chip connected to a communication interface, the connection pads of which are not opposite the contact pads of the chip. Electrical conduction paths then allow the connection to be made.
  • the present invention advantageously applies to the manufacture of electronic devices comprising a plurality of integrated circuit chips stacked and connected together by electrical conduction paths. It relates more particularly to portable devices with integrated circuits comprising such a stack connected to communication interfaces such as Donner of connection and / or antenna.
  • These electronic devices constitute portable devices for example, such as smart cards with and / or contactless or electronic tags.
  • the present invention applies to electronic devices such as cameras or stacks of memories used in the aerospace field, or even electronics embedded in vehicles, for example.
  • the invention makes it possible to reduce the dimensions of the device for applications in which the overall dimensions must be controlled.
  • FIG. 1 A conventional method for manufacturing a stack of integrated circuits is illustrated in FIG. 1.
  • the integrated circuit chips 10 are superimposed by bonding the rear face of a chip 10 to the active face of the previous one, the contact pads 11 of each chip 10 remaining free to allow connection by wire wiring 17.
  • connection wires 17 and their protection by depositing resin or the like, further increases the volume of the micromodule obtained.
  • Such a method does not make it possible to obtain a compact integrated circuit stack and the number of circuits to be stacked is necessarily limited as and when stacked.
  • stacking is limited to three levels.
  • FIG. 2 illustrates another known method for manufacturing a stack of integrated circuits.
  • the object of the present invention is to overcome the drawbacks of the prior art for the production of integrated circuit stacks.
  • the present invention provides a method of manufacturing a stack of integrated circuits making it possible to combine reliability of the finished product with simplicity and a reduction in the number of manufacturing steps.
  • the present invention proposes to make openings in the cutting paths of a wafer carrying integrated circuit chips, and to make electrical conduction paths between the contact pads of the chips and a connection point located on the back side of the plate.
  • the invention also makes it possible to connect a single integrated circuit chip to a communication interface of a particular design in which the connection pads are not located opposite the contact pads of the chip. Electrical conduction paths then make it possible to make the connection by connecting the contact pads of the chip to connection points situated opposite the pads of the connection to the communication interface.
  • the present invention more particularly relates to a method of manufacturing a device, characterized in that it comprises the following steps: - supply of at least one integrated circuit chip placed on at least one wafer and surrounded by paths cutting; making openings in the cutting paths crossing the wafer; - Realization of electrical conduction paths covering the side of each opening and extending from a contact pad of a chip adjacent to the opening to a connection point of the chip.
  • the connection points are located on the rear face of the chip.
  • connection points are located on the active face of the chip, the electrical conduction path passing through the rear face of the chip.
  • the method according to the invention further comprises the following steps: individualization of a chip by sawing the cutting paths; connection of the contact pads of the chip to a communication interface by placing the connection points of the chip opposite the connection pads of the communication interface.
  • the method further comprises the following steps: individualization of at least two chips by sawing the cutting cnemms; stacking: individualized chips so as to place the connection points and the contact pads of each chip opposite, - connection of the contact pads of the stacked chips through the electrical conduction cnemms.
  • the method further comprises the following steps: stacking the wafers comprising the integrated circuit chips so as to place the connection points and the contact pads of each chip opposite; connection of the contact pads of the stacked chips through the electrical conduction paths; individualization of the chip stacks by sawing the cutting paths of the overlapping wafers.
  • the connections between the contact pads and the connection points of the stacked chips are made by gluing.
  • the bonding is carried out collectively by thermoactivation.
  • connections between the contact pads and the connection points of the stacked chips are made collectively by thermosonic welding.
  • connections between the contact pads and the connection points of the stacked chips are made collectively by thermocompression.
  • connections between the contact pads and the connection points stacked chips are produced collectively by ultrasonic welding.
  • connections between the contact pads and the connection points of the stacked chips are made collectively by remelting an alloy, previously applied to the electrical conduction paths.
  • the openings are drilled at the intersections of the cutting paths. According to another alternative embodiment, the openings are drilled on the edges of the cutting paths, near the contact pads of the chips.
  • the electrical conduction cnemms are made of metallic material.
  • the electrical conduction paths are made of conductive polymer.
  • the present invention also relates to an electronic device comprising at least one integrated circuit chip, characterized in that the contact pads of the chip are connected to a communication interface by electrical conduction paths carried at least in part by the chip.
  • the invention also applies to an electronic device comprising a stack of at least two integrated circuits, characterized in that the connections between the contact pads of the stacked chips are ensured by electrical contact through electrical conduction paths covering each side of the chip and extending from a contact pad to the rear face of the chip.
  • the stack of integrated circuits is connected to a communication interface through at least one of the electrical conduction cr-emms carried at least in part by the chip.
  • the method according to the invention is simple to implement and makes it possible to obtain compact integrated circuit stacks which may have more than three levels.
  • the use of thin circuit boards will allow excellent compactness of the stack.
  • Such stacks can be transferred to a card holder with ISO standard dimensions, that is to say a thickness of 0.76 mm.
  • the manufacturing method according to the invention has the advantage of allowing a collective connection of the superimposed chips, which leads to a saving of time and a reduction in costs.
  • the collective connection of the chips can be carried out after the individualization of the chips and their stacking or before the individualization by stacking the plates.
  • the method of the invention allows a significant gain in materials.
  • the invention also makes it possible to produce contact deviations on a single chip so as to transfer it directly to a communication interface. communication whatever the reason for the connection periods of the latter.
  • the chip or the stack of chips are also easily connected to the communication interface of the device through the electrical conduction paths previously made.
  • FIG. 1, already described, is a diagram in cross section illustrating a traditional method of manufacturing a stack of integrated circuits
  • FIG. 2, described above, is a diagram in cross section illustrating a known method of manufacturing a stack of integrated circuits
  • Figure 3 is a schematic top view of a portion of an integrated circuit board showing the cutting paths
  • FIG. 4 is a schematic top view of an opening made in the cutting paths according to the method of
  • Figure 5 is a schematic top view illustrating the metallization of the contact pads according to the method of the invention.
  • - Figure 6 is a schematic top view illustrating the sawing of the cutting paths according to the method of the invention;
  • Figure 7 is a sectional view of the metallization of the contact pads according to the method of the invention;
  • Figures 8a and 8b are schematic views of different embodiments of metallizations according to the method of the invention.
  • FIG. 9 schematically illustrates the stack of integrated circuits obtained according to the method of the invention, -
  • Figure 10 schematically illustrates a top view of an alternative embodiment of one invention
  • FIG. 11 is a schematic sectional view of FIG. 10.
  • each circuit chip 10 is framed by cutting paths 2 which will guide the sawing of wafer 1 to individualize the integrated circuit chips.
  • Each chip 10 comprises, on its active face, contact pads 11 capable of establishing electrical contact with another chip and / or with a communication interface.
  • FIG. 4 is a close-up of the intersection A between two cutting paths 2.
  • openings 20 are made in the cutting paths 2. These openings 20 pass through the entire thickness of the wafer 1.
  • the opening 20 is made at the intersection A of the cutting paths 2.
  • openings 20 can be drilled in the edges of the cutting paths 2, preferably near the contact pads 11 of the chips 10.
  • the opening 20 of the wafer can be produced by laser cutting, by micro -.smage by electric discharges, or by high pressure water jet, or by any other means known in the state of the art.
  • the opening has a circular shape centered on the intersection A of the cutting paths 2.
  • the opening 20 is made near the contact pads 11 of the four chips 10 having a corner on the intersection A.
  • FIG. 5 illustrates the step of making the electrical conduction paths.
  • These paths 25 are made of a conductive material such as a metal or a conductive polymer for example. In general, these paths 25 cover the sides of the openings 20 and extend from a contact pad 11 adjacent to an opening 20 to a connection point 12.
  • connection points 12 are located on the rear face of the chip 10 or on its front face. To make a stack of integrated circuits, the connection points are preferably located on the rear face of each chip 10. These electrical conduction paths 25 can be produced according to various known techniques.
  • a conductive material can, for example, be printed on a predetermined area of the wafer by serigraphy or by material jet using a printing head.
  • the paths 25 can also be produced, for example, by chemical deposition of conductive material, by electrolysis, by spraying of vaporized conductive material, or also by vacuum evaporation of conductive material.
  • the chips 10 are then individualized by sawing 21 from the cutting paths 2.
  • Sawing 21 also makes it possible to separate the metallized contact pads 11 from one another so that there is no electrical contact between different chips 10 on the same wafer 1.
  • FIG. 7 illustrates in section the area covered by an electrical conduction path 25. This area extends, in a hook, on the contact pads 11 adjacent to the opening 20, on the sides of the opening 20 and on the rear face of the chips in contact with said opening 20 to reach a connection point 12. An electrical contact is thus established between the contact pads 11 of the chips 10 and the connection points 12 of the respective rear faces.
  • FIGS. 8a and 8b illustrate alternative embodiments of the manufacturing method according to the invention with other formats for cutting openings 20 and electrical conduction paths 25.
  • FIG. 8a illustrates an opening 20 of large format pierced in a cross at the intersection of the paths of ⁇ cut 2, with - .. re electrically conductive zone 25 in an arc broken by sawing 21 of the wafer along the cutting paths 2 so as to dissociate each chip 10 and its contacts 11.
  • Such a variant allows great tolerance in positioning during the stacking of integrated circuit chips.
  • FIG. 8b illustrates a variant in which four small openings 20 have been drilled in the cutting paths 2, near the contact pads 11 of each chip 10.
  • An electrically conductive zone 25 therefore covers a tab extending from each pad of contact 11 when opening 20.
  • openings 20 and paths 25 can be envisaged depending on the size and the location of the contact pads 11 on the chips 10.
  • FIG. 9 illustrates the stacking of integrated circuit chips according to the manufacturing method of the invention.
  • the integrated circuit chips 10, individualized by sawing the wafer along the cutting paths 2 are stacked one on the other so as to place the connection points 12 and the contact pads 11 of each chip 10 facing each other. screw.
  • a plurality of plates 1 can be stacked on each other so as to place the connection points 12 and the contact pads 11 of each chip 10 facing each other.
  • stacks of integrated circuits are individualized by sawing the cutting paths 2 of the overlapping plates 1.
  • the connections between the contact pads 11 of the stacked chips 10 are obtained by bonding or by welding the electrical conduction paths 25 or by any other suitable means.
  • connections are made collectively, on the stacked chips 10, using a heat-activated adhesive and by collectively heating the stack of chips 10.
  • glue for the connection of the paths 25, such as an anisotropic conduction glue, or an isotropic conduction glue, or a non-conductive glue which has a strong shrinkage during its polymerization so as to place the contact pads 11 and the connection points 12 facing each other for mechanical contact.
  • connections are made collectively, on the stacked chips 10.
  • the collective connection can be made by ultrasonic welding.
  • a golden metallization, or alummized, for example, is applied to the electrical conduction paths 25 and the stack of chips is vibrated by ultrasound so as to produce a metallic weld of the contacts 11 and of the metallized connection points 12.
  • connection can also be obtained by thermocompression or by thermosonic compression.
  • the connections of the contact pads 11 with the connection points 12 can be made by refusing a plated alloy such as tin / lead for example, activation of the solder being obtained. by local heating of the plating by means of a beam or a laser fiber for example.
  • Figures 10 and 11 illustrate a possible application of the method according to the present invention.
  • connection pads 12 are located on the acti v e of the chip 10.
  • the electrical conduction paths 25 advantageously make it possible to bring the contact pads 11 respectively to connection points 12 at the side opposite the active face of the chip 10, the paths 25 passing through the rear face of the chip 10.
  • connection points 12 are made on the rear face of the chip 10 as previously described.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

L'invention concerne un procédé de fabrication d'un dispositif portable à circuit intégré, caractérisé en ce qu'il comporte les étapes suivantes: fourniture d'au moins une puce de circuit intégré (10) disposée sur au moins une plaquette (1) et entourée par des chemins de découpe (2); réalisation d'ouvertures (20) dans les chemins de découpe (2) traversant la plaquette (1); réalisation d'un chemin de conduction électrique (25) couvrant le flanc de chaque ouverture (20) et s'étendant d'un plot de contact (11) d'une puce (10) adjacent à l'ouverture (20) jusqu'à un point de connexion (12).

Description

PROCEDE DE FABRICATION DE DISPOSITIF PORTABLE A CIRCUIT INTEGRE AVEC CHEMINS DE CONDUCTION ELECTRIQUE
La présente invention concerne un procédé de fabrication de dispositifs électroniques comportant au moins une puce de circuit: intégré connectée à une interface de communication à travers des chemins de conduction électrique.
La présente invention peut s'appliquer à des dispositifs comportant une seule puce de circuit intégré reliée à une interface de communication dont les plages de connexion ne se trouvent pas en vis à vis des plots de contact de la puce. Des chemins de conduction électriques permettent alors de réaliser la connexion.
La présente invention s'applique avantageusement à la fabrication de dispositifs électroniques comportant une pluralité de puces de circuit intégré empilées et connectées entre elles par des chemins de conduction électrique. Elle vise plus particulièrement des dispositifs portables à circuits intégrés comportant de tels empilement reliés à des interfaces de communication tels que Donner de connexion et/ou antenne .
Ces dispositifs électroniques constituent des dispositifs portables par exemple, tels que des cartes à puce avec et/ou sans contact ou encore des étiquettes électroniques .
La présente invention s'applique aux appareils électroniques tels que des caméras ou des piles de mémoires utilisées dans le domaine de l'aérospatiale, ou encore de l'électronique embarquée dans des véhicules, par exemple. L'invention permet de réduire les dimensions du dispositif pour des applications dans lesquels l'encombrement doit être maîtrisé.
Un procédé classique de fabrication d'une pile de circuits intégrés est illustré sur la figure 1.
Les puces de circuit intégré 10 sont superposées par collage de la face arrière d'une puce 10 sur la face active de la précédente, les plots de contact 11 de chaque puce 10 restant dégagés pour permettre une connexion par câblage fîlaire 17.
Ce procédé présente de nombreuses limites. D'une part, la connexion filaire 17 impose de maintenir les plots de contact 11 dégagés, ce qui entraîne une perte d'espace importante et des risques de pollution accrus.
D'autre part, l'encombrement des fils de connexion 17 et leur protection, par dépôt de résine ou autre, augmente encore le volume du micromodule obtenu. Un tel procédé ne permet pas d'obtenir une pile de circuits intégrés compacte et le nombre de circuits à empiler est nécessairement limité au fur et à mesure de 1 ' empilement .
En générale, l'empilement est limité à trois niveaux.
La figure 2 illustre un autre procédé connu de fabrication de pile de circuits intégrés.
Deux puces de circuit intégré 10 sont superposées, une puce 10 étant retournée de manière à ce que les plots de contact 11 des faces actives des deux puces 10 soient en vis à vis pour une connexion en " flip chip " qu désigne une technique connue de connexion dans laquelle la puce est retournée. Ce procédé présente néanmoins de nombreux inconvénients .
Un tel empilement est limité à deux puces de circuit intégré. De plus, la connexion des puces par la technique du " flip chip " est de faible cadence.
Le but de la présente invention est de pallier aux inconvénients de l'art antérieur pour la réalisation de piles de circuits intégrés.
A cet effet, la présente invention propose un procédé de fabrication d'une pile de circuits intégrés permettant d'associer une fiabilité du produit fini avec une simplicité et une réduction du nombre d'étapes de fabrication.
En particulier, la présente invention propose de réaliser des ouvertures dans les chemins de découpe d'une plaquette portant des puces de circuit intégré, et de réaliser des chemins de conduction électrique entre les plots de contact des puces et un point de connexion situé sur la face arrière de la plaquette.
Des contacts électriques pourront ainsi être étaαlis entre la face active de la puce et sa face arrière pour un empilement d'une pluralité de puces de circuit .
En outre l'invention permet également de connecter une unique puce de circuit intégré à une interface de communication de conception particulière dans laquelle les plages de connexion ne se situent pas en vis à vis des plots de contact de la puce. Des chemins de conduction électrique permettent alors de réaliser la connexion en reliant les plots αe contact de la puce à des points de connexion situés en vis à vis des plages αe connexion αe l'interface de communication. La présente invention a plus particulièrement pour objet un procédé de fabrication d'un dispositif, caractérisé en ce qu' il comporte les étapes suivantes : - fourniture d'au moins une puce de circuit intégré disposée sur au moins une plaquette et entourée par des chemins de découpe ; réalisation d'ouvertures dans les chemins de découpe traversant la plaquette ; - réalisation de chemins de conduction électrique couvrant le flanc de chaque ouverture et s'étendant d'un plot de contact d'une puce adjacent à l'ouverture jusqu'à un point de connexion de la puce. Selon une première variante, les points de connexion sont situés sur la face arrière de la puce.
Selon une seconde variante, les points de connexion sont situés sur la face active de la puce, le chemin de conduction électrique traversant la face arrière de la puce .
Selon un premier mode de réalisation, le procédé selon l'invention comporte en outre les étapes suivantes : individualisation d'une puce par sciage des chemins de découpe ; connexion des plots de contact de la puce à une interface de communication en plaçant les points de connexion de la puce en vis à vis des plages de connexion de l'interface de communication.
Selon un deuxième mode de réalisation, le procédé comporte en outre les étapes suivantes : individualisation d'au moins deux puces par sciaσe des cnemms de découpe ; empilement: des puces individualisées de manière à placer les points de connexion et les plots de contact de cnaque puce en vis à vis ,- connexion des plots de contact des puces empilées à travers les cnemms de conduction électrique . Selon un troisième moαe de réalisation, le procédé comporte en outre les étapes suivantes : empilement des plaquettes comportant les puces de circuit intégré de manière à placer les points de connexion et les plots de contact de chaque puce en vis à vis ; connexion des plots de contact des puces empilées à travers les chemin de conduction électrique ; individualisation des piles de puces par sciage des chemins de découpe des plaquettes superposées .
Selon une caractéristique, les connexions entre les plots de contact et les points de connexion des puces empilées sont réalisées par collage.
Selon une particularité de réalisation, le collage est réalisé collectivement par thermoactivation.
Selon une autre caractéristique, que les connexions entre les plots de contact et les points de connexion des puces empilées sont réalisées collectivement par soudure thermosonique .
Selon une autre caractéristique, les connexions entre les plots de contact et les points de connexion des puces empilées sont réalisées collectivement par thermocompression.
Selon une autre caractéristique, les connexions entre les plots de contact et les points de connexion des puces empilées sont réalisées collectivement par soudure ultrasomque .
Selon une autre caractéristique, les connexions entre les plots de contact et les points de connexion des puces empilées sont réalisées collectivement par réfusion d'un alliage, préalablement appliqué sur les chemins de conduction électrique.
Selon une variante de réalisation, les ouvertures sont percées aux intersections des chemins de découpe. Selon une autre variante de réalisation, les ouvertures sont percées sur les bords des chemins de découpe, à proximité des plots de contact des puces.
Selon une variante, les cnemms de conduction électrique sont réalisés en matériau métallique. Selon une autre variante, les chemins de conduction électrique sont réalisés en polymère conducteur.
La présente invention concerne également un dispositif électronique comportant au moins une puce de circuit intégré, caractérisé en ce que les plots de contact de la puce sont reliés à une interface de communication par des chemins de conduction électrique portés au moins en partie par la puce.
L'invention s'applique en outre à un dispositif électronique comportant une pile d'au moins deux circuits intégrés, caractérisée en ce que les connexions entre les plots de contact des puces empilées sont assurées par contact électrique à travers des chemins de conduction électrique couvrant chacun le flanc de la puce et s'étendant d'un plot de contact jusque sur la face arrière de la puce.
Selon une caractéristique, la pile de circuits intégrés est connectée à une interface de communication à travers au moins un des cr-emms de conduction électrique portés au moins en partie par la puce.
Le procédé selon l'invention est simple à mettre en oeuvre et permet d'obtenir des piles de circuits intégrés compactes pouvant avoir plus de trois niveaux.
En particulier, l'utilisation de plaquettes de circuits fines permettra une excellente compacité de 1 ' empilement . De telles piles peuvent être reportées dans un support de carte aux dimensions standards ISO, soit d'une épaisseur de 0.76 mm.
De plus, le procédé de fabrication selon l'invention présente l'avantage de permettre une connexion collective des puces superposées, ce qui entraîne un gain de temps et une réduction des coûts.
La connexion collective des puces peut être réalisée après l'individualisation des puces et leur empilement ou avant l'individualisation en empilant les plaquettes .
En outre, le procédé de l'invention permet un gain de matières important.
De plus, les caractéristiques électriques de la pile de circuits obtenue seront meilleures que celles obtenues par câblage filaire. On obtient en effet des caractéristiques comparables à celles obtenues par une connexion " flip chip " .
Dans une variante de réalisation, il est également possible de réaliser une antenne directement sur une face de la puce afin d'obtenir un micro empilement sans contact .
L' invention permet en outre de réaliser des déviations de contact sur une puce unique de manière à la reporter directement sur une interface de communication quelque soit le motif des plages de connexion de cette dernière.
La puce ou la pile de puces sont en outre facilement connectées à l'interface de communication du dispositif à travers les chemins de conduction électrique précédemment réalisés.
D'autres particularités et avantages de l'invention apparaîtront à la lecture de la description donnée à titre d'exemple illustratif et non limitatif et faite en référence aux figures annexées qui représentent :
La figure 1, déjà décrite, est un schéma en coupe transversale illustrant un procédé traditionnel de fabrication de pile de circuits intégrés ;
La figure 2, dé à décrite, est un schéma en coupe transversale illustrant un procédé connu de fabrication de pile de circuits intégrés ;
La figure 3 est une vue schématique de dessus d'une portion d'une plaquette de circuits intégrés faisant apparaître les chemins de découpe ;
La figure 4 est une vue schématique de dessus d'une ouverture pratiquée dans les chemins de découpe selon le procédé de
1 ' invention ;
La figure 5 est une vue schématique de dessus illustrant la métallisation des plots de contact selon le procédé de l'invention ; - La figure 6 est une vue schématique de dessus illustrant le sciage des chemins de découpes selon le procédé de l'invention ; La figure 7 est une vue en coupe αe la métallisation des plots de contact selon le procédé de l'invention ;
Les figures 8a et 8b sont des vues schématiques de différentes variantes de réalisation des métallisations selon le procédé de l'invention ;
La figure 9 illustre schématiquement l'empilement des circuits intégrés obtenu selon le procédé de l'invention , -
La figure 10 illustre schématiquement une vue de dessus d'une variante de réalisation de 1 ' invention ;
La figure 11 est une vue schématique en coupe de la figure 10.
En se référant à la figure 3, qui illustre une portion de plaquette 1 de circuits intégrés, chaque puce de circuit 10 est encadrée par des chemins de découpe 2 qui guideront le sciage de la plaquette 1 pour individualiser les puces de circuit intégré.
Chaque puce 10 comprend, sur sa face active, des plots de contact 11 aptes à établir un contact électrique avec une autre puce et/ou avec une interface de communication.
La figure 4 est un gros plan de l'intersection A entre deux chemins de découpe 2.
Selon une caractéristique essentielle du procédé selon l'invention, des ouvertures 20 sont réalisées dans les chemins de découpe 2. Ces ouvertures 20 traversent toute l'épaisseur de la plaquette 1.
Selon le mode de réalisation illustré sur la figure 4, l'ouverture 20 est réalisée à l'intersection A des chemins de découpe 2. Selon d'autres modes αe réalisation, des ouvertures 20 peuvent être percées dans les oords des chemins de découpe 2, préférentiellement à proximité des plots de contact 11 des puces 10. L'ouverture 20 de la plaquette peut être réalisée par découpe laser, par micro -.smage par décharges électriques, ou par jet d'eau haute pression, ou encore par tout autre moyen connu dans l'état de la technique. Sur la variante illustrée sur la figure 4, l'ouverture présente une forme circulaire centrée sur l'intersection A des chemins de découpe 2.
Avantageusement, l'ouverture 20 est réalisée à proximité des plots de contact 11 des quatre puces 10 présentant un coin sur l'intersection A. La figure 5 illustre l'étape de réalisation des chemins de conduction électrique.
Ces chemins 25 sont réalisés dans un matériau conducteur tel qu'un métal ou un polymère conducteur par exemple. De manière générale, ces chemins 25 couvrent les flancs des ouvertures 20 et s'étendent d'un plot de contact 11 adjacent à une ouverture 20 jusqu'à un point de connexion 12.
Selon les applications du procédé, les points de connexion 12 se situent sur la face arrière de la puce 10 ou sur sa face avant. Pour réaliser une pile de circuits intégrés, les points de connexions se trouvent préférentiellement sur la face arrière de chaque puce 10. Ces chemins de conduction électrique 25 peuvent être réalisés selon différentes techniques connues.
Une matière conductrice peut, par exemple, être imprimée sur une zone prédéterminée de la plaquette par sérigraphie ou par jet de matière à l'aide d'une tête α' impression .
Les chemins 25 peuvent également être réalisés, par exemple, par dépôt cnimique de matière conductrice, par électrolyse, par pulvérisation de matière conductrice vaporisée, ou encore par évaporation sous vide de matière conductrice.
D'autres techniques de dépôt de matière conductrice peuvent être envisagées par un homme du métier tout en restant dans le cadre de cette invention.
Comme illustré sur la figure 6, les puces 10 sont ensuite individualisées par sciage 21 des chemins de découpe 2.
Le sciage 21 permet également de dissocier les plots de contact 11 métallisés les uns des autres afin qu'il n'y ait aucun contact électrique entre des puces 10 différentes sur la même plaquette 1.
La figure 7 illustre en coupe la zone couverte par un chemin de conduction électrique 25. Cette zone s'étend, en crochet, sur les plots de contact 11 adjacents à l'ouverture 20, sur les flancs de l'ouverture 20 et sur la face arrière des puces en contact avec ladite ouverture 20 pour atteindre un point de connexion 12. Un contact électrique est ainsi établit entre les plots de contact 11 des puces 10 et les points de connexion 12 des faces arrières respectives.
Les figures 8a et 8b illustrent des variantes de réalisation du procédé de fabrication selon l'invention avec d'autres formats de découpe d'ouvertures 20 et de chemins de conduction électrique 25.
La figure 8a illustre une ouverture 20 de grand format percée en croix à l'intersection des chemins de αécoupe 2, avec -..r-e zone électriquement conductrice 25 en arc de cercle rompue par le sciage 21 de la plaquette le long des chemin de découpe 2 de manière à dissocier chaque puce 10 et ses contact 11.
Une telle variante permet une grande tolérance dans le positionnement lors αe l'empilement des puces de circuit intégré.
La figure 8b illustre une variante dans laquelle quatre petites ouvertures 20 ont été percées dans les chemins de découpe 2 , à proximité des plots de contact 11 de chaque puce 10. Une zone électriquement conductrice 25 couvre donc une languette s'étendant de chaque plot de contact 11 à l'ouverture 20.
Dans cette variante le sciage 21 de la plaquette le long des chemins de découpe 2 permettra uniquement d' individualiser les puces 10 sans rompre les chemins de conduction électrique 25 comme c'était le cas dans les autres variantes décrites .
D'autre formes de réalisation d'ouvertures 20 et de chemins 25 peuvent être envisagées selon la taille et l'emplacement des plots de contact 11 sur les puces 10.
La figure 9 illustre l'empilement des puces de circuit intégré selon le procédé de fabrication de 1 ' invention. Les puces de circuit intégré 10, individualisées par sciage de la plaquette le long des chemins de découpe 2, sont empilées les unes sur les autres de manière à placer les points de connexion 12 et les plots de contact 11 de chaque puce 10 en vis à vis. Selon un autre mode de réalisation, une pluralité de plaquettes 1 peuvent être empilées les unes sur les autres de manière à placer les points de connexion 12 et les plots de contact 11 de chaque puce 10 en vis à Après connexion des plots de contact 11 entre eux, des piles de circuits intégrés sont individualisées par sciage des chemins de découpes 2 des plaquettes 1 superposées . Les connexions entre les plots de contact 11 des puces 10 empilées sont obtenues par collage ou par soudure des chemins de conduction électrique 25 ou par tout autre moyen adapté .
Selon un mode de réalisation préférentiel, les connexions sont effectuées collectivement, sur les puces 10 empilées, en utilisant une colle thermoactivable et en chauffant collectivement la pile de puces 10.
Selon d'autre modes de réalisation, il est envisageable d'utiliser différents types de colle pour la connexion des chemins 25, tel qu'une colle à conduction anisotropique , ou une colle à conduction isotropique, ou une colle non conductrice qui présente un fort retrait lors de sa polymérisation de manière à placer les plots de contact 11 et les points de connexion 12 en vis à vis pour un contact mécanique.
Selon un autre mode de réalisation préférentiel, les connexions sont effectuées collectivement, sur les puce 10 empilées. La connexion collective peut être réalisée par soudure ultrasonique . Une métallisation dorée, ou alummisée, par exemple, est appliquée sur les chemins de conduction électrique 25 et la pile de puces est mise en vibration par ultrasons de manière à réaliser une soudure mtermétallique des contacts 11 et des points de connexion 12 métallisés .
La connexion collective peut également être obtenue par thermocompression ou par compression thermosonique . Selon d'autre modes de réalisation, les connexions des plots de contact 11 avec les points de connexion 12 peuvent être ootenues par refusicn d'un alliage plaqué tel que de 1 ' étam/plomb par exemple, l'activation de la soudure étant obtenu par chauffage local du plaquage au moyen d'un faisceau ou d'une fibre laser par exemple .
Les figures 10 et 11 illustrent une application possible du procédé selon la présente invention.
Dans une telle application, les plots de connexion 12 sont situés sur la face active de la puce 10. Les chemins de conduction électrique 25 permettent avantageusement d'amener les plots de contact 11 respectivement vers des points de connexion 12 situés sur le côté opposé de la face active de la puce 10, les chemins 25 passant par la face arrière de la puce 10.
Cette application permet essentiellement de réaliser une connexion directe entre la puce 10 et une interface de communication quelque soit le motif des plages de connexion de cette dernière, l'emplacement des points de connexion 12 étant défini de manière à se trouver respectivement en vis à vis des plages de connexion de ladite interface. Une autre application possible du procédé selon l'invention, non illustré, consiste à réaliser les points de connexion 12 sur la face arrière de la puce 10 comme cela a précédemment été décrit.
Cependant, plutôt que de réaliser un empilement de puces 10, une unique puce est reportée directement sur une interface de communication. Ce report ne nécessite aucun câblage filaire, ni de retournement de la puce.

Claims

REVEND I C AT I ONS
1. Procédé de fabrication d'un dispositif portable à circuit intégré, caractérisé en ce qu'il comporte les étapes suivantes : - fourniture d'au moins une puce de circuit intégré (10) disposée sur au moins une plaquette (1) et entourée par des chemins de découpe (2) ; réalisation d'ouvertures (20) dans les chemins de découpe (2) traversant la plaquette (1) ; réalisation de chemins de conduction électrique (25) couvrant le flanc de chaque ouverture (20) et s'étendant d'un plot de contact (11) d'une puce (10) adjacent à l'ouverture (20) jusqu'à un point de connexion
(12) de la puce (10) .
2. Procédé de fabrication selon la revendication 1, caractérisé en ce que les points de connexion (12) sont situés sur la face arrière de la puce (10) .
3. Procédé de fabrication selon la revendication 1, caractérisé en ce que les points de connexion (12) sont situés sur la face active de la puce (10) , le chemin de conduction électrique (25) traversant la face arrière de la puce ( 10 ) .
4. Procédé de fa rication selon l'une des revendications 1 à 3, caractérisé en ce qu'il comporte en outre les étapes suivantes : individualisation d'une puce (10) par sciage des chemins de découpe (2) connexion des plots de contact (111 de la puce (10) à une interface de communication en plaçant les points de connexion (12) de la puce
(10) en vis à vis des plages de connexion de l'interface de communication.
5. Procédé de fabrication selon la revendication 2, caractérisé en ce qu'il comporte en outre les étapes suivantes : - individualisation d'au moins deux puces
(10) par sciage des chemins de découpe (2) ; empilement des puces (10) individualisées de manière à placer les points de connexion (12) et les plots de contact (11) de chaque puce (10)
Figure imgf000017_0001
connexion des plots de contact (11) des puces (10) empilées à travers les chemins de conduction électrique (25) .
6. Procédé de fabrication selon la revendication 2, une pluralité de plaquettes (1) comportant chacune une pluralité de puces (10) , caractérisé en ce qu'il comporte en outre les étapes suivantes : empilement des plaquettes (1) comportant les puces (10) de circuit intégré de manière à placer les points de connexion (12) et les plots de contact (11) de chaque puce (10) en vis à
Figure imgf000017_0002
connexion des plots de contact (11) des puces (10) empilées à travers les chemin de conduction électrique (25) ; individualisation des piles de puces (10) par sciage des chemins de découpe (2) des plaquettes (1) superposées.
7. Procédé de fabrication selon l'une quelconque des revendications 5 à 6, caractérisé en ce que les connexions entre les plots de contact (11) et les points de connexion (12) des puces (10) empilées sont réalisées par collage.
8. Procédé de fabrication selon la revendication 7, caractérisé en ce que le collage est réalisé collectivement par thermoactivation.
9. Procédé de fabrication selon l'une quelconque des revendications 5 à 6, caractérisé en ce que les connexions entre les plots de contact (11) et les points de connexion (12) des puces (10) empilées sont réalisées collectivement par soudure thermosonique .
10. Procédé de fabrication selon l'une quelconque des revendications 5 à 6 caractérisé en ce que les connexions entre les plots de contact (11) et les points de connexion (12) des puces (10) empilées sont réalisées collectivement par thermocompression.
11. Procédé de fabrication selon l'une quelconque des revendications 5à 6 caractérisé en ce que les connexions entre les plots de contact (11) et les points de connexion (12) des puces (10) empilées sont réalisées collectivement par soudure ultrasonique .
12. Procédé de fabrication selon l'une quelconque des revendications 5 à 6, caractérisé en ce que les connexions entre les plots de contact (11) et les points de connexion (12) des puces (10) empilées sont réalisées collectivement par réfusion d'un alliage, préalablement appliqué sur les cr-emms de conduction électrique (25) .
13. Procédé de fabrication selon l'une quelconque des revendications 1 à 12 , caractérisé en ce que les ouvertures (20) sont percées aux intersections des chemins de découpe (2) .
14. Procédé de fabrication selon l'une quelconque des revendications 1 à 12 , caractérisé en ce que les ouvertures (20) sont percées sur les bords des chemins de découpe (2) , à proximité des plots de contact (11) des puces (10) .
15. Procédé de fabrication selon l'une quelconque des revendications 1 à 14 , caractérisé en ce que les chemins de conduction électrique (25) sont réalisés en matériau métallique.
16. Procédé de fabrication selon l'une quelconque des revendications 1 à 14 , caractérisé en ce que les chemins de conduction électrique (25) sont réalisés en polymère conducteur.
17. Dispositif électronique comportant au moins une puce de circuit intégré, caractérisé en ce que les plots de contact (11) de la puce (10) sont reliés à une interface de communication par des chemins de conduction électrique (25) portés au moins en partie par la puce (10) .
18. Dispositif électronique comportant une pile d'au moins deux circuits intégrés, caractérisée en ce que les connexions entre les plots de contact (11) des puces (10) empilées sont assurées par contact électrique à travers αes chemins de conduction électrique (25) couvrant chacun le flanc de la puce
(10) et s'étendant d'un p--ot de contact (11) jusque sur la face arrière de la puce (10) .
19 Dispositif électronique selon la revendication
18, caractérisé en ce que la pile de circuits intégrés est connectée à une interface de communication à travers au moins un des chemins de conduction électrique (25) portés au moins en partie par la puce
(10) .
20. Dispositif électronique selon l'une des revendications 17 ou 19, tel qu'un support à puce, un module électronique, une carte à puce, caractérisé en ce que l'interface de communication est de type avec et/ou sans contact.
PCT/FR2000/001264 1999-06-04 2000-05-11 Procede de fabrication de dispositif portable a circuit integre avec chemins de conduction electrique WO2000075985A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
AU45753/00A AU4575300A (en) 1999-06-04 2000-05-11 Method for making an integrated circuit portable device with electric conduction paths

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9907056A FR2794570B1 (fr) 1999-06-04 1999-06-04 Procede de fabrication de dispositif portable a circuit integre avec chemins de conduction electrique
FR99/07056 1999-06-04

Publications (1)

Publication Number Publication Date
WO2000075985A1 true WO2000075985A1 (fr) 2000-12-14

Family

ID=9546371

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2000/001264 WO2000075985A1 (fr) 1999-06-04 2000-05-11 Procede de fabrication de dispositif portable a circuit integre avec chemins de conduction electrique

Country Status (3)

Country Link
AU (1) AU4575300A (fr)
FR (1) FR2794570B1 (fr)
WO (1) WO2000075985A1 (fr)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002078083A2 (fr) * 2001-03-27 2002-10-03 Formfactor, Inc. Via de tranche de circuit integre de raccordement
US7358154B2 (en) 2001-10-08 2008-04-15 Micron Technology, Inc. Method for fabricating packaged die
US7375009B2 (en) 2002-06-14 2008-05-20 Micron Technology, Inc. Method of forming a conductive via through a wafer
US9484225B2 (en) 2003-05-06 2016-11-01 Micron Technology, Inc. Method for packaging circuits

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10244446B4 (de) * 2002-09-24 2004-08-19 Infineon Technologies Ag Halbleiterchipstapel

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5749252A (en) * 1980-09-09 1982-03-23 Matsushita Electronics Corp Manufacture of semiconductor device
EP0186829A2 (fr) * 1984-12-21 1986-07-09 Asea Brown Boveri Aktiengesellschaft Procédé et matériau métallique pour joindre des parties de composants
US4984358A (en) * 1989-03-10 1991-01-15 Microelectronics And Computer Technology Corporation Method of assembling stacks of integrated circuit dies
EP0522518A2 (fr) * 1991-07-09 1993-01-13 Hughes Aircraft Company Assemblage de puces électroniques empilées et méthode de fabrication pour celui-ci
EP0708485A1 (fr) * 1994-10-17 1996-04-24 International Business Machines Corporation Puce semi-conductrice et module électronique comprenant des interconnexions/composants intégrés dans la surface et procédés de fabrication
US5673478A (en) * 1995-04-28 1997-10-07 Texas Instruments Incorporated Method of forming an electronic device having I/O reroute
US5688721A (en) * 1994-03-15 1997-11-18 Irvine Sensors Corporation 3D stack of IC chips having leads reached by vias through passivation covering access plane
US5699234A (en) * 1995-05-30 1997-12-16 General Electric Company Stacking of three dimensional high density interconnect modules with metal edge contacts
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
WO1999059206A2 (fr) * 1998-05-13 1999-11-18 Koninklijke Philips Electronics N.V. Dispositif a semi-conducteur et procede de fabrication associe

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5749252A (en) * 1980-09-09 1982-03-23 Matsushita Electronics Corp Manufacture of semiconductor device
EP0186829A2 (fr) * 1984-12-21 1986-07-09 Asea Brown Boveri Aktiengesellschaft Procédé et matériau métallique pour joindre des parties de composants
US4984358A (en) * 1989-03-10 1991-01-15 Microelectronics And Computer Technology Corporation Method of assembling stacks of integrated circuit dies
EP0522518A2 (fr) * 1991-07-09 1993-01-13 Hughes Aircraft Company Assemblage de puces électroniques empilées et méthode de fabrication pour celui-ci
US5688721A (en) * 1994-03-15 1997-11-18 Irvine Sensors Corporation 3D stack of IC chips having leads reached by vias through passivation covering access plane
EP0708485A1 (fr) * 1994-10-17 1996-04-24 International Business Machines Corporation Puce semi-conductrice et module électronique comprenant des interconnexions/composants intégrés dans la surface et procédés de fabrication
US5673478A (en) * 1995-04-28 1997-10-07 Texas Instruments Incorporated Method of forming an electronic device having I/O reroute
US5699234A (en) * 1995-05-30 1997-12-16 General Electric Company Stacking of three dimensional high density interconnect modules with metal edge contacts
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
WO1999059206A2 (fr) * 1998-05-13 1999-11-18 Koninklijke Philips Electronics N.V. Dispositif a semi-conducteur et procede de fabrication associe

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 006, no. 123 (E - 117) 8 July 1982 (1982-07-08) *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002078083A2 (fr) * 2001-03-27 2002-10-03 Formfactor, Inc. Via de tranche de circuit integre de raccordement
WO2002078083A3 (fr) * 2001-03-27 2003-03-20 Formfactor Inc Via de tranche de circuit integre de raccordement
US6910268B2 (en) 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
US7358154B2 (en) 2001-10-08 2008-04-15 Micron Technology, Inc. Method for fabricating packaged die
US7375009B2 (en) 2002-06-14 2008-05-20 Micron Technology, Inc. Method of forming a conductive via through a wafer
US9484225B2 (en) 2003-05-06 2016-11-01 Micron Technology, Inc. Method for packaging circuits
US10453704B2 (en) 2003-05-06 2019-10-22 Micron Technology, Inc. Method for packaging circuits
US10811278B2 (en) 2003-05-06 2020-10-20 Micron Technology, Inc. Method for packaging circuits

Also Published As

Publication number Publication date
AU4575300A (en) 2000-12-28
FR2794570B1 (fr) 2003-07-18
FR2794570A1 (fr) 2000-12-08

Similar Documents

Publication Publication Date Title
EP1309940B1 (fr) Procede de connexion d'une puce a une antenne d'un dispositif d'identification par radio-frequence du type carte a puce sans contact
EP1163637B1 (fr) Procede de fabrication pour dispositif electronique du type carte sans contact
EP0682365A1 (fr) Interconnexion en trois dimensions de boîtiers de composants électroniques utilisant des circuits imprimés
EP1932104A1 (fr) Module électronique à double interface de communication, notamment pour carte à puce
KR100763572B1 (ko) 칩 모듈용 칩 캐리어 및 칩 모듈 제조방법
FR2756955A1 (fr) Procede de realisation d'un circuit electronique pour une carte a memoire sans contact
EP0772232A1 (fr) Procédé de fabrication d'un ensemble de modules électroniques pour cartes à mémoire électronique
CN101419920B (zh) 用于制造半导体元器件的方法以及因之的结构
FR2910669A1 (fr) Module de carte a puce et son procede de production.
KR20090031209A (ko) 스마트 카드용 테이프 기판, 반도체 모듈 및 그 제조 방법,및 스마트 카드
EP1724712A1 (fr) Micromodule, notamment pour carte à puce
WO2000075985A1 (fr) Procede de fabrication de dispositif portable a circuit integre avec chemins de conduction electrique
EP0925553B1 (fr) Procede de fabrication d'un ensemble de modules electroniques pour cartes a memoire sans contact
EP1190377A1 (fr) Procede de fabrication de dispositif electronique portable a circuit integre comportant un dielectrique bas cout
FR2795234A1 (fr) Procede de fabrication de tout ou partie d'un dispositif electronique par jet de matiere
FR2810768A1 (fr) Procede de fabrication de cartes a puce hybrides et cartes a puce obtenues par ledit procede
EP1084481A1 (fr) Procede de fabrication d'un dispositif electronique portable comportant au moins une puce de circuit integre
FR2795202A1 (fr) Carte et procede de fabrication de cartes ayant une interface de communication a contact et sans contact
EP1190379B1 (fr) Procede de fabrication de cartes a puce a contact avec dielectrique bas cout
FR3006549A1 (fr) Procede de realisation d'un circuit electrique et circuit electrique realise par ce procede
WO2000031686A1 (fr) Procede de fabrication de carte a puce a contact affleurant utilisant une etape de gravure au laser et carte a puce obtenue par le procede
JP4614302B2 (ja) ハイブリット型ｉｃカードおよびその製造方法
FR2796759A1 (fr) Minicarte a circuit integre et procede pour son obtention
WO2001009828A1 (fr) Procede de fabrication d'une carte a puce a contact
US20020062971A1 (en) Ultra-thin-film package

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY CA CH CN CR CU CZ DE DK DM DZ EE ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX NO NZ PL PT RO RU SD SE SG SI SK SL TJ TM TR TT TZ UA UG US UZ VN YU ZA ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW SD SL SZ TZ UG ZW AM AZ BY KG KZ MD RU TJ TM AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE BF BJ CF CG CI CM GA GN GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
REG Reference to national code

Ref country code: DE

Ref legal event code: 8642

122 Ep: pct application non-entry in european phase
NENP Non-entry into the national phase

Ref country code: JP