WO1997009705A1 - Appareil de conversion de donnees et procede de conversion de donnees - Google Patents

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WO1997009705A1
WO1997009705A1 PCT/JP1996/002154 JP9602154W WO9709705A1 WO 1997009705 A1 WO1997009705 A1 WO 1997009705A1 JP 9602154 W JP9602154 W JP 9602154W WO 9709705 A1 WO9709705 A1 WO 9709705A1
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PCT/JP1996/002154
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Mitsuru Matsui
Toshio Tokita
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Mitsubishi Denki Kabushiki Kaisha
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
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    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
    • H04L9/0625—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation with splitting of the data block into left and right halves, e.g. Feistel based algorithms, DES, FEAL, IDEA or KASUMI
    • H—ELECTRICITY
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    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
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    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
    • H04L2209/125—Parallelization or pipelining, e.g. for accelerating processing of cryptographic operations

Definitions

  • the present invention relates to a data conversion device and a data conversion method for encryption and decryption of input data and data diffusion for protecting digital information in information communication and the like.
  • Miyaguchi et al.'S FEAL-8 algorithm Miyaguchi, Shiraishi, Shimizu "FEAL-8 Cryptographic Algorithm” NTT Tentative Research Report, Volume 39, 4/5) No., 1988.
  • Figure 29 shows part of the FEAL-8 encryption algorithm.
  • 1001 and 1002 are input data of two systems
  • 1003 and 1004 are output data of two systems
  • 1005, 1006, 1007, and 1008 are intermediate data.
  • 101 1, 1012, 1013, and 1014 are the first, second, third, and fourth key parameters, respectively
  • 1021, 1022, 1023, and 1024 are sub-conversion processing units of each stage.
  • 1031 as element, 1032, 1033, non-linear conversion circuit and 1041 of 1034, 1042, 1043, 1044 is an exclusive OR circuit of c Next, the operation will be described.
  • the input two-system input data 1001 and 1002 are input to the first-stage sub-conversion processing unit 1021 and are converted into new two-system intermediate data 1005 and 1006 as a result.
  • the converted intermediate data is input to the second-stage sub-conversion processing unit 1022.
  • they are converted into two new intermediate data 1007 and 1008. This operation is performed eight times in total, and is output as the final output data 1003, 1004 of the two systems after the sub-conversion processing of the eighth stage.
  • the operation of the sub-conversion processing unit will be described by taking the first-stage sub-conversion processing unit 1021 as an example.
  • the sub-conversion processing unit 1021 receives two systems of input data 1001, 1002 and outputs two systems of intermediate data 1005, 106.
  • the second input data 1002 is divided into bytes in the non-linear conversion circuit 1031, as described in the research report on practical use of the above-mentioned document, and the key parameter and the exclusive OR are obtained. An arithmetic operation is performed, arithmetic addition is repeated, and finally, the divided data is fused to perform a non-linear transformation.
  • the converted data is subjected to an exclusive OR operation with the first input data 1001 to obtain a first-stage conversion result, which is output as the second intermediate data 106. Also, the second input data 1002 is output as it is as the first intermediate data 1005.
  • the second-stage sub-conversion processing unit 1022 obtains the second-stage intermediate data by the same process as described above, and thereafter, in this example, similarly, in this example, a total of eight stages are processed and the output data is obtained. 1003 and 1004 force are obtained as a final result.
  • the conventional data conversion device is configured as described above. After the nonlinear conversion included in the one-stage sub-conversion process is completed, the data is output, and the data is output for the next-stage sub-conversion process. It was configured to be able to. In other words, there is a problem that each sub-conversion process becomes a sequential process, and the process becomes slow.
  • the present invention has been made to solve the above-described problem, and is configured to perform a plurality of sub-conversion processes in parallel to speed up data conversion processes such as encryption / decryption and data diffusion. Aim. Disclosure of the invention
  • the data conversion device performs a first non-linear conversion of this A input data with a first key parameter for any two A input data and B input data.
  • the second nonlinear transformation is performed in the second key parameter, and the exclusive OR of this second nonlinearly transformed output data and the B intermediate data is calculated by the following B intermediate data. It is configured to output as evening data and output the above B intermediate data as it is as the next A intermediate data.By cascading the above configurations, the final A intermediate data and B intermediate data are I do.
  • the first nonlinear conversion circuit and the exclusive OR circuit existing from the input side of the first nonlinear conversion to the input side of the second nonlinear conversion are defined as a first sub-transformation processing unit
  • the second non-linear conversion circuit and the exclusive OR circuit existing from the input side of the second non-linear conversion to the input side of the next first non-linear conversion are used as a second sub-conversion processing unit
  • the exclusive OR circuit and the second nonlinear conversion circuit existing from the output side of the first nonlinear conversion to the output side of the second nonlinear conversion are used as the first sub-transformation processing unit, and the output of the second nonlinear conversion is output.
  • the exclusive OR circuit and the first non-linear conversion circuit existing from the side to the output side of the next first non-linear conversion are defined as a second sub-conversion processing unit.
  • the required number of stages are connected alternately with the 2 sub-conversion processing units, and the last stage is either the first or the second. Kano sub conversion processing unit and between in A data output from the B intermediate de Isseki the output data after transformation.
  • the configuration of the data conversion device having the basic configuration is used as a nested structure as a nonlinear conversion circuit in each sub-conversion processing unit.
  • the data conversion method according to the present invention is applied to any two A input data and B input data.
  • a first step of outputting the B input data as it is as the first A intermediate data with respect to the data, and a non-linear conversion of the A input data with the first key parameter, and the output data after the non-linear conversion and the B input data
  • the first A intermediate data is input and nonlinearly transformed by the second key illuminator.Exclusive OR of the output data after the nonlinear transformation and the first B intermediate data
  • a fourth step of outputting the data as a second B intermediate data, repeating the first to fourth steps, ending with the second or fourth step, and arranging the final A intermediate data and BIntermediate data is used as conversion data.
  • the first nonlinear conversion circuit and the exclusive OR circuit existing from the input side of the first nonlinear conversion to the input side of the second nonlinear conversion are connected to the first sub-conversion processing unit.
  • the second non-linear conversion circuit and the exclusive OR circuit existing from the input side of the second non-linear conversion to the input side of the next first non-linear conversion are used as the second sub-conversion processing unit, or
  • the exclusive OR circuit and the second nonlinear conversion circuit existing from the output side of the first nonlinear conversion to the output side of the second nonlinear conversion are defined as a first sub-transformation processing unit, and the output of the second nonlinear conversion is
  • the exclusive OR circuit and the first non-linear conversion circuit existing from the first side to the output side of the next first non-linear conversion are defined as a second sub-conversion processing section, and the first sub-conversion processing section and the second The required number of stages are connected alternately with the sub-conversion processing units of A data selection unit is added, and a data holding unit is
  • any two A input data and B input data are added.
  • the feedback connection is performed so that the output of the data holding unit is selected and input from the next time onward, and the conversion processing is performed.
  • the A-intermediate data and B-intermediate data that are output from the unit and held and output by the data holding unit are converted output data.
  • any two A input data and B input data have the same number of digits, and exist between the input side of the first nonlinear conversion and the input side of the second nonlinear conversion.
  • the sub-conversion processing unit is connected to the required number of stages, a data selection unit is added to each input side of A and B of the first sub-conversion processing unit, and A and B of the last sub-conversion processing unit A data holding section is added to each output side.
  • First, input data A and data B are selected and input by the above data selection section, and after the selection input is completed, the output of the data holding section is selected from the next time on. Perform a conversion process with a feedback connection so that it is input, and output from the data holding unit the last time
  • the A input data to the sub-conversion processing unit is divided into an arbitrary number of digits to be A 1 input data and A 2 input data, and the key The parameters are also divided into an arbitrary number of digits and used as the first divided key parameter or the n-th divided key parameter.
  • the A 1 input data obtained by dividing the A input data is internally nonlinearly transformed using the first divided key parameter, and the internal nonlinearity is converted.
  • An exclusive OR of the converted output data and A2 input data is output as first A2 internal intermediate data, and the A2 input data is output as is as the first A1 internal intermediate data.
  • An internal sub-transformation processing unit an internal non-linear conversion of the first A 1 internal intermediate data of the first internal sub-conversion processing unit as A 1 input data with a second split key parameter, and an output data subjected to the internal non-linear conversion. Evening and the first A2 internal intermediate data are output as A2 input data, the exclusive OR of the A2 input data is output as the second A2 internal intermediate data, and the first A2 internal intermediate data is output as is.
  • A1 of 2 A second internal sub-conversion processing unit that outputs as internal intermediate data, a first internal sub-conversion processing unit, and a second internal sub-conversion processing unit are connected alternately in n stages, and the first An internal data selection section is added to the input side of the internal sub-conversion processing section 1 and an internal data holding section is added to the output side of the last one of the first and second internal sub-conversion processing sections, First, A1 input data and A2 input data are selected and input in the internal data selection section, and after the selection input is completed, the feedback connection is made so that the output of the above-mentioned internal data holding section is selected and input from the next time onward. A1 intermediate data and A2 intermediate data output from the internal data storage The combined data to perform the non-linear transformation to convert after the A output data.
  • the A-input data to the sub-conversion processing unit is divided into an arbitrary number of digits to be A1 input data and A2 input data, and
  • the key parameters are also divided by an arbitrary number of digits into the first divided key parameter or the n-th divided key parameter, and the A1 input data obtained by dividing the A input data is internally nonlinearized by the first divided key parameter.
  • the converted output data is output as the first A2 internal intermediate data, and the exclusive OR of A1 input data and A2 input data is output as the first A1 internal intermediate data.
  • the first internal sub-transformation processing unit to be output and the first A1 internal intermediate data of the first internal sub-transformation processing unit are subjected to internal non-linear conversion with the second divided key parameter as A1 input data.
  • Output as the second A2 internal intermediate data, the first A1 internal intermediate data and A2 internal intermediate data A second internal sub-conversion processing unit that performs an exclusive OR operation on the data as A1 input data and A2 input data and outputs the data as a second A1 internal intermediate data, and a first internal sub-conversion processing unit
  • the second internal sub-transformation processing unit are connected alternately in n stages, and the first first internal sub-transform
  • An internal data selection unit is added to each input side of the conversion processing unit, and an internal data holding unit is added to the output side of the last one of the first and second internal sub-conversion processing units.
  • Input data and A2 input data are selected and input by the internal data selection section.After the selection input is completed, the feedback connection is performed so that the output of the internal data holding section is selected and input, and the internal conversion processing is performed. At the time, the A1 intermediate data and A2 intermediate data of the output of the internal data holding unit are combined to perform non-linear conversion as A output data after conversion.
  • first internal sub-conversion processing unit and the second internal sub-conversion processing unit are connected alternately to the required number of stages, and an internal data selection unit is added to the input side of the first first internal sub-conversion processing unit.
  • an internal data holding unit is added to the output side of the last one of the first and second internal sub-conversion processing units, and the B1 input data and B2 input data are first input by the internal data selection unit.
  • feedback connection is performed to select and output the output of the internal data holding unit and internal conversion processing is performed, and the B 1 intermediate data output from the internal data holding unit is output last time.
  • the overnight and B2 intermediate data are combined to obtain the converted B output data.
  • the division of the B input data into the internal sub-conversion processing units in each of the sub-conversion processing units has the same digit length, only the first internal sub-conversion processing unit is connected to the required number of stages.
  • the sub-transformation processing units for each key sequence are connected in an even number of stages, a data selection unit is added to the input side of the first sub-transformation processing unit, and the output side of the last sub-transformation processing unit.
  • a data holding unit is added, and a key parameter supply unit is added.
  • any two A-input data and B-input data are selected in the above-mentioned data selection section.
  • a feedback connection is performed so that the output of the data holding unit is selected and input, and the conversion process is repeated as many times as necessary.
  • the key parameter supply unit sends the key parameter to each sub conversion In the last round, the A intermediate data and B intermediate data output from the data holding unit are output data after conversion.
  • At least one of the non-linear conversion circuits is an n-th power circuit of the Galois field.
  • the circuit of the element X on the Galois field to the nth power is composed of normal bases.
  • at least part of the nonlinear conversion circuit uses Read On Memory.
  • L0gicCircciut is used for at least a part of the nonlinear conversion circuit.
  • two logical operation circuits composed of two exclusive logical sums and a logical product or logical sum are used as a data conversion unit, and one of the A input and the B input of the first sub-conversion unit or each input side.
  • the A input or the B input is further divided into two AA data and AB data of an arbitrary digit length
  • the key parameter is divided into the corresponding A conversion key parameter and B conversion key parameter
  • a first exclusive-OR of the output data obtained by the first logical product Z and the above-mentioned AB data is obtained, and a first exclusive-OR output is obtained.
  • the output data after AB data conversion take the second logical product or logical sum of the first exclusive OR output and the B conversion key parameter, and output the second logical product Z logical OR And the above AA data to obtain a second exclusive OR, and a second exclusive OR
  • the output is the output data after AA data conversion, and the output data after AA data conversion and AB data conversion
  • the subsequent output data is combined and output to the subsequent stage as A input data or B input data.
  • FIG. 1 is a block diagram of a configuration of a data conversion device according to the first embodiment
  • FIG. 2 is a configuration diagram illustrating an example of a non-linear conversion circuit
  • FIG. 3 is a configuration block diagram of a data conversion device of the second embodiment
  • FIG. The figure shows the identity of the data converters of Embodiments 1 and 2
  • FIG. 5 shows another example of the same configuration as the data converters of Embodiments 1 and 2
  • FIG. 7 is a diagram showing a part of a basic configuration of a data conversion device according to Embodiment 3 and a configuration of a non-linear conversion circuit in a sub-conversion processing unit.
  • FIG. 8 is a diagram illustrating the data conversion order of the connection device of FIG. 7, FIG.
  • FIG. 9 is a diagram illustrating the data conversion order of the connection device of FIG. 7, and FIG. FIG. 7 is a diagram illustrating the data conversion order of the connected devices.
  • FIG. 11 is a diagram illustrating a part of the basic configuration of the data conversion device according to the fourth embodiment.
  • FIG. 12 is a diagram showing a configuration of a non-linear conversion circuit in a conversion processing unit.
  • FIG. 12 is a diagram for explaining the connection of some sub-conversion processing units of the data conversion device according to the fourth embodiment and the data conversion order.
  • 13 is a diagram showing the basic configuration of the data converter of the fifth embodiment and the configuration of the non-linear conversion circuit in the sub-conversion processing unit.
  • FIG. 14 is a block diagram of the data converter of the sixth embodiment.
  • FIG. 15 is a configuration block diagram of a data conversion device of the seventh embodiment
  • FIG. 16 is a configuration block diagram of a data conversion device of the eighth embodiment
  • FIG. 17 is a data conversion device of the ninth embodiment.
  • FIG. 18 is a diagram showing a configuration of an external non-linear conversion circuit in the data conversion device of the ninth embodiment.
  • FIG. 19 is an internal non-linear conversion in the data conversion device of the ninth embodiment.
  • FIG. 20 is a diagram showing a configuration of an internal nonlinear conversion circuit in the circuit.
  • FIG. 20 shows data of the ninth embodiment.
  • FIG. 21 is a diagram showing an example of a non-linear element (conversion table) in an internal non-linear conversion circuit in the data converter according to the ninth embodiment
  • FIG. 22 is an internal non-linear diagram of FIG.
  • FIG. 23 is a diagram showing an example in which a non-linear processing element in a conversion circuit is configured by a normal basis using an n-th power circuit on a Galois field.
  • FIG. 23 is a configuration block diagram of a data conversion device according to the tenth embodiment.
  • FIG. 24 shows the detailed configuration of the data conversion unit in FIG. 24,
  • FIG. 25 is a block diagram of the configuration of another data conversion device of Embodiment 11, and
  • FIG. 26 is Embodiments 1 to 1.
  • FIG. 27 summarizes the features of FIG. 1, FIG.
  • FIG. 27 shows an application example of the data converter of the present invention
  • FIG. 28 shows an application example of the data converter of the present invention
  • FIG. 9 is a diagram showing a configuration of a conventional data conversion device.
  • Non-linear conversion is performed by a method in which input data and output data are determined one-to-one. When executed, if there are three or more sub-transformations, the overall difference probability is 2 p 2 or less.
  • the meaning that input data and output data are determined on a one-to-one basis means that, for example, for input data X that takes any value of 0 to 255, any value of 0 to 255
  • output data Y is output, it means that a certain value of input data X and a certain value of output data Y are in a one-to-one correspondence. For example, this means that when the value of input data X is 8, 1 2 5 is always output as the value of output data Y.
  • the conventional FEAL algorithm is an algorithm of the type shown in Fig. 29, the difference probability p of the non-linear conversion in each sub-conversion process of FEAL is 1, so even if the above discussion is applied, the entire algorithm We can only conclude that the difference probability is less than or equal to 2, but cannot prove anything about the cryptographic strength.
  • FIG. 2 is a diagram showing an example of a conventionally known nonlinear conversion circuit.
  • 15 1 is an exclusive OR circuit in the nonlinear conversion circuit
  • 15 2 is a Galois field inverse circuit.
  • 0 is output for 0 input.
  • a data conversion device that uses a sub-conversion processing unit that can evaluate a small value of the difference probability p and that can perform data conversion at high speed will be described.
  • FIG. 1 is a diagram showing a configuration of a data conversion device according to the present embodiment.
  • 101 and 102 are A input data and B input data, respectively, and 103 and 104 are A output data and B output data at the last stage, both of which are the output of data conversion.
  • Data. 105 to 108 are intermediate data, and 111 to 114 are key parameters for encryption.
  • 1 2 1 to 1 2 4 are the first to n-th sub-conversion processing units, 13 1 to 13 4 included therein are the 1 to n-th non-linear conversion circuits, and 14 1 No. 1 4 4 is an exclusive OR circuit.
  • one of the A input data 101 is the first key parameter overnight.
  • the exclusive-OR circuit 151 and the Galois field inverse element circuit 152 shown in FIG. 2 undergo the first nonlinear transformation.
  • This conversion result 109 receives the exclusive OR operation with the other B input data 102 and obtains B intermediate data 106 to the next stage (S2).
  • the B input data 102 becomes the A intermediate data 105 of the first stage as it is, and becomes the input to the next stage (S 1).
  • the A intermediate data 105 undergoes the second nonlinear transformation, and the B intermediate data 106 undergoes an exclusive OR operation.
  • B intermediate data 108 is obtained (S4).
  • the B intermediate data 106 becomes the A intermediate data 107 to the next stage as it is (S3).
  • the calculation is performed in the second nonlinear conversion circuit 132 in parallel with the first nonlinear conversion in terms of time.
  • the exclusive OR operation is made equal to long data. If the lengths of the A input data and the B input data are different, the key parameters also supply an appropriate key sequence corresponding to the length.
  • FIG. 3 is a block diagram showing the configuration.
  • reference numerals 161 to 164 denote first to fourth sub-conversion processing units, respectively.
  • Key parameters 1 1 1 to 1 1 4, nonlinear conversion circuit 13 2 to 1 3 5, exclusive OR circuit 14 1 to 1 4 4 are the components of FIG. 1 in the first embodiment.
  • the sub-conversion processing sections 16 1 to 16 4 have different internal connections from the sub-conversion processing sections 12 1 to 12 4 in FIG. With this connection, as in the first embodiment, the whole of the differential probability can and p 2 hereinafter, it is possible to produce small stronger encryption than 2 p 2 the overall difference probability mentioned in (1).
  • the A input data 101 and the B input data are input data 101 and the B input data
  • Non-linear conversion of the A input data 1 0 1 1 with the first key parameter 1 1 1 is performed on the input data 1 0 2, and the output data nonlinearly converted by the non-linear conversion circuit 1 3 2 It is output as B intermediate data 106 (S12).
  • the exclusive OR circuit 141 obtains the exclusive OR of the A input data 101 and the B input data 102 and outputs this as the first stage A intermediate data 105 (S 1
  • the second sub-transformation processing unit 16 2 receives the A intermediate data 105 output from the first sub-transformation processing unit 16 1 as one input, and performs non-linear processing with the second key parameter 1 1 2 Then, the output data that has been nonlinearly converted by the nonlinear conversion circuit 133 is output as B intermediate data 108 of the second stage (S14). Also, the first stage A intermediate data 105 and B intermediate data 106 are used as inputs, and the exclusive OR circuit 1442 calculates them, and outputs them as the second stage A intermediate data 107. Yes (S13).
  • the first and second sub-conversion processing units are connected alternately. It is the same as the first embodiment that the final may be either the first or second sub-conversion processing unit.
  • reference numerals 121 to 124 are sub-conversion processing units shown in FIG. 16 1 to 16 4 are sub-conversion processing units shown in FIG.
  • the sub-conversion processing unit shown in FIGS. 1 and 3 depends on what part of the circuit shown in FIG. 4 is cut out. That is, in the case of FIG.
  • the elements from the input side of the first non-linear conversion circuit 131 to the input side of the second non-linear conversion circuit 13 2 (exclusively of the first non-linear conversion circuit 13 1
  • the OR circuit 1 4 1) is defined as the first sub-conversion processing section 1 2 1, and the input side of the second non-linear conversion circuit 13 2 is connected to the input side of the next first non-linear conversion circuit 13 3
  • the elements up to (the second nonlinear conversion circuit 13 2 and the exclusive OR circuit 14 2) are defined as a second sub-conversion processing section 122. In the case of FIG.
  • the elements from the output side of the first non-linear conversion circuit 13 1 to the output side of the second non-linear conversion circuit 13 2 (the exclusive OR circuit 14 1 and the second non-linear The conversion circuit 13 2) is defined as a first sub-conversion processing section 16 1, and the section from the output side of the second nonlinear conversion circuit 13 2 to the output side of the next first nonlinear conversion circuit 13 3
  • the elements (the exclusive OR circuit 142 and the first nonlinear conversion circuit 133) are defined as a second sub-conversion processing unit 162.
  • FIG. 5 is a diagram showing another example having a configuration substantially the same as the configuration shown in FIG. 1 or FIG.
  • the example shown in FIG. 5 is one in which exclusive OR circuits 141 to 145 are vertically connected.
  • the exclusive OR circuit is cascaded so that the output data becomes one of two input data to the next exclusive OR circuit.
  • the nonlinear conversion circuits 1 3 1, 1 3 3 and 1 3 5 are connected to odd-numbered exclusive OR circuits 1 4 1, 1 4 3 and 1 4 5 among the cascaded exclusive OR circuits. ing.
  • the nonlinear conversion circuits 13 2, 13 4, and 13 36 are connected to the even-numbered exclusive OR circuits 14 2 and 14 4. Even if the configuration shown in FIG. 5 is used, similarly to FIG. 1 or FIG. 3, the first and second nonlinear conversion circuits 13 1 and 13 2 or 13 3 and 13 3 and 13 4 or 13 5 and 1 36 are executed in parallel, and high-speed processing is possible.
  • the scale of the nonlinear conversion circuit shown in FIG. 2 increases when the size of the input / output model is large. Therefore, in this embodiment, a compact configuration is considered in which the data conversion device is nested, and the nonlinear conversion circuit in FIG. 2 is also combined with a smaller nonlinear conversion circuit (eg, an inverse circuit). .
  • the FEAL of the literature of the conventional example has a large value of the difference probability p, and is therefore insufficient for evaluating the strength of the cipher.
  • FIG. 6 is a diagram showing details of a sub-conversion processing unit and its non-linear conversion circuit.
  • a indicates a first-stage sub-conversion processing unit
  • 221 indicates an external sub-conversion processing unit
  • 231 indicates an external non-linear conversion circuit.
  • b shows the detailed configuration of the external nonlinear conversion circuit 2 3 1, 3 5 1 is the internal division that divides the A input data 101 into two, and 3 0 1 and 3 0 2 are the A 1 input data divided into 2 , A2 input data, 303 to 308 are internal intermediate data, 311 to 313 are divided key parameters obtained by dividing the key parameter 111, and 352 is an internal intermediate data.
  • E An internal fusion unit that fuses 303 and 304, 3 2 1 to 3 2 3 are internal sub-conversion processing units, 3 3 1 to 3 3 3 are internal nonlinear conversion circuits, and 3 4 1 to 3 4 3 are This is an internal exclusive OR circuit.
  • Reference numeral 158 denotes a key parameter supply unit for dividing the key parameter 111.
  • the internal nonlinear transformer circuit 3 3 1, 3 3 2 3 3 3 when used as a differential probability p as, differential probability of the external nonlinear transformer circuit 2 3 1 p 2 or less It is. Therefore, the difference probability of an algorithm in which three or more external sub-transformation processing units 2 2 1 are overlapped is (p 2 ) 2 p 4 or less.
  • FIG. 7 shows a four-stage connection of the external sub-conversion processing unit shown in FIG. 6A, and a three-stage internal sub-processing unit shown in FIG. 6B as a nonlinear conversion circuit in each external sub-conversion processing unit.
  • FIG. 3 is a diagram illustrating a configuration of an entire sub-conversion processing unit when a conversion processing unit is connected.
  • each external sub-conversion processing section 2 2 1 or 2 2 4 which is a representative component, each external nonlinear conversion circuit 2 3 1 to 2 3 4
  • the exclusive OR circuit 14 1 to 1 4 4 in the control section, the internal sub-conversion processing section 3 2 1 to 3 2 3 and the first and second external nonlinear conversion circuits 2 3 1 and 2 3 2 The numbers of the internal nonlinear conversion circuits 33 1 to 33 36 are described, and the numbers of the other components are omitted.
  • FIG. 8 to 10 are diagrams for explaining the order in which the data conversion device having the configuration shown in FIG. 7 performs data conversion with time.
  • the A input data 1 0 1 to the external sub-transformation processing unit 2 2 1 is divided into two by the internal division unit 3 51 with an arbitrary number of digits, and A 1 input data 3 0 1 and A 2 input data 3 0 2
  • the key parameter 111 is also divided by an arbitrary number of digits by the key parameter supply unit 158 and supplied as the first divided key parameter or the n-th divided key parameter 311 to 313.
  • the A 1 input data 3 0 1 obtained by dividing the A input data 1 0 1 is internally nonlinearly converted by the first split key parameter 3 1 1,
  • the exclusive OR of the output data subjected to the internal nonlinear conversion and the A2 input data 302 is output as the first A2 internal intermediate data 310, and the A2 input is left as it is.
  • the second internal sub-transformation processing section 3 2 2 receives the first A 1 internal intermediate data 3 0 5 of the first internal sub-transformation processing section 3 2 1 as an A 1 input, and generates a second divided key parameter 3 1 2 performs internal nonlinear conversion.
  • the exclusive OR of the A2 input and the output data subjected to the internal nonlinear conversion is calculated as the second A2 internal intermediate data 300.
  • the first A2 internal intermediate data 306 is output as it is as the second A1 internal intermediate data 307.
  • the first internal sub-conversion processing unit and the second internal sub-conversion processing unit are connected alternately in n stages,
  • the A1 internal intermediate data 303 of the stage and the A2 internal intermediate data 304 are combined by the internal fusion unit 352 to obtain a conversion result 109.
  • the processing shown in FIG. 8 is performed on the A input data 101 and the B input data 102. That is, since the nonlinear conversion takes time, in the first cycle, the internal nonlinear conversion circuits 331 and 332 of the external sub-conversion processing unit 221, and the internal nonlinear conversion Most of the time is used in the conversion circuits 334 and 335. That is, in the first cycle, as shown in FIG. 8, the data indicated by the thick line is transmitted, and the processing of the internal nonlinear conversion circuits 331, 3332, 334, and 335 is executed. In the next cycle, the processing shown in FIG. 9 is performed.
  • the thick broken line indicates that the data on the A input side was transmitted.
  • the processing shown in FIG. 10 is performed. That is, the processing time is allocated to the remaining internal nonlinear conversion circuits 338, 339, 392, and 393 of the third and fourth external sub-conversion processing sections 2 23 and 2 24. At the end of these three cycles, all conversions have been completed. Comparing this with the data conversion of the conventional sequential processing method, the conventional method requires 12 cycles because the internal nonlinear conversion of the next stage does not start unless the internal nonlinear conversion of the previous stage is completed. In the method of the form (1), the processing speed is about four times faster.
  • the nested internal non-linear conversion circuits 33 1 to 39 3 in the internal sub-conversion processing unit have the connection configuration of the first embodiment. Accordingly, the same operation is performed using the nested nonlinear conversion circuit having the connection configuration of the second embodiment, and the same effect is obtained.
  • FIG. 11 is a diagram showing details of the sub-conversion processing unit and its non-linear conversion circuit.
  • a denotes a first-stage sub-conversion processing unit
  • 42 1 denotes an external sub-conversion processing unit
  • 43 1 denotes an external non-linear conversion circuit.
  • B in FIG. 11 shows the detailed configuration of the external nonlinear conversion circuit 431, 551 is an internal division section, 501 to 508 are input data, and 511 to 513 are key parameters.
  • 1 1 1 is a split key parameter obtained by dividing 1 1, 5 5 2 is an internal fusion section, 5 2 1 or 5 2 3 is an internal sub-transformation processing section, 5 3 1 to 5 3 3 are internal nonlinear conversion circuits, 5 4 1 to 5 4 3 are exclusive OR circuits.
  • Fig. 12 shows two-stage connection of the external sub-conversion processing units shown in Fig. 11a.
  • Fig. 11 b Figure showing the configuration of the entire sub-conversion processing unit when the internal sub-conversion processing units of the stage are connected, and the time sequence of the data conversion performed by the data conversion device having the configuration a in FIG. FIG.
  • the internal nonlinear conversion Circuits 5 3 1 and 5 3 2 take time. That is, in the first cycle, the data indicated by the bold line in FIG. 12 is transmitted, and the processing of the internal nonlinear conversion circuits 531 and 532 is executed.
  • the processing shown in c of FIG. 12 is performed. That is, time is allocated to the processing of the internal nonlinear conversion circuit 533 in the external sub-conversion processing section 4 21 and the internal nonlinear conversion circuit 5 3 4 of the second external sub-conversion processing section 4 22. .
  • the thick broken line indicates that the data on the A input side has been transmitted.
  • the processing shown in d of FIG. 12 is performed. That is, the processing time is assigned to the remaining internal nonlinear conversion circuits 535 and 536 of the second external sub-conversion processing section 42. At the end of these three cycles, all conversions have been completed. Comparing this with the conventional sequential processing method, in the conventional method, the processing of the internal nonlinear conversion of the next stage cannot be performed unless the processing of the internal nonlinear conversion of the previous stage is completed, so in this example, six cycles were required in this example. On the other hand, the method according to the present embodiment has an effect that the processing is completed in three cycles and the operation can be speeded up.
  • the nested nonlinear conversion circuit in the sub-conversion processing unit has the connection configuration of the first embodiment.
  • the nested nonlinear conversion circuit has the connection configuration of the second embodiment as a nested nonlinear conversion circuit. The same operation is performed even if a device is used, and the same effect is obtained.
  • Embodiment 5 Another embodiment in which a non-linear conversion circuit, which is a basic component of the data conversion device of the present invention, is applied to a non-linear conversion circuit in a conventional sub-conversion processing unit will be described.
  • FIG. 13 is a diagram showing the configuration and details of the nonlinear conversion circuit in the sub-conversion processing unit.
  • a indicates the entire configuration
  • 62 1 to 624 are external sub-conversion processing units
  • 63 1 to 634 are external nonlinear conversion circuits
  • 64 1 to 644, 74 1 to 744 are exclusive logic It is a sum circuit.
  • 601, 602, 70 1, and 702 are A1, Bl, A2, and B2 input data
  • 603, 604, 703, and 704 are converted output data
  • 605 to 608 and 705 to 708 are This is intermediate data.
  • 13b shows the detailed configuration of the external nonlinear conversion circuit 631, 651 and 751 are each data after nonlinear conversion
  • 775 to 778 are internal intermediate data
  • ⁇ 11 to 713 Is a key parameter set obtained by dividing the key parameter 111.
  • 72 1 to 723 are internal sub-conversion processing units
  • 73 1 to 733 are internal nonlinear conversion circuits
  • 76 1 to 763 are exclusive OR circuits.
  • the data conversion device shown in Fig. 13 uses the above A1 input data and B2 input data for each of the four A1 input data, A2 input data, B1 input data, and B2 input data. Performs non-linear conversion and exclusive OR operation between 1 input data and between A 2 input data and B 2 input data to obtain B 1 intermediate data and B 2 intermediate data, respectively, and B 1 input data and B 2 input data Are used as A1 intermediate data and A2 intermediate data.
  • the first sub-transformation processing unit 1 2 1 in the first embodiment And the second sub-conversion processing unit 1 2 2 are connected and executed by a plurality of processing units.
  • the processing is composed of a basic first sub-conversion processing unit 1 2 1 and a second sub-conversion processing unit 1 2 2.
  • a description will be given of what is realized by the repetition processing of the processing unit. That is, the first sub-transformation processing unit 121 and the second sub-transformation processing unit 122 that do not overlap in the arithmetic processing are used as one set of processing units, and the output data of the paired second sub-transformation processing unit
  • the output data is supplied as input data of the first sub-transformation processing unit while holding the data, and the repetitive operation is enabled to reduce the hardware size.
  • FIG. 14 is a block diagram showing the configuration.
  • reference numerals 121 and 122 denote first and second sub-conversion processing units.
  • 1 1 1 and 1 1 2 are the first and second key parameters.
  • the non-linear conversion circuits 13 1 to 13 2 and the exclusive OR circuit 14 1 to 14 2 are equivalent to the components of the first embodiment shown in FIG. 15 3 is a control unit, 15 4 is an iterative processing unit, 15 6 a and 15 6 b are data selection units, 15 7 a and 15 7 b are data holding units, and 15 8 is a key parameter supply Department.
  • Arbitrary A input data 101 and B input data 102 are first input to the first sub-transformation processing unit 121 through the data selection units 156a and 156b. .
  • the A intermediate data 105 and the B intermediate data 106 are input to the second sub-conversion processing section 122.
  • the operations of the first and second sub-conversion processing units are the same as those described in the first embodiment.
  • the non-linear conversion circuit in the first and second sub-conversion processing units is provided with a key to be supplied to the first sub-conversion processing unit and the second sub-conversion processing unit in accordance with the following iterative processing. Supplied by the key parameter supply unit 158.
  • the A-intermediate data 107 and B-intermediate data 108 output from the second sub-conversion processing section 122 are respectively converted into data holding sections 157a by the repetition processing section 154.
  • the unit of repetition processing is a basic configuration in which one stage of the first sub-conversion processing unit 121 and the second sub-conversion processing unit 122 are connected in cascade.
  • the same effect can also be obtained by combining the first sub-conversion processing unit and the second sub-conversion processing unit into a set, and cascading them alternately for the required number of stages as the unit of repetition processing. it is obvious.
  • the first sub-conversion processing unit and the second sub-conversion processing unit are cascade-connected as one set, they are always composed of even-numbered sub-conversion processing units.
  • the reason for the configuration using the even-numbered sub-conversion processing section is to enable appropriate data conversion power even when the number of digits in the A input data and the B input data is different.
  • the A input data has 7 digits
  • the B input data has 9 digits
  • the key parameter supply section 1 5.8 supplies the 7-digit key parameter 1 1 1 to the nonlinear conversion circuit 13 1
  • the key parameter 1 12 for 9 digits is supplied to the nonlinear conversion circuit 1 32.
  • the 7-digit A input data 101 is nonlinearly transformed by the 7-digit key frame 1 1 1 in the nonlinear transformation circuit 131, resulting in 7-digit B intermediate data 106. It is output as A intermediate data 107.
  • the A intermediate data 107 becomes A input data again via the data holding unit 157a and the data selection unit 156a. In this way, the 7-digit A input data and the 7-digit key parameter 1 It is necessary that the conversion processing unit be an even-numbered stage. If the sub-conversion processing section is an odd-numbered stage, the non-linear conversion circuit 13 1 performs non-linear conversion of 7-digit data and 9-digit data alternately.
  • the key parameter supply unit 158 can be controlled to alternately supply the 7-digit and 9-digit key parameters to the sub-conversion processing unit, an odd-numbered sub-conversion processing unit May be connected in cascade.
  • a process performed by alternately connecting a plurality of first sub-conversion processing units 16 1 and second sub-conversion processing units 16 2 in Embodiment 2 is referred to as a basic first conversion process.
  • a description will be given of what is realized by the repetition processing of the processing unit constituted by the sub-conversion processing unit and the second sub-conversion processing unit. That is, the feedback loop described in the sixth embodiment is provided to return the A and B intermediate data to the data selection unit on the input side and to repeatedly perform the operation to reduce the hardware scale.
  • FIG. 15 is a block diagram showing the configuration, in which 125 and 126 are first and second sub-conversion processing units. 1 1 1 and 1 1 2 are the first and second key parameters.
  • the non-linear conversion circuits 13 2 to 13 3 and the exclusive OR circuit 14 1 to 14 2 are the same as those in FIG. 3 in the second embodiment.
  • Control unit 15 3 Iterative processing unit 15 4, Data selection unit 15 56 a, 15 6 b, Data holding unit 15 7 a, 15 7 b, Key parameter supply unit 1 5 8 Is the same as the element in the sixth embodiment. Next, the operation of the data conversion device having the above configuration will be described.
  • Arbitrary A input data 101 and B input data 102 are first input to the first sub-conversion processing unit 125 through the data selection units 156a and 156b. .
  • the A intermediate data 105 and the B intermediate data 106 are input to the second sub-conversion processing unit 126.
  • the operations of the first and second sub-conversion processing units are the same as those described in the second embodiment.
  • the first and The non-linear conversion circuit in the second sub-conversion processing unit is provided with a key parameter taka and a key parameter to be supplied to the first sub-conversion processing unit and the second sub-conversion processing unit in response to the following iterative processing. Supplied by supply unit 158 overnight.
  • the A-intermediate data 107 and B-intermediate data 108 output from the second sub-conversion processing section 126 are converted into data holding sections 157 a, 1 by the repetition processing section 154, respectively.
  • the input data is input as A input data and B input data to the first sub-conversion processing unit 125 via 57 b and the data selection units 156 a and 156 b. Thereafter, after the above-described repetitive processing, the A output data 103 and the B output data 104 are output.
  • the first sub-conversion processing unit 1 25 and the second sub-conversion processing unit 1 2 6 cascaded one by one have been described as a unit of repetition processing.
  • the first sub-conversion processing unit 1 2 5 and the second sub-transformation processing unit 126 are combined as a set, and the required number of stages may be alternately connected in cascade to form a unit of repetitive processing, as in the sixth embodiment.
  • detailed connection configuration diagrams and descriptions of operations are omitted.
  • external sub-conversion processing units according to Embodiment 4 or Embodiment 5 are connected in even-numbered stages. Can be reduced to the number of external sub-transformation processing units without deteriorating high-speed operation.
  • the high-speed operability is not impaired even when an external sub-conversion processing unit connected in an even number of stages is used as a repetitive processing unit.
  • an internal data selection unit is provided in or after the internal division unit 351, 551 in the external nonlinear conversion circuit shown in FIGS. 6 and 11, and the data input is switched and selected.
  • An internal data holding unit is provided in or before the fusion unit 352, 552, and a feedback loop is formed with the internal data selection unit.
  • a data selection section is provided before the external nonlinear conversion circuit shown in FIG.
  • the arbitrary A input data 101 and the B input data 102 have the same number of data digits.
  • the number of sub-conversion processing units for repetition does not necessarily have to be an even number.
  • a feedback loop can be formed by cascading the number of stages.
  • FIG. 16 is a block diagram showing the configuration. In order to simplify the description, the feedback loop has only one sub-conversion processing section.
  • reference numeral 121 denotes a sub-conversion processing unit. 1st key param overnight 1 1
  • Non-linear conversion circuit 131 Exclusive OR circuit 141, Iterative processing unit 154, Data selection unit 156a, 156b, Data storage unit 157a, 155 7 b and the key parameter supply unit 158 are the same elements as in the other embodiments.
  • Arbitrary A input data 101 and B input data 102 The data is input to the sub-conversion processing unit 121 via the selection units 156a and 156b.
  • the operation of sub-conversion processing section 121 is the same as that described in the first embodiment.
  • the key parameters supplied to the non-linear conversion circuit in the sub-conversion processing unit are supplied by the key parameter supply unit 158 in response to the following repetitive processing.
  • the A-intermediate data 105 and B-intermediate data 106 output from the sub-conversion processing unit 121 are sent to the sub-conversion processing unit 121 by the repetition processing unit 154, respectively. Entered as input data. Thereafter, after the above-described repetitive processing, A output data 103 and B output data 104 are output.
  • one stage of the sub-conversion processing unit 121 may be connected in a cascade connection with a plurality of stages described as a unit of the repetitive processing.
  • the device scale can be reduced without losing high speed.
  • sub-conversion processing unit of the device described in Embodiment 2 may be used as the sub-conversion processing unit.
  • FIG. 17 is a diagram showing a configuration of the data conversion device of the present embodiment.
  • FIG. 18 shows the external nonlinear conversion circuit 8 3 1 (or 8
  • FIG. 19 is a block diagram showing a configuration of the internal nonlinear conversion circuit 931 (or 933) in FIG.
  • the total length of the key parameter 8 1 1 a + key parameter 8 1 1 b + key parameter 8 1 1 c is 32 Bit
  • key parameter 8 1 1 d + key parameter 8 1 1 e + key number is 32 Bit
  • the total length of 811 f for lame is 32 bits
  • the total length of key parameters 811 g + key parameters 811h + key parameters 811i is 32 bits.
  • the key parameter 811a has 16 bits
  • the key parameter 811b has 7 bits
  • the key parameter 811c has 9 bits.
  • Fig. 20 and Fig. 21 show the non-linear conversion circuit 951 and 952a, 952b in Fig. 19 realized by ROM (Rad on Access Memory) or RAM (Random Access Memory).
  • ROM Random on Access Memory
  • RAM Random Access Memory
  • the conversion table S7 is configured as follows.
  • the input base is a normal base (a, a 2 , a 4 , ⁇ 8 , 16 , a 32 , h 6 4 ⁇
  • the output base is a normal base ⁇ h 3 2 , 4 , a 2 , a & a 16 , a, a 8 ⁇
  • the base is Galois field GF (2 7 ) with respect to the input X is the original to a representation of a X 17, and outputs those 55 h the (1 6 decimal) and XOR (exclusive OR).
  • This input / output is represented by a decimal number
  • the table is shown in FIG.
  • the input and output are LSB (least significant bit) on the left side.
  • conversion table S9 is configured as follows.
  • the input basis is normalized to the normal basis ⁇ , «2, HI 4 , ⁇ 8 , a 16 , a 32 , h 64 , ⁇ 128 , ⁇ 256 ⁇ and the output base as normal bases ⁇ h 64 , a, a 16 , a s , ⁇ 256 , a 2 , ⁇ 128 , h 32 , a 4 ⁇ .
  • Fig. 21 shows a table in which these inputs and outputs are expressed in decimal.
  • the input and output are LSB (least significant bit) on the left side.
  • Galois field is represented by a vector expression using a polynomial basis, a normal basis, or the like.
  • a typical example is a vector representation using a polynomial basis.
  • the polynomial basis behenate vector representation, equal the primitive element of GF (2 m), GF polynomial basis the arbitrary original (2 m) ⁇ 1, a , a 2, ..., a m - 1 ⁇ by It is represented by vector expression.
  • An advantage of the polynomial basis is that the addition of elements of GF (2 m ) can be realized by bitwise addition (exclusive OR operation). That is, in the case of realization by hardware, it can be realized by m two-input exclusive OR operation circuits. In vector representation using polynomial bases, multiplication is generally more difficult to realize in hardware than addition, and is generally realized in ROM or the like.
  • normal basis no rma lbasis
  • This is a collection of m order primitive polynomial roots human its conjugate source, ⁇ , ⁇ 2, ⁇ 4, ... ⁇ 2 "" 2, ⁇ 2 "" ⁇ force, a 'basis.
  • the biggest feature of the normal basis is that when it is used, squaring becomes very simple. When squaring any element of GF (2 m ), it can be realized by cyclically shifting the vector representation to the right. If this is realized by hardware, it can be realized only by changing the bit connections. By using this feature, it is possible to realize an X n circuit for an arbitrary element X with a smaller hardware scale than a vector representation using a normal basis.
  • a data conversion device that does not increase the circuit size so much and has a stronger encryption will be described.
  • FIG. 23 is a configuration diagram of a data conversion device according to the present embodiment.
  • This configuration is obtained by adding data conversion units FL1 to FL10 to the device of the ninth embodiment.
  • FIG. 24 is a diagram showing a detailed configuration of the data conversion unit FL 1 971 (to FL 10 980).
  • Each of the data converters FL1 to FL10 includes an AND circuit 971a or an OR circuit 971b, and exclusive OR circuits 971c and 971d.
  • the length of the key parameter KL 1 is 32 bits, and the key parameter not shown
  • the key parameters are divided into key parameters KL1a and KL1b by the data supply unit.
  • the key parameter KL1a is divided into 16 bits
  • the key parameter KL1b is divided into 16 bits.
  • the AND circuit 971a or OR circuit 971b in the figure may be either an AND circuit or an OR circuit, or a combination of an OR circuit and an OR circuit. It may be. The operation of the device having the above configuration will be described.
  • Two exclusive OR circuits 971c, 971d, and two AND circuits or two OR circuits or one AND circuit and one OR circuit A logical operation circuit is added as a data conversion section 971, to either the A input side or the B input side or both input sides of the first sub-conversion processing section.
  • the A input (or B input) is further divided into two AA data and AB data of an arbitrary digit length, and the key parameters corresponding to the A conversion key parameter 981a and the B conversion key parameter 981b
  • the first logical operation circuit outputs the first logical product or logical sum of the AA data and the A conversion key parameter 981a, and outputs the exclusive OR circuit 971 According to c, a first exclusive OR of the first ANDed output data and the AB data is obtained, and the first exclusive ORed output data is converted into the AB data. Output data.
  • a second logical operation circuit calculates a second logical product or logical sum of the first exclusive-OR output and the B conversion key parameter, and obtains the second logical product circuit Logical product Z
  • the second exclusive OR of the output data obtained by the logical sum and the AA data is taken, and the second exclusive ORed output data is used as the output data after AA data conversion.
  • the output data after AA data conversion and the output data after AB data conversion are combined and output to the subsequent stage as A output data (or B output data overnight).
  • the newly provided data conversion units FL 1 to FL 10 are linear functions whose outputs change according to the value of the key parameter, and thus increase the difference probability. Without this, resistance to other decoding methods other than differential cryptanalysis can be increased. Since the operation of this non-linear conversion has already been described in the previous embodiment, the description is omitted here.
  • each of the data conversion units FL1 to FL10 does not necessarily have to be as shown in FIG.
  • the data converters FL1, FL3, FL5, FL7, and FL9 may be inserted into only one of the A system (left side in the figure) and the B system (right side in the figure).
  • the data conversion unit may be provided only in one of the sub-conversion processing units in either the A system or the B system or in one system.
  • Embodiment 1 1.
  • Embodiments 9 and 10 are different from Embodiments 9 and 10 in that the nonlinear conversion circuit, which is a basic component of the data conversion device of the present invention, is nested in a nonlinear conversion circuit in a conventional sub-conversion processing unit.
  • the nonlinear conversion circuit which is a basic component of the data conversion device of the present invention
  • the nonlinear conversion circuit is replaced by a non-linear conversion circuit in the sub-conversion processing unit of the basic component of the data conversion device of the present invention.
  • the present embodiment has a configuration in which the components of the device according to the tenth embodiment are arranged differently.
  • the positions of the data conversion units FL1 to FL10 do not necessarily have to be the positions shown in the drawing, as in the tenth embodiment, and have the same effects.
  • FIG. 26 is a diagram summarizing the features described in the first to eleventh embodiments.
  • Embodiments 1, 2, 4, and 5 are shown in the vertical direction, and Embodiments 3, 6, 7, 8, 9, 10, and 10 are combined in the horizontal direction with these embodiments 1, 2, 4, and 5.
  • 1 shows 1.
  • Embodiments 1 and 2 describe the characteristics of the subconversion processing unit. I have.
  • FIG. 26 the configuration of the sub-conversion processing unit shown in FIG.
  • Embodiment 3 is characterized in that the sub-conversion processing units are nested, and an external sub-conversion processing unit and an internal sub-conversion processing unit are provided. Also, in order to distinguish from the internal sub-conversion processing unit of the third embodiment, in FIG.
  • the sub-conversion processing unit of FIGS. 1 and 3 which does not have a nested structure is the external sub-conversion processing unit. It is positioned.
  • Figure 26 if the combination is shown in any of the figures, the figure number is entered in the square.
  • FIG. 1 indicates that the type 1 sub-conversion processing unit is shown in FIG.
  • FIG. 6 shows an example in which the external sub-conversion processing unit according to the third embodiment is a sub-conversion processing unit of type 1 and the internal sub-conversion processing unit is also a type 1 sub-conversion processing unit. This is shown in FIG. Also, in FIG. 26, it is shown that any one of a plurality of items described in U can be arbitrarily selected.
  • the sub-conversion processing unit used as the internal sub-conversion processing unit may be either type 1 or type 2.
  • the features shown in Embodiments 1, 2, 4, and 5 and Embodiments 3, 6, 7, 8, 9, 10, and 11 can all be combined.
  • the present invention is not limited to the combination shown in FIG. 26, and may be used in combination with other features.
  • the present invention is not limited to the case of combination, but may be the case of using only each feature of each embodiment.
  • FIG. 27 shows a configuration of a personal computer or a workstation as an application example of the data conversion device according to the present invention.
  • the data conversion device 60 includes a display unit 61, a keyboard 62, It has a mouse 63, a mouse pad 64, a system unit 65, and a compact disk unit 100.
  • the data conversion device of the present invention inputs data from a compact disk device 100, transfers data to the system unit 65, and displays the data. 6 This is shown in 1.
  • the data displayed on the display unit 61 is output to the compact disk device 100. It also converts data and transmits information via lines not shown.
  • the data conversion device according to the present invention is not limited to the personal convenience or the work station shown in FIG. 27, and may be of any type.
  • a video player may be used as an input device, or data from a network may be input.
  • the input data may be analog data or digital data.
  • the data conversion apparatus of the present invention may exist in a separate housing as shown in FIG. 27, but as shown in FIG. It may be stored in the housing of a peripheral device such as a facsimile machine or a facsimile machine 69. In addition, it may be present as a part of a system board such as a television camera, a measuring machine or a computer. Further, although not shown in FIG. 28, the respective devices shown in FIG. 28 may be connected via a local area network to transmit mutually encoded information. Also, it may be a case where information encoded using a wide area network such as an ISDN is transmitted and received.
  • the data conversion device can change the configuration of the sub-conversion processing section so that input data can be partially processed in parallel. It can perform high-speed data conversion with excellent probability, and is useful as an encryption device for information processing devices and data communication devices.

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Description

データ変換装置及びデータ変換方法 技術分野
本発明は、 情報通信等においてデジタル情報を保護する入力デ一夕の 暗号化と復号化及びデータ拡散等のためのデータ変換装置とデータ変換 方法に関するものである。 背景技術
従来の暗号化のためのデータ変換方法としては、 たとえば宮口らによ る F E A L— 8ァルゴリズム （宮口、 白石、 清水 「 F E A L— 8暗号ァ ルゴリズム」 NT T研究実用化報告第 39巻第 4 / 5号， 1988 ) が あつに。
第 29図は、 その FEAL— 8暗号アルゴリズムの一部を示している。 図において、 1001及び 1002は 2系統の入力データ、 1003 及び 1004は 2系統の出力デ一夕、 1005， 1006, 1007， 1008は中間データである。 また、 101 1， 1012， 1013, 1 014はそれぞれ第 1、 第 2、 第 3、 第 4の鍵パラメ一夕、 1021， 1022, 1023, 1024は各段の副変換処理部であり、 その構成 要素として 1031, 1032, 1033, 1034の非線形変換回路 と 1041, 1042， 1043， 1044の排他的論理和回路がある c 次に、 動作について説明する。 まず、 入力された 2系統の入力データ 1001， 1002は、 第 1段の副変換処理部 1021に入力され、 こ の結果新たな 2系統の中間データ 1005， 1006に変換される。 続 いてこれら変換後の中間データは、 第 2段の副変換処理部 1022に入 力され、 この結果新たな 2系統の中間データ 1 0 0 7 , 1 0 0 8に変換 される。 この操作は合計 8回行われ、 第 8段の副変換処理後の 2系統の データ力最終の出力データ 1 0 0 3， 1 0 0 4として出力される。
上記副変換処理部の動作を、 第 1段の副変換処理部 1 0 2 1を例に説 明する。
副変換処理部 1 0 2 1は、 2系統の入力データ 1 0 0 1， 1 0 0 2を 入力し 2系統の中間データ 1 0 0 5， 1 0 0 6を出力する。 第 2の入力 データ 1 0 0 2は、 上記文献の研究実用化報告に詳述されているように、 非線形変換回路 1 0 3 1内で、 バイト単位に分割され、 鍵パラメータと 排他的論理和演算が行われ、 続いて算術加算が繰り返され、 最後に分割 されたデータが融合されるという非線形変換がされている。 この変換後 のデータは、 第 1の入力データ 1 0 0 1と排他的論理和演算されて第 1 段の変換結果が得られ、 第 2の中間デ一夕 1 0 0 6として出力される。 また、 第 2の入力データ 1 0 0 2は、 そのまま第 1の中間データ 1 0 0 5として出力される。
第 2段の副変換処理部 1 0 2 2では、 上述と同様なプロセスで第 2段 目の中間デ一タカ得られ、 以降、 同様にこの例では、 合計 8段の処理を して出力データ 1 0 0 3と 1 0 0 4力最終結果として得られる。
従来のデータ変換装置は、 以上のように構成されており、 1段の副変 換処理に含まれる非線形変換が完了した後、 データを出力して、 次の段 の副変換処理のための入力とできる構成となっていた。 即ち、 各副変換 処理は順次処理となり、 処理が遅くなるという課題があつた。
本発明は、 上記の課題を解消するためになされたもので、 複数の副変 換処理を並列で行えるように構成して、 暗号化 ·復号化及びデータ拡散 等のデータ変換処理の高速化を目的とする。 発明の開示
本発明に係るデ一夕変換装置は、 任意の 2つの A入力データと B入力 デ一夕に対し、 この A入力デ一夕を第 1の鍵パラメータで第 1の非線形 変換をし、 この第 1の非線形変換された出力デ一夕と B入力データとの 排他的論理和を B中間データとして出力し、 上記 B入力データをそのま ま A中間データとして出力する構成と、 上記 A中間デ一夕を第 2の鍵パ ラメ一夕で第 2の非線形変換をし、 この第 2の非線形変換された出力 デ一夕と B中間デ一夕との排他的論理和を次の B中間デ一夕として出力 し、 上記 B中間データをそのまま次の A中間データとして出力する構成 を備え、 上記の構成を縦続接続して、 最終の A中間データと B中間デ一 夕を変換後の出力データとする。
また更に、 基本構成において、 第 1の非線形変換の入力側から第 2の 非線形変換の入力側までに存在する第 1の非線形変換回路と排他的論理 和回路を第 1の副変換処理部とし、 第 2の非線形変換の入力側から次の 第 1の非線形変換の入力側までに存在する第 2の非線形変換回路と排他 的論理和回路を第 2の副変換処理部とするか、 或いは、 第 1の非線形変 換の出力側から第 2の非線形変換の出力側までに存在する排他的論理和 回路と第 2の非線形変換回路を第 1の副変換処理部とし、 第 2の非線形 変換の出力側から次の第 1の非線形変換の出力側までに存在する排他的 論理和回路と第 1の非線形変換回路を第 2の副変換処理部とし、 これら の第 1の副変換処理部と、 第 2の副変換処理部とを交互に必要段数接続 し、 最終段は第 1又は第 2いずれかの副変換処理部から出力される A中 間データと B中間デ一夕を変換後の出力データとする。
また、 上記基本構成に加えて更に、 各副変換処理部中の非線形変換回 路として、 基本構成のデータ変換装置の構成を入れ子構造として用いる。 本発明に係るデータ変換方法は、 任意の 2つの A入力データと B入力 データに対し、 この B入力データをそのまま第 1の A中間データとして 出力する第 1ステップと、 A入力データを第 1の鍵パラメータで非線形 変換し、 この非線形変換後の出力データと B入力デ一夕との排他的論理 和をとり第 1の B中間データとして出力する第 2ステップと、 第 1の B 中間デ一夕を入力し、 そのまま第 2の A中間デ一夕として出力する第 3 ステップと、 第 1の A中間デ一夕を入力して第 2の鍵ノ ラメ一タで非線 形変換し、 この非線形変換後の出力データと、 第 1の B中間データとの 排他的論理和をとり、 第 2の B中間デ一夕として出力する第 4ステップ とを備え、 これら第 1から第 4ステップを繰り返し、 最後は第 2又は第 4ステップで終えるようにし、 最終の A中間データと B中間データを変 換デ一夕とする。
又は非線形変換と排他的論理和の演算順序を変え、 上記方法と等価な ステップを備える。
また更に、 基本構成に加えて、 第 1の非線形変換の入力側から第 2の 非線形変換の入力側までに存在する第 1の非線形変換回路と排他的論理 和回路を第 1の副変換処理部とし、 第 2の非線形変換の入力側から次の 第 1の非線形変換の入力側までに存在する第 2の非線形変換回路と排他 的論理和回路を第 2の副変換処理部とするか、 又は第 1の非線形変換の 出力側から第 2の非線形変換の出力側までに存在する排他的論理和回路 と第 2の非線形変換回路を第 1の副変換処理部とし、 第 2の非線形変換 の出力側から次の第 1の非線形変換の出力側までに存在する排他的論理 和回路と第 1の非線形変換回路を第 2の副変換処理部とし、 第 1の副変 換処理部と、 第 2の副変換処理部とを交互に必要段数接続し、 最初の第 1の副変換処理部の入力側にデータ選択部を付加し、 また、 最後の第 1 と第 2のいずれかの副変換処理部の出力側にデータ保持部を付加し、 最 初に任意の 2つの A入力データと B入力デ一タを上記データ選択部で選 択入力し、 選択入力が終わると次回以降は、 上記データ保持部の出力を 選択入力するよう帰還接続をして変換処理をし、 最終回は第 1又は第 2 I、ずれかの副変換処理部から出力されてデータ保持部に保持されて出力 される A中間データと B中間データを変換後の出力データとする。
また更に、 基本構成に加えて、 任意の 2つの A入力データと B入力 データの桁数を同じとし、 また、 第 1の非線形変換の入力側から第 2の 非線形変換の入力側までに存在する第 1の非線形変換回路と排他的論理 和回路か又は第 2の非線形変換の出力側から次の第 1の非線形変換の出 力側までに存在する第 2の非線形変換回路と排他的論理和回路を副変換 処理部とし、 副変換処理部を必要段数接続し、 最初の副変換処理部の A, B各入力側にデータ選択部を付加し、 また、 最後の副変換処理部の A， B各出力側にデータ保持部を付加し、 最初に A入力デ一夕と B入力デ一 夕を上記データ選択部で選択入力し、 選択入力が終わると次回以降は、 データ保持部の出力を選択入力するよう帰還接続をして変換処理をし、 最終回はデータ保持部から出力される A中間データと B中間データを変 換後の出力とする。
また更に、 第 1又は第 2の非線形変換に際しては、 その副変換処理部 への A入力デ一夕を任意の桁数で分けて A 1入力データと A 2入力デ一 夕とし、 また、 鍵パラメータも任意の桁数で分けて第 1の分割鍵パラ メータないし第 nの分割鍵パラメータとし、 A入力データを分けた A 1 入力データを第 1の分割鍵パラメータで内部非線形変換し、 内部非線形 変換された出力データと A 2入力データとの排他的論理和を第 1の A 2 内部中間データとして出力し、 A 2入力データをそのまま第 1の A 1内 部中間データとして出力する第 1の内部副変換処理部と、 第 1の内部副 変換処理部の第 1の A 1内部中間データを A 1入力データとして第 2の 分割鍵パラメータで内部非線形変換し、 内部非線形変換された出力デ一 夕と第 1の A 2内部中間データを A 2入力データとして A 2入力データ との排他的論理和を第 2の A 2内部中間データとして出力し、 第 1の A 2内部中間データをそのまま第 2の A 1内部中間データとして出力する 第 2の内部副変換処理部と、 第 1の内部副変換処理部と、 第 2の内部副 変換処理部とを交互に n段接続し、 最初の第 1の内部副変換処理部の入 力側に内部データ選択部を付加し、 また、 最後の第 1と第 2のいずれか の内部副変換処理部の出力側に内部データ保持部を付加し、 最初に A 1 入力データと A 2入力データを内部データ選択部で選択入力し、 選択入 力が終わると次回以降は上記内部データ保持部の出力を選択入力するよ う帰還接続をして内部変換処理をし、 最終回は内部データ保持部から出 力される A 1中間データと A 2中間データを合わせて変換後の A出力 データとする非線形変換を行うようにする。
また更に、 各副変換処理部中の非線形変換に際しては、 その副変換処 理部への A入力デー夕を任意の桁数で分けて A 1入力データと A 2入力 デ一夕とし、 また、 鍵パラメータも任意の桁数で分けて第 1の分割鍵パ ラメ一タないし第 nの分割鍵パラメ一夕とし、 A入力データを分けた A 1入力データを第 1の分割鍵パラメータで内部非線形変換し、 内部非線 形変換された出力データを第 1の A 2内部中間データとして出力し、 A 1入力データと A 2入力データとの排他的論理和を第 1の A 1内部中間 データとして出力する第 1の内部副変換処理部と、 第 1の内部副変換処 理部の第 1の A 1内部中間データを A 1入力データとして第 2の分割鍵 パラメ一夕で内部非線形変換して第 2の A 2内部中間デ一タとして出力 し、 第 1の A 1内部中間データと A 2内部中間データを A 1入力データ と A 2入力データとして排他的論理和をとり第 2の A 1内部中間デ一夕 として出力する第 2の内部副変換処理部と、 第 1の内部副変換処理部と、 第 2の内部副変換処理部とを交互に n段接続し、 最初の第 1の内部副変 換処理部の各入力側に内部データ選択部を付加し、 また、 最後の第 1と 第 2のいずれかの内部副変換処理部の出力側に内部データ保持部を付加 し、 最初に A 1入力データと A 2入力データを内部データ選択部で選択 入力し、 選択入力が終わると次回以降は、 内部データ保持部の出力を選 択入力するよう帰還接続をして内部変換処理をし、 最終回は内部データ 保持部の出力の A 1中間データと A 2中間データを合わせて変換後の A 出力データとする非線形変換を行う。
また、 上記又は上々記の各副変換処理部中の非線形変換への A入力 データの分け方が等しい桁長となる場合、 第 1の内部副変換処理部のみ を必要段数接続する。
また更に、 第 1の内部副変換処理部と、 第 2の内部副変換処理部とを 交互に必要段数接続し、 最初の第 1の内部副変換処理部の入力側に内部 データ選択部を付加し、 また、 最後の第 1と第 2のいずれかの内部副変 換処理部の出力側に内部データ保持部を付加し、 最初に B 1入力データ と B 2入力データを内部データ選択部で選択入力し、 選択入力が終わる と次回以降は、 内部データ保持部の出力を選択入力するよう帰還接続を して内部変換処理をし、 最終回は内部データ保持部から出力される B 1 中間デ一夕と B 2中間データを合わせて変換後の B出力データとする。 また、 上記各副変換処理部中の内部副変換処理部への B入力デ一夕の 分け方が等しい桁長となる場合、 第 1の内部副変換処理部のみを必要段 数接続する。
また、 各鍵ノ ラメ一夕による副変換処理部を偶数段接続する構成とし、 最初の副変換処理部の入力側にデータ選択部を付加し、 また、 最後の副 変換処理部の出力側にデータ保持部を付加し、 また、 鍵パラメータ供給 部を付加する。 最初に、 任意の 2つの A入力データと B入力データを上 記データ選択部で選択し、 該選択入力が終わると次回以降は、 上記デー タ保持部の出力を選択入力するよう帰還接続をして必要な回数だけ繰り 返し変換処理をし、 その際、 鍵パラメータ供給部は繰り返し変換処理に 対応して各副変換処理部へ鍵パラメータを供給し、 最終回は上記データ 保持部から出力される A中間データと B中間デ一タを変換後の出力デー 夕とする。
また、 非線形変換回路として少なくともそのどれかにガロア体上の X の n乗回路を用いる。
また更に、 ガロア体上の元 Xの n乗回路を、 正規基底で構成する。 また、 非線形変換回路の少なくとも一部に Re a d On l y Me mo r yを用いる。
また、 非線形変換回路の少なくとも一部に Ra n d om A c c e s s Memo r y ¾：用いる。
また、 非線形変換回路の少なくとも一部に L 0 g i c C i r c i u tを用いる。
また更に、 2つの排他的論理和と、 論理積又は論理和からなる 2つの 論理演算回路を、 データ変換部として、 第 1の副変換部の A入力と B入 力のいずれか又は各入力側に付加し、 A入力又は B入力を更に任意の桁 長の 2つの A Aデータと A Bデータに分け、 鍵パラメータを対応する A 変換鍵パラメータと B変換鍵パラメータに分け、 A Aデータと A変換鍵 パラメータとの第 1の論理積又は論理和をとり、 第 1の論理積 Z論理和 された出力データと上記 A Bデータとの第 1の排他的論理和をとり、 第 1の排他的論理和出力を A Bデータ変換後の出力データとし、 第 1の排 他的論理和出力と、 B変換鍵パラメータとの第 2の論理積又は論理和を とり、 該第 2の論理積 Z論理和された出力データと上記 A Aデータとの 第 2の排他的論理和をとり、 第 2の排他的論理和出力を A Aデータ変換 後の出力データとし、 A Aデータ変換後の出力データと ABデータ変換 後の出力データを合わせて A入力データ又は B入力データとして後段に 出力する。 図面の簡単な説明
第 1図は実施の形態 1のデータ変換装置の構成プロック図、 第 2図は 非線形変換回路の例を示す構成図、 第 3図は実施の形態 2のデータ変換 装置の構成ブロック図、 第 4図は実施の形態 1と 2のデータ変換装置の 同一性を示す図、 第 5図は実施の形態 1と 2のデータ変換装置と同一構 成の他の例を示す図、 第 6図は実施の形態 3のデータ変換装置の基本構 成の一部と副変換処理部中の非線形変換回路の構成を示す図、 第 7図は 実施の形態 3のデータ変換装置の全体の副変換処理部の接続構成図、 第 8図は第 7図の接続の装置のデータ変換順序を説明する図、 第 9図は第 7図の接続の装置のデータ変換順序を説明する図、 第 1 0図は第 7図の 接続の装置のデータ変換順序を説明する図、 第 1 1図は実施の形態 4の データ変換装置の基本構成の一部と副変換処理部中の非線形変換回路の 構成を示す図、 第 1 2図は実施の形態 4のデータ変換装置の一部の副変 換処理部の接続と、 そのデータ変換順序を説明する図、 第 1 3図は実施 の形態 5のデータ変換装置の基本構成と副変換処理部中の非線形変換回 路の構成を示す図、 第 1 4図は実施の形態 6のデータ変換装置の構成ブ ロック図、 第 1 5図は実施の形態 7のデータ変換装置の構成ブロック図、 第 1 6図は実施の形態 8のデータ変換装置の構成ブロック図、 第 1 7図 は実施の形態 9のデータ変換装置の構成ブロック図、 第 1 8図は実施の 形態 9のデータ変換装置の中の外部非線形変換回路の構成を示す図、 第 1 9図は実施の形態 9のデータ変換装置の中の内部非線形変換回路中の 内部非線形変換回路の構成を示す図、 第 2 0図は実施の形態 9のデータ 変換装置における内部非線形変換回路中の非線形要素 （変換テーブル） の例を示す図、 第 2 1図は実施の形態 9のデータ変換装置における内部 非線形変換回路中の非線形要素 （変換テーブル） の例を示す図、 第 2 2 図は第 1 9図の内部非線形変換回路中の非線形処理要素をガロア体上の Xの n乗回路で正規基底で構成した例を示す図、 第 2 3図は実施の形態 1 0のデータ変換装置の構成ブロック図、 第 2 4図は第 2 4図のデータ 変換部の詳細構成を示す図、 第 2 5図は実施の形態 1 1の他のデータ変 換装置の構成プロック図、 第 2 6図は実施の形態 1〜 1 1の特徴をまと めた図、 第 2 7図はこの発明のデ一夕変換装置の応用例を示す図、 第 2 8図はこの発明のデータ変換装置の応用例を示す図、 第 2 9図は従来の データ変換装置の構成を示す図である。 発明を実施するための最良の形態
実施の形態 1 .
情報処理のデ一夕の秘密性や通信内容の当事者間の秘密性を保つ目的 で、 暗号化及びその復号化技術が注目されている。 これら暗号化、 復号 化のデータ変換に際しては、 データ変換の処理の高速性を得ることと、 他者に暗号を解読される危険性を低くすることが重要である。
暗号化には、 入力デ一夕を鍵パラメータで非線形変換する技術が知ら れている。 また、 暗号の強さを表す尺度として、 いわゆる差分確率とい う概念があり、 この差分確率の値が小さいほど強い暗号といえる。 文献 1として、 Kaisa Nyberg, Lars Ramkilde Knudsen, Provable Security Against Differential Cryptanalysis ， Journal of Cryptology vol. 8 No. 1 (1995)によると、 複数の副変換処理をつなげて暗号化を行う場合、 各副変換処理における非線形変換の差分確率を Pとすれば、 以下のこと が成立することが示されている。
( 1 ) 非線形変換を入力データと出力データが 1対 1に定まる方式で 実行すると、 副変換処理が 3段以上あれば、 全体の差分確率は 2 p 2 以 下である。
ここで、 入力データと出力データが 1対 1で定まるという意味は、 例 えば、 0〜 2 5 5のいずれかの値をとる入力データ Xに対して、 0〜2 5 5のいずれかの値をとる出力データ Yが出力される場合、 入力デ一夕 Xのある値と出力データ Yのある値が 1対 1に対応して対になっている ことをいう。 たとえば、 入力データ Xの値が 8の時、 出力データ Yの値 として必ず 1 2 5が出力されるような場合のことをいう。
第 2 9図に示したタイプのアルゴリズムで、 非線形変換回路 1 0 3 1 , 1 0 3 2， 1 0 3 3の 3つの非線形変換の差分確率がそれぞれ pである なら、 第 2 9図に示したタイプのアルゴリズム全体の差分確率は 2 p 2 以下となる。
従来例の F E A Lアルゴリズムは、 第 2 9図に示したタイプのァルゴ リズムであるが、 実は F E A Lの各副変換処理における非線形変換の差 分確率 pは 1なので、 上の論議をあてはめてもアルゴリズム全体の差分 確率は 2以下という結論が得られるだけで、 暗号強度に関する証明は何 もできない。
ところで、 第 2図は、 従来から知られている非線形変換回路の例を示 す図である。
図において、 1 5 1は非線形変換回路中の排他的論理和回路、 1 5 2 は同じくガロア体逆元回路である。 ただし、 0入力に対しては 0を出力 するものである。 また、 nは入出力ビットサイズを表している。 線形 変換回路として第 2図の構成を用 t、た場合は、 その構成から差分確率 p = 2 / 2 " ( nが奇数の場合） 、 p = 4 Z 2 n ( nが偶数の場合） とな ること力 口られている。
しかし、 第 2図のガロア体逆元回路 1 5 2は、 入力データのサイズが 大きいと規模が大きくなつてしまうという欠点がある。
本発明によれば、 以下に述べる構成によっても上記 （1 ) の記述が成 立することカ、 文献 2として、 「ブロック暗号の差分解読法と線形解読 法にたいする証明可能安全性について」 （松井充、 第 1 8回情報理論と その応用シンポジウム予稿集、 1 9 9 5年 1 0月 2 4日〜 2 7日） によ り確かめられている。 また、 文献 2によると、 本発明では、 たとえ非線 形変換として、 第 2 9図記載のものと同じものを用いたとしても、 ( 1 ) の 2 p 2 を p 2 にすることができるので、 暗号の強さが更に強く なる。
本実施の形態では、 差分確率 pの値が小さいと評価ができる副変換処 理部を使用して、 しかもデータ変換が高速で行えるデータ変換装置を説 明する。
第 1図は、 本実施の形態におけるデータ変換装置の構成を示す図であ る。
図において、 1 0 1 , 1 0 2はそれぞれ A入力データ、 B入力データ であり、 1 0 3 , 1 0 4は最終段の A出力データ、 B出力データで、 こ の両者がデータ変換の出力データとなる。 1 0 5ないし 1 0 8は中間 データ、 1 1 1ないし 1 1 4は暗号化のための鍵パラメ一タである。 1 2 1ないし 1 2 4は第 1段から第 n段の副変換処理部、 その中に含まれ る 1 3 1ないし 1 3 4は第 1段から第 n段の非線形変換回路、 1 4 1な いし 1 4 4は排他的論理和回路である。
次に、 上記構成のデ一夕変換装置の動作を説明する。 ここでは、 2つ の入力データの長さが等しい場合について説明する。 なお、 デ一夕変換 の処理で時間がかかるのは非線形変換であり、 排他的論理和演算の時間 はそれに比較すると無視できる。
第 1図において、 一方の A入力データ 1 0 1は、 第 1の鍵パラメ一夕 1 1 1により、 第 2図に示す排他的論理和回路 1 5 1とガロア体逆元回 路 1 5 2とで第 1の非線形変換を受ける。 この変換結果 1 0 9力 他方 の B入力データ 1 0 2と排他的論理和演算を受けて、 次段への B中間 データ 1 0 6が得られる （S 2 ) 。 一方、 B入力データ 1 0 2は、 その まま第 1段の A中間データ 1 0 5となり、 次段への入力となる （S 1 ) 。 A中間データ 1 0 5は、 第 2の非線形変換を受け、 B中間データ 1 0 6 と排他的論理和演算を受ける。 その結果、 B中間データ 1 0 8が得られ る （S 4 ) 。 B中間デ一夕 1 0 6は、 そのまま、 次段への A中間デ一夕 1 0 7となる （S 3 ) 。 この手順によると、 時間的に第 1の非線形変換 と並行して第 2の非線形変換回路 1 3 2で演算が行われる。
こうして、 奇数段と偶数段の副変換処理部において、 ほぼ並行して非 線形変換が行われ、 高速のデータ変換ができる。
上記の実施の形態では 2つの入力デー夕の長さが等し L、場合を説明し す:が、 A入力データの長さ η ι ビットと B入力データの長さ ビット 力く異なる場合 （Γ > n 2 ) は、 以下のことが成立する。
( 2 ) 非線形変換を入力データと出力データが 1対 1に定まる方式で 行うと、 副変換処理が 3段以上あれば、 全体の差分確率は p 2 以下であ る。
従って、 第 1図の構成で 2つの入力データの長さを変えた構成をして も、 各副変換処理部の差分確率 pは変わらないが、 全体の差分確率の値 が P 2 以下であるということが判つたデ一夕変換装置を構成することが できる。 この場合、 排他的論理和回路への入力は、 A入力データと B入 カデ一夕との長さが異なるために、 長 、デ一夕に対してははみ出た部分 ( ru— r^ビッ卜の部分） に対しては排他的論理和演算をせずに、 短い データと同じ長さの部分 （n 2ビッ ト） のみを短いデータと排他的論理和 演算する。 又は、 短いデータに対しては長いデータに比べて不足する部 分 （r — n 2ビッ卜の部分） に定数を埋めるなどして、 長いデータと等 長にして排他的論理和演算をする工夫がなされる。 また、 A入力データ と B入力デー夕の長さが異なる場合、 鍵パラメータもその長さに対応し て適切な鍵ノ ラメ一夕を供給する。
なお、 本実施の形態では、 ハードゥヱァ構成を説明したが、 非線形変 換及び排他的論理和演算をソフトウ アで行っても、 奇数段相当の演算 と、 偶数段相当の演算を並行して処理でき、 同様の効果が得られる。 実施の形態 2 .
本発明の趣旨である高速非線形変換の他の構成例を説明する。
本実施の形態では、 各副変換処理部中の排他的論理和の位置を変えて いる。 第 3図は、 その構成を示すブロック図であり、 図において、 1 6 1ないし 1 6 4はそれぞれ第 1ないし第 4の副変換処理部である。 鍵パ ラメ一夕 1 1 1ないし 1 1 4、 非線形変換回路 1 3 2ないし 1 3 5、 排 他的論理和回路 1 4 1ないし 1 4 4は実施の形態 1における第 1図の構 成要素と同等のものである。 副変換処理部 1 6 1ないし 1 6 4は、 内部 接続が第 1図の副変換処理部 1 2 1ないし 1 2 4とは異なっている。 この接続によっても、 実施の形態 1と同様、 全体の差分確率は p 2 以 下とでき、 全体の差分確率が （1 ) で述べた 2 p 2 より小さな強い暗号 を生成することができる。
第 1の副変換処理部 1 6 1では、 A入力データ 1 0 1と B入力データ
1 0 2に対し、 A入力デ一夕 1 0 1を第 1の鍵パラメータ 1 1 1で非線 形変換し、 この非線形変換回路 1 3 2で非線形変換された出力データを、 第 1段の B中間データ 1 0 6として出力する （S 1 2 ) 。 また、 排他的 論理和回路 1 4 1で A入力データ 1 0 1と B入力データ 1 0 2の排他的 論理和を得、 これを第 1段の A中間データ 1 0 5として出力する （S 1
1 ) 第 2の副変換処理部 1 6 2では、 第 1の副変換処理部 1 6 1から出力 される A中間データ 1 0 5を一方の入力として、 第 2の鍵パラメ一夕 1 1 2で非線形変換し、 この非線形変換回路 1 3 3で非線形変換された出 力データを、 第 2段の B中間データ 1 0 8として出力する （S 1 4 ) 。 また、 第 1段の A中間データ 1 0 5と B中間データ 1 0 6を、 それぞれ 入力として排他的論理和回路 1 4 2で演算を行い、 第 2段の A中間デー 夕 1 0 7として出力する （S 1 3 ) 。
以後、 上記の第 1と第 2の副変換処理部力交互に接続される。 最終は、 第 1又は第 2のどちらの副変換処理部であつてもよいことは、 実施の形 態 1と同様である。
この接続による動作も、 実施の形態 1で述べた文献 2の根拠に基づき、 全体の差分確率が P 2 以下の装置が得られる。 また、 非線形変換の動作 の速さと排他的論理和の動作の速さとを比べると、 排他的論理和の動作 ははるかに速いので、 図の接続状況から明らかなように、 動作の遅い第 1段と第 2段の非線形変換の動作がほぼ並列で行わることで、 装置全体 の高速動作を可能にしている。
ここで、 第 1図に示した構成と第 3図に示した構成が実質的に同一の ものであることを、 第 4図を用いて説明する。
第 4図において、 1 2 1〜1 2 4は第 1図に示した副変換処理部であ る。 1 6 1〜1 6 4は第 3図に示した副変換処理部である。 第 4図から 判るように、 第 1図と第 3図に示した副変換処理部は、 第 4図に示した 回路をどのような部分で切り出したかによるものである。 即ち、 第 1図 の場合は、 第 1の非線形変換回路 1 3 1の入力側から第 2の非線形変換 回路 1 3 2の入力側までの要素 （第 1の非線形変換回路 1 3 1と排他的 論理和回路 1 4 1 ) を、 第 1の副変換処理部 1 2 1とし、 第 2の非線形 変換回路 1 3 2の入力側から次の第 1の非線形変換回路 1 3 3の入力側 までの要素 （第 2の非線形変換回路 1 3 2と排他的論理和回路 1 4 2 ) を、 第 2の副変換処理部 1 2 2としている。 第 3図の場合は、 第 1の非 線形変換回路 1 3 1の出力側から第 2の非線形変換回路 1 3 2の出力側 までの要素 （排他的論理和回路 1 4 1と第 2の非線形変換回路 1 3 2 ) を、 第 1の副変換処理部 1 6 1とし、 第 2の非線形変換回路 1 3 2の出 力側から次の第 1の非線形変換回路 1 3 3の出力側までの要素 （排他的 論理和回路 1 4 2と第 1の非線形変換回路 1 3 3 ) を、 第 2の副変換処 理部 1 6 2としている。
第 5図は、 第 1図又は第 3図に示す構成と、 実質的に同一の構成を持 つ他の例を示す図である。
第 5図に示す例は、 排他的論理和回路 1 4 1〜 1 4 5を縦繞接続した ものである。 排他的論理和回路の出力データが、 次の排他的論理和回路 への 2入力デ一夕のうちの 1つの入力デ一夕となるように、 縦続接続さ れている。 非線形変換回路 1 3 1 , 1 3 3 , 1 3 5は、 縦続接続された 排他的論理和回路のうち、 奇数番目の排他的論理和回路 1 4 1 , 1 4 3 , 1 4 5に接続されている。 また、 非線形変換回路 1 3 2， 1 3 4 , 1 3 6は、 偶数番目の排他的論理和回路 1 4 2 , 1 4 4に接続されている。 第 5図に示す構成を用いても、 第 1図又は第 3図と同じように、 第 1 と第 2の非線形変換回路 1 3 1と 1 3 2又は 1 3 3と 1 3 4又は 1 3 5 と 1 3 6力並行して実行され、 高速処理が可能である。
実施の形態 3 .
実施の形態 1で述べたように、 第 2図に示す非線形変換回路は、 入出 カデ一夕のサイズが大きいと規模が大きくなつてしまう。 そこで、 この 実施の形態では、 データ変換装置に構造を入れ子構造にして、 第 2図の 非線形変換回路もより小さい非線形変換回路 （例えば、 逆元回路） を組 み合せたコンパク卜な構成を考える。 また、 従来例の文献の F E A Lは、 差分確率 pの値が大きいので、 暗 号の強さの評価として不十分である。
本実施の形態では、 1つの非線形変換がより小さい規模で、 しかも全 体の差分確率を小さくできる非線形変換回路を説明する。
第 6図は、 副変換処理部とその非線形変換回路の詳細を示す図である。 第 6図において、 aは第 1段の副変換処理部を示し、 2 2 1は外部副 変換処理部、 2 3 1はその外部非線形変換回路である。 bは外部非線形 変換回路 2 3 1の詳細構成を示し、 3 5 1は A入力データ 1 0 1を 2分 割する内部分割部、 3 0 1 , 3 0 2は 2分割された A 1入力データ、 A 2入力データ、 3 0 3ないし 3 0 8は内部中間データ、 3 1 1ないし 3 1 3は鍵パラメータ 1 1 1を分割した分割鍵ハ°ラメータで、 3 5 2は内 部中間デ一夕 3 0 3と 3 0 4を融合する内部融合部、 3 2 1ないし 3 2 3は内部副変換処理部、 3 3 1ないし 3 3 3は内部非線形変換回路、 3 4 1ないし 3 4 3は内部排他的論理和回路である。 1 5 8は、 鍵パラ メータ 1 1 1を分割する鍵パラメータ供給部である。
例えば、 第 6図のアルゴリズムの場合、 内部非線形変換回路 3 3 1 , 3 3 2 , 3 3 3として差分確率 pのものを用いた場合、 外部非線形変換 回路 2 3 1の差分確率は p 2 以下である。 従って、 外部副変換処理部 2 2 1を 3段以上重ねたアルゴリズムの差分確率は （p 2 ) 2 = p 4 以下 となる。
また、 第 7図は、 第 6図の aに示す外部副変換処理部を 4段接続し、 各外部副変換処理部中の非線形変換回路として、 第 6図の bに示す 3段 の内部副変換処理部を接続した場合の全体の副変換処理部の構成を示す 図である。
図において、 代表的な構成要素である各外部副変換処理部 2 2 1ない し 2 2 4と、 各外部非線形変換回路 2 3 1ないし 2 3 4と外部副変換処 理部中の排他的論理和回路 1 4 1ないし 1 4 4、 内部副変換処理部 3 2 1ないし 3 2 3と、 第 1と第 2の外部非線形変換回路 2 3 1 , 2 3 2中 の内部非線形変換回路 3 3 1ないし 3 3 6の番号は記載してあるカ、 そ の他の構成要素の番号は、 省略している。
また、 第 8図ないし第 1 0図は、 第 7図の構成のデータ変換装置が データ変換を行つていく順序を時間を追つて説明する図である。
まず、 第 6図に示す外部非線形変換回路 2 3 1の動作について説明す る。
外部副変換処理部 2 2 1への A入力データ 1 0 1を内部分割部 3 5 1 により任意の桁数で 2つに分けて、 A 1入力データ 3 0 1と A 2入力 データ 3 0 2とし、 また、 鍵パラメータ 1 1 1も鍵パラメータ供給部 1 5 8により任意の桁数で分けて、 第 1の分割鍵パラメータないし第 nの 分割鍵パラメータ 3 1 1〜 3 1 3として供給する。 第 1の内部副変換処 理部 3 2 1では、 上記 A入力データ 1 0 1を分けた A 1入力データ 3 0 1を、 第 1の分割鍵パラメ一夕 3 1 1で内部非線形変換し、 該内部非線 形変換された出力データと上記 A 2入力データ 3 0 2との排他的論理和 を、 第 1の A 2内部中間データ 3 0 6として出力し、 上記 A 2入力をそ のまま第 1の A 1内部中間データ 3 0 5として出力する。
第 2の内部副変換処理部 3 2 2では、 上記第 1の内部副変換処理部 3 2 1の第 1の A 1内部中間データ 3 0 5を A 1入力として、 第 2の分割 鍵パラメータ 3 1 2で内部非線形変換する。 上記第 1の A 2内部中間 データ 3 0 6を A 2入力データとして該 A 2入力と内部非線形変換され た出力データとの排他的論理和を、 第 2の A 2内部中間データ 3 0 8と して出力し、 上記第 1の A 2内部中間データ 3 0 6をそのまま第 2の A 1内部中間データ 3 0 7として出力する。 そして、 上記第 1の内部副変 換処理部と、 上記第 2の内部副変換処理部とを交互に n段接続し、 最終 段の A 1内部中間データ 3 0 3と A 2内部中間データ 3 0 4を、 内部融 合部 3 5 2により合わせて変換結果 1 0 9とする。
次に、 第 7図に示した上記構成のデータ変換装置の動作を説明する。 まず、 最初のサイクルで、 A入力データ 1 0 1、 B入力データ 1 0 2 に対して、 第 8図に示す処理が実行される。 即ち、 非線形変換が時間が かかるので、 最初のサイクルでは、 外部副変換処理部 2 2 1の内部非線 形変換回路 3 3 1 , 3 3 2と、 外部副変換処理部 2 2 2の内部非線形変 換回路 3 3 4， 3 3 5でほとんどの時間が使われる。 つまり、 最初のサ ィクルでは、 第 8図に示すように、 太線で示すデータが伝わり内部非線 形変換回路 3 3 1 , 3 3 2 , 3 3 4 , 3 3 5の処理が実行される。 次のサイクルでは、 第 9図に示す処理が行われる。 即ち、 第 1の外部 副変換処理部 2 2 1中の内部非線形変換回路 3 3 3と、 第 2の外部副変 換処理部 2 2 2中の内部非線形変換回路 3 3 6と、 第 3の外部副変換処 理部 2 2 3中の内部非線形変換回路 3 3 7と、 第 4の外部副変換処理部 2 2 4中の内部非線形変換回路 3 9 1の処理に時間が当てられる。 太い 破線は、 A入力側のデ一夕が伝わったことを示している。
次のサイクルでは、 第 1 0図に示す処理が行われる。 即ち、 第 3と第 4の外部副変換処理部 2 2 3と 2 2 4の残りの内部非線形変換回路 3 3 8 , 3 3 9と 3 9 2 , 3 9 3に処理時間が当てられる。 この 3サイクル が終わると、 全ての変換処理が終わることになる。 これを従来の逐次処 理方式のデータ変換と比較すると、 従来方式では前段の内部非線形変換 が終わらないと次段の内部非線形変換が始まらないため、 1 2サイクル を要していたので、 この実施の形態の方式では、 約 4倍の高速処理がで さる。
なお、 上記実施の形態では、 内部副変換処理部中の入れ子の内部非線 形変換回路 3 3 1ないし 3 9 3は、 実施の形態 1の接続構成のものを示 した力く、 入れ子の非線形変換回路として実施の形態 2の接続構成のもの を用いて同様の動作をし、 同様の効果がある。
実施の形態 4 .
この実施の形態では、 回路構成が小さな非線形変換回路を、 従来の副 変換処理部中の非線形変換回路に適用した形態を説明する。
第 1 1図は、 副変換処理部とその非線形変換回路の詳細を示す図であ る。
第 1 1図において、 aは第 1段の副変換処理部を示し、 4 2 1は外部 副変換処理部、 4 3 1はその外部非線形変換回路である。 第 1 1図の b は、 外部非線形変換回路 4 3 1の詳細構成を示し、 5 5 1は内部分割部、 5 0 1ないし 5 0 8は入力データ、 5 1 1ないし 5 1 3は鍵パラメ一夕 1 1 1を分割した分割鍵パラメータで、 5 5 2は内部融合部、 5 2 1な いし 5 2 3は内部副変換処理部、 5 3 1ないし 5 3 3は内部非線形変換 回路、 5 4 1ないし 5 4 3は排他的論理和回路である。
第 1 1図のアルゴリズムの場合、 内部非線形変換回路 5 3 1 , 5 3 2，
5 3 3として差分確率 pのものを用いた場合、 外部非線形変換回路 4 3 1の差分確率は P 2 以下である。 従って、 外部副変換処理部 4 2 1を 3 段以上重ねたアルゴリズムの差分確率は 2 ( p 2 ) 2 = 2 p 4 以下とな る
また、 第 1 2図は、 第 1 1図の aに示す外部副変換処理部を 2段接続 し、 各外部副変換処理部中の非線形変換回路として、 第 1 1図の bに示 す 3段の内部副変換処理部を接続した場合の全体の副変換処理部の構成 を示す図と、 第 1 2図の aの構成のデータ変換装置がデータ変換を行つ ていく順序を時間を追って説明する図である。
図において、 代表的な構成要素である各外部副変換処理部 4 2 1 , 4
2 2と、 外部副変換処理部中の排他的論理和回路 4 4 1 , 4 4 2、 内部 副変換処理部 5 2 1 , 5 2 2 , 5 2 3と、 第 1と第 2の内部副変換処理 部中の内部非線形変換回路 5 3 1ないし 5 3 6の番号は記載してあるが、 その他の構成要素の番号は省略してある。 。
次に、 上記構成のデータ変換装置の動作を説明する。
まず、 最初のサイクルでは、 第 1 2図の bに示すように、 A入力デ一 夕 1 0 1、 B入力データ 1 0 2に対しては、 外部副変換処理部 4 2 1の 内部非線形変換回路 5 3 1 , 5 3 2で時間がかかる。 つまり、 最初のサ ィクルでは、 第 1 2図の bの太線で示すデータが伝わり、 内部非線形変 換回路 5 3 1， 5 3 2の処理が実行される。
次のサイクルでは、 第 1 2図の cに示す処理が行われる。 即ち、 外部 副変換処理部 4 2 1中の内部非線形変換回路 5 3 3と、 第 2の外部副変 換処理部 4 2 2中の内部非線形変換回路 5 3 4の処理に時間が当てられ る。 太い破線は、 A入力側のデータが伝わったことを示している。
次のサイクルでは、 第 1 2図の dに示す処理が行われる。 即ち、 第 2 の外部副変換処理部 4 2 2の残りの内部非線形変換回路 5 3 5 , 5 3 6 に処理時間が当てられる。 この 3サイクルが終わると、 全ての変換処理 が終わることになる。 これを従来の逐次処理方式と比較すると、 従来の 方式では、 前段の内部非線形変換の処理が済まないと次段の内部非線形 変換の処理ができないので、 この例では、 6サイクルが必要であつたの に対し、 本実施の形態の方式では、 3サイクルで終わり、 演算の高速化 が図れるという効果がある。
なお、 上記実施の形態では、 副変換処理部中の入れ子の非線形変換回 路は、 実施の形態 1の接続構成のものを示したが、 入れ子の非線形変換 回路として実施の形態 2の接続構成のものを用いても同様の動作をし、 同様の効果がある。
実施の形態 5 . 本発明のデータ変換装置の基本構成要素である非線形変換回路を、 従 来の副変換処理部中の非線形変換回路に適用した他の形態を説明する。 第 1 3図は、 その構成と副変換処理部中の非線形変換回路の詳細を示 す図である。
第 1 3図において、 aは全体の構成を示し、 62 1ないし 624は外 部副変換処理部、 63 1ないし 634はその外部非線形変換回路、 64 1ないし 644、 74 1ないし 744は排他的論理和回路である。 また、 601， 602， 70 1 , 702はそれぞれ A 1, B l, A 2， B 2入 力データ、 603, 604, 703, 704は変換後の出力データ、 6 05ないし 608、 705ないし 708は中間データである。 第 1 3図 の bは、 外部非線形変換回路 63 1の詳細構成を示し、 65 1， 75 1 は非線形変換後の各デ一夕、 775ないし 778は内部中間データ、 Ί 1 1ないし 7 1 3は鍵パラメータ 1 1 1を分割した分割鍵パラメ一夕で ある。 72 1ないし 723は内部副変換処理部、 73 1ないし 733は 内部非線形変換回路、 76 1ないし 763は排他的論理和回路である。 第 1 3図に示すデータ変換装置は、 任意の 4つの A 1入力データ、 A 2入力データと B 1入力データ、 B 2入力データに対し、 各副変換処理 に際して、 上記 A 1入力データと B 1入力データ間、 A 2入力デ一夕と B 2入力データ間で非線形変換と排他的論理和演算を行い、 それぞれ B 1中間データと B 2中間データとし、 B 1入力データと B 2入力データ をそのまま A 1中間デ一夕と A 2中間データとする。
上記構成のデータ変換装置のその他の動作は、 先の実施の形態 3、 実 施の形態 4の説明で明らかなので、 ここでは詳細な説明は省く。 実施の 形態 3、 実施の形態 4と同様演算の高速化が図れる。
実施の形態 6.
本実施の形態では、 実施の形態 1における第 1の副変換処理部 1 2 1 と第 2の副変換処理部 1 2 2カ交互に複数接続されて実行された処理を、 基本となる第 1の副変換処理部 1 2 1と第 2の副変換処理部 1 2 2から 構成された処理単位の繰り返し処理で実現したものを説明する。 即ち、 演算処理が重ならない第 1の副変換処理部 1 2 1と第 2の副変換処理部 1 2 2を 1組の処理単位とし、 組になった第 2の副変換処理部の出力 デ一タを保持して、 この出力データを第 1の副変換処理部の入力デ一夕 として供給し、 繰り返し演算を可能にすることで、 ハードゥヱァ規模の 削減を図る。
第 1 4図は、 その構成を示すブロック図であり、 図において、 1 2 1， 1 2 2は第 1、 第 2の副変換処理部である。 1 1 1 , 1 1 2は第 1、 第 2の鍵パラメータである。 非線形変換回路 1 3 1ないし 1 3 2、 排他的 論理和回路 1 4 1ないし 1 4 2は、 実施の形態 1における第 1図の構成 要素と同等のものである。 1 5 3は制御部、 1 5 4は繰り返し処理部、 1 5 6 a , 1 5 6 bはデータ選択部、 1 5 7 a， 1 5 7 bはデータ保持 部、 1 5 8は鍵パラメータ供給部である。
次に、 上記構成のデータ変換装置の動作を説明する。
任意の A入力データ 1 0 1と B入力データ 1 0 2は、 まず、 データ選 択部 1 5 6 a , 1 5 6 bを経申して第 1の副変換処理部 1 2 1へ入力さ れる。 次に、 A中間データ 1 0 5、 B中間データ 1 0 6は、 第 2の副変 換処理部 1 2 2へ入力される。 ここで、 第 1及び第 2の副変換処理部の 動作は、 実施の形態 1で示したものと同じである。 ただし、 第 1及び第 2の副変換処理部中の非線形変換回路へは、 下記の繰り返し処理に対応 して第 1の副変換処理部及び第 2の副変換処理部に供給されるべき鍵パ ラメ一タカ、'、 鍵パラメータ供給部 1 5 8により供給される。 第 2の副変 換処理部 1 2 2から出力される A中間デ一夕 1 0 7及び B中間データ 1 0 8は、 繰り返し処理部 1 5 4により、 それぞれデータ保持部 1 5 7 a とデータ選択部 1 5 6 a及びデータ保持部 1 5 7 bとデータ選択部 1 5 6 bを経由して、 それぞれ第 1の副変換処理部 1 2 1へ A入力データ及 び B入力データとして入力される。 以降、 上記の繰り返し処理の後、 A 出力データ 1 0 3と B出力データ 1 0 4が出力される。
このように構成することで、 実施の形態 1と同様の理由で高速のデー タ変換ができ、 かつ、 副変換処理部の数を少なくすることができ、 装置 規模を小さくすることができる。
なお、 上記の実施の形態では、 第 1の副変換処理部 1 2 1と第 2の副 変換処理部 1 2 2の 1段ずつを縦続接続したものを基本構成として繰り 返し処理の単位としているが、 第 1の副変換処理部と第 2の副変換処理 部を 1組にして、 交互に必要な段数分縦続接続したものを繰り返し処理 の単位にすることでも、 同様の効果があることは明らかである。
第 1 4図に示す構成は、 第 1の副変換処理部と第 2の副変換処理部を 1組にして縦続接続しているため、 必ず偶数段の副変換処理部により構 成される。 このように、 偶数段の副変換処理部により構成する理由は、 A入力デー夕と B入力デー夕のデ一夕の桁数が異なる場合でも、 適切な データ変換力行えるようにするためである。 例えば、 A入力データが 7 桁であり、 B入力データが 9桁であり、 鍵パラメータ供給部 1 5 8が 7 桁用の鍵パラメ一夕 1 1 1を非線形変換回路 1 3 1に供給し、 9桁用の 鍵パラメータ 1 1 2を非線形変換回路 1 3 2に供給するものとする。 7 桁の A入力データ 1 0 1は、 非線形変換回路 1 3 1において、 7桁用の 鍵ハ°ラメ一夕 1 1 1により非線形変換され、 7桁の B中間データ 1 0 6 となり、 更に、 A中間デ一夕 1 0 7として出力される。 この A中間デ一 夕 1 0 7は、 データ保持部 1 5 7 aとデータ選択部 1 5 6 aを経由して、 再び A入力データとなる。 このように、 7桁の A入力データ力、 必ず 7 桁用の鍵パラメータ 1 1 1により、 非線形変換を受けるためには、 副変 換処理部を偶数段にしておく必要がある。 もし、 副変換処理部が奇数段 であると、 非線形変換回路 1 3 1では、 7桁のデータと 9桁のデ一夕が 交互に非線形変換されることになつてしまう。
なお、 図示しないが、 鍵パラメータ供給部 1 5 8が副変換処理部に対 して 7桁用と 9桁用の鍵パラメータを交互に供給するように制御できる なら、 奇数段の副変換処理部が縦続接続されていてもよい。
実施の形態 7 .
本実施の形態では、 実施の形態 2における第 1の副変換処理部 1 6 1 と第 2の副変換処理部 1 6 2が交互に複数接続されて実行された処理を、 基本となる第 1の副変換処理部と第 2の副変換処理部から構成された処 理単位の繰り返し処理で実現したものを説明する。 即ち、 実施の形態 6 で述べた帰還ループを設けて A, B中間データを、 入力側のデータ選択 部に戻して繰り返し演算をさせてハードウエア規模の削減を図る。
第 1 5図は、 その構成を示すブロック図であり、 図において、 1 2 5 , 1 2 6は第 1、 第 2の副変換処理部である。 1 1 1 , 1 1 2は第 1、 第 2の鍵パラメータである。 非線形変換回路 1 3 2ないし 1 3 3、 排他的 論理和回路 1 4 1ないし 1 4 2は、 実施の形態 2における第 3図の構成 要素と同等のものである。 制御部 1 5 3、 繰り返し処理部 1 5 4、 デー 夕選択部 1 5 6 a ， 1 5 6 b , データ保持部 1 5 7 a , 1 5 7 b、 鍵パ ラメ一夕供給部 1 5 8は、 実施の形態 6における要素と同じものである。 次に、 上記構成のデータ変換装置の動作を説明する。
任意の A入力データ 1 0 1と B入力データ 1 0 2は、 まず、 データ選 択部 1 5 6 a , 1 5 6 bを経由して第 1の副変換処理部 1 2 5へ入力さ れる。 次に、 A中間データ 1 0 5 、 B中間データ 1 0 6は、 第 2の副変 換処理部 1 2 6へ入力される。 ここで、 第 1及び第 2の副変換処理部の 動作は、 実施の形態 2で示したものと同じである。 ただし、 第 1及び第 2の副変換処理部中の非線形変換回路へは、 下記の繰り返し処理に対応 して第 1の副変換処理部及び第 2の副変換処理部に供給されるべき鍵パ ラメ一タカ、 鍵パラメ一夕供給部 1 5 8により供給される。 第 2の副変 換処理部 1 2 6から出力される A中間デ一夕 1 0 7及び B中間データ 1 0 8は、 繰り返し処理部 1 5 4により、 それぞれデータ保持部 1 5 7 a， 1 5 7 bとデータ選択部 1 5 6 a , 1 5 6 b経由で、 第 1の副変換処理 部 1 2 5へ A入力データ及び B入力データとして入力される。 以降、 上 記の繰り返し処理の後、 A出力デ一夕 1 0 3及び B出力データ 1 0 4力 出力される。
このように構成することで、 実施の形態 2と同様の理由で高速のデ一 夕変換ができ、 かつ、 副変換処理部の数を少なくすることができ、 装置 規模を小さくすることができる。
第 1の副変換処理部 1 2 5と第 2の副変換処理部 1 2 6の 1段ずつを 縦続接続したものを繰り返し処理の単位として説明したが、 第 1の副変 換処理部 1 2 5と第 2の副変換処理部 1 2 6を 1組にして、 交互に必要 な段数分縦続接続して繰り返し処理の単位としてもよいことは、 先の実 施の形態 6と同様である。 なお、 詳細な接続構成図と動作の記述は省く 、 実施の形態 6又はこの実施の形態 7と同様に、 実施の形態 4又は実 施の形態 5における外部副変換処理部を偶数段接続したものを繰り返し 処理の単位に置き換えたものも、 高速演算性を損なわずに、 外部副変換 処理部の数を小さくすることができる。 ここで外部副変換処理部を偶数 段接続したものを繰り返しの処理単位とする場合でも、 高速演算性が損 なわれないのは、 実施の形態 4の動作の説明から明らかである。
なお、 詳細な接続構成図と動作の記述は省くカ、 実施の形態 6又は実 施の形態 7のデータ選択部とデータ保持部を組にして帰還ループを形成 することを、 実施の形態 3ないし実施の形態 5に示した内部副変換処理 部に対して適用することもできる。 即ち、 第 6図、 第 1 1図の外部非線 形変換回路中の内部分割部 3 5 1， 5 5 1内又はその後に内部データ選 択部を設けてデータ入力の切換え選択をさせ、 内部融合部 3 5 2， 5 5 2内又はその前に内部データ保持部を設けて、 内部データ選択部との間 に帰還ループを形成する。 また、 第 1 3図の外部非線形変換回路の前に、 データ選択部を設けてデータ入力の切換え選択をさせ、 外部非線形変換 回路の後に、 データ保持部を設けてデータ選択部との間に帰還ループを 形成する。 こうすることで、 高速演算性を損なわずに、 内部副変換処理 部の規模を少なくできる。
実施の形態 8 .
本実施の形態では、 実施の形態 1における複数の副変換処理部 1 2 1 ないし 1 2 4による処理を、 基本となる繰り返し処理単位の繰り返し処 理に置き換えたものを説明する。 この実施の形態においては、 任意の A 入力データ 1 0 1と B入力データ 1 0 2とのデータ桁数が等しいものと する。 A入力デ一夕 1 0 1と B入力データ 1 0 2とのデータ桁数が等し い時は、 繰り返しのための副変換処理部の数は、 必ずしも偶数である必 要がなくなり、 任意の段数を縦続して帰還ループを形成できる。
第 1 6図は、 その構成を示すブロック図であり、 説明を簡単にするた め副変換処理部が 1段だけ存在する帰還ループとしている。
図において、 1 2 1は副変換処理部である。 第 1の鍵パラメ一夕 1 1
1、 非線形変換回路 1 3 1、 排他的論理和回路 1 4 1、 繰り返し処理部 1 5 4、 データ選択部 1 5 6 a， 1 5 6 b、 デ一夕保持部 1 5 7 a， 1 5 7 b , 鍵パラメータ供給部 1 5 8は、 他の実施の形態と同様の要素で ある。
次に、 上記構成のデータ変換装置の動作を説明する。
任意の A入力データ 1 0 1と B入力データ 1 0 2は、 まず、 データ選 択部 1 5 6 a , 1 5 6 bを経由して副変換処理部 1 2 1へ入力される。 ここで、 副変換処理部 1 2 1の動作は、 実施の形態 1で示したものと同 じである。 ただし、 副変換処理部中の非線形変換回路へ供給される鍵パ ラメ一夕は、 鍵パラメータ供給部 1 5 8により下記の繰り返し処理に対 応して供給される。 副変換処理部 1 2 1から出力される A中間データ 1 0 5及び B中間データ 1 0 6は、 繰り返し処理部 1 5 4により、 それぞ れ副変換処理部 1 2 1へ A入力データ及び B入力データとして入力され る。 以降、 上記の繰り返し処理の後、 A出力データ 1 0 3及び B出力 データ 1 0 4が出力される。
このように構成することで、 非線形変換回路の数を少なくすることが でき、 装置規模を小さくすることができる。
なお、 上記の実施の形態では、 1段の副変換処理部 1 2 1を繰り返し 処理の単位として説明した力 複数段縦続接続してもよいことは明らか である。 この場合、 高速性を失うことなく装置規模を小さくすることが できる。
また、 副変換処理部として、 実施の形態 2で示した装置の副変換処理 部を用いてもよいことも明らかである。
なお、 詳細な接続構成図と動作の記述は省くが、 実施の形態 6又は実 施の形態 7と同様に、 上記実施の形態を実施の形態 3ないし実施の形態 5の内部副変換処理部にも適用できることも明らかである。
実施の形態 9 .
本実施の形態では、 回路構成が小さな非線形変換回路を、 従来の副変 換処理部中の非線形変換回路に適用した形態を説明する。
第 1 7図は、 本実施の形態のデータ変換装置の構成を示す図である。 第 1 8図は、 第 1 7図における外部非線形変換回路 8 3 1 (ないし 8
3 8 ) の構成を示すブロック図である。 第 1 9図は、 第 1 8図における内部非線形変換回路 93 1 (ないし 9 33) の構成を示すブロック図である。
ここで、 鍵パラメータ 8 1 1は、 32 x 3 = 96ビッ トであり、 鍵パ ラメ一夕 8 1 1 a +鍵パラメータ 8 1 1 b+鍵パラメ一夕 8 1 1 cの合 計長が 32ビッ ト、 鍵パラメータ 8 1 1 d +鍵パラメータ 8 1 1 e +鍵 ノ、。ラメ一夕 8 1 1 f の合計長が 32ビッ ト、 鍵パラメ一夕 8 1 1 g+鍵 パラメータ 8 1 1 h+鍵パラメ一夕 8 1 1 iの合計長が 32ビッ 卜と なっている。 更に、 鍵パラメータ 8 1 1 aは 1 6ビッ ト、 鍵パラメータ 8 1 1 bは 7ビッ ト、 鍵パラメータ 8 1 1 cは 9ビッ トである。
第 20図及び第 2 1図は、 第 1 9図における非線形変換回路 95 1及 び 952 a, 952 bを ROM (R e a d On l y Memo r y) 又は RAM (Ra n d om A c c e s s Memo r y) で実現する 場合の変換テーブル S 7， S 9の例である。 たとえば、 変換テーブル S 7に対して、 入力データ X= 0が入力されると出力デ一夕 Y= 85が出 力される。 また、 入力デ一夕 Χ= 1が入力されると出力データ Υ= 95 が出力される。 また、 入力データ Χ= 1 28が入力されると出力データ Υ = 42が出力される。 変換テーブル S 9の場合も、 入力データ Χ=0, 1， . . . ， 5 1 1が入力されると出力データ Υ= 34 1， 3 1
0， . . . ， 1 70が出力される。
ここで、 上記変換テーブル S 7は、 次のように構成されている。
7次の既約多項式、 X 7 + X 5 + X 4 + X 3 + 1 = 0の根を αとした 時に、 入力の基底を正規基底 {a, a2 , a4 , α8 , 1 6, a32, ひ 6 4 } 、 出力の基底を正規基底 {ひ 3 2, 4 , a2 , a& a 16, a, a8 } とし、 この基底に対してガロア体 GF (27 ) 上の元である入力 Xに対して X 17を表現したものに、 55 h (1 6進数） を XOR (排他 的論理和） したものを出力とする。 この入出力を、 1 0進数表現した テーブルが第 20図である。 ここで、 入出力は、 左側が L SB (最下位 ビット） とする。
また、 上記変換テーブル S 9は、 次のように構成されている。
9次の既約多項式、 X 9 + 8 + X 7 - 6 + 4 + X 3 + 1 - 0 の根をひとした時に、 入力の基底を正規基底 {α, « 2 , ひ4 ， α8 ， a16, a32, ひ 64, α 128 ， α 256 } 、 出力の基底を正規基底 {ひ 64， a、 a 16, as , α 256 , a 2 , α 128 ， ひ32， a4 } とし、 この基 底に対してガロア体 GF (29 ) 上の元である入力 Xに対して X5 を表 現したものに、 1 55 h ( 1 6進数） を XOR (排他的論理和） したも のを出力とする。 この入出力を、 1 0進数表現したテーブルが第 2 1図 である。 ここで、 入出力は、 左側が L SB (最下位ビッ卜） とする。
なお、 ガロア体を表現するものとして多項式基底、 正規基底などによ るべクトル表現がある。
その典型は、 多項式基底によるべクトル表現である。 多項式基底によ るべクトル表現は、 GF (2m ) の原始元をひとし、 GF (2m ) の任 意の元を多項式基底 { 1， a, a2 ， …， am- 1 } によるベクトル表現 で表す。
多項式基底の利点としては、 GF (2m ) の元どうしの加算をビッ卜 毎の加算 （排他的論理和演算） によって実現できることにある。 即ち、 ハードウェアで実現する場合、 2入力の排他的論理和演算回路 m個で実 現することが可能となる。 し力、し、 多項式基底によるべクトル表現にお いては、 乗算は加算に比べるとハ一ドウヱァで実現するのは一般に困難 であり、 ROMなどで実現するのが一般的である。
多項式基底以外の重要な基底として、 正規基底 （n o rma l b a s i s) がある。 これは、 m次原始多項式の根ひとその共役元からなる 集合で、 { α, α2, α4, ... α2""2, α2"" } 力、'基底となる。 正規基底の最大の特徴は、 これを用いた時、 2乗が非常に簡単になる という点にある。 GF (2m ) の任意の元を 2乗する場合、 そのべク卜 ル表現を右に巡回シフ卜することにより実現できる。 これをハ一ドゥエ ァで実現する場合は、 ビッ卜の結線を結び替えることのみにより実現可 能である。 この特徴を利用することで、 正規基底を用いたべクトル表現 に比べ、 任意の元 Xに対する Xn 回路をより少ないハードゥヱァ規模で 実現することが可能である。 逆元 （X 1) 回路も、 Xの n乗回路とみな すことができる。 即ち、 ガロア体 GF (2m ) の任意の元 Xの逆元 X -1 は、 X2"—2 に等しく、 n = 2m — 2とすればよいからである。 この例と して、 上記変換テーブル S 7の入力 7ビットを {inO, inl, in2，in3, in4, i n5, in6 } 、 出力 7ビットを {outO, outl, out2, out3, out4, out5, out6} と した時の下位 6ビッ ト目 （out5) を、 論理回路で実現した例を第 22図 に示す。
第 17図〜第 19図に示す上記構成のデータ変換装置の動作は、 先の 実施形態より明らかなので、 ここでは詳細な説明は省く。
実施の形態 10.
回路規模をそれほど増大させず、 しかも暗号の強さを強くしたデータ 変換装置を説明する。
第 23図は、 本実施の形態のデータ変換装置の構成図である。
本構成は実施の形態 9の装置に、 データ変換部 F L 1〜F L 10を付 加したものである。
また、 第 24図は、 データ変換部 F L 1 971 (〜FL 10 98 0) の詳細構成を示した図である。
各データ変換部 F L 1〜F L 10は、 論理積回路 971 a又は論理和 回路 971 bと、 排他的論理和回路 971 c, 971 dで構成される。 鍵パラメ一夕 KL 1の長さは 32ビッ卜で、 図示していない鍵パラメ一 タ供給部により鍵パラメ一夕は、 鍵パラメータ K L 1 aと K L 1 bに分 割される。 例えば、 鍵パラメ一タ K L 1 aが 1 6ビット、 鍵パラメータ K L 1 bが 1 6ビッ卜に分割される。 図中の論理積回路 9 7 1 a又は論 理和回路 9 7 1 bは、 論理積回路と論理和回路とのどちらの回路であつ てもよく、 また、 論理和回路と論理和回路の組合せであってもよい。 上記構成の装置の動作を説明する。
2つの排他的論理和回路 9 7 1 c , 9 7 1 dと、 2つの論理積回路又 は 2つの論理和回路又は 1つの論理積回路と 1つの論理和回路からなる 第 1と第 2の論理演算回路をデータ変換部 9 7 1として、 第 1の副変換 処理部の A入力側と B入力側のいずれか又は両入力側に付加する。
A入力 （又は B入力） を更に任意の桁長の 2つの A Aデータ、 A B データに分け、 鍵パラメータを対応する A変換鍵パラメ一夕 9 8 1 aと B変換鍵パラメ一夕 9 8 1 bに分け、 第 1の論理演算回路により、 上記 A Aデータと上記 A変換鍵パラメ一夕 9 8 1 aとの第 1の論理積又は論 理和の出力をとり、 排他的論理和回路 9 7 1 cにより、 該第 1の論理積 ノ論理和された出力データと上記 A Bデータとの第 1の排他的論理和を とり、 該第 1の排他的論理和された出力データを A Bデータ変換後の出 力データとする。 第 2の論理演算回路により、 上記第 1の排他的論理和 出力と B変換鍵パラメータとの第 2の論理積又は論理和をとり、 排他的 論理和回路 9 7 1 dにより、 該第 2の論理積 Z論理和された出力デ一夕 と上記 A Aデータとの第 2の排他的論理和をとり、 該第 2の排他的論理 和された出力データを A Aデータ変換後の出力データとし、 上記 A A データ変換後の出力データと A Bデータ変換後の出力データを合わせて、 A出力データ （又は B出力デ一夕） として後段に出力する。
新たに設けたデータ変換部 F L 1〜F L 1 0は、 鍵パラメータの値に よってその出力が変化する線形関数であるため、 差分確率を増加させる ことなく、 差分解読法以外の他の解読法に対する耐性を高めることがで きる。 この非線形変換の動作については、 既に先の実施の形態で説明し ているので、 ここでは言己述を省略する。
また、 各データ変換部 FL 1〜FL 10は、 必ずしも第 23図に図示 した通りでなくてもよい。 例えば、 データ変換部 FL 1， FL 3, FL 5， FL 7, FL 9を A系統 （図中左側） と B系統 （図中右側） との片 系統のみに挿入してもよく、 また、 組になる第 1と第 2の副変換処理部 のうちの (,、ずれかの副変換処理部のみにデータ変換部を A系統と B系統 の両系統または片系統に設けるようにしてもよい。
実施の形態 1 1.
本実施の形態は、 実施の形態 9及び実施の形態 10が、 本発明のデー 夕変換装置の基本構成要素である非線形変換回路を、 従来の副変換処理 部中の非線形変換回路に入れ子の非線形変換回路として接続構成してい たのに対して、 本発明のデー夕変換装置の基本構成要素である非線形変 換回路を、 本発明のデータ変換装置の基本構成要素における副変換処理 部中の非線形変換回路に入れ子の非線形変換回路として接続構成した例 である。 第 25図に示すように、 本実施の形態は、 実施の形態 10の装 置の各構成要素の配置を変えた形となっている。 この動作については、 先の実施の形態の説明から明らかなので、 ここでは詳細な説明は省略す る。 また、 各データ変換部 FL 1〜FL 10の位置は、 必ずしも図示し た位置でなくてもよいのは、 実施の形態 10と同じであり、 同様な効果 がある。
第 26図は、 実施の形態 1〜1 1に述べた特徴をまとめた図である。 縦方向に実施の形態 1, 2, 4， 5を示し、 横方向にこれら実施の形 態 1， 2, 4, 5と組み合わされる実施の形態 3, 6， 7, 8， 9, 1 0, 1 1を示している。 実施の形態 1, 2は、 副変換処理部の特徴を述 ベている。 第 2 6図において、 実施の形態 1において第 1図に示した副 変換処理部の構成をタイプ 1とする。 また、 実施の形態 2において第 3 図に示した副変換処理部の構成をタイプ 2とする。 さらに、 実施の形態 3は副変換処理部を入れ子にし、 外部副変換処理部と内部副変換処理部 を備えたことが特徴である。 また、 実施の形態 3の内部副変換処理部と 区別するために、 この第 2 6図では、 入れ子構造をとつていない第 1図 及び第 3図の副変換処理部を外部副変換処理部と位置づけている。 第 2 6図にお t、て、 組み合わせが 、ずれかの図に図示されている場合は、 〇 内にその図番を記入している。 たとえば、 （第 1図） はタイプ 1の 副変換処理部が第 1図に図示されていることを示している。 また、 （第 6図） は、 実施の形態 3の外部副変換処理部が夕ィプ 1の副変換処理部 で、 内部副変換処理部もタイプ 1の副変換処理部で構成された例が第 6 図に図示されていることを示している。 また、 第 2 6図中、 U 内に記 載された複数項目のいずれか 1つの項目が任意に選択可能であることを 示している。 たとえば、 実施の形態 3においては、 内部副変換処理部と して用いられる副変換処理部はタイプ 1、 タイプ 2のどちらのタイプで もかまわないことを示している。 図から判るように、 実施の形態 1， 2 , 4 , 5と実施の形態 3， 6 , 7 , 8， 9， 1 0， 1 1に示した特徴は、 すべて組み合わせることが可能である。 また、 本発明は、 第 2 6図に示 す組み合わせに限るものではなく、 他の特徴と組み合わせて用いられる 場合でもよい。 また、 組み合わせる場合に限るものでなく、 各実施の形 態の各特徴だけで用いられる場合でもよい。
次に、 この発明に係るデータ変換装置の応用例について説明する。 第 2 7図は、 この発明に係るデータ変換装置の応用例であるパ一ソナ ルコンピュータやワークステーションの構成を示す。
データ変換装置 6 0は、 ディスプレイュニット 6 1、 キ一ボ一ド 6 2、 マウス 6 3、 マウスパッ ド 6 4、 システムュニッ ト 6 5、 コンパク ト ディスク装置 1 0 0を備えている。
この発明のデータ変換装置は、 例えば、 第 2 7図に示すように、 コン パク 卜ディスク装置 1 0 0からデ一夕を入力し、 データをシステムュ ニッ ト 6 5に転送し、 ディスプレイュニッ ト 6 1に表示するものである。 或いは、 ディスプレイュニッ ト 6 1に表示されたデータを、 コンパク ト ディスク装置 1 0 0に出力するものである。 また、 データを変換して図 示していない回線を経由して情報を伝送するものである。 し力、し、 この 発明に係るデータ変換装置は、 第 2 7図に示したパーソナルコンビユー 夕やワークステーションに限る必要はなく、 どのような形式であっても よい。 例えば、 コンパク トディスク装置 1 0 0の代わりに、 ビデオプ レ一ャを入力装置にしても構わないし、 ネッ トワークからのデータを入 力するようにしても構わない。 また、 入力するデ一夕は、 アナログデ一 夕であっても構わないし、 デジタルデー夕であっても構わな 、。
また、 本発明のデ一夕変換装置は、 第 2 7図に示すように、 独立した 筐体で存在しても構わないが、 第 2 8図に示すように、 プリンタ 6 6や スキャナ 6 8やファクシミリ装置 6 9等の周辺装置の筐体の内部に納め られているものでも構わない。 また、 その他テレビカメラや測定機や計 算機等のシステムボ一ドの一部分として存在している場合であっても構 わない。 また、 第 2 8図には示していないが、 第 2 8図に示した各装置 を口一カルエリアネッ トワークで接続し、 互いに符号化した情報を伝送 する場合であっても構わない。 また、 I S D N等の広域ネッ トワークを 用 、て符号化した情報を送受信するような場合であつても構わな 、。 産業上の利用可能性
以上のように、 この発明によるデータ変換装置は、 副変換処理部の構 成を変えて入力データを部分的に並列処理できるようにしたので、 差分 確率の優れた高速なデータ変換ができ、 情報処理装置やデータ通信装置 の暗号装置等として有用である。
また、 回路中に帰還ループを設けて同一要素を反復利用する構成とし たので、 暗号化装置等の回路規模を削減して高速処理する場合に適して いる。

Claims

請求の範囲
1. 任意の 2つの A入力データ （101) と B入力データ （102) に 対し、 上記 A入力データを第 1の鍵パラメータ （1 1 1) で第 1の非線 形変換をし、 該第 1の非線形変換された出力データと上記 B入力データ (102) との排他的論理和を B中間データとして出力し、 上記 B入力 デ一夕をそのまま A中間データとして出力する構成と、
上記 A中間デ一タを第 2の鍵パラメータで第 2の非線形変換をし、 該 第 2の非線形変換された出力デ一夕と上記 B中間データとの排他的論理 和を次の B中間デ一夕として出力し、 上記 B中間デ一夕をそのまま次の A中間デ一夕として出力する構成を備え、
上記の構成を縦続接続して、 最終の A中間データと B中間データを変 換後の出力データ （103と 104) とするデータ変換装置。
2. 第 1の非線形変換の入力側から第 2の非線形変換の入力側までに存 在する第 1の非線形変換回路 （131) と排他的論理和回路 （141) を第 1の副変換処理部 （121) とし、 第 2の非線形変換の入力側から 次の第 1の非線形変換の入力側までに存在する第 2の非線形変換回路 (132) と排他的論理和回路 （142) を第 2の副変換処理部 （ 12 2) とする場合と、
第 1の非線形変換の出力側から第 2の非線形変換の出力側までに存在 する排他的論理和回路 （141) と第 2の非線形変換回路 （132) を 第 1の副変換処理部 （161) とし、 第 2の非線形変換の出力側から次 の第 1の非線形変換の出力側までに存在する排他的論理和回路 （14 2 ) と第 1の非線形変換回路 （133) を第 2の副変換処理部 （ 16 2 ) とする場合とのいずれかの構成を備え、
上記第 1の副変換処理部 （ 121又は 161 ) と、 上記第 2の副変換 処理部 （122又は 162) とを交互に必要段数接続し、 最終段は第 1 又は第 2いずれかの副変換処理部から出力される A中間データと B中間 データを変換後の出力データとすることを特徴とする請求の範囲第 1項 記載のデータ変換装置。
3. 第 1又は第 2の非線形変換に際しては、 その副変換処理部 （22
1 ) への A入力データ （101) を任意の桁数で分けて A 1入力側に入 力される A 1入力データ （301) と A2入力側に入力される A2入力 データ （302) とし、 また、 鍵パラメータ （1 1 1) も任意の桁数で 分けて第 1の分割鍵パラメータないし第 nの分割鍵パラメ一夕 （31 1 〜313) とし、
上記 A入力データ （101) を分けた A 1入力データ （ 301 ) を第 1の分割鍵パラメータ （31 1) で内部非線形変換し、 該内部非線形変 換された出力デ一夕と上記 A2入力デ一夕 （302) との排他的論理和 を第 1の A 2内部中間データ （306) として出力し、 上記 A 2入力 データ （302 ) をそのまま第 1の A 1内部中間データ （305) とし て出力する第 1の内部副変換処理部 （321) と、
上記第 1の内部副変換処理部 （ 321 ) の第 1の A 1内部中間データ (305) を A 1入力データとして第 2の分割鍵パラメータ （312) で内部非線形変換し、 該内部非線形変換された出力データと上記第 1の A 2内部中間データ （306) を A 2入力デ一夕として該 A 2入力デー 夕との排他的論理和を第 2の A 2内部中間データ （308) として出力 し、 上記第 1の A 2内部中間データ （ 306) をそのまま第 2の A 1内 部中間データ （307) として出力する第 2の内部副変換処理部 （32
2) と、
上記第 1の内部副変換処理部 （321) と、 上記第 2の内部副変換処 理部 （322) とを交互に n段接続し、 最終段の A 1内部中間データ ( 3 0 3 ) と A 2内部中間デ一夕 （3 0 4 ) を合わせて変換結果 （ 1 0 9 ) とする非線形変換をすることを特徴とする請求の範囲第 2項記載の データ変換装置。
4 . 各副変換処理部中の非線形変換に際しては、 その副変換処理部 （2 2 1 ) への A入力データを任意の桁数で分けて A 1入力データと A 2入 力データとし、 また鍵パラメータも任意の桁数で分けて第 1の分割鍵パ ラメ一夕ないし第 nの分割鍵パラメータとし、
上記 A入力データを分けた A 1入力データを第 1の分割鍵パラメ一夕 で内部非線形変換し、 該内部非線形変換された出力データを第 1の A 2 内部中間データとして出力し、 上記 A 1入力データと A 2入力データと の排他的論理和を第 1の A 1内部中間データとして出力する第 1の内部 副変換処理部と、
上記第 1の内部副変換処理部の第 1の A 1内部中間データを A 1入力 デ一タとして第 2の分割鍵パラメータで内部非線形変換して第 2の A 2 内部中間データとして出力し、 上記第 1の A 1内部中間データと第 1の A 2内部中間データを A 1入力データと A 2入力データとして排他的論 理和をとり第 2の A 1内部中間データとして出力する第 2の内部副変換 処理部と、
上記第 1の内部副変換処理部と、 上記第 2の内部副変換処理部とを交 互に n段接続し、 最終段の A 1内部中間データと A 2内部中間データを 合わせて変換結果とする非線形変換をすることを特徴とする請求の範囲 第 2項記載のデータ変換装置。
5 . 任意の 2つの A入力データ （1 0 1 ) と B入力デ一夕 （1 0 2 ) に 対し、 上記 B入力データ （1 0 2 ) を第 1の鍵パラメータ （1 1 1 ) で 非線形変換し、 該非線形変換された変換結果 （4 5 1 ) と上記 A入力 データ （1 0 1 ) との排他的論理和を B中間データ （4 6 2 ) として出 力し、 また、 上記 B入力データ （1 02) をそのまま A中間デ一夕 （4 61 ) として出力する副変換処理部 （421) を備え、
上記 A中間データと B中間データを A入力データと B入力デ一夕とし て各鍵パラメータによる副変換処理部を必要段数接続する構成とし、 最 終段の A中間データと B中間デ一夕を合わせて変換後の出力データとす るデータ変換装置であって、
更に、 各副変換処理部 （421) 中の非線形変換に際しては複数の内 部副変換処理部 （ 521〜 523 ) に分け、 該内部副変換処理部 （ 52 1 ) への B入力データを任意の桁数で分けて B 1入力データ （501) と B 2入力データ （502) とし、 また、 鍵パラメ一夕 （1 1 1) も任 意の桁数で分けて第 1の分割鍵パラメータないし第 nの分割鍵パラメ― 夕 （51 1〜 523) とし、
上記 B入力データ （102) を分けた B 1入力データ （501) を第 1の分割鍵パラメータ （ 51 1 ) で第 1の内部非線形変換し、 該第 1の 内部非線形変換された出力データと上記 B 2入力データ （ 502) との 排他的論理和を第 1の B 2内部中間データ （ 506 ) として出力し、 上 記 B 2入力デ一夕 （502) をそのまま第 1の B 1内部中間デ一夕 （5 05 ) として出力する第 1の内部副変換処理部 （521) と、
上記第 1の内部副変換処理部 （521) の第 1の B 1内部中間データ (505) を B 1入力データとして第 2の分割鍵パラメ一夕 （512) で内部非 ¾形変換し、 該内部非線形変換された出力データと上記第 1の B 2内部中間データ （506) を B 2入力データとして、 該 B 2入力 デ一夕との排他的論理和を第 2の B 2内部中間データ （ 508) として 出力し、 上記第 1の B 2内部中間データ （506) をそのまま第 2の B 1内部中間データ （507) として出力する第 2の内部副変換処理部 (522) と、 上記第 1の内部副変換処理部と、 上記第 2の内部副変換処理部とを交 互に n段接続し、 最終段の B 1内部中間データ （503 ) と B 2内部中 間データ （504) を合わせて非線形変換後の変換結果 （45 1 ) とす るようにしたデータ変換装置。
6. 各内部副変換処理部での排他的論理和の演算を実行する位置を変え て、 B 1入力データに内部非線形変換を施して B 2内部中間デ一夕出力 とし、 また B 2入力データと B 1入力データとの排他的論理和を B 1内 部中間データとして出力する構成としたことを特徴とする請求の範囲第 5項記載のデータ変換装置。
7. 任意の 4つのそれぞれ A 1入力データ （60 1 ) 、 A2入力データ (70 1 ) と B 1入力データ (602) 、 B 2入力データ （ 702 ) に 対し、 各副変換処理に際しては上記 A 1入力データと B 1入力データ間、 A 2入力データと B 2入力データ間で非線形変換と排他的論理和演算を 行い、 それぞれ B 1中間データ （606) と B 2中間データ （ 706) とし、 B 1入力データと B 2入力デ一夕をそのまま A 1中間データ （6 05) と A2中間データ （705) とすることを特徴とする請求の範囲 第 5項ないし請求の範囲第 6項記載のデータ変換装置。
8. A入力データと B入力データ及び各 A中間デ一夕と B中間データの 分け方を Aと Bとで等しい桁数になるよう均等に分割することを特徴と する請求の範囲第 1項又は請求の範囲第 5項いずれか記載のデータ変換
9. 任意の 2つの A入力データと B入力データに対し、
B入力データをそのまま第 1の A中間デ一夕として出力する第 1ス テツプ （S 1) と、
上記 A入力データを第 1の鍵パラメータで非線形変換し、 該非線形変 換後の出力デー夕と上記 B入力デー夕との排他的論理和をとり第 1の B 中間デ一夕として出力する第 2ステップ （S 2) と、
上記第 1の B中間デー夕を入力し、 そのまま第 2の A中間データとし て出力する第 3ステップ （S 3) と、
上記第 1の A中間デー夕を入力して第 2の鍵ノ、。ラメ一夕で非線形変換 し、 該非線形変換後の出力データと、 上記第 1の B中間データとの排他 的論理和をとり、 第 2の B中間デ一夕として出力する第 4ステップ（S
4) とを備え、
上記第 1から第 4ステップ（S 1〜S 4) を繰り返し、 最後は第 2又 は第 4ステップで終えるようにし、 また、 最終 A中間デ一夕と B中間 データを変換デ一夕とするデータ変換方法。
10. 任意の 2つの A入力データと B入力データに対し、
A入力データと B入力データとの排他的論理和を第 1の A中間デ一夕 として出力する第 1ステップ（S 1 1) と、
上記 A入力データを第 1の鍵パラメータで非線形変換し、 該非線形変 換後の出力データを第 1の B中間データとして出力する第 2ステツプ (S 12) と、
上記第 1の A中間データと第 1の B中間データとの排他的論理和を第 2の A中間データとして出力する第 3ステップ（S 13) と、
上記第 1の A中間データを入力して第 2の鍵パラメ一夕で非線形変換 し、 該非線形変換後の出力データを第 2の B中間データとして出力する 第 4ステップ （S 14) とを備え、
上記第 1から第 4ステップ（S 1 1〜S 14) を繰り返し、 最後は第 2又は第 4ステップで終えるようにし、 また、 最終 A中間データと B中 間データを変換データとするデータ変換方法。
1 1. 第 1の非線形変換の入力側から第 2の非線形変換の入力側までに 存在する第 1の非線形変換回路 （131) と排他的論理和回路 （ 14 1 ) を第 1の副変換処理部 （ 121 ) とし、 第 2の非線形変換の入力側 から次の第 1の非線形変換の入力側までに存在する第 2の非線形変換回 路 （ 132 ) と排他的論理和回路 （142) を第 2の副変換処理部 （ 1 22) とする場合と、
第 1の非線形変換の出力側から第 2の非線形変換の出力側までに存在 する排他的論理和回路 （141) と第 2の非線形変換回路 （ 132) を 第 1の副変換処理部 （161) とし、 第 2の非線形変換の出力側から次 の第 1の非線形変換の出力側までに存在する排他的論理和回路 （14 2 ) と第 1の非線形変換回路 （133) を第 2の副変換処理部 （ 16 2) とする場合とのいずれかの構成を備え、
上記第 1の副変換処理部と、 上記第 2の副変換処理部とを交互に必要 段数接続し、 最初の第 1の副変換処理部の入力側にデータ選択部 （15 6 aと 156 b) を付加し、 また、 最後の第 1と第 2のいずれかの副変 換処理部の出力側にデータ保持部 （ 157 aと 157 b) を付加し、 ま た、 鍵パラメータ供給部 （158) を付加し、
最初に任意の 2つの A入力データと B入力データを上記データ選択部 ( 156 aと 156 b ) で選択入力し、 該選択入力が終わると次回以降 は上記データ保持部 （ 157 aと 157 b) の出力を選択入力するよう 帰還接続をして必要な回数だけ繰り返し変換処理をし、 その際、 鍵パラ メータ供給部 （158) は繰り返し変換処理に対応して、 各副変換処理 部へ鍵パラメータを供給し、 最終回は上記データ保持部 （ 157 aと 1 57 b) から出力される A中間デ一夕と B中間データを変換後の出力と することを特徴とする請求の範囲第 1項記載のデータ変換装置。
12. 任意の 2つの A入力データと B入力データの桁数を同じとし、 ま た、 第 1の非線形変換の入力側から第 2の非線形変換の入力側までに存 在する第 1の非線形変換回路 （131) と排他的論理和回路 （141) と、 第 1の非線形変換の出力側から第 2の非線形変換の出力側までに存 在する排他的論理和回路 （141) と第 2の非線形変換回路 （132) とのいずれかを副変換処理部とし、
上記副変換処理部を必要段数接続し、 最初の副変換処理部の入力側に データ選択部 （ 156 aと 156 b) を付加し、 また、 最後の副変換処 理部の出力側にデータ保持部 （ 157 aと 157 b) を付加し、 また、 鍵パラメ一夕供給部 （158) を付加し、
最初に A入力データと B入力データを上記データ選択部 （1 56 aと 1 56 b) で選択入力し、 該選択入力が終わると次回以降は、 上記デ一 夕保持部 （157 aと 1 57 b) の出力を選択入力するよう帰還接続を して必要な回数だけ繰り返し変換処理をし、 その際、 鍵パラメ一夕供給 部 （158) は繰り返し変換処理に対応して各副変換処理部へ鍵パラ メータを供給し、 最終回は上記データ保持部 （157 aと 157 b) 力、 ら出力される A中間データと B中間データを変換後の出力データとする ことを特徴とする請求の範囲第 1項記載のデータ変換装置。
13. 第 1又は第 2の非線形変換に際しては、 その副変換処理部への A 入力データを任意の桁数で分けて A 1入力データと A 2入力データとし、 また、 鍵パラメ一夕も任意の桁数で分けて第 1の分割鍵パラメータない し第 nの分割鍵パラメータとし、
上記 A入力データを分けた A 1入力データを第 1の分割鍵パラメータ で内部非線形変換し、 該内部非線形変換された出力データと上記 A 2入 力データとの排他的論理和を第 1の A 2内部中間デ一夕として出力し、 上記 A 2入力データをそのまま第 1の A 1内部中間データとして出力す る第 1の内部副変換処理部と、
上記第 1の内部副変換処理部の第 1の A 1内部中間データを A 1入力 データとして第 2の分割鍵パラメ一夕で内部非線形変換し、 該内部非線 形変換された出力デ一夕と上記第 1の A 2内部中間データを A 2入力 データとして、 該 A 2入力デ一夕との排他的論理和を第 2の A 2内部中 間データとして出力し、 上記第 1の A 2内部中間データをそのまま第 2 の A 1内部中間データとして出力する第 2の内部副変換処理部と、 上記第 1の内部副変換処理部と、 上記第 2の内部副変換処理部とを交 互に n段接続し、 最初の第 1の内部副変換処理部の入力側に内部データ 選択部を付加し、 また、 最後の第 1と第 2のいずれかの内部副変換処理 部の出力側に内部データ保持部を付加し、 また、 内部鍵パラメータ供給 部を付加し、
最初に A 1入力データと A 2入力データを上記内部データ選択部で選 択入力し、 該選択入力が終わると次回以降は上記内部データ保持部の出 力を選択入力するよう帰還接続をして必要な回数だけ繰り返し内部変換 処理をし、 その際、 内部鍵パラメータ供給部は繰り返し内部変換処理に 対応して各内部副変換処理部へ分割鍵パラメータを供給し、 最終回は上 記内部デ一夕保持部から出力される A 1中間デー夕と A 2中間デ一夕を 合わせて変換後の A出力データとする非線形変換をすることを特徴とす る請求の範囲第 2項記載のデータ変換装置。
1 4 . 各副変換処理部中の非線形変換に際しては、 その副変換処理部へ の A入力デー夕を任意の桁数で分けて A 1入力データと A 2入力デ一夕 とし、 また、 鍵パラメ一夕も任意の桁数で分けて第 1の分割鍵パラメ一 夕ないし第 nの分割鍵パラメ一夕とし、
上記 A入力を分けた A 1入力データを第 1の分割鍵パラメ一夕で内部 非線形変換し、 該内部非線形変換された出力データを第 1の A 2内部中 間データとして出力し、 上記 A 1入力データと A 2入力データとの排他 的論理和を第 1の A 1内部中間データとして出力する第 1の内部副変換 処理部と、 上記第 1の内部副変換処理部の第 1の A 1内部中間データを A 1入力 デー夕として第 2の分割鍵パラメ一夕で内部非線形変換して第 2の A 2 内部中間データとして出力し、 上記第 1の A 1内部中間データと A 2内 部中間デー夕を A 1入力データと A 2入力データとして排他的論理和を とり第 2の A 1内部中間データとして出力する第 2の内部副変換処理部 と、
上記第 1の内部副変換処理部と、 上記第 2の内部副変換処理部とを交 互に n段接続し、 最初の第 1の内部副変換処理部の入力側に内部データ 選択部を付加し、 また、 最後の第 1と第 2のいずれかの内部副変換処理 部の出力側に内部データ保持部を付加し、 また、 内部鍵パラメ一夕供給 部を付加し、
最初に A 1入力データと A 2入力データを上記内部データ選択部で選 択入力し、 該選択入力が終わると次回以降は、 上記内部データ保持部の 出力を選択入力するよう帰還接続をして必要な回数だけ繰り返し内部変 換処理をし、 その際、 内部鍵パラメータ供給部は繰り返し内部変換処理 に対応して、 各内部副変換処理部へ分割鍵パラメータを供給し、 最終回 は上記内部データ保持部から出力される A 1中間データと A 2中間デ一 夕を合わせて変換後の A出力データとする非線形変換をすることを特徴 とする請求の範囲第 2項記載のデータ変換装置。
1 5 . 各副変換処理部中の非線形変換への A入力データの分け方を等し い桁数になるよう均等に分割し、 第 1の内部副変換処理部のみを必要段 数接続することを特徴とする請求の範囲第 1 3項又は請求の範囲第 1 4 項し、ずれか記載のデータ変換装置。
1 6 . 第 1の内部副変換処理部と、 第 2の内部副変換処理部とを交互に 必要段数接続し、 最初の第 1の内部副変換処理部の入力側に内部データ 選択部を付加し、 また、 最後の第 1と第 2のいずれかの内部副変換処理 部の出力側に内部データ保持部を付加し、 また、 内部鍵パラメータ供給 部を付加し、
最初に B 1入力データと B 2入力データを上記内部データ選択部で選 択入力し、 該選択入力が終わると次回以降は、 上記内部データ保持部の 出力を選択入力するよう帰還接続をして必要な回数だけ繰り返し内部副 変換処理をし、 その際、 内部鍵パラメータ供給部は繰り返し内部副変換 処理に対応して各内部副変換処理部へ分割鍵パラメータを供給し、 最終 回は上記内部データ保持部から出力される B 1中間データと B 2中間 デ一タを合わせて変換後の B中間データとするようにしたことを特徴と する請求の範囲第 5項又は請求の範囲第 6項し、ずれか記載のデータ変換
17. 各副変換処理部中の内部副変換処理部への B入力データの分け方 を等しい桁数になるよう均等に分割し、 第 1の内部副変換処理部のみを 必要段数接続することを特徴とする請求の範囲第 16項記載のデ一夕変
18. 各鍵パラメータによる副変換処理部を偶数段接続する構成とし、 最初の副変換処理部の入力側にデータ選択部 （ 156 aと 156 b ) を付加し、 また最後の副変換処理部の出力側にデータ保持部 （157 a と 157 b) を付加し、 また、 鍵パラメータ供給部 （158) を付加し、 最初に、 任意の 2つの A入力データと B入力データを上記データ選択 部 （156 aと 156 b) で選択入力し、 該選択入力が終わると次回以 降は上記データ保持部 （ 157 aと 157 b) の出力を選択入力するよ う帰還接続をして必要な回数だけ繰り返し副変換処理をし、 その際、 鍵 パラメ一タ供給部 （158) は繰り返し副変換処理に対応して各副変換 処理部へ鍵パラメータを供給し、 最終回は上記データ保持部 （157 a と 157 b) から出力される A中間データと B中間データを変換後の出 力データとすることを特徴とする請求の範囲第 5項又は第 6項いずれか 記載のデータ変換装置。
19. 非線形変換回路として、 少なくともそのどれかにガロア体上の元 Xの n乗回路を用いることを特徴とする請求の範囲第 1項又は請求の範 囲第 5項 L、ずれか記載のデ一夕変換装置。
20. ガロア体上の元 Xの n乗回路を、 正規基底で構成することを特徴 とする請求の範囲第 19項記載のデータ変換装置。
21. 非線形変換回路の少なくとも一部に Re a d On l y Mem o r yを用いることを特徴とする請求の範囲第 1項又は請求の範囲第 5 項 、ずれか記載のデータ変換装置。
22. 非線形変換回路の少なくとも一部に Ra n d om Ac c e s s Memo r yを用いることを特徴とする請求の範囲第 1項又は請求の 範囲第 5項いずれか記載のデータ変換装置。
23. 非線形変換回路の少なくとも一部に L o g i c C i r c i u t を用いることを特徴とする請求の範囲第 1項又は請求の範囲第 5項いず れか記載のデータ変換装置。
24. 2つの排他的論理和回路 （971 cと 971 d) と、 論理積回路 と論理和回路とのいずれかからなる 2つの論理演算回路 （971 aと 9 7 1 b) を、 データ変換部 （971) として、 第 1の副変換処理部の少 なくとも A入力側と B入力側のいずれか一方に付加し、 データ変換部 (971) への入力データを任意の桁長の 2つの A Aデータと ABデ一 夕に分け、 鍵パラメータを対応する A変換鍵パラメータ （981 a) と B変換鍵パラメータ （981 b) に分け、
上記 A Aデータと、 上記 A変換鍵パラメータ （981 a) との第 1の Ϊ侖理演算を実行し、 該第 1の論理演算された出力デ一夕と上記 A Bデ一 夕との第 1の排他的論理和をとり、 該第 1の排他的論理和された出力 データを A Bデータ変換後の出力データとし、
上記第 1の排他的論理和された出力データと、 B変換鍵パラメ一夕と の第 2の論理演算を実行し、 該第 2の論理演算された出力データと上記 A Aデータとの第 2の排他的論理和をとり、 該第 2の排他的論理和され た出力データを AAデータ変換後の出力データとし、 上記 AAデータ変 換後の出力データと ABデータ変換後の出力データを合わせて出力する ことを特徴とする請求の範囲第 2項記載のデータ変換装置。
25. 第 1と第 2の系統のデータ （Aと B) を入力し、 鍵パラメータ ( 1 1 1〜 1 14) を用いて非線形変換処理し、 非線形変換処理された 第 1と第 2の系統のデータ （Aと B) を出力するデータ変換装置におい て、
第 1の系統のデータ （A) を鍵パラメータを用いて非線形変換処理す る非線形変換回路 （ 1 3 1〜 1 34 ) と、
第 1と第 2の系統のデータ （Aと B) の排他的論理和を演算する排他 的論理和回路 （ 14 1〜 144 ) とを有する副変換処理部 （ 1 2 1〜 1 24、 又は 1 6 1〜 1 64 ) を少なくとも 2つ、 第 1の副変換処理部 ( 12 1又は 1 6 1 ) 及び第 2の副変換処理部 （ 1 22又は 1 62 ) と して備え、
第 1の副変換処理部 （1 2 1又は 1 6 1) から出力される第 1と第 2 の系統のデータ （ Aと B ) を第 2の副変換処理部 （ 1 22又は 1 62 ) の第 2と第 1の系統のデータ （Bと A) として入力し、 第 1と第 2の副 変換処理部 （1 2 1と 1 22、 又は 1 6 1と 1 62) の非線形変換回路 (1 3 1と 1 32、 又は 1 32と 1 33) の非線形変換処理を同時に実 行することを特徴とするデータ変換装置。
26. 上記データ変換装置は、 第 1と第 2の系統のデータとして A入力 データ （1 0 1) と B入力データ （1 02) を入力し、 A出力データ (103) と B出力データ （104) を出力するとともに、
上記第 1の副変換処理部 （121) は、 上記 A入力データを第 1の鍵 パラメータで第 1の非線形変換をし、 該第 1の非線形変換された変換 データと、 上記 B入力デ一タとの排他的論理和を B中間データとして出 力し、 また、 上記 B入力データをそのまま A中間データとして出力し、 上記第 2の副変換処理部 （122) は、 上記 A中間データを入力し、 第 2の鍵パラメータで第 2の非線形変換をし、 該第 2の非線形変換され た変換デー夕と、 上記 B中間デ一夕との排他的論理和を B中間デー夕と して出力し、 また、 上記 B中間データをそのまま A中間データとして出 力し、
上記第 1の副変換処理部 （121) と、 上記第 2の副変換処理部 （ 1 22) とを交互に接続し、 第 1と第 2のいずれかの副変換処理部 （12 1又は 122) から出力される A中間データと B中間データを、 A出力 データと B出力データとして出力することを特徴とする請求の範囲第 2 5項記載のデータ変換装置。
27. 上記データ変換装置は、 第 1と第 2の系統のデータとして、 A入 力データ （101) と B入力データ （102) を入力し、 A出力データ (103) と B出力データ （104) を出力するとともに、
上記第 1の副変換処理部 （ 161 ) は、 上記 A入力データを第 1の鍵 パラメータで第 1の非線形変換をし、 第 1の非線形変換された変換デ一 夕を B中間データとして出力し、 また、 上記 B入力デ一夕と上記 A入力 データとの排他的論理和を A中間データとして出力し、
上記第 2の副変換処理部 （162) は、 上記 A中間データを入力し、 第 2の鍵パラメータで第 2の非線形変換をし、 該第 2の非線形変換され た変換データを B中間データとして出力し、 また、 上記第 1の副変換処 理部 （161) から出力された B中間データを入力し、 入力した B中間 データと上記 A中間デー夕との排他的論理和を A中間データとして出力 し、
上記第 1の副変換処理部 （161) と、 上記第 2の副変換処理部 （1 62) とを交互に接続し、 第 1と第 2のいずれかの副変換処理部 （16 1又は 162) から出力される A中間データと B中間データを、 A出力 データ （103) と B出力データ （104) として出力することを特徴 とする請求の範囲第 25項記載のデータ変換装置。
28. 上記第 1の副変換処理部 （ 1 21又は 161又は 125 ) と上記 第 2の副変換処理部 （ 122又は 162又は 126 ) とを縦続接続した 基本構成と、
該基本構成による非線形変換を所定の回数だけ繰り返し処理する繰り 返し処理音 (154) と、
上記第 1の副変換処理部の非線形変換処理及び第 2の副変換処理部の 非線形変換処理に供給される第 1の鍵パラメータ及び第 2の鍵パラメ一 タとして、 繰り返し処理の回数に対応した鍵パラメータを供給する鍵パ ラメ一夕供給部 （158) と力、らなり、
所定の回数の繰り返し処理後の A中間デ一夕 （107) と B中間デー 夕 （108) を、 A出力データ （103) と B出力デ一夕 （104) と することを特徴とする請求の範囲第 25項記載のデータ変換装置。
29. 第 1と第 2の系統のデータ （Aと B) を入力し、 鍵パラメータを 用いて非線形変換し、 非線形変換された第 1と第 2の系統のデ一夕 （A と B) を出力するデータ変換装置において、
第 1と第 2の系統のデータ （Aと B) を入力して、
第 1の系統のデータ （A) を鍵パラメ一夕を用いて非線形変換処理す る非線形変換回路 （ 131 ) と、 - 第 1と第 2の系統のデータの排他的論理和を演算する排他的論理和回 路 （ 141 ) とを有する副変換処理部 （121) と、
副変換処理部 （1 21) の出力である第 1と第 2の系統のデータ （A と B) を、 副変換処理部の入力である第 1と第 2の系統のデータ （Aと
B ) として繰り返し入力して所定の回数の繰り返し処理を行う繰り返し 処理部 （154) と、
副変換処理部の非線形変換回路への鍵パラメータとして、 繰り返し処 理に対応する鍵パラメータを供給する鍵パラメ一夕供給部 （158) と を備えたことを特徴とするデータ変換装置。
30. 上記非線形変換回路 （231) は、 入力した第 1の系統のデータ (A) を任意の桁数で 2つの第 1と第 2の分割データ （ 1と八2) に 分割する内部分割部 （351) と、
鍵パラメータを任意の桁数で分割鍵パラメ一夕に分割して分割鍵パラ メータを供給する鍵パラメータ供給部 （158) と
を備え、
第 1と第 2の分割データ （A 1と A2) を入力して、
第 1の分割データ （A1) を分割鍵パラメ一夕 （31 1〜313) を 用いて非線形変換処理する内部非線形変換回路 （ 331〜 333 ) と、 第 1と第 2の分割データ （A 1と A2) の排他的論理和を演算する内 部排他的論理和回路 （ 341 ~ 343 ) とを有する内部副変換処理部 (321〜323) を少なくとも 2つ、 第 1の内部副変換処理部 （32
1 ) 及び第 2の内部副変換処理部 （322) として備え、
第 1の内部副変換処理部から出力される第 1と第 2の分割データ （A 1と A2) を第 2の内部副変換処理部の第 2と第 1の分割データ （A2 と A 1) として入力し、 第 1と第 2の内部副変換処理部 （321と 32 2 ) の內部非線形変換回路 （ 331と 332 ) の非線形変換処理を同時 に実行することを特徴とする請求の範囲第 25項記載のデータ変換装置。
31. 第 1と第 2の系統のデ一夕 （Bと A) を入力し、 鍵パラメータを 用いて非線形変換し、 非線形変換された第 1と第 2の系統のデータ （B と A) を出力するデータ変換装置において、
第 1の系統のデータ （B) を鍵パラメータを用いて非線形変換処理す
5 る非線形変換回路 （431) と、
第 1と第 2の系統のデータの排他的論理和を演算する排他的論理和回 路 （441 ) とを有する副変換処理部 （421) とを備え、 上記非線形変換回路 （431) は、 入力した第 1の系統のデータ
(B) を任意の桁数で 2つの第 1と第 2の分割データ （81と82) に
10 分割する内部分割部 （551) と、
鍵パラメ一夕を任意の桁数で分割鍵パラメータに分割して分割鍵パラ メータを供給する鍵パラメータ供給部 （158) とを備え、 第 1と第 2の分割データ （B 1と B 2) を入力して、
第 1の分割データ （B 1) を分割鍵パラメータを用いて非線形変換処 15 理する内部非線形変換回路 （ 531〜 533 ) と、
第 1と第 2の分割データの排他的論理和を演算する排他的論理和回路 (541 -543) とを有する内部副変換処理部 （ 521〜 523 ) と を少なくとも 2つ、 第 1の内部副変換処理部 （521) 及び第 2の内部 副変換処理部 （522) として備え、
20 第 1の内部副変換処理部 （521) から出力される第 1と第 2の分割 データ （B 1と B 2) を第 2の内部副変換処理部 （522) の第 2と第 1の分割のデータ （82と81) として入力し、 第 1と第 2の内部副変 換処理部 （ 521と 522 ) の内部非線形変換回路 （ 531と 532 ) の非線形変換処理を同時に実行することを特徴とするデータ変換装置。
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