WO1994028586A1 - Dispositif a semi-conducteur ayant une resistance elevee a la rupture - Google Patents

Dispositif a semi-conducteur ayant une resistance elevee a la rupture Download PDF

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WO1994028586A1
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Satoshi Kitagawa
Toshihiro Tabuchi
Toshiyuki Kamei
Tatsuya Kamimura
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    • H01L29/0692—Surface layout

Definitions

  • the present invention relates to a high breakdown voltage semiconductor device.
  • grooves are provided by so-called mesa etching so that the Pn junction on the conductor surface is terminated, and glass is filled inside the mesa grooves as a surface stabilizing material. The method is taken.
  • base layers 2 a and 2 b made of a p-type diffusion layer are formed on the front side and the back side of the n-type substrate 1.
  • Emitter layers 3a and 3b each formed of an n-type diffusion layer are formed in the base layers 2a and 2b, respectively, and a mesa groove 4 is formed so as to surround the outer layer, and the glass 5 is filled therein.
  • the Pn abutment between the base and the substrate which is one of the upper and lower sides, becomes a reverse abutment corresponding to the polarity of the applied voltage, and a depletion layer is formed near the base to generate current I will block it. Therefore, in order to obtain a high withstand voltage, it is necessary to prepare a high-resistance substrate in which the breakdown voltage of the pn junction is equal to or higher than the target withstand voltage.
  • the high withstand voltage means a withstand voltage of 1200 V or more.
  • a substrate with a specific resistance of 30 ⁇ cm should be used as shown in Fig. 13.
  • the substrate resistance there are other factors such as crystal defects and impurity contamination in the substrate, unevenness and roughness of the joint surface and mesa groove surface, and the breakdown voltage such as the curvature of the mesa groove surface.
  • the substrate resistance In order to obtain a semiconductor element with such a high breakdown voltage, the substrate resistance must be sufficiently high and It is necessary to increase the reverse breakdown voltage between the substrate and the substrate.
  • the present invention has been made in view of the above circumstances, and has as its object to provide a high breakdown voltage semiconductor device.
  • the distance from the bottom of the mesa groove formed from the first pn junction surface side to the second Pn junction surface is the second pn junction when the same voltage as the target withstand voltage is applied.
  • the width of the mesa groove is formed to be larger than the extension of the depletion layer. Further, it is desirable that the groove width of the portion other than the corner of the mesa groove, that is, the groove width of the linear portion is substantially equal to the distance from the bottom of the mesa groove to the second pn junction.
  • the first and second semiconductor layers of the second conductivity type formed on the front surface and the back surface of the semiconductor substrate of the first conductivity type are provided inside the first and second semiconductor layers.
  • the target When a voltage equal to the withstand voltage V p is applied between the second semiconductor layer and the second semiconductor layer, it is formed from the second pn junction surface according to the impurity concentration N of the semiconductor substrate.
  • the depletion layer region is configured not to exceed the bottom of the groove and the width of the groove. In addition, this specifically means that the configuration is such that the following expressions 0) and (2) are satisfied.
  • the groove width at the corner portion is formed to be sufficiently larger than the groove width at the portion other than the corner.
  • a groove is formed in the diffusion element isolation region by etching or the like prior to diffusion, and a through hole is formed. Keep the depth required for diffusion shallow.
  • the present inventors have conducted experiments on the mechanism of breakdown, and have found the following facts.
  • the upper pn junction becomes a reverse junction and the depletion layer moves downward from there, as shown in Fig. 15 (a). extend.
  • the depletion layer may reach the lower base before reaching the original breakdown voltage of the pn junction, or may extend laterally outward and pass under the mesa groove to separate the diffusion element. It was found that the breakdown occurred due to punch-through in the area or the earlier one. Therefore, in this case, the inherent breakdown voltage of the pn junction can be realized by sufficiently increasing the distance between the pn junction and the width of the mesa groove.
  • a + voltage is applied to the upper electrode and the voltage is gradually increased, and the lower pn contact becomes the reverse contact, and the depletion layer is Extends up.
  • the breakdown will occur when the depletion layer reaches the bottom of the mesa groove before reaching the intrinsic breakdown voltage of the P n junction.
  • the electric field concentrates in the depletion layer near the bottom of the mesa groove due to the curvature of the bottom of the mesa groove and the fixed charge in the glass filled in the mesa groove. . Therefore pn
  • the distance from the bottom of the mesa groove to the lower Pn mounting needs to be formed sufficiently larger than the depletion layer width.
  • the pn junction withstand voltage near the groove surface is considerably lower than the pn junction withstand voltage in the bulk, so that the width of the mesa groove is formed to some extent and the curvature of the groove surface is reduced.
  • the wedge ratio at the corners of the mesa groove is quite common, and in some cases, the groove width must be made considerably large. Therefore, if the width of the mesa groove is the same in all parts as in the past, the mesa groove occupies a considerably large area on the element surface, the effective area of the element decreases, and the ON resistance increases. This is disadvantageous in element characteristics.
  • the groove width of the linear portion is formed to be substantially equal to the distance from the bottom of the mesa groove to the lower pn junction, and only the groove width of the corner portion is formed sufficiently larger. This can suppress a decrease in the effective area of the element.
  • a base that has a diffusion layer for element isolation around the element has the ability to penetrate and diffuse impurities of the opposite conductivity type to the substrate from both sides of the substrate; If the distance from the bottom of the mesa bottom to the lower pn junction is secured to achieve this, the thickness of the substrate will also increase, requiring high-temperature and long-time diffusion.
  • a diffusion step of about 125 to 350 hours is required.
  • such long-term diffusion at high temperatures is undesirable because it often damages the substrate such as crystal defects, warpage, and cracks.
  • the thickness of the substrate in the element isolation region is sufficiently reduced by etching before the through diffusion step, so that the through diffusion time can be shortened and the thermal damage to the substrate can be reduced.
  • the present invention is a semiconductor substrate impurity concentration 1 0 14 cnf 3 below, and a thickness of 2 4 0 ⁇ 111 or more], and those pertaining to the high-voltage Toraiatsuku with 2 0 0 V or more breakdown voltage.
  • FIG. 1 is a diagram showing a triac according to a second embodiment of the present invention.
  • FIGS. 2 (a) and 2 (b) are diagrams showing a manufacturing process of a triac according to the second embodiment of the present invention.
  • FIGS. 3 (a) and 3 (b) are diagrams showing a manufacturing process of a triac according to the second embodiment of the present invention.
  • 4 (a) and 4 (b) are process diagrams of manufacturing a triac according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing a substrate resistance for achieving a withstand voltage of 50 ° V and a Pn contact from the bottom of the mesa groove. Diagram showing the relationship with the distance to
  • Figure 6 shows the relationship between the chip effective Ei ⁇ ⁇ ⁇ for obtaining 0 N voltage and 0.3 V and the distance between the contacts A 00.
  • FIGS. 7 (a) and 7 (b) are diagrams showing a manufacturing process of a triac according to the second embodiment of the present invention.
  • FIGS. 8 (a) and 8 (b) are manufacturing processes of a triac according to the second embodiment of the present invention.
  • FIGS. 9 (a) and 9 (b) are manufacturing process diagrams of a triac according to the second embodiment of the present invention.
  • FIG. 10 is a diagram showing the substrate resistance to obtain a withstand voltage of 2000 V and the distance from the bottom of the mesa groove to the pn contact surface. Diagram showing the relationship with distance
  • Fig. 11 shows a conventional triac.
  • Figs. 12 (a) and 12 (b) show the conventional triac.
  • Figure 13 shows the relationship between the reverse breakdown voltage of the pn junction and the substrate concentration.
  • Figure 14 shows the dependence of the depletion layer width on the applied voltage.
  • Fig. 15 (a) and Fig. 15 (b) show the depletion layer elongation when a voltage is applied.
  • a semi-planar type triac having a withstand voltage of 1,500 V is shown in FIG. 1, and its manufacturing process is shown in FIGS. 2 (a), (b) to 4 (a), (b).
  • base layers 12 a and 12 b consisting of a 35-m deep p-type diffusion layer are formed on the front and back surfaces of an n-type silicon substrate 11 having a specific resistance of 60 Qcm and a thickness of 300 in.
  • an emitter layer composed of an n-type diffusion layer in the base layers 12a and 12b.
  • 13a and b are formed, have a chip size of 7 mm square (effective area of the element is 6.2 mm square), and have a mesa groove with a depth of 85 i / m at the periphery of the chip.
  • a glass layer 16 is filled in the mesa groove 15 and a groove 50 m deep is formed outside the glass layer 16.
  • a P-type diffusion layer 18 for element isolation is formed from the groove 17. Formed and penetrate the substrate. In this case, the distance from the bottom of the mesa bottom to the lower Pn abutment is 180 ⁇ m.
  • the groove width W s of the straight groove is 2 ⁇ ⁇ m, and the groove width of the corner is 3 ⁇ m.
  • an n-type silicon substrate 11 having a chip size of 7 mm, a specific resistance of 60 ⁇ cm, and a thickness of 300 in was applied to the silicon oxide film by common photolithography and etching.
  • boron is penetrated and diffused from both sides while the mask remains intact to form the P-type diffusion layer 18.
  • FIG. 2 (a), FIG. 2 (b)) c At this time, a mixed solution of hydrofluoric acid, nitric acid and acetic acid is used as an etching solution.
  • heat treatment is performed at 125 V for 150 hours to diffuse boron atoms.
  • the mask Ml is removed, boron is diffused over the entire surface to form a base layer 12 made of a p-type diffusion layer having a thickness of 35 m, and then a mask made of a silicon oxide film is formed. Phosphorus is selectively diffused into 12 to form an n-type emitter layer 13 (FIGS. 3 (a) and 3 (b)).
  • a mask made of a silicon oxide film is formed, a mesa groove 15 with a depth of 85 m is formed around the chip on the upper surface by etching, and a glass layer as a surface stabilizing material is applied and formed inside the groove. .
  • a metal film is deposited on both surfaces, electrodes and ⁇ 2 (front electrode, back electrode T Titan) are formed by ordinary photolithography and etching, and finally dicing is performed using the groove 17 as the boundary.
  • the trial chip is completed (Figs. 4 (a) and 4 (b)).
  • Figure 5 shows the relationship between the substrate resistance and the distance from the bottom of the mesa groove to the lower pn junction for achieving a withstand voltage of 1500 V or more, based on our experimental results.
  • the lower limit of the impurity concentration N of the substrate is determined from the relationship between the impurity concentration and the breakdown voltage in Fig. 13, and the range of the distance d between the bottom of the mesa groove and the second pn junction can be obtained from the width of the depletion layer when 50 ⁇ ⁇ is applied. From these results, it can be seen that when the specific resistance is 60 ⁇ cm and the distance from the bottom of the mesa to the lower pn junction is 18 mm, a withstand voltage of 1500 V or more can be obtained.
  • Fig. 6 shows the results of measuring the relationship between the effective chip area and the Pn contact spacing to achieve an ON voltage of 0.3 V or less when the ON current is 4 OA.
  • Toraiatsuku This results from the pn junction base of the pn junction and the bottom side of the upper side length 230 m, the effective area of the element is present invention is 38Itaiotaitaiota delta is 01 ⁇ voltages 1. be obtained sufficiently below 3 V You can see.
  • FIGS. 7 (a), 7 (b) to 9 (a) and 9 (b) show a manufacturing process diagram of a mesa-type triac having a withstand voltage of 2000 V as a second embodiment of the present invention.
  • This triac has a base layer 22 made of a p-type diffusion layer with a depth of 35 m formed in an n-type silicon substrate 21 with a specific resistance of 70 ⁇ cm and a thickness of 340 m, and has a chip size of 6.4.
  • the periphery of the chip has mesa grooves 25a and 25b with a depth of 85.
  • the mesa grooves 25 are coated with a glass layer 26.
  • the distance from the bottom of the mesa bottom to the lower pn junction is 240 m.
  • the width of the mesa groove in the straight part is 200 m, and the corner part is 30 m.
  • an n-type silicon substrate 21 having a chip size of 6.4 mm square, a specific resistance of 70 ⁇ cm, and a thickness of 300 urn is prepared (FIGS. 7A and 7B).
  • base layers 22a and 22b each made of a 35-m-thick p-type diffusion layer, and then a mask made of a silicon oxide film is formed. Then, phosphorus is selectively diffused into the base layers 22a and 22b to form n-type emitter layers 23a and 23b (FIGS. 8 (a) and 8 (b)).
  • a mask made of a silicon oxide film is formed, and a mesa groove 25 a.b with a depth of 85 m is formed around the chip on the upper surface and the lower surface by etching, and a glass as a surface stabilizing material is formed inside the groove.
  • Layer 26 is applied.
  • a metal film is deposited on both sides, electrodes 27a and 27b are formed by ordinary photolithography and etching, and finally the wafer is diced to complete the triac chip (Fig. (A), Fig. 9) (b)) c
  • the distance from the bottom of the mesa groove to the lower pn junction is 24 ⁇ um, and the i!
  • FIG. 0 shows the relationship between the substrate resistance and the distance from the bottom of the mesa groove to the lower pn junction for realizing a withstand voltage of 200 OV or more, based on our experimental results.
  • the lower limit of the impurity concentration N of the substrate is determined from the relationship between the impurity concentration and the breakdown voltage in Fig.
  • Figure 6 also shows the results of measuring the relationship between the chip effective area and the ⁇ junction spacing for achieving a voltage of 1.3 V or less.From Fig. 6, the distance between the upper ⁇ junction and the lower ⁇ It can be seen that the triac of the present invention having an area of 270 m and an effective area of the element of 43 mm 4 ′ can sufficiently obtain an ON voltage of 1.3 V or less.
  • Industrial applicability
  • a triac having a high withstand voltage and a sufficiently low ON resistance can be obtained.

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Description

明細書 高耐圧半導体装置 技術分野
本発明は、 高耐圧半導体装置に関する。 背景技術
トライアツクなどの高耐圧半導体素子を安価に供給するために、 導体表面で の P n接合が終端するようにいわゆるメサエッチングによって溝を設け、 このメ サ溝内部にガラスを表面安定化材料として充填する方法がとられる。
例えば素子両面にメサ溝を有するメサ型トライアツクは、 図 1 1に示すように、 n型基板 1の表面側および裏面側に p型拡散層からなるベース層 2 a , 2 bが形 成され、 さらにこのベース雇 2 a , 2 b内にそれぞれ n型拡散雇からなるエミ ッ 夕層 3 a , 3 bが形成され、 この外側を取り囲むようにメサ溝 4が形成されこの 内部にガラス 5が充填されている。
また、 図 1 2に示すように、 素子の片面にのみメサ溝 4を有するセミプレーナ 型トライアツクもある。
これら トライアツクに O F F状態で電圧を印加すると、 印加した電圧の極性に 対応して上下いずれか一方のベース -基板間の P n接台が逆接台となり、 その付 近に空乏層が生じて電流を阻止してしまう。 従って高耐圧を得るためには、 p n 接合の降伏電圧が目標耐圧以上となるような高抵抗基板を用意する必要がある。 ここで高耐圧とは 1 2 0 0 V以上の耐圧を意味するものとする。
例えば耐圧 1 5 0◦ Vを得るのを目標とする場合は、 理論的には図 1 3力、ら明 らかなように比抵抗が 3 0 Ω c mの基板を使用すればよいが実際には基板抵抗以 外にも基板中の結晶欠陥や不純物汚染、 接合面やメサ溝面の凹凸や荒れ、 メサ溝 面の曲率等の耐圧低下要因があるため、 比抵抗 3 0 Ω以上の基板を使用する必要 がある。
このように高耐圧の半導体素子を得るためには、 基板抵抗を十分に高く し、 ベ ース -基板間の逆接合耐圧を高くする必要がある。
しかしながら、 図 1 4に示すように、 基板抵抗を大きくするとそれにともない 電圧を印加したときの P n接合付近の空乏層の伸びが大きくなる。 このため、 あ る限度以上の高耐圧を印加すると、 図 1 5のように空乏層が上下方向に伸びても う一方のベース層に達するか、 あるいは横方向外側に伸びてメサ溝の下をく ぐつ てアイソレーショ ン層 （素子分離のための拡散層） に到達し、 パンチスルーによ りブレークダウンしてしまう。 そのため、 基板抵抗を大きくするだけでは上述の 限度以上の高耐圧を実現することができないという問題があった。 発明の開示
本発明は前記実情に鑑みてなされたもので、 高耐圧半導体素子を提供すること を目的とする。
そこで本発明では、 第 1の p n接合面側から形成したメサ溝の底部から第 2 の P n接台面までの距離が、 目標耐圧と同程度の電圧を印加したときの第 2の p n接台からの空乏層の伸びより大きくなるように形成するとともに、 メサ溝の溝 幅をこの空乏層の伸びよりも大きくなるように形成する。 また、 メサ溝のコーナ —以外の部分すなわち直線部の溝幅は、 メサ溝底部から第 2の p n接合ま の距 離と同程度になるように形成するのが望ましい。
すなわち、 本発明では、 第 1の導電型の半導体基板の表面および裏面に形成さ れた第 2の導電型の第 1および第 2の半導体層と、 前記第 1および第 2の半導体 層内に形成された第 1導電型の第 3および第 4の半導体層とを有するとともに、 前記半導体基板と前記第 1および第 2の半導体層との間にそれぞれ形成される第 1 および第 2の p n接合とを有し、 前記第 1の半導体層の最上面から前記第 ] の P n接合に及ぶ溝部を形成し、 前記第：！ の p n接合の端部が現れる構成にすると 共に、 前記溝部の底と前記第 2の p n接台との距離 dと、 前記溝部の幅 wとが、 目標耐圧を v B としたとき、 前記目標耐圧 V p に等しい電圧を前記第〗 の半導体 層と第 2の半導体層との間に印加したときに前記半導体基板の不純物濃度 Nに応 じて、 前記第 2の p n接合面から形成される空乏層領域が、 前記溝部の底および 前記溝部の幅を越えないように構成されていることを特徴とする。 また、 このことは具体的には、 次式 0),(2) を満たすように構成することを意 味する。
d > { (2 x Kg Χ ε 0 X VB ) / (e x N) } 1/2 (1) w > { ( 2 X KC x e 0 X VR ) / ( e X N) } 1/2 (2) 但し、 Ks ：半導体基板の比誘電率
ε 0 ： 真空の誘電率 =8. 85 X 1 0— 12 F/m
e ： f 荷
また本発明では、 コーナー部の溝幅がコーナー以外の部分の溝幅よりも十分に 大きくなるように形成している。
さらにまた、 セミプレーナ型トライアツクのように素子周囲に素子分離のため の拡散層を形成する構造の場台には、 拡散に先立ち、 拡散素子分離領域にエッチ ングなどの方法により溝を形成し、 貫通拡散に必要な深さを浅く しておくように する。
本発明者らは、 ブレークダウンの機構について実験した結果、 以下の事実が判 明した。
その結果、 下面側の電極に +電圧を印加し、 その電圧を徐々に増大させた場合、 図 1 5 (a) に示すように、 上側の p n接合が逆接台となり空乏層はそこから下へ 伸びる。 このとき基板抵抗が十分に高いと、 p n接台本来の耐圧に達する前に空 乏層が下側のベースに達するか、 あるいは横方向外側に伸びてメサ溝の下をく ぐ つて拡散素子分離領域に達するか、 いずれか早い方でパンチスルーによりブレー クダウンが生じてしまうことがわかった。 したがって、 この場合、 p n接台の間 隔およびメサ溝の幅を十分に大きくすることにより、 p n接台本来の耐圧を実現 することができる。
逆に図] 5 (b) に示すように上面側の電極に +電圧を印加し、 その電圧を徐々 に増大させた塲台、 下側の p n接台が逆接台となり、 空乏層はそこから上へ伸び る。 この場合は基板抵抗が十分に高ければ P n接合本来の耐圧に達する前に、 空 乏層がメサ溝底部に達したときにブレークダウンする。 これは空乏層がメサ溝底 部に達すると、 メサ溝底面の曲率とメサ溝内に充填したガラス中の固定電荷とに より、 メサ溝底部付近の空乏層内で電界が集中するためである。 したがって p n 接台本来の耐圧を実現するためには、 メサ溝底部から下側の P n接台までの距離 をこの空乏層幅よりも十分に大きく形成する必要がある。
この図 1 5 (a) および（b) の場合の両方の場合の結果から、 比抵抗の大きい基 板を用い、 メサ溝底部から下側の P n接合までの距離を十分に大きく形成しかつ メサ溝の幅を十分に大きくすることにより、 トライアツクのように交流電圧下で 使用する場合にも、 p n接合本来の高耐圧を実現することができる。
また、 メサ溝面の曲率が大きいと、 溝面付近の p n接 耐圧がバルク中の p n 接合耐圧より、 かなり低くなるため、 メサ溝の幅をある程度大きく形成して、 溝 面の曲率を小さくする必要がある。 特にメサ溝コーナ部の潢面^率はかなり人き く、 場合によっては溝幅をかなり大きく形成する必要がある。 従って、 従来のよ うにメサ溝の幅をすベての部分で同一に形成すると、 素子表面でメサ溝がかなり 大面積を占有することになり、 素子の実効面積が小さくなり、 O N抵抗が大きく なって素子特性上、 不利である。
そこで本発明の第 2によれば、 直線部分の溝幅は、 メサ溝底部から下側の p n 接合までの距離と同程度に形成し、 コーナ部の溝幅のみをそれより十分に大きく 形成することにより、 素子の有効面積の減少を抑制することができる。
さらにセミプレーナ型トライアツクのように素子周囲に素子分離のための拡散 層を形成する構造の場台には、 基板両面から基板と反対導電型の不純物の貫通拡 散を行う力;'、 高耐圧を実現するためメサ底底部から下側の p n接合までの距離を 確保すると、 基板の厚さも厚くなり、 高温かつ長時間の拡散が必要となる。 例え ば厚さ 3 0 0 m の n型シリコン基板に p型不純物としてホウ素を両面から貫通 拡散するためには、 1 2 5 0て、 3 5 0時間程度の拡散工程が必要となる。 しか しながら、 このような高温長時間の拡散はしばしば基板の結晶欠陥、 そり、 割れ などの損傷を与えるため望ましくない。
そこで本発明の第 3では， あらかじめ貫通拡散工程前に素子分離領域の基板厚 さをエッチングにより十分薄くするため、 貫通拡散時間を短縮して基板に与える 熱的損傷を小さくすることができる。
なお、 本発明は半導体基板の不純物濃度 1 0 14cnf3以下、 厚さ 2 4 0 ^ 111 以上 とした ] 2 0 0 V以上の耐圧をもつ高耐圧トライアツクに係るものとする。 図面の簡単な説明
図 1は本発明の第】の実施例のトライアツクを示す図
図 2 (a) 、 図 2 (b) は本発明の第 ]の実施例のトライアツクの製造工程図 図 3 (a) 、 図 3 (b) は本発明の第]の実施例のトライアツクの製造工程図 図 4 (a) 、 図 4 (b) は本発明の第 1の実施例のトライアツクの製造工程図 図 5は耐圧 ] 50 Π Vを るための基板抵抗とメサ溝底部から P n接 而まで の距離との関係を示す図
図 6は 0 N電圧】 . 3 Vを^るためのチップ実効 Ei ¾ίと接 A 00 の 隔との関 係を示す図
図 7 (a) 、 図 7 (b ) は本発明の第 2の実施例のトライアツクの製造工程図 図 8 (a) 、 図 8 (b) は本発明の第 2の実施例のトライアツクの製造工程図 図 9 (a) 、 図 9 (b) は本発明の第 2の実施例のトライアツクの製造工程図 図 10は耐圧 2000 Vを得るための基板抵抗とメサ溝底部から p n接台面ま での距離との関係を示す図
図 1 1は従来例のトライアツクを示す図
図 12 (a) 、 図 1 2 (b) は従来例のトライアツクを示す図
図 13は p n接合の逆方向耐圧と基板濃度の関係を示す図
図 14は空乏層幅の印加電圧依存性を示す図
図 1 5 (a) 、 図 1 5 (b) は電圧印加時の空乏層の伸びを示す図 発明を実施するための最良の形態
以下、 本発明の実施例について図面を参照しつつ詳細に説明する。
実施例 1
本発明の第 1の実施例として耐圧 1 500 Vのセミプレーナ型トライアツクを 図 1に示し、 その製造工程図を図 2 (a) , (b) 乃至図 4 (a) , (b) に示す。 この トライアツクは比抵抗 60 Q c m, 厚さ 300 in の n型シリ コン基板 1 1の表 面および裏面に深さ 35 m の p型拡散層からなるベース層 1 2 a, 1 2 bが形 成され、 さらにこのベース層 1 2 a , 12 b内に n型拡散層からなるェミ ッタ層 1 3 a , bが形成され， チップサイズ 7 mm角 （素子の実効領域は 6 . 2 mm角） を 有するものでチップ周縁部に深さ 8 5 i/ m のメサ溝 ] 5を有し、 このメサ溝 1 5 内にガラス層 1 6を充填するとともに、 さらにこの外側に深さ 5 0 m の溝] 7 を形成し、 この溝 1 7から素子分離のための P型拡散層 1 8が形成され、 基板を 貫通するようになっている。 なおここではメサ底底部から下側の P n接台までの 距離は 1 8 0〃m となっている。 また直線部の サ溝の溝幅 Ws は 2◦ ϋ〃m 、 コーナー部の溝幅 は 3 Π Π m とする。
し
製造に際してはまず、 チップサイズ 7關角、 比抵抗 6 0 Ω c m , 厚さ 3 0 0 in の n型シリコン基板 1 1 を川; Sし、 通^のフォ 卜リソグラフィ、 エツチングに より酸化シリコン膜からなるマスク M l を形成し、 エッチングを行うことにより チップ周縁部を厚さ 2 0 0 m まで薄く したのち、 マスクをそのままにした状態 で硼素を両面から貫通拡散し P型拡散層 1 8を形成する （図 2 (a) , 図 2 (b) ) c このとき、 エッチング液としては、 弗酸、 硝酸、 酢酸の混台液を用いる。 そして- 貫通拡散に際しては、 基板表面に硼素を高濃度に含む層を形成した後、 1 2 5 0 V 1 5 0時間の熱処理を行い硼素原子を拡散する。
ついでマスク M l を除去し、 全面に硼素を拡散して厚さ 3 5 m の p型拡散層 からなるベース層 1 2を形成した後、 さらに酸化シリコン膜からなるマスクを形 成してベース層 1 2内に燐を選択的に拡散し n型エミ ッタ層 1 3を形成する （図 3 (a) , 図 3 (b) ) 。
さらに、 酸化シリコン膜からなるマスクを形成してエッチングにより上面のチ ップ周辺に深さ 8 5 m のメサ溝 1 5を形成し、 溝内部に表面安定化材料として のガラス層を塗布形成する。 そして両面に金属膜を蒸着し、 通常のフォ トリソグ ラフィ、 エッチングにより電極 , τ 2 (表面電極 , 裏面電極 T„ ) を形 成し、 最後にゥヱハを溝 1 7の部分を境界としてダイシングし、 トライアツクチ ップが完成する （図 4 (a) , 図 4 (b) ) 。
このようにして形成されたトライアツクでは、 メサ溝底部から下側の p n接台 までの距離は 1 8 0 πι であり、 耐圧 1 5 0 0 Vを十分に実現することができる c またメサ溝の直線部の溝幅をコーナ一部よりも小さく したため、 溝幅をすベて 3 0 0 m にした場合に比べ素子の実効面積が 7 %程度大きくなり、 O N電圧が約 一 ら — 7%小さくなる。 上側の p n接合と下側の p n接合の距離は 230 m に対し、 素子の実効面積は 38mm2 となり、 ON電圧 1. 3 V以下を十分に実現すること ができる。
なお、 耐圧 1 500V以上を実現するための基板抵抗とメサ溝底部から下側 p n接台間での距離との関係を我々の実験結果からまとめたものを図 5に示す。 基 板の不純物濃度 Nの下限は図 13の不純物濃度と耐圧の関係から定まり、 メサ溝 底部と第 2の p n接 の距離 dの範囲は】 50 Πν印加したときの空乏層幅から 求められる。 この結果からも比抵抗 60 Ω c m、 メサ底底部から下側の p n接台 までの距離 18 ϋ の場 、 耐圧 1 500 V以上を得ることができることカ つ 力、る 0
また ON電流 4 OAのとき、 ON電圧] . 3 V以下を実現するためのチップ実 効面積と P n接台間隔との関係を測定した結果を図 6に示す。 この結果からも上 側の p n接合と下側の p n接台の距離 230 m 、 素子の実効面積は 38ηιηιΔ で ある本発明のトライアツクは、 01^電圧1. 3 V以下を十分に得られることがわ かる。
実施例 2
本発明の第 2の実施例として耐圧 2000 Vのメサ型トライアツクの製造工程 図を図 7 (a) , 図 7 (b) 乃至図 9 (a) , 図 9 (b) に示す。 このトライアツクは比 抵抗 70 Ω c m, 厚さ 340 m の n型シリコン基板 21内に深さ 35 m の p 型拡散層からなるベース層 22が形成され、 チップサイズ 6. 4關角を有するも のでチップ周縁部に深さ 85 のメサ溝 25 a, bを有し、 このメサ溝 25内 にガラス層 26を塗布して構成されている。
なおここではメサ底底部から下側の p n接合までの距離は 240 m となって いる。 また直線部のメサ溝の溝幅は 200 m 、 コーナ一部では 30◦ m とす る ο
製造に際してはまず、 チップサイズ 6. 4mm角、 比抵抗 70 Ω c m, 厚さ 34 0 urn の n型シリコン基板 21を用意する （図 7 (a) , 図 7 (b) ) 。
ついで、 上面および下面全面に硼素を拡散して厚さ 35 m の p型拡散層から なるベース層 22 a， bを形成した後、 さらに酸化シリ コ ン膜からなるマスクを 形成してベース層 2 2 a , b内に燐を選択的に拡散し n型エミ ッ夕層 2 3 a， b を形成する （図 8 (a) , 図 8 (b) ) 。
さらに、 酸化シリコン膜からなるマスクを形成してエッチングにより上面およ び下面のチップ周辺に深さ 8 5 m のメサ溝 2 5 a . bを形成し、 溝内部に表面 安定化材料としてのガラス層 2 6を塗布形成する。 そして両面に金属膜を蒸着し、 通常のフォ トリソグラフィ、 エツチングにより電極 2 7 a , bを形成し、 最後に ゥヱハをダイシングし、 トライアツクチップが完成する （図（）（a) , 図 9 (b) ) c このようにして形成されたトライアツクでは、 メサ溝底部から下側の p n接合 までの距離は 2 4 ϋ u m であり、 i!J圧 2 ϋ ϋ 〔〕 Vを十分に実現することができる c また上側の P n接台と下側の p n接合の距離は 2 7 0 m に対し、 素子の実効面 積は 4 3 πππ2 となり、 0 1^電圧1 . 3 V以下を十分に実現することができる。 なお、 耐圧 2 0 0 O V以上を実現するための基板抵抗とメサ溝底部から下側 p n接合間での距離との関係を我々の実験結果からまとめたものを図〗 0に示す。 基板の不純物濃度 Nの下限は図 1 3の不純物濃度と耐圧の関係から定まり、 メサ 溝底部と第 2の p n接合の距離 dの範囲は 2 0 0 0 V印加したときの空乏層幅か ら求められる。 この結果からも比抵抗 7 0 Ω c m、 メサ底底部から下側の p n接 合までの距離 2 4 0 β ίϋ の場合、 耐圧 2 0 0 0 V以上を得ることができることが わ力、る。
また電圧 1 . 3 V以下を実現するためのチップ実効面積と ρ η接合間隔との関 係を測定した結果を示した図 6からも上側の ρ η接合と下側の ρ η接台の距離 2 7 0 m 、 素子の実効面積は 4 3 mm4' である本発明のトライアツクは、 O N電圧 1 . 3 V以下を十分に得られることがわかる。 産業上の利用可能性
以上説明してきたように、 本発明によれば、 高耐圧でかつ O N抵抗の十分に 低いトライアツクを得ることができる。
さらにコーナ部の溝幅をそれ以外の領域の溝幅よりも大きくすることにより、 素子の実効面積の低減を抑制することができる。

Claims

• 請求の範囲
( 1 ) 第 1の導電型の半導体基板の表面および裏面に形成された第 2の導電型 の第 ] および第 2の半導体層と、 前記第 1 および第 2の半導体層内に形成された 第 1導電型の第 3および第 4の半導体層とを有し、 前記半導体基板と前記第 1お よび第 2の半導体層との間にそれぞれ第 1および第 2の p n接台が形成せしめら れてなる半導体装置において、
前記第 1の半導体層の最上面から前記第 :！ の P π接台の端部に到達する ように形成された溝部を！；備し、
前記溝部の底と前記第 2の p n接合との距離 dと、 前記溝部の幅 wとが、 目標耐圧を vB としたとき、 前記目標耐圧 vB に等しい電圧を前記第 1の半導体 層と第 2の半導体層との間に印加したときに、 前記半導体基板の不純物濃度 Nに 応じて、 前記第 2の p n接合面から形成される空乏層領域が、 前記溝部の底およ び前記溝部の幅を越えないように構成されていることを特徴とする高耐圧半導体
(2) 前記溝部の底と前記第 2の p η接合との距離 dと、 前記溝部の幅 wとは、 次式を満たすように構成されていることを特徴とする請求の範囲第〗項記載の高 耐圧半導体装置。
d > { (2 X KS Χ ε 0 VB / ( e x N) } 1/2 (1) w > { (2 X Ks x ε 0 x VB ) / ( e x N) } 1/2 (2) 但し、 K, 半導体基板の比誘電率
真空の誘電率 =8. 85 X 1 0~12 F/m
素電荷
( 3 ) 前記半導体基板はシリコン基板であることを特徴とする請求の範囲第 1項 記載の高耐圧半導体装置。
(4) 前記溝部は、 屈曲部での幅が、 直線部での幅よりも大きく形成されている ことを特徴とする請求の範囲第 1項記載の高耐圧半導体装置。
(5) 前記溝部は、 さらに、 前記溝部の外側を囲むように貫通せしめられた拡散 層からなる素子分離領域とを具備し、 前記素子分離領域はそれ以外の領域よりも 厚さが薄くなるように形成されていることを特徴とする請求の範囲第 1項記載の 高耐圧半導体装置。
(6) 前記半導体装置はセミプレーナ型トライアツクであることを特徴とする請 求の範囲第 1項記載の高耐圧半導体装置。
(7) 前記半導体基板は、 不純物瀵度 1014cm 11以下、 厚さ 240 m 以上であ ることを特徴とする特許請求の範囲第 1項記載の高耐圧半導体装置。
(8) 前記半導休装置は、 耐圧 1 2 r flV以上の高耐圧セミプレーナ型卜ライア ックであることを特徴とする請求の範囲第 1項記載の高耐圧半導体装置。
(9) ¾11の導電型の^導体 S板の表 00および ¾ϊιίに形成された 2の導' 型 の第 1および第 2の半導体層と、 前記第 1および第 2の半導体層内に形成された 第 1導電型の第 3および第 4の半導体層とを有し、 前記半導体基板と前記第 1お よび第 2の半導体層との間にそれぞれ形成される第 1および第 2の ρ η接合が形 成せしめられてなる半導体装置において、
前記第 1の半導体層の最上面から前記第 ] の Ρ η接台の端部に到達する ように形成された溝部を具備し、
前記溝部は、 屈曲部での幅が、 直線部での幅よりも大きく形成されてい ることを特徴とする高耐圧半導体装置。
(10) 前記溝部は、 さらに、 前記溝部の外側を囲むように貫通せしめられた拡 散層からなる素子分離領域とを具備し、 前記素子分離領域はそれ以外の領域より も厚さが薄くなるように形成されていることを特徴とする請求の範囲第 9項記載 の高耐圧半導体装置。
(1 1 ) 前記半導体装置はセミプレーナ型トライアツクであることを特徴とする 請求の範囲第 9項記載の高耐圧半導体装置。
(12) 前記半導体基板は、 不純物濃度 1014cnT3以下、 厚さ 240 m 以上で あることを特徴とする特許請求の範囲第 9项記載の高耐圧半導体装置。
(13) 前記半導体装置は、 耐圧 120 OV以上の高耐圧セミプレーナ型トライ ァックであることを特徴とする請求の範囲第 9項記載の高耐圧半導体装置。
(14) 第 1の導電型の半導体基板の表面および裏面に形成された第 2の導電 型の第 1および第 2の半導体層と、 前記第 ] および第 2の半導体層内に形成され た第〗導電型の第 3および第 4の半導体層とを有し、 前記半導体基板と前記第 ] および第 2の半導体層との間にそれぞれ形成される第 ] および第 2の p n接合が 形成せしめられてなる半導体装置において、
前記第 1の半導体層の最上面から前記第 ] の P n接合の端部に到達する ように形成された溝部と、
前記溝部の外側を囲むように貫通せしめられた拡散層からなる素子分離 領域とを具備し、 前記素子分離領域はそれ以外の領域よりも厚さが薄くなるよう に形成されていることを特徴とする高耐圧半導体装置。
(15) 前記半導体装置はセミプレーナ型トライアツ クであることを特徴とする 請求の範囲第 14項記載の高耐圧半導体装置。
(16) 前記半導体基板は、 不純物濃度 1014cm_i)以下、 厚さ 240 / m以上で あることを特徴とする特許請求の範囲第 14項記載の高耐圧半導体装置。
(17) 前記半導体装置は、 耐圧 120 OV以上の高耐圧セミプレーナ型トライ ァックであることを特徴とする請求の範囲第 14項記載の高耐圧半導体装置。
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