WO1993023924A1 - Parallelised transverse filter - Google Patents

Abstract

The invention relates to a filter structure operable at a filter clock frequency f, consisting of m digital decimation filters (DF1 ... DFj ... DFm), connected in parallel on the input side, which contain a multiplexer (MUX1) operable at the filter clock frequency and m pipeline filters (PF11 ... PF1m) in running at frequency f/m and which can be connected on the output side cyclically in series via a demultiplexer running at the filter clock frequency f to the filter output (Y). An m-fold throughput rate with m-fold circuit design compared with prior art transverse filters is attainable. The advantage of the invention is especially that the maximum throughput rate is determined only by the maximum processing speed of the multiplexer circuits in the decimation filters and the demultiplexer circuit, and this can also advantageously be done off-chip, e.g. using speed-optimised bipolar technology, so that the speed potential of the other filter components which, for example, use CMOS technology can be almost infinitely multiplied.

Description

Parallelisiertes Transversalfilter. Parallelized transversal filter.

Aus der europäischen Patentanmeldung EP-A-O 305 708 ist ein digitales Dezimierungsfilter bekannt, dessen darin enthaltener Multiplexer mit der Abtastrate der ihm zugeführten Signale betrieben wird, während die an seine Ausgänge angeschlossenen Signalpfade und die mit diesen verbundenen Teilschaltungen des Filters mit der halben Abtastrate des Eingangssignals betrieben werden. From European patent application EP-AO 305 708 a digital decimation filter is known, the multiplexer contained therein is operated at the sampling rate of the signals fed to it, while the signal paths connected to its outputs and the sub-circuits of the filter connected to them are operated at half the sampling rate of the input signal operate.

Der Erfindung liegt die Aufgabe zugrunde eine Filterstruktur anzugeben, die auf der Basis von Pipelinefiltern mit fest vorgegebener maximaler Taktfrequenz eine m-fache Durchsatzrate eines konventionellen Transversalfilters mit etwa m-fachem Schaltungsaufwand ermöglichen. Das wird erfindungsgemäß durch eine Ausbildung der Filterstruktur nach Patentanspruch 1 erreicht. The invention is based on the object of specifying a filter structure which, on the basis of pipeline filters with a predetermined maximum clock frequency, enables an m-fold throughput rate of a conventional transversal filter with approximately m-fold switching effort. This is achieved according to the invention by designing the filter structure according to claim 1.

Der mit der Erfindung erzielbare Vorteil liegt insbesondere darin, daß die maximale Durchsatzrate hierbei nur von der maximalen Verarbeitungsgeschwindigkeit von Multiplexerund Demultiplexerschaltungen bestimmt wird und diese beispielsweise off-chip in einer geschwindigkeitsoptimierten Bipolar-Technologie realisierbar sind, wodurch die Durchsatzrate um Größenordnungen steigerbar ist. The advantage that can be achieved with the invention is, in particular, that the maximum throughput rate is determined only by the maximum processing speed of multiplexer and demultiplexer circuits, and these can be implemented, for example, off-chip in a speed-optimized bipolar technology, whereby the throughput rate can be increased by orders of magnitude.

Der Patentanspruch 2 ist auf eine bevorzugte Weiterbildung der Erfindung gerichtet. Die Erfindung wird nachfolgend anhand der Zeichnung erläutert. Dabei zeigt Figur 1 ein konventionelles Transversalfilter, Figur 2 eine erfindungsgemäße Filterstruktur in Form eines mit dem Faktor 2 parallelisierten Transversalfilters nach Figur 1 und Claim 2 is directed to a preferred development of the invention. The invention is explained below with reference to the drawing. It shows 1 shows a conventional transversal filter, FIG. 2 shows a filter structure according to the invention in the form of a transversal filter according to FIGS

Figur 3 eine erfindungsgemäße Filterstruktur in Form eines mit dem Faktor m parallelisierten Transversalfilters mit (k + 1) * m Filterkoeffizienten. FIG. 3 shows a filter structure according to the invention in the form of a transverse filter parallelized with the factor m with (k + 1) * m filter coefficients.

In Figur 1 ist ein konventionelles Transversalfilter TF mit beispielsweise vier Filterkoeffizienten dargestellt, das aus den Partialproduktstufen C₀ ... C₃, aus Verzögerungsstufen V1 ... V3 mit einer Verzögerungszeit T und aus Addierern A1 ... A3 besteht und das mit einer Filtertaktfrequenz f betreibbar ist. Beim Transversalfilter TF ist nach jedem Filtertakt ein am Filtereingang X anliegendes Filtereingangssignal x . den Partialproduktstufen C₀ ... C₃ gleichzeitig zuführbar. Der Ausgang der Partialproduktstufe C₃ ist dabei mit dem Eingang der Verzögerungsstufe V1 verbunden, deren Ausgang mit einem ersten Eingang des Addierers A1 beschaltet ist. Der zweite Eingang des Addierers A1 ist mit dem Ausgang der Partialproduktstufe C₂ und der Ausgang des Addierers AI ist mit dem Eingang der Verzögerungsstufe V2 verbunden. Der Ausgang der Verzögerungsstufe V2 bildet den ersten Eingang und der Ausgang der Partialproduktstufe C₁ bildet den zweiten Eingang des Addierers A2, dessen Ausgang mit dem Eingang der Verzögerungsstufe V3 verbunden ist. Der Ausgang der Verzögerungsstufe V3 bildet gleichzeitig den ersten Eingang und der Ausgang der Partialproduktstufe C₀ bildet den zweiten Eingang des Addierers A3, dessen Ausgang gleichzeitig den Filterausgang Y darstellt, der Filterausgangssignale y_i liefert. Angenommen in einer Partialproduktstufe C_i findet eine Multiplikation der jeweiligen Eingangsgröße mit einem Filterkoeffizienten c_i statt, so ergibt sich für das in Figur 1 dargestellt Transversalfilter TF mit vier Filterkoeffizienten folgende Be Ziehung für das Filterausgangssigπal: y_i = c₀ x_i + c₁ x_{i - 1} + c₂ x_{i - 2} + c₃ x_{i - 3} 1 shows a conventional transversal filter TF with, for example, four filter coefficients, which consists of the partial product stages C ₀ ... C ₃ , delay stages V1 ... V3 with a delay time T and adders A1 ... A3 and that with a Filter clock frequency f is operable. With the transversal filter TF there is a filter input signal x present at filter input X after each filter cycle. the partial product stages C ₀ ... C ₃ can be fed simultaneously. The output of the partial product stage C ₃ is connected to the input of the delay stage V1, the output of which is connected to a first input of the adder A1. The second input of adder A1 is connected to the output of partial product stage C ₂ and the output of adder AI is connected to the input of delay stage V2. The output of delay stage V2 forms the first input and the output of partial product stage C ₁ forms the second input of adder A2, the output of which is connected to the input of delay stage V3. The output of delay stage V3 simultaneously forms the first input and the output of partial product stage C ₀ forms the second input of adder A3, the output of which simultaneously represents filter output Y, which supplies filter output signals y _i . Assuming a multiplication of the respective input variable by a filter coefficient c _i takes place in a partial product stage C _i , the following results for the transversal filter TF shown in FIG. 1 with four filter coefficients Drawing for the filter output signal: y _i = c ₀ x _i + c ₁ x _{i - 1} + c ₂ x _{i - 2} + c ₃ x _{i - 3}

Figur 2 zeigt hingegen eine nach der Erfindung ausgebildete Filterstruktur, bei der ebenfalls wie beim Transversalfilter TF mit der Filtertaktfrequenz f dem Filtereingang X Filtereingangssignals x_i zuführbar und dem Filterausgang Y Filterausgangssignale y_i entnehmbar sind, bei der jedoch das in Figur 1 dargestellte Transversalfilter TF mit dem Parallelisierungsgrad m = 2 parallelisiert ist. Die erfindungsgemäße Filterstruktur besteht aus m = 2 eingangsseitig parallel geschalteten Dezimierungsfiltem DF2₁ und DF2₂, deren Pipelinefilter jeweils nur mit der halben Filtertaktfrequenz f/2 betreibbar sind und die ausgangsseitig über einen mit der Filtertaktfrequenz f getakteten Demultiplexer DMUX2 abwechselnd auf dem Filterausgang Y schaltbar sind. Das erste der beiden Dezimierungsfilter DF2₁ besitzt einen Multiplexer MUX2, der mit der Taktfrequenz f umschaltbar ist und die Eingangssignale x_i abwechselnd einem ersten Pipelinefilter PF2₁ und einem zweite Pipelinefilter PF2₂ zuführt, wobei die Ausgänge der beiden Pipelinefilter über einen Addierer A6 aufsummierbar und einem der beiden Eingänge des Demultiplexers DMUX2 zuführbar sind. Der erste Ausgang des Multiplexers MUX2₁ ist dabei direkt mit dem Eingang des Pipelinefilters PF2₁ und der zweite Ausgang des Multiplexers MUX2, ist über eine VprverzögerungsSchaltung V2, mit der Verzögerungszeit T/2 mit dem Eingang des Pipelinefilters PF2₂ verbunden. Im Pipelinefilter PF2₁ befinden sich Partialproduktstufen C₂ und C₀ für Filterkoeffizienten mit geradzahligem Index, eine Verzögerungsschaltung V4 und eine Addierschaltung A4 und im Pipelinefilter PF2₂ befinden sich Partialproduktstufen C₁ und C₃ für Filterkoeffizienten mit ungeradzahligem Index, eine Verzögerungsstufe V5 und eine Addierstufe A5, wobei die Ausgänge der Addierer A4 und A5 mit den Eingängen des FIG. 2, on the other hand, shows a filter structure designed according to the invention, in which, like the transversal filter TF with the filter clock frequency f, filter input signals x _{i can be} fed to the filter input X and filter output signals y _i can be taken from the filter output Y, but with the transversal filter TF shown in FIG is parallelized to the degree of parallelization m = 2. The filter structure according to the invention consists of m = 2 decimation filters DF2 ₁ and DF2 ₂ connected in parallel on the input side, the pipeline filters of which can only be operated with half the filter clock frequency f / 2 and the output side of which can be switched alternately on the filter output Y via a demultiplexer DMUX2 clocked with the filter clock frequency f . The first of the two decimation filters DF2 ₁ has a multiplexer MUX2 which can be switched at the clock frequency f and which alternately feeds the input signals x _{i to} a first pipeline filter PF2 ₁ and a second pipeline filter PF2 ₂ , the outputs of the two pipeline filters being addable via an adder A6 and one of the two inputs of the demultiplexer DMUX2 can be fed. The first output of the multiplexer MUX2 ₁ is directly connected to the input of the pipeline filter PF2 ₁ and the second output of the multiplexer MUX2 is connected via a Vpr delay circuit V2 with the delay time T / 2 to the input of the pipeline filter PF2 ₂ . The pipeline filter PF2 ₁ contains partial product stages C ₂ and C ₀ for filter coefficients with an even index, a delay circuit V4 and an adding circuit A4, and the pipeline filter PF2 ₂ contains partial product stages C ₁ and C ₃ for filter coefficients with an odd index, a delay stage V5 and an adding stage A5, the outputs of the adders A4 and A5 with the inputs of the

Addierers A 6 verbunden sind. Befindet sich der Multiplexer MUX2₁ im Schaltzustand 1, so ist der Filtereingang X gleichzeitig mit den Eingängen der Partialproduktstufen C₂ und C₀, der Ausgang der Partialproduktstufe C₂ mit dem Eingang der Verzögerungsschaltung V4, der Ausgang der Verzögerungsschaltung V4 mit einem ersten Eingang des Addierers A4 und der Ausgang der Partialproduktstufe C₀ mit einem zweiten Eingang des Addierers A4 verbunden. Im zweiten Schaltzustand 2 des Multiplexers MUX2₁ ist der Filtereingang X über die Vorverzögerungsstufe V2, gleichzeitig mit den Adders A 6 are connected. The multiplexer is located MUX2 ₁ in switching state 1, the filter input X is simultaneously with the inputs of the partial product stages C ₂ and C ₀ , the output of the partial product stage C ₂ with the input of the delay circuit V4, the output of the delay circuit V4 with a first input of the adder A4 and the Output of partial product stage C ₀ connected to a second input of adder A4. In the second switching state 2 of the multiplexer MUX2 ₁ , the filter input X is above the pre-delay stage V2, simultaneously with the

Eingängen der Partialproduktstufen C₃ und C₁, der Ausgang der Partialproduktstufe C₃ mit dem Eingang der Verzögerungsschaltung V5, der Ausgang der Verzögerungεschaltung V5 mit einem ersten Eingang des Addierers A5 und der Ausgang der Partialproduktstufe C₁ mit einem zweiten Eingang des Addierers A5 verbunden. Sieht man vom Multiplexer MUX2₁ ab, so entspricht der Aufwand für das Dezimierungsfilter DF2, dem Aufwand für das Transversalfilter TF von Figur 1. Das zweite Dezimierungsfilter DF2₂ ist wie das Dezimierungsfilter DF2₁ aufgebaut und besitzt einen Multiplexer MUX2₂, eine Vorverzögerungsschaltung V2₂, Partialproduktstufen C₃' ... C₃' Verzögerungsstufen V4', V5' und Addierer A4¹ ... A6¹, wobei die entsprechenden Bezugszeichen im Dezimierungsfilter DF2₂ mit einem Strich gekennzeichnet sind, so daß beispielsweise die Verzögerungsschaltung V4 im Dezimierungsfilter DF2, der Verzögerungsschaltung V4' im Dezimierungsfilter DF2₂ entspricht. Ohne die beiden Multiplexer MUX2, und MUX2₂ sowie den Demultiplexer DMUX2 ist der Schaltungsaufwand der erfindungsgemäßen Filterstruktur nach Figur 2 gegenüber dem Transversalfilter TF aus Figur 1 genau verdoppelt. Die Verzögerungszeit T der Verzögerungsstufen V4, V5, V4¹ und V5¹ der Dezimierungsfilter Inputs of the partial product stages C ₃ and C ₁ , the output of the partial product stage C ₃ to the input of the delay circuit V5, the output of the delay circuit V5 to a first input of the adder A5 and the output of the partial product stage C ₁ to a second input of the adder A5. Apart from the multiplexer MUX2 ₁ , the effort for the decimation filter DF2 corresponds to the effort for the transversal filter TF of Figure 1. The second decimation filter DF2 ₂ is constructed like the decimation filter DF2 ₁ and has a multiplexer MUX2 ₂ , a pre-delay circuit V2 ₂ , Partial product stages C ₃ '... C ₃ ' delay stages V4 ', V5' and adders A4 ¹ ... A6 ¹ , the corresponding reference symbols in the decimation filter DF2 _{2 being identified} by a dash, so that, for example, the delay circuit V4 in the decimation filter DF2 corresponds to the delay circuit V4 'in the decimation filter DF2 ₂ . Without the two multiplexers MUX2 and MUX2 ₂ and the demultiplexer DMUX2, the circuit complexity of the filter structure according to the invention according to FIG. 2 is exactly doubled compared to the transversal filter TF from FIG. 1. The delay time T of the delay stages V4, V5, V4 ¹ and V5 ^{1 of} the decimation filter

DF2₁ und DF2₂ beträgt dabei eine Taktperiode des an das Dezimierungsfilter angelegten Taktes, das heißt im Beispiel von Figur 2 (m = 2) T = l/(f/2). Für das ordnungsgemäße Funktionieren der erfindungsgemäßen Filterstruktur ist es von wesentlicher Bedeutung, daß zu einem jeweiligen Zeitpunkt, beispielsweise zum Startzeitpunkt, die Schaltzu stände der beiden Multiplexer MUX2₁ und MUX2₂ sowie des Demultiplexers DMUX2 abhängig voneinander richtig gewählt sind. In Figur 2 befindet sich der Multiplexer MUX2, des ersten Dezimierungsfilters DF2, im Schaltzustand 1 der Multiplexer MUX2₂ des zweiten Dezimierungsfilters DF2₂ im Schaltzustand 2 und der Demultiplexer DMUX2 im Schaltzustand 1. Es besteht beispielsweise aber auch die Möglichkeit, daß zum Startzeitpunkt der Multiplexer MUX2, sich im Schaltzustand 2, der Multiplexer MUX2₂ im Schaltzustand 1 und der Demultiplexer DMUX2 im Schaltzustand 2 beginnt. DF2 ₁ and DF2 ₂ is one clock period of the clock applied to the decimation filter, that is to say in the example in FIG. 2 (m = 2) T = l / (f / 2). For the proper functioning of the filter structure according to the invention, it is essential that the switching closes at a particular point in time, for example at the start time levels of the two multiplexers MUX2 ₁ and MUX2 ₂ as well as the demultiplexer DMUX2 are selected correctly depending on each other. In FIG. 2, the multiplexer MUX2, the first decimation filter DF2, is in the switching state 1, the multiplexer MUX2 _{2 of} the second decimation filter DF2 _{2 is} in the switching state 2 and the demultiplexer DMUX2 is in the switching state 1. However, there is also the possibility, for example, that the multiplexer at the start time MUX2, in switching state 2, the multiplexer MUX2 ₂ in switching state 1 and the demultiplexer DMUX2 in switching state 2 begins.

Zur Erläuterung der Funktionsweise der erfindungsgemäßen Filterstruktur nach Figur 2 werden nachfolgend die Zeitpunkte t = 0, t = T/2, t = T, t = 3T/2 und t größer gleich 2T betrachtet, wobei T einer Taktperiode des an das Dezimierungsfilter angeglegten Taktes entspricht. Zum Startzeitpunkt t = 0 gelangt das Filtereingangssignal x₀ über den im Schaltzustand 1 befindlichen Multiplexer MUX2, und über die Partialproduktstufe C₀, wo eine Multiplikation mit dem Filterkoeffizienten c₀ erfolgt, sowie über die Addierer A4 und A6 und den im Schaltzustand 1 befindlichen Demultiplexer DMUX2 zum Filterausgang Y, wodurch sich ein Filterausgangssignal y₀ = c₀ x ₀ ergibt. Zum Zeitpunkt T = T/2 schaltet der Multiplexer MUX2₁ in den Schaltzustand 2, der Multiplexer MUX2₂ in den Schaltzustand 1 und der Demultiplexer DMUX2 in den Schaltzustand 2, wodurch das Filtereingangssignal x₁ zur Partialproduktstufe C₀' gelangt, die eine Multiplikation mit dem Filterkoeffizienten c₀ bewirkt, und das Partialprodukt c₀x₁ dem Addierer A6' zugeführt wird. Zum selben Zeitpunkt wird das über die Vorverzögerungsschaltung um die Zeit T/2 verzögerte Filtereingangssignal x₀ der Partialproduktstufe C₁' zugeleitet, in der eine Multiplikation mit dem Filterkoeffizienten c₁ stattfindet, und das gebildete Partialprodukt c₁x₀ dem Ausgangsaddierer A6' zugeführt. Über den im Schaltzustand 2 befindlichen Demultiplexer DMUX2 gelangt die Summe der beiden Partialprodukte in der Form y, = c₀x₁ + c₁x₀ an den Filterausgang Y. Für t = T schalten die beiden Multiplexer und der Demultiplexer in die Schaltzustände von t = 0 , wodurch im Pipelinefilter PF2, des Dezimierungsfilters DF2₁ der Ausdruck c₂x₀ + c₀x₂ und im Pipelinefilter PF2₂ des Dezimierungsfilters DF2₁ das Partialprodukt c₁x₁ gebildet und im Ausgangsaddierer A6 aufaddiert wird. Der Ausgang Y erhält dabei das Filterausgangssignal Y₂ = c₀x₂ + c₁x₁ + c₂x₀· Zum Zeitpunkt t = 3T/2 schalten die beiden Multiplexer und der Demultiplexer in die jeweiligen Schaltzustände von t = T/2, wodurch die Ausdrücke c₀x₃ + c₂x₁ und c₁x₂ + c₃x₀ dem Ausgangsaddierer A6' zugeführt werden und am Ausgang Y das Filterausgangssignal y₃ = c₀x₃ + c₁x₂ + c₂x₁ + c₃x₀ anlieot. Allgemein ergibt sich, wie beim Transversalfilter TF von Figur 1, das Ausgangssignal y_i = c₀x_i To explain the operation of the filter structure according to the invention according to FIG. 2, the times t = 0, t = T / 2, t = T, t = 3T / 2 and t greater than or equal to 2T are considered below, where T is a clock period of the clock applied to the decimation filter corresponds. At the starting time t = 0 passes the filter input signal x ₀ on the located in the switching state 1 multiplexer MUX2, and is via the Partialproduktstufe C _0, where a multiplication by the filter coefficients c _0, and on the adder A4 and A6 the demultiplexer and located in the switching state 1 DMUX2 to filter output Y, which results in a filter output signal y ₀ = c ₀ x ₀ . At the time T = T / 2, the multiplexer MUX2 ₁ switches to switching state 2, the multiplexer MUX2 ₂ switches to switching state 1 and the demultiplexer DMUX2 switches to switching state 2, as a result of which the filter input signal x ₁ reaches partial product stage C ₀ ', which is multiplied by causes the filter coefficient c ₀ , and the partial product c ₀ x _{1 is} fed to the adder A6 '. At the same time, the filter input signal x ₀ delayed via the pre-delay circuit by the time T / 2 is fed to the partial product stage C ₁ ', in which multiplication by the filter coefficient c ₁ takes place, and the partial product c ₁ x ₀ formed is fed to the output adder A6'. The sum of the two partial products in the form y, = c ₀ x ₁ + c ₁ x ₀ reaches the demultiplexer DMUX2 in the switching state 2 Filter output Y. For t = T, the two multiplexers and the demultiplexer switch to the switching states of t = 0, whereby the expression c ₂ x ₀ + c ₀ x ₂ in the pipeline filter PF2, the decimation filter DF2 ₁ and the decimation filter DF2 in the pipeline filter PF2 _{2 1} the partial product c is formed ₁ x ₁ and is added in the output adder A6. The output Y receives the filter output signal Y ₂ = c ₀ x ₂ + c ₁ x ₁ + c ₂ x ₀ · At time t = 3T / 2, the two multiplexers and the demultiplexer switch to the respective switching states of t = T / 2, whereby the expressions c ₀ x ₃ + c ₂ x ₁ and c ₁ x ₂ + c ₃ x ₀ are fed to the output adder A6 'and at the output Y the filter output signal y ₃ = c ₀ x ₃ + c ₁ x ₂ + c ₂ x ₁ + c ₃ x ₀ supplied. In general, as with the transversal filter TF of FIG. 1, the output signal y _i = c ₀ x _i results

+ c₁x_{i - 1} + c₂x_{i - 2} + c₃x_{i - 3}. + c ₁ x _{i - 1} + c ₂ x _{i - 2} + c ₃ x _{i - 3} .

Geht man beispielsweise davon aus, daß das Transversalfilter TFl von Figur 1 und die Pipelinefilter von Figur 2 in CMOS-Technclogie aufgebaut sind und die minimale Verz ögerungszeit beispielsweise T = 25 Nanosekunden beträgt, so ergibt sich für das konventionelle Transversalfilter TF eine Filtertaktfrequenz f = 1/T = 40 Megahertz, bei der erfindungsgemäßen Filterstruktur hingegen ergibt sich wegen f/2 = 1/T eine Filtertaktfrequenz f = 80 Megahertz. If, for example, it is assumed that the transversal filter TF1 from FIG. 1 and the pipeline filters from FIG. 2 are constructed using CMOS technology and the minimum delay time is, for example, T = 25 nanoseconds, the conventional transversal filter TF has a filter clock frequency f = 1 / T = 40 megahertz, in the filter structure according to the invention, however, a filter clock frequency f = 80 megahertz results because of f / 2 = 1 / T.

Allgemein läßt sich ein Transversalfilter mit (k + 1) * m Koeffizienten mit einem Parallelisierungsgrad m parallelisieren, wobei, abgesehen von zusätzlichen Ausgangsaddierern, den Multiplexern und dem Demultiplexer, eine m-fache Verarbeitungsgeschwindigkeit bei m-fachem Schaltungsaufwand möglich ist. In Figur 3 ist eine erfindungsgemäße Filterstruktur in Form eines mit dem Parallelisierungsgrad m parallelisierten Transversalfilters mit (k + 1) * m Koeffizienten dargestellt. Diese erfindungsgemäße Filterstruktur besteht aus m eingangsseitig mit dem Filtereingang X verbundenen Dezimierungsfiltem DF₁ ... DF_j ... DF_m, die ausgangsseitig über einen Demultiplexer DMUX mit dem Fil terausgang Y verbindbar sind. Die Verzögerungszeit T in den Verzögeruπgsstufen der m Dezimierungsfilter entspricht jeweils der Taktperiode des an das Dezimierungsfilter angelegten Taktes, das heißt im allgemeinen Fall (Figur 3) T = l/(f/m). Ein zum ersten Dezimierungsfilter DF, gehöriger Multiplexer MUX, befindet sich dabei zum Startzeitpunkt im Schaltzustand 1, ein zum Dezimierungsfilter DF_j gehöriger Multiplexer MUX. im Schaltzustand j und ein letzter Multiplexer MUX eines letzten Dezimierungsfilters DF im Schaltzustand m. Der Demultiplexer befindet sich zum Startzeitpunkt im Schaltzustand 1, ist also mit dem Dezimierungsfilter DF, verbunden, und wird mit der Filtertaktfrequenz f getaktet. Die Multiplexer MUX₁ ... MUX_j ... In general, a transversal filter with (k + 1) * m coefficients can be parallelized with a degree of parallelization m, whereby, apart from additional output adders, the multiplexers and the demultiplexer, an m times the processing speed with m times the circuit complexity is possible. FIG. 3 shows a filter structure according to the invention in the form of a transversal filter parallelized with the degree of parallelization m with (k + 1) * m coefficients. This filter structure according to the invention consists of m decimation filters DF ₁ ... DF _j ... DF _m connected on the input side to the filter input X and connected on the output side to the fil via a demultiplexer DMUX ter output Y are connectable. The delay time T in the delay stages of the m decimation filter corresponds in each case to the clock period of the clock applied to the decimation filter, that is to say in the general case (FIG. 3) T = 1 / (f / m). A multiplexer MUX belonging to the first decimation filter DF is in the switching state 1 at the time of start, and a multiplexer MUX belonging to the decimation filter DF _j . in switching state j and a last multiplexer MUX of a last decimation filter DF in switching state m. The demultiplexer is in the switching state 1 at the start, that is to say it is connected to the decimation filter DF, and is clocked at the filter clock frequency f. The multiplexers MUX ₁ ... MUX _j ...

MUX_m werden wie der Demultiplexer DMUX zyklisch mit derMUX _m become like the demultiplexer DMUX cyclically with the

Filtertaktfrequenz f weitergeschaltet. Die restlichen Schaltungsteile der Dezimierungsfilter DF₁ ... DF_j ... DF_m werden mit einer gegenüber der Filtertaktfrequenz f um den Faktor l/m reduzierten Taktfrequenz betrieben. Im ersten Dezimierungsfilter DF₁ ist der Filtereingang X zum Startzeitpunkt über den Multiplexer MUX,, der sich im Schaltzustand 1 befindet, mit Partialproduktstufen C₀, C_m ... C_{k * m} eines ersten Pipelinefilters PF11 des ersten Dezimierungsfilters DF₁ gleichzeitig verbunden. Im Schaltzustand 2 des Multiplexers MUX₁ ist der Filtereingang X mit einer Vorverzögerungsschaltung V₁₂ mit der Verzögerungszeit T/m gleichzeitig mit den Partialproduktstufen C₁, C_{m + 1,} ... Filter clock frequency f switched on. The remaining circuit parts of the decimation filters DF ₁ ... DF _j ... DF _m are operated with a clock frequency which is reduced by a factor of l / m compared to the filter clock frequency f. In the first decimation filter DF _1, the filter input X is located at the starting time via the multiplexer MUX ,, in switching state 1, _k partial product C _0, C _m ... C _{* m} of a first pipeline filter of the first decimation filter DF connected PF11 ₁ simultaneously. In switching state 2 of the multiplexer MUX ₁ , the filter input X is connected to a pre-delay circuit V ₁₂ with the delay time T / m simultaneously with the partial product stages C ₁ , C _{m + 1,} ...

C_{k * m} 1 eines zweiten Pipelinefilters PF₁₂ des ersten Dezimierungsfilters DF₁ verbunden. Im Schaltzustand m des Multiplexers MUX, sind die am Filtereingang X anliegenden Filtereingangssignale x_i über eine Vorverzögerungsschaltung V, mit der Verzögerungszeit (m -1) * T/m gleichzeitig Partialp^rroduktstufen C_{m - 1}, C_{k + m - 1}, ... C_{k * m + m -1}. C _{k * m} 1 of a second pipeline filter PF _{12 of} the first decimation filter DF ₁ . In the switching state of the multiplexer MUX m, are applied to the filter input X filter input signals x _i a Vorverzögerungsschaltung V, with the delay time (m-1) * T / m simultaneously Partialp ^r roduktstufen C _{m - 1,} C _{k + m - 1.} .. C _{k * m + m -1} .

eines m-ten Pipelinefilters PF_{I m} des Dezimierungsfiltersan mth pipeline filter PF _{I m of} the decimation filter

DFl zu führbar . Alle übrigen Pipelinefilter des Dezimierungs filters DF₁ sind durch Punkte angedeutet . Das Dezimierungsfilter DF₁ besitzt zusätzlich m - 1 Ausgangsaddierer AA₁ . . . AA _{m - 1} , deren Eingänge mit den Ausgängen der Pipeli ne- filter PF₁₁, PF₁₂ ... PF_lm verbunden sind, wobei der Ausgang des letzten Ausgangsaddierers AA_{m - l} über den zum Startzeitpunkt im Schaltzustand 1 befindlichen Demultiplexer DMUX mit dem Filterausgang Y verbunden ist. Der Aufbau der beispielhaft dargestellten Pipelinefilter PF₁₁, PP₁₂ ... PF_lm ist beispielhaft durch die Verzögerungsschaltung V8 ... V13 und durch die Addierer A10 ... A15 im Zusammenhang mit dem Partialproduktstufen C₀ ... C_{k * m + m - l}, angedeutet. Dabei ist beim Pipelinefilter PF,, der Ausgang der Partialproduktstufe C_{k * m} mit dem Eingang der Verzögerungsstufe V8, der Ausgang der Partialproduktstufe C, mit einem Eingang des Addierers A10 und der Ausgang der Partialproduktstufe C₀ mit einem Eingang des Addierers All verbunden. Ferner ist der Ausgang des Addierers A10 mit dem Eingang der Verzögerungsschaltung V9 und deren Ausgang mit dem zweiten Eingang des Addierers All beschaltet, wobei der Ausgang des Addierers All gleichzeitig den Ausgang des Pipelinefilters PP₁₁ bildet. Entsprechend ist der Ausgang der Partialproduktstufe C_{k * m + l}, mit dem Eingang der Verzögerungsstufe V10, der Ausgang der Partialproduktstufe C_{m + 1}, mit einem ersten Eingang des Addierers A13 verbunden. Der Ausgang der Verzögerungsstufe Vll ist mit dem zweiten Eingang des Addierers A13 verbunden, dessen Ausgang den Ausgang des Pipelinefilters PF₁₂ bildet. In der letzten Pipelinestufe PF_lm des Dezimierungsfilters DF, ist der Ausgang der Partialproduktstufe C_{k * m + m - l} mit dem Eingang der Verzögerungsstufe V12, der Ausgang der Partialproduktstufe C_{2m - 1}, mit einem ersten Eingang des Addierers A14 und der Ausgang der Partialproduktstufe C_{m - l} mit einem ersten Eingang des Addierers A15 verbunden, dessen Ausgang den Ausgang des Pipelinefilters PF₁₁ bildet. Die Verzögerungsstufe V13 ist eingangsseitig mit dem Ausgang des Addierers A14 und ausgangsseitig mit dem zweiten Eingang des Addierers A15 beschaltet. In den Pipelinefiltern PF₁₁, PP₁₂ ... PF_lm sind durch punktierte Linien weitere Partialproduktstufen, Verzögerungsschaltungen und Addierer angedeutet. Ferner ist exemplarisch ein j-tes Dezi- mierungsfilter DF. gezeigt, bei dem der Filtereingang X über einen zum Startzeitpunkt im Schaltzustand j befindlichen Multiplexer MUX., eine Vorverzögerungsschaltung V_jj mit der Verzögerungszeit (j -l) * T/m oder (j - l)/f, ein Pipelinefilter PF., und Ausgangsaddierer AA mit einem j-ten Eingang eines zum Startzeitpunkt im j-ten Schaltzustand befindlichen Demultiplexers DMUX verbunden ist. Im letzten Dezimierungsfilter DF_m ist ein im Startzeitp ~unkt im Schaltzustand m befindlicher Multiplexer MUX dargestellt, der eingangsseitig mit dem Filtereingang und ausgangsseitig mit einer letzten Vorverzögerungsschaltung V_mm mit der Verzögerungszeit (m - 1) * T/m verbunden ist, die ihrerseits ausgangsseitig mit einer letzten Pipelinefilterstufe PF_mm beschaltet. Weitere Dezimierung -sfilter und DFl too feasible. All other pipeline filters of the decimation filter DF ₁ are indicated by dots. The decimation filter DF ₁ additionally has m - 1 output adders AA ₁ . , , AA _{m - 1} , the inputs of which match the outputs of the pipeline filters PF ₁₁ , PF ₁₂ ... PF _{lm are} connected, the output of the last output adder AA _{m - l being} connected to the filter output Y via the demultiplexer DMUX which is in the switching state 1 at the start time. The construction of the pipeline filters PF ₁₁ , PP ₁₂ ... PF _{lm shown} by way of example is exemplified by the delay circuit V8 ... V13 and by the adders A10 ... A15 in connection with the partial product stages C ₀ ... C _{k * m + m - l} , indicated. In the pipeline filter PF ,, the output of the partial product stage C _{k * m is} connected to the input of the delay stage V8, the output of the partial product stage C to an input of the adder A10 and the output of the partial product stage C ₀ to an input of the adder All. Furthermore, the output of the adder A10 is connected to the input of the delay circuit V9 and its output to the second input of the adder All, the output of the adder All simultaneously forming the output of the pipeline filter PP ₁₁ . Correspondingly, the output of the partial product stage C _{k * m + l is} connected to the input of the delay stage V10, the output of the partial product stage C _{m + 1} to a first input of the adder A13. The output of the delay stage Vll is connected to the second input of the adder A13, the output of which forms the output of the pipeline filter PF ₁₂ . In the last pipeline stage PF _{lm of} the decimation filter DF, the output of the partial product stage C _{k * m + m - l} with the input of the delay stage V12, the output of the partial product stage C _{2m - 1} , with a first input of the adder A14 and the output of the Partial product stage C _{m - l} connected to a first input of the adder A15, the output of which forms the output of the pipeline filter PF ₁₁ . The delay stage V13 is connected on the input side to the output of the adder A14 and on the output side to the second input of the adder A15. In the pipeline filters PF ₁₁ , PP ₁₂ ... PF _lm , further partial product stages, delay circuits and adders are indicated by dotted lines. Furthermore, a j-th deci- Mation filter DF. shown, in which the filter input X via a multiplexer MUX. which is in the switching state j at the start time, a pre-delay circuit V _jj with the delay time (j -l) * T / m or (j-l) / f, a pipeline filter PF., and Output adder AA is connected to a jth input of a demultiplexer DMUX which is in the jth switching state at the start time. The last decimation filter DF _{m shows} a multiplexer MUX which is in the switching state m in the start time point and which is connected on the input side to the filter input and on the output side to a last pre-delay circuit V _mm with the delay time (m − 1) * T / m, which in turn is on the output side connected with a last pipeline filter stage PF _mm . More decimation filters and

Schaltzustände sind durch Punkte angedeutet.  Switching states are indicated by dots.

Die erfindungsgemäße Filterstruktur kann beispielsweise vollständig in CMOS-Technologie aufgebaut werden. Es ist jedoch von besonderem Vorteil die Multiplexer MUX, ... The filter structure according to the invention can, for example, be constructed entirely in CMOS technology. However, it is of particular advantage the multiplexer MUX, ...

MUX_j ... MUX_m und den Demultiplexer DMUX von den Pipelinefiltern der Dezimierungsfilter DF_l ... DF_j ... DF_m getrennt in einer schnellen Bipolar-Technologie aufzubauen. Die Vorverzögerungsstufen und die Ausgangsaddiererstufen sind dabei entweder in Bipolar-Technologie oder zusammen mit den Pipelinefiltern in CMOS-Technologie aufgebaut. Als Verzögerungsschaltungen in den Pipelinefiltern dienen beispielsweise getaktete D-Flipflops. MUX _j ... MUX _m and the demultiplexer DMUX separately from the pipeline filters of the decimation filters DF _l ... DF _j ... DF _m in a fast bipolar technology. The pre-delay stages and the output adder stages are constructed either in bipolar technology or together with the pipeline filters in CMOS technology. Clocked D flip-flops, for example, serve as delay circuits in the pipeline filters.

Im Extremfall k = 0 ist ein Transversalfilter mit. m Koeffizienten mit einem Parallelisierungsgrad m parallelisierbar, wobei die Pipelinefilter nur noch aus Partialproduktstufen bestehen und die jeweiligen Verzögerungen durch die Vorverzögerungsschaltungeπ erfolgen. In the extreme case k = 0, a transversal filter is included. m coefficients can be parallelized with a degree of parallelization m, the pipeline filters only consisting of partial product stages and the respective delays being effected by the pre-delay circuits.

Claims

Patentansprüche 1. Filterstruktur, bei der ein Filtereingang (X) gleichzeitig mit m eingangsseitig parallel geschalteten digitalen Dezimierungsfiltem (DF₁ ... DF_j ... DF_m) verbunden ist, bei der die Dezimierungsfilter jeweils einen mit der Filtertaktfrequenz f der Filterstruktur zyklisch umschaltbaren Multiplexer (MUX₁ ... MUX_j ... MUX_m), Vorverzögerungsschaltungen (V₁₂ ... V_jj ... V_mm) und m mit einer Taktfrequenz f/m betreibbare Pipelinefilter (PF11 ...) besitzen, wobei jeweils ein j-tes Pipelinefilter (PPl_lj, ... PP2_mj) eines jeden Dezimierungsfilters gleich aufgebaut ist und die gleichen Filterkoeffizienten besitzt, bei der zu einem1. Filter structure in which a filter input (X) is simultaneously connected to m digital decimation filters connected in parallel on the input side (DF ₁ ... DF _j ... DF _m ), in which the decimation filter is cyclically one with the filter clock frequency f of the filter structure switchable multiplexer (MUX ₁ ... MUX _j ... MUX _m ), pre-delay circuits (V ₁₂ ... V _jj ... V _mm ) and m pipeline filters (PF11 ...) that can be operated with a clock frequency f / m, where each j-th pipeline filter (PPl _lj , ... PP2 _mj ) of each decimation filter is constructed in the same way and has the same filter coefficients at which one

Startzeitpunkt jeweils der Multiplexer (MUX.) eines j-ten Dezimierungsfilters (DF_j) so geschaltet ist, daß das erste Filtereingangssignal (x,) am Filtereingang (X) einem j-ten Pipelinefilter (PF_jj) der jeweils m Pipelinefilter (PF_j¬m ... PF_jm) des jeweiligen j-ten Dezimierungsfilters (DFj) über eine j-te Vorverzögerungsschaltung (V_jj) der j-ten Dezimierungsfilters DF. um die Zeit (j - l)/f verzögert zuführbar ist, und bei der die m Dezimierungsfilter (DF, ... DF ) ausgangsseitig, beginnend mit dem ersten Dezimierungsfilter (DF. ), zyklisch nacheinander über einen mit der Filtertaktfrequenz f getakteten Demultiplexer (DMUX) mit einem Filterausgang (Y) verbindbar sind. Start time of each of the multiplexers (MUX.) Of a jth decimation filter (DF _j ) is switched such that the first filter input signal (x,) at the filter input (X) of a jth pipeline filter (PF _jj ) of the m pipeline filter (PF _{j ¬m} ... PF _jm ) of the respective j-th decimation filter (DFj) via a j-th pre-delay circuit (V _jj ) of the j-th decimation filter DF. can be fed with a time delay (j - l) / f, and in which the m decimation filter (DF, ... DF) on the output side, starting with the first decimation filter (DF.), cyclically in succession via a demultiplexer clocked with the filter clock frequency f (DMUX) can be connected to a filter output (Y).

2. Filterstruktur nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß sowohl die Multiplexer 2. Filter structure according to claim 1, d a d u r c h g e k e n n z e i c h n e t that both the multiplexer

(MUX_l ... MUX_j ... MUX_m) der Dezimierungsfilter (DF_l ...(MUX _l ... MUX _j ... MUX _m ) the decimation filter (DF _l ...

DF _J ... DF_m) als auch der Demultiplexer (DMUX) in Bipolar¬DF _J ... DF _m ) as well as the demultiplexer (DMUX) in Bipolar¬

Technik und alle Pipelinefilter (PF_ll ... PF_mm) in Technology and all pipeline filters (PF _ll ... PF _mm ) in

MOS-Technik aufgebaut sind. MOS technology are built.