TWM609269U - 記憶體電路 - Google Patents

記憶體電路 Download PDF

Info

Publication number
TWM609269U
TWM609269U TW109204841U TW109204841U TWM609269U TW M609269 U TWM609269 U TW M609269U TW 109204841 U TW109204841 U TW 109204841U TW 109204841 U TW109204841 U TW 109204841U TW M609269 U TWM609269 U TW M609269U
Authority
TW
Taiwan
Prior art keywords
output node
memory
input
data input
memory array
Prior art date
Application number
TW109204841U
Other languages
English (en)
Inventor
凡卡崔漢文 賓維傑亞拉梵
安歐彼 德拉帕迪
普納 蘇瑞
Original Assignee
新加坡商馬維爾亞洲私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商馬維爾亞洲私人有限公司 filed Critical 新加坡商馬維爾亞洲私人有限公司
Publication of TWM609269U publication Critical patent/TWM609269U/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本創作揭露一種具有資料及參考側之偏斜感測放大器。該資料側具有位於資料輸入/輸出節點與接地之開關之間之兩個或更多串聯連接的n型場效應電晶體(NFET)。該參考側具有位於參考輸入/輸出節點與該開關之間之一個或多個串聯連接之NFET(但少於該資料側上)。該資料輸入/輸出節點控制該參考側上之該NFET，反之亦然。由於與該資料側NFET相比，通過該參考側NFET有較快之電流流速，所以此放大器尤其適於偵測在開始感測過程時何時該參考輸入/輸出節點具有高電壓狀態且該資料輸入/輸出節點具有高電壓狀態或放電電壓狀態。本創作還揭露一種記憶體電路，係包含這樣的放大器，用於單端讀取操作。

Description

記憶體電路
本創作係關於感測放大器，特別是關於一種偏斜感測放大器，其例如可被合併到多埠記憶體電路中，用於單端感測。
多埠靜態隨機存取記憶體(Multi-port static random access memory；MP-SRAM)陣列係為SRAM陣列，其經配置以允許相同的記憶體單元或不同的記憶體單元在同一時脈週期期間(亦即，在同一存取時段期間)被存取。因此，MP-SRAM陣列之頻寬基本為傳統單埠靜態隨機存取記憶體(SP-SRAM)陣列之頻寬的兩倍。
依據用於MP-SRAM陣列之特定配置，讀取操作可為單端或雙端。出於本揭露之目的，單端操作僅使用一條位元線，其與該MP-SRAM陣列內之給定的一行記憶體單元中之所有記憶體單元連接。雙端操作使用兩條位元線(稱為位元線對或互補位元線)，其與該給定行中之所有記憶體單元連接。所屬技術領域中具有通常知識者將認識到，單端寫入操作難以一致地執行而無錯誤，因此，MP-SRAM陣列通常經配置以允許雙端寫入操作。使用單端讀取操作或雙端 讀取操作之記憶體電路設計決策通常涉及與晶片面積消耗、裝置及佈缐密度、電路複雜性、效能(例如，感測速度及精確度)、儲存容量等相關之權衡取捨。
例如，為雙端寫入操作及單端讀取操作配置之記憶體陣列通常要求每行三條位元缐(亦即，用於該雙端寫入操作之一對位元缐加上用於該單端讀取操作之一條讀取位元缐)。在單端讀取操作期間，在給定的位址(亦即，給定的行及列)之選定記憶體單元中之特定儲存節點中之儲存資料值藉由感測該行之該讀取位元缐上的電壓變化來讀取，尤其藉由確定已被預充電之該讀取位元缐在讀取字元缐啟動之後是否被放電來讀取。該感測過程通常利用單輸入裝置執行，例如反相器、偏斜邏輯閘、domino邏輯閘等。應當注意，對於這樣的單輸入裝置，需要較大之電壓變化，以記錄該讀取位元缐上之電壓位準之變化。因此，該單端讀取操作被稱為大信號感測過程。
為雙端讀取操作及雙端寫入操作配置之記憶體陣列通常要求每行記憶體單元兩對位元缐。在雙端讀取操作期間，在給定的位址(亦即，給定的行及列)之選定記憶體單元中之儲存資料值藉由預充電該行之位元缐對、啟動合適之字元缐，以及感測該位元缐對中之真位元缐與補位元缐之間的電壓差來讀取。通常利用雙輸入裝置，尤其感測放大器來執行該感測過程。應當注意，雙輸入裝置能夠記錄較小的電壓差距。因此，該雙端讀取操作被稱為小信號感測過程。
儘管為雙端寫入操作及單端讀取操作配置之記憶體陣列因每行較少量之位元缐而似乎更佳，但與單端讀取操作相關之大信號感測過程可能成問題。具體而言，由於單輸入裝置需要大電壓變化來記錄儲存資料值，且由於雙輸入裝置僅需要小電壓差距來記錄儲存資料值，因此大信號處理比小信號處理 更耗時(亦即，對於大信號處理，感測儲存資料值所需之處理時間更長)。一種可用以減少單端讀取操作之處理時間的技術係減少記憶體電路中之各記憶體陣列內與各讀取位元缐連接之記憶體單元的數目。然而，儘管減少每條位元缐之記憶體單元的數目可改善效能，但它也導致該記憶體電路中之各記憶體陣列之儲存容量相應降低或必須增加該記憶體電路之記憶體陣列的數目(包括增加存取該些記憶體陣列所需之周邊電路)。例如，考慮具有兩記憶體庫之記憶體電路，其中，各記憶體庫具有兩記憶體陣列，且各記憶體陣列具有每條位元缐128個記憶體單元。若必須將各記憶體庫之各記憶體陣列中之每條位元缐之記憶體單元的數目減少至32來實現所需效能，則達到同樣的儲存容量還將需要將記憶體庫之數目從二增加至八。
鑑於上述，本文中揭露偏斜感測放大器之實施例。各偏斜感測放大器可包括資料側及參考側。該資料側可具有串聯連接於資料輸入/輸出節點與接地之開關之間的兩個或更多n型場效應電晶體(NFET)。該參考側可具有串聯連接於參考輸入/輸出節點與該開關之間的一個或多個NFET(但與該資料側相比，NFET之數目總是較少)。該資料輸入/輸出節點可控制該參考側上之該NFET，反之亦然。由於與該資料側NFET相比，通過該參考側NFET有較快的電流流速，所以此偏斜感測放大器尤其適於偵測在開始感測過程時何時該參考輸入/輸出節點具有高電壓狀態且該資料輸入/輸出節點具有高電壓狀態或放電電壓狀態(亦即，從高轉變至低)。本文中還揭露記憶體電路實施例，其合併這樣的偏斜感測放大器，用於單端讀取操作(例如，透過唯讀埠)。具體而言，在所揭露之記憶 體電路實施例中，替代利用單輸入裝置透過唯讀埠偵測儲存資料值(亦即，大信號感測)，藉由將活躍記憶體陣列中之關鍵讀取位元缐與該偏斜感測放大器之該資料輸入/輸出節點連接並進一步將相鄰之不活躍記憶體陣列中之相應讀取位元缐與該參考輸入/輸出節點連接，利用雙輸入偏斜感測放大器偵測該儲存資料值(亦即，小信號感測)。由於所揭露之記憶體電路實施例對於多埠記憶體陣列中之單端讀取操作使用小信號感測而不是大信號感測，因此避免在每條位元缐之記憶體單元的數目與效能之間的權衡取捨。
尤其，本文中揭露具有第一側(亦即，資料側)及第二側(亦即，參考側)之偏斜感測放大器之實施例。該第一側可具有串聯連接於資料輸入/輸出節點與開關之第一端子之間的兩個或更多第一n型電晶體(亦即，第一NFET)。該第二側可具有串聯連接於參考輸入/輸出節點與該開關之該第一端子之間的一個或多個第二NFET。在該偏斜感測放大器之該第一側上之該第一NFET之數目可大於在該第二側上之該第二NFET之數目。在該第一側上之該第一NFET之閘極可與該參考輸入/輸出節點電性連接，以使各第一NFET之開/關狀態由該參考輸入/輸出節點上之電壓位準控制。而且，在該第二側上之該第二NFET之閘極可與該資料輸入/輸出節點電性連接，以使各第二NFET之開/關狀態由該資料輸入/輸出節點上之電壓位準控制。該開關可具有該第一端子，如上所述，其與該第一側及該第二側連接。該開關還可具有第二端子，其與電壓軌連接，尤其，與接地軌或負電壓軌連接。此開關可由感測放大器組控制，並可將該電壓軌與該第一側及該第二側連接，以開始感測過程，或將該電壓軌與該第一側及該第二側斷開連接，以結束該感測過程。閂鎖可獲取在該感測過程結束時該資料輸入/輸出節點及該參考輸入/輸出節點之電壓狀態，並輸出數位輸出(Q)。
具有上述配置之偏斜感測放大器尤其可用於偵測資料輸入具有高電壓狀態還是放電電壓狀態。例如，在開始感測過程之前，該偏斜感測放大器之該資料及參考輸入/輸出節點可被預充電至高電壓狀態(例如，藉由整合之預充電子電路或藉由外部預充電電路)，且具有未知電壓狀態之資料輸入以及具有高電壓狀態之參考輸入可分別被施加於該資料輸入/輸出節點及該參考輸入/輸出節點。隨後，該開關可被開啟(turn on)，從而將該第一側及該第二側與該接地或負電壓軌連接，並開始該感測過程。當開始該感測過程時，若該資料輸入/輸出節點及該參考輸入/輸出節點都具有高電壓狀態，則該參考輸入/輸出節點將被較快地從該高電壓狀態下拉至該低電壓狀態，以使所有該第一NFET在該系列中之近端第一NFET(亦即，與該資料輸入/輸出節點直接連接之該第一NFET)開啟之前關閉(turn off)，由此確保該資料輸入/輸出節點將保持於該高電壓狀態。然而，當開始該感測過程時，若該參考輸入/輸出節點具有高電壓狀態，而該資料輸入/輸出節點具有放電電壓狀態，則該資料輸入/輸出節點將從該高電壓狀態轉變為該低電壓狀態，該第二NFET將保持關閉，且該參考輸入/輸出節點將保持於該高電壓狀態，以使所有該第一NFET開啟，並確保該資料輸入/輸出節點被完全下拉至該低電壓狀態。
視需要地，上述偏斜感測放大器可包括整合之預充電子電路，用於在開始該感測過程之前預充電該資料輸入/輸出節點及該參考輸入/輸出節點；以及/或者感測輔助子電路，以提高該感測放大器之靈敏度。
本文中還揭露記憶體電路實施例，其合併如上所述之偏斜感測放大器，以透過多埠記憶體陣列之唯讀埠執行單端讀取操作。各該記憶體電路實施例可包括整合的一對記憶體庫(亦即，第一記憶體庫及第二記憶體庫)。該第一記 憶體庫可包括具有第一讀取位元缐之第一記憶體陣列。該第二記憶體庫可包括具有第二讀取位元缐之第二記憶體陣列。該第一記憶體庫與該第二記憶體庫可交替地且選擇性地可操作，以在任意給定時間，該第一記憶體庫及該第二記憶體庫之其中一者係為具有活躍記憶體陣列之活躍記憶體庫，且該第一記憶體庫及該第二記憶體庫之其中另一者係為具有不活躍記憶體陣列之不活躍記憶體庫。亦即，每當該第一記憶體庫及其中之第一記憶體陣列係為活躍時，該第二記憶體庫及其中之第二記憶體陣列將為不活躍，反之亦然。
各該記憶體電路實施例還可包括感測電路，其位於該第一記憶體陣列與該第二記憶體陣列之間並與其可操作地連接。該感測電路可包括多個偏斜感測放大器，用於在單端讀取操作期間執行感測過程。具體而言，各偏斜感測放大器可包括上面詳細說明之各種組件，並可與該第一記憶體陣列及該第二記憶體陣列連接，以允許該偏斜感測放大器執行感測過程，尤其，以從該活躍記憶體陣列中之讀取位元缐接收資料輸入於其資料輸入/輸出節點上，並從該不活躍記憶體陣列中之相應讀取位元缐接收參考輸入於其參考輸入/輸出節點上，以及處理該資料輸入及該參考輸入，以確定與該活躍記憶體陣列中之該讀取位元缐連接之選定記憶體單元內的儲存資料值。
本文中所揭露之不同記憶體單元電路實施例使用不同的技術，以確保在這樣的感測過程期間，從該活躍記憶體陣列提供被施加於給定之偏斜感測放大器之資料輸入/輸出節點之該資料輸入，並且還確保從該不活躍記憶體陣列提供被施加於該給定之偏斜感測放大器之參考輸入/輸出節點之該參考輸入。例如，在一記憶體電路實施例中，這藉由使用引導電路來實現。在另一記憶體電路實施例中，這藉由使用偏斜感測放大器對來實現。
尤其，在本文中所揭露之一記憶體電路實施例中，該感測電路可包括分別用於該偏斜感測放大器之引導電路。各偏斜感測放大器之各引導電路可包括選擇性連接該活躍記憶體陣列之一條讀取位元缐與該資料輸入/輸出節點以及該不活躍記憶體陣列中之一條相應讀取位元缐與該參考輸入/輸出節點之開關組。在此記憶體電路實施例中，該感測電路還可包括分別用於該偏斜感測放大器之閂鎖。各偏斜感測放大器之各閂鎖可獲取在完成感測過程時在該資料輸入/輸出節點及該參考輸入/輸出節點上之電壓狀態，並可輸出數位輸出(Q)。應當注意，在此記憶體電路實施例中，該資料及參考輸入被間接提供給各偏斜感測放大器(透過該引導電路)。因此，為確保在開始感測過程之前充分預充電該資料及參考輸入/輸出節點，各偏斜感測放大器可包括該視需要之整合預充電子電路。
在本文中所揭露之另一記憶體電路實施例中，該感測電路可包括用於該第一記憶體陣列及該第二記憶體陣列中之相應讀取位元缐之偏斜感測放大器對。具體而言，各對偏斜感測放大器可包括第一偏斜感測放大器及第二偏斜感測放大器。該第一偏斜感測放大器及該第二偏斜感測放大器都可與該第一記憶體陣列及該第二記憶體陣列中之相同的對應讀取位元缐連接。但是，可逆轉與該資料及參考輸入/輸出節點之該連接。亦即，該第一偏斜感測放大器可具有與該第一記憶體陣列中之該第一讀取位元缐連接之第一資料輸入/輸出節點以及與該第二記憶體陣列中之相應第二讀取位元缐連接之第一參考輸入/輸出節點，而該第二偏斜感測放大器可具有與該第二讀取位元缐連接之第二資料輸入/輸出節點以及與該第一讀取位元缐連接之第二參考輸入/輸出節點。此外，給定對之該第一及第二偏斜感測放大器可交替地且選擇性地可操作。具體而言，該給定對之該第一偏斜感測放大器僅於該第一記憶體陣列係為該活躍記憶體陣列時可操作 (亦即，活躍)。該給定對之該第二偏斜感測放大器僅於該第二記憶體陣列係為該活躍記憶體陣列時可操作(亦即，活躍)。在此記憶體電路實施例中，該感測電路還可包括分別用於該偏斜感測放大器對之閂鎖。各對偏斜感測放大器之各閂鎖可獲取在完成感測過程時在該活躍偏斜感測放大器之該資料輸入/輸出節點及該參考輸入/輸出節點上之電壓狀態，並可輸出數位輸出(Q)。應當注意，在此記憶體電路實施例中，該資料及參考輸入被直接提供給該偏斜感測放大器(例如，從讀取位元線而不是從引導電路)。由於此直接連接，在開始讀取操作之前預充電讀取位元線應導致該資料及參考輸入/輸出節點之充分預充電，而不需要在該偏斜感測放大器內之該視需要的整合預充電子電路。
91:開關、第一開關
92:開關、第二開關
101:MP-SRAM單元、2P-SRAM單元、記憶體單元
111.1:第一通閘電晶體
111.2:第二通閘電晶體
111.3:附加通閘電晶體
112.1:第一上拉電晶體
112.2:第二上拉電晶體
113.1:第一下拉電晶體
113.2:第二下拉電晶體
113.3:附加下拉電晶體
115.1:第一儲存節點
115.2:第二儲存節點、儲存節點
200:偏斜感測放大器
200(1):第一偏斜感測放大器、偏斜感測放大器
200(2):第二偏斜感測放大器、偏斜感測放大器
210:第一側、側
211a:第一NFET
211b:第一NFET
215:資料輸入/輸出節點、節點
215(1):第一資料輸入/輸出節點、資料輸入/輸出節點
215(2):第二資料輸入/輸出節點、資料輸入/輸出節點
220:第二側、側、參考側
221:第二NFET、NFET
225:參考輸入/輸出節點、節點
225(1):第一參考輸入/輸出節點、參考輸入/輸出節點
225(2):第二參考輸入/輸出節點、參考輸入/輸出節點
230:感測輔助子電路
231a:第三NFET
231b:附加第三NFET、NFET
240:預充電子電路
241:第一p型場效應電晶體、第一PFET
242:第二PFET
243a:PFET
243b:PFET
243c:PFET
244:第一端節點
245:第二端節點
246:中間節點
247:中間節點
290:開關、NFET開關
291:第一端子
292:第二端子
298:正電壓軌
299:電壓軌
300:閂鎖
301:NAND邏輯閘
302:NAND邏輯閘
315:資料輸入節點、輸入節點
325:參考輸入節點、輸入節點
335:資料輸出節點、輸出節點
400:記憶體電路
400’:記憶體電路
401:輸入/輸出緩衝器
401’:輸入/輸出緩衝器
402:控制器
403:感測電路
403’:感測電路
405:位元缐驅動器
405’:位元缐驅動器
441:字元缐驅動器
442:字元缐驅動器
450:全局讀取位元缐
450’:全局讀取位元缐
461:多工器、第一多工器
462:多工器、第二多工器
471:第一讀取位元缐、讀取位元缐
471*:第一讀取位元缐
472:第二讀取位元缐、讀取位元缐
472*:第二讀取位元缐
481:第一記憶體陣列、記憶體陣列、活躍第一記憶體陣列
481’:附加第一記憶體陣列
482:第二記憶體陣列、記憶體陣列、不活躍第二記憶體陣列
482’:附加第二記憶體陣列
490:引導電路
491:第一記憶體庫、記憶體庫
492:第二記憶體庫、記憶體庫
498:第二引導信號、引導信號
499:第一引導信號、引導信號
500:記憶體電路
500’:記憶體電路
501:輸入/輸出緩衝器
501’:輸入/輸出緩衝器
502:控制器
503:感測電路
503’:感測電路
505:位元缐驅動器
505’:位元缐驅動器
541:字元缐驅動器
542:字元缐驅動器
550:全局讀取位元缐
550’:全局讀取位元缐
561:多工器、第一多工器
562:多工器、第二多工器
571:第一讀取位元缐、讀取位元缐
571*:第一讀取位元缐
572:第二讀取位元缐、讀取位元缐
572*:第二讀取位元缐
581:第一記憶體陣列、記憶體陣列、活躍第一記憶體陣列
581’:附加第一記憶體陣列
582:第二記憶體陣列、記憶體陣列、不活躍第二記憶體陣列
582’:附加第二記憶體陣列
590:偏斜感測放大器對
591:第一記憶體庫、記憶體庫
592:第二記憶體庫、記憶體庫
Q:數位輸出
藉由參照圖式從下面的詳細說明將更佳地理解本創作，該些圖式並不一定按比例繪製，且其中：第1圖係顯示兩埠靜態隨機存取記憶體(2P-SRAM)單元之示意圖。
第2圖係顯示具有連接之閂鎖之偏斜感測放大器之一實施例的示意圖。
第3A及3B圖係分別顯示示例閂鎖及用於該閂鎖之真值表的示意圖。
第4A-4B圖係顯示合併偏斜感測放大器之記憶體電路之一實施例的示意圖，顯示具有第一記憶體陣列活躍且第二記憶體陣列不活躍的引導電路，以及顯示具有第二記憶體陣列活躍且第一記憶體陣列不活躍的引導電路。
第5A-5B圖係顯示合併偏斜感測放大器之記憶體電路之另一實施例的示意圖。
第6圖係顯示第4A-4B圖中所示之記憶體電路之實施例之替代配置的示意圖。
第7圖係顯示第5A-5B圖中所示之記憶體電路之實施例之替代配置的示意圖。
如上所述，多埠靜態隨機存取記憶體(MP-SRAM)陣列係為SRAM陣列，其經配置以允許相同的記憶體單元或不同的記憶體單元在同一時脈週期期間(亦即，在同一存取時段期間)被存取。因此，MP-SRAM陣列之頻寬基本為傳統單埠靜態隨機存取記憶體(SP-SRAM)陣列之頻寬的兩倍。而且，依據用於MP-SRAM陣列之特定配置，讀取操作可為單端或雙端。出於本揭露之目的，單端操作僅使用一條位元缐，其與該MP-SRAM陣列內之給定的一行記憶體單元中之所有記憶體單元連接。雙端操作使用兩條位元缐(稱為位元缐對或互補位元缐)，其與該給定行中之所有記憶體單元連接。所屬技術領域中具有通常知識者將認識到，單端寫入操作難以一致地執行而無錯誤，因此，MP-SRAM陣列通常經配置以允許雙端寫入操作。使用單端讀取操作或雙端讀取操作之記憶體電路設計決策通常涉及與晶片面積消耗、裝置及佈缐密度、電路複雜性、效能(例如，感測速度及精確度)、儲存容量等相關之權衡取捨。
第1圖係顯示示例MP-SRAM單元101(在本文中也稱為2P-SRAM單元)之示意圖，該示例MP-SRAM單元係為透過第一埠(埠A)之雙端寫入操作 (或者，作為替代，雙端讀取/寫入操作)及透過第二埠(埠B，稱為唯讀埠)之單端讀取操作而配置。2P-SRAM單元101係為八電晶體(8T)SRAM單元。它包括一對交叉耦接之反相器。該交叉耦接反相器包括第一反相器及第二反相器。該第一反相器係連接於正電壓軌與接地或負電壓軌之間，並包括與第一下拉電晶體113.1串聯連接之第一上拉電晶體112.1。該第二反相器也連接於該正電壓軌與該接地或負電壓軌之間，並包括與第二下拉電晶體113.2串聯連接之第二上拉電晶體112.2。在這些交叉耦接反相器中，位於第一上拉電晶體112.1與第一下拉電晶體113.1之間之介面處之第一儲存節點115.1(NC)的電壓位準控制第二上拉電晶體112.2及第二下拉電晶體113.2之閘極，且位於第二上拉電晶體112.2與第二下拉電晶體113.2之間之介面處之第二儲存節點115.2(NT)的電壓位準控制第一上拉電晶體112.1及第一下拉電晶體113.1之閘極。
在此2P-SRAM單元101中，該第一埠(亦即，埠A)可為唯寫埠，僅用於執行雙端寫入操作(或者，作為替代，讀/寫埠，用於執行雙端讀取或寫入操作)。具體而言，第一通閘電晶體(pass-gate transistor)111.1將一對互補位元缐之第一位元缐(在本文中稱為補位元缐(BLC))與第一儲存節點115.1(NC)選擇性連接，且第二通閘電晶體111.2將該對互補位元缐之第二位元缐(在本文中稱為真位元缐(BLT))與第二儲存節點115.2(NT)選擇性連接。第一通閘電晶體111.1及第二通閘電晶體111.2之閘極可由相同的第一字元缐(在本文中稱為寫入字元缐(WWL))控制。雙端寫入操作可執行如下。若要將資料值“0”(亦即，低資料值)寫入第二儲存節點115.2(NT)(因此，在第一儲存節點115.1(NC)上為“1”)，則對BLC預充電並將BLT放電。接著，啟動WWL，以致能第一通閘電晶體111.1及第二通閘電晶體111.2，並將資料值“0”儲存於第二儲存節點115.2(NT)上。 相反地，若要將資料值“1”(亦即，高資料值)寫入第二儲存節點115.2(NT)(因此，在第一儲存節點115.1(NC)上為“0”)，則將BLC放電並對BLT預充電。接著，啟動WWL，以致能第一通閘電晶體111.1及第二通閘電晶體111.2，並將資料值“1”儲存於第二儲存節點115.2(NT)上。
在此2P-SRAM單元101中，該第二埠(亦即，埠B)可為唯讀埠，用於執行單端讀取操作，以確定該儲存資料值(例如，在第二儲存節點115.2(NT)中)。具體而言，可在附加位元缐(在本文中稱為讀取位元缐(RBL))與接地或負電壓軌之間電性連接附加通閘電晶體111.3及附加下拉電晶體113.3。讀取字元缐(RWL)之閘極及附加下拉電晶體113.3之閘極可由在第二儲存節點115.2(NT)之電壓位準控制。藉由預充電RBL、啟動RWL，以及隨後感測在RBL上之電壓位準的變化，尤其感測在RWL啟動之後RBL是否被放電(亦即，在RBL上之電壓位準是否從該預充電高電壓位準下降至低電壓位準)，可執行單端讀取操作。當在RBL上之電壓位準被放電時(亦即，從高降至低)，標示在第二儲存節點115.2(NT)之儲存資料值“1”，因為附加通閘電晶體111.3及附加下拉電晶體113.3都將開啟，從而將RBL連接至該接地或負電壓軌。當在RBL上之電壓位準保持於該預充電高電壓位準時，標示在第二儲存節點115.2(NT)之儲存資料值“0”，因為儘管在啟動RWL時開啟附加通閘電晶體111.3，但附加下拉電晶體113.3將保持關閉。
應當注意，在上面所述及第1圖中所示之2P-SRAM單元中，各種上拉電晶體係為p型場效應電晶體(PFET)，且各種通閘及下拉電晶體係為n型場效應電晶體(NFET)。
在任何情況下，如上所述，在先前技術2P-SRAM陣列中，利用單輸入裝置，例如反相器、偏斜邏輯閘、domino邏輯閘等執行此單端讀取操作。不幸地，由於這樣的單輸入裝置需要較大之電壓變化來記錄RBL上之電壓位準的變化，因此，具有2P-SRAM陣列之記憶體電路通常限制各2P-SRAM陣列內每條位元缐之記憶體單元的數目(例如，限制為32)，以改善效能(亦即，處理速度)。然而，儘管減少每條位元缐之記憶體單元的數目可改善效能，但它也導致該記憶體電路中之各記憶體陣列之儲存容量相應降低或必須增加該記憶體電路之記憶體陣列的數目(包括增加存取該些記憶體陣列所需之周邊電路)。例如，考慮具有兩記憶體庫之記憶體電路，其中，各記憶體庫具有兩記憶體陣列，且各記憶體陣列具有每條位元缐128個記憶體單元。若必須將各記憶體庫之各記憶體陣列中之每條位元缐之記憶體單元的數目減少至32來實現所需效能，則達到同樣的儲存容量還將需要將記憶體庫之數目從二增加至八。
鑑於上述，本文中揭露一種偏斜感測放大器之實施例。各偏斜感測放大器可包括資料側及參考側。該資料側可具有串聯連接於資料輸入/輸出節點與至接地或負電壓軌之開關之間的兩個或更多n型場效應電晶體(NFET)。該參考側可具有串聯連接於參考輸入/輸出節點與該開關之間的一個或多個NFET(但與該資料側相比，NFET之數目總是較少)。該資料輸入/輸出節點可控制該參考側上之該NFET，反之亦然。由於與該資料側NFET相比，通過該參考側NFET有較快的電流流速，所以此偏斜感測放大器尤其適於偵測在開始感測過程時何時該參考輸入/輸出節點具有高電壓狀態且該資料輸入/輸出節點具有高電壓狀態或放電電壓狀態(亦即，從高轉變至低)。本文中還揭露記憶體電路實施例，其合併有這樣的偏斜感測放大器，用於單端讀取操作(例如，透過唯讀埠)。 具體而言，在所揭露之記憶體電路實施例中，替代利用單輸入裝置透過唯讀埠偵測儲存資料值(亦即，大信號感測)，藉由將活躍(active)記憶體陣列中之關鍵讀取位元缐與該偏斜感測放大器之該資料輸入/輸出節點連接並進一步將相鄰之不活躍(inactive)記憶體陣列中之相應讀取位元缐與該參考輸入/輸出節點連接，利用雙輸入偏斜感測放大器偵測該儲存資料值(亦即，小信號感測)。由於所揭露之記憶體電路實施例對於多埠記憶體陣列中之單端讀取操作使用小信號感測而不是大信號感測，因此得以避免在每條位元缐之記憶體單元的數目與效能之間的權衡取捨。
尤其，請參照第2圖，本文中揭露偏斜感測放大器200之實施例。偏斜感測放大器200可具有第一側(亦即，資料側)210及第二側220(亦即，參考側)。第一側210可具有串聯連接於資料輸入/輸出節點215與開關290之第一端子291之間的兩個或更多第一NFET(例如，見第一NFET 211a-211b)。第二側220可具有串聯連接於參考輸入/輸出節點225與同一開關290之第一端子291之間的一個或多個第二NFET(例如，見第二NFET 221)。如下面更詳細所述，第一側210與第二側220不對稱，至少在第一側210上之第一NFET的數目係大於在第二側220上之第二NFET的數目，且視需要地，該第一NFET之尺寸不同於該第二NFET之尺寸。在任何情況下，在第一側210上之第一NFET 211a-211b之閘極都可與參考輸入/輸出節點225電性連接，以使第一NFET 211a-211b之開/關狀態由參考輸入/輸出節點225上之電壓位準控制。而且，第二NFET 221之閘極可與資料輸入/輸出節點215電性連接，以使該第二NFET之開關狀態由資料輸入/輸出節點215上之電壓位準控制。
如上所述，各側210、220可與開關290之第一端子291連接。開關290還可具有第二端子292，其與電壓軌299，尤其接地或負電壓軌連接。開關290可進一步由感測放大器設定信號(SET)控制，以將第一側210及第二側220與電壓軌299連接，以便開始感測過程，並在完成該感測過程時將第一側210及第二側220與電壓軌299斷開連接。開關290可為例如n型場效應電晶體(NFET)開關，其第一端子291係為汲極區，第二端子292係為源極區，閘極接收該SET信號。當SET處於高電壓狀態時(亦即，邏輯值“1”)，NFET開關290將開啟，從而開始該感測過程。當SET處於低電壓狀態時(亦即，邏輯值“0”)，該NFET開關將關閉，從而停止該感測過程。或者，開關290可為任意其它合適類型之開關。
給定具有高電壓狀態之參考輸入，上述偏斜感測放大器200經設計成尤其可用於偵測資料輸入是否從高電壓狀態轉變至低電壓狀態(亦即，該資料輸入是保持於高電壓狀態還是具有放電電壓狀態)。為了在感測過程期間偵測資料輸入之電壓狀態，在開啟開關290並開始該感測過程之前，預充電資料輸入/輸出節點215及參考輸入/輸出節點225，並分別向資料輸入/輸出節點215及參考輸入/輸出節點225施加該資料輸入及參考輸入。
透過外部源(未顯示)可執行資料輸入/輸出節點215及參考輸入/輸出節點225之預充電。或者，上述偏斜感測放大器200還可包括可選的整合之預充電子電路240，用於在開始感測過程之前，將資料輸入/輸出節點215及參考輸入/輸出節點225預充電至高電壓狀態。示例的預充電子電路240可包括串聯連接於正電壓軌298與資料輸入/輸出節點215之間的位於偏斜感測放大器200之第一側210上的第一p型場效應電晶體(PFET)241。預充電子電路240還可包 括串聯連接於正電壓軌298與參考輸入/輸出節點225之間的位於偏斜感測放大器200之第二側220上的第二PFET 242。第一PFET 241之閘極可與第二PFET 242之汲極電性連接，且第二PFET 242之閘極可與第一PFET 241之汲極電性連接。此預充電子電路還可包括三個串聯連接的PFET 243a-243c，其具有與第一PEET 241之源極連接的第一端節點244，與第二PFET 242之源極連接的第二端節點245，以及分別與第一PFET 241之汲極及第二PFET 242之汲極連接的中間節點246、247。三個串聯連接的PFET 243a-243c可由感測放大器重設信號(SARST)控制。將SARST切換至低電壓狀態(亦即，邏輯值“0”)開啟串聯連接的PFET 243a-243c，從而開始預充電操作。當開啟時，PFET 243a-243c上拉中間節點246及247上的電壓，並由此分別上拉資料輸入/輸出節點215及參考輸入/輸出節點225上的電壓。將SARST切換回高電壓狀態(亦即，邏輯“1”)結束該預充電操作。然而，當中間節點246及247具有高電壓狀態時，將開啟第一PFET 241及第二PFET 242，且只要開關290處於關閉且資料及參考輸入穩定，則資料輸入/輸出節點215及參考輸入/輸出節點225應當保持預充電。
在資料輸入/輸出節點215及參考輸入/輸出節點225被預充電之後一段時間且資料輸入及參考輸入分別被施加於資料輸入/輸出節點215及參考輸入/輸出節點225之後一段時間，可開啟開關290(亦即，藉由將SET切換至“1”)，從而開始該感測過程。若開始該感測過程時，資料輸入/輸出節點215及參考輸入/輸出節點225都具有高電壓狀態，則該高電壓狀態將被施加於第一NFET 211a-211b及第二NFET 221之閘極。若該感測放大器之第一側210與第二側220對稱，則在該放大器之兩側上的該NFET將基本同時開啟，且資料輸入/輸出節點215及參考輸入/輸出節點225都將被下拉，從而無法瞭解該資料輸入。 然而，如上所述，第一側210與第二側220不對稱，至少第一NFET之數目大於第二NFET之數目，且視需要地，第一NFET與第二NFET之尺寸不同。此不對稱性促進該資料輸入之狀態的偵測。
具體而言，在第一側210上之第一NFET之較高數目與在第二側220上之第二NFET之較低數目確保，組合時，該第一NFET弱於該第二NFET，尤其確保，當該高電壓狀態分別藉由參考輸入/輸出節點225及資料輸入/輸出節點215被同時施加於第一NFET 211a-211b及第二NFET 221之閘極時，通過第一NFET 211a-211b之第一電流流速將慢於通過第二NFET 221之第二電流流速。因此，第二NFET 221將開啟並快速地下拉參考輸入/輸出節點225上的電壓位準，從而在資料輸入/輸出節點215上的電壓位準被下拉之前使第一NFET 211a-211b關閉。
例如，在所示配置中，對於兩個第一NFET 211a-211b及一個第二NFET 221，儘管高電壓狀態被同時施加於第一NFET 211a-211b及第二NFET 221之閘極，但最接近資料輸入/輸出節點215之近端第一NFET 211a將處於次臨界範圍，直至遠端第一NFET 211b開啟並下拉近端第一NFET 211a之源極。換言之，該第一NFET依序而非同時開啟(從遠端第一NFET 211b開始)。第二NFET 221將在近端第一NFET 211a之前開啟，並因此將下拉參考輸入/輸出節點225上的電壓位準。接著，在參考輸入/輸出節點225上之該低電壓狀態將被施加於第一NFET 211a-211b之閘極，從而使所有第一NFET 211a-211b在近端第一NFET 211a開啟之前關閉。因此，在資料輸入/輸出節點215上之電壓位準不會被下拉，且在該感測過程結束時(亦即，當SET切換至“0”時)，資料輸入/輸出節點215將保持該高電壓狀態，而參考輸入/輸出節點225將具有該低電壓狀態。
應當注意，可預先確定在第一側210上之第一NFET及在第二側220上之第二NFET的不同數目，以實現最優電流流速差距(亦即，第一電流流速與第二電流流速之間的最優差別)。視需要地，該第一NFET與該第二NFET之尺寸可不同，並可預先確定該不同尺寸，以進一步調節該電流流速差距。例如，在第一側210上之兩個或更多第一NFET 211a-211b以及在第二側220上之一個或多個第二NFET 221可都為鰭式場效應電晶體(FINFET)，但該第一NFET與該第二NFET可具有不同數目之半導體鰭片(nfin)，並可預先確定該不同數目之半導體鰭片，以調節該電流流速差距。因此，例如，在一實施例中，第一側210可具有兩個第一NFET 211a-211b，各第一NFET具有八個半導體鰭片，且第二側220可具有單個第二NFET 221，其具有六個半導體鰭片。在另一實施例中，第一側210可具有兩個第一NFET 211a-211b，各第一NFET具有二十四個半導體鰭片，且第二側220可具有單個第二NFET 221，其具有十二個半導體鰭片。視需要地，該第一NFET與第二NFET之其它特徵可不同，並可預先確定這些區別，以進一步調節該電流流速差距。所屬技術領域中具有通常知識者將認識到，透過模擬可確定該第一NFET及該第二NFET之最優的不同數目、不同尺寸或其它特徵。
當開始該感測過程時(亦即，當SET切換至“1”時)，若資料輸入/輸出節點215及參考輸入/輸出節點225都具有高電壓狀態，則上面的討論具體處理偏斜感測放大器200之操作。相反地，當開始該感測過程時(亦即，當SET切換至“1”時)，若資料輸入/輸出節點215具有放電電壓狀態(亦即，作為對該資料輸入之回應，從高轉變至低)且參考輸入/輸出節點225具有該高電壓狀態，則參考輸入/輸出節點225上之該高電壓狀態將致力於開啟第一NFET 211a- 211b，但第二NFET 221將因資料輸入/輸出節點215之該放電電壓狀態而保持關閉。因此，參考輸入/輸出節點225將保持於該高電壓狀態，從而允許所有第一NFET 211a-211b依序開啟並確保資料輸入/輸出節點215被完全下拉至低電壓狀態。因此，在該感測過程結束時(亦即，當SET切換至“0”時)，資料輸入/輸出節點215將具有該低電壓狀態，而參考輸入/輸出節點225將具有該高電壓狀態。
視需要地，偏斜感測放大器200還可包括感測輔助子電路230，以增加用以偵測該資料輸入何時具有該放電電壓狀態之感測邊界。此感測輔助子電路230可包括串聯連接於參考輸入/輸出節點225與開關290之第一端子291之間的第三NFET 231a及附加第三NFET 231b。第三NFET 231a之閘極可與資料輸入/輸出節點215連接，且附加第三NFET 231b之閘極可由致能信號(EMASA)控制。當EMASA係為高時，NFET 231b將被開啟，從而透過NFET開關290在參考輸入/輸出節點225與地之間形成平行路徑。因此，增加在偏斜感測放大器200之參考側220上的電流流速，在參考輸入/輸出節點225上的電壓位準將更快地下降，以幫助感測在資料輸入/輸出節點215上之放電電壓。
還可進一步閂鎖上述偏斜感測放大器200，尤其，可將其與閂鎖300連接，以獲取在該感測過程結束時在資料輸入/輸出節點215及參考輸入/輸出節點225上之不同電壓狀態，並輸出標示偏斜感測放大器200之資料輸入的數位輸出(Q)。具體而言，閂鎖300可具有與偏斜感測放大器200之資料輸入/輸出節點215電性連接之資料輸入節點315，與偏斜感測放大器200之參考輸入/輸出節點225電性連接之參考輸入節點325，以及資料輸出節點335。閂鎖300可經配置以使在輸出節點335之該數位輸出(Q)依據在偏斜感測放大器200之資 料輸入/輸出節點215及參考輸入/輸出節點225上之電壓狀態進行切換或保持不變。具體而言，在該感測操作結束時，若在資料輸入節點315之電壓位準(亦即，由資料輸入/輸出節點215施加)已切換至低(亦即，邏輯值“0”)，且在輸入節點325之電壓位準(亦即，由參考輸入/輸出節點225施加)保持高(亦即，邏輯值“1”)，則在輸出節點335之Q將為高(亦即，邏輯值“1”)。相反地，在該感測操作結束時，若在資料輸入節點315之電壓位準(亦即，由資料輸入/輸出節點215施加)保持高(亦即，邏輯值“1”)，且在輸入節點325之電壓位準(亦即，由參考輸入/輸出節點225施加)已切換至低(亦即，邏輯值“0”)，則在輸出節點335之Q將為低(亦即，邏輯值“0”)。否則，在資料輸入節點315之電壓位準(亦即，由資料輸入/輸出節點215施加)及在參考輸入節點325之電壓位準(亦即，由參考輸入/輸出節點225施加)都將為高(亦即，邏輯值“1”)，且在輸出節點335之Q將保持不變(亦即，將不進行切換)。
第3A圖係顯示可被合併到所揭露之實施例中之示例閂鎖300的示意圖。如圖所示，此示例閂鎖300係為傳統的SR NAND閂鎖，其具有一對交叉耦接的NAND邏輯閘301及302。NAND邏輯閘301之輸入可為：(A)在資料輸入節點315之電壓位準(亦即，由資料輸入/輸出節點215施加)以及(B)NAND邏輯閘302之數位輸出(
Figure 109204841-A0202-12-0019-11
)。NAND邏輯閘302之輸入可為：(A)在參考輸入節點325之電壓位準(亦即，由參考輸入/輸出節點225施加)以及(B)NAND邏輯閘301之數位輸出(Q)。第3B圖係為標示閂鎖300之數位輸出(Q)及(
Figure 109204841-A0202-12-0019-12
)作為資料及參考輸入節點315及325上之不同電壓狀態之函數的真值表。由於在偏斜感測放大器200所執行之任意感測過程之前，在資料輸入/輸出節點215及參考輸入/輸出節點225上之電壓位準被預充電為高，且由於在各感測操作結束時，僅這些節點 215及225之其中一者上的電壓位準會被放電，因此，閂鎖300之資料及參考輸入節點315及325之輸入絕對不會都是邏輯值“0”。
上面所述及第3A圖中所示之閂鎖300係用於說明目的，并非意在限制。或者，可使用任意其它合適的閂鎖結構，只要該結構經配置以獲取在該感測過程結束時在偏斜感測放大器200之資料輸入/輸出節點215及參考輸入/輸出節點225上之電壓狀態，比較該不同電壓狀態，並輸出標示該兩電壓狀態中的哪一者已切換至低而哪一者保持高的數位輸出(Q)即可。
請參照第4A-4B及5A-5B圖，本文中還分別揭露記憶體電路400及500之實施例。此記憶體電路400、500包括多個兩埠靜態隨機存取記憶體(2P-SRAM)陣列，其使用雙輸入偏斜感測放大器，例如上面詳細說明及第2圖中所示之偏斜感測放大器200，以執行讀取位元缐之小信號感測，而不是使用單輸入裝置來執行該讀取位元缐之大信號感測。因此，記憶體電路400、500無需限制每條位元缐之記憶體單元數目(例如，限制為32)，如傳統的2P-SRAM陣列所見。
尤其，所揭露之記憶體電路400、500可包括整合的至少一對記憶體庫(亦即，第一記憶體庫491、591及第二記憶體庫492、592)。第一記憶體庫491、591可包括第一記憶體陣列481、581，以及視需要地，附加第一記憶體陣列481’、581’。第二記憶體庫492、592可包括第二記憶體陣列482、582，以及視需要地，附加第二記憶體陣列482’、582’。
各該記憶體陣列可為2P-SRAM陣列，其包括由2P-SRAM單元(亦即，見上面詳細說明及第1圖中所示之2P-SRAM單元101)組成之行及列，其經配置以透過第一埠(埠A)進行雙端操作(例如，唯寫或讀/寫)，且其還經配置以透過第二埠(埠B，在本文中稱為唯讀埠)進行單端唯讀操作。各該2P-SRAM 陣列可基本相同，尤其每行可具有相同數目之2P-SRAM單元101(例如，128)且每列具有相同數目之2P-SRAM單元101(例如，80)。
和任何傳統的2P-SRAM陣列一樣，在第一記憶體陣列481、581中(以及在附加第一記憶體陣列481’、581’中，若包括的話)之每行中的所有2P-SRAM單元101可與用於埠A雙端操作之第一互補位元缐(BLC、BLT)連接，以及與用於埠B單端唯讀操作之第一讀取位元缐(RBL)471、571連接。此外，在第一記憶體陣列481、581(以及在附加第一記憶體陣列481’、581’中，若包括的話)之每列中的所有2P-SRAM單元101可與兩條第一字元缐連接：一條用於埠A雙端操作，一條用於埠B單端唯讀操作。同樣地，在第二記憶體陣列482、582中(以及在附加第二記憶體陣列482’、582’中，若包括的話)之每行中的所有2P-SRAM單元101可與用於埠A雙端操作之第二互補位元缐(BLC、BLT)連接，以及與用於埠B單端唯讀操作之第二讀取位元缐(RBL)472、572連接。此外，在第二記憶體陣列482、582(以及在附加第二記憶體陣列482’、582’中，若包括的話)之每列中的所有2P-SRAM單元101可與兩條第二字元缐連接：一條用於埠A雙端操作，一條用於埠B單端唯讀操作。
應當注意，出於說明目的，圖形顯示該記憶體單元行沿X方向取向(亦即，水平穿過圖紙)且該記憶體單元列沿Y方向取向(亦即，豎直穿過圖紙)。應當理解，或者，該記憶體單元行及讀取位元缐可沿Y方向取向，且該記憶體單元列及字元缐可沿X方向取向。而且，如上所述，本創作涉及使用偏斜感測放大器200執行單端唯讀操作。因此，為避免混淆並使讀者能夠更好地關注所揭露之記憶體電路實施例內之2P-SRAM陣列之顯著態樣，已從該記憶體電路實施 例圖略去用於埠A雙端操作之互補位元缐以及所有字元缐，且僅顯示與各2P-記憶體陣列中之2P-SRAM單元101連接之讀取位元缐(RBL)471，571。
在任何情況下，在記憶體電路400、500內，可鄰近第二記憶體庫492、592設置第一記憶體庫491、591，以使第一記憶體陣列481、581(以及，若適用，附加第一記憶體陣列481’、581’)之由2P-SRAM單元101組成之該些行及第一讀取位元缐471、571與第二記憶體陣列482、582(以及，若適用，附加第二記憶體陣列482’、582’)中之由2P-SRAM單元101組成之該些行及第二讀取位元缐472、572對齊。此外，在記憶體電路400、500內，可鄰近附加第一記憶體陣列481’、581’(若包括)設置第一記憶體陣列481、581，以使第一記憶體陣列481、581中之由2P-SRAM單元101組成之該些列及相應字元缐與附加第一記憶體陣列481’、581’中之由2P-SRAM單元101組成之該些列及相應字元缐基本對齊。同樣地，在記憶體電路400、500內，可鄰近附加第二記憶體陣列482’、582’設置第二記憶體陣列482、582，以使第二記憶體陣列482、582中之由2P-SRAM單元101組成之該些列及相應字元缐與附加第二記憶體陣列482’、582’中之由2P-SRAM單元101組成之該些列及相應字元缐基本對齊。
如上所述，可整合記憶體庫491-492、591-592。亦即，它們可共用控制器402、502以及經配置以回應控制器402、502之控制信號而致能各記憶體陣列481-482、581-582內(以及各該附加記憶體陣列內，若包括的話)之選定2P-SRAM單元101的多埠存取之至少其中一些其它周邊電路。記憶體庫491-492、591-592還可替代地或選擇性地可操作(回應控制器402、502之控制信號)，以在任意給定時間，該第一記憶體庫及該第二記憶體庫之其中一者係為具有活躍記憶體陣列之活躍記憶體庫，該第一記憶體庫及該第二記憶體庫之其中另一者係 為具有不活躍記憶體陣列之不活躍記憶體庫。亦即，每當第一記憶體庫491、591及其中之第一記憶體陣列係為活躍時，第二記憶體庫492、592及其中之第二記憶體陣列將為不活躍，反之亦然。
在第一記憶體庫491、591與第二記憶體庫492、592之間之記憶體電路400、500內之共用周邊電路可包括共用行位址解碼邏輯及位元缐驅動器405、505，以在第一記憶體陣列481、581或第二記憶體陣列482、582中(取決於該兩記憶體庫之其中哪一者係為活躍)之埠A及埠B操作期間選擇行並適當偏壓位元缐。該共用周邊電路還可包括共用的感測電路403、503。如圖所示，可將該共用行位址解碼邏輯及位元缐驅動器405、505以及共用的感測電路403、503設置於第一記憶體陣列481、581與第二記憶體陣列482、582之間。該共用周邊電路還可包括共用的輸入/輸出緩衝器401、501，以及將共用的感測電路403、503中之偏斜感測放大器200之數位輸出(Q)傳送至共用的輸入/輸出緩衝器401、501之共用的全局讀取位元缐450、550。對於附加第一記憶體陣列481’、581’與附加第二記憶體陣列482’、582’，可包括相似的共用周邊電路(例如，共用行位址解碼邏輯及位元缐驅動器405’、505’，共用的感測電路403’、503’，共用的輸入/輸出緩衝器401’、501’，以及共用的全局讀取位元缐450’、550’)。
記憶體電路400、500內之附加周邊電路可包括列位址解碼邏輯及字元缐驅動器441、541，以在第一記憶體陣列481、581中之埠A及埠B操作期間選擇性啟動字元缐。若在第一記憶體庫491、591中包括附加第一記憶體陣列481’、581’，則可將列位址解碼邏輯及字元缐驅動器441、541設置於該兩第一記憶體陣列之間並由其共用。附加周邊電路還可包括列位址解碼邏輯及字元缐驅動器442、542，以在第二記憶體陣列482、582中之埠A及埠B操作期 間選擇性啟動字元缐。若在第二記憶體庫492、592中包括附加第二記憶體陣列482’、582’，則可將列位址解碼邏輯及字元缐驅動器442、542設置於該兩第二記憶體陣列之間並由其共用。
排除下面更詳細說明的共用的感測電路403、503(以及，若適用，共用的感測電路403’、503’)，2P-SRAM陣列之上述周邊電路為先前技術所熟知，因此從此說明書略去其細節，以使讀者關注所揭露之記憶體電路400、500的顯著態樣。
共用的感測電路403、503可位於第一記憶體陣列481、581與第二記憶體陣列482、582之間並與其可操作地連接。共用的感測電路403、503可包括多個偏斜感測放大器，例如上面詳細說明及第2圖中所示之偏斜感測放大器200，且這些偏斜感測放大器200可由感測電路403、503使用，以在第一記憶體陣列481、581或第二記憶體陣列482、582中(取決於第一記憶體庫491、591及第二記憶體庫492、592之其中哪一者當前係為活躍)之單端讀取操作期間執行感測過程。具體而言，共用的感測電路403、503內之各偏斜感測放大器200可包括上面詳細說明且在第2圖中顯示之各種組件，並可與第一記憶體陣列481、581及第二記憶體陣列482、582連接，從而允許偏斜感測放大器200執行感測過程，尤其以從該活躍記憶體陣列(亦即，從該第一記憶體陣列或該第二記憶體陣列中之讀取位元缐，無論哪個為活躍)中之讀取位元缐接收資料輸入於其資料輸入/輸出節點上，並從該不活躍記憶體陣列中之相應讀取位元缐接收參考輸入於其參考輸入/輸出節點上，以及處理該資料輸入及該參考輸入，以確定與該活躍記憶體陣列中之該讀取位元缐連接之選定2P-SRAM單元201內的儲存資料值。
在第4A-4B及5A-5B圖中所示及本文中所述之記憶體電路400、500之實施例中，被施加於感測電路403、503內之偏斜感測放大器200之參考輸入/輸出節點225之該參考輸入係為從該不活躍記憶體陣列中之相應讀取位元缐提供之高電壓參考輸入。出於本揭露之目的，在該活躍記憶體陣列及該不活躍記憶體陣列中之相應讀取位元缐係為與該活躍記憶體陣列及該不活躍記憶體陣列中之相同行(亦即，第一行、第二行等)相關之讀取位元缐。利用該不活躍記憶體陣列中之相應讀取位元缐向該偏斜感測放大器提供該高電壓參考輸入確保在該資料輸入與該參考輸入上之負載基本相同，並因此提高感測精確度。然而，應當理解，或者(儘管未顯示)，記憶體電路中之偏斜感測放大器200中之該參考輸入/輸出節點的該高電壓參考輸入可由一些替代的高電壓參考源提供。
在任何情況下，在本文中所述之記憶體電路400、500之實施例中，回應來自控制器402、502之控制信號，可如下執行單端讀取操作，以確定與該活躍記憶體陣列中之特定行之特定讀取位元缐連接之選定2P-SRAM單元101中的儲存資料值。下面就在第一記憶體庫491及其中之第一記憶體陣列係為活躍時且在第二記憶體庫492、592及其中之第二記憶體陣列係為不活躍時執行單端讀取操作來說明該示例過程步驟。在活躍第一記憶體陣列481、581中之待決讀取位元缐471、571及不活躍第二記憶體陣列482、582中之相應讀取位元缐472、572都可被預充電至高電壓狀態。此外，在偏斜感測放大器200(其將從讀取位元缐471、571接收資料輸入於資料輸入/輸出節點215上，並從相應讀取位元缐472、572接收參考輸入於參考輸入/輸出節點225上)內，資料輸入/輸出節點215與參考輸入/輸出節點225都可被預充電。透過該偏斜感測放大器自身內之整合之預充電子電路240(例如，見下面關於第4圖之記憶體電路400之感測 電路403內之偏斜感測放大器的討論)，或者，若適用，透過與該些已被預充電之讀取位元缐的直接連接(見下面關於第5圖之記憶體電路500之感測電路503內之偏斜感測放大器的討論)，可實現偏斜感測放大器200內之資料輸入/輸出節點215及參考輸入/輸出節點225之預充電。
接著，可啟動在活躍記憶體陣列481中並與選定2P-SRAM單元101連接之讀取字元缐(RWL)，可將來自活躍第一記憶體陣列481、581中之讀取位元缐471、571之資料輸入施加於偏斜感測放大器200之資料輸入/輸出節點215，並可將來自不活躍第二記憶體陣列482、582之相應讀取位元缐472、572之參考輸入(總是高電壓狀態)施加於偏斜感測放大器200之參考輸入/輸出節點225。如上關於2P-SRAM單元101操作所述，基於在RWL啟動之後該讀取位元缐(RBL)(在此例中，第一讀取位元缐471、571)是否被放電(亦即，在RBL上之電壓位準是否從該預充電高電壓位準下降至低電壓位準)可確定在第二儲存節點115.2(NT)之2P-SRAM單元101內的儲存資料值。當在RBL上之電壓位準被放電時(亦即，從高下降至低)，標示在第二儲存節點115.2(NT)之儲存資料值“1”，因為附加通閘電晶體111.3與附加下拉電晶體113.3都將開啟，從而將RBL連接至接地或負電壓軌。當在RBL上之電壓位準保持於該預充電高電壓位準時，標示在第二儲存節點115.2(NT)之儲存資料值“0”，因為儘管在啟動該RWL時開啟附加通閘電晶體111.3，但附加下拉電晶體113.3將保持關閉。應當注意，來自該不活躍記憶體陣列之該參考輸入總是高電壓參考輸入，因為在該不活躍記憶體陣列中之相應讀取位元缐472、572被預充電，且在不活躍記憶體陣列482、582內不執行伴隨的RWL啟動。然而，當在與資料輸入/輸出節點215連接之讀取位元缐471、571上之電壓位準在RWL啟動時被放電(亦即，從高下降至低) 時，資料輸入/輸出節點215之電壓狀態也將被放電，而當讀取位元缐471、571上之電壓位準在RWL啟動之後保持高時，資料輸入/輸出節點215之電壓狀態也將保持高。
在任何情況下，在該資料輸入從讀取位元缐471、571被施加於資料輸入/輸出節點215且該參考輸入從相應讀取位元缐472、572被施加於參考輸入/輸出節點225之後一段時間，開啟偏斜感測放大器200之開關290(亦即，回應SET切換至“1”)，從而在偏斜感測放大器200內開始該感測過程。在啟動RWL與開啟開關290之間的時間段應當為預定時間段，其足以使偏斜感測放大器200偵測讀取位元缐471、571上之電壓位準之任何變化的發生。如上所述，當開始該感測過程時(亦即，藉由開啟開關290)，參考輸入/輸出節點225將具有高電壓狀態，且資料輸入/輸出節點215將具有該高電壓狀態(例如，標示在選定2P-SRAM單元101中之儲存節點115.2(NT)的儲存資料值“0”)或放電電壓狀態(例如，標示在選定2P-SRAM單元101中之儲存節點115.2(NT)的儲存資料值“1”)。
在偏斜感測放大器200內，兩個或更多第一NFET 211a-211b及一個或多個NFET 221致能資料輸入/輸出節點215之該高電壓狀態或該放電電壓狀態之偵測。具體而言，在開始該感測過程時，若參考輸入/輸出節點225及資料輸入/輸出節點215都具有高電壓狀態，則該高電壓狀態被施加於第一NFET 211a-211b及第二NFET 221之閘極。由於通過第一NFET 211a-211b之較慢之第一電流流速與通過第二NFET 221之較快之第二電流流速之間的差別，參考輸入/輸出節點225將被較快地下拉至低電壓狀態，使第一NFET 211a-211b關閉並確保資料輸入/輸出節點215保持於該高電壓狀態，且標示在選定的記憶體單元101 之儲存節點115.2(NT)的儲存資料值邏輯“0”。然而，當開始該感測過程時，若參考輸入/輸出節點225具有該高電壓狀態且資料輸入/輸出節點215具有該放電電壓狀態，則該高電壓狀態僅被施加於第一NFET 211a-211b之閘極，且該放電電壓狀態被施加於第二NFET 221之閘極。因此，第二NFET 221未被開啟，但第一NFET 211a-211b被開啟，從而將資料輸入/輸出節點215下拉至該低電壓狀態，且該參考輸入/輸出節點保持於該高電壓狀態，由此標示選定的記憶體單元101之儲存節點115.2(NT)之儲存資料值邏輯“1”。
應當注意，視需要地，在感測電路403、503中之偏斜感測放大器200可包括感測輔助子電路230，如上所述及第2圖中所示，以增加偵測該資料輸入何時具有該放電電壓狀態之感測邊界。應當注意，在感測電路403、503內之各偏斜感測放大器可與閂鎖連接，例如上面所述及第3圖中所示之閂鎖300。閂鎖300之數位輸出(Q)可由相應全局讀取位元缐450、550傳送至輸入/輸出緩衝器401、501。
本文中所揭露之記憶體電路400及500之不同實施例使用不同的技術，以在由感測電路403、503內之給定偏斜感測放大器200執行的感測過程期間，確保施加於給定偏斜感測放大器200之資料輸入/輸出節點215之該資料輸入由當前係為活躍記憶體陣列之第一及第二記憶體陣列之其中任何一者提供，並進一步確保施加於給定偏斜感測放大器200之參考輸入/輸出節點225之該參考輸入由另一個記憶體陣列提供(亦即，不活躍記憶體陣列)。例如，在第4A-4B圖中所示之記憶體電路400之實施例中，這藉由使用引導電路490來實現。或者，在第5A-5B圖中所示之記憶體電路500之實施例中，這藉由使用偏斜感測放大器對來實現。
尤其，請參照第4A-4B圖，在記憶體電路400中，感測電路403可包括分別用於偏斜感測放大器200之引導電路490。如圖所示，尤其，在第4B圖中，各偏斜感測放大器200之各引導電路490可包括開關組，尤其，由第一引導信號499控制之第一組兩開關91以及由第二引導信號498控制之第二組兩開關92。回應引導信號499、498，這些開關91、92可選擇性地將活躍記憶體陣列之讀取位元缐與偏斜感測放大器200之資料輸入/輸出節點215連接，並將不活躍記憶體陣列中之相應讀取位元缐與參考輸入/輸出節點225連接。由於引導取決於兩記憶體庫491-492中哪一者係為活躍，因此，應當理解，該引導信號將從該控制信號導出，該控制信號啟動一記憶體庫而不啟動另一者。在一示例實施例中，開關91-92都可為p型場效應電晶體(PFET)開關，且第二引導信號498可相對於第一引導信號499反轉。在此情況下，當第一記憶體庫491係為活躍記憶體庫以使第一記憶體陣列481也為活躍時，第一引導信號499將走低，且第二引導信號498將走高。因此，第一開關91將開啟且第二開關92將關閉，從而選擇性地將活躍第一記憶體陣列481之第一讀取位元缐471與資料輸入/輸出節點215連接，並將不活躍第二記憶體陣列482中之相應第二讀取位元缐472與參考輸入/輸出節點225連接。而且，當第二組記憶體庫492係為活躍記憶體庫以使第二記憶體陣列482也為活躍時，第一引導信號499將走高且第二引導信號498將走低。因此，第一開關91將關閉且第二開關92將開啟，從而選擇性地將當前不活躍第一記憶體陣列之第一讀取位元缐471與參考輸入/輸出節點225連接，並將當前活躍第二記憶體陣列482中之相應第二讀取位元缐與資料輸入/輸出節點215連接。
應當注意，在感測電路403內，引導電路490及相應偏斜感測放大器200可與第一記憶體陣列481及第二記憶體陣列482之各相應對的讀取位元缐471及472連接，如記憶體電路400中所示及第4A圖中所示。或者，在感測電路403內，各引導電路490及相應偏斜感測放大器200可藉由多工器461-462選擇性地與第一記憶體陣列481中之一組第一讀取位元缐471之其中一者連接並與第二記憶體陣列482中之一組第二讀取位元缐472之其中一者連接，如第6圖之替代記憶體電路400’中所示。具體而言，第一記憶體陣列481可包括第一多工器461。各第一多工器461可與一組第一讀取位元缐471連接(例如，一組1、2或4條第一讀取位元缐)，且回應控制信號，可選擇性地將選定第一讀取位元缐471*與偏斜感測放大器200之引導電路490之一側連接。同樣地，第二記憶體陣列482可包括第二多工器462。各第二多工器462可與一組第二讀取位元缐472連接(例如，一組1、2或4條第二讀取位元缐)，且回應控制信號，可選擇性地將選定第二讀取位元缐472*與同一引導電路490之相對側連接。
在任何情況下，在記憶體電路400(或400')中，感測電路403還可包括分別用於偏斜感測放大器200之閂鎖。各閂鎖可被配置為例如與上面所述及第3圖中所示之閂鎖300基本相同。具體而言，在感測電路403中，各閂鎖300可與一偏斜感測放大器200連接，且在完成感測過程時(例如，當資料輸入/輸出節點215上之電壓位準或參考輸入/輸出節點225上之電壓位準從高切換至低時)可獲取資料輸入/輸出節點215及參考輸入/輸出節點225上之不同電壓狀態，並可在輸出節點335輸出數位輸出(Q)，其標示哪一者已被切換並由此標示選定的記憶體單元101中之儲存資料值。更具體而言，各閂鎖300可具有分別與偏斜感測放大器200之資料輸入/輸出節點215及參考輸入/輸出節點225連接之 輸入節點315及325，以及輸出節點335，該輸出節點輸出數位輸出(Q)，其標示經由RBL與偏斜感測放大器200連接之選定的記憶體單元101之第二儲存節點115.2(NT)的儲存資料值。若在選定的記憶體單元101之第二儲存節點115.2(NT)的儲存資料值係為邏輯值“1”，則由於偏斜感測放大器200中之感測操作以及該偏斜感測放大器之閂鎖300之閂鎖操作，在資料輸入/輸出節點215上之電壓位準將被拉低，從而將邏輯“0”輸入資料輸入節點315，在參考輸入/輸出節點225上之電壓位準將保持高，從而將邏輯值“1”輸入參考輸入節點325，且在輸出節點335之數位輸出(Q)將為邏輯值“1”(亦即，Q將反映選定記憶體單元中之儲存資料值)。相反地，若在選定的記憶體單元101之第二儲存節點115.2(NT)的儲存資料值係為邏輯值“0”，則由於偏斜感測放大器200中之感測操作以及該偏斜感測放大器之閂鎖300之閂鎖操作，在資料輸入/輸出節點215上之電壓位準將保持高，從而將邏輯“1”輸入資料輸入節點315，在參考輸入/輸出節點225上之電壓位準將被放電，從而將邏輯“0”輸入參考輸入節點325，且數位輸出(Q)將為邏輯“0”(亦即，Q將反映選定記憶體單元中之儲存資料值)。否則(亦即，當在資料輸入/輸出節點215及參考輸入/輸出節點225上之電壓位準都為高時)，數位輸出(Q)將保持不變。閂鎖300之數位輸出(Q)可由相應全局讀取位元缐450傳送至輸入/輸出緩衝器401。
應當注意，在記憶體電路400(或400’)之該實施例中，該資料及參考輸入被間接提供給各偏斜感測放大器200(透過引導電路490)。因此，在感測電路403內之各偏斜感測放大器200還可包括整合之預充電子電路240，如上所述及第2圖中所示，以確保在開始感測過程之前資料輸入/輸出節點215及參考輸入/輸出節點225之充足預充電。
請參照第5A-5B圖，在記憶體電路500之該實施例中，感測電路503可包括用於第一記憶體陣列581及第二記憶體陣列582中之相應讀取位元缐之偏斜感測放大器對590。具體而言，各偏斜感測放大器對590可包括第一偏斜放大器200(1)及第二偏斜感測放大器200(2)。第一偏斜感測放大器200(1)及第二偏斜感測放大器200(2)都可經如上詳細所述及第2圖中所示配置。如第5B圖中所示，在此感測電路503中，第一偏斜感測放大器200(1)及第二偏斜感測放大器200(2)都可分別與第一記憶體陣列581及第二記憶體陣列582中之相同之對應讀取位元缐571及572連接。然而，與該資料及參考輸入/輸出節點之該些連接可相反。亦即，第一偏斜感測放大器200(1)可具有與第一記憶體陣列581中之第一讀取位元缐571連接之第一資料輸入/輸出節點215(1)，以及與第二記憶體陣列582中之相應第二讀取位元缐572連接之第一參考輸入/輸出節點225(1)，而第二偏斜感測放大器200(2)可具有與第二讀取位元缐572連接之第二資料輸入/輸出節點215(2)，以及與第一讀取位元缐571連接之第二參考輸入/輸出節點225(2)。給定對590之第一偏斜感測放大器200(1)及第二偏斜感測放大器200(2)可交替地並選擇性地操作。具體而言，第一偏斜感測放大器200(1)僅可在第一記憶體庫591及其中之第一記憶體陣列係為活躍時操作(亦即，活躍)。第二偏斜感測放大器200(2)僅可在第二記憶體庫592及其中之第二記憶體陣列係為活躍時操作(亦即，活躍)。由於給定對中之偏斜感測放大器200(1)-200(2)之操作取決於兩記憶體庫591-592之其中哪一者係為活躍，因此，應當理解，用於不同偏斜感測放大器200(1)及200(2)之SET信號(亦即，SET(1)及SET(2))將為感測放大器特定SET信號，不會同時為高，並將從控制信號導出，該控制信號啟動一記憶體庫而不啟動另一者。
應當注意，在感測電路503內，偏斜感測放大器200(1)-200(2)對590可與第一記憶體陣列581及第二記憶體陣列582之各相應對的讀取位元缐571及572連接，如在記憶體電路400中所示及第4A圖中所示。或者，在感測電路503內，各偏斜感測放大器200(1)-200(2)對590可藉由多工器561-562選擇性地與第一記憶體陣列581中之一組第一讀取位元缐571之其中一者連接並與第二記憶體陣列582中之一組第二讀取位元缐572之其中一者連接，如第7圖中之替代記憶體電路500’中所示。具體而言，第一記憶體陣列581可包括第一多工器561。各第一多工器561可與一組第一讀取位元缐571連接(例如，一組1、2或4條第一讀取位元缐)且，回應控制信號，可選擇性地將選定第一讀取位元缐571*與一對590之第一偏斜感測放大器200(1)之資料輸入/輸出節點215(1)以及同一對590中之第二偏斜感測放大器200(2)之參考輸入/輸出節點225(2)連接。同樣地，第二記憶體陣列582可包括第二多工器562。各第二多工器562可與一組第二讀取位元缐572連接(例如，一組1、2或4條第一讀取位元缐)，且回應控制信號，可選擇性地將選定第二讀取位元缐572*與對590之第二偏斜感測放大器200(2)之資料輸入/輸出節點215(2)以及對590之第一偏斜感測放大器200(1)之參考輸入/輸出節點225(1)連接。
在任何情況下，在記憶體電路500(或500’)中，感測電路503還可包括分別用於該些偏斜感測放大器對之閂鎖300。應當注意，閂鎖300可被配置為與上面所述及第3圖中所示之閂鎖300基本相同。然而，在此情況下，對於給定的一對偏斜感測放大器，閂鎖300之資料輸入節點315與第一偏斜感測放大器200(1)之資料輸入/輸出節點215(1)及第二偏斜感測放大器200(2)之資料輸入/輸出節點215(2)連接，且閂鎖300之參考輸入節點325與第一偏斜感測放大器 200(1)之參考輸入/輸出節點225(1)及第二偏斜感測放大器200(2)之參考輸入/輸出節點225(2)連接。如上所述，給定對590中之兩偏斜感測放大器200(1)及200(2)可選擇性地操作。因此，閂鎖300之數位輸出(Q)將標示位於活躍記憶體陣列中並經由RBL與兩偏斜感測放大器200(1)或200(2)之其中活躍一者(正在執行感測操作)連接之選定的記憶體單元101之第二儲存節點115.2(NT)的儲存資料值。因此，若在該活躍記憶體陣列中之選定的記憶體單元101之第二儲存節點115.2(NT)之儲存資料值係為邏輯“1”，則由於活躍偏斜感測放大器200(1)或200(2)中之感測操作以及該對偏斜感測放大器之閂鎖300之閂鎖操作，在該活躍偏斜感測放大器之資料輸入/輸出節點上之電壓位準將被拉低，因此將邏輯值“0”輸入資料輸入節點315，在該活躍偏斜感測放大器上之參考輸入/輸出節點上之電壓位準將保持高，因此將邏輯值“1”輸入參考輸入節點325，且在輸出節點335之數位輸出(Q)將為邏輯值“1”(亦即，Q將反映該活躍記憶體陣列中之選定記憶體單元中的儲存資料值)。相反地，若在該活躍記憶體陣列中之選定的記憶體單元101之第二儲存節點115.2(NT)之儲存資料值係為邏輯“0”，則由於活躍偏斜感測放大器200(1)或200(2)中之感測操作以及該對偏斜感測放大器之閂鎖300之閂鎖操作，在該活躍偏斜感測放大器之資料輸入/輸出節點上之電壓位準將保持高，從而將邏輯值“1”輸入資料輸入節點315，在該參考輸入/輸出節點上之電壓位準將被放電，從而將邏輯值“0”輸入參考輸入節點325，且在輸出節點335之數位輸出(Q)將為邏輯值“0”(亦即，Q將反映該活躍記憶體陣列中之選定記憶體單元中的儲存資料值)。否則，尤其，當在兩偏斜感測放大器之資料輸入/輸出節點215(1)及215(2)及參考輸入/輸出節點225(1)及225(2)上之電壓位準都被預充電為高，且兩偏斜感測放大器都不執行感測操作時，在閂 鎖300之輸出節點335之數位輸出(Q)將保持不變。該閂鎖之數位輸出(Q)可由相應全局讀取位元缐550傳送至輸入/輸出緩衝器501。
應當注意，在記憶體電路500(或500’)之該實施例中，該資料及參考輸入從相應讀取位元缐被間接提供給各偏斜感測放大器200(而無需透過第4圖之記憶體電路400中之引導電路引導)。因此，當作為單端讀取操作之開始，記憶體陣列581-582中之相應讀取位元缐571-572被預充電時，在感測電路503內之給定之偏斜感測放大器對590中之兩偏斜感測放大器200(1)-200(2)之資料輸入/輸出節點215及參考輸入/輸出節點225可被充分預充電。因此，偏斜感測放大器200(1)-200(2)可能不需要視需要的整合之預充電子電路240，如上所述及第2圖中所示。
應當理解，本文中所使用的術語僅是出於說明所揭露之結構及方法之目的，並非意在限制。例如，除非上下文中另外明確指出，否則本文中所使用之單數形式“一”以及“該”也意在包括複數形式。此外，本文中所使用之術語“包括”明確指出所述特徵、整體、步驟、操作、元件和/或組件之存在，但不排除存在或附加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。而且，本文中所使用之術語如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上方”、“下方”、“平行”、“垂直”等意在說明當它們以圖式中取向並顯示時之相對位置(除非另外標示)，且術語如“接觸”、“直接接觸”、“毗鄰”、“直接相鄰”、“緊鄰”等意在標示至少一元件物理接觸另一元件(而無其它元件隔開所述元件)。本文中所使用之術語“橫向”說明當元件以圖式中取向並顯示時該些元件之相對位置，尤其標示一元件位於另一元件之側而非該另一元件之上方或下方。例如，一元件橫向鄰近另一元件將在 該另一個元件旁邊，一元件橫向緊鄰另一元件將直接在該另一元件旁邊，以及一元件橫向圍繞另一元件將鄰近並環繞該另一元件之外側壁。在下文之申請專利範圍中之所有方式或步驟加功能元素之相應結構、材料、動作及等同意在包括執行該功能之任意結構、材料或動作結合具體請求保護之其它請求保護之元素。
本創作之各種實施例之說明係出於說明目的，而非意在詳盡無遺或限於所揭露之實施例。許多修改及變更對於所屬技術領域中具有通常知識者將顯而易見，而不背離所述實施例之範圍及精神。本文中所使用之術語經選擇以最佳解釋該些實施例之原理、實際應用或在市場已知技術上之技術改進，或者使本領域具有通常知識者能夠理解本文中所揭露之實施例。
200:偏斜感測放大器
210:第一側、側
211a:第一NFET
211b:第一NFET
215:資料輸入/輸出節點、節點
220:第二側、側、參考側
221:第二NFET、NFET
225:參考輸入/輸出節點、節點
230:感測輔助子電路
231a:第三NFET
231b:附加第三NFET、NFET
240:預充電子電路
241:第一p型場效應電晶體、第一PFET
242:第二PFET
243a:PFET
243b:PFET
243c:PFET
244:第一端節點
245:第二端節點
246:中間節點
247:中間節點
290:開關、NFET開關
291:第一端子
292:第二端子
298:正電壓軌
299:電壓軌
300:閂鎖
315:資料輸入節點、輸入節點
325:參考輸入節點、輸入節點
335:資料輸出節點、輸出節點
Q:數位輸出

Claims (12)

  1. 一種記憶體電路，包括：
    整合的一對記憶體庫，包括：
    第一記憶體庫，包括具有第一讀取位元缐之第一記憶體陣列；以及
    第二記憶體庫，包括具有第二讀取位元缐之第二記憶體陣列，其中，該第一記憶體庫與該第二記憶體庫係交替地且選擇性地可操作，以使在任意給定時間，該第一記憶體庫及該第二記憶體庫之其中一者係為具有活躍記憶體陣列之活躍記憶體庫，且該第一記憶體庫及該第二記憶體庫之其中另一者係為具有不活躍記憶體陣列之不活躍記憶體庫；以及
    感測電路，位於該第一記憶體陣列與該第二記憶體陣列之間並與該第一記憶體陣列及該第二記憶體陣列連接，且包括偏斜感測放大器，用於在單端讀取操作期間執行感測過程，
    其中，各偏斜感測放大器經配置以從該活躍記憶體陣列中之讀取位元缐接收資料輸入於資料輸入/輸出節點上，且從該不活躍記憶體陣列中之相應讀取位元缐接收參考輸入於參考輸入/輸出節點上，並處理該資料輸入及該參考輸入，以確定與該活躍記憶體陣列中之該讀取位元缐連接之選定記憶體單元內的儲存資料值。
  2. 如申請專利範圍第1項所述之記憶體電路，
    其中，該感測電路進一步包括分別與該偏斜感測放大器連接之引導電路，以及
    其中，各偏斜感測放大器之各引導電路包括選擇性連接該活躍記憶體陣列之一條讀取位元缐與該資料輸入/輸出節點以及該不活躍記憶體陣列中之一條相應讀取位元缐與該參考輸入/輸出節點之開關組。
  3. 如申請專利範圍第1項所述之記憶體電路，其中，各偏斜感測放大器進一步包括：
    開關，具有第一端子及第二端子，並可由感測放大器設定信號控制；
    兩個或更多第一n型電晶體，串聯連接於該資料輸入/輸出節點與該開關之該第一端子之間；
    一個或多個第二n型電晶體，串聯連接於該參考輸入/輸出節點與該開關之該第一端子之間，
    其中，該兩個或更多第一n型電晶體之第一數目大於該一個或多個第二n型電晶體之第二數目，
    其中，該兩個或更多第一n型電晶體之各閘極與該參考輸入/輸出節點連接，
    其中，該一個或多個第二n型電晶體之各閘極與該資料輸入/輸出節點連接，以及
    其中，該開關之該第二端子與接地或負電壓軌連接；以及
    預充電子電路，包括：
    第一p型電晶體，連接於正電壓軌與該資料輸入/輸出節點之間；
    第二p型電晶體，連接於該正電壓軌與該參考輸入/輸出節點之間，其中，該第一p型電晶體之閘極與該第二p型電晶體之汲極連接，以及其中，該第二p型電晶體之閘極與該第一p型電晶體之汲極連接；以及
    三個串聯連接之p型電晶體，由感測放大器重設信號控制，並具有與該第一p型電晶體之源極連接之第一端節點，與該第二p型電晶體之源極連接 之第二端節點，以及分別與該第一p型電晶體之該汲極及該第二p型電晶體之該汲極連接之中間節點。
  4. 如申請專利範圍第3項所述之記憶體電路，其中，各偏斜感測放大器進一步包括感測輔助子電路，該感測輔助子電路包括：第三n型電晶體及附加第三n型電晶體，串聯連接於該參考輸入/輸出節點與該開關之該第一端子之間，其中，該第三n型電晶體之閘極與該資料輸入/輸出節點連接，且該附加第三n型電晶體之閘極由感測輔助致能信號控制。
  5. 如申請專利範圍第3項所述之記憶體電路，
    其中，開始讀取操作以確定該活躍記憶體陣列中之選定記憶體單元中之儲存資料值包括：依序執行預充電過程，以使該選定記憶體單元之該讀取位元缐、該不活躍記憶體陣列中之該相應讀取位元缐、以及該偏斜感測放大器之該資料輸入/輸出節點及該參考輸入/輸出節點被預充電至高電壓狀態，啟動該選定記憶體單元之讀取字元缐並控制與該偏斜感測放大器連接之引導電路，以使來自該活躍記憶體陣列中之該讀取位元缐之該資料輸入被施加於該偏斜感測放大器之該資料輸入/輸出節點，並使來自該不活躍記憶體陣列中之該相應讀取位元缐之該參考輸入被施加於該偏斜感測放大器之該參考輸入/輸出節點，以及進一步開啟該偏斜感測放大器之該開關，以開始感測過程，
    其中，當開始該感測過程時，該參考輸入/輸出節點具有該高電壓狀態，且該資料輸入/輸出節點具有該高電壓狀態或放電電壓狀態，以及
    其中，該兩個或更多第一n型電晶體及該一個或多個第二n型電晶體致能該資料輸入/輸出節點之該高電壓狀態或該放電電壓狀態之偵測。
  6. 如申請專利範圍第5項所述之記憶體電路，
    其中，當所述開始該感測過程時，若該參考輸入/輸出節點及該資料輸入/輸出節點都具有高電壓狀態，則該高電壓狀態被施加於該兩個或更多第一n型電晶體及該一個或多個第二n型電晶體之各閘極，且由於通過該兩個或更多第一n型電晶體之較慢之第一電流流速與通過該一個或多個第二n型電晶體之較快之第二電流流速之間的差別，該參考輸入/輸出節點被較快地下拉至低電壓狀態，從而使該兩個或更多第一n型電晶體關閉並確保該資料輸入/輸出節點保持於該高電壓狀態，並標示第一儲存資料值，
    其中，當所述開始該感測過程時，若該參考輸入/輸出節點具有該高電壓狀態，且該資料輸入/輸出節點具有該放電電壓狀態，則該高電壓狀態僅被施加於該兩個或更多第一n型電晶體之各閘極，且該放電電壓狀態被施加於該一個或多個第二n型電晶體之各閘極，因此，該資料輸入/輸出節點被下拉至該低電壓狀態，且該參考輸入/輸出節點保持於該高電壓狀態，並標示第二儲存資料值，
    其中，該感測電路進一步包括分別與相應偏斜感測放大器連接之閂鎖，
    其中，各閂鎖具有分別與相應偏斜感測放大器之該資料輸入/輸出節點及該參考輸入/輸出節點連接之輸入，以及
    其中，各閂鎖具有藉由相應全局讀取位元缐與輸入/輸出緩衝器連接之輸出。
  7. 一種記憶體電路，包括：
    整合的一對記憶體庫，包括：
    第一記憶體庫，包括具有第一讀取位元缐之第一記憶體陣列；以及
    第二記憶體庫，包括具有第二讀取位元缐之第二記憶體陣列，其中，該第一記憶體庫與該第二記憶體庫係交替地且選擇性地可操作，以在任意給定時間，該第一記憶體庫及該第二記憶體庫之其中一者係為具有活躍記憶 體陣列之活躍記憶體庫，且該第一記憶體庫及該第二記憶體庫之其中另一者係為具有不活躍記憶體陣列之不活躍記憶體庫；以及
    感測電路，與該第一記憶體陣列及該第二記憶體陣列連接，並包括多對偏斜感測放大器，
    其中，各對偏斜感測放大器包括：
    第一偏斜感測放大器，係於該第一記憶體陣列為該活躍記憶體陣列時可操作，其中，該第一偏斜感測放大器包括與該第一記憶體陣列中之第一讀取位元缐連接之第一資料輸入/輸出節點以及與該第二記憶體陣列中之第二讀取位元缐連接之第一參考輸入/輸出節點；以及
    第二偏斜感測放大器，係於該第二記憶體陣列為該活躍記憶體陣列時可操作，其中，該第二偏斜感測放大器包括與該第二讀取位元缐連接之第二資料輸入/輸出節點以及與該第一讀取位元缐連接之第二參考輸入/輸出節點。
  8. 如申請專利範圍第7項所述之記憶體電路，其中，各對偏斜感測放大器中之各偏斜感測放大器包括：
    開關，具有第一端子及第二端子，並可由感測放大器特定設定信號控制；
    兩個或更多第一n型電晶體，串聯連接於資料輸入/輸出節點與該開關之該第一端子之間；
    一個或多個第二n型電晶體，串聯連接於參考輸入/輸出節點與該開關之該第一端子之間，
    其中，該兩個或更多第一n型電晶體之第一數目大於該一個或多個第二n型電晶體之第二數目，
    其中，該兩個或更多第一n型電晶體之各閘極與該參考輸入/輸出節點連接，
    其中，該一個或多個第二n型電晶體之各閘極與該資料輸入/輸出節點連接，以及
    其中，該開關之該第二端子與接地或負電壓軌連接。
  9. 如申請專利範圍第8項所述之記憶體電路，其中，各對偏斜感測放大器中之各偏斜感測放大器進一步包括感測輔助子電路，該感測輔助子電路包括：第三n型電晶體及附加第三n型電晶體，串聯連接於該參考輸入/輸出節點與該開關之該第一端子之間，其中，該第三n型電晶體之閘極與該資料輸入/輸出節點連接，且該附加第三n型電晶體之閘極由感測輔助致能信號控制。
  10. 如申請專利範圍第8項所述之記憶體電路，
    其中，開始讀取操作以確定該活躍記憶體陣列中之選定記憶體單元中之儲存資料值包括：依序執行預充電過程，以使與該選定記憶體單元連接之讀取位元缐及該不活躍記憶體陣列中之相應讀取位元缐被預充電至高電壓狀態，啟動與該選定記憶體單元連接之讀取字元缐並在一對偏斜感測放大器之其中一個偏斜感測放大器中開始感測過程，以使來自該活躍記憶體陣列中之該讀取位元缐之該資料輸入被施加於該一個偏斜感測放大器之該資料輸入/輸出節點，並使來自該不活躍記憶體陣列中之該相應讀取位元缐之該參考輸入被施加於該一個偏斜感測放大器之該參考輸入/輸出節點，
    其中，當開始該感測過程時，該參考輸入/輸出節點具有該高電壓狀態，且該資料輸入/輸出節點具有該高電壓狀態或放電電壓狀態，以及
    其中，該兩個或更多第一n型電晶體及該一個或多個第二n型電晶體致能該資料輸入/輸出節點之該高電壓狀態或該放電電壓狀態之偵測。
  11. 如申請專利範圍第10項所述之記憶體電路，
    其中，當所述開始該感測過程時，若該參考輸入/輸出節點及該資料輸入/輸出節點都具有高電壓狀態，則該高電壓狀態被施加於該兩個或更多第一n型電晶體及該一個或多個第二n型電晶體之各閘極，且由於通過該兩個或更多第一n型電晶體之較慢之第一電流流速與通過該一個或多個第二n型電晶體之較快之第二電流流速之間的差別，該參考輸入/輸出節點被較快地下拉至低電壓狀態，從而使該兩個或更多第一n型電晶體關閉並確保該資料輸入/輸出節點保持於該高電壓狀態，並標示第一儲存資料值，以及
    其中，當所述開始該感測過程時，若該參考輸入/輸出節點具有該高電壓狀態，且該資料輸入/輸出節點具有該放電電壓狀態，則該高電壓狀態僅被施加於該兩個或更多第一n型電晶體之各閘極，且該放電電壓狀態被施加於該一個或多個第二n型電晶體之各閘極，因此，該資料輸入/輸出節點被下拉至該低電壓狀態，且該參考輸入/輸出節點保持於該高電壓狀態，並標示第二儲存資料值。
  12. 如申請專利範圍第7項所述之記憶體電路，
    其中，該感測電路進一步包括閂鎖，
    其中，各閂鎖具有與給定的一對偏斜感測放大器中之兩個偏斜感測放大器之資料輸入/輸出節點連接之一輸入以及與該給定對之參考輸入/輸出節點連接之另一輸入，以及
    其中，各閂鎖進一步具有藉由相應全局讀取位元缐與輸入/輸出緩衝器連接之輸出。
TW109204841U 2019-04-24 2020-04-23 記憶體電路 TWM609269U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/393,050 2019-04-24
US16/393,050 US10964357B2 (en) 2019-04-24 2019-04-24 Skewed sense amplifier for single-ended sensing

Publications (1)

Publication Number Publication Date
TWM609269U true TWM609269U (zh) 2021-03-21

Family

ID=70858454

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109204841U TWM609269U (zh) 2019-04-24 2020-04-23 記憶體電路

Country Status (3)

Country Link
US (1) US10964357B2 (zh)
DE (1) DE202020102296U1 (zh)
TW (1) TWM609269U (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430505B2 (en) * 2020-04-16 2022-08-30 Marvell Asia Pte, Ltd. In-memory computing using a static random-access memory (SRAM)
CN112172617B (zh) * 2020-10-14 2022-03-01 中车青岛四方机车车辆股份有限公司 一种控制电路及轨道车辆
US11568948B2 (en) * 2021-02-12 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
CN114400029B (zh) * 2022-01-18 2023-07-14 长鑫存储技术有限公司 读出电路及其方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3196824B2 (ja) * 1997-07-16 2001-08-06 日本電気株式会社 強誘電体メモリ装置
US5949256A (en) 1997-10-31 1999-09-07 Hewlett Packard Company Asymmetric sense amplifier for single-ended memory arrays
US6930516B2 (en) * 2001-05-30 2005-08-16 Agere Systems Inc. Comparator circuits having non-complementary input structures
FR2855902B1 (fr) * 2003-06-04 2005-08-26 St Microelectronics Sa Amplificateur de lecture desequilibre dynamiquement
US7511982B2 (en) 2004-05-06 2009-03-31 Sidense Corp. High speed OTP sensing scheme
US7133311B2 (en) * 2004-08-16 2006-11-07 Bo Liu Low power, high speed read method for a multi-level cell DRAM
US7830727B2 (en) 2008-06-09 2010-11-09 International Business Machines Corporation Apparatus and method for low power, single-ended sensing in a multi-port SRAM using pre-discharged bit lines
KR102060073B1 (ko) * 2013-03-04 2019-12-27 삼성전자 주식회사 반도체 회로
US9230649B2 (en) 2014-01-20 2016-01-05 National Tsing Hua University Non-volatile ternary content-addressable memory 4T2R cell with RC-delay search
US9312006B2 (en) 2014-06-03 2016-04-12 National Tsing Hua University Non-volatile ternary content-addressable memory with resistive memory device
US9564183B2 (en) 2014-11-26 2017-02-07 Invecas, Inc. Sense amplifier having a timing circuit for a presearch and a main search
US9478277B1 (en) * 2015-09-03 2016-10-25 Bo Liu Tri-level-cell DRAM and sense amplifier with alternating offset voltage
US9589604B1 (en) 2015-09-17 2017-03-07 International Business Machines Corporation Single ended bitline current sense amplifier for SRAM applications

Also Published As

Publication number Publication date
DE202020102296U1 (de) 2020-05-12
US20200342918A1 (en) 2020-10-29
US10964357B2 (en) 2021-03-30

Similar Documents

Publication Publication Date Title
TWM609269U (zh) 記憶體電路
US6172918B1 (en) Semiconductor memory device allowing high-speed operation of internal data buses
US7839697B2 (en) Semiconductor memory device
US7830727B2 (en) Apparatus and method for low power, single-ended sensing in a multi-port SRAM using pre-discharged bit lines
US20170294224A1 (en) Static random access memory circuits
US7495969B2 (en) Techniques for improving write stability of memory with decoupled read and write bit lines
US7746716B2 (en) Memory having a dummy bitline for timing control
US8576655B2 (en) Semiconductor memories
TWI471870B (zh) 於至少一輸入線上偵測電壓變化之感測電路及方法
US9058858B2 (en) Method and apparatus for dual rail SRAM level shifter with latching
TWI397082B (zh) 用於半分享感測放大器及整體讀取線架構之方法及裝置
TWI473111B (zh) 記憶體裝置及操作此記憶體裝置之方法
US7692974B2 (en) Memory cell, memory device, device and method of accessing a memory cell
US8848474B2 (en) Capacitive coupled sense amplifier biased at maximum gain point
US7626878B1 (en) Active bit line charge keeper
TWI700706B (zh) 記憶體裝置
TW201443895A (zh) 靜態隨機存取記憶體單元
CN101203919A (zh) 用于寄存器文件的快速读取端口
US20050002215A1 (en) Multiport semiconductor memory device capable of sufficiently steadily holding data and providing a sufficient write margin
US7986547B2 (en) Semiconductor memory device
US20130077416A1 (en) Memory device and method of performing a read operation within a memory device
US20220122657A1 (en) Device and method for reading data from memory cells
CN115966231A (zh) 低泄漏行解码器以及包含该低泄漏行解码器的存储器结构
US7142442B1 (en) Segmented dataline scheme in a memory with enhanced full fault coverage memory cell testability
TW202027079A (zh) 應用於記憶體之切換源極線

Legal Events

Date Code Title Description
MM4K Annulment or lapse of a utility model due to non-payment of fees