TWM549443U

TWM549443U - 封裝組件

Info

Publication number: TWM549443U
Application number: TW106209420U
Authority: TW
Inventors: wen-cong Li; kai-jie Xie
Original assignee: Chunghwa Precision Test Tech Co Ltd
Priority date: 2017-06-28
Filing date: 2017-06-28
Publication date: 2017-09-21
Also published as: CN207074657U

Description

封裝組件

本創作涉及一種封裝組件，特別是涉及一種應用於積體電路上的封裝組件。

首先，現有的晶片載板都是採用扇入(Fan-in)/扇出(Fan-out)同時製作，或者是以扇入(Fan-in)的方式進行製作。例如，台灣專利公告第M455979號，名稱為“微小間距測試載板結構”的專利中，是採用扇入/扇出同時製作，或者是以扇入的方式進行製作。

然而，由於晶片載板是以多層疊合的方式而形成，每一層結構的製作過程中多少有些誤差，因此，在形成至最頂層的接觸墊(用於與晶片接腳相接的導電體)時，其誤差最大。同時，通過扇入製程所形成的細線路(Fine Line)，也容易遇到可靠度之問題，也就是說，可能因細線路的線寬較窄，而導致細線路與介電層的結合效果不彰。

本創作所要解決的技術問題在於，針對現有技術的不足提供一種封裝組件。

為了解決上述的技術問題，本創作所採用的其中一技術方案是，提供一種封裝組件，其包括一基底、一介電層、一第一線路層、一第一導電結構、一擴增層、一第二導電結構、一第二線路層、一晶片單元以及一封裝單元。所述基底具有一頂表面以及一相對於所述頂表面的底表面。所述介電層設置於所述基底的所述底表面上，所述介電層具有一第一表面以及一相對於所述第一表面的第二表面。所述第一線路層嵌設於所述介電層之中，其中，所述第一線路層具有一裸露表面，所述第一線路層的所述裸露表面低於或齊平於所述介電層的所述第一表面。所述第一導電結構電性連接於所述第一線路層。所述擴增層設置於所述介電層的所述第二表面。所述第二導電結構電性連接於所述第一導電結構。所述第二導電結構電性連接於所述第一導電結構。所述第二線路層通過所述第二導電結構以及所述第一導電結構而電性連接於所述第一線路層。所述晶片單元設置於所述基底所圍繞的一容置空間中，且所述晶片單元電性連接於所述第一線路層的所述裸露表面。所述封裝單元設置於所述基底的所述頂表面，以封閉所述容置空間。

本創作所採用的另外一技術方案是，提供一種封裝組件，其包括一基底、一介電層、一第一線路層、一擴增層、一導電結構、一第二線路層、一晶片單元以及一封裝單元。所述基底具有一頂表面以及一相對於所述頂表面的底表面。所述介電層設置於所述基底的所述底表面上，所述介電層具有一第一表面以及一相對於所述第一表面的第二表面。所述第一線路層嵌設於所述介電層之中，其中，所述第一線路層具有一裸露表面，所述第一線路層的所述裸露表面低於或齊平於所述介電層的所述第一表面。所述擴增層設置於所述介電層的所述第二表面。所述導電結構設置於所述介電層與所述擴增層之間，且所述導電結構電性連接於所述第一線路層。所述第二線路層通過所述導電結構而電性連接於所述第一線路層。所述晶片單元設置於所述基底所圍繞的一容置空間中，且所述晶片單元電性連接於所述第一線路層的所述裸露表面。所述封裝單元設置於所述基底的所述頂表面，以封閉所述容置空間。

本創作的其中一有益效果可以在於，本創作實施例所提供的封裝組件，其能利用“所述第一線路層嵌設於所述介電層之中” 的技術方案，以達到“提高第一線路層的可靠度”的技術效果。

為使能更進一步瞭解本創作的特徵及技術內容，請參閱以下有關本創作的詳細說明與附圖，然而所提供的附圖僅用於提供參考與說明用，並非用來對本創作加以限制。

P‧‧‧封裝組件

1‧‧‧基底

11‧‧‧底表面

12‧‧‧頂表面

2‧‧‧介電層

21‧‧‧第一表面

22‧‧‧第二表面

3‧‧‧第一線路層

31‧‧‧裸露表面

4‧‧‧擴增層

5‧‧‧導電結構

5a‧‧‧第一導電結構

51a‧‧‧第一導電部

52a‧‧‧第二導電部

5b‧‧‧第二導電結構

51b‧‧‧第一導電部

52b‧‧‧第二導電部

6‧‧‧防焊層

7‧‧‧第二線路層

8‧‧‧黏著層

9‧‧‧封裝單元

S‧‧‧容置空間

C‧‧‧晶片單元

S102~S122‧‧‧步驟

圖1為本創作實施例的封裝組件的側視剖面示意圖。

圖2為本創作實施例的封裝組件的製造方法的流程示意圖。

圖3為步驟S108中的流程示意圖。

圖4為步驟S112中的流程示意圖。

圖5為本創作實施例的封裝組件的製造過程的步驟S102的示意圖。

圖6為本創作實施例的封裝組件的製造過程的步驟S104的示意圖。

圖7為本創作實施例的封裝組件的製造過程的步驟S106的示意圖。

圖8為本創作實施例的封裝組件的製造過程的步驟S108的示意圖。

圖9為本創作實施例的封裝組件的製造過程的步驟S110的示意圖。

圖10為本創作實施例的封裝組件的製造過程的步驟S112的示意圖。

圖11為本創作實施例的封裝組件的製造過程的步驟S114的示意圖。

圖12為本創作實施例的封裝組件的製造過程的步驟S116的示意圖。

圖13為本創作實施例的封裝組件的製造過程的步驟S118的示意圖。

圖14為本創作實施例的封裝組件的製造過程的步驟S120的示意圖。

以下是通過特定的具體實例來說明本創作所公開有關“封裝組件”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本創作的優點與效果。本創作可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本創作的精神下進行各種修飾與變更。另外，本創作的附圖僅為簡單示意說明，並非依實際尺寸的描繪，予以聲明。以下的實施方式將進一步詳細說明本創作的相關技術內容，但所公開的內容並非用以限制本創作的技術範圍。

應理解，雖然本文中可能使用術語第一、第二、第三等來描述各種元件或信號等，但這些元件或信號不應受這些術語限制。這些術語乃用以區分一元件與另一元件，或者一信號與另一信號。另外，如本文中所使用，術語“或”視實際情況可能包括相關聯的列出項目中的任一個或者多個的所有組合。

[實施例]

首先，請參閱圖1所示，圖1為封裝組件P的側視剖面示意圖。以下實施例將先介紹封裝組件P的整體結構，封裝組件P的製造方法容後再行說明。以下將分別說明本創作實施例封裝組件P的中各個元件的具體構造，而後再適時說明封裝組件P的中各個元件之間的連接關係。

承上述，請復參閱圖1所示，封裝組件P可包括一基底1、一介電層2、一第一線路層3(或可稱細線路)、一第一導電結構5a、一擴增層4、一第二導電結構5b、一第二線路層7、一晶片單元C以及一封裝單元9。以本創作實施例而言，封裝組件P的第一線路層3為一間距較小以用於與晶片單元C電性連接的導電接點，而第二線路層7為一間距較大以用於與一印刷電路板(圖中未示出) 電性連接的導電接點。藉此，可以將晶片單元C上小間距配置的金屬墊轉換至大間距配置的印刷電路板上。也就是說，晶片單元C可通過第一線路層3以及第二線路層7的轉接，而電性連接於電路板上。

承上述，請復參閱圖1所示，基底1可具有一頂表面12以及一相對於頂表面12的底表面11。同時，基底1可圍繞出一容置空間S，晶片單元C可設置於基底1所圍繞的容置空間S中，且晶片單元C可電性連接於第一線路層3。另外，舉例來說，基底1可以為一硬質材料(或可稱剛性材料)，例如玻璃、金屬、陶瓷或高分子聚合物等，然本創作不以此為限。換句話說，基底1可以為一具有一定剛性或挺性程度的材質。

承上述，請復參閱圖1所示，介電層2可設置於基底1的底表面11上，介電層2可具有一第一表面21以及一相對於第一表面21的第二表面22。第一線路層3可嵌設(或可稱嵌埋)於介電層2之中，也就是說，第一線路層3的設置位置相對於介電層2為一埋入式(或可稱內埋式)的線路。藉此，能增加第一線路層3與介電層2之間的結合性，以提升線路的可靠度。須說明的是，以本創作實施例而言，基底1與介電層2之間可以採膠合或非膠合方式設置。也就是說，介電層2的第一表面21可緊鄰基底1的底表面11。

承上述，請復參閱圖1所示，第一線路層3具有一裸露表面31，第一線路層3的裸露表面31可低於或齊平於介電層2的第一表面21，也就是說，第一線路層3的裸露表面31可低於介電層2的第一表面21或者是第一線路層3的裸露表面31與介電層2的第一表面21齊平，本創作不以此為限。優選地，以本創作實施例而言，第一線路層3的裸露表面31可與介電層2的第一表面21齊平。

承上述，請復參閱圖1所示，第一導電結構5a可電性連接於第一線路層3，以本創作實施例而言，第一導電結構5a可包括設置於介電層2之中且電性連接於第一線路層3的一第一導電部51a以及設置於介電層2上且電性連接於第一導電結構5a的第一導電部51a的一第二導電部52a。舉例來說，第一導電結構5a的第一導電部51a可以為一導電孔，即，填充有導電鍍層或導電物質的孔洞，而第一導電結構5a的第二導電部52a可以為一線路導體，然本創作不以此為限。

承上述，請復參閱圖1所示，擴增層4可設置於介電層2的第二表面22上，且覆蓋第一導電結構5a的第二導電部52a。舉例來說，擴增層4也可以為一具有介電效果的介電層。接著，第二導電結構5b可電性連接於第一導電結構5a。以本創作實施例而言，第二導電結構5b可包括設置於擴增層4之中且電性連接於第一導電結構5a的第二導電部52a的一第一導電部51b以及設置於擴增層4上且電性連接於第二導電結構5b的第一導電部51b的第二導電部52b。舉例來說，第二導電結構5b的第一導電部51b可以為一導電孔，而第二導電結構5b的第二導電部52b可以為一線路導體，然本創作不以此為限。

進一步來說，請復參閱圖1所示，封裝組件P還可進一步包括一防焊層6(或可稱隔焊層)，防焊層6可設置於擴增層4上，且第二線路層7可設置於防焊層6上。另外，以本創作實施例而言，防焊層6可覆蓋在而第二導電結構5b的第二導電部52b上。再者，舉例來說，第二線路層7可為一焊接材料(例如但不限於：錫球)或金屬凸塊，以使得第二線路層7依序通過第二導電結構5b以及第一導電結構5a而電性連接於第一線路層3。然而，須說明的是，在其他實施方式中，也可以不設置有防焊層6，而使得第二導電結構5b的第二導電部52b直接作為第二線路層7，以作為與電路板電性連接的導電墊。

接著，請復參閱圖1所示，舉例來說，晶片單元C可以為一影像感測器(Complementary Metal-Oxide Semiconductor，CMOS)，且晶片單元C的接腳可電性連接於第一線路層3的裸露表面31，然本創作不以此為限。換句話說，可依據需求而設置其他功能的晶片單元C。另外，封裝單元9可設置於基底1的頂表面12，以封閉容置空間S。舉例來說，封裝組件P還可進一步包括一黏著層8，黏著層8可設置於基底1的底表面11與封裝單元9之間，藉此，以使得封裝單元9通過黏著層8而設置於基底1的頂表面12上。進一步來說，封裝單元9與基底1所圍繞的容置空間S中還可以進一步設置有一封裝膠體(圖中未示出)，以包覆晶片單元C。舉例來說，封裝膠體可以為一環氧樹脂(Epoxy)，然本創作不以此為限。

另外，請復參閱圖1所示，須特別說明的是，在其他實施方式中，可依據需求而調整擴增層4、第一導電結構5a以及第二導電結構的數量與配置位置。進一步來說，使用者可依據需求而調整設置於介電層2與擴增層4之間的導電結構5的配置位置以及層數，同時，導電結構5可電性連接於第一線路層3，以使得第二線路層7通過導電結構5而電性連接於第一線路層3。換句話說，導電結構5的數量可以為一層，或是如圖1所示的由第一導電結構5a及第二導電結構5b所組層，又或者是三層以上之結構，本創作不以導電結構5以及擴增層4之數量為限。值得說明的是，雖然本創作實施例以封裝影像感測器作為說明，但是，在其他實施方式中，也可以應用於微機電封裝(MEMS Packaging)。另外，雖然圖1是以覆晶技術(Flip-Chip)設置晶片單元C，但是，在其他實施方式中也能利用打線技術(wire bonding)的方式設置晶片單元C。

接著，請參閱圖2至14所示，以下將進一步說明封裝組件P的製造方法。詳細來說，圖2、圖5及圖6所示，並配合步驟S102所示：提供一基底1，基底1具有一表面11。接著，如步驟S104 所示：形成一第一線路層3於基底1的表面11上。舉例來說，第一線路層3可通過印刷(printing)、濺鍍(sputtered coating)、蒸鍍(Deposition)、電鍍(electro plating)或化學氣相沉積(chemical vapor deposition)等方式形成，然本創作不以此為限。藉此，由於第一線路層3是先設置在一硬質材料上，因此，能以硬質材料的一平整表面11作為基礎，而使得後續步驟中所產生的第一線路層3的裸露表面31為一良好的接觸測試墊平面。

接著，請參閱圖7所示，並配合步驟S106所示：形成一介電層2以覆蓋第一線路層3與基底1的表面11。再來，請參閱圖8所示，並配合步驟S108所示：形成一第一導電結構5a以電性連接於第一線路層3。詳細來說，介電層2及第一導電結構5a為一通過增層法(Build-up)所形成的增層結構，介電層2可由一介電材料所組成，且介電層2可利用熱壓合、塗佈、濺鍍、蒸鍍或沉積等方式形成於基底1上，然本創作不以此為限。

接著，請參閱圖3並一併配合圖7及圖8所示，在形成所述第一導電結構5a的步驟中可先進行如步驟S1081所示：形成一第一導電部51a於介電層2之中，且第一導電結構5a的第一導電部51a電性連接於第一線路層3。再來，接著進行步驟S1082所示：形成一第二導電部52a於介電層2上，且第一導電結構5a的第二導電部52a電性連接於第一導電結構5a的第一導電部51a。舉例來說，可先利用微影、鑽孔等方式在介電層2上形成一孔洞，再進一步於孔洞中填充第一導電部51a。接著，可再利用印刷、濺鍍、蒸鍍、電鍍或沉積等方式形成電性連接於第一導電結構5a的第一導電部51a的第二導電部52a。

接著，請參閱圖9所示，並配合步驟S110所示：形成一擴增層4以覆蓋介電層2與第一導電結構5a，使得第一導電結構5a位於介電層2與擴增層4之間。接著，請參閱圖10所示，並配合步驟S112所示：形成一第二導電結構5b以電性連接於第一導電結構5a。詳細來說，擴增層4及第二導電結構5b為一通過增層法所形成的增層結構，舉例而言，擴增層4可由一介電材料所組成，且擴增層4可利用熱壓合、塗佈、濺鍍、蒸鍍或沉積等方式形成，然本創作不以此為限。

接著，請參閱圖3並一併配合圖9及圖10所示，在形成所述第二導電結構5b的步驟中可先進行如步驟S1121所示：形成一第一導電部51b於擴增層4之中，且第二導電結構5b的第一導電部51b電性連接於第一導電結構5a的第二導電部52a。再來，接著進行步驟S1122所示：形成一第二導電部52b於擴增層4上，且第二導電結構5b的第二導電部52b電性連接於第二導電結構5b的第一導電部51b。舉例來說，可先利用微影、鑽孔等方式在擴增層4上形成一孔洞，再進一步於孔洞中填充第一導電部51b。接著，可再利用印刷、濺鍍、蒸鍍、電鍍或沉積等方式形成電性連接於第二導電結構5b的第一導電部51b的第二導電部52b。須說明的是，在其他實施方式中，當可以依據需求而調整第一導電結構5a以及第二導電結構5b的位置及數量，且也能調整擴增層4的層數，本創作不已此為限制。

接著，請參閱圖11所示，並配合步驟S114所示：形成一防焊層6於擴增層4上，且防焊層6覆蓋第二導電結構5b。舉例來說，防焊層6可為一高分子聚合物層，可用環氧樹脂、聚醯亞胺(PI)或類似之物質來形成，然本創作不以此為限。再來，請參閱圖12所示，並配合步驟S116所示：形成一第二線路層7於防焊層6上，且第二線路層7電性連接於第二導電結構5b。舉例來說，第二線路層7可由多個錫球所組成，且第二線路層7可通過第二導電結構5b及第一導電結構5a而電性連接於第一線路層3。

接著，請復參閱圖13所示，並配合步驟S118所示：移除其中一部分的基底1，以裸露第一線路層3的一裸露表面31。舉例來說，可利用蝕刻或研磨去除其中一部分的基底1或去除全部的基底1，以裸露第一線路層3的一裸露表面31。然而，以本創作實施例而言，優選可僅移除其中一部分的基底1。

接著，請參閱圖14所示，並配合步驟S120所示：設置一晶片單元C以電性連接於第一線路層3的裸露表面31，且晶片單元C位於另外一部分的基底1所圍繞的一容置空間S中。須說明的是，另外一部分的基底1為移除其中一部分的基底1後所剩餘下來的基底1。

接著，請復參閱圖1所示，圖1為封裝組件P的製造過程的步驟S122的示意圖。如步驟S122所示：設置一封裝單元9於另外一部分的基底1上，以封閉容置空間S。舉例來說，封裝單元9可以為一蓋體，且封裝單元9可通過一黏著層8而設置於另外一部分的基底1上。藉此，以形成一封裝組件P。進一步來說，由於基底1是在步驟S102中所形成的，因此，可避免在後續步驟中再形成一基底1及封裝單元9所導致的溢膠問題產生，進而提升封裝良率。同時，還能有助於降低封裝製程的成本。

[實施例的有益效果]

本創作的有益效果可以在於，本創作實施例所提供的封裝組件P，其能利用“第一線路層3嵌設於介電層2之中”的技術方案，而能達到“提高第一線路層3的可靠度”的技術效果。

另外，本創作實施例所提供的封裝組件P也能利用“晶片單元C設置於基底1所圍繞的一容置空間S中，且晶片單元C電性連接於第一線路層3的裸露表面31”及“封裝單元9設置於基底1的頂表面12，以封閉容置空間S”的技術方案，而能達到“降低封裝成本”及“提升封裝良率”的技術效果。

以上所公開的內容僅為本創作的優選可行實施例，並非因此侷限本創作的專利範圍，所以凡是運用本創作說明書及附圖內容所做的等效技術變化，均包含於本創作的保護範圍內。