TWI848265B

TWI848265B - 半導體裝置及其形成方法

Info

Publication number: TWI848265B
Application number: TW111103874A
Authority: TW
Inventors: 鍾政庭; 陳建宏; 哈維馬; 陳豪育; 勁蔡; 程冠倫
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-02-08
Filing date: 2022-01-28
Publication date: 2024-07-11

Abstract

本文提供半導體裝置及其形成方法，此方法包含提供工件，工件具有半導體結構；在半導體結構上方沉積二維材料層；形成電性連接至半導體結構和二維材料層的源極部件和汲極部件，其中源極部件和汲極部件包含半導體材料；以及在二維材料層上方及源極部件與汲極部件之間形成閘極結構。閘極結構、源極部件、汲極部件、半導體結構及二維材料層被配置以形成場效電晶體。半導體結構和二維材料層分別用作源極部件與汲極部件之間的第一通道和第二通道。

Description

半導體裝置及其形成方法

本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。

半導體積體電路(integrated circuit，IC)產業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件或線路)縮小。此元件尺寸微縮化的製程提供增加生產效率與降低相關費用的益處。此元件尺寸微縮化也增加了加工和製造積體電路的複雜性。舉例來說，積體電路(IC)技術朝向較小的技術節點進步，已引進多閘極裝置透過增加閘極通道耦合及降低關態電流來改善閘極控制。多閘極裝置一般代表具有閘極結構或閘極結構的一部分設置於通道區多於一面上方的裝置。在一些範例中，使用二維材料來形成場效電晶體。隨著持續的元件尺寸微縮化，具有二維材料的多閘極裝置或場效電晶體裝置面臨各種挑戰，例如短通道效應(short-channel effect，SCE)，因此可能無法達到設計目標及裝置效能。因此，雖然傳統二維結構對於其預期目的為足夠的，但是這些傳統二維結構並非在所有方面都令人滿意。

在一些實施例中，提供半導體裝置，半導體裝置包含介電層，位於半導體基底上；導電部件，埋置於介電層中；通道層，具有二維材料或奈米碳管，設置於介電層上；閘極堆疊物，設置於通道層上；以及源極接點和汲極接點，設置於閘極堆疊物的兩側，其中源極接點延伸至介電層並電性連接至導電部件，且其中汲極接點延伸至通道層並透過介電層與導電部件隔離。

在一些實施例中，提供半導體裝置，半導體裝置包含第一介電膜，位於半導體基底上；金屬部件，埋置於第一介電膜中；第二介電膜，位於第一介電膜和金屬部件上；導通孔部件，埋置於第二介電膜中，並坐落於金屬部件上；通道層，具有二維材料或奈米碳管，設置於第二介電膜上；閘極堆疊物，設置於通道層上；以及源極接點和汲極接點，設置於閘極堆疊物的兩側，並坐落於通道層上，其中源極接點在上視圖中與導通孔部件和金屬部件重疊，汲極接點在上視圖中遠離導通孔部件，且源極接點透過第一介電膜與半導體基底隔離。

在另外一些實施例中，提供半導體裝置的形成方法，此方法包含在半導體基底上沉積第一介電膜；在第一介電膜中埋置金屬部件；在金屬部件和第一介電膜上沉積第二介電膜；在第二介電膜中和金屬部件上形成導通孔部件；在第二介電膜和導通孔部件上沉積通道層，通道層具有二維材料或奈米碳管；在通道層上形成閘極堆疊物；以及在通道層上形成源極接點和汲極接點，使得在上視圖中，源極接點與導通孔部件重疊，汲極接點遠離導通孔部件，其中源極接點透過第一介電膜與半導體基底隔離。

100:半導體裝置

102:基底

104:介電層

104A:第一介電膜

104B:第二介電膜

106:金屬部件

108:通道層

108N:第一通道元件

108P:第二通道元件

110:閘極介電層

112:閘極電極

114:硬遮罩

116:閘極堆疊物

118,126:溝槽

120:閘極間隙壁

122:接觸蝕刻停止層

124:層間介電層

128:自對準帽蓋部件

130,146:源極溝槽

132,136:圖案化遮罩

134:汲極溝槽

138,144:源極接點

140:汲極接點

142:導通孔部件

200,250:方法

202,204,206,208,210,212,214,216,218,220,222,252,254:操作

D:直徑

S:間隔

W₁,W₂,W₃,W₄:寬度

根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。

第1圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第2A和2B圖分別顯示依據本發明實施例一個或多個方面，沿第1圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

第3圖顯示依據本發明實施例一個或多個方面，製造半導體裝置的方法的流程圖。

第4圖為依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A圖顯示依據本發明實施例一個或多個方面，在各個製造階段，沿第4圖的線AA’的半導體裝置的局部剖面示意圖。

第5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B圖顯示依據本發明實施例一個或多個方面，在各個製造階段，沿第4圖的線BB’的半導體裝置的局部剖面示意圖。

第16A圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第16B和16C圖分別顯示依據本發明實施例一個或多個方面，沿第16A圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

第17A圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第17B和17C圖分別顯示依據本發明實施例一個或多個方面，沿第17A圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

第18A圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第18B和18C圖分別顯示依據本發明實施例一個或多個方面，沿第18A圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

第19A圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第19B和19C圖分別顯示依據本發明實施例一個或多個方面，沿第19A圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

第20A圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第20B和20C圖分別顯示依據本發明實施例一個或多個方面，沿第20A圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

第21A圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第21B和21C圖分別顯示依據本發明實施例一個或多個方面，沿第21A圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

第22圖顯示依據本發明實施例一個或多個方面，製造半導體裝置的方法的流程圖。

第23圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第24A、25A、26A、27A、28A、29A、30A、31A、32A、33A圖顯示依據本發明實施例一個或多個方面，在各個製造階段，沿第23圖的線AA’的半導體裝置的局部剖面示意圖。

第24B、25B、26B、27B、28B、29B、30B、31B、32B、33B圖顯示依據本發明實施例一個或多個方面，在各個製造階段，沿第23圖的線BB’的半導體裝置的局部剖面示意圖。

第34A圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第34B和34C圖分別顯示依據本發明實施例一個或多個方面，沿第34A圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

第35A圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第35B和35C圖分別顯示依據本發明實施例一個或多個方面，沿第35A圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

第36A圖顯示依據本發明實施例一個或多個方面，半導體裝置的局部上視圖。

第36B和36C圖分別顯示依據本發明實施例一個或多個方面，沿第36A圖的線AA’和BB’的半導體裝置的局部剖面示意圖。

要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，元件之尺寸不限於本揭示之一實施方式之範圍或數值，但可取決於元件之處理條件及/或要求性質。此外，在隨後描述中在第二部件上方或在第二部件上形成第一部件之包括第一及第二部件形成為直接接觸之實施例，以及亦可包括額外部件可形成在第一及第二部件之間，使得第一及第二部件可不直接接觸之實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“在...之上”、“上方”、“上”、“頂部”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，除非另有說明，否則依據本發明所屬技術領域中具通常知識者可理解，此術語涵蓋在所描述的數字的+/-10%。舉例來說，術語“約5nm”涵蓋尺寸範圍從4.5nm至5.5nm。

本發明實施例一般有關於場效電晶體(field-effect transistor，FET)及其製造方法，且特別有關於具有由二維(two-dimensional，2D)材料或奈米碳管(carbon nanotube，CNT)形成的通道層的場效電晶體。在先進半導體技術中，場效電晶體面臨各種挑戰，例如短通道效應(SCE)，由於汲極端耦接至閘極的緣故，因此平面裝置的短通道效應可能無法達到設計目標及裝置效能。

本發明實施例揭露的場效電晶體結構形成於平面主動區(例如平面場效電晶體裝置)上，或者替代地形成於三維(three-dimensional，3D)結構(例如多閘極場效電晶體裝置)上。多閘極裝置的範例包含具有鰭狀結構的鰭式場效電晶體(fin-like field effect transistors，FinFETs)以及多橋接通道(multi-bridge-channel，MBC)電晶體。多橋接通道電晶體具有可延伸以部分或完全環繞通道區的閘極結構，以在兩面或多於兩面上提供到通道區的路徑。由於多橋接通道電晶體的閘極結構圍繞通道區，因此多橋接通道電晶體也可被稱為環繞式閘極電晶體(surrounding gate transistor，SGT)或全繞式閘極(gate-all-around，GAA)電晶體，上述電晶體具有垂直堆疊的複數個通道元件。

本文提供半導體裝置的實施例，半導體裝置的通道層由二維材料或奈米碳管形成，可被統稱為二維場效電晶體裝置。二維場效電晶體裝置可為平面裝置、鰭式場效電晶體或多橋接通道電晶體。本文顯示並描述平面場效電晶體裝置的實施例。

將參考以下圖式更詳細地描述本發明實施例的各方面。依據各種實施例，第1圖顯示半導體裝置100的上視圖，且第2A和2B圖分別顯示沿第1圖的線AA’和BB’的半導體裝置100的剖面示意圖。半導體裝置100在本實施例中為平面場效電晶體，且半導體裝置100替代地可為鰭式場效電晶體或多橋接通道電晶體。

由於半導體裝置100由工件形成，因此在上下文中，半導體裝置100也可被稱為工件。如第1圖所示，半導體裝置100包含基底102。在一實施例中，基底102可為矽基底。在一些其他實施例中，基底102可包含其他半導體，例如鍺(Ge)、矽鍺(SiGe)、第III-V族半導體材料或第II-VI族半導體材料。例示性的第III-V族半導體材料可包含砷化鎵(GaAs)、磷化銦(InP)、磷化鎵(GaP)、氮化鎵(GaN)、磷化砷鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、磷化鎵銦(GaInP)和砷化銦鎵(InGaAs)。例示性的第II-VI族半導體材料可包含硒化鎘(CdSe)、硫化鎘(CdS)、碲化鎘(CdTe)、硒化鋅(ZnSe)、硫化鋅(ZnS)和碲化鋅(ZnTe)。

半導體裝置100包含第一介電膜104A及設置於第一介電膜104A上的第二介電膜104B。第一介電膜104A和第二介電膜104B也被統稱為介電層104。第一介電膜104A和第二介電膜104B透過合適製程沉積，例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、其他合適的方法或前述之組合。第一介電膜104A和第二介電膜104B各包含二氧化矽(SiO₂)、氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、其他合適的介電材料或前述之組合。在一些實施例中，第一介電膜104A包含厚度在10nm與100nm之間的範圍中，且第二介電膜104B包含厚度在5nm與30nm之間的範圍中。

半導體裝置100包含埋置於介電層104中的金屬部件106，因此也被稱為基底接點。金屬部件106沿X方向縱向定向。介電層104和金屬部件106透過合適的程序形成，此程序包含沉積第一介電膜104A；形成金屬部件106；以及沉積第二介電膜104B。此程序可更包含化學機械研磨(chemical-mechanical polishing，CMP)製程，以在沉積第二介電膜104B之後，將頂表面平坦化。形成金屬部件106的方法可包含合適的技術，例如鑲嵌製程，或替代的金屬沉積，接著透過微影製程和蝕刻來進行金屬圖案化。在一些實施例中，用以形成金屬部件106的鑲嵌製程包含將第一介電膜104A圖案化，以形成溝槽；在溝槽中沉積金屬或含金屬導電材料；以及進行化學機械研磨製程，以移除多餘材料，並將表面平坦化。沉積包含物理氣相沉積(physical vapor deposition，PVD)、鍍覆、其他合適的沉積或前述之組合。圖案化可包含微影製程和蝕刻。微影製程更包含光阻塗佈、曝光及顯影，以形成圖案化光阻層，且更包含一個或多個烘烤製程。在一替代實施例中，金屬部件106可透過沉積和圖案化形成。在此情況中，金屬部件106埋置於第二介電膜104B中。金屬部件106包含金屬或金屬合金，例如鎢(W)、鈷(Co)、鎳(Ni)、釕(Ru)、氮化鈦(TiN)、鈦(Ti)、氮化鉭(TaN)、鉭(Ta)、銅(Cu)、鋁(Al)、鉬(Mo)、其他合適的金屬、含金屬導電材料(例如金屬合金)或前述之組合。在一些範例中，金屬部件106包含單一金屬，例如Ni、Ru或Co。在一些範例中，金屬部件106包含含金屬導電材料，例如CuAl合金。在一些範例中，金屬部件106包含多層結構，例如阻障層及阻障層上的塊狀金屬或含金屬導電材料。在一些範例中，阻障層包含Ti/TiN或Ta/TaN，而塊狀金屬或含金屬導電材料包含W、Cu、Al或CuAl合金。阻障層防止金屬擴散到介電膜中。在一些實施例中，金屬部件106包含厚度在5nm與30nm之間的範圍中。之後將再描述金屬部件106的其他尺寸及配置。

半導體裝置100包含設置於第二介電膜104B上的通道層108。通道層108由二維(2D)材料或奈米碳管(CNT)形成，可被統稱為二維通道層(或簡稱為通道層)。應注意的是，由於存在其他結構，因此第1圖看不到通道層108。特別來說，將通道層108圖案化，以形成各個通道元件，例如第一通道元件108N和第二通道元件108P。通道元件的形成包含沉積二維通道材料，以及將二維通道材料圖案化，以形成第一通道元件108N和第二通道元件108P，可被統稱為二維通道層。金屬部件106埋置於介電層104中，且與上方的第一通道元件108N和第二通道元件108P對齊。依據本發明實施例，二維材料意指非常薄且可具有僅單層原子層的半導體材料，也被稱為單層半導體材料，或替代地包含1個到5個具有厚度再0.5nm與5nm之間的範圍中的單層。在一些實施例中，二維材料包含二維過渡金屬二硫化物(transition metal dichalcogenide，TMD)，例如硫化鎢(WS₂)、碲化鎢(WTe₂)、硒化鎢(WSe₂)、硫化鉬(MoS₂)、碲化鎢(WTe₂)、硒化鉬(MoSe₂)、硫化鉿(HfS₂)、碲化鉿(HfTe₂)、硒化鉿(HfSe₂)等。二維過渡金屬二硫化物材料層包含MX₂型原子級薄半導體，其具有過渡金屬原子M(例如Mo、W、Hf等)及硫族原子X(例如S、Se或Te)。一層的M原子位於兩層的X原子之間。舉例來說，MoS₂單層厚度僅6.5Å。在一些實施例中，通道層108包含厚度在0.5Å與5Å之間的範圍中。在一些替代實施例中，通道層108包含奈米碳管(CNT)。在一些實施例中，通道層108包含其他合適的二維材料，例如黑磷或石墨烯。二維材料層可為未摻雜或替代地摻雜摻雜物，例如硫(S)、硒(Se)、碲(Te)、鋯(Zr)、鉿(Hf)、鎢(W)、鉬(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、矽(Si)或錫(Sn)。在一些範例中，對應的摻雜濃度在1x10⁸/cm²與1x10¹²/cm²之間的範圍中。

沉積並圖案化通道層108，以定義主動區。在本實施例中，如第1圖所示，通道層108包含在第一方向(X方向)縱向定向的第一通道元件108N和第二通道元件108P。再者，在本實施例中，第一通道元件108N被配置以形成一個或多個n型場效電晶體(nFET)，而第二通道元件108P被配置以形成一個或多個p型場效電晶體(pFET)。在一些實施例中，使用不同的二維材料形成n型場效電晶體和p型場效電晶體，以分別實現更大的驅動電流。舉例來說，MoS₂具有高電子移動率及低電洞移動率；相較之下，WSe₂具有高電洞移動率。在此情況中，MoS₂和WSe₂可分別用作n型場效電晶體和p型場效電晶體通道。在此情況中，分別沉積並圖案化n型場效電晶體和p型場效電晶體通道的二維通道層，以形成對應的n型場效電晶體和p型場效電晶體通道的二維通道。

二維通道層的沉積包含任何合適的方法，例如磊晶成長、化學氣相沉積(CVD)、原子層沉積(ALD)或前述之組合。圖案化製程包含微影製程和蝕刻。在一些實施例中，二維通道層透過其他合適的技術形成，例如轉移方法。在轉移方法中，二維材料層透過化學氣相沉積方法成長於藍寶石基底上，以得到較好的品質。之後，二維材料層轉移至具有SiO₂頂層的矽基底。

半導體裝置100包含閘極結構，閘極結構具有一個或多個閘極堆疊物116，閘極堆疊物116設置於第一通道元件108N和第二通道元件108P上並在第二方向(Y方向)縱向定向，第二方向(Y方向)垂直於或大致垂直於第一方向(X方向)。在所描述的實施例中，閘極結構包含設置於第一通道元件108N和第二通道元件108P的左側上的左側邊緣閘極堆疊物116，以及設置於第一通道元件108N和第二通道元件108P的右側上的右側邊緣閘極堆疊物116，且更包含設置於左側邊緣閘極堆疊物116與右側邊緣閘極堆疊物116之間的中間閘極堆疊物116。再者，在本發明實施例中，中間閘極堆疊物116為功能性閘極堆疊物，以形成各種場效電晶體，例如與第一通道元件108N和中間閘極堆疊物116相關的n型場效電晶體以及與第二通道元件108P和中間閘極堆疊物116相關的p型場效電晶體。在本實施例中，僅顯示一個中間閘極堆疊物116在左側邊緣閘極堆疊物116與右側邊緣閘極堆疊物116之間。然而，本發明實施例不限於此，多於一個的功能性閘極堆疊物116可設置於左側邊緣閘極堆疊物116與右側邊緣閘極堆疊物116之間，以形成多個場效電晶體。

左側邊緣閘極堆疊物116和右側邊緣閘極堆疊物116為虛設閘極堆疊物，被設計來提供一致的閘極圖案密度，以增加製造能力及消除邊緣效應(edge effect)，進而增強一致的各種場效電晶體的裝置效能。此處，邊緣效應意指由於不同環境的緣故，場效電晶體效能從中間到邊緣變化的現象。左側邊緣閘極堆疊物116和右側邊緣閘極堆疊物116各部分設置於通道層108上，並從通道層108(例如第一通道元件108N和第二通道元件108P)沿第一方向延伸至第二介電膜104B。

閘極堆疊物116包含閘極介電層110以及設置於閘極介電層110上的閘極電極112。閘極結構更包含閘極間隙壁120，閘極間隙壁120更設置於閘極堆疊物116的兩側壁上。閘極堆疊物116的形成包含沉積包含介電層和導電層的閘極材料；以及將閘極材料圖案化，以形成閘極堆疊物116。圖案化製程包含微影製程和蝕刻。閘極間隙壁120的形成包含在閘極堆疊物116上沉積一個或多個介電材料膜，以及進行非等向性蝕刻製程，例如電漿蝕刻。

閘極介電層110包含一個或多個介電材料，例如具有介電常數比熱氧化矽更大的高介電常數介電材料層，例如氧化鉿(HfO₂)、氧化鉿矽(HfSiO₂)、氧化鋯(ZrO₂)或前述之組合。替代地，閘極介電層110包含界面層及設置於界面層上的高介電常數介電材料層。在各種實施例中，界面層包含氧化矽(SiN)、氮氧化矽(SiON)、氧化鋁(Al₂O₃)、六方氮化硼(hBN)或前述之組合。閘極電極112包含一個或多個導電材料，例如鎢(W)、氮化鈦、鈦、氮化鉭、鉭、鋁、其他合適的導電材料或前述之組合。閘極電極112具有厚度在5nm與30nm之間的範圍中。閘極間隙壁120包含氧化矽、氮化矽、氮氧化矽、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)或前述之組合。閘極間隙壁120具有厚度在2nm與10nm之間的範圍中。

半導體裝置100更包含設置於閘極堆疊物116上的自對準帽蓋(self-aligned cap，SAC)部件128。自對準帽蓋部件128自對準閘極結構，特別自對準閘極間隙壁120，並受到接觸蝕刻停止層(contact etch-stop layer，CESL)122限制。自對準帽蓋部件128的形成包含合適的程序。舉例來說，此程序包含在閘極堆疊物上方的凹口中沉積自對準帽蓋介電材料，並應用化學機械研磨製程來移除多餘的自對準帽蓋介電材料。自對準帽蓋部件128包含一個或多個介電材料，例如氮化矽、氧化鋁、碳化矽、氧化鉿、氧化鋯或前述之組合。

半導體裝置100也包含接觸蝕刻停止層122及設置於接觸蝕刻停止層122上的層間介電(interlayer dielectric，ILD)層124。接觸蝕刻停止層122和層間介電層124的形成包含順應性沉積接觸蝕刻停止層122，例如透過化學氣相沉積或原子層沉積(ALD)；沉積層間介電層124，例如透過化學氣相沉積、可流動化學氣相沉積、其他合適的沉積或前述之組合；進行化學機械研磨製程。接觸蝕刻停止層122在組成上不同於層間介電層124，以提供蝕刻選擇性。接觸蝕刻停止層122包含氧化矽、氮化矽、其他合適的介電材料或前述之組合。接觸蝕刻停止層122具有厚度在2nm與10nm之間的範圍中。在一些實施例中，層間介電層124包含未摻雜矽玻璃(undoped silica glass，USG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)或前述之組合。在一些實施例中，層間介電層124包含具有比熱氧化矽更低的介電常數的低介電常數介電材料，例如氟矽玻璃(fluorinated silica glass，FSG)、碳摻雜氧化矽、黑鑽石®(加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(密西根州密德蘭的陶氏化學)、聚醯亞胺及/或其他材料。

半導體裝置100也包含源極接觸部件(或僅源極接點138)以及汲極接觸部件(或僅汲極接點140)，源極接點138和汲極接點140設置於閘極堆疊物116的兩側，且被配置以接觸及電性連接至通道層108。源極接點138和汲極接點140為導電部件，且包含一個或多個導電材料，例如鎢、鈷(Co)、釕(Ru)、Ta、TaN、TiN、鋁、鉬(Mo)、銀(Ag)、金(Au)、鉑(Pt)、鈧(Sc)、鈀(Pd)、鉿、其他合適的金屬或前述之組合。

源極接點138和汲極接點140的形成包含合適的程序，例如鑲嵌製程。鑲嵌製程更包含將層間介電層(及介電層104)圖案化，以形成溝槽；以金屬或其他合適的導電材料填充溝槽；以及進行化學機械研磨製程。

源極接點138和汲極接點140配置不同。特別來說，源極接點138垂直延伸，以接觸埋置於介電層104中的金屬部件106，而汲極接點140垂直延伸至通道層108，並透過介電層104與金屬部件106隔開。在所描述的實施例中，汲極接點140延伸通過通道層108，以到達介電層104。再者，在本發明實施例中，汲極接點140的底表面與通道層108的底表面共平面。此外，汲極接點140的底表面與介電層104的頂表面共平面。在一些實施例中，汲極接點140替代地坐落於通道層108上。在此情況中，汲極接點140的底表面與通道層108的頂表面共平面。

透過使用所揭露的半導體裝置100，由於埋置的金屬部件106及其與源極接點138的連接，因此從汲極接點140的一側到閘極堆疊物116的電場耦合被重新分配至源極接點或終止，進而減少汲極到閘極的耦合，並改善短通道效應。由於金屬部件106埋置於介電層104中，且金屬部件106透過介電層104與通道層108隔離，因此半導體裝置100也有效地防止了到金屬部件106的通道漏電。

以下參考第3圖及第4圖到第15B圖進一步描述形成半導體裝置100的方法。依據各種實施例，第3圖為方法200的流程圖；第4圖為半導體裝置100的上視圖；第5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A圖為在各個製造階段，沿第4圖的線AA’的半導體裝置100的剖面示意圖；第5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B圖為在各個製造階段，沿第4圖的線BB’的半導體裝置100的剖面示意圖。

請參照第5A和5B圖，方法200從操作202開始，透過提供具有基底102的工件(半導體裝置100)。

請參照第5A、5B、6A和6B圖，方法200包含操作204，操作204在基底102上形成介電層104，以及在介電層104中埋置金屬部件106。特別來說，操作204包含沉積第一介電膜104A；形成金屬部件106；以及在第一介電膜104A和金屬部件106上形成第二介電膜104B。在一些實施例中，形成金屬部件106的步驟包含鑲嵌製程，鑲嵌製程更包含將第一介電膜104A圖案化，以形成溝槽；以導電材料填充溝槽，以形成金屬部件106；並進行化學機械研磨製程。金屬部件106沿X方向縱向定向，並沿Y方向橫跨寬度W₁。

請參照第7A和7B圖，方法200包含操作206，操作206在第二介電膜104B上形成通道層108。通道層108的形成步驟包含沉積二維材料，並將二維材料圖案化，以形成具有各種二維通道元件(例如第一通道元件108N和第二通道元件108P)的通道層108。二維通道元件(例如第一通道元件108N或第二通道元件 108P)沿X方向縱向定向，並沿Y方向橫跨寬度W₂。特別來說，在上視圖中，通道元件分別垂直對齊金屬部件106，並分別與金屬部件106重疊。在一些實施例中，寬度W₂在5nm與100nm之間的範圍中，且寬度W₁等於或大於寬度W₂，例如大於5nm至20nm。在一些實施例中，寬度W₁/寬度W₂的比值大於1，例如在1.2與1.5之間的範圍中。

再請參照第7A和7B圖，方法200包含操作208，操作208在通道層108和介電層104上沉積閘極材料。閘極材料包含閘極介電層110、設置於閘極介電層110上的閘極電極112，且閘極材料可更包含設置於閘極電極112上的硬遮罩114，硬遮罩114用作蝕刻遮罩，以將閘極材料圖案化。硬遮罩114可透過任何合適的製程形成，例如化學氣相沉積。硬遮罩114包含一個或多個介電材料，例如氧化矽、氮化矽、氮氧化矽、氮碳化矽和氮碳氧化矽。硬遮罩114可額外地或替代地包含其他合適的材料。依據一些範例，硬遮罩114包含厚度在5nm與30nm之間的範圍中。

請參照第8A和8B圖，方法200包含操作210，操作210將閘極材料圖案化，以形成閘極堆疊物116，形成在閘極堆疊物116之間的溝槽118。圖案化製程包含微影製程和蝕刻。在所描述的實施例中，圖案化製程包含透過微影製程形成圖案化光阻層；對硬遮罩114進行第一蝕刻製程，以將圖案化光阻層的開口轉移至硬遮罩114；以及對閘極材料進行第二蝕刻製程，以將硬遮罩114的開口轉移至閘極材料，進而形成閘極堆疊物116。

請參照第9A和9B圖，方法200包含操作212，操作212透過合適的程序形成閘極間隙壁120、接觸蝕刻停止層122和層間介電層124。在所描述的實施例中，操作212包含在溝槽118中及閘極堆疊物116的側壁上沉積閘極間隙壁 120；在閘極間隙壁120上沉積接觸蝕刻停止層122；以及在接觸蝕刻停止層122上沉積層間介電層124，以填充溝槽118。

請參照第10A和10B圖，操作212更包含進行化學機械研磨製程，以移除多餘的沉積材料，並將表面平坦化。

請參照第11A、11B、12A和12B圖，方法200包含操作214，操作214在閘極堆疊物116上形成自對準帽蓋部件128。自對準帽蓋部件128自對準閘極堆疊物116，並受到接觸蝕刻停止層122限制。自對準帽蓋部件128包含一個或多個介電材料，且包含頂表面與層間介電層124的頂表面共平面。在所描述的實施例中，自對準帽蓋部件128的形成包含透過蝕刻移除硬遮罩114；拉回閘極間隙壁120，以在層間介電層124中形成溝槽126，如第11A和11B圖所示。拉回製程包含進行合適的蝕刻製程，以選擇性蝕刻閘極間隙壁120，進而將閘極間隙壁120凹陷，例如將閘極間隙壁120凹陷至閘極堆疊物116的高度。

在所描述的實施例中，自對準帽蓋部件128的形成更包含在溝槽126中填充介電材料；以及對多餘的沉積介電材料進行化學機械研磨製程，並將表面平坦化，進而在溝槽126中形成自對準帽蓋部件128，如第12A和12B圖所示。

請參照第13A和13B圖，方法200包含操作216，操作216形成源極溝槽130，源極溝槽130通過層間介電層124、接觸蝕刻停止層122、閘極間隙壁120、通道層108及第二介電膜104B，並向下延伸至金屬部件106。源極溝槽130暴露金屬部件106。源極溝槽130的形成包含合適的程序，例如一個程序更包含透過微影製程形成圖案化遮罩132；以及進行一個或多個蝕刻製程，以蝕刻各種材料通過圖案化遮罩132的開口，直到在源極溝槽130中暴露金屬部件106。在所描述的實施例中，圖案化光阻層用作圖案化遮罩132。替代地，硬遮罩可用作圖案化遮罩132。蝕刻製程可包含電漿蝕刻、濕蝕刻、其他合適的蝕刻或前述之組合，以蝕刻通過各種材料層。蝕刻製程可包含多個蝕刻步驟，以蝕刻通過不同的材料層。在本實施例中，設計蝕刻製程，以相對於其他材料(例如自對準帽蓋部件128)具有選擇性，使得自對準帽蓋部件128和圖案化遮罩132共同作為蝕刻遮罩。因此，在微影製程中可使用低階(low-grade)光罩。再者，在本發明實施例中，接觸蝕刻停止層122也可作為共同蝕刻遮罩。只有當源極溝槽130到達接觸蝕刻停止層122時，應用濕蝕刻或非等向性蝕刻，以通過接觸蝕刻停止層122的底部。在形成源極溝槽130之後，圖案化遮罩132透過合適的製程移除，在圖案化遮罩132為圖案化光阻層的情況中，合適的製程例如電漿灰化或濕式剝離。

請參照第14A和14B圖，方法200包含操作218，操作218形成汲極溝槽134，汲極溝槽134通過層間介電層124、接觸蝕刻停止層122、閘極間隙壁120及通道層108，並向下延伸至第二介電膜104B。汲極溝槽134暴露第二介電膜104B。汲極溝槽134的形成步驟相似於源極溝槽130的形成步驟，除了汲極溝槽134位於汲極區，並向下延伸至不同的水平高度。特別來說，圖案化遮罩136透過微影製程形成。圖案化遮罩136覆蓋源極溝槽130，並具有開口，以暴露汲極區。圖案化遮罩136和自對準帽蓋部件128共同作為蝕刻遮罩。在形成汲極溝槽134之後，圖案化遮罩136透過合適的製程移除，在圖案化遮罩136為圖案化光阻層的情況中，合適的製程例如電漿灰化或濕式剝離。

請參照第15A和15B圖，方法200包含操作220，操作220分別在源極溝槽130和汲極溝槽134中形成源極接點138和汲極接點140。源極接點138直接坐落於金屬部件106上，並電性連接至金屬部件106；而汲極接點140坐落於第二介電膜104B上，並透過介電層104與金屬部件106隔離或隔開。由於對應的電晶體(及二維通道層)通常是關閉的，因此汲極接點140不電性連接至金屬部件106。在一些實施例中，源極接點138和汲極接點140的形成步驟包含使用合適的沉積方法來沉積金屬或其他含金屬導電材料，以填充源極溝槽130和汲極溝槽134；以及進行化學機械研磨製程，以移除多餘的沉積金屬，並將表面平坦化。因此，源極接點138和汲極接點140具有共平面的頂表面，且底表面在不同的水平高度，如第15A圖所示。在一些實施例中，源極接點138和汲極接點140各包含多層，例如阻障層及阻障層圍繞的塊狀金屬，使得塊狀金屬透過阻障層與周圍的介電材料隔開，以防止擴散。再者，在本發明實施例中，阻障層可包含Ti和TiN，或Ta或TaN；而塊狀金屬包含W、Al、Cu、其他合適的金屬或前述之組合。阻障層可透過物理氣相沉積、原子層沉積或其他合適的方法沉積。塊狀金屬可透過物理氣相沉積、原子層沉積、鍍覆、其他合適的方法或前述之組合沉積。舉例來說，阻障層透過物理氣相沉積來沉積，且塊狀金屬透過物理氣相沉積來沉積，以形成晶種層，並接著在晶種層上鍍覆。源極接點138沿Y方向橫跨寬度W₃。將寬度W₁、寬度W₂和寬度W₃的尺寸設計為具有特定關聯，以最佳化裝置效能，之後將依據各種實施例進一步描述寬度W₁、寬度W₂和寬度W₃之間的關聯。

方法200可更包含操作222，操作222進行進一步的製程，以形成半導體裝置100。方法200可包含在進行上述操作之前、期間及/或之後的其他加工步驟。舉例來說，方法200包含形成互連結構，以將各種裝置部件耦接至功能性電路。互連部件包含各種金屬部件，例如金屬線及導通孔部件，以形成電性路徑。

依據一些實施例，半導體裝置100的一替代實施例顯示於第16A-16C圖中。第16A圖為半導體裝置100的上視圖；第16B圖為沿第16A圖的線 AA’的半導體裝置100的剖面示意圖；第16C圖為沿第16A圖的線BB’的半導體裝置100的剖面示意圖。在此情況中，用以形成汲極溝槽134的操作218可能不同，且汲極溝槽134停止於通道層108上，而非蝕刻通過通道層108。在此情況中，汲極接點140坐落於通道層108上，並電性連接至通道層108。

依據一些實施例，半導體裝置100的另一替代實施例顯示於第17A-17C圖中。第17A圖為半導體裝置100的上視圖；第17B圖為沿第17A圖的線AA’的半導體裝置100的剖面示意圖；第17C圖為沿第17A圖的線BB’的半導體裝置100的剖面示意圖。在所示的實施例中，操作204可能形成不同的金屬部件106。形成不同尺寸的金屬部件106，例如金屬部件106沿X方向水平延伸至閘極堆疊物116與汲極接點140之間的位置，例如金屬部件106的邊緣在上視圖中與接觸蝕刻停止層122重疊，或替代地金屬部件106的邊緣在上視圖中與接觸蝕刻停止層122的側壁對齊。

依據一些實施例，半導體裝置100的另一替代實施例顯示於第18A-18C圖中。第18A圖為半導體裝置100的上視圖；第18B圖為沿第18A圖的線AA’的半導體裝置100的剖面示意圖；第18C圖為沿第18A圖的線BB’的半導體裝置100的剖面示意圖。在所示的實施例中，用以形成源極溝槽130的操作216可能不同，且蝕刻製程部分凹陷金屬部件106。因此，源極溝槽130延伸至金屬部件106中，而非停止於金屬部件106上。在此情況中，源極接點138突出並部分埋置於金屬部件106中，源極接點138和金屬部件106具有增加的接觸面積。

依據一些實施例，半導體裝置100的另一替代實施例顯示於第19A-19C圖中。第19A圖為半導體裝置100的上視圖；第19B圖為沿第19A圖的線AA’的半導體裝置100的剖面示意圖；第19C圖為沿第19A圖的線BB’的半導體裝置100的剖面示意圖。在一些替代實施例中，用以形成源極溝槽130的操作216可能不同，且蝕刻製程部分凹陷介電層104。再者，源極接點138沿Y方向橫跨寬度W₃，寬度W₃大於金屬部件106的寬度W₁。因此，源極接點138部分突出至介電層104中，並設置於金屬部件106的側壁上，源極接點138和金屬部件106具有增加的接觸面積。

依據一些實施例，半導體裝置100的另一替代實施例顯示於第20A-20C圖中。第20A圖為半導體裝置100的上視圖；第20B圖為沿第20A圖的線AA’的半導體裝置100的剖面示意圖；第20C圖為沿第20A圖的線BB’的半導體裝置100的剖面示意圖。在此情況中，形成的通道層108不同於操作206形成的通道層108。舉例來說，n型場效電晶體的第一通道元件108N和p型場效電晶體的第二通道元件108P各包含多個通道元件，例如各包含“n”個通道元件。在顯示的實施例中，數量“n”為4。然而，本發明實施例不限於此，且數量“n”可為任何合適的數字，例如3、5、6等。在所示的實施例中，通道元件由奈米碳管(CNTs)形成。在一些範例中，每個奈米碳管的直徑D在1nm與1.5nm之間的範圍中。相鄰通道元件之間的間隔S在1nm與1.5nm之間的範圍中。間距P=間隔S+直徑D，間距P在2nm與3nm之間的範圍中。間距P/直徑D的比值在1.3與3之間。

依據一些實施例，半導體裝置100的另一替代實施例顯示於第21A-21C圖中。第21A圖為半導體裝置100的上視圖；第21B圖為沿第21A圖的線AA’的半導體裝置100的剖面示意圖；第21C圖為沿第21A圖的線BB’的半導體裝置100的剖面示意圖。在此情況中，源極接點144相似於汲極接點140。源極接點144和汲極接點140都從層間介電層124的頂表面垂直延伸至通道層108的頂表面。源極接點144和汲極接點140的頂表面共平面，且源極接點144和汲極接點140 的底表面也共平面。再者，半導體裝置100更包含埋置於第二介電膜104B中的導電部件(或導通孔部件142)。導通孔部件142垂直橫跨於通道層108的底表面與金屬部件106的頂表面之間。導通孔部件142被配置為在上視圖中與源極接點144和金屬部件106對齊或重疊，使得源極接點144透過通道層108和導通孔部件142電性連接至金屬部件106。導通孔部件142在組成、形成方法和結構上相似於源極接點138或144。舉例來說，導通孔部件142包含W、Co、Ru、Ti、Ti、TaN、Ta、Al、Mo、其他合適的含金屬導電材料或前述之組合。在一些範例中，導通孔部件142包含多層，例如阻障層及位於阻障層上的塊狀金屬。阻障層包含Ti/TiN或Ta/TaN。塊狀金屬包含W、Co、Ru、Al、Mo、其他合適的含金屬導電材料或前述之組合。以下將參考第22-33B圖進一步描述第21A-21C圖中的半導體裝置100的形成。

依據各種實施例，第22圖為製造第21A-21C圖的半導體裝置100的方法250的流程圖；第23圖為半導體裝置100的上視圖；第24A、25A、26A、27A、28A、29A、30A、31A、32A、33A圖為在各個製造階段，沿第23圖的線AA’的半導體裝置100的剖面示意圖；第24B、25B、26B、27B、28B、29B、30B、31B、32B、33B圖為在各個製造階段，沿第23圖的線BB’的半導體裝置100的剖面示意圖。

請參照第24A和24B圖，方法250從操作202開始，透過提供具有基底102的工件(半導體裝置100)。

再請參照第24A和24B圖，方法250包含操作204，操作204在基底102上形成介電層104，以及在介電層104中埋置金屬部件106。特別來說，操作204包含沉積第一介電膜104A；形成金屬部件106；以及在第一介電膜104A和金屬部件106上形成第二介電膜104B。在一些實施例中，形成金屬部件106的步驟包含鑲嵌製程，鑲嵌製程更包含將第一介電膜104A圖案化，以形成溝槽；以導電材料填充溝槽，以形成金屬部件106；並進行化學機械研磨製程。金屬部件106沿X方向縱向定向，並沿Y方向橫跨寬度W₁。

請參照第25A和25B圖，方法250包含操作252，操作252形成埋置於第二介電膜104B中的導通孔部件142。導通孔部件142沿Y方向橫跨寬度W₄。在一些實施例中，形成導通孔部件142的步驟包含鑲嵌製程，鑲嵌製程更包含將第二介電膜104B圖案化，以形成溝槽；以導電材料填充溝槽，以形成導通孔部件142；以及進行化學機械研磨製程。

請參照第26A和26B圖，方法250包含操作206，操作206在第二介電膜104B上形成通道層108。通道層108的形成步驟包含沉積二維材料，並將二維材料圖案化，以形成具有各種二維通道元件(例如第一通道元件108N和第二通道元件108P)的通道層108。二維通道元件(例如第一通道元件108N或第二通道元件108P)沿X方向縱向定向，並沿Y方向橫跨寬度W₂。特別來說，在上視圖中，通道元件分別垂直對齊金屬部件106，並分別與金屬部件106重疊。

再請參照第26A和26B圖，方法250包含操作208，操作208在通道層108和介電層104上沉積閘極材料。閘極材料包含閘極介電層110、設置於閘極介電層110上的閘極電極112，且閘極材料可更包含設置於閘極電極112上的硬遮罩114，硬遮罩114用作蝕刻遮罩，以將閘極材料圖案化。硬遮罩114可透過任何合適的製程形成，例如化學氣相沉積。硬遮罩114包含一個或多個介電材料，例如氧化矽、氮化矽、氮氧化矽、氮碳化矽和氮碳氧化矽。硬遮罩114可額外地或替代地包含其他合適的材料。依據一些範例，硬遮罩114包含厚度在5nm與30nm 之間的範圍中。

請參照第27A和27B圖，方法250包含操作210，操作210將閘極材料圖案化，以形成閘極堆疊物116，形成在閘極堆疊物116之間的溝槽118。圖案化製程包含微影製程和蝕刻。在所描述的實施例中，圖案化製程包含透過微影製程形成圖案化光阻層；對硬遮罩114進行第一蝕刻製程，以將圖案化光阻層的開口轉移至硬遮罩114；以及對閘極材料進行第二蝕刻製程，以將硬遮罩114的開口轉移至閘極材料，進而形成閘極堆疊物116。

請參照第28A和28B圖，方法250包含操作212，操作212透過合適的程序形成閘極間隙壁120、接觸蝕刻停止層122和層間介電層124。在所描述的實施例中，操作212包含在溝槽118中及閘極堆疊物116的側壁上沉積閘極間隙壁120；在閘極間隙壁120上沉積接觸蝕刻停止層122；以及在接觸蝕刻停止層122上沉積層間介電層124，以填充溝槽118。

請參照第29A和29B圖，操作212更包含進行化學機械研磨製程，以移除多餘的沉積材料，並將表面平坦化。

請參照第30A、30B、31A和31B圖，方法250包含操作214，操作214在閘極堆疊物116上形成自對準帽蓋部件128。自對準帽蓋部件128自對準閘極堆疊物116，並受到接觸蝕刻停止層122限制。自對準帽蓋部件128包含一個或多個介電材料，且包含頂表面與層間介電層124的頂表面共平面。在所描述的實施例中，自對準帽蓋部件128的形成包含透過蝕刻移除硬遮罩114；拉回閘極間隙壁120，以在層間介電層124中形成溝槽126，如第30A和30B圖所示。拉回製程包含進行合適的蝕刻製程，以選擇性蝕刻閘極間隙壁120，進而將閘極間隙壁120凹陷，例如將閘極間隙壁120凹陷至閘極堆疊物116的高度。

在所描述的實施例中，自對準帽蓋部件128的形成更包含在溝槽126中填充介電材料；以及對多餘的沉積介電材料進行化學機械研磨製程，並將表面平坦化，進而在溝槽126中形成自對準帽蓋部件128，如第31A和31B圖所示。

請參照第32A和32B圖，方法250包含操作254，操作254在層間介電層124中形成源極溝槽146和汲極溝槽134。源極溝槽146和汲極溝槽134通過層間介電層124、接觸蝕刻停止層122及閘極間隙壁120，並向下延伸至通道層108。源極溝槽146和汲極溝槽134暴露通道層108。特別來說，源極溝槽146和汲極溝槽134透過相同的圖案化程序同時形成。源極溝槽146和汲極溝槽134的形成包含合適的程序，例如一個程序更包含透過微影製程形成圖案化遮罩；以及進行一個或多個蝕刻製程，以蝕刻各種材料通過圖案化遮罩的開口，直到在源極溝槽146和汲極溝槽134暴露通道層108。在所描述的實施例中，圖案化光阻層用作圖案化遮罩。替代地，硬遮罩可用作圖案化遮罩。蝕刻製程可包含電漿蝕刻、濕蝕刻、其他合適的蝕刻或前述之組合，以蝕刻通過各種材料層。蝕刻製程可包含多個蝕刻步驟，以蝕刻通過不同的材料層。在本實施例中，設計蝕刻製程，以相對於其他材料(例如自對準帽蓋部件128)具有選擇性，使得自對準帽蓋部件128和圖案化遮罩共同作為蝕刻遮罩。因此，在微影製程中可使用低階(low-grade)光罩。再者，在本發明實施例中，接觸蝕刻停止層122也可作為共同蝕刻遮罩。只有當溝槽到達接觸蝕刻停止層122時，應用濕蝕刻或非等向性蝕刻，以通過接觸蝕刻停止層122的底部。在形成源極溝槽146和汲極溝槽134之後，圖案化遮罩透過合適的製程移除。

請參照第33A和33B圖，方法250包含操作220，操作220分別在源極溝槽146和汲極溝槽134中形成源極接點144和汲極接點140。源極接點144直接坐落於金屬部件106上，並電性連接至金屬部件106；而源極接點144和汲極接點140直接坐落於通道層108上。源極接點144坐落於金屬部件106上並電性連接至金屬部件106，而汲極接點140透過介電層104與金屬部件106隔開。在一些實施例中，源極接點144和汲極接點140的形成包含使用合適的沉積方法來沉積金屬或其他含金屬導電材料，以填充源極溝槽146和汲極溝槽134；以及進行化學機械研磨製程，以移除多餘的沉積金屬，並將表面平坦化。因此，源極接點144和汲極接點140具有共平面的頂表面，且底表面也共平面，如第33A圖所示。在一些實施例中，源極接點144和汲極接點140各包含多層，例如阻障層及阻障層圍繞的塊狀金屬，使得塊狀金屬透過阻障層與周圍的介電材料隔開，以防止擴散。再者，在本發明實施例中，阻障層可包含Ti和TiN，或Ta或TaN；而塊狀金屬包含W、Al、Cu、其他合適的金屬或前述之組合。阻障層可透過物理氣相沉積、原子層沉積或其他合適的方法沉積。塊狀金屬可透過物理氣相沉積、原子層沉積、鍍覆、其他合適的方法或前述之組合沉積。舉例來說，阻障層透過物理氣相沉積來沉積，且塊狀金屬透過物理氣相沉積來沉積，以形成晶種層，並接著在晶種層上鍍覆。

方法250可更包含操作222，操作222進行進一步的製程，以形成半導體裝置100。方法250可包含在進行上述操作之前、期間及/或之後的其他加工步驟。舉例來說，方法250包含形成互連結構，以將各種裝置部件耦接至功能性電路。互連部件包含各種金屬部件，例如金屬線及導通孔部件，以形成電性路徑。

在一些替代實施例中，操作204可能形成不同的金屬部件106。形成不同尺寸的金屬部件106，例如金屬部件106沿X方向水平延伸至閘極堆疊物 116與汲極接點140之間的位置，例如金屬部件106的邊緣在上視圖中與閘極間隙壁120重疊，或替代地金屬部件106的邊緣在上視圖中與接觸蝕刻停止層122重疊，如第34A、34B和34C圖所示。第34A圖為半導體裝置100的上視圖；第34B圖為沿第34A圖的線AA’的半導體裝置100的剖面示意圖；第34C圖為沿第34A圖的線BB’的半導體裝置100的剖面示意圖。再者，導通孔部件142和源極接點144沿X方向橫跨相同尺寸，並在上視圖中並完全重疊。特別來說，在上視圖中，導通孔部件142的邊緣和源極接點144的邊緣沿X方向分別彼此對齊。

在一些替代實施例中，導通孔部件142和源極接點144沿X方向橫跨不同尺寸，並在上視圖中重疊。特別來說，源極接點144沿X方向橫跨寬度W₂，而導通孔部件142沿X方向橫跨小於寬度W₄且大於寬度W₂的尺寸。在一些範例中，寬度W₄/寬度W₂的比值在1.3與1.8之間的範圍中。金屬部件106沿X方向橫跨，使得在上視圖中，源極接點144、閘極堆疊物116和汲極接點140皆與金屬部件106重疊，如第35A、35B和35C圖所示。第35A圖為半導體裝置100的上視圖；第35B圖為沿第35A圖的線AA’的半導體裝置100的剖面示意圖；第35C圖為沿第35A圖的線BB’的半導體裝置100的剖面示意圖。

依據一些實施例，第36A、36B和36C圖顯示另一替代的半導體裝置100。第36A圖為半導體裝置100的上視圖；第36B圖為沿第36A圖的線AA’的半導體裝置100的剖面示意圖；第36C圖為沿第36A圖的線BB’的半導體裝置100的剖面示意圖。在此情況中，形成的通道層108不同於操作206形成的通道層108。舉例來說，n型場效電晶體的第一通道元件108N和p型場效電晶體的第二通道元件108P各包含多個通道元件，例如各包含“n”個通道元件。在顯示的實施例中，數量“n”為4。然而，本發明實施例不限於此，且數量“n”可為任何合適的數字，例如3、5、6等。在所示的實施例中，通道元件由奈米碳管(CNTs)形成。在一些範例中，每個奈米碳管的直徑D在1nm與1.5nm之間的範圍中。相鄰通道元件之間的間隔S在1nm與1.5nm之間的範圍中。間距P=間隔S+直徑D，間距P在2nm與3nm之間的範圍中。間距P/直徑D的比值在1.3與3之間。

半導體裝置100可能具有平面結構，或替代為具有多閘極裝置的三維結構。建構多閘極裝置，以透過增加閘極通道耦合、降低關態電流及減少短通道效應(SCE)來改善閘極控制。多閘極裝置一般代表具有閘極結構或閘極結構的一部分設置於通道區多於一面上方的裝置。鰭式場效電晶體(FinFETs)和多橋接通道(MBC)電晶體為多閘極裝置的範例，多閘極裝置已成為高效能和低漏電應用的流行及有希望的候選裝置。鰭式場效電晶體具有透過閘極環繞多於一面(例如閘極環繞從基底延伸的半導體材料的“鰭”的頂部和側壁)之抬升的通道。多橋接通道電晶體具有可延伸以部分或完全環繞通道區的閘極結構，以在兩面或多於兩面上提供到通道區的路徑。由於多橋接通道電晶體的閘極結構圍繞通道區，多橋接通道電晶體也可被稱為環繞式閘極電晶體(SGT)或全繞式閘極(GAA)電晶體。多橋接通道電晶體的通道區可從奈米線、奈米片、其他奈米結構及/或其他合適的結構形成。

本發明實施例有關於半導體裝置。半導體裝置包含場效電晶體，場效電晶體具有設置於介電層上的二維通道層以及不對稱的基底接點。半導體裝置包含設置於通道層上的閘極堆疊物以及設置於閘極堆疊物兩側的源極接點和汲極接點。特別來說，源極接點和汲極接點為非對稱設計。源極接點垂直向下延伸至埋置於介電層中的金屬部件，而汲極接點透過介電層與埋置的金屬部件隔開。替代地，源極接點透過二維通道層和導通孔部件電性連接至埋置的金屬部件，導通孔部件埋置於介電層中，並從通道層垂直延伸至埋置的金屬部件，而汲極接點透過介電層與埋置的金屬部件隔開。透過使用所揭露的半導體裝置，由於埋置的金屬部件及其與源極接點的連接，因此從汲極接點的一側到閘極堆疊物的電場耦合被重新分配至源極接點或終止，進而減少汲極到閘極的耦合，並改善短通道效應。由於金屬部件埋置於介電層中，且金屬部件透過介電層與二維通道層隔離，因此半導體裝置也有效地防止了到金屬部件的通道漏電。

在一範例方面，本發明實施例提供方法，此方法包含提供工件，工件具有半導體結構；在半導體結構上方沉積二維(2D)材料層；形成電性連接至半導體結構和二維材料層的源極部件和汲極部件，其中源極部件和汲極部件包含半導體材料；以及在二維材料層上方及源極部件與汲極部件之間形成閘極結構。閘極結構、源極部件、汲極部件、半導體結構及二維材料層被配置以形成場效電晶體。半導體結構和二維材料層分別用作源極部件與汲極部件之間的第一通道和第二通道。

在另一範例方面，本發明實施例提供半導體裝置，半導體裝置包含介電層，位於半導體基底上；導電部件，埋置於介電層中；通道層，具有二維材料或奈米碳管，設置於介電層上；閘極堆疊物，設置於通道層上；以及源極接點和汲極接點，設置於閘極堆疊物的兩側，其中源極接點延伸至介電層並電性連接至導電部件，且其中汲極接點延伸至通道層並透過介電層與導電部件隔離。

在一些其他實施例中，其中源極接點延伸通過通道層，並連續地延伸至導電部件。

在一些其他實施例中，其中介電層包含夾住導電部件的第一介電膜和第二介電膜，且源極接點透過第一介電膜與半導體基底隔離。

在一些其他實施例中，其中源極接點延伸至導電部件中。

在一些其他實施例中，其中源極接點和汲極接點包含共平面的頂表面和不同水平高度的底表面。

在一些其他實施例中，其中閘極堆疊物橫跨於第一邊緣與第二邊緣之間，第一邊緣相鄰於源極接點，且第二邊緣相鄰於汲極接點，且導電部件橫向延伸至閘極堆疊物的第二邊緣。

在一些其他實施例中，其中導電部件包含邊緣，導電部件的邊緣對齊閘極堆疊物的第二邊緣。

在一些其他實施例中，其中源極接點延伸至導電部件的邊緣。

在一些其他實施例中，上述半導體裝置更包含導通孔部件，埋置於介電層中，並從通道層延伸至介電層，其中源極接點延伸至通道層，並透過通道層和導通孔部件電性連接至導電部件。

在一些其他實施例中，其中通道層沿第一方向縱向延伸；閘極堆疊物沿第二方向縱向延伸，第二方向大致垂直於第一方向；源極接點沿第一方向延伸第一寬度；導通孔部件沿第一方向延伸第二寬度；以及第二寬度大於第一寬度。

在一些其他實施例中，其中導電部件、源極接點和汲極接點的每一者包含選自鎢(W)、鈷(Co)、釕(Ru)、鈦(Ti)、鉭(Ta)和鋁(Al)中至少一金屬。

在一些其他實施例中，上述半導體裝置更包含自對準帽蓋層，形成於閘極堆疊物的頂部上，且自對準帽蓋層的兩邊緣分別對齊閘極堆疊物的兩邊緣。

在另一範例方面，本發明實施例提供半導體裝置，半導體裝置包含第一介電膜，位於半導體基底上；金屬部件，埋置於第一介電膜中；第二介電膜，位於第一介電膜和金屬部件上；導通孔部件，埋置於第二介電膜中，並坐落於金屬部件上；通道層，具有二維材料(2D)或奈米碳管(CNT)，設置於第二介電膜上；閘極堆疊物，設置於通道層上；以及源極接點和汲極接點，設置於閘極堆疊物的兩側，並坐落於通道層上。源極接點在上視圖中與導通孔部件和金屬部件重疊，汲極接點在上視圖中遠離導通孔部件，且源極接點透過第一介電膜與半導體基底隔離。

在一些其他實施例中，其中源極接點包含頂表面和底表面，汲極接點包含頂表面與源極接點的頂表面共平面，且汲極接點包含底表面與源極接點的底表面共平面。

在一些其他實施例中，其中通道層沿第一方向縱向定向，閘極堆疊物沿垂直於第一方向的第二方向縱向定向，源極接點沿第一方向橫跨第一尺寸，導通孔部件沿第一方向橫跨第二尺寸，金屬部件沿第一方向橫跨第三尺寸，且第三尺寸大於第一尺寸和第二尺寸。

在一些其他實施例中，其中閘極堆疊物沿第一方向橫跨於第一邊緣與第二邊緣之間，且金屬部件從導通孔部件橫向延伸至閘極堆疊物的第一邊緣，且更延伸至閘極堆疊物的第二邊緣。

在一些其他實施例中，其中導通孔部件和金屬部件各包含選自鎢 (W)、鈷(Co)、釕(Ru)、鈦(Ti)、鉭(Ta)和鋁(Al)中至少一金屬。

在另一範例方面，本發明實施例提供方法，此方法包含在半導體基底上沉積第一介電膜；在第一介電膜中埋置金屬部件；在金屬部件和第一介電膜上沉積第二介電膜；在第二介電膜中和金屬部件上形成導通孔部件；在第二介電膜和導通孔部件上沉積通道層，通道層具有二維材料或奈米碳管(CNT)；在通道層上形成閘極堆疊物；以及在通道層上形成源極接點和汲極接點，使得在上視圖中，源極接點與導通孔部件重疊，汲極接點遠離導通孔部件，其中源極接點透過第一介電膜與半導體基底隔離。

在一些其他實施例中，其中形成金屬部件的步驟包含使得閘極堆疊物在上視圖中與金屬部件重疊。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。