TWI841504B

TWI841504B - 半導體裝置

Info

Publication number: TWI841504B
Application number: TW112141858A
Authority: TW
Inventors: 施江林; 施信益
Original assignee: 南亞科技股份有限公司
Filing date: 2022-06-10
Publication date: 2024-05-01

Abstract

一種半導體裝置包括具有半導體元件的裝置層、在裝置層上的第一介電層，以及在裝置層上的第一導線，其中第一介電層圍繞第一導線。一種半導體裝置還包括在第一介電層上並在第一導線周圍的第二介電層，其中第二介電層的上表面高於第一導線的上表面。一種半導體裝置還包括配置在第一導線上並緊靠第二介電層側壁的間隔件、以及配置在第一導線及間隔件上的第一導電通孔。第一導電通孔具有第一段以及第二段，其中第一段位於間隔件的上方並具有第一寬度，而第二段位於第一段及第一導線之間並具有第二寬度，其中第一寬度大於第二寬度。

Description

半導體裝置

本揭示案提供一種半導體裝置。

隨著電子裝置輕薄化，半導體裝置例如動態隨機存取記憶體（dynamic random access memory，DRAM）變得更加高度整合。因此，半導體裝置內的元件距離逐漸縮短。舉例來說，功能密度（即單位面積的內連線裝置數目）通常會增加，而幾何尺寸（即可使用製程生產的最小元件（或線））卻減少。此微縮化（scaling down）的製程通常藉由提高生產效率及降低相關成本來提供效益。

然而，此微縮化的進展使得製造半導體裝置的複雜性增加。隨著最小特徵尺寸的縮小，製程變得更加困難。因此，如何在微縮半導體裝置的發展中製造出具可靠度的半導體裝置是一門挑戰。

本揭示案的一實施方式提供了一種半導體裝置，包括基材、設置在基材中的導電接觸件、在基材上且與導接觸件相連的導線、在基材上的第一介電層、在第一介電層上的第二介電層，其中第一介電層圍繞第一導線，第二介電層的上表面高於導線的上表面。半導體裝置更包含有間隔件以及導電通孔，間隔件配置在第二介電層的側壁且部分覆蓋第一導線。導電通孔具有位於間隔件的上方的第一段以及由間隔件圍繞且與導線相連的第二段。

在一些實施例中，第一段的寬度大於第二段的寬度。

在一些實施例中，導電通孔的第二段的寬度大於導電接觸件的寬度。

在一些實施例中，導電通孔的第二段的寬度小於導線的寬度。

在一些實施例中，第二介電層的材料不同於第一介電層的材料。

在一些實施例中，第二介電層的材料相同於間隔件的材料。

在一些實施例中，半導體裝置更包含第三介電層，在第二介電層上且圍繞導電通孔的第一段，第三介電層的材料不同於間隔件的材料。

在一些實施例中，間隔件覆蓋住第二介電層和導線相交的拐角處。

在一些實施例中，導電通孔的第二段的寬度與導電的寬度的比值介於0.5至0.8之間。

在一些實施例中，導電通孔的第一段的寬度與導電的寬度的比值介於1.2至1.5之間。

本揭示案的實施例提供的半導體裝置可藉由間隔件提升半導體裝置的可靠度，亦可簡化在半導體裝置中形成導電通孔在導線上的製程。

以下的揭示內容提供許多不同的實施例或範例，以展示本揭示案的不同特徵。以下將揭示本揭示案各部件及其排列方式之特定範例，用以簡化本揭示案敘述。當然，這些特定範例並非用於限定本揭示案。例如，若是本揭示案以下的發明內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。此外，本揭示案說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述外觀結構之間的關係。

再者，為了方便描述圖式中一元件或特徵部件與另一（些）元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖式所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時（例如，旋轉90度或者其他方位），則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。

隨著半導體裝置逐漸縮小尺寸變得更加高度整合使得半導體裝置內的元件距離和尺寸逐漸縮小。舉例來說，作為內連線裝置（interconnecting element）的導線的密度通常會增加，而導線的尺寸和節距（pitch）通常會減小。如何將導電通孔對準至小尺寸且緊密排列的導線上是一門挑戰。尤其在動態隨機存取記憶體（dynamic random access memory，DRAM）中，由於儲存節點結構（例如，電容）通常設計成具有較長的高度，所以跟儲存節點結構位於相同介電結構中的導電通孔亦具有較長的高度，從而提升製造出具可靠度的半導體裝置之難度。因此，本揭示案的實施例提供一種半導體裝置及其製造方法。

請參照第1圖，第1圖是根據本揭示案一些實施例繪示半導體裝置100之截面圖。半導體裝置100可具有裝置層110、以及配置在裝置層110上的內連線（interconnect）結構150。

在第1圖中，裝置層110可具有基材112、層間介電（interlayer dielectric，ILD）層114以及半導體元件116。層間介電層114可配置在基材112上，而半導體元件116可配置在基材112以及層間介電層114之中。

在一些實施例中，基材112可為半導體材料。在一些實施例中，基材112可為或可具有矽基材。基材112可能具有其他的元素半導體，例如鍺。基材112可能具有化合物半導體，其包括SiC、GaAs、GaP、InP、InAs、及/或InSb。基材112可能具有合金半導體，其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。或者，基材112可能具有任何上述列舉之組合。

層間介電層114配置在半導體元件116 及基材112上。層間介電層114可具有單層或多層推疊的介電材料，各層的介電材料可各別地具有低介電常數介電材料（例如，介電常數小於約3.9的介電材料）、氧化物（例如，二氧化矽（SiO ₂））、氮化物（例如，氮化矽（SiN））、氧氮化物（例如，氧氮化矽（SiON））、無摻雜矽玻璃（undoped silicate glass，USG）、摻雜的二氧化矽（例如，摻碳的二氧化矽）、硼矽玻璃（borosilicate glass，BSG）、磷矽玻璃（PSG）、硼磷矽玻璃（phosphoric silicate glass，BPSG）、氟矽酸鹽玻璃（fluorinated silicate glass，FSG）、旋塗式玻璃（spin-on glass，SOG）、一些其他介電材料、或前述之組合。

半導體元件116配置在裝置層110中。如第1圖所示的例子中，半導體元件116具有一對源極/汲極區120、閘極介電質122、及閘極電極124。一對源極/汲極區120是基材112中具有特定摻雜類型（例如，n型）的區域。

閘極介電質122設置於基材112上方且在一對源極/汲極區120的源極/汲極區之間。閘極電極124覆蓋閘極介電質122。在一些實施例中，閘極介電質122及閘極電極124統稱為閘極堆疊。在一些實施例中，閘極電極124可包含多晶矽。在這些實施例中，閘極介電質122可包含，舉例而言，氧化物（例如，二氧化矽（SiO ₂））。在其他實施例中，閘極電極124可包含金屬，例如鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、鎢（W）、鉬（Mo）、鈷（Co）、或類似者。在這些實施例中，閘極介電質122可包含高介電常數介電材料，例如氧化鉿（HfO）、氧化鉭（TaO）、氧化矽鉿（HfSiO）、氧化鉭鉿（HfTaO）、氧化鋁（AlO）、氧化鋯（ZrO）、或類似者。

應注意的是，儘管半導體元件116在第1圖中繪示成閘極電極124位於基材112上的平面式場效電晶體（planar field-effect transistors），其他種類的場效電晶體，例如閘極電極埋入於基材中的埋入式通道陣列電晶體（buried channel array transistor）亦在本揭示案的範疇內。

數個導電接觸件126配置在半導體元件116上。具體而言，每個導電接觸件126分別電性耦合源極/汲極區120中的各者以及閘極電極124。在一些實施例中，導電接觸件126可包括鎢（W）、銅（Cu）、鋁（Al）或類似者。

數個隔離結構118形成並嵌埋於基材112中以電性隔離半導體元件116。隔離結構118可包括氧化物（例如，二氧化矽（SiO ₂））、氮化物（例如，氮化矽（SiN））、氧氮化物（例如，氧氮化矽（SiON））、其他合適的介電材料或上述材料之組合。

內連線結構150配置在裝置層110上並嵌埋在介電結構152中，其中介電結構152配置在層間介電層114上。配置的內連線結構150可以提供不同電子元件之間的電性連接，電子元件如半導體元件116內的源極/汲極區120、閘極介電質122或閘極電極124。因此，內連線結構150 可包括第一導線154、第一導電通孔156、第二導線158、第二導電通孔160以及第三導線162。

藉由預先定義的配置，使位於裝置層110之中的導電接觸件126以及位於內連線結構150之中的第一導線154、第一導電通孔156、第二導線158、第二導電通孔160和第三導線162而彼此導通並且用來提供不同電子元件之間的電性連接。在一些實施例中，第一導線154 和第一導電通孔156透過導電接觸件126電性連接半導體元件116。

在一些實施例中，位於內連線結構150之中的第一導線154、第一導電通孔156、第二導線158、第二導電通孔160以及第三導線162 可具有金屬材料，其包括鎢（W）、銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）或類似者。在一些其他的實施例中，位於內連線結構150之中的第一導電通孔156 可具有多晶矽（polysilicon）。

當半導體裝置100製作成動態隨機存取記憶體（dynamic random access memory，DRAM）時，第一導線154與第二導線158之間的縱向距離（例如，沿Z軸方向）可大於第二導線158與第三導線162之間的縱向距離（例如，沿Z軸方向）。換句話說，第一導電通孔156的高度（例如，沿Z軸方向的尺寸）可大於第二導電通孔160的高度（例如，沿Z軸方向的尺寸）。在一些實施例中，第一導電通孔156的高度比第二導電通孔160的高度的比值可大於約5。舉例而言，第一導電通孔156的高度比第二導電通孔160的高度的比值可違約 5、約10或約15，然而本揭示案不以此為限。在一些實施例中，第一導電通孔156的高度可介於約1微米（µm）至約3微米之間。在一些更進一步的實施例中，第一導電通孔156的高度可介於約1.5微米至約3.0微米之間，例如，1.5微米、2.0微米、2.5微米或3微米，然而本揭示案不以此為限。內連線結構150在介電結構152中的配置將於下文第2圖中詳述。

請參照第2圖，第2圖根據本揭示案一些實施例繪示第1圖所示的半導體裝置100的局部放大圖（見第1圖的虛線框選處）。介電結構152 可具有配置在裝置層110上的第一介電層200、配置在第一介電層200上的第二介電層202、緊靠在第二介電層202的側壁202W上的間隔件204、以及配置在第二介電層202上的第三介電層206。

具體而言，第一介電層200和第一導線154可在X軸方向上交錯排列。在第2圖所示的截面圖中，第一介電層200將兩個相鄰的第一導線154隔開。換句話說，第一導線154 可配置在裝置層110上並且被第一介電層200圍繞。由於第二介電層202配置在第一介電層200上方，因此第二介電層202位在第一導線154周圍。在一些實施例中，第二介電層202的上表面202T高於第一導線154的上表面154T。間隔件204配置在第一導線154上並抵靠著第二介電層202的側壁202W。在此實施例中，間隔件204可覆蓋一部分的第一導線154。

第一導電通孔156可配置在第一導線154、第二介電層202以及間隔件204上。第三介電層206可圍繞第一導電通孔156以作為電性隔離之功能，並且第三介電層206可配置在第一導線154、第二介電層202以及間隔件204上。在第2圖所示的截面圖中，電性連接第一導電通孔156且位於第一導電通孔156下方（例如，正下方）的第一導線154以及導電接觸件126分別被稱為第一導線154A以及導電接觸件126A。在另一方面，位於第三介電層206下方（例如，正下方）的第一導線154以及導電接觸件126分別被稱為第一導線154B以及導電接觸件126B。

應注意的是，在一些不同截面位置的截面圖中（例如，在Y軸方向上不同位置的XZ平面），第一導線154B以及導電接觸件126B可能位於額外的第一導電通孔（未繪出）下方並電性連接此額外的第一導電通孔（未繪出），而第一導線154A 可能位於在第三介電層206的下方並被第三介電層206覆蓋。換句話說，第一導電通孔156和上述額外的第一導電通孔（未繪出）可在X軸方向以及Y軸方向上彼此分隔開。

第一導電通孔156在Z軸方向上可區分成兩段，意即，第一導電通孔156具有第一段208以及第二段210。第一段208 可位於間隔件204的上方，第二段210可位於第一段208及第一導線154之間（例如，在第2圖所示的截面圖中，第二段210位於第一段208及第一導線154A之間）。

第一段208 具有第一寬度W1，第二段210具有第二寬度W2，其中第一寬度W1大於第二寬度W2。在一些實施例中，第二段210在裝置層110上的投影面積可在第一段208在裝置層110上的投影面積之內。

第一導線154具有第三寬度W3。在一些實施例中，第一寬度W1經設計而大於第三寬度W3。因此，第一導線154在裝置層110上的投影面積可在第一段208在裝置層110上的投影面積之內。較大的第一寬度W1 可簡化第一導電通孔156的製程，稍後將於下文中進一步描述。在此實施例中，第一寬度W1比第三寬度W3的比值介於1.2至1.5之間。如果第一寬度W1比第三寬度W3的比值低於前述的下限值，第一導電通孔156的製程則未能有所改善。如果第一寬度W1比第三寬度W3的比值高於前述的上限值，則無顯著的益處，例如，可能無法有效達成小尺寸的設計規則（design rule）。在一些其他的實施例中，第一寬度W1可實質上相同於第三寬度W3。

此外，由於間隔件204的配置，使得第二寬度W2 小於第三寬度W3，意謂著第二寬度W2與間隔件204的厚度之間的關係為負相關（negative correlation）。換言之，當第二寬度W2越大時，間隔件204則越薄。因為間隔件204在製程中可提供第一介電層200以及第一導線154 保護的作用以減少短路的風險，所以第二寬度W2 比第三寬度W3的比值，在一些實施例中，介於0.5至0.8之間。如果第二寬度W2 比第三寬度W3的比值低於前述的下限值，第一導電通孔156（例如，第二段210）的製程難度則可能提升。並且，由於第二寬度W2縮小使得接觸面積減少，因此第一導電通孔156 的接觸電阻（contact resistance，Rc）可能變大。如果第二寬度W2 比第三寬度W3的比值高於前述的上限值，間隔件204的厚度可能不足以提供保護的作用，導致半導體裝置內發生短路的風險提升。

第3圖、第 4A圖、第5A圖、第6A圖、第7A圖、第8A圖和第9A圖是根據本揭示案一些實施例繪示製造如第2圖所示的半導體裝置100的各個階段之截面圖。本揭示案提供各種實施例，當實施例繪示或描述成一系列的操作或事件時，這些操作或事件的描述順序不應受到限制。例如，部分操作或事件可採取與本揭示案不同的順序、部分操作或事件可同時發生、部分操作或事件可以不須採用、及/或部分操作或事件可重複進行。並且，實際的製程可能須各步驟之前、過程中、或之後進行額外的操作。因此，本揭示案可能將簡短地說明其中一些額外的操作。第 4B圖、第5B圖、第6B圖、第7B圖、第8B圖和第9B圖分別為第 4A圖、第5A圖、第6A圖、第7A圖、第8A圖和第9A圖所示的結構之俯視圖。

請參照第3圖，配置第一介電層200在裝置層110上，並接著配置第二介電層202在第一介電層200上。在一些實施例中，第二介電層202的材料可不同於第一介電層200的材料。在一些進一步的實施例中，第二介電層202的被蝕刻速率不同於第一介電層200的被蝕刻速率。換言之，蝕刻過程對第二介電層202與第一介電層200存在蝕刻選擇比。第一介電層200的材料可包括氧化物（例如，二氧化矽（SiO ₂））、無摻雜矽玻璃（undoped silicate glass，USG）、摻雜的二氧化矽（例如，摻碳的二氧化矽）、硼矽玻璃（borosilicate glass，BSG）、磷矽玻璃（PSG）、硼磷矽玻璃（phosphoric silicate glass，BPSG）、氟矽酸鹽玻璃（fluorinated silicate glass，FSG）、旋塗式玻璃（spin-on glass，SOG）或類似者。第二介電層202的材料可包括氮化物（例如，氮化矽（SiN））、氧氮化物（例如，氧氮化矽（SiON））或類似者。

請參照第4A圖和第4B圖，形成第一開口400在第一介電層200及第二介電層202中，並接著形成第一導線154在第一開口400中。形成第一開口400的方法可包括形成光阻圖案（未繪出）在第二介電層202上、藉由此光阻圖案（未繪出）對第二介電層202進行圖案化製程、將已圖案化的第二介電層202作為遮罩對第一介電層200 進行圖案化製程。形成第一導線154 在第一開口400中的方法可包括沉積金屬材料（未繪出）在第一開口400中並且填滿超出第一開口400、執行平坦化製程（例如，化學機械平坦化（chemical mechanical planarization，CMP））以移除位於第二介電層202的上表面202T上多餘部分的導電材料、以及凹陷已平坦化的導電材料。

第一導線154形成在第一介電層200和第二介電層202中，並且第一導線154的上表面154T 低於第二介電層202的上表面202T。由於第一導線154是藉由使用金屬材料（未繪出）填入第一開口400而形成，因此可藉由調整第一開口400的尺寸來控制第一導線154的第三寬度W3。

請參照第5A圖和第5B圖，沉積間隔件材料500在第一導線154及第二介電層202上。間隔件材料500沿著第一導線154 和第二介電層202的共同形貌而沉積。因此，間隔件材料500的形貌可相似於第一導線154 和第二介電層202的共同形貌。間隔件材料500可具有水平部分（未標號）以及垂直部分（未標號）。水平部分位於第一導線154的上表面154T及第二介電層202的上表面202T上。垂直部分緊靠在第二介電層202的側壁202W上。在一些實施例中，間隔件材料500可填滿第一開口400 （請參照第4A圖）的剩餘空間。

間隔件材料500的材料選用不同於第一介電層200的材料。在一些實施例中，間隔件材料500 的被蝕刻速率不同於第一介電層200的被蝕刻速率。換言之，蝕刻過程對間隔件材料500與第一介電層200存在蝕刻選擇比。在一些實施例中，間隔件材料500的材料可類似於第二介電層202的材料。舉例來說，間隔件材料500的材料可包括氮化物（例如，氮化矽（SiN））、氧氮化物（例如，氧氮化矽（SiON））或類似者。在一些進一步的實施例中，間隔件材料500的材料可相同於第二介電層202的材料。

請參照第6A圖和第6B圖，移除間隔件材料500的水平部分已形成間隔件204在第一導線154上以及在第一開口400 （請參照第4A圖）的剩餘空間中。換句話說，在移除間隔件材料500的水平部分之後，留下的垂直部分成為間隔件204。在沒有水平部分的情況下，一部分的第一導線154暴露在兩兩相鄰的間隔件204之間，其中相鄰的間隔件204彼此相對，而另一部分的第一導線154鄰近側壁202W並被間隔件204覆蓋。因此，第一導線154的暴露尺寸可具有第二寬度W2，其中第二寬度W2小於第一導線154的線寬（即，第三寬度W3）。換句話說，相鄰的間隔件204彼此相對的距離可實質上等於第二寬度W2。

除此之外，間隔件204 可保持覆蓋第二介電層202的側壁202W。因此，間隔件204可覆蓋住第二介電層202和第一導線154相交的拐角處600，如第6A圖所示。

因藉由移除部分的間隔件材料500而形成間隔件204，所以間隔件204的材料實質上相同於間隔件材料500，間隔件材料500的組成如前所述，因此在此不再重述。

請參照第7A圖和第7B圖，配置第三介電層206 在第一導線154及第二介電層202上。第三介電層206的材料選用不同於間隔件204的材料、第二介電層202的材料以及第一導線154的材料。在一些實施例中，第三介電層206的被蝕刻速率不同於間隔件204的被蝕刻速率、第二介電層202的被蝕刻速率以及第一導線154的被蝕刻速率。第三介電層206可包括氧化物（例如，二氧化矽（SiO ₂））、無摻雜矽玻璃（undoped silicate glass，USG）、摻雜的二氧化矽（例如，摻碳的二氧化矽）、硼矽玻璃（borosilicate glass，BSG）、磷矽玻璃（PSG）、硼磷矽玻璃（phosphoric silicate glass，BPSG）、氟矽酸鹽玻璃（fluorinated silicate glass，FSG）或類似者。在一些實施例中，第三介電層206的材料可類似第一介電層200的材料。在一些進一步的實施例中，第三介電層206的材料可相同於第一介電層200的材料。

請參照第8A圖和第8B圖，形成第二開口800 在第三介電層206中。形成第二開口800的方法可包括使用適合的微影和蝕刻製程來移除部分的第三介電層206。在一些實施例中，使用非等向性的乾式蝕刻製程來移除部分的第三介電層206。舉例來說，蝕刻製程可以是使用反應氣體的乾式蝕刻製程，對第三介電層206的蝕刻速率快於對間隔件204、第二介電層202以及第一導線154的反應速率。換言之，藉由使用反應氣體的乾式蝕刻製程來選擇性蝕刻第三介電層206。在一些實施例中，第二開口800的寬度可實質上等於第一寬度W1，因此第二開口800的寬度大於第二寬度W2以及第三寬度W3，使得第一導線154 （例如，第一導線154A）、間隔件204以及第二介電層202暴露在第二開口800中。在一些其他的實施例中，第二開口800的寬度可實質上等於第三寬度W3，因此第二開口800的寬度大於第二寬度W2，使得第一導線154 （例如，第一導線154A）以及間隔件204暴露在第二開口800中。

由於蝕刻選擇比，間隔件204和第二介電層202在移除第三介電層206的過程中可保護第一介電層200免於損傷。詳細而言, 間隔件204可保護第二介電層202和第一導線154相交的拐角處600以確保第一介電層200的完整性。舉例來說，在間隔件204覆蓋住拐角處600的情況下，移除過程中使用的蝕刻劑無法穿過並滲入拐角處600，因此蝕刻劑無法接觸第一介電層200。藉此，半導體裝置100的可靠度可有所提升。

間隔件204的保護程度可取決於間隔件204覆蓋第一導線154A的程度。因間隔件204覆蓋第一導線154A的程度與第二寬度W2和第三寬度W3相關，所以第二寬度W2 比第三寬度W3的比值，在一些實施例中，介於0.5至0.8之間。如果第二寬度W2 比第三寬度W3的比值低於前述的下限值，間隔件204彼此相對的距離可能變得太小，使得填孔製程的難度提升。並且，由於第二寬度W2縮小使得接觸面積減少，因此第一導電通孔156 的接觸電阻（contact resistance，Rc）可能變大。如果第二寬度W2 比第三寬度W3的比值高於前述的上限值，間隔件204的厚度可能不足以提供保護的作用，導致半導體裝置內發生短路的風險提升。

在間隔件204可提供保護作用的情況下，增大第二開口800的寬度可簡化製程。舉例來說，第二開口800以及第一導線154之間的對準精度或是第二開口800的填孔製程（第二開口800為第9A圖和第9B圖所示的第一導電通孔156的前一階段）皆可簡化。

請參照第9A圖和第9B圖，使用導電材料（未繪出）填滿第二開口800（請參照第8A圖和第8B圖）以形成第一導電通孔156。使用該導電材料完全填滿具有第一寬度W1的第二開口800）以形成第一導電通孔156。意即，無孔洞或縫隙的形成在第一導電通孔156內，藉此提升半導體裝置100的可靠度。在一些實施例中，第一導電通孔156直接接觸第一導線154A。

因間隔件204覆蓋拐角處600並且第一介電層200因間隔件204的保護而在製程中維持完整性，導電材料（未繪出）無法穿過並滲入拐角處600，因此導電材料無法接觸其他電子元件（例如，另一個第一導線154B如第9A圖所示），藉此降低短路的風險。因此，半導體裝置100的可靠度可有所提升。

導電材料可包括鎢（W）、銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）或類似者。在一些其他的實施例中，導電材料可包括多晶矽（polysilicon）。可執行平坦化製程（例如，化學機械平坦化（chemical mechanical planarization，CMP））以移除位於第三介電層206的上表面206T多餘部分的導電材料。因此，第一導電通孔156的上表面156T可與第三介電層206的上表面206T共平面。隨後，第二導線158可形成在第一導電通孔156上並電性連接第一導電通孔156，如第2圖所示。

本揭示案的各種實施例提供一種半導體裝置及其製造方法。半導體裝置具有導線、配置在導線上的導電通孔以及配置在導線與導電通孔之間的間隔件。在導電通孔的製程中，間隔件可提供保護的作用，藉此提升半導體裝置的可靠度。除此之外，在間隔件存在的情況下，配置在間隔件上的導電通孔可具有增大的寬度，並且不會提升半導體裝置產生短路的風險。具有大寬度的導電通孔可有益於製程操作。舉例來說，填滿開口（導電通孔的前一階段）以形成導電通孔的填孔製程可有所簡化。

以上概略說明了本揭示案數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭示案可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構並未脫離本發明之精神及保護範圍內，且可在不脫離本揭示案之精神及範圍內，可作更動、替代與修改。

100:半導體裝置 110:裝置層 112:基材 114:層間介電層 116:半導體元件 118:隔離結構 120:源極/汲極區 122:閘極介電質 124:閘極電極 126:導電接觸件 126A:導電接觸件 126B:導電接觸件 150:內連線結構 152:介電結構 154:第一導線 154A:第一導線 154B:第一導線 154T:上表面 156:第一導電通孔 156T:上表面 158:第二導線 160:第二導電通孔 162:第三導線 200:第一介電層 202:第二介電層 202T:上表面 202W:側壁 204:間隔件 206:第三介電層 206T:上表面 208:第一段 210:第二段 400:第一開口 500:間隔件材料 600:拐角處 800:第二開口 W1:第一寬度 W2:第二寬度 W3:第三寬度 X,Y,Z:參考座標軸

閱讀以下實施方法時搭配附圖以清楚理解本揭示案的觀點。應注意的是，根據業界的標準做法，各種特徵並未按照比例繪製。事實上，為了能清楚地討論，各種特徵的尺寸可能任意地放大或縮小。第1圖根據本揭示案一些實施例繪示半導體裝置之截面圖。第2圖根據本揭示案一些實施例繪示第1圖所示的半導體裝置之局部放大圖。第3圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之截面圖。第4A圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之截面圖。第4B圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之俯視圖。第5A圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之截面圖。第5B圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之俯視圖。第6A圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之截面圖。第6B圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之俯視圖。第7A圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之截面圖。第7B圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之俯視圖。第8A圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之截面圖。第8B圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之俯視圖。第9A圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之截面圖。第9B圖根據本揭示案一些實施例繪示製造半導體裝置的其中一個階段之俯視圖。

國內寄存資訊（請依寄存機構、日期、號碼順序註記）無國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記）無

100:半導體裝置 110:裝置層 112:基材 126:導電接觸件 126A:導電接觸件 126B:導電接觸件 150:內連線結構 152:介電結構 154:第一導線 154A:第一導線 154B:第一導線 154T:上表面 156:第一導電通孔 158:第二導線 200:第一介電層 202:第二介電層 202T:上表面 202W:側壁 204:間隔件 206:第三介電層 208:第一段 210:第二段 W1:第一寬度 W2:第二寬度 W3:第三寬度 X,Y,Z:參考座標軸

Claims

一種半導體裝置，包括：一基材；一導電接觸件，設置在該基材中；一導線，在該基材上且與該導電接觸件相連；一第一介電層，在該基材上，其中該第一介電層圍繞該導線；一第二介電層，在該第一介電層上，其中該第二介電層的上表面高於該導線的上表面；一間隔件，配置在該第二介電層的側壁且部分覆蓋該導線；以及一導電通孔，具有位於該間隔件的上方的一第一段以及由該間隔件圍繞且與該導線相連的一第二段。
如請求項1所述之半導體裝置，其中該第一段的寬度大於該第二段的寬度。
如請求項1所述之半導體裝置，其中該導電通孔的該第二段的寬度大於該導電接觸件的寬度。
如請求項1所述之半導體裝置，其中該導電通孔的該第二段的寬度小於該導線的寬度。
如請求項1所述之半導體裝置，其中該第二介電層的材料不同於該第一介電層的材料。
如請求項1所述之半導體裝置，其中該第二介電層的材料相同於該間隔件的材料。
如請求項1所述之半導體裝置，更包含一第三介電層，在該第二介電層上且圍繞該導電通孔的該第一段，其中該第三介電層的材料不同於該間隔件的材料。
如請求項1所述之半導體裝置，其中該間隔件覆蓋住該第二介電層和該導線相交的拐角處。
如請求項1所述之半導體裝置，其中該導電通孔的該第二段的寬度與該導電的寬度的比值介於0.5至0.8之間。
如請求項1所述之半導體裝置，其中該導電通孔的該第一段的寬度與該導電的寬度的比值介於1.2至1.5之間。