TWI841136B - 具有背閘電晶體的記憶體裝置及其形成方法 - Google Patents
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Abstract
本發明實施例係關於一種方法，其包含：在一基板上方形成一互連結構，該互連結構之該形成包含形成包含一電晶體之一記憶體裝置。該互連結構之該形成包含：形成一第一金屬化層及在該第一金屬化層上方之一第二金屬化層；在該等第一及第二金屬化層之至少一者中形成該電晶體之一閘極區；蝕刻經放置於該第二金屬化層中之一溝槽且曝光該閘極區；在該溝槽中，於該閘極區上方沉積一閘極介電層；在該溝槽中，於該閘極介電層上方沉積一通道層；及在該通道層上方，於該溝槽之相對側上形成該電晶體之兩個源極/汲極區。該閘極區及該通道層之至少一者包含在該溝槽中延伸之兩個第一片段，其中該等第一片段彼此平行。
Description
本發明實施例係有關具有背閘電晶體的儲存裝置及其形成方法。
在用於電子應用(包含無線電、電視、手機及個人運算裝置作為實例)之積體電路中使用半導體記憶體。半導體記憶體包含兩個主要類別。一個係揮發性記憶體；另一個係非揮發性記憶體。揮發性記憶體包含隨機存取記憶體(RAM)，其可進一步劃分為兩個子類別：靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM)。SRAM及DRAM兩者係揮發性的，此係因為其等在未被供電時將丟失其等儲存之資訊。
另一方面，非揮發性記憶體可在斷電之後保持儲存於其等上之資料。非揮發性記憶體之實例可包含磁性隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FeRAM)及電阻隨機存取記憶體(RRAM)。非揮發性記憶體之優點可包含其快速寫入/讀取速度及小的大小。
本發明的一實施例係關於一種方法，其包括：在一基板上方形成一互連結構，該互連結構之該形成包括形成包含一電晶體之一記憶體裝置，其包括：形成一第一金屬化層及在該第一金屬化層上方之一第二金屬化層；在該第一金屬化層及該第二金屬化層之至少一者中形成該電晶體之一閘極區；蝕刻放置於該第二金屬化層中之一溝槽且曝光該閘極區；在該溝槽中在該閘極區上方沉積一閘極介電層；在該溝槽中在該閘極介電層上方沉積一通道層；及在該通道層上方在該溝槽之相對側上形成該電晶體之兩個源極/汲極區，其中該閘極區及該通道層之至少一者包括在該溝槽中延伸之兩個第一片段，其中該等第一片段彼此平行。
本發明的一實施例係關於一種方法，其包括：在一基板上方形成一互連結構，該互連結構之該形成包括形成包含一電晶體之一記憶體裝置，該記憶體裝置之該形成包括：在該互連結構之一第一金屬化層中形成該電晶體之一閘極區；在該互連結構之一第二金屬化層中蝕刻一溝槽以曝光該閘極區之一表面；沉積一資料儲存層以覆蓋該閘極區之該曝光表面；在該溝槽中且在該資料儲存層之與該閘極區相對之一個側上沉積一第一通道層；及在該溝槽中形成該電晶體之兩個源極/汲極區，該兩個源極/汲極區由該第一通道層橫向包圍。
本發明的一實施例係關於一種半導體結構，其包括：一互連結構，其放置於一基板上方且包括包含一電晶體之一記憶體裝置，其中該電晶體包括：一閘極區，其在該互連結構之一第一金屬化層及一第二金屬化層之至少一者中；一控制層，其包含在該閘極區上方之一閘極介電層或一資料儲存層之一者；一通道層，其在該控制層上方；及該電晶體之兩個源極/汲極區，其等在該通道層上方在該閘極區之相對側上，其中該閘極區及該通道層之至少一者包括彼此平行且垂直於該閘極區之一底表面之兩個片段。
下列揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下文描述中之一第一構件形成於一第二構件上方或上可包含其中第一及第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成在第一與第二構件之間，使得第一及第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡單及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本文中使用之空間相對描述詞同樣可相應地解釋。
儘管闡述本揭露之廣泛範圍之數值範圍及參數係近似值，但在特定實例中闡釋之數值儘可能精確地報告。然而，任何數值固有地含有不必要地源自在各自測試量測中通常發現之偏差之某些誤差。又，如本文中使用，術語「約」、「大體」或「大體上」通常意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，術語「約」、「大體」或「大體上」意謂在藉由一般技術者考量時在均值之一可接受標準誤差內。除在操作/工作實例中之外，或除非另外明確指定，否則數值範圍、量、值及百分比(諸如針對材料之數量、持續時間、溫度、操作條件、量之比率及本文中揭示之其等之類似者之數值範圍、量、值及百分比)之全部應被理解為在全部例項中由術語「約」、「大體」或「大體上」修飾。因此，除非相反指示，否則在本揭露及所附發明申請專利範圍中闡述之數值參數係可視需要變動之近似值。各數值參數至少應根據經報告有效數字之數目及藉由應用普通捨入技術解釋。範圍可在本文中表達為自一個端點至另一端點或在兩個端點之間。本文中揭示之全部範圍包含端點，除非另外指定。
本揭露之實施例係一種具有一背閘薄膜電晶體的記憶體裝置及一種形成記憶體裝置之方法。現代半導體裝置(例如，記憶體裝置)被製造為具有更高密度及更多功能性。記憶體之薄膜電晶體可使用一後段(BEOL)製程形成於一互連結構中以進一步減小裝置佔據面積。然而，不斷減小之裝置大小可引起裝置效能劣化。例如，給定電晶體之一經減小主動區，短通道效應(SCE)可發生於一相對短通道區中。因此，經減小裝置大小之優點可由源自SCE之不利影響損及。為了解決上文提及之問題，本揭露提出其中有效通道長度可在垂直方向上增加之一記憶體裝置。藉由有效通道長度之幫助，可改良記憶體裝置中之電晶體之整體效能，同時可使裝置面積保持在所要大小內以達成更高裝置密度。
圖1係根據本揭露之一些實施例之一半導體結構10之一剖面圖。半導體結構10包含一邏輯區10L及一記憶體區10M。記憶體裝置(例如，快閃記憶體)形成於記憶體區10M中且邏輯裝置(例如，邏輯電路)形成於邏輯區10L中。例如，一記憶體陣列30可形成於記憶體區10M中，且一列解碼器(未單獨展示)及一行解碼器(未單獨展示)可形成於邏輯區10L中。記憶體區10M可放置於邏輯區10L之一邊緣處，或邏輯區10L可包圍記憶體區10M。
邏輯區10L及記憶體區10M形成於同一半導體基板12上方。半導體基板12可為摻雜或無摻雜之矽或一絕緣體上半導體(SOI)基板之一主動層。半導體基板12可包含其他半導體材料，諸如鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。亦可使用其他基板，諸如多層或梯度基板。
半導體裝置14形成於邏輯區10L及/或記憶體區10M中之半導體基板12之主動表面上。半導體裝置14可為主動裝置或被動裝置。例如，電組件可為藉由任何適合形成方法形成之電晶體、二極體、電容器、電阻器或類似者。半導體裝置14經互連以形成半導體結構10之記憶體裝置及邏輯裝置。
一或多個層間介電(ILD)層16形成於半導體基板12上，且導電構件，諸如接點插塞18經形成電連接至半導體裝置14。ILD層16可由任何適合介電材料形成，例如：氧化物，諸如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)或類似者；氮化物，諸如氮化矽；或類似者。ILD層16可藉由任何可接受沉積製程形成，諸如旋塗、物理氣相沉積(PVD)、化學氣相沉積(CVD)、類似者或其等之組合。ILD層16中之導電特徵可透過任何適合製程形成，諸如沉積、鑲嵌(例如，單鑲嵌、雙鑲嵌等)、類似者或其等之組合。
一互連結構20形成於半導體基板12上方。互連結構20將半導體裝置14互連以在邏輯區10L及記憶體區10M之各者中形成積體電路。互連結構20包含多個金屬化層M1至M5。雖然繪示五個金屬化層，但應瞭解，可包含更多或更少金屬化層。金屬化層M1至M5之各者包含介電層中之金屬化圖案。金屬化圖案連接至半導體基板12之半導體裝置14且分別包含形成於一或多個金屬間介電(IMD)層中之導電線L1至L5及導電通路V1至V5。互連結構20可藉由一鑲嵌製程形成，諸如一單鑲嵌製程、一雙鑲嵌製程或類似者。在一些實施例中，接點插塞18亦係金屬化圖案之部分，諸如導電通路V1之最下層之部分。
在所描繪實施例中，一記憶體陣列30形成於互連結構20中。記憶體陣列30可形成於金屬化層M1至M5之任何者中，且被繪示為形成於中間金屬化層M3至M4中，雖然其亦可形成於下金屬化層M1至M3或上金屬化層(例如，金屬化層M5)中。記憶體陣列30電連接至半導體裝置14。例如，上覆於記憶體陣列30之一金屬化層可含有至記憶體陣列30之金屬化層M5中之例示性導電線154及158之佈線結構。類似地，下伏於記憶體陣列30之一金屬化層(例如，金屬化層M2)可含有至記憶體陣列30之字線104之互連件。
在一些實施例中，可藉由首先形成下伏於記憶體陣列30之層(例如，金屬化層M1至M2)而形成互連結構20。可接著在金屬化層M3上形成記憶體陣列30，其中一基板102係金屬化層M3之IMD層上之一蝕刻停止層。在形成記憶體陣列30之後，可諸如藉由沉積並平坦化用於金屬化層M4之IMD層且接著形成金屬線L4及金屬通路V4而形成金屬化層M4之剩餘部分。可在金屬化層M5中重複導電通路152、156及導電線154、158之形成製程。可接著形成上覆於記憶體陣列30之層。在一些實施例中，記憶體陣列30經組態為金屬化層M4及金屬化層M3之基板102中之鐵電隨機存取記憶體(FeRAM)陣列、鐵電場效電晶體(FeFET)陣列、鐵電穿隧接面(FTJ)陣列、磁性RAM (MRAM)陣列或電阻性RAM (RAM)陣列。
記憶體陣列30可包含以一陣列配置之多個記憶體單元，其中各記憶體單元經組態為用於一寫入或讀取操作之一基本資料儲存單元。一典型記憶體單元之寫入或讀取操作可透過三個端子(例如，一字線、一源極線及一位元線)控制，如上文論述。在一些實施例中，記憶體陣列30之記憶體單元被構造為一薄膜電晶體結構，其中字線104、源極線144及位元線146分別電耦合至閘極端子、一源極端子及一汲極端子(源極端子及汲極端子在本文中分別被統稱為源極/汲極區)。在一些實施例中，記憶體陣列之閘極端子、源極端子及汲極端子在本文中亦分別被稱為(局部)字線、(局部)源極線及(局部)位元線。如隨後將更詳細論述，閘極端子形成於半導體結構10之下金屬化層中，而源極端子或汲極端子形成於上金屬化層中。因而，可與一閘極區一起形成之記憶體單元之閘極端子在本文中亦可被稱為一背閘。因而，包含背閘作為閘極端子之薄膜電晶體在本文中被稱為一背閘電晶體，其中字線104用作電晶體之閘極區。
圖2A至圖2E係根據本揭露之一些實施例之形成一記憶體裝置200之一方法之中間階段之透視圖。圖3A至圖3E係根據本揭露之一些實施例之自對應圖2A至圖2E之剖面線AA獲取之記憶體裝置200之剖面圖。在一些實施例中，記憶體裝置200代表圖1中展示之記憶體陣列30之一或多個記憶體單元。剖面圖3A至3E繪示記憶體陣列30之一例示性記憶體單元。在一些實施例中，記憶體裝置200係RRAM、FeRAM、FeFET、FTJ、單電晶體單電容器(1T1C)動態RAM (DRAM)、MRAM或其他適合記憶體裝置。如隨後將論述，各記憶體單元由一控制電晶體及一資料儲存單元構成，其中控制電晶體用於透過閘極區及源極/汲極區上之適當偏壓電壓控制記憶體單元之讀取或寫入操作。替代地，各記憶體單元由一組合電晶體型資料儲存單元構成，其中控制電晶體之閘極介電層由一資料儲存層替換。
參考圖2A及圖3A，在一底部金屬化層(例如，圖1中展示之金屬化層M3)中形成一基板102。基板102可由一介電材料形成，例如，氮化矽、氧化矽、氮氧化矽或形成為底部金屬化層之一IMD材料之其他適合介電材料。基板102可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗或其他適合沉積方法形成。例如，使用微影及蝕刻操作圖案化基板102以形成溝槽(未單獨展示)。蝕刻操作可使用一乾式蝕刻、一濕式蝕刻、一反應性離子蝕刻(RIE)或類似者執行。使用一導電材料填充溝槽以形成字線104。字線104之導電材料可包含經摻雜多晶矽、鉭、氮化鉭、鈦、氮化鈦、鎢、鋁或其他適合材料。各字線104亦被稱為記憶體裝置200中之各記憶體單元之一控制電晶體200T之閘極區。
在基板102駐留於其中之底部金屬化層上方形成一中間金屬化層。在一些實施例中，在基板102及字線104上方形成一隔離層106。隔離層106形成為一介電層，且可包含一介電材料，諸如氮化矽、氧化矽、氮氧化矽或其他適合介電材料。在一些實施例中，基板102及隔離層106包含不同材料且相對於一蝕刻劑彼此具選擇性。圖案化隔離層106以形成溝槽T1。相應地曝光字線104之部分。溝槽T1可具有大於字線104之寬度W1之一寬度W2。隔離層106之圖案化包含微影及蝕刻操作。蝕刻操作可使用一乾式蝕刻、一濕式蝕刻、一RIE或類似者執行。
參考圖2B及圖3B，在溝槽T1中沉積一導電層132。導電層132可沉積在各溝槽T1之底表面及側壁上。導電層132之材料可類似於字線104，例如，經摻雜多晶矽、鉭、氮化鉭、鈦、氮化鈦、鎢、鋁，或可與字線104不同，例如，包含功函數調整金屬。在一些實施例中，功函數調整金屬包含Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、TiN、WN、TaN、Ru、Co、其等之一組合或類似者。在一些實施例中，導電層132被稱為字線104或閘極區之一部分。
在溝槽T1中在導電層132上方沉積一閘極介電層134。閘極介電層134可包含氮化矽、氧化矽、氧氮化矽、氧化鋁或一高介電係數材料，例如二氧化鋯(ZrO
2)、氧化鋁(Al
2O
3)、氧化鉿(HfO
x)、矽酸鉿(HfSiO
x)、鈦酸鋯(ZrTiO
x)、氧化鉭(TaO
x)或類似者。
在溝槽T1中在閘極介電層134上方沉積一通道層136。通道層136經組態為記憶體裝置200之一控制電晶體之一通道且可包含氧化物半導體材料，例如，IGZO、ZnO、In
2O
3、SnO
2、NiO、Cu
2O、CuAlO
2、CuGaO
2、CuInO
2、SrCu
2O
2、SnO或其他適合材料。在一些實施例中，通道層136摻雜有N型摻雜物(例如，砷及磷)，或P型摻雜物(例如，硼)。
導電層132、閘極介電層134及通道層136可使用CVD、ALD或其他適合沉積方法以具有實質上相等厚度之一保形方式形成於溝槽T1之底表面及側壁上。在一些實施例中，閘極介電層134及通道層136分別被稱為記憶體裝置200中之各記憶體單元之一控制電晶體200T之閘極介電層及通道。
在溝槽T1中沉積另一隔離區142以填充溝槽T1。隔離區142之材料及形成方法可類似於隔離層106或基板102之材料及形成方法。在一些實施例中，執行一平坦化操作(例如，化學機械拋光(CMP))以移除隔離區142之過量材料且使隔離層106之表面與隔離區142、導電層132、閘極介電層134及通道層136齊平。相應地曝光導電層132、閘極介電層134及通道層136之部分。
參考圖2C及圖3C，例如，使用微影及蝕刻操作圖案化隔離區142以形成溝槽(未單獨展示)。蝕刻操作可使用一乾式蝕刻、一濕式蝕刻、一(RIE)或類似者執行。使用一導電材料填充溝槽以形成源極線144。源極線144之導電材料可包含經摻雜多晶矽、鉭、氮化鉭、鈦、氮化鈦、鎢、鋁、鈷、銅、釕或其他適合材料。在一些實施例中，執行一平坦化操作(例如，CMP)以移除源極線144之過量材料且使隔離區142之表面與源極線144齊平。各源極線144亦被稱為控制電晶體200T之源極/汲極區之一者。
參考圖2D及圖3D，例如，使用微影及蝕刻操作來進一步圖案化隔離區142以形成溝槽(未單獨展示)。蝕刻操作可使用一乾式蝕刻、一濕式蝕刻、一(RIE)或類似者來執行。使用記憶體單元之一資料儲存單元200M (例如，RRAM、FeRAM或FTJ)來填充溝槽。資料儲存單元200M可包含一導電層242、一資料儲存層244，及一位元線146。導電層242可包含鉑、鋁、銅、鈦、氮化鈦、金、鉭、氮化鉭、鎢、氮化鎢、銅，或其等之組合。位元線146之材料可類似於源極線133，例如，經摻雜多晶矽、鉭、氮化鉭、鈦、氮化鈦、鎢、鋁、鈷、銅、釕，或其他適合材料。導電層242及位元線146可分別被稱為資料儲存單元200M之一底部電極及一頂部電極。
資料儲存層244經組態以儲存記憶體裝置200之資料。在一些實施例中，資料儲存層244係一RRAM中之一電阻可變層。電阻可變層具有能夠藉由施加一電壓而在一高電阻狀態與一低電阻狀態(或導電)之間切換之一電阻率。在各項實施例中，電阻可變層包含介電材料之至少一者，包括一高介電係數材料層、一二元金屬氧化物，及一過渡金屬氧化物。在一些實施例中，電阻可變層包含氧化鎳、氧化鈦、氧化鉿、氧化鋯、氧化鋅、氧化鎢、氧化鋁、氧化鉭、氧化鉬，或氧化銅。電阻可變層之可能形成方法包含脈衝雷射沉積(PLD)或ALD，諸如使用含有鋯及氧之一前軀體的ALD
在一些實施例中，資料儲存層244係用於一FeFET、FeRAM或FTJ之一鐵電層。鐵電層可包含鐵電材料，諸如具有不同百分比之摻雜物的氧化鉿(Hf)。摻雜物可包含半導體材料，諸如矽(Si)，或金屬材料，諸如鋯(Zr)、钆(Gd)、鋁(Al)、釔(Y)、鍶(Sr)、鑭(La)，或類似者。
在一些實施例中，資料儲存層244係用於一MRAM記憶體裝置之一複合磁性穿隧接面(MTJ)結構。MTJ可包含鐵磁層、MTJ間隔件及一罩蓋層。罩蓋層係形成於鐵磁層上。各鐵磁層可包含鐵磁材料，其可為金屬或金屬合金，例如，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi，或類似者。MTJ間隔件可包含非鐵磁金屬，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru，或類似者。在一些實施例中，MTJ結構包含一多層結構，例如，用作一固定層及一自由層之鐵磁層、介於固定層與自由層之間之一阻障層，及一晶種層。
在一些實施例中，執行一平坦化操作(例如，CMP)以移除導電層242、資料儲存層244及位元線146之過量材料且使隔離區142之表面與導電層242、資料儲存層244及位元線146齊平。各位元線146亦被稱為控制電晶體200T之源極/汲極區之一者。
在所描繪實施例中，資料儲存單元200M配置於位元線146之側上。然而，本揭露不限於此實施例，且資料儲存單元200M可替代地配置於源極線144之側上。
參考圖2E及圖3E，形成導電通路152、156及導電線154、158以電連接至源極線144及位元線146。導電通路152、156及導電線154、158由導電材料形成，諸如鉭、氮化鉭、鈦、氮化鈦、鎢、鋁、鈷、銅或其他適合材料。在一些實施例中，導電通路152、156可形成於邏輯區10L之導電通路V5之上部分之相同水平處，而導電線154、158可形成於邏輯區10L之導電線L5之相同水平處。導電通路152、156及V5可使用一單一形成操作形成，且導電線154、158及L5可使用一單一形成操作形成。
參考圖3C，通道層136在隔離層106中以一保形方式形成於溝槽T1中。在一些實施例中，通道層136具有一U形狀或由彼此連接且在不同方向上延伸之多個片段形成。例如，通道層136可包含在閘極介電層134上方水平延伸之一第一片段136A及連接至第一片段136A且在隔離層106中垂直延伸之兩個第二片段136B。在一些實施例中，垂直延伸片段(例如，第二片段136B)彼此平行。在一些實施例中，垂直延伸之第二片段136B垂直於水平延伸之第一片段136A，或垂直於字線104之一底表面104S。
由於導電層132及閘極介電層134係以類似於通道層136之一保形方式形成，故導電層132及閘極介電層134亦具有U形狀且由經連接片段以類似於通道層136之組態之一組態形成。在一些實施例中，參考圖3C及圖3D，自一俯視圖視角(未單獨展示)，導電層132之垂直片段橫向包圍閘極介電層134之垂直片段、通道層136之垂直片段136B以及源極線144及位元線146之外側壁。在一些實施例中，自一俯視圖視角，閘極介電層134之垂直片段橫向包圍通道層136之垂直片段136B以及源極線144及位元線146之外側壁。在一些實施例中，自一俯視圖視角，通道層136之垂直片段橫向包圍源極線144及位元線146之外側壁。
基於前文，圖2A至圖2E及圖3A至圖3E中展示之實施例提供優點。用作閘極區之字線104經組態以接收偏壓電壓以與施加至用作源極/汲極區之源極線144及位元線146之偏壓電壓一起控制通道層136中之電流。由於通道層136在源極線144與位元線146之間之有效通道長度歸因於裝置大小減小而相對短，故可發生短通道效應。此外，單獨增加字線104之寬度以用於增強對通道層136之控制亦可增加字線104與源極線144或位元線146之間之電容，藉此降低裝置速度。相比之下，經提出導電層132包含自通道層136之垂直片段之外側壁沿著溝槽T1之側壁之垂直片段。因此，導電層132及字線104可經由源極線144與位元線146之間之第一片段136A及第二片段136B幫助更佳控制通道層136跨通道層136之整個長度之表面電位。可增加記憶體裝置200之有效通道長度而不犧牲太多裝置面積。因此，可改良記憶體陣列30之裝置密度及效能。
圖4A至圖4E係根據本揭露之一些實施例之各種記憶體裝置201A至201E之剖面圖。記憶體裝置201A至201E類似於記憶體裝置200，且為了簡潔起見，在本文中省略此等類似特徵。記憶體裝置201A至201E與記憶體裝置200不同之處主要在於自一剖面圖之字線104之結構。記憶體裝置200之字線104具有在一垂直方向上與源極線144及位元線146重疊之至少一部分，且字線104之側壁實質上垂直及平行。相比之下，參考圖4A，字線104-1具有垂直側壁及自一剖面圖小於字線104之線寬之一線寬。此可進一步減小字線104-1與源極線144或位元線146之間之耦合電容，且進一步改良裝置速度。可透過導電層132之幫助維持字線104之控制能力。參考圖4B至圖4D，對應字線104-2至104-4包含不同側壁組態。例如，相較於字線104，字線104-2至104-3可在其等上表面處具有實質上相等寬度，但在其等中間部分或下部分中具有減小之線寬。例如，字線104-2自字線104-2之上表面漸縮至下表面，字線104-3自字線104-3之上表面漸縮至中間部分且自字線104-3之中間部分向下至底表面具有平行側壁，而字線104-4自字線104-4之中間部分漸縮至底表面且自字線104-4之中間部分向上至上表面具有平行側壁。字線104-2至104-4之變體可以相同覆蓋面積維持對通道層136之控制能力，同時藉由減小字線104-2至104-4之體積而減小耦合電容。可改良記憶體裝置200之效能。
圖4E係根據本揭露之一些實施例之一記憶體裝置201E之一剖面圖。在一些實施例中，記憶體裝置201E係一FeFET記憶體裝置，且記憶體裝置201E中不存在由導電層242、資料儲存層244形成之資料儲存單元。當記憶體裝置201E經組態為一FeFET時，非鐵電閘極介電層134由FeFET之一資料儲存層184替換。資料儲存層184可包含類似於用於資料儲存層244中之鐵電材料之一鐵電材料。
圖4F係根據本揭露之一些實施例之一記憶體裝置201F之一剖面圖。在一些實施例中，記憶體裝置201F係由控制電晶體200T及一資料儲存單元200M構成之一動態RAM (DRAM)記憶體裝置。在一些實施例中，資料儲存單元200M包含形成於控制電晶體200T上方一上覆金屬化層(例如，M5)之一IMD層202中之一電容器以建構一1T1C DRAM。在一些實施例中，資料儲存單元200M包含一第一導電層204、一第二導電層206及介於導電層204與206之間以將第一導電層204與第二導電層206電絕緣之一絕緣層208。
透過本揭露，配置於字線104與通道層136之間之閘極介電層134或資料儲存層184在本文中被統稱為一控制層134/184，且控制層134/184之材料取決於其是否係一閘極介電層134或一資料儲存層184而判定。
圖5A至圖5F係根據本揭露之一些實施例之形成一記憶體裝置500之一方法之中間階段之透視圖。圖6A至圖6F係根據本揭露之一些實施例之自對應圖5A至圖5E之剖面線BB獲取之記憶體裝置500之剖面圖。記憶體裝置500類似於記憶體裝置200及201A至201E，且為了簡潔起見在本文中未重複此等類似特徵。
參考圖5A及圖6A，在一底部金屬化層(例如，圖1中展示之金屬化層M3)中形成一基板102。例如，使用微影及蝕刻操作圖案化基板102以形成溝槽(未單獨展示)。使用一導電材料填充溝槽以形成字線104。
參考圖5B及圖6B，在基板102駐留於其中之底部金屬化層上方形成一中間金屬化層。在一些實施例中，在基板102及字線104上方依序形成隔離層106、112、116及122。隔離層106、112、116及122形成為介電層，且可包含一介電材料，諸如氮化矽、氧化矽、氮氧化矽或其他適合介電材料。在一些實施例中，隔離層106及116被稱為蝕刻停止層，而隔離層112、122被稱為IMD層之部分。因此，隔離層106及116通常使用不同於隔離層112、122及基板102之材料之材料形成。
參考圖5C及圖6C，穿過隔離層122、蝕刻停止層116、隔離層122及蝕刻停止層106執行包含一蝕刻操作之一圖案化操作以形成溝槽T2。字線104在圖案化操作期間曝光。溝槽T2可具有實質上等於字線104之一寬度之一寬度。圖7A至圖7F係根據本揭露之一些實施例之形成圖5C及圖6C中展示之溝槽T2之中間階段之剖面圖。
參考圖7A，在隔離層122上方形成一第一遮罩層162。第一遮罩層162可包含一硬遮罩層，例如，氮化矽或光阻劑。第一遮罩層162係使用(例如) CVD、ALD、旋塗、其他適合方法沉積。接著圖案化第一遮罩層162以包含具有實質上等於下伏字線104之寬度之一寬度W1之一開口T21。
參考圖7B，使用一蝕刻操作以第一遮罩層162用作一蝕刻遮罩圖案化隔離層122。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻、一RIE或類似者。蝕刻貫穿隔離層122且在蝕刻停止層116上停止以形成一溝槽T22。在圖案化隔離層122之後，移除或剝離第一遮罩層162。
參考圖7C，在隔離層122上方沉積一第二遮罩層164且填充溝槽T22。第二遮罩層164可包含一硬遮罩層，例如，氮化矽或光阻劑。第二遮罩層164係使用(例如) CVD、ALD、旋塗、其他適合方法沉積。在第二遮罩層164上方沉積一第三遮罩層166。第三遮罩層166可包含一硬遮罩層(例如，氮化矽或光阻劑)，且包含不同於第二遮罩層164之材料。接著圖案化第三遮罩層166以包含具有大於寬度W1之一寬度W2之一開口T23。
參考圖7D，使用一蝕刻操作以第三遮罩層166用作一蝕刻遮罩圖案化第二遮罩層164。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻、一RIE或類似者。透過蝕刻操作，蝕刻第二遮罩層164之未由第三遮罩層166覆蓋之材料。相應地曝光原始經填充溝槽T22。在一些實施例中，蝕刻操作移除隔離層122之一厚度。蝕刻貫穿隔離層122且在蝕刻停止層116上停止以形成一溝槽T24。
參考圖7E，以第三遮罩層166及隔離層122用作蝕刻遮罩進一步向下蝕刻溝槽T24。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻、一RIE或類似者。透過蝕刻，移除隔離層122之更多厚度。另外，移除蝕刻停止層116之未由隔離層122覆蓋之部分，藉此曝光隔離層112。因此，形成一溝槽T25。
參考圖7F，以第三遮罩層166及蝕刻停止層106、116用作蝕刻遮罩進一步向下蝕刻溝槽T25。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻、一RIE或類似者。透過蝕刻，移除隔離層122之未由第三遮罩層166覆蓋之整個厚度。另外，移除隔離層112之未由蝕刻停止層116覆蓋之部分，藉此曝光蝕刻停止層106。因此，形成一溝槽T26。
隨後，參考圖7F以及圖5C及圖6C，移除或蝕刻第三遮罩層166、第二遮罩層164及未由隔離層112覆蓋之蝕刻停止層106以形成溝槽T2。字線104之上表面之至少部分透過溝槽T2曝光。
參考圖5D及圖6D，在溝槽T2中依序形成一導電層132、一閘極介電層134及一隔離區142。導電層132、閘極介電層134及隔離區142之材料、組態及形成方法類似於參考圖2B及圖3B描述之材料、組態及形成方法。如圖5D及圖6D中展示般形成之電晶體500T可經組態為一DRAM型記憶體裝置中之一控制電晶體，其中一資料儲存單元(未單獨展示) (例如，一電容器)在控制電晶體500T上方且電耦合至控制電晶體500T。在一些實施例中，閘極介電層134由一資料儲存層184 (例如，類似於圖4E中描述之鐵電層之一鐵電層)替換，且因此，控制電晶體500T經組態為一FeFET。
在一些實施例中，如圖5D及圖6D中展示般形成之電晶體500T可經組態為一FeRAM型記憶體裝置，其中閘極介電層134以類似於圖4E中展示之FeFET記憶體裝置201E之資料儲存層184之一方式由一資料儲存層184替換。
圖5E及圖6E繪示源極線144及位元線146在隔離區142中之形成。此外，圖5F及圖6F繪示導電通路152、156及導電線154、158在記憶體裝置500上方之形成。前述源極線144、位元線146、導電通路152、156及導電線154、158之材料、組態及形成方法類似於參考圖2D至圖2E及圖3D至圖3E描述之材料、組態及形成方法。在圖5E及圖6E中形成之控制電晶體500T可用於一FeRAM、FeFET、DRAM、RRAM或其他適合記憶體裝置類型中。
參考圖6F，通道層136跨隔離層112、116及122以一保形方式形成於溝槽T2中。在一些實施例中，通道層136具有一階梯形狀或由彼此連接且在不同方向上延伸之多個片段形成。例如，通道層136可包含在閘極介電層134上方水平延伸之一第一片段136A、連接至第一片段136A且在隔離層112中垂直延伸之兩個第二片段136B、連接至對應第二片段136B且在隔離層122中水平延伸之兩個第三片段136C及連接至對應第三片段136C且在隔離層122中垂直延伸之兩個第四片段136D。
在一些實施例中，水平延伸片段(例如，第一片段136A及第三片段136C)彼此平行，而垂直延伸片段(例如，第二片段136B及第四片段136D)彼此平行。
由於導電層132及閘極介電層134/資料儲存層184係以類似於通道層136之一保形方式形成，故導電層132及閘極介電層134/資料儲存層184亦可具有階梯形狀且由經連接片段以類似於通道層136之組態之一組態形成。
如先前論述，歸因於延伸片段136B至136D之設計，通道層136在垂直方向上之長度增加，且因此可僅以裝置面積之輕微增加消除短通道效應。此外，導電層132具有經連接片段，該等經連接片段沿著通道層136延伸之方向延伸且橫向包圍通道層136之垂直片段136B、136D之外側。可改良控制電晶體500T之通道控制效能而不增加字線104與源極線144或位元線146之間之耦合電容。可相應地增強裝置速度。
圖8A至圖8D係根據本揭露之一些實施例之各種記憶體裝置501A至501D之剖面圖。記憶體裝置501A至501D類似於記憶體裝置500，且為了簡潔起見，在本文中省略此等類似特徵。記憶體裝置501A及501B與記憶體裝置500不同之處主要在於自一剖面圖之溝槽T2之組態及形狀。因此，隨後形成之導電層132、閘極介電層134及通道層136以根據溝槽T2之不同形狀形成。溝槽T2之漸縮側壁可有助於隨後沉積層之沉積效能或有效長度。參考圖8A，在記憶體裝置501A中，片段136B及136D係傾斜而非垂直的。在一些實施例中，片段136B及136D處之通道層之側壁自通道層136之頂表面附近之一位置漸縮至通道層136之底表面附近之一位置。參考圖8B，在記憶體裝置501B中，僅一對片段(例如，第二片段136B)係傾斜的，而另一對片段(例如，第四片段136D)形成為垂直的。
記憶體裝置501C及501D與記憶體裝置500不同之處主要在於自一剖面圖之字線104之組態及形狀。參考圖8C及圖8D，記憶體裝置501C之字線104-5或記憶體裝置501D之字線104-6具有延伸超出導電層132之底表面之寬度且在一垂直方向上與通道層136重疊之至少一部分。在一些實施例中，字線104-5包含自字線104-5之頂表面漸縮至字線104-5之底表面之傾斜側壁。在一些實施例中，字線104-6之側壁實質上垂直且平行，且橫向包圍導電層132、閘極介電層134或通道層136之底部分之側壁。字線104-5之延伸部分與源極線144或位元線146之間之距離可進一步減小字線104-5與源極線144或位元線146之間之耦合電容且進一步改良裝置速度。可透過導電層132之幫助維持字線104之控制能力。字線104-5及104-6之變體可尋求對通道層136之控制能力與由字線104-5或104-6引發之低耦合電容之間之更佳平衡。可改良記憶體裝置500之效能。
圖8E係根據本揭露之一些實施例之一記憶體裝置501E之一剖面圖。在一些實施例中，記憶體裝置501E包含控制電晶體500T及一記憶體單元500M，其中記憶體單元500M類似於資料儲存單元200M，且包含一導電層242及一資料儲存層244。因此，記憶體單元500M可用於一FeFRAM、FTJ、RRAM、MRAM或其他適合記憶體裝置類型中。
圖9A至圖9I係根據本揭露之一些實施例之形成一記憶體裝置900之一方法之中間階段之透視圖。圖10A至圖10I係根據本揭露之一些實施例之自對應圖9A至圖9I之剖面線CC獲取之記憶體裝置900之剖面圖。記憶體裝置900類似於記憶體裝置200或500，且為了簡潔起見在本文中未重複此等類似特徵。
參考圖9A及圖10A，在一底部金屬化層(例如，圖1中展示之金屬化層M3)中形成一基板102。例如，使用微影及蝕刻操作圖案化基板102以形成溝槽(未單獨展示)。使用一導電材料填充溝槽以形成字線104。
參考圖9B及圖10B，在基板102駐留於其中之底部金屬化層上方形成一中間金屬化層。在一些實施例中，在基板102及字線104上方形成一隔離層106。參考圖9C及圖10C，穿過隔離器106執行包含一蝕刻操作之一圖案化操作以形成溝槽T3。字線104在圖案化操作期間曝光。溝槽T3可具有小於或實質上等於字線104之一寬度之一寬度。
參考圖9D及圖10D，在溝槽T3中依序形成一導電層132、一閘極介電層134及一隔離區141。導電層132、閘極介電層134及隔離區141之材料、組態及形成方法類似於參考圖2B及圖3B描述之導電層132、閘極介電層134及隔離區142。
參考圖9E及圖10E，對通道層136執行一圖案化操作以將記憶體裝置900分成不同記憶體群組，其中各記憶體群組包含共用同一通道層136之一或多個記憶體單元。例如，圖9E繪示將記憶體裝置900之通道層分區成四個群組，其中溝渠曝光下伏閘極介電層134，且各群組對應於兩個字線104。可使用微影及蝕刻操作執行圖案化操作。在一些實施例中，如圖10E中展示之一記憶體群組包含具有用於各自控制電晶體900T及901T之字線104之兩個記憶體單元。
參考圖9F及圖10F，在通道層136及隔離層141上方沉積一隔離材料以形成一隔離層142。隔離層142可包含與隔離層141類似之一材料。在一些實施例中，隔離層142填充溝渠且覆蓋閘極介電層134。
圖9G及圖10G繪示源極線144在隔離區142中之形成。源極線144形成在通道層136上方字線104之對之間。源極線144之材料、組態及形成方法類似於參考圖2C及圖3C描述之材料、組態及形成方法。
圖9H及圖10H繪示與控制電晶體900T及901T相關聯之資料儲存單元900M及901M在隔離區142中的形成。資料儲存單元900M及901M之各者係形成於源極線144之兩側上，且係形成於兩個字線104之外側上。資料儲存單元900M或901M可包含經形成於通道層136上方之一導電層242、一資料儲存層244，及一位元線146 (例如，位元線146A或146B)。資料儲存單元900M或901M之材料、組態及形成方法類似於資料儲存單元200M或500M。
圖9I及圖10I繪示用於電連接至源極線144及位元線146之導電通路及導電線的形成。例如，一導電通路152及一導電線154經電連接至位元線146A。雖然由圖9I之其他構件遮擋，但一般技術者應瞭解，記憶體裝置900包含將導電線158、254分別電連接至源極線144及位元線146B的額外兩個導電通路。前述導電通路及導電線之材料、組態及形成方法類似於參考圖2D至圖2E及圖3D至圖3E描述之材料、組態及形成方法。控制電晶體900T及901T共用源極線144，且因此，可進一步節省記憶體裝置900之裝置面積。
參考圖10D，通道層136係在隔離層106中以一保形方式形成於溝槽T3中。在一些實施例中，通道層136具有一階梯形狀或由彼此連接且在不同方向上延伸之多個片段形成。例如，通道層136可包含在閘極介電層134上方水平延伸之一第一片段136A、經連接至第一片段136A且在隔離層106中垂直延伸之兩個第二片段136B、經連接至對應第二片段136B且在隔離層122中水平延伸之兩個第三片段136C、經連接至對應第三片段136C且在隔離層106中垂直延伸之兩個第四片段136D，及經連接至對應第四片段136D且在隔離層106上方水平延伸之兩個第五片段136E。
在一些實施例中，水平延伸片段(例如，第一片段136A、第三片段136C及第五片段136E)彼此平行，而垂直延伸片段(例如，第二片段136B及第四片段136D)彼此平行。
由於導電層132及閘極介電層134/資料儲存層184係以類似於通道層136之一保形方式形成，故導電層132及閘極介電層134/資料儲存層184亦可具有階梯形狀且由經連接片段以類似於通道層136之組態之一組態形成。
如先前論述，歸因於延伸片段136B至136E之設計，通道層136在水平及垂直方向上之長度增加，且因此可僅以裝置面積之輕微增加消除短通道效應。可改良控制電晶體900T或901T之通道控制效能而不增加字線104與源極線144或位元線146之間之耦合電容。可相應地增強裝置速度。
圖11A至圖11C係根據本揭露之一些實施例之各種記憶體裝置901A至901C之剖面圖。記憶體裝置901A至901C類似於記憶體裝置900，且為了簡潔起見，在本文中省略此等類似特徵。記憶體裝置901A及901B與記憶體裝置900不同之處主要在於自一剖面圖之溝槽T3之組態及形狀。因此，隨後形成之導電層132、閘極介電層134及通道層136以根據溝槽T3之不同形狀形成。參考圖11A，在記憶體裝置901A中，片段136B或136D包含彼此連接之兩個或更多個子片段，其中子片段在不同方向上延伸。例如，片段136B或136D之各者具有垂直延伸之一上子片段及朝向字線104漸縮之一下子片段。參考圖11B，片段136B或136D係彎曲而非筆直的。片段136B或136D之不同形狀可有助於通道層136之沉積效能或有效長度。
記憶體裝置901C與記憶體裝置900不同之處主要在於自一剖面圖之字線104之組態及形狀。參考圖11C，記憶體裝置901C之字線104-7具有延伸超出各自片段136C之底表面之寬度且在一垂直方向上與通道層136重疊之至少一部分。字線104-7中展示之變體可尋求對通道層136之控制能力與由字線104-7引發之低耦合電容之間之更佳平衡。可改良記憶體裝置900之效能。
圖12A至圖12F係根據本揭露之一些實施例之形成一記憶體裝置1200之一方法之中間階段之透視圖。圖13A至圖13F係根據本揭露之一些實施例之自對應圖12A至圖12F之剖面線DD獲取之剖面圖。記憶體裝置1200類似於記憶體裝置200、500或900，且為了簡潔起見在本文中未重複此等類似特徵。
參考圖12A及圖13A，在一底部金屬化層(例如，圖1中展示之金屬化層M3)中形成一隔離層1202。例如，使用微影及蝕刻操作圖案化隔離層1202以形成開口(未單獨展示)。使用一導電材料填充開口以形成導電通路1204。隔離層1202及導電通路1204之材料、組態及形成方法分別類似於基板102及導電通路152之材料、組態及形成方法。
參考圖12B及圖13B，在底部金屬化層上方形成一中間金屬化層。在一些實施例中，在隔離層1202及導電通路1204上方沉積隔離層106、112及116。參考圖12C及圖13C，穿過隔離層116、112及106執行包含一蝕刻操作之一圖案化操作以形成溝槽T4。導電通路1204在圖案化操作期間曝光。溝槽T4可具有大於或實質上等於導電通路1204之一寬度之一寬度。
圖12D及圖13D繪示透過溝槽T4對隔離層112之另一蝕刻操作。歸因於隔離層112相對於隔離層106及116之充分蝕刻選擇性，故隔離層106及116在蝕刻操作期間保持實質上完整。蝕刻操作可藉由一濕式蝕刻執行。因此，各溝槽T4包含分別在隔離層116、106及112處之一頂部分、一底部分及一中間部分。中間部分大於頂部分。
參考圖12E及圖13E，字線104-8放置於溝槽T4中導電通路1204上方。字線104-8可具有與隔離層116之上表面齊平之一上表面。因此，字線104-8具有一十字形狀。各字線104-8可用作記憶體裝置1200中之一記憶體單元之各自控制電晶體1200T之一閘極區。
參考圖12F及圖13F，在字線104-8上方依序形成：控制電晶體1200T之剩餘部分，例如，一導電層132、一閘極介電層134、一隔離區142及一源極線144；及一記憶體單元1200M，其可包含導電層242、資料儲存層244及位元線146。前述層之材料、組態及形成方法類似於參考圖2A至圖4A及圖2B至圖4B描述之材料、組態及形成方法。
圖14A至圖14E係根據本揭露之一些實施例之各種記憶體裝置1201A至1201E之剖面圖。記憶體裝置1201A至1201E類似於記憶體裝置1200，且為了簡潔起見，在本文中省略此等類似特徵。記憶體裝置1201A至1201E與記憶體裝置1200不同之處主要在於自一剖面圖之溝槽T4之組態及形狀。因此，字線104-8以根據溝槽T4之不同形狀形成。參考圖14A及圖14B，字線104-9及104-10之手具有傾斜側壁，其中傾斜側壁可自字線104-9 (圖14A)之底表面漸縮至上表面，或自字線104-10 (圖14B)之上表面漸縮至下表面。
參考圖14C及圖14D，字線104-11及104-12之手具有彎曲側壁，其中彎曲側壁可係凸狀(圖14C)或凹狀(圖14D)。參考圖14E，字線104-13具有一倒T形。
字線104-8至104-13之各者至少具有寬於上部分之一中間部分，其中中間部分在一垂直方向上與通道層136重疊。字線104-8至104-13中展示之變體可尋求對通道層136之控制能力與由字線104引發之低耦合電容之間之更佳平衡。可改良記憶體裝置1200之效能。
圖15A至圖15E係根據本揭露之一些實施例之形成一記憶體裝置1500之一方法之中間階段之剖面圖。記憶體裝置1500類似於記憶體裝置200、500、900或1200，且為了簡潔起見在本文中未重複此等類似特徵。
參考圖15A，在一底部金屬化層(例如，圖1中展示之金屬化層M3)中形成一基板102。例如，使用微影及蝕刻操作圖案化基板102以形成一溝槽(未單獨展示)。使用一導電材料填充溝槽以形成一字線104。
在基板102駐留於其中之底部金屬化層上方形成一中間金屬化層。在一些實施例中，在基板102及字線104上方形成一隔離層106。執行包含一蝕刻操作之一圖案化操作以在隔離層106中形成一開口。字線104在圖案化操作期間曝光。開口可具有大於或實質上等於字線104之一寬度之一寬度。在隔離層106之開口中形成一閘極介電層134。閘極介電層134之材料、組態及形成方法類似於參考圖2B及圖3B描述之閘極介電層134。在隔離層106及閘極介電層134上方形成另一隔離層112。圖案化隔離層112以形成一溝槽T5以曝光閘極介電層134。
參考圖15B，在溝槽T5中在閘極介電層上方沉積一第一通道部分236及一第二通道部分336。在一些實施例中，第一通道部分236及第二通道部分336摻雜有相同導電類型，例如，P型或N型。在一些實施例中，第一通道部分236及第二通道部分336具有實質上相等或不同摻雜濃度。例如，第二通道部分336具有大於第一通道部分236之摻雜濃度之一摻雜濃度。
參考圖15C，對第二通道部分336執行一圖案化操作以在第二通道部分336中蝕刻一溝槽T6。因此，第二通道部分336A及336B留在第一通道部分236上方。在一些實施例中，圖案化操作包含微影及蝕刻操作。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻、一RIE或類似者。第一通道部分236及經蝕刻第二通道部分336A、336B經連接以形成一U形通道層136，其中第一通道部分236被視為通道層136之一水平片段，而第二通道部分336A、336B被視為通道層136之垂直片段。
參考圖15D，在第二通道部分336A、336B及溝槽T6上方形成一介電材料以形成一隔離層122。隔離層122之材料及形成方法可類似於隔離層106及112之材料及形成方法。隨後，對隔離層122執行一圖案化操作以蝕刻曝光第二通道部分336A、336B之溝槽T7。參考圖15E，在溝槽T7中第二通道部分336A、336B上方沉積一源極線144及一位元線146。因此，形成記憶體裝置1500之一控制電晶體1500T。如圖15E中展示，第二通道部分336A、336B分別在源極線144及位元線146正下方。在一些實施例中，第二通道部分336A、336B之側壁分別與源極線144及位元線146之側壁對準。
記憶體裝置1500提供優點。控制電晶體1500T之通道層136由第一通道部分236及第二通道部分336A、336B形成，其中第二通道部分336A及336B有效地延伸第一通道部分236之通道長度。因此，可消除短通道效應而不增加裝置面積。在一些實施例中，字線104之側壁與第二通道部分236A及236B之外側壁對準以增強字線104對通道層136之控制能力。
圖16A及圖16B係根據本揭露之一些實施例之記憶體裝置1501及1502之剖面圖。記憶體裝置1501及1502類似於記憶體裝置1500，且為了簡潔起見，在本文中不重複此等類似特徵。參考圖16A，第一通道部分236進一步包含不同部分236A、236B及436，其中通道部分436具有小於通道部分236A、236B之摻雜濃度之一摻雜濃度。在一些實施例中，由通道部分436、236A/236B及336A/336B形成之摻雜濃度梯度進一步減少通道層136之短通道效應。
參考圖3B、圖4F、圖8D及圖10H，可藉由考量圖15E中展示之U形通道層136而修改通道層136，例如，通道層136可包含兩個垂直片段336A及336B。在一些實施例中，通道層136包含兩種類型之垂直片段，即，在源極線144或位元線146之側壁上之第一類型垂直片段，及在源極線144或位元線146正下方且由源極線144或位元線146覆蓋之第二類型垂直片段(例如，部分336A及336B)。
圖17A至圖17J係根據本揭露之一些實施例之形成一記憶體裝置1700之一方法之中間階段之透視圖。參考圖17A，在一底部金屬化層(例如，圖1中展示之金屬化層M3)中形成一基板302。基板302之材料及形成方法類似於先前論述之基板102之材料及形成方法。例如，使用微影及蝕刻操作圖案化基板302以形成一溝槽(未單獨展示)。使用一導電材料填充溝槽以形成導電通路或導電線(未單獨展示)。在基板302上方形成一隔離層堆疊。複數個隔離層102與複數個隔離層106交替地沉積。在一些實施例中，隔離層102具有不同於隔離層106之一介電材料。
參考圖17B，對隔離層堆疊執行一圖案化操作以形成複數個溝槽T8。因此，基板302透過溝槽T8曝光。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻、一RIE或類似者。透過圖案化操作，隔離層102及106之側壁在溝槽T8中彼此對準。
參考圖17C，執行另一蝕刻操作以透過溝槽T8蝕刻隔離層106之部分。因此，隔離層106之側壁自隔離層102之側壁凹進。在一些實施例中，凹進隔離層106之蝕刻包含一濕式蝕刻。
圖17D繪示第一複數個字線104 (例如，字線104A)在隔離層102之間隔離層106之凹進側壁上之形成。字線104A可填充隔離層106之經蝕刻部分使得字線104A之面向溝槽T8之側壁與隔離層102之側壁對準。
參考圖17E，在溝槽T8中依序形成一資料儲存層184、一通道層136及一隔離區142。資料儲存層184、通道層136及隔離區142之材料、組態及形成方法類似於參考圖2B及圖3B描述之材料、組態及形成方法。在一些實施例中，執行一平坦化操作(例如，CMP)以移除隔離區142之過量材料且使隔離區142之表面與資料儲存層184及通道層136齊平。
參考圖17F，對隔離層堆疊執行一圖案化操作以在溝槽T8之間形成複數個溝槽T9。因此，基板302透過溝槽T9曝光。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻、一RIE或類似者。透過圖案化操作，隔離層102及106之側壁在溝槽T9中彼此對準。執行另一蝕刻操作以透過溝槽T9蝕刻隔離層106之部分。因此，隔離層106之側壁在溝槽T9中自隔離層102之側壁凹進。隨後，在字線104A之間之隔離層106之凹進側壁上形成第二複數個字線104，例如，字線104B。字線104B可填充隔離層106之經蝕刻部分使得字線104B之面向溝槽T9之側壁與隔離層102之側壁對準。
參考圖17G，在溝槽T9中依序形成一資料儲存層184、一通道層136及一隔離區142。資料儲存層184、通道層136及隔離區142之材料、組態及形成方法類似於參考圖2B、圖3B及圖4E描述之材料、組態及形成方法。
參考圖17H，執行一圖案化操作以將通道層136分區成個別通道層136。記憶體裝置1700中之記憶體單元(例如，記憶體單元1700U及1701U)之各者具有與鄰近通道層136分開之一各自通道層136。通道層136之部分經移除且由隔離區123替換。如圖17H中繪示，隔離區123用作鄰近記憶體單元1700U與1701U之間之隔離區。
參考圖17I，在各記憶體單元(例如，記憶體單元1700U)中形成源極線144、位元線146及界面層364、366。隨後參考圖18A至圖18D描述形成圖17I中展示之半導體結構之細節。圖17J繪示導電通路152、156及導電線154、158在記憶體裝置1700上方之形成。前述源極線144、位元線146、導電通路152、156及導電線154、158之材料、組態及形成方法類似於參考圖2D至圖2E及圖3D至圖3E描述之材料、組態及形成方法。
圖18A至圖18D係根據本揭露之一些實施例之形成圖17I中展示之半導體結構之中間階段之平面圖。參考圖18A，圖案化隔離層122以沿著各通道層136之一側形成溝槽T10。溝槽T10之長度小於通道層136之長度使得隔離層122包含覆蓋通道層136之部分。
參考圖18B，在溝槽T10中形成緩衝區326。緩衝區326由介電材料形成，諸如氧化矽、氮化矽、氮氧化矽或高介電係數材料。在一些實施例中，緩衝區326之材料不同於隔離層122。
參考圖18C，進一步圖案化隔離層122以形成溝槽T11。透過圖案化操作，各記憶體單元包含由剩餘隔離層122分離且對應於後續形成之源極線144及位元線146之兩個溝槽T11。
參考圖18D，在溝槽T11之側壁上沉積另一通道層236或336。通道層236及336以一保形方式沉積於溝槽T11之側壁上且連接至通道層136以隨後形成一延伸通道。通道層236、336之材料及形成方法可類似於通道層136之材料及形成方法。一旦沉積通道層236、336，便在溝槽T11中在通道層236、336之側壁上沉積源極線144及位元線146之導電材料。在一些實施例中，界面層364、366形成於源極線144與通道層236之間或位元線146與通道層336之間。界面層364、366可由通道層236、336之相同材料形成，但包含大於通道層236、336之摻雜濃度之一摻雜濃度。界面層364、366之配置可輔助減小源極線144/位元線146與通道層236、336之間之介面處之接點電阻。因此，界面層364、366亦可被稱為電阻減小層。
記憶體裝置1700提供優點。透過由緩衝區326及隔離層122形成之I形隔離特徵之配置，源極線144 (或位元線146)形成為包含一基底部分及一突部144P (或146P)，其中突部144P及146P面向隔離層122且面向彼此。以此方式，由於突部144P及146P與字線104A或104B之間距大於源極線144或位元線146之基底部分，但亦比源極線144及位元線146之基底部分更接近彼此，故記憶體裝置1700對通道層136、236及336之控制能力可增強而不顯著增加短通道效應。可改良記憶體裝置1700之效能。
圖19A至圖19D係根據本揭露之一些實施例之各種記憶體裝置1701A至1701D之平面圖。在記憶體裝置1701A至1701D中展示之變體中，記憶體裝置1700中不存在一或多個特徵以提供設計靈活性並節省成本。例如，參考圖19A，位元線146中不存在通道層336及界面層366。參考圖19B，緩衝區326之一個端與隔離層122之一個側齊平，且因此，僅源極線144及位元線146之一者包含突部144P或146P。圖19C繪示記憶體裝置1700之另一變體，其中不存在兩個緩衝區326且因此，突部144P及146P分別自源極線144及位元線146移除。參考圖19D，可將記憶體裝置1701D之結構視為記憶體裝置1701A及1701C之一組合，其中移除界面層366及緩衝區326。圖19A至圖19D中展示之實施例僅係一些實例，且其他修改及變體可係可行的，例如，自記憶體裝置1700移除界面層364、366而其他特徵保持不變。
根據一實施例，一種方法包含：在一基板上方形成一互連結構，該互連結構之該形成包含形成包含一電晶體之一記憶體裝置。該互連結構之該形成包含：形成一第一金屬化層及在該第一金屬化層上方之一第二金屬化層；在該第一金屬化層及該第二金屬化層之至少一者中形成該電晶體之一閘極區；蝕刻放置於該第二金屬化層中之一溝槽且曝光該閘極區；在該溝槽中在該閘極區上方沉積一閘極介電層；在該溝槽中在該閘極介電層上方沉積一通道層；及在該通道層上方在該溝槽之相對側上形成該電晶體之兩個源極/汲極區。該閘極區及該通道層之至少一者包含在該溝槽中延伸之兩個第一片段，其中該等第一片段彼此平行。
根據一實施例，一種方法包含：在一基板上方形成一互連結構，該互連結構之該形成包含形成具有一電晶體之一記憶體裝置。該記憶體裝置之該形成包含：在該互連結構之一第一金屬化層中形成該電晶體之一閘極區；在該互連結構之一第二金屬化層中蝕刻一溝槽以曝光該閘極區之一表面；沉積一資料儲存層以覆蓋該閘極區之該曝光表面；在該溝槽中且在該資料儲存層之與該閘極區相對之一個側上沉積一第一通道層；及在該溝槽中形成該電晶體之兩個源極/汲極區，該兩個源極/汲極區由該第一通道層橫向包圍。
根據一實施例，一種半導體結構包含：一互連結構，其放置於一基板上方且包含含有一電晶體之一記憶體裝置。該電晶體包含：一閘極區，其在該互連結構之一第一金屬化層及一第二金屬化層之至少一者中；一控制層，其包含在該閘極區上方之一閘極介電層或一資料儲存層之一者；一通道層，其在該控制層上方；及該電晶體之兩個源極/汲極區，其等在該通道層上方該閘極區之相對側上。該閘極區及該通道層之至少一者具有彼此平行且垂直於該閘極區之一底表面之兩個片段。
上文概述若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行本文中介紹之實施例之相同目的及/或達成本文中介紹之實施例之相同優點之其他製程及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
10: 半導體結構
10L: 邏輯區
10M: 記憶體區
12: 半導體基板
14: 半導體裝置
16: 層間介電(ILD)層
18: 接點插塞
20: 互連結構
30: 記憶體陣列
102: 基板
104: 字線
104-1: 字線
104-2: 字線
104-3: 字線
104-4: 字線
104-5: 字線
104-6: 字線
104-7: 字線
104-8: 字線
104-9: 字線
104-10: 字線
104-11: 字線
104-12: 字線
104-13: 字線
104A: 字線
104B: 字線
104S: 底表面
106: 隔離層/蝕刻停止層
112: 隔離層
116: 隔離層/蝕刻停止層
122: 隔離層
123: 隔離區
132: 導電層
134: 閘極介電層/控制層
136: 通道層
136A: 第一片段
136B: 第二片段
136C: 第三片段
136D: 第四片段
136E: 第五片段
141: 隔離區/隔離層
142: 隔離區/隔離層
144: 源極線
144P: 突部
146: 位元線
146A: 位元線
146B: 位元線
146P: 突部
152: 導電通路
154: 導電線
156: 導電通路
158: 導電線
162: 第一遮罩層
164: 第二遮罩層
166: 第三遮罩層
184: 資料儲存層/控制層
200: 記憶體裝置
200M: 資料儲存單元
200T: 控制電晶體
201A: 記憶體裝置
201B: 記憶體裝置
201C: 記憶體裝置
201D: 記憶體裝置
201E: 記憶體裝置
201F: 記憶體裝置
202: 金屬間介電(IMD)層
204: 第一導電層
206: 第二導電層
208: 絕緣層
236: 第一通道部分
236A: 通道部分
236B: 通道部分
242: 導電層
244: 資料儲存層
254: 導電線
302: 基板
326: 緩衝區
336: 第二通道部分
336A: 第二通道部分/垂直片段
336B: 第二通道部分/垂直片段
364: 界面層
366: 界面層
436: 通道部分
500: 記憶體裝置
500M: 記憶體單元
500T: 控制電晶體
501A: 記憶體裝置
501B: 記憶體裝置
501C: 記憶體裝置
501D: 記憶體裝置
900: 記憶體裝置
900M: 資料儲存單元
900T: 控制電晶體
901A: 記憶體裝置
901B: 記憶體裝置
901C: 記憶體裝置
901M: 資料儲存單元
901T: 控制電晶體
1200: 記憶體裝置
1200M: 記憶體單元
1200T: 控制電晶體
1201A: 記憶體裝置
1201B: 記憶體裝置
1201C: 記憶體裝置
1201D: 記憶體裝置
1201E: 記憶體裝置
1202: 隔離層
1204: 導電通路
1500: 記憶體裝置
1500T: 控制電晶體
1501: 記憶體裝置
1502: 記憶體裝置
1700: 記憶體裝置
1700U: 記憶體單元
1701A: 記憶體裝置
1701B: 記憶體裝置
1701C: 記憶體裝置
1701D: 記憶體裝置
1701U: 記憶體單元
AA: 剖面線
BB: 剖面線
CC: 剖面線
DD: 剖面線
L1至L5: 導電線
M1至M5: 金屬化層
T1: 溝槽
T2: 溝槽
T21: 開口
T22: 溝槽
T24: 溝槽
T25: 溝槽
T26: 溝槽
T3: 溝槽
T4: 溝槽
T5: 溝槽
T6: 溝槽
T7: 溝槽
T8: 溝槽
T9: 溝槽
T10: 溝槽
T11: 溝槽
V1至V5: 導電通路
W1: 寬度
W2: 寬度
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。貫穿本揭露，跨不同圖，相同數字表示相同構件。
圖1係根據本揭露之一些實施例之一半導體裝置之一剖面圖。
圖2A至圖2E係根據本揭露之一些實施例之形成一記憶體裝置之一方法之中間階段之透視圖。
圖3A至圖3E係根據本揭露之一些實施例之自對應圖2A至圖2E之剖面線AA獲取之剖面圖。
圖4A至圖4F係根據本揭露之一些實施例之各種記憶體裝置之剖面圖。
圖5A至圖5F係根據本揭露之一些實施例之形成一記憶體裝置之一方法之中間階段之透視圖。
圖6A至圖6F係根據本揭露之一些實施例之自對應圖5A至圖5E之剖面線BB獲取之剖面圖。
圖7A至圖7F係根據本揭露之一些實施例之形成圖5C及圖6C中展示之半導體結構之一方法之中間階段之剖面圖。
圖8A至圖8D係根據本揭露之一些實施例之各種記憶體裝置之剖面圖。
圖8E係根據本揭露之一些實施例之一記憶體裝置之一剖面圖。
圖9A至圖9I係根據本揭露之一些實施例之形成一記憶體裝置之一方法之中間階段之透視圖。
圖10A至圖10I係根據本揭露之一些實施例之自對應圖9A至圖9I之剖面線CC獲取之剖面圖。
圖11A至圖11C係根據本揭露之一些實施例之各種記憶體裝置之剖面圖。
圖12A至圖12F係根據本揭露之一些實施例之形成一記憶體裝置之一方法之中間階段之透視圖。
圖13A至圖13F係根據本揭露之一些實施例之自對應圖12A至圖12F之剖面線DD獲取之剖面圖。
圖14A至圖14E係根據本揭露之一些實施例之各種記憶體裝置之剖面圖。
圖15A至圖15E係根據本揭露之一些實施例之形成一記憶體裝置之一方法之中間階段之剖面圖。
圖16A及圖16B係根據本揭露之一些實施例之各種記憶體裝置之剖面圖。
圖17A至圖17J係根據本揭露之一些實施例之形成一記憶體裝置之一方法之中間階段之透視圖。
圖18A至圖18D係根據本揭露之一些實施例之形成圖17I中展示之半導體結構之一方法之中間階段之平面圖。
圖19A至圖19D係根據本揭露之一些實施例之各種記憶體裝置之平面圖。
10: 半導體結構
10L: 邏輯區
10M: 記憶體區
12: 半導體基板
14: 半導體裝置
16: 層間介電(ILD)層
18: 接點插塞
20: 互連結構
30: 記憶體陣列
102: 基板
104: 字線
154: 導電線
156: 導電通路
158: 導電線
L1至L5: 導電線
M1至M5: 金屬化層
V1至V5: 導電通路
Claims (10)
- 一種形成一半導體結構之方法，其包括：在一基板上方形成一互連結構，該互連結構之該形成包括形成包含一電晶體之一記憶體裝置，其包括：形成一第一金屬化層及在該第一金屬化層上方之一第二金屬化層；在該第一金屬化層及該第二金屬化層之至少一者中形成該電晶體之一閘極區；蝕刻經放置於該第二金屬化層中之一溝槽且曝光該閘極區；在該溝槽中，於該閘極區上方沉積一閘極介電層；在該溝槽中，於該閘極介電層上方沉積一通道層；及在該通道層上方，於該溝槽之相對側上形成該電晶體之兩個源極/汲極區，其中該閘極區及該通道層之至少一者包括在該溝槽中延伸之兩個第一片段，其中該等第一片段彼此平行。
- 如請求項1之方法，其中該互連結構之該形成進一步包括在該第二金屬化層上方形成一第三金屬化層，其中該記憶體裝置之該形成進一步包括在該第三金屬化層中形成一電容器以電耦合至該電晶體。
- 如請求項1之方法，其中該記憶體裝置之該形成進一步包括在該通道層與該兩個源極/汲極區之一者之間沉積一資料儲存層。
- 如請求項1之方法，其中該閘極區在該第一金屬化層及該第二金屬化層中延伸。
- 一種形成一半導體結構之方法，其包括：在一基板上方形成一互連結構，該互連結構之該形成包括形成包含一電晶體之一記憶體裝置，該記憶體裝置之該形成包括：在該互連結構之一第一金屬化層中形成該電晶體之一閘極區；在該互連結構之該第一金屬化層上方的一第二金屬化層中蝕刻一溝槽以曝光該閘極區之一表面；沉積一資料儲存層以覆蓋該閘極區之該曝光表面；在該溝槽中且在該資料儲存層之與該閘極區相對之一個側上沉積一第一通道層；及在該溝槽中形成該電晶體之兩個源極/汲極區，該兩個源極/汲極區係由該第一通道層橫向包圍。
- 如請求項5之方法，其中該互連結構之該形成包括在該第一通道層之該沉積之後沉積一隔離層以填充該溝槽，其中該記憶體裝置之該形成進一步包括圖案化該隔離層以在該第一通道層之一個側上形成一開口且在該開口中沉積一緩衝區。
- 如請求項6之方法，其中該記憶體裝置之該形成進一步包括在該第一通道層上沉積一第二通道層及一第三通道層，該第二通道層及該第三通道 層係由該隔離層分離。
- 一種半導體結構，其包括：一互連結構，其經放置於一基板上方且包括包含一電晶體之一記憶體裝置，其中該電晶體包括：一閘極區，其在該互連結構之一第一金屬化層及位於該第一金屬化層上方的一第二金屬化層之至少一者中；一控制層，其包含在該閘極區上方之一閘極介電層或一資料儲存層之一者；一通道層，其在該控制層上方；及該電晶體之兩個源極/汲極區，其等在該通道層上方於該閘極區之相對側上，其中該閘極區及該通道層之至少一者包括彼此平行且垂直於該閘極區之一底表面的兩個片段。
- 如請求項8之半導體結構，其中該兩個片段係包含於該通道層中且橫向包圍該等源極/汲極區之外側壁。
- 如請求項8之半導體結構，其中該記憶體裝置包括介於該兩個源極/汲極區之間之一第三源極/汲極區，其中該記憶體裝置包括共用該第三源極/汲極區及該通道層的兩個記憶體單元。
Applications Claiming Priority (2)
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| US17/829,324 | 2022-05-31 | ||
| US17/829,324 US20230389283A1 (en) | 2022-05-31 | 2022-05-31 | Memory device with back-gate transistor and method of forming the same |
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| Publication Number | Publication Date |
|---|---|
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Citations (1)
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|---|---|---|---|---|
| US20190229182A1 (en) | 2016-10-12 | 2019-07-25 | Institute of Microelectronics, Chinese Academy of Sciences | DUAL-GATE PMOS FIELD EFFECT TRANSISTOR WITH InGaAs CHANNEL |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190229182A1 (en) | 2016-10-12 | 2019-07-25 | Institute of Microelectronics, Chinese Academy of Sciences | DUAL-GATE PMOS FIELD EFFECT TRANSISTOR WITH InGaAs CHANNEL |
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