TWI836944B - 半導體元件結構及其形成方法 - Google Patents

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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract

本揭露描述一種半導體元件結構及其形成方法。半導體元件結構包含閘極電極、閘極介電層和閘極間隔物。閘極電極包含第一至第三區段。第一區段具有傾斜側壁及虛擬側壁。第二區段自第一區段之虛擬側壁徑向延伸且具有曲狀底部。第三區段自第一區段向下延伸且具有側壁。第一區段之傾斜側壁連接第三區段之側壁至第二區段之曲狀底部。閘極介電層與第三區段之側壁及第一區段之傾斜側壁接觸。閘極間隔物與閘極介電層及第一區段之傾斜側壁接觸。

Description

半導體元件結構及其形成方法
本揭露是有關於一種半導體元件結構及其形成方法。
積體電路(integrated circuit；IC)通常包括多個半導體元件，例如場效電晶體(field-effect transistor；FET)和在半導體基材上形成的金屬互連層。由於各種電子元件(包含用於改變源極與汲極之間電流流動的閘極)的性能不斷改進，半導體產業經歷了持續的快速成長。而隨著與密集元件佈局相關的連續閘極長度縮放，場效電晶體的閘極電阻(Rg)也會增加。當閘極電阻增加時，場效電晶體的開關速度會延遲，且功耗會增加。這已成為需要高開關速度的應用的瓶頸，例如第五代(5G)無線網路和射頻(RF)技術。因此，仍有降低場效電晶體的閘極電阻的需要。
本揭露之一方面是指一種半導體元件結構，其包含閘極電極、閘極介電層和閘極間隔物。閘極電極包含第一至第三區段。第一區段具有傾斜側壁及虛擬側壁。第二區段自第一區段之虛擬側壁徑向延伸且具有曲狀底部。第三區段自第一區段向下延伸且具有側壁。第一區段之傾斜側壁連接第三區段之側壁至第二區段之曲狀底部。閘極介電層與第三區段之側壁及第一區段之傾斜側壁接觸。閘極間隔物與閘極介電層及第一區段之傾斜側壁接觸。
本揭露之另一方面是指一種半導體元件結構，其包含第一閘極結構和第二閘極結構。第一閘極結構包含第一閘極電極區段、第一保形層和第二閘極電極區段。第一閘極電極區段具有頂部表面、底部表面和側壁。第一保形層與第二閘極電極區段之底部表面及第一閘極電極區段之側壁接觸。第二閘極電極區段自第一保形層徑向延伸，且第一閘極電極區段之頂部表面、第一保形層之頂部表面與第二閘極電極區段之頂部表面實質為共平面。第二閘極結構與第一閘極結構相鄰設置，且包含第三閘極電極區段和第二保形層。第三閘極電極區段具有頂部表面、底部表面和側壁。第二保形層與第三閘極電極區段之底部表面及第三閘極電極區段之側壁接觸，且第三閘極電極區段之頂部表面與第二保形層之頂部表面實質為共平面。
本揭露之又一方面是指一種形成半導體元件結構之方法，其包含形成第一閘極結構和相鄰於第一閘極結構 之第二閘極結構，其中第一閘極結構與第二閘極結構中之每一者由接觸蝕刻停止層(contact etch stop layer；CESL)和第一層間介電質(interlayer dielectric；ILD)所圍繞，第一閘極結構與第二閘極結構中之每一者包含閘極電極層、保形層、閘極介電層和閘極間隔物，其中保形層圍繞閘極電極層之至少三個側邊，閘極介電層圍繞保形層之至少三個側邊，且閘極間隔物設置於閘極介電層與接觸蝕刻停止層之間並與閘極介電層及接觸蝕刻停止層接觸。方法還包含去除保形層之一部分而使得保形層之頂部表面所在之高度低於此些閘極電極層之頂部表面。方法還包含在半導體元件結構上方形成圖案化遮罩層，此圖案化遮罩層暴露出第一閘極結構和接觸蝕刻停止層及相鄰於第一閘極結構之第一層間介電質之部分。方法還包含進行蝕刻製程而使得曝光之此些閘極介電層、此些閘極間隔物和此些接觸蝕刻停止層中之每一者具有傾斜頂部表面。方法還包含去除圖案化遮罩層。方法還包含在此些閘極電極層和保形層之暴露表面及此些閘極介電層、此些閘極間隔物和此些接觸蝕刻停止層之傾斜頂部表面上形成填充材料物。方法還包含進行平坦化製程而使得填充材料物之頂部表面實質與第一層間介電質、此些接觸蝕刻停止層、此些閘極間隔物和此些閘極介電層之頂部表面共平面。方法還包含在填充材料物、第一層間介電質、此些接觸蝕刻停止層、此些閘極間隔物和此些閘極介電層之此些頂部表面上形成第二層間介電質。
100:半導體元件結構
102:基材
102N:N型區
102P:P型區
103N:N型井區
103P:P型井區
104:第一半導體層
106:第二半導體層
108a:鰭片
108b:鰭片
110a:鰭片
110b:鰭片
112:絕緣材料
121:淺溝槽隔離區
128:犧牲閘極結構
130:犧牲閘極介電層
132:犧牲閘極電極層
134:遮罩結構
140:閘極間隔物
140s:傾斜頂部表面
152:源極/汲極磊晶特徵
154:源極/汲極磊晶特徵
158:保形層
158s:側壁
160:接觸蝕刻停止層
160s:傾斜頂部表面
162:第一層間介電質
164:界面介電質
166:閘極介電層
166s:傾斜頂部表面
168:閘極電極層
169:遮罩層
170:第二層間介電質
171:矽化物層
172:導電特徵
174:內連線層
176:第一金屬間介電質
177:取代閘極結構
177a:取代閘極結構
177b:取代閘極結構
178:第二金屬間介電質
179:填充材料物
185:垂直內連線特徵
187:水平內連線特徵
187a:水平內連線特徵
187b:水平內連線特徵
189:導電通孔
200:半導體元件結構
269:遮罩層
270:第二層間介電質
271:矽化物層
272:導電特徵
274:內連線結構
276:金屬間介電質
278:金屬間介電質
279:填充材料物
285:內連線特徵
287:內連線特徵
300:半導體元件結構
369:遮罩層
370:第二層間介電質
371:矽化物層
372:導電特徵
374:內連線結構
379:填充材料物
385:內連線特徵
387:內連線特徵
389:導電通孔
1406:直條狀側壁
2100:核心閘極電極
2102:第一區段
2104:第二區段
2106:第三區段
2107:頂部表面
2108:第四區段
2109:最低點
2110:傾斜側壁
2111:直條狀側壁
2112:直條狀側壁
2113:底部表面
2114:直條狀側壁
2115:交會點
2116:曲狀底部
2118:頂部表面
2130:第一方向
2132:長度方向
2701:開口
2702:凹陷
2704:曲狀底部
2706:直條狀側壁
2701:開口
2702:凹陷
2704:曲狀底部
2706:直條狀側壁
3601:開口
3602:凹陷
3604:曲狀底部
3606:直條狀側壁
4300:閘極電極
4302:第一區段
4304:第二區段
4305:曲狀部分
4307:頂部表面
4308:頂部表面
4309:頂部表面
4310:底部表面
4311:底部表面
4312:直條狀側壁
4313:側壁
4314:直條狀部分
4316:曲狀部分
θ:角度
D1:關鍵尺寸
D2:距離
D3:長度
D4:長度
D5:直徑
D6:直徑
D7:直徑
D8:高度
D9:組合高度
D10:頂部關鍵尺寸
D11:底部關鍵尺寸
D12:長度
D13:長度
D14:頂部關鍵尺寸
D15:底部關鍵尺寸
D16:高度
D17:高度
H1:第一高度
H2:第二高度
H3:第一高度
H4:第二高度
當配合隨附圖式閱讀時，自以下詳細描述是最好理解本揭示的態樣。應注意的是，根據工業標準實務，多個特徵並非按比例繪製。實際上，基於論述的清晰此些特徵的尺寸可能會任意地增加或縮減。
圖1至圖4為依據一些實施例之半導體元件結構的立體視圖。
圖5A至圖20A、圖22A至圖42A為依據一些實施例之製造圖4之半導體元件結構之各階段沿A-A剖面線的剖面側視圖。
圖5B至圖20B、圖22B至圖42B為依據一些實施例之製造圖4之半導體元件結構之各階段沿B-B剖面線的剖面側視圖。
圖20C、圖33C和圖42C為依據一些實施例之製造圖4之半導體元件結構之各階段沿C-C剖面線的剖面側視圖。
圖21為依據一些實施例之圖20C的半導體元件結構的部分放大視圖，其示出核心閘極電極。
圖43為依據一些實施例之圖42C之示出閘極電極的半導體元件結構的部分放大視圖。
以下揭露內容提供用於實施所提供的主題的不同特徵的許多不同的實施例或示例。以下描述組件及配置的 特定實例以簡化本揭露。當然，此等僅僅為實例，而無意於進行限制。舉例而言，在以下描述中，在第二特徵上方或上的第一特徵的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可在各個示例中重複參考數字和/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例和/或組態之間的關係。
此外，為了便於描述，本文中可能使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」等空間相對術語，以描述一個元件或特徵與另一(或另一些)元件或特徵的關係，如圖中所繪示。除了在圖中描述的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。可以其他方式定向(旋轉90度或其他定向)設備，且在本文中使用的空間相對描述語亦可對應地進行解釋。
圖1至圖43繪示依據此揭露各實施例之製造半導體元件結構100的各階段。可理解的是，在圖1至圖43所示的製程前、中、後可提供額外的操作，且之後描述的一些操作可為了方法的其他實施例而取代或刪除。操作/製程的次序可互相置換。
圖1至圖4為依據一些實施例之製造半導體元件結構100之各階段的立體視圖。在圖1中，第一半導體層104是在基材102上形成。基材102可以是在晶圓中晶片 的一部分。在一些實施例中，基材102為塊狀半導體基材，例如半導體晶圓。舉例而言，基材102為矽晶圓。基材102可包含矽或其他基本半導體材料，例如鍺。在其他一些實施例中，基材102包含化合物半導體。化合物半導體可包含砷化鎵、碳化矽、砷化銦、磷化銦、其他合適的半導體材料或上述組合。在一些實施例中，基材102為絕緣體覆矽(semiconductor-on-insulator；SOI)基材。絕緣體覆矽基材可使用氧植入分離(separation by implantation of oxygen；SIMOX)製程、晶圓接合製程、其他可應用的製程或上述組合而製作出。
基材102可摻雜有P型或N型雜質。如圖1所示，基材102具有P型區102P和相鄰P型區102P的N型區102N，且P型區102P和N型區102N屬於連續的基材102，依據一些實施例。在本揭露一些實施例中，P型區102P是用於在其上形成正型金屬氧化半導體(PMOS)元件，而N型區102N是用於在其上形成負型金屬氧化半導體(NMOS)元件。在一些實施例中，N型井區103N和P型井區103P是在基材102中形成，如圖1所示。舉例而言，N型井區103N可在基材102中形成且位於P型區102P中，而P型井區103P可在基材102中形成且位於N型區102N中。在一些實施例中，P型井區103P和N型井區103N可藉由任何合適的技術而形成，例如分離的離子佈植製程。藉由使用兩個不同的佈植遮罩層(未示出)，P型井區103P和N型井區103N可依序在相異的 離子佈植製程中形成。
如圖1所示，第一半導體層104是設置在基材102上方。第一半導體層104可由任何合適的半導體材料形成，例如矽、鍺、三五族半導體材料或上述組合。在一例示性實施例中，第一半導體層104是由矽製成。第一半導體層104可藉由磊晶成長製程形成，例如金屬有機物化學氣相沉積法(metal-organic chemical vapor deposition；MOCVD)、金屬有機物化學氣相磊晶法(metal-organic vapor phase epitaxy；MOVPE)、電漿輔助化學氣相沉積法(plasma-enhanced chemical vapor deposition；PECVD)、遙控電漿化學氣相沉積法(remote plasma chemical vapor deposition；RP-CVD)、分子束磊晶法(molecular beam epitaxy；MBE)、氫化物氣相磊晶法(hydride vapor phase Epitaxy；HVPE)、液相磊晶法(liquid phase epitaxy，LPE)、氯化物氣相磊晶法(chloride vapor phase epitaxy；C1-VPE)或任何其他合適的的方法。
在圖2中，第一半導體層104之設置於N型井區103N上方的部分被移除，且第二半導體層是在N型井區103N上方形成並相鄰於第一半導體層104之設置於P型井區103P上方的部分。首先，圖案化遮罩層(未示出)可第一半導體層104之設置於P型井區103P上方的部分，且第一半導體層104之設置於N型井區103N上方的部分可被暴露。可進行去除製程，例如乾式蝕刻、濕式蝕刻或 上述組合，以去除第一半導體層104之設置於N型井區103N上方的部分，且N型井區103N可暴露出。去除製程不實質影響在第一半導體層104之設置於P型井區103P上方的部分上所形成的遮罩層(未示出)，其保護第一半導體層104之設置於P型井區103P上方的部分。接著，第二半導體層106是在暴露的N型井區103N上形成。第二半導體層106可由任何合適的半導體材料製成，例如矽、鍺、三五族半導體材料或上述組合。在一例示性實施例中，第二半導體層106可由矽鍺製成。第二半導體層106可藉由與第一半導體層104相同的製程所形成。舉例而言，第二半導體層106可在暴露的N型井區103N上藉由磊晶成長製程而形成，其未在設置於第一半導體層104上的遮罩層(未示出)上形成第二半導體層106。因此，第一半導體層104是設置於P型井區103P上方且位於N型區102N中，且第二半導體層106設置於N型井區103N上方且位於P型區102P中。
第一半導體層104的一部分可作為在後續形成的負型金屬氧化半導體元件中且位於N型區102N中的通道。第二半導體層106的一部分可作為在後續形成的正型金屬氧化半導體元件中且位於P型區102P中的原件。在一些實施例中，正型金屬氧化半導體元件和負型金屬氧化半導體元件為鰭式場效電晶體(FinFET)。當此揭露中所描述的實施例是在鰭式場效電晶體的背景下所描述，本揭露之一些方面的實施方式可用於其他製程和/或其他元件中， 例如平面場效電晶體、雙閘極場效電晶體、三閘極場效電晶體、奈米片(nanosheet)場效電晶體、叉型片(forksheet)場效電晶體、水平閘極全環繞(Horizontal Gate All Around；HGAA)場效電晶體、垂直閘極全環繞(Vertical Gate All Around；VGAA)場效電晶體、互補式場效電晶體、負電容(negative-capacitance)場效電晶體、和其他合適的元件。
在圖3中，多個鰭片108a、108b、110a、110b是分別自第一半導體層104和第二半導體層106形成，且淺溝槽隔離(shallow trench isolation；STI)區121形成。鰭片108a、108b、110a、110b可藉由任何合適的方法而圖案化。舉例而言，鰭片108a、108b、110a、110b可使用一或多個光微影製程而圖案化，包含雙圖案化(double-patterning)製程或多圖案化(multi-patterning)製程。一般而言，雙圖案化製程或多圖案化製程結合光微影和自對準製程，其建立出具有例如小於使用其他單一直接光微影製程可得之間距的圖案。舉例而言，在一實施例中，犧牲層(未示出)是在基材上形成且使用光微影製程而圖案化。間隔物(未示出)是使用自對準製程在圖案化犧牲層的旁邊形成。犧牲層接著可被去除，且剩餘的間隔物接著可用於圖案化基材及形成鰭片。
每一鰭片108a、108b可包含第一半導體層104， 第一半導體層104的一部分可作為負型金屬氧化半導體通道。每一鰭片108a、108b亦可包含P型井區103P。類似地，每一鰭片110a、110b可包含第二半導體層106，且第二半導體層106的一部分可作為正型金屬氧化半導體通道。每一鰭片110a、110b亦可包含N型井區103N。遮罩(未示出)可在第一半導體層104和第二半導體層106上形成，且可留在鰭片108a、108b、110a、110b上。
鰭片108a、108b、110a、110b一旦形成，絕緣材料112就在相鄰的鰭片108a、108b、110a、110b之間形成。首先，絕緣材料112可在相鄰的鰭片108a、108b、110a、110b之間且在鰭片108a、108b、110a、110b形成，故鰭片108a、108b、110a、110b是嵌入於絕緣材料112中。平坦化製程，例如化學機械研磨(chemical-mechanical polishing；CMP)製程，可被進行而暴露出鰭片108a、108b、110a、110b的頂端。在一些實施例中，平坦化製程暴露出設置於鰭片108a、108b、110a、110上之遮罩(未示出)的頂端。絕緣材料112接著可藉由去除位於每一鰭片108a、108b、110a、110b的兩側之絕緣材料112的一部分而凹陷。絕緣材料112可藉由任何合適的去除製程而凹陷，例如選擇性地去除絕緣材料112但未實質影響鰭片108a、108b、110a、110b之半導體材料乾式蝕刻或濕式蝕刻。絕緣材料112可包含含氧材料，例如氧化矽、碳或氮摻雜氧化物、或氟摻雜矽玻璃(fluorine-doped silicate glass；FSG)， 或是包含含氮材料，例如氮化矽，氮氧化矽、氮碳氧化矽、氮碳化矽，或是低介電常數(low-K)介電材料(例如，介電常數值低於二氧化矽的材料)，或是任何合適的介電材料。絕緣材料112可藉由任何合適的方法所形成，例如低壓化學氣相沉積法(low-pressure chemical vapor deposition；LPCVD)、電漿輔助化學氣相沉積法或可流動式化學氣相沉積法(flowable CVD；FCVD)。絕緣材料112可以是淺溝槽隔離區，且在本揭露中稱為淺溝槽隔離區121。
在一些替代實施例，代替在基材102上方形成第一半導體層104和第二半導體層106，鰭片108a、108b、110a、110b可藉由先在塊狀基材(例如，基材102)上形成隔離區(例如，淺溝槽隔離區121)而形成。淺溝槽隔離區的形成可包含蝕刻塊狀基材而形成溝槽，並以介電材料填充溝槽而形成淺溝槽隔離區。基材之相鄰淺溝槽隔離區間的部分形成鰭片。鰭片的頂部表面和淺溝槽隔離區的頂部表面可藉由化學機械研磨製程而實質齊平。在形成淺溝槽隔離區之後，鰭片的至少頂部部分或實質整體被去除。據此，在淺溝槽隔離區之間形成凹陷。淺溝槽隔離區可齊平於、高於或是低於淺溝槽隔離區的底部表面。接著進行磊晶製程以在由去除鰭片的部分所建立的凹陷中分別成長第一半導體層和第二半導體層(例如，第一半導體層和第二半導體層104、106)，從而形成鰭片(例如，鰭片108a、108b、110a、110b)。接著進行化學機械研 磨製程，直到鰭片的頂部表面與淺溝槽隔離區的頂部表面實質為共平面。在一些實施例中，在磊晶製程和化學機械研磨製程之後進行佈植製程，以定義出在基材中的井區(例如，P型井區103P和N型井區103N)。或者，鰭片在磊晶製程期間以摻雜物(例如，具有P型或N型導電性的摻雜物)進行原位摻雜(in-situ doped)。之後，如圖3所示之類似方式，淺溝槽隔離區凹陷而使得第一半導體層和第二半導體層的鰭片(例如，鰭片108a、108b、110a、110b)從基材向上延伸至淺溝槽隔離區上方。
在一些替代實施例中，在N型區102N中的其中一個鰭片108a、108b(例如，鰭片108a)是從第二半導體層106形成，且在N型區102N中的其他鰭片108b是從第一半導體層104形成。在此些例子中，後續在N型區102N中的鰭片108a、108b上形成的源極/汲極磊晶特徵152可以是矽或矽鍺。在一些替代實施例中，鰭片108a、108b、110a、110b是直接從塊狀基材(例如，基材102)形成，其可摻雜P型或N型摻雜物以形成井區(例如，P型井區103P和N型井區103N)。在此些例子中，鰭片可由與基材102相同的材料形成。在一例示性實施例中，鰭片和基材102是由矽形成。
在圖4中，一或多個犧牲閘極結構128是在鰭片108a、108b、110a、110b的一部分上形成。每一犧牲閘極結構128可包含犧牲閘極介電層130、犧牲閘極電極層132和遮罩結構134。犧牲閘極介電層130可包含一或 多層絕緣材料，例如二氧化矽、氮化矽、高介電常數介電材料、和/或其他合適的介電材料。在一些實施例中，犧牲閘極介電層130可藉由化學氣相沉積製程、次常壓化學氣相沉積(sub-atmospheric CVD；SACVD)製程、可流動式化學氣相沉積製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程或其他合適的製程而沉積。犧牲閘極電極層132可包含多晶矽(polysilicon)。遮罩結構134可包含含氧層和含氮層。在一些實施例中，犧牲閘極電極層132和遮罩結構134是藉由各製程所形成，例如層沉積，舉例而言，化學氣相沉積法(包含低壓化學氣相沉積法和電漿輔助化學氣相沉積法兩者)、物理氣相沉積法、原子層沉積法、熱氧化法、電子束蒸鍍法(e-beam evaporation)、其他合適的沉積技術或上述組合。
犧牲閘極結構128可藉由先沉積犧牲閘極介電層130、犧牲閘極電極層132和遮罩結構134之毯覆層(blanket layers)並接著進行圖案化和微影製程而形成。舉例而言，圖案化製程包含微影製程(例如，光微影或電子束微影)，其可進一步包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、後曝光烘烤、光阻顯影、清洗、乾燥(例如，旋乾和/或硬烘烤)、其他合適的微影技術和/或上述組合。在一些實施例中，蝕刻製程可包含乾式蝕刻(例如，反應性離子蝕刻)、濕式蝕刻、其他蝕刻方法、和/或上述組合。藉由圖案化犧牲閘極結構128，鰭片108a、108b、110a、110b部分暴露於犧牲閘極結構128的相 對側邊上。雖然圖4示出兩個犧牲閘極結構128，但可理解的是，其僅為繪示目的，且可形成任何數量的犧牲閘極結構128。
圖5A至圖20A、圖22A至圖42A為依據一些實施例之製造圖4之半導體元件結構100之各階段沿A-A剖面線的剖面側視圖。圖5B至圖20B、圖22B至圖42B為依據一些實施例之製造圖4之半導體元件結構100之各階段沿B-B剖面線的剖面側視圖。圖20C、圖33C和圖42C為依據一些實施例之製造圖4之半導體元件結構100之各階段沿C-C剖面線的剖面側視圖。剖面線B-B是在鰭片108b之沿X方向的平面中。剖面線C-C是在鰭片110a之沿X方向的平面中。剖面線A-A是在源極/汲極磊晶特徵152、154(圖6A)之沿Y方向且垂直於剖面線B-B的平面中。
在圖5A和圖5B中，閘極間隔物140是在犧牲閘極結構128及第一半導體層104和第二半導體層106之暴露區上形成。閘極間隔物140可共形地沉積在半導體元件結構100的暴露表面上。共形的閘極間隔物140可藉由原子層沉積製程或任何合適的製程而形成。接著對閘極間隔物140進行非等向性蝕刻製程，例如，反應性離子蝕刻(RIE)製程。在非等向性蝕刻製程期間，大部分的閘極間隔物140從水平表面去除，例如犧牲閘極結構128的頂部和鰭片108a、108b、110a、110b的頂部，留下在垂直表面上的閘極間隔物140，例如在犧牲閘極結構128 的相對側壁上。如圖5A所示，閘極間隔物140可部分留在鰭片108a、108b、110a、110b的相對側壁上。在一些實施例中，在鰭片108a、108b、110a、110b的源極/汲級區上形成的閘極間隔物140完全被移除。
閘極間隔物140可由介電材料製成，例如氧化矽(SiO2)、氮化矽(Si3N4)、碳化矽、氮氧化矽、氮碳化矽、碳氧化矽、氮碳氧化矽、空氣間隔和/或上述之任意組合。在一些實施例中，閘極間隔物140包含一或多個在此所描述的閘極材料層。
在圖6A和圖6B中，凹陷鰭片108a、108b、110a、110b之未被犧牲閘極結構128和閘極間隔物140覆蓋的第一半導體層104和第二半導體層106，且形成源極/汲極磊晶特徵152、154。對於N型通道場效電晶體而言，磊晶源極/汲極特徵152可包含一或多層的矽、磷化矽、碳化矽、磷碳化矽或三五族材料(磷化銦，砷化鎵、砷化鋁、砷化銦、砷化銦鋁、砷化銦鎵)。在一些實施例中，對於N型元件而言，源極/汲極磊晶特徵152可摻雜N型摻雜物，例如磷、砷等。對於P型通道場效電晶體而言，源極/汲極磊晶特徵154可包含一或多層的矽、矽鍺、硼化矽鍺、鍺或三五族材料(銻化銦、銻化鎵、銻化銦鎵。在一些實施例中，源極/汲極磊晶特徵154可摻雜P型摻雜物，例如硼。源極/汲極磊晶特徵152、154可以垂直和水平兩者之方向成長而形成端面，其可對應至用於基材102之材料的晶體平面。源極/汲極磊晶特徵152、154可藉由 使用化學氣相沉積法、原子層沉積法或分子束磊晶法的磊晶成長法而形成。
在一些實施例中，鰭片108a、108b、110a、110b的源極/汲極磊晶特徵152、154為合併。如圖6B所示，源極/汲極磊晶特徵152、154中的每一個可具有在高於第一半導體層104a的頂部表面。
在圖7A至7B中，接觸蝕刻停止層(contact etch stop layer；CESL)160共形地在半導體元件結構100的暴露表面上形成。接觸蝕刻停止層160覆蓋犧牲閘極結構128、絕緣材料112和源極/汲極磊晶特徵152的側壁。接觸蝕刻停止層160可包含含氧材料或含氮材料，例如氮化矽、氮碳化矽、氮氧化矽，氮化碳、氧化矽、氧碳化矽或類似者，或是上述組合，且可藉由化學氣相沉積法、電漿輔助化學氣相沉積法、原子層沉積法或任何合適的沉積技術而形成。接著，第一層間介電質(interlayer dielectric；ILD)162形成於接觸蝕刻停止層160上。第一層間介電質162的材料可包含具有矽、氧、碳和/或氫的化合物，例如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的矽酸鹽玻璃、氧化矽，或是摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)和/或其他 合適的介電材料。第一層間介電質162可藉由電漿輔助化學氣相沉積製程或其他合適的沉積技術而沉積。在一些實施例中，在形成第一層間介電質162之後，可對半導體元件結構100進行熱處理製程以退火第一層間介電質162。在形成第一層間介電質162之後，進行平坦化製程以暴露犧牲閘極電極層132。平坦化製程可以是任何合適的製程，例如化學機械研磨製程。平坦化製程去除設置在犧牲閘極結構128上之第一層間介電質162和接觸蝕刻停止層160的部分。平坦化製程亦可去除遮罩結構134。
在圖8A和圖8B中，遮罩結構134(若在化學機械研磨製程期間未被去除)、犧牲閘極電極層132(圖7B)和犧牲閘極介電層130(圖7B)被去除。犧牲閘極電極層132和犧牲閘極介電層130可藉由一或多個蝕刻製程所去除，例如乾式蝕刻製程、濕式蝕刻或上述組合。一或多個蝕刻製程選擇性地去除犧牲閘極電極層132和犧牲閘極介電層130而不實質影響閘極間隔物140、接觸蝕刻停止層160和第一層間介電質162。犧牲閘極電極層132與犧牲閘極介電層130的去除暴露出在通道區中第一半導體層104和第二半導體層106(圖8A僅出第一半導體層)的頂部部分。在一些實施例中，犧牲閘極介電層130可在一或多個蝕刻製程之後留下。
在圖9A和圖9B中，取代閘極結構177a、177b(在此以177表示)是在由去除犧牲閘極電極層132和犧牲閘極介電層130所形成的凹陷中形成。每一取代閘極結 構177可包含界面介電質164、閘極介電層166、在閘極介電層166上形成之一或多個保形層(conformal layer)158和在一或多個保形層158上形成之閘極電極層168(或填充材料物)(圖10B)。界面介電質164是在側壁的一部分且在第一半導體層104和第二半導體層106之暴露頂部部分上沿通道區而形成。界面介電質164可以是，舉例而言，犧牲閘極介電層130(若未被去除)、藉由第一半導體層104和第二半導體層106之暴露頂部部分的熱氧化或化學氧化而形成的含氧材料(例如，氧化矽)、含氮材料(例如，氮化矽)和/或任何合適的介電材料層，且可藉由任何合適的沉積方法而形成，例如化學氣相沉積法、電漿輔助化學氣相沉積法或原子層沉積法。
閘極介電層166可共形地在界面介電質164(或若未被移除之犧牲閘極介電層130)、閘極間隔物140的側壁，且在第一層間介電質162和接觸蝕刻停止層160的頂部表面上沉積。在一些實施例中，閘極介電層166可以是或包含氧化矽，氮化矽，高介電常數(high-k)介電材料、上述多層或其他合適的介電材料。在一些實施例中，閘極介電層166可包含與犧牲閘極介電層130相同的材料。高介電常數介電材料可具有高於約7.0的介電常數值，且可包含鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛之氧化金屬、氮化金屬或矽化金屬、上述多層或上述之任意組合。閘極介電層166可藉由原子層沉積法、電漿輔助化學氣相沉積法、分子束沉積法(MBD)或任何合適的沉積技術而沉積。
一或多個保形層158可包含一或多個阻障層和/或覆蓋層及一或多個功函數調整層。一或多個阻障層和/或覆蓋層可以是氧化金屬、氮化金屬、矽化金屬、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、上述組合或類似者，且可藉由原子層沉積法、電漿輔助化學氣相沉積法、分子束沉積法或任何合適的沉積技術而沉積。阻障層可由異於覆蓋層的材料形成。依據應用，功函數調整層可以是N型功函數層或P型功函數層。N型金屬功函數層可由金屬材料形成，例如鎢、銅、鋁銅合金、碳化鈦鋁、氮化鈦鋁、鈦、氮化鈦、鉭、氮化鉭、鈷、鎳、銀、鋁、鋁化鉭、碳化鉭鋁、碳化鉭、氮碳化鉭、氮矽化鉭、錳、鋯、其他合適的N型功函數材料或上述組合。P型功函數層可以是由金屬材料形成，例如鎢、鋁、銅、氮化鈦、鈦、氮化鋁鈦、鉭、氮化鉭、鈷、鎳、碳化鉭、氮碳化鉭、氮矽化鉭、二矽化鉭、二矽化鎳、錳、鋯、二矽化鋯、氮化鉭、釕、鋁銅、鉬、二矽化鉬、氮化鎢、其他氧化金屬、氮化金屬、矽化金屬、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、上述組合或類似者。
一旦形成N型金屬功函數層和P型金屬功函數層，閘極電極層168(或填充材料物)沉積在一或多個保形層158上或閘極介電層166上。閘極電極層168可由異於一或多個保形層158的材料形成。依據N型區102N和P 型區102P中材料的應用和/或導電型，閘極電極層168或填充材料物可包含一或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、鋁鈦、氧化鋁鈦、碳化鋁鈦、氮化鋁鈦、碳氮化鉭、碳化鉭、氮矽化鉭、合金、其他合適材料和/或上述組合。對於在N型區102N中的元件而言，閘極電極層168可以是氧化鋁鈦、碳化鋁鈦或上述組合。對於在P型區102P中的元件而言，閘極電極層168可以是氧化鋁鈦、碳化鋁鈦、氮化鋁鈦或上述組合。閘極電極層168可藉由物理氣相沉積法、化學氣相沉積法、原子層沉積法、電鍍或其他合適方法而形成。
在圖10A和圖10B中，閘極電極層168(或填充材料物)沉積在一或多個保形層158上(或在閘極介電層166上)以填充剩餘的凹陷。在一些實施例中，在沉積閘極電極層168之前可進行回蝕刻(etch-back)製程，以使一或多個保形層158的頂部表面凹陷至在第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的頂部表面下的水平。回蝕刻製程可以是反應性離子蝕刻、濕式蝕刻或任何合適的蝕刻製程。之後，如圖10B所示，閘極電極層168沉積在凹陷後的一或多個保形層158上而形成T字狀的閘極電極層168(或填充材料物)。
在圖11A、圖11B、圖12A和圖12B中，進行金屬閘極回蝕刻(metal gate etching back；MGEB) 製程以去除閘極電極層168和一或多個保形層158的部分。金屬閘極回蝕刻製程可包含第一蝕刻步驟和接在後面的第二蝕刻步驟。第一蝕刻步驟和第二蝕刻步驟可以是濕式蝕刻、乾式蝕刻或上述組合。在一些實施例中，第一蝕刻步驟和第二蝕刻步驟為電漿蝕刻製程。在一些實施例中，第一蝕刻步驟和第二蝕刻步驟可使用一或多種蝕刻氣體，例如含氯氣體、含溴氣體和/或含氟氣體。在一些實施例中，第一蝕刻步驟可使用異於第二蝕刻步驟之一或多種蝕刻氣體。
第一蝕刻步驟使用選擇性地去除閘極電極層168的第一蝕刻氣體而不實質影響閘極介電層166、閘極間隔物140、接觸蝕刻停止層160和第一層間介電質162。第一蝕刻步驟可繼續進行而直到暴露出一或多個保形層158的一部分。在第一蝕刻步驟之後，如圖11B所示，閘極電極層168之頂部表面和一或多個保形層158之頂部表面實質共平面。一旦暴露出一或多個保形層158，進行第二蝕刻步驟以去除一或多個保形層158的暴露部分。第二蝕刻步驟使用選擇性地去除一或多個保形層158的第二蝕刻氣體而不實質影響閘極電極層168、閘極介電層166、閘極間隔物140接觸蝕刻停止層160和第一層間介電質162。因此，在第二蝕刻步驟之後，如圖12B所示，閘極電極層168之頂部表面高於一或多個保形層158之頂部表面。
或者，金屬閘極回蝕刻製程可以是單一蝕刻製程，其使用具有對一或多個保形層158的去除速率(即，蝕刻 速率)大於對閘極電極層168的去除速率的蝕刻劑。在此些例子中，如圖11B所示，蝕刻劑去除閘極電極層168而直到暴露出一或多個保形層。蝕刻劑繼續以不同的速率去除閘極電極層168和一或多個保形層158兩者。因此，在金屬閘極回蝕刻製程之後，如圖12B所示，閘極電極層168的頂部表面高於一或多個保形層158的頂部表面。
在任何情形下，閘極電極層168在金屬閘極回蝕刻製程之後蝕刻至具有關鍵尺寸(critical dimension；CD)D1。一或多個保形層158經凹陷而使得閘極電極層168的頂部表面高於一或多個保形層158的頂部表面有距離D2。在各實施例中，關鍵尺寸D1與距離D2的比例(D1：D2)在約1：1.2至約1：2。
在圖13A和圖13B中，遮罩層是在第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、閘極介電層166、一或多個保形層158和閘極電極層168的暴露表面上形成。遮罩層169可以是任何合適的遮蔭材料，例如光阻層、底部抗反射塗覆(bottom anti-reflective coating；BARC)層、旋塗玻璃(spin-on-glass；SOG)層或旋塗碳(spin-on-carbon；SOC)層。可進行去除製程，例如乾式蝕刻、濕式蝕刻或上述組合，以選擇性地去除遮罩層169之設置在第一半導體層104和第二半導體層106上的一部分。特別地，去除製程沿X方向暴露出至少一個取代閘極結構177以及相鄰於暴露的取代閘極結構177之第一層間介電質162、接觸蝕刻停止層160和閘極 間隔物140的部分。遮罩層169在後續的蝕刻製程沿X方向保護至少一個相鄰的取代閘極結構177(例如，取代閘極結構177b)。
在圖14A和圖14B中，第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140和介電材料物166的暴露部分藉由回蝕刻製程而選擇性地被去除。回蝕刻製程可以是乾式蝕刻、濕式蝕刻或上述組合。進行回蝕刻製程而使得使得第一層間介電質162的暴露部分被蝕刻以在第一層間介電質162的暴露部分中形成凹槽1402，而接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的暴露部分被蝕刻至分別具有傾斜頂部表面160s、140s、166s。凹陷1402包含曲狀底部1404和直條狀側壁1406，且可因過度蝕刻的影響而形成。傾斜頂部表面160s、140s、166s可因與接觸蝕刻停止層160、閘極間隔物140和閘極介電層166相關聯之相異的蝕刻選擇性和去除速率(即，蝕刻速率)而形成。在一些實施例中，傾斜頂部表面160s、140s、166s實質為共平面。開口1401因去除第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的部分而在暴露的取代閘極結構177的上方形成。開口1401和凹陷1402將被填充材料，例如將於之後所討論之關於圖16B的填充材料物179。
在一些實施例中，傾斜頂部表面160s在高於傾斜頂部表面140s的高度，且傾斜頂部表面140s在高於傾斜頂部表面166s的高度。此些傾斜頂部表面160s、140s、 166s的高度逐漸改變可以是起因於閘極介電層166在回蝕刻製程期間較閘極間隔物140和接觸蝕刻停止層160暴露更多的表面區域於蝕刻劑化學物(及被延長的蝕刻時間)。舉例而言，當閘極介電層166被蝕刻時，僅閘極間隔物140和接觸蝕刻停止層160之暴露的頂部表面被蝕刻。一旦閘極介電層166的部分被去除，閘極間隔物140的側壁與閘極間隔物140及接觸蝕刻停止層160的頂部表面共同被暴露和蝕刻。如圖14B所示，因為閘極介電層166因蝕刻劑化學物的多重暴露而較閘極間隔物140減少更多的材料，且閘極間隔物140在回蝕刻製程期間較接觸蝕刻停止層160減少更多的材料，傾斜蝕刻輪廓可在接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的頂部部分中形成。第一層間介電質162的暴露部分可在去除接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的部分的期間因所使用蝕刻劑化學物的多重暴露而過度被蝕刻。
回蝕刻製程可以是單個或多個蝕刻步驟。在一些實施例中，第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、和閘極介電層166的暴露部分是藉由單一蝕刻製程而去除。在此些例子中，選擇由單一蝕刻製程所使用的一或多個蝕刻劑而使得其具有閘極介電層166的第一去除速率、閘極間隔物140的第二去除速率、接觸蝕刻停止層160的第三去除速率和第一層間介電質162的第四去除速率。在一些實施例中，第一去除速率大於第二去除速率，且第二去除速率大於第三去除速率。在一些實施例 中，第四去除速率大於第二去除速率和第三去除速率。在一些實施例中，第四去除速率大於第一去除速率。在一些實施例中，第一去除速率大於第四去除速率。
在一些實施例中，第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的暴露部分是藉由多重蝕刻製程而去除。在此些例子中，第一層間介電質162的暴露部分可先藉由第一蝕刻製程而去除，閘極介電層166的暴露部分可藉由第二蝕刻製程而去除，且接觸蝕刻停止層160和閘極間隔物140的蝕刻部分可藉由第三蝕刻製程而去除。在一些實施例中，選擇一或多個蝕刻劑而使得第一蝕刻製程具有第一層間介電質162的第一去除速率以及接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的第二去除速率，其中第一去除速率大於第二去除速率。選擇一或多個蝕刻劑而使得第二蝕刻製程具有閘極介電層166的第三去除速率以及第一層間介電質162、接觸蝕刻停止層160和閘極間隔物140的第四去除速率，其中第三去除速率大於第四去除速率。選擇一或多個蝕刻劑而使得第三蝕刻製程具有接觸蝕刻停止層160和閘極間隔物140的第五去除速率以及第一層間介電質162和閘極介電層166的第六去除速率，其中第五去除速率大於第六去除速率。
或者，第一層間介電質162的暴露部分可先藉由蝕刻製程而去除，閘極介電層166的暴露部分可藉由第二蝕刻製程而去除，接觸蝕刻停止層160的暴露部分可藉由 第三蝕刻製程而去除，且閘極間隔物140的暴露部分可藉由第四蝕刻製程而去除。在一些實施例中，選擇一或多個蝕刻劑而使得第一蝕刻製程具有第一層間介電質162的第一去除速率以及接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的第二去除速率，其中第一去除速率大於第二去除速率。選擇一或多個蝕刻劑而使得第二蝕刻製程具有閘極介電層166的第三去除速率以及第一層間介電質162、接觸蝕刻停止層160和閘極間隔物140的第四去除速率，其中第三去除速率大於第四去除速率。選擇一或多個蝕刻劑而使得第三蝕刻製程具有接觸蝕刻停止層160的第五去除速率以及第一層間介電質162、閘極間隔物140和閘極介電層166的第六去除速率，其中第五去除速率大於第六去除速率。選擇一或多個蝕刻劑而使得第四蝕刻製程具有閘極間隔物140的第七去除速率以及第一層間介電質162、閘極介電層166和接觸蝕刻停止層160的第八去除速率，其中第七去除速率大於第八去除速率。
在任何情況下，回蝕刻製程可使用可選擇性地(以相異蝕刻速率)蝕刻第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的一或多個蝕刻劑但不實質影響一或多個保形層158和閘極電極層168。在一些實施例中，選擇蝕刻劑而使得其可同時去除氧化物和氮化物。在一些實施例中，回蝕刻製程為電漿蝕刻製程，其使用一或多個蝕刻劑，例如含氯氣體、含溴氣體和/或含氟氣體。可提供蝕刻劑至惰性氣體(例如，氬)和/或含氧 氣體，以在回蝕刻製程的相異蝕刻製程期間增強蝕刻速率。示例性的含氯氣體可包含但不限於氯氣、三氯甲烷、四氯化碳、三氯化硼或其任意組合。示例性的含溴氣體可包含但不限於溴氣、溴化氫、三溴化硼、三氟一溴甲烷、二氟二溴甲烷、一氟三溴甲烷、四溴化碳、三溴甲烷、二溴甲烷或上述任意組合。示例性的含氟氣體可包含但不限於四氟化碳、六氟化硫、二氟甲烷、三氟甲烷、六氟乙烷或上述任意組合。示例性的含氧氣體可包含但不限於氧氣、臭氧、過氧化氫或上述組合。儘管在此所討論之任意一或多個蝕刻劑可使用於第一蝕刻製程、第二蝕刻製程、第三蝕刻製程和選用的第四蝕刻製程以得到所欲的去除速率，第一層間介電質162可使用氟基蝕刻劑而去除，閘極介電層166可使用氯基或溴基蝕刻劑而去除，且閘極間隔物140和接觸蝕刻停止層160可使用氟基蝕刻劑而去除。
在一些可與本揭露一或多個實施例結合的實施例中，回蝕刻製程為循環電漿蝕刻製程，其包含第一電漿蝕刻步驟、第二電漿蝕刻步驟、第三電漿蝕刻步驟和選用的第四電漿蝕刻步驟的重覆。如以上所討論，第一電漿蝕刻步驟可以是用於去除第一層間介電質162的第一蝕刻製程，第二電漿蝕刻步驟可以是用於去除閘極介電層166的第二蝕刻製程，第三電漿蝕刻步驟可以是用於去除接觸蝕刻停止層160(且在一些情況下的閘極間隔物140)的第三蝕刻製程，且選用的第四電漿蝕刻步驟可以是用於去除閘極間隔物140的第四蝕刻製程。循環電漿蝕刻製程可使用交 替的氯/溴/氟基電漿，其使用以上所討論的蝕刻劑。循環電漿蝕刻製程可繼續進行，直到得到預設的蝕刻輪廓。
在回蝕刻製程之後，凹陷1402的曲狀底部1404可形成為具有凹面輪廓。曲狀底部1404的最低點所在的高度可高於閘極介電層166之傾斜頂部表面166s的最低點。在一些實施例中，凹陷1402之曲狀底部1404的最低點所在的高度可高於、等於或低於閘極間隔物140之傾斜頂部表面140s的最低點。在一些實施例中，凹陷1402之曲狀底部1404的最低點所在的高度可低於接觸蝕刻停止層160之傾斜頂部表面160s的最低點。
在圖15A和圖15B中，遮罩層169被去除，且先前由遮罩層169所覆蓋的取代閘極結構177被暴露出。遮罩層169可藉由任何合適的去除製程而去除，例如灰化(ashing)製程、剝離(stripping)製程、蝕刻製程或類似者。
在圖16A和圖16B至圖17A和圖17B中，填充材料物179在第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、閘極介電層166、一或多個保形層158和閘極電極層168的暴露表面上形成。如圖16B所示，填充材料物179填充凹陷1402、開口1401(圖15B)和第一層間介電質162的頂部表面上方。填充材料物179可以是任何合適的導電材料，且可使用物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、電鍍、無電沉積(ELD)或其他合適的沉積製程或上述組合而沉積。在一些實施例 中，填充材料物179由與閘極電極層168相同的材料形成。在一些實施例中，填充材料物179和閘極電極層168可包含相異材料。之後，進行平坦化製程，例如化學機械研磨製程，直到暴露出第一層間介電質162。在平坦化製程之後，填充材料物179、第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的頂部表面實質為共平面，如圖17B所示。特別地，在至少一個取代閘極結構177(例如，取代閘極結構177a)之上且在N型區102N和P型區102P中的填充材料物179具有沿X方向的長度D3，而在至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)之上且在N型區102N和P型區102P中的填充材料物179具有沿X方向的長度D4，且長度D3大於長度D4。在一些實施例中，長度D3與長度D4的比例(D3：D4)在約1.2：1至約4：1的範圍內，例如約1.5：1至約2：1。
在圖18A至18B中，第二層間介電質170是在第一層間介電質162上形成。第二層間介電質170與填充材料物179、接觸蝕刻停止層160、閘極間隔物140和閘極介電層166接觸。第二層間介電質170可包含與第一層間介電質162相同的材料。在一些實施例中，在形成第二層間介電質170之後，半導體元件結構100可受熱製程以退火第二層間介電質170。
在圖19A和圖19B中，設置在取代閘極結構177的兩側的第一層間介電質162、第二層間介電質170和接 觸蝕刻停止層160的部分被去除。第一層間介電質162、第二層間介電質170和接觸蝕刻停止層160的部分被去除以形成接觸開口，其分別暴露出源極/汲極磊晶特徵152、154。在一些實施例中，暴露的源極/汲極磊晶特徵152、154的上面部分被去除。導電特徵172(即源極/汲極接觸物)接著在源極/汲極磊晶特徵152、154上方的接觸開口中形成。導電特徵172可包含電性導通材料，例如一或多個釕、鉬、鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦和氮化鉭。導電特徵172可藉由任何合適的製程而形成，例如物理氣相沉積法、化學氣相沉積法、原子層沉積法、電鍍或其他合適的方法。矽化物層171可在每一源極/汲極磊晶特徵152、154與導電特徵172之間形成。矽化物層171導電地耦合源極/汲極磊晶特徵152、154至導電特徵172。矽化物層171為金屬或金屬合金矽化物，且金屬包含貴金屬(noble metal)、耐火金屬(refractory metal)、稀土金屬(rare earth metal)、其合金或上述組合。對於負型金屬氧化半導體元件而言，矽化物層171可包含一或多個矽化鈦、矽化鉻、矽化鉭、矽化鉬、矽化鋯、矽化鉿、矽化鈧、矽化釔、矽化鈥、矽化鋱、矽化釓、矽化鎦、矽化鏑、矽化鉺、矽化鐿或上述組合。對於正型金屬氧化半導體元件而言，矽化物層171可包含一或多個矽化鎳、矽化鈷、矽化錳、矽化鎢、矽化鐵、矽化銠、矽化鈀、矽化釕、矽化鉑、矽化銥、矽化鋨或上述組合。
在圖20A至圖20C中，內連線層174在半導體 元件結構100上方形成。內連線層174可包含一或多個層間介電質和在每一層間介電質中形成的多個內連線特徵。在如圖20A和圖20B所示之一示例性的實施例中，內連線層174可包含第一金屬間介電質(intermetal dielectric；IMD)176和在第一金屬間介電質176上方形成的第二金屬間介電質178，且多個垂直內連線特徵185(例如通孔)和水平內連線特徵187(例如金屬線)分別嵌入在第一金屬間介電質176和第二金屬間介電質178中。選擇性地形成垂直內連線特徵185以提供電性連接至一些源極/極極接觸物(例如，導電特徵172)。形成水平內連線特徵187以選擇性地提供在N型區102N和P型區102P中的源極/極極接觸物之間的電性連接。可形成穿過第一金屬間介電質176和第二層間介電質170的導電通孔189(圖20C)以電性連接閘極電極(例如，填充材料物179和閘極電極層168)至水平內連線特徵187。導電通孔189，垂直內連線特徵185，且水平內連線特徵187可包含或由鎢、釕、鈷、銅、鈦、氮化鈦、鉭、氮化鉭、鉬、鎳或上述組合形成。第一金屬間介電質176和第二金屬間介電質178可由與第一層間介電質162相同的材料形成。
圖20B和圖20C亦繪示至少一個取代閘極結構的核心閘極電極輪廓異於至少一個相鄰的取代閘極結構的核心閘極電極輪廓。也就是說，相異的核心閘極電極輪廓可在相同的半導體元件材料100中共同存在。在此些例子中， 至少一個相鄰的取代閘極結構(例如，取代閘極結構177a)的核心閘極電極可具有如將於以下圖21中討論的核心閘極電極2100的輪廓和特徵，且至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)的核心閘極電極可具有實質為T字狀的輪廓，如圖20B和圖20C所示。在本揭露中，閘極電極層168和填充材料物179可一同稱為核心閘極電極。或者，至少一個取代閘極結構(例如，取代閘極結構177a)的核心閘極電極輪廓可同於至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)的核心閘極電極輪廓。在此些例子中，至少一個相鄰的取代閘極結構(例如，取代閘極結構177a)的核心閘極電極和至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)的核心閘極電極兩者可包含相同的輪廓和如圖21之核心閘極電極2100的特徵。
電力軌(power rail)(未示出)可在第二金屬間介電質178中形成，且配置為穿過源極/極極接觸物(例如，導電特徵172)、垂直內連線特徵185和水平內連線特徵187與源極/汲極磊晶特徵152、154電性連接。依據N型區102N和P型區102P中元件的應用和/或導電型，電力軌可饋入正電壓(VDD)或負電壓(VSS)(即，接地電壓或零電壓)。舉例而言，如圖20A所示，正電壓可提供至水平內連線特徵187a，且負電壓可提供至水平內連線特徵187b。
圖21為依據一些實施例之圖20C的半導體元件 結構100的部分放大視圖，其示出核心閘極電極2100。核心閘極電極2100的剖面輪廓相異於圖20B和圖20C所示之核心閘極電極輪廓。核心閘極電極2100為一體型，且可被認為是具有四個區段，例如在圖21中藉由虛線方格所表示的第一區段2102、第二區段2104、第三區段2106和第四區段2108。第一區段2102從半導體元件結構100在Z-X平面中的側面觀之具有矩形狀輪廓。第一區段2102沿Z方向延伸，且具有至少三個與一或多個保形層158接觸的側邊。
第二區段2104從在Z-X平面中的側面觀之具有矩形狀輪廓平面。第二區段2104從第一區段2102的一端沿實質垂直於第一區段2102的長度方向的方向延伸。第二區段2104的直徑D5大於第一區段2102的直徑D6。第二區段2104與一或多個保形層158和閘極介電層166接觸。舉例而言，第二區段2104可具有與閘極介電層166接觸的直條狀側壁2112，且形成與一或多個保形層158接觸的底部表面2113。
第三區段2106從在Z-X平面中的側面觀之具有具兩角落的矩形狀。第三區段2106從第二區段2104的一端沿Z方向延伸。第三區段2106包含虛擬直條狀側壁2111和連接第三區段2106之直條狀側壁2111至第二區段2104之直條狀側壁2112的傾斜側壁2110。傾斜側壁2110的存在造成第三區段2106的直徑從相鄰於第二區段2104的側邊朝向導電通孔189的側邊漸增。第三區段 2106具有與導電通孔189和可選地第二層間介電質170的部分接觸的頂部表面2107。第三區段2106之頂部表面2107的直徑D7大於第二區段2104的直徑D5。傾斜側壁2110與閘極介電層166和閘極間隔物140接觸。在一些實施例中，傾斜側壁2110可進一步與接觸蝕刻停止層160接觸。傾斜側壁2110沿第一方向2130延伸，其在相對於閘極間隔物140(或閘極介電層166)沿Z方向延伸的長度方向2132的角度θ。在各實施例中，角度θ大於0度，例如大於大約10度。在一些實施例中，角度θ在約30度至約60度的範圍內。
第四區段2108自第三區段2106的兩側壁(例如，虛擬的直條狀側壁2111)徑向延伸(沿X方向)。在一些實施例中，第四區段2108可具有直條狀側壁2114和連接第四區段2108之直條狀側壁2114至第三區段2106之傾斜側壁2110的曲狀底部2116。第四區段2108具有從曲狀底部2116的最低點2109至第四區段2108的頂部表面2118所量測出的高度D8。第四區段2108的頂部表面2118與第三區段2106的頂部表面2107共平面。第二區段2104和第三區段2106可以是組合高度D9，其為從第二區段2104的底部表面2113至第三區段2106的頂部表面2107所量測出的距離。在一些實施例中，第四區段2108之高度D8與第二區段2104和第三區段2106之組合高度D9的比例(D8：D9)在約1比1.5至約1比2。在各實施例中，曲狀底部2116與傾斜側壁2110 的交會點2115在高於曲狀底部2116之最低點2109的高度。第四區段2108與第一層間介電質162和第二層間介電質170接觸。舉例而言，直條狀側壁2114和曲狀底部2116可與第一層間介電質162接觸，而第四區段2108的頂部表面2118可與第二層間介電質170接觸。在一些實施例中，曲狀底部2116的一部分更與接觸蝕刻停止層160接觸。
核心閘極電極2100具有頂部關鍵尺寸D10和底部關鍵尺寸D11，其等於第一區段2102的直徑D6。頂部關鍵尺寸D10定義為第三區段2106和第四區段2108的組合閘極長度(沿X方向)。在一些實施例中，頂部關鍵尺寸D10與底部關鍵尺寸D11的比例(D10：D11)在約1.5：1至約3：1。核心閘極電極2100可有利於需要高切換速度的應用，因其獨特的輪廓提供較大量的閘極電極材料以降低場效電晶體的閘極電阻值(Rg)。因此，場效電晶體的切換速度(switching speed)增加，且元件效能提升。
圖22A至圖33C繪示依據一些實施例之製造半導體元件結構200的各階段。為易於簡潔說明，圖22A和圖22B中的半導體元件結構200示出因去除犧牲閘極電極層132和犧牲閘極介電層130而形成凹陷之後的階段，如以上關於圖8B的討論。在圖22A和圖22B中，取代閘極結構177在凹陷中形成。取代閘極結構177大致包含閘極介電層166、在閘極介電層166上形成的一或多個保形 層158、以及在一或多個保形層158上形成並與閘極介電層166接觸的閘極電極層168。取代閘極結構177可以上述有關圖9A、圖9B、圖10A和圖10B所討論的類似方式而形成。
在圖23A、圖23B、圖24A和圖24B中，對半導體元件結構200進行平坦化製程，例如化學機械研磨製程，直到暴露出一或多個保形層158。在平坦化製程之後，閘極電極層168、第一層間介電質162、接觸蝕刻停止層160，閘極間隔物140、閘極介電層166和一或多個保形層158之頂部表面實質為共平面。遮罩層269，例如遮罩層169(圖13B)，是在閘極電極層168、第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、閘極介電層166和一或多個保形層158的頂部表面上形成。去除遮罩層269的一部分以沿X方向暴露出至少一或多個取代閘極結構177(例如，取代閘極結構177a)以及第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、閘極介電層166和相鄰於暴露的取代閘極結構177的一或多個保形層158的部分。遮罩層269在後續的蝕刻製程沿X方向保護至少一或多個相鄰的取代閘極結構177(例如，取代閘極結構177b)。
在圖25A至圖27B中，進行金屬閘極回蝕刻製程和回蝕刻製程，例如上述有關圖11A至圖14B所討論的金屬閘極回蝕刻製程和回蝕刻製程，以選擇性地去除閘極電極層168、一或多個保形層158、閘極介電層166、閘 極間隔物140、接觸蝕刻停止層160和第一層間介電質162的部分。第一層間介電質162的暴露部分因金屬閘極回蝕刻製程和回蝕刻製程而被蝕刻以在第一層間介電質162的暴露部分中形成凹陷2702，而每一接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的暴露部分被蝕刻以分別具有傾斜頂部表面160s、140s、166s。凹陷2702包含曲狀底部2704和直條狀側壁2706，且傾斜頂部表面160s、140s、166s實質為共平面。開口2701因去除第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140和閘極介電層166的部分而在暴露的取代閘極結構177之上形成。開口2701和凹陷2702將被填充材料，例如將於之後所討論之關於圖29B的填充材料物279。
在圖28A至圖30B中，遮罩層269被去除，且填充材料物279，例如填充材料物179(圖16B)，是在第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、閘極介電層166、一或多個保形層158和閘極電極層168的暴露表面上形成。如圖29B所示，填充材料物279填入凹陷2702和開口2701(圖28B)且在第一層間介電質162的頂部表面上方。填充材料物279可包含與閘極電極層168相同或不同的材料。之後，如圖30B所示，進行平坦化製程，直到暴露出第一層間介電質162。特別地，在至少一個取代閘極結構177(例如，取代閘極結構177a)之上且在N型區102N和P型區102P中的填充 材料物279沿X方向具有長度D12，而在至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)之上且在N型區102N和P型區102P中的閘極電極層168沿X方向具有長度D13，且長度D12大於長度D13。在一些實施例中，長度D12與長度D13的比例(D12：D13)在約4：1至約8：1的範圍內，例如約5：1至約6：1。
在圖31A至圖33C中，第二層間介電質270，例如第二層間介電質170(圖18B)，是在第一層間介電質162上形成。第二層間介電質270與填充材料物279、接觸蝕刻停止層160、閘極間隔物140和閘極介電層166接觸。之後，形成穿過第一層間介電質162、第二層間介電質270和接觸蝕刻停止層160的接觸開口以分別暴露源極/汲極磊晶特徵152、154。導電特徵272，例如導電特徵172(圖19B)，接著是在源極/汲極磊晶特徵152、154上方的接觸開口中形成。矽化物層271，例如矽化物層171(圖19B)，可在每一源極/汲極磊晶特徵152、154與導電特徵272之間形成。矽化物層271導電地耦合源極/汲極磊晶特徵152、154至導電特徵272。之後，內連線結構274，例如內連線層174(圖20B)，是在半導體元件結構200上方形成。相似於內連線層174，內連線結構274可包含金屬間介電質276、278和在每一金屬間介電質276、278中形成的多個內連線特徵285、287。選擇性地形成內連線特徵285以提供電性連接至一些源極/極極接觸物(例如，導電特徵272)。形成內連線特徵 287以選擇性地提供在N型區102N和P型區102P中源極/極極接觸物之間的電性連接。可形成穿過金屬間介電質276和第二層間介電質270的導電通孔289(圖33C)以將閘極電極(例如，填充材料物279和閘極電極層168)電性連接至內連線特徵287。
圖33B和圖33C亦繪示至少一個取代閘極結構閘極的電極輪廓相異於至少一個相鄰的取代閘極結構的閘極電極輪廓。在一實施例中，至少一個取代閘極結構(例如，取代閘極結構177a)的閘極電極(例如，填充材料物和閘極電極層168)可具有如以上討論之圖21所示的核心閘極電極2100的輪廓和特徵，且至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)的閘極電極(例如，閘極電極層168)可具有實質為矩形狀的輪廓，其中閘極電極層168的至少三個側邊與一或多個保形層158接觸。在一些實施例中，至少一個取代閘極結構(例如，取代閘極結構177a)的一或多個保形層158具有第一高度H1，且至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)的一或多個保形層158具有大於第一高度H1的第二高度H2。第一高度H1和第二高度H2的每一個是從一或多個保形層的頂部表面至一或多個保形層的底部表面所量測出。在一實施例中，第一高度H1與第二高度H2的比例(H1：H2)在約1比1.2至約1比2，例如約1比1.5至約1比1.8。
圖34A、圖34B至圖43繪示依據一些實施例之 製造半導體元件結構300的各階段。為易於簡潔說明，圖34A和圖34B中的半導體元件結構300示出因去除犧牲閘極電極層132和犧牲閘極介電層130而形成凹陷之後的階段，如以上關於圖8B的討論。在圖34A和圖34B中，取代閘極結構177是在凹陷中形成。取代閘極結構177大致包含閘極介電層166、在閘極介電層166上形成的一或多個保形層158、以及在一或多個保形層158形成閘極電極層168，而使得閘極電極層168的至少三個側邊與一或多個保形層158接觸。取代閘極結構177可以上述有關圖9A、圖9B、圖10A、圖10B所討論的類似方式而形成，但未回蝕刻製程而使一或多個保形層158的頂部表面向下凹陷。在取代閘極結構177形成之後，對半導體元件結構300進行平坦化製程，例如化學機械研磨製程，直到閘極電極層168、第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、閘極介電層166和一或多個保形層158的頂部表面實質為共平面。
在圖35A和圖35B中，遮罩層369，例如遮罩層169(圖13B)，是在閘極電極層168、第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、閘極介電層166和一或多個保形層158的頂部表面上形成。去除遮罩層369的一部分以沿X方向暴露出的至少一或多個取代閘極結構177(例如，取代閘極結構177a)以及第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、閘極介電層166和相鄰於暴露的取代閘極結構177的一或 多個保形層158的部分。遮罩層369在後續的蝕刻製程沿X方向保護至少一或多個相鄰的取代閘極結構177(例如，取代閘極結構177b)。
在圖36A至圖36B中，閘極介電層166、閘極間隔物140、接觸蝕刻停止層160和第一層間介電質162的暴露部分是藉由一或多個蝕刻製程而去除，例如乾式蝕刻製程、濕式蝕刻製程或上述組合。相似於關於以上圖14A和圖14B所討論的蝕刻製程，一或多個蝕刻製程選擇性地去除閘極介電層166、閘極間隔物140、接觸蝕刻停止層160和第一層間介電質162但不實質影響閘極電極層168和一或多個保形層158。開口3601亦因去除閘極介電層166、閘極間隔物140、接觸蝕刻停止層160和第一層間介電質162的部分而在閘極介電層166、閘極間隔物140和接觸蝕刻停止層160之上形成。在一些實施例中，蝕刻第一層間介電質162的暴露部分，使得凹陷3602因過度蝕刻的影響而在第一層間介電質162的暴露部分中形成，而閘極介電層166、閘極間隔物140，和接觸蝕刻停止層160頂部表面凹陷至低於閘極電極層168和一或多個保形層158之頂部表面的高度。類似地，凹陷3602包含曲狀底部3604和直條狀側壁3606，且頂部表面160s、140s、166s實質為共平面。開口3601和凹陷3062將被填充材料，例如將於之後所討論之關於圖38B的填充材料物379。
在圖37A、圖37B、圖38A和圖38B中，遮罩 層369被去除，且填充材料物379，例如填充材料物179(圖16B)，是在第一層間介電質162、接觸蝕刻停止層160、閘極間隔物140、閘極介電層166、一或多個保形層158和閘極電極層168的暴露表面上形成。如圖38B所示，填充材料物379填充開口3601、凹陷3602(圖37B)和第一層間介電質162的頂部表面上方。填充材料物379可包含與閘極電極層168相同或不同的材料。之後，如圖39B所示，對半導體元件結構300進行平坦化製程，直到暴露出第一層間介電質162。
在圖39A至圖42C中，第二層間介電質370，例如第二層間介電質170(圖18B)，是在第一層間介電質162上形成。第二層間介電質370與填充材料物379、接觸蝕刻停止層160、閘極間隔物140和閘極介電層166接觸。之後，形成穿過第一層間介電質162、第二層間介電質370和接觸蝕刻停止層160的接觸開口以分別暴露出源極/汲極磊晶特徵152、154。導電特徵372，例如導電特徵172(圖19B)，是在源極/汲極磊晶特徵152、154上方的接觸開口中形成。矽化物層371，例如矽化物層171(圖19B)，可在每一源極/汲極磊晶特徵152、154與導電特徵372之間形成。矽化物層371將源極/汲極磊晶特徵152、154傳導地耦接至導電特徵372。之後，內連線結構374，例如內連線層174(圖20B)，是在半導體元件結構300上方形成。相似於內連線層174，內連線結構374可包含一或多個金屬間介電質376、378和在每一 金屬間介電質376、378中形成的多個內連線特徵385、387。選擇性地形成內連線特徵385以提供電性連接至一些源極/極極接觸物(例如，導電特徵372)。形成內連線特徵387以選擇性地提供在N型區102N和P型區102P中源極/極極接觸物之間的電性連接。可形成穿過金屬間介電質376和第二層間介電質370的導電通孔389(圖42C)以將閘極電極(例如，填充材料物379和閘極電極層168)電性連接至內連線特徵387。
圖42B和圖42C亦繪示至少一個取代閘極結構閘極的電極輪廓相異於至少一個相鄰的取代閘極結構的閘極電極輪廓。在一實施例中，至少一個取代閘極結構(例如，取代閘極結構177a)的閘極電極(例如，填充材料物379和閘極電極層168)可具有如圖43所示的閘極電極4300的輪廓和特徵，且至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)的閘極電極(例如，閘極電極層168)可具有實質為矩形狀的輪廓，其中閘極電極層168的至少三個側邊與一或多個保形層158接觸。或者，至少一取代閘極結構的閘極電極輪廓可同於至少一個相鄰的取代閘極結構的閘極電極輪廓。在此些例子中，至少一個取代閘極結構(例如，取代閘極結構177a)的閘極電極和至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)的閘極電極兩者可包含與將於以下圖43中討論的閘極電極4300相同的輪廓和特徵。
在一些實施例中，至少一取代閘極結構(例如，取 代閘極結構177a)的一或多個閘極介電層166具有第一高度H3，且至少一個相鄰的取代閘極結構(例如，取代閘極結構177b)的一或多個閘極介電層166具有大於第一高度H3的第二高度H4。第一高度H3和第二高度H4的每一個是由從一或多個閘極介電層166的頂部表面至一或多個閘極介電層166的底部表面所量測出。在一實施例中，第一高度H3與第二高度H4的比例(H3：H4)在約1比1.1至約1比1.8，例如約1比1.2至約1比1.5。
圖43為依據一些實施例之圖42C的半導體元件結構300的部分放大視圖，其示出閘極電極4300。閘極電極4300可被認為是具有兩個區段，例如在圖43中藉由虛線方格所表示的第一區段4302和第二區段4304。第一區段4302從半導體元件結構300在Z-X平面中的側面觀之具有沿Z方向延伸的矩形狀輪廓。第一區段4302包含閘極電極層168和一或多個保形層158。閘極電極層168具有與導電通孔389接觸的一個側邊(例如，頂部表面4307)和與一或多個保形層158連接的至少三個側邊(例如，閘極電極層168的底部表面4311和側壁4313)。在一些實施例中，一或多個保形層158與閘極介電層166、導電通孔389和第二區段4304連接。
第二區段4304具有矩形狀的輪廓，其具由第二區段4304向下延伸(沿Z方向)至曲狀部分4305的角落。第二區段4304從一或多個保形層158(即，第一區段4302)的側壁158s徑向延伸(沿X方向)。第二區段 4304可具有頂部表面4308、底部表面4310和連接頂部表面4308至底部表面4310的直條狀側壁4312。在一些實施例中，底部表面4310具有直條狀部分4314和連接至直條狀部分4314的曲狀部分4316。底部表面4310之曲狀部分4316定義出曲狀部分4305的邊界。曲狀部分4316的最低點所在的高度低於底部表面4310之直條狀部分4314的最低點。舉例而言，曲狀部分4316與直條狀部分4314的交會點所在的高度高於曲狀部分4316的最低點。
在一些實施例中，第二區段4304的頂部表面4308與導電通孔389及第二層間介電質370接觸，且底部表面4310與閘極介電層166、間隔物140、接觸蝕刻停止層160及第一層間介電質162接觸。在一些實施例中，曲狀部分4305與第一層間介電質162接觸。在一些實施例中，曲狀部分4305與第一層間介電質162及接觸蝕刻停止層160接觸。在一些實施例中，曲狀部分4305與第一層間介電質162、接觸蝕刻停止層160及間隔物140接觸。在各實施例中，閘極電極層168的頂部表面4307、一或多個保形層158的頂部表面4309與第二區段4304的頂部表面4308實質為共平面。
閘極電極4300可具有頂部關鍵尺寸D14和底部關鍵尺寸D15。頂部關鍵尺寸D14定義為第一區段4302和第二區段4304的組合閘極長度(沿X方向)，而底部關鍵尺寸D15定義為第一區段4302的閘極長度。在一些 實施例中，頂部關鍵尺寸D14與底部關鍵尺寸D15的比例(D14：D15)在約1.5：1至約2：1。第二區段4304具有從曲狀部分4305的最低點至第二區段4304的頂部表面4308量測的高度D16。閘極電極層168具有高度D17，其為從閘極電極層168的底部表面4311至閘極電極層168的頂部表面4307量測的距離。在一些實施例中，第二區段4304的高度D16與閘極電極層168的高度D17的比例(D16：D17)在約1：1.5至約1：4，例如約1：2至約1：3。
本揭露藉由提供具相異輪廓的閘極結構而提供一種改良的鰭式場效電晶體。在一些實施例中，閘極結構形成有具相異頂部和底部關鍵尺寸的閘極電極。在一些實施例中，形成閘極結構而使得閘極電極具有以曲狀部分徑向延伸的區段。在一些實施例中，形成閘極結構而使得第一閘極結構的閘極介電質的高度相異於相鄰第一閘極結構的第二閘極結構的閘極介電質的高度。在一些實施例中，形成閘極結構而使得閘極間隔物和閘極介電層具有傾斜頂部表面。使用本揭露實施例所形成的電晶體有利於需要高切換速度的應用，因獨特的輪廓可提供較大量的閘極電極材料，其可降低鰭式場效電晶體的閘極電阻值(Rg)約30%至約50%。因此，場效電晶體的切換速度增加，且元件效能提升。
半導體元件結構及其形成方法一同描述。一實施例為半導體元件結構。半導體元件結構包含第一閘極結構， 其包含具有傾斜側壁及虛擬側壁的第一區段、自第一區段的虛擬側壁徑向延伸且具有曲狀底部的第二區段、以及自第一區段向下延伸的第三區段，其中第三區段具有側壁，且第一區段的傾斜側壁與第三區段的側壁及第二區段的曲狀底部接觸。半導體元件結構也包含與第三區段之側壁及第一區段之傾斜側壁接觸的第一閘極介電層、以及與第一閘極介電層及第一區段之傾斜側壁接觸的第一閘極間隔物。在一實施例中，曲狀底部具有位於第一高度之最低點，且第一區段之傾斜側壁與曲狀底部之交會點在高於第一高度之第二高度。在一實施例中，傾斜側壁沿第一方向延伸，且第一閘極間隔物之長度方向沿相對於第一方向之角度大於約10度之第二方向延伸。在一實施例中，第一閘極電極更包含從第三區段向下延伸之第四區段，且第四區段之至少三個側邊與一或多個第一保形層接觸。在一實施例中，第四區段和一或多個第一保形層具有第一組合尺寸，且第一區段和第二區段具有大於第一組合尺寸之第二組合尺寸。在一實施例中，半導體元件結構更包含第二閘極電極和與第二閘極電極至少三個側邊接觸之一或多個第二保形層，其中一或多個第二保形層之頂部表面與第二閘極電極之頂部表面共平面。在一實施例中，一或多個第一保形層具有第一高度，且一或多個第二保形層具有大於第一高度之第二高度。在一實施例中，半導體元件結構更包含層間介電質，其與第二區段之曲狀底部接觸。在一實施例中，半導體元件結構更包含接觸蝕刻停止層，其設置於層間介電質 與第一閘極間隔物之間且與層間介電質及第一閘極間隔物接觸，且第二區段之曲狀底部更與接觸蝕刻停止層接觸。在一實施例中，半導體元件結構更包含導電特徵，其與第一區段之頂部表面接觸。
其他實施例為一種半導體元件結構。半導體元件結構包含第一閘極結構和與第一閘極結構相鄰設置的第二閘極結構。第一閘極結構包含具有頂部表面、底部表面和側壁的第一閘極電極區段、與第二閘極電極區段之底部表面及第一閘極電極區段之側壁接觸之一或多個第一保形層、以及段自一或多個第一保形層徑向延伸的第二閘極電極區段，其中第一閘極電極區段的頂部表面、一或多個第一保形層的頂部表面與第二閘極電極區段的頂部表面實質為共平面。第二閘極結構包含具有頂部表面、底部表面和側壁的第三閘極電極區段、以及與第三閘極電極區段之底部表面及第三閘極電極區段之側壁接觸之一或多個第二保形層，其中第三閘極電極區段的頂部表面與一或多個第二保形層的頂部表面實質為共平面。在一實施例中，第二閘極電極區段更包含底部表面，其相對於第二閘極電極區段之頂部表面，其中第二閘極電極區段之底部表面包含直條狀部分和連接直條狀部分之曲狀部分，且曲狀部分之最低點所在之高度低於直條狀部分之高度。在一實施例中，曲狀部分與層間介電質接觸。在一實施例中，直條狀部分與第一閘極介電層、接觸蝕刻停止層及設置於閘極介電層與接觸蝕刻停止層之間之閘極間隔物接觸。在一實施例中，曲狀部 分更與接觸蝕刻停止層接觸。在一實施例中，第二閘極結構更包含第二閘極介電層，其與一或多個第二保形層接觸，其中第二閘極介電層之頂部表面所在之高度高於第一閘極介電層之頂部表面。在一實施例中，第一閘極電極區段之頂部表面、一或多個第一保形層之頂部表面和第二閘極電極區段之頂部表面定義出第一組合長度，且第一閘極電極層和一或多個第一保形層定義出小於第一組合長度之第二組合長度。
又一實施例為方法。方法包含形成第一閘極結構和相鄰於第一閘極結構的第二閘極結構，其中第一閘極結構與第二閘極結構中的每一者是由接觸蝕刻停止層和第一層間介電質所圍繞。第一閘極結構與第二閘極結構中的每一者包含閘極電極層、圍繞閘極電極層之至少三個側邊的一或多個保形層、圍繞一或多個保形層之至少三個側邊的閘極介電層、以及設置於閘極介電層與接觸蝕刻停止層之間並且與閘極介電層及接觸蝕刻停止層接觸的閘極間隔物。方法也包含去除一或多個保形層的一部分而使得一或多個保形層的頂部表面所在的高度低於此些閘極電極層的頂部表面、在半導體元件結構上方形成暴露出第一閘極結構和接觸蝕刻停止層及相鄰於第一閘極結構之第一層間介電質之部分的圖案化遮罩層、進行一或多個蝕刻製程而使得曝光之此些閘極介電層、此些閘極間隔物和此些接觸蝕刻停止層中的每一者具有傾斜頂部表面、去除圖案化遮罩層、在此些閘極電極層和一或多個保形層之暴露表面及此些閘 極介電層、此些閘極間隔物和此些接觸蝕刻停止層的傾斜頂部表面上形成填充材料物、進行平坦化製程而使得填充材料物的頂部表面實質與第一層間介電質、此些接觸蝕刻停止層、此些閘極間隔物和此些閘極介電層的頂部表面共平面、以及在填充材料物、第一層間介電質、此些接觸蝕刻停止層、此些閘極間隔物和此些閘極介電層的頂部表面上形成第二層間介電質。在一實施例中，一或多個蝕刻製程更包含在暴露之第一層間介電質中形成凹陷，其中凹陷具有曲狀底部。在一實施例中，方法更包含在去除一或多個保形層之部分前去除閘極電極層和一或多個保形層之部分而使得第一閘極結構之閘極電極層和一或多個保形層之頂部表面在第一高度以及第二閘極結構之閘極電極層和一或多個保形層之頂部表面在高於第一高度之第二高度。
前文概述了若干實施例或示例之特徵，使得熟習此項技藝者可較佳理解本揭露的態樣。熟習此項技藝者應瞭解其可容易地使用本揭露作為設計或修改用於實現相同目的及/或達成本文中所介紹的實施例或實例的相同優勢的其他製程及結構之基礎。熟習此項技藝者亦應認識到此些等效構造不脫離本揭露的精神及範疇，且其可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、代替及替換。
140:閘極間隔物
158:保形層
160:接觸蝕刻停止層
162:第一層間介電質
166:閘極介電層
170:第二層間介電質
189:導電通孔
1406:直條狀側壁
2100:核心閘極電極
2102:第一區段
2104:第二區段
2106:第三區段
2107:頂部表面
2108:第四區段
2109:最低點
2110:傾斜側壁
2111:直條狀側壁
2112:直條狀側壁
2113:底部表面
2114:直條狀側壁
2115:交會點
2116:曲狀底部
2118:頂部表面
2130:第一方向
2132:長度方向
θ:角度
D5:直徑
D6:直徑
D7:直徑
D8:高度
D9:組合高度
D10:頂部關鍵尺寸
D11:底部關鍵尺寸

Claims (10)

  1. 一種半導體元件結構，包含：一第一閘極電極，包含：一第一區段，具有一傾斜側壁及一虛擬側壁；一第二區段，自該第一區段之該虛擬側壁徑向延伸，該第二區段具有一曲狀底部；以及一第三區段，自該第一區段向下延伸，其中該第三區段具有一側壁，且該第一區段之該傾斜側壁連接該第三區段之該側壁至該第二區段之該曲狀底部；一第一閘極介電層，與該第三區段之該側壁及該第一區段之該傾斜側壁接觸；以及一第一閘極間隔物，與第一閘極介電層及該第一區段之該傾斜側壁接觸。
  2. 如請求項1所述之半導體元件結構，其中該曲狀底部具有位於一第一高度之一最低點，且該第一區段之該傾斜側壁與該曲狀底部之一交會點在高於該第一高度之一第二高度。
  3. 如請求項1所述之半導體元件結構，其中該傾斜側壁沿一第一方向延伸，且該第一閘極間隔物之一長度方向沿相對於該第一方向之角度大於約10度之一第二方向延伸。
  4. 如請求項1所述之半導體元件結構，其中該第一閘極電極更包含從該第三區段向下延伸之一第四區段，且該第四區段之至少三個側邊與一或多個第一保形層接觸，其中該第四區段和該一或多個第一保形層具有一第一組合尺寸，且該第一區段和該第二區段具有大於該第一組合尺寸之一第二組合尺寸；該半導體元件結構更包含：一第二閘極電極；以及一或多個第二保形層，與該第二閘極電極之至少三個側邊接觸，其中該一或多個第二保形層之頂部表面與該第二閘極電極之頂部表面共平面；其中該一或多個第一保形層具有一第一高度，且該一或多個第二保形層具有大於該第一高度之一第二高度。
  5. 如請求項1所述之半導體元件結構，更包含：一層間介電質(interlayer dielectric；ILD)，與該第二區段之該曲狀底部接觸；以及一接觸蝕刻停止層(contact etch stop layer；CESL)，設置於該層間介電質與該第一閘極間隔物之間且與該層間介電質及該第一閘極間隔物接觸，且該第二區段之該曲狀底部更與該接觸蝕刻停止層接觸。
  6. 一種半導體元件結構，包含：一第一閘極結構，包含： 一第一閘極電極區段，具有一頂部表面、一底部表面和一側壁；一或多個第一保形層，與該第二閘極電極區段之該底部表面及該第一閘極電極區段之該側壁接觸；以及一第二閘極電極區段，自該一或多個第一保形層徑向延伸，其中該第一閘極電極區段之該頂部表面、該一或多個第一保形層之一頂部表面與該第二閘極電極區段之一頂部表面實質為共平面；以及一第二閘極結構，與該第一閘極結構相鄰設置，該第二閘極結構包含：一第三閘極電極區段，具有一頂部表面、一底部表面和一側壁；以及一或多個第二保形層，與該第三閘極電極區段之該底部表面及該第三閘極電極區段之該側壁接觸，其中該第三閘極電極區段之頂部表面與該一或多個第二保形層之頂部表面實質為共平面。
  7. 如請求項6所述之半導體元件結構，其中該第二閘極電極區段更包含：一底部表面，相對於該第二閘極電極區段之頂部表面，其中該第二閘極電極區段之該底部表面包含一直條狀部分和連接該直條狀部分之一曲狀部分，該曲狀部分之一最低點所在之一高度低於該直條狀部分之一高度，該曲狀部分與該層間介電質(interlayer dielectric；ILD)接觸， 該直條狀部分與該第一閘極介電層、一接觸蝕刻停止層(contact etch stop layer；CESL)及設置於該閘極介電層與該接觸蝕刻停止層之間之一閘極間隔物接觸，該曲狀部分更與該接觸蝕刻停止層接觸，且該第二閘極結構更包含：一第二閘極介電層，與該一或多個第二保形層接觸，其中該第二閘極介電層之一頂部表面所在之一高度高於該第一閘極介電層之一頂部表面。
  8. 如請求項6所述之半導體元件結構，其中該第一閘極電極區段之頂部表面、該一或多個第一保形層之頂部表面和該第二閘極電極區段之頂部表面定義出一第一組合長度，且該第一閘極電極層和該一或多個第一保形層定義出小於一第一組合長度之一第二組合長度。
  9. 一種形成一半導體元件結構之方法，包含：形成一第一閘極結構和相鄰於該第一閘極結構之一第二閘極結構，其中該第一閘極結構與該第二閘極結構中之每一者由一接觸蝕刻停止層(contact etch stop layer；CESL)和一第一層間介電質(interlayer dielectric；ILD)所圍繞，該第一閘極結構與該第二閘極結構中之每一者包含：一閘極電極層；一或多個保形層，圍繞該閘極電極層之至少三個側 邊；一閘極介電層，圍繞該一或多個保形層之至少三個側邊；以及一閘極間隔物，設置於該閘極介電層與該接觸蝕刻停止層之間，且與該閘極介電層及該接觸蝕刻停止層接觸；去除該一或多個保形層之一部分而使得該一或多個保形層之頂部表面所在之一高度低於該些閘極電極層之頂部表面；在該半導體元件結構上方形成一圖案化遮罩層，該圖案化遮罩層暴露出該第一閘極結構和該接觸蝕刻停止層及相鄰於該第一閘極結構之該第一層間介電質之部分；進行一或多個蝕刻製程而使得曝光之該些閘極介電層、該些閘極間隔物和該些接觸蝕刻停止層中之每一者具有一傾斜頂部表面；去除該圖案化遮罩層；在該些閘極電極層和該一或多個保形層之暴露表面及該些閘極介電層、該些閘極間隔物和該些接觸蝕刻停止層之傾斜頂部表面上形成一填充材料物；進行平坦化製程而使得該填充材料物之一頂部表面實質與該第一層間介電質、該些接觸蝕刻停止層、該些閘極間隔物和該些閘極介電層之頂部表面共平面；以及在該填充材料物、該第一層間介電質、該些接觸蝕刻停止層、該些閘極間隔物和該些閘極介電層之該些頂部表面 上形成一第二層間介電質。
  10. 如請求項9所述之方法，其中該一或多個蝕刻製程更包含在暴露之該第一層間介電質中形成一凹陷，其中該凹陷具有一曲狀底部；該方法更包含：在去除該一或多個保形層之一部分前去除該閘極電極層和該一或多個保形層之一部分而使得該第一閘極結構之該閘極電極層和該一或多個保形層之頂部表面在一第一高度以及該第二閘極結構之該閘極電極層和該一或多個保形層之頂部表面在高於該第一高度之一第二高度。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147842A1 (en) * 2009-12-23 2011-06-23 Annalisa Cappellani Multi-gate semiconductor device with self-aligned epitaxial source and drain
US20160380056A1 (en) * 2015-06-29 2016-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
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TW202137484A (zh) * 2020-03-09 2021-10-01 美商英特爾股份有限公司 具有金屬閘極切口和凹陷電軌的電晶體排列

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