TWI835314B - 半導體裝置及其製造方法 - Google Patents

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李威養
鄭銘龍
林家彬
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Abstract

一種半導體裝置的製造方法，包含形成多個通道層及多個犧牲層的一堆疊於一基板上。通道層及犧牲層具有不同的材料成分且在垂直方向上交替地設置。方法更包含圖案化堆疊以形成半導體鰭片，形成隔離部件於半導體鰭片的多個側壁上，凹蝕半導體鰭片，從而形成源極∕汲極凹槽，使得半導體鰭片的內凹頂表面低於隔離部件的頂表面，自半導體鰭片的內凹頂表面成長基礎磊晶層，沉積絕緣層於源極∕汲極凹槽中，以及形成磊晶部件於源極∕汲極凹槽中，其中磊晶部件高於絕緣層。絕緣層高於基礎磊晶層及高於最底通道層。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置，特別是關於可調整數目的通道層的使用。
半導體積體電路(integrated circuit；IC)產業經歷了指數性的成長。現代科技在積體電路材料與設計上的進步已產生了好幾世代的積體電路，其中每一世代與上一世代相比都具有更小、更複雜的電路。在積體電路的發展過程中，功能密度(functional density)(亦即，單位晶片面積的互連裝置數目)大抵上會增加而幾何尺寸(geometry size)(亦即，即可使用製程生產的最小元件(或線))卻減少。此微縮化的過程總體上會增加生產效率並降低相關成本而提供助益。此微縮化同樣增加了生產以及製造積體電路的複雜度。
舉例來說，隨著積體電路科技朝向更小的技術節點發展，多閘極裝置已被導入以藉由增加閘極通道耦合、降低截止狀態(OFF-state)電流、及降低短通道效應(short-channel effects；SCEs)來試圖改善閘極控制。多閘極裝置大抵上是指具有設置於通道區的一個以上的側面上方的閘極結構或部分的閘極結構的裝置。全繞式閘極(gate-all-around；GAA)電晶體為多閘極裝置的示 例，其已成為具有高性能及低漏電應用的熱門及有前途的候選裝置。全繞式閘極電晶體的名稱是來自於閘極結構，其能夠繞著通道區延伸並提供對堆疊半導體通道層在四個側面上的存取。相較於平面電晶體，此配置提供了更好的通道控制以及大大地降低短通道效應(特別是藉由減少次臨界漏電流(sub-threshold leakage)來降低)。堆疊半導體通道層的數目是基於裝置性能的考量來選擇，特別是基於電晶體的電流驅動能力。
積體電路裝置包含具有不同功能的電晶體，諸如具有輸入/輸出(input/output；I/O)功能以及核心(core)功能。這些不同的功能使電晶體需要具有不同的結構。與此同時，以近似的製程以及近似的製程窗口(process window)來製造這些不同的電晶體是有利的，降低了成本並改善了產率(yield)。儘管現有的全繞式閘極電晶體以及製程通常都能滿足其預期的目的，但並非在所有面向中都完全令人滿意。舉例來說，在積體電路晶片中，具有用作不同功能的不同區域，諸如用於高性能計算(high performance computing；HPC)單元或者中央處理單元(central processing unit；CPU)的高功率區，其需要具有強大的電流驅動能力的全繞式閘極電晶體來實現高操作速率，以及諸如用於輸入/輸出或者單晶片系統(system-on-a-chip；SoC)低功率區，其需要具有較小的電流驅動能力的全繞式閘極電晶體來實現低漏電性能。因此，在單個積體電路晶片中，不同區域中的全繞式閘極電晶體中對堆疊半導體通道層的數目的需求可能會有不同。因此，在積體電路的演進過程中，如何在單個晶片上實現能適用於不同應用的可調整的堆疊半導體通道層的數目是半導體產業所面臨的挑戰。本揭露旨在解決上述問題以及其他相關的問題。
本發明實施例提供一種半導體裝置的製造方法，包含形成多個通道層及多個犧牲層的堆疊於基板上，通道層及犧牲層具有不同的材料成分且在垂直方向上交替地設置；圖案化堆疊以形成半導體鰭片；形成隔離部件於半導體鰭片的多個側壁上；凹蝕半導體鰭片，從而形成源極/汲極凹槽，使得半導體鰭片的內凹頂表面低於隔離部件的頂表面；自半導體鰭片的內凹頂表面成長基礎磊晶層；沉積絕緣層於源極/汲極凹槽中，其中絕緣層高於基礎磊晶層及高於最底通道層；以及形成磊晶部件於源極/汲極凹槽中，其中磊晶部件高於絕緣層。
本發明實施例提供一種半導體裝置的製造方法，包含形成多個通道層及多個犧牲層的磊晶堆疊於半導體基板上，所述通道層及所述犧牲層具有不同的材料成分且在垂直方向上交替地堆疊；圖案化磊晶堆疊以形成第一半導體鰭片於半導體基板的第一區中，且形成第二半導體鰭片於半導體基板的第二區中；凹蝕第一源極/汲極區中的第一半導體鰭片；凹蝕第二源極/汲極區中的第二半導體鰭片；形成磊晶層於第一源極/汲極區及第二源極/汲極區中；形成介電層於第一源極/汲極區及第二源極/汲極區中的磊晶層上，其中介電層在第一源極/汲極區中的頂表面高於介電層在第二源極/汲極區中的頂表面；以及形成第一源極/汲極部件於第一源極/汲極區中，且形成第二源極/汲極部件於第二源極/汲極區中，其中第二源極/汲極部件與第二半導體鰭片中的最底通道層接觸，且第一源極/汲極部件不與第一半導體鰭片中的最底通道層接觸。
本發明實施例提供一種半導體裝置，包含多個通道層，設置於基板上方；閘極結構，包繞每個通道層，其中閘極結構包含閘極介電層及閘極電極層；第一磊晶部件，抵靠最頂通道層；第二磊晶部件，位於第一磊晶部件下 方；內間隔物，穿插於第一磊晶部件與閘極結構之間；以及介電層，設置於第一磊晶部件與第二磊晶部件之間，其中介電層及第二磊晶部件將第一磊晶部件與至少一最底通道層分隔。
100:方法
100’:方法
102/104/106:方框
108/110/112:方框
114/116/118:方框
120/122/124:方框
125/126/127:方框
128/130/132:方框
134/136/138:方框
200:工作件
202:基板
204:第一區
206:第二區
212:磊晶堆疊
214:磊晶層
214T:頂磊晶層
216:磊晶層
218:遮罩層
218A:第一遮罩層
218B:第二遮罩層
220:鰭片
220-1:第一半導體鰭片
220-2:第二半導體鰭片
220A:上部
220B:基礎部分
222:隔離部件
224:襯層
226:披覆層
228:介電鰭片
230:第一介電層
232:第二介電層
234:第三介電層
240:虛置閘極堆疊
242:閘極頂硬遮罩
242A:遮罩層
242B:遮罩層
244:側壁間隔物
244A:襯間隔物層
244B:主間隔物層
250:源極/汲極凹槽
250-1:源極/汲極凹槽
250-2:源極/汲極凹槽
252:內間隔物
254:基礎磊晶層
256:絕緣層
258:氣隙
260:遮罩層
264:磊晶源極/汲極部件
264-1:第一磊晶源極/汲極部件
264-2:第二磊晶源極/汲極部件
266:氣隙
268:氣隙
270:接觸蝕刻停止層
272:層間介電層
274:閘極溝槽
276:閘極結構
278:界面層
280:高介電常數介電層
282:閘極電極層
284:金屬蓋層
286:自對準蓋層
288:閘極切割部件
290:源極/汲極接觸件
292:矽化物部件
A-A:線
B-B:線
C-C:線
D-D:線
h1:高度
h2:高度
h3:高度
h4:高度
h5:高度
h6:高度
h7:高度
△h:高度
X:方向
Y:方向
Z:方向
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。
第1A圖是根據本揭露的一或多個面向，繪示出形成多閘極裝置的方法的實施例的流程示意圖。
第1B圖是根據本揭露的一或多個面向，繪示出形成多閘極裝置的方法的替代實施例的流程示意圖。
第2、3圖以及第4圖是根據本揭露的一或多個面向，繪示出根據第1A圖以及第1B圖的方法的實施例在製造製程期間半導體結構的透視示意圖。
第5A、5B、5C、5D、6A、6B、6C、6D、7A、7B、7C、7D、8A、8B、8C、8D、9A、9B、9C、9D、10A、10B、10C、10D、11A、11B、11C、11D、12A、12B、12C、12D、13A、13B、13C、13D、14A、14B、14C、14D、15A、15B、15C、15D、16A、16B、16C、16D、17A、17B、17C、17D、18A、18B、18C、18D、19A、19B、19C、19D、20A、20B、20C、20D、21A、21B、21C、21D、22A、22B、22C、22D、23A、23B、23C、23D、24A、24B、24C圖以及第24D圖是根據本揭露的一或多個面向，繪示出根據第1A圖以及第1B圖的方法 的實施例在製造製程期間半導體結構的剖面示意圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。更再者，當使用「大約」、「近似」等描述一個數字或數字範圍時，此用語意圖涵蓋合理範圍內的數字，此範圍是根據本領域具有通常知識者所理解的製造過程中固有出現的變異而加以考量。例如，基於製造具有該數字相關特徵的部件的已知製造公差，數字的數量或範圍涵蓋了包括所述數字在內的合理範圍，例如所述數字的±10%以內。例如，用詞「約5奈米」厚度的材料層可以涵蓋4.5奈米至5.5奈米的尺寸範圍。
本揭露大抵上是關於半導體結構及其製造製程，特別是關於具有多閘極電晶體的積體電路晶片，其在不同的區域中具有可調整的堆疊半導體通道層，適用於單個晶片上的不同應用。多閘極裝置大抵上是指具有設置於通道區的一個以上的側面上方的閘極結構或部分的閘極結構的裝置。多橋通道(multi-bridge-channel；MBC)電晶體為多閘極裝置的示例，其已成為具有高性能及低漏電應用的熱門及有前途的候選裝置。多橋通道電晶體具有能夠部分地或完全地繞著通道區延伸並提供對堆疊半導體通道層在兩個或更多個側面上的存取。由於其閘極結構環繞著通道區，多橋通道電晶體亦可被稱作環繞閘極電晶體(surrounding gate transistor；SGT)或者全繞式閘極(GAA)電晶體。在各種實施例中，至少有兩個在相同基板上具有不同(亦可稱作可調整的或改變的)數目的堆疊半導體通道層(亦可稱作通道層)的全繞式閘極電晶體被分別放置於單個積體電路晶片的核心區(例如，用於高功率應用)以及輸入/輸出區(例如，用於低漏電應用)中。根據本揭露的各種面向，可調整數目的堆疊通道層可藉由將一或多個底通道層與磊晶源極/汲極(source/drain；S/D)部件隔離來實現。
本揭露的結構及製造方法的細節在下方結合圖式進行描述，根據一些實施例，繪示出了製造全繞式閘極(GAA)裝置的製程。全繞式閘極裝置具有垂直堆疊的水平方向的多個通道層。通道層可被稱作「奈米結構」或「奈米片」，其在本揭露是用於表示任意具有奈米級或甚至微米級的尺寸，並具有伸長(elongate)形狀的材料，而不考慮此部分的剖面形狀為何。因此，本揭露所使用的用詞「奈米結構」或「奈米片」指的是圓形剖面及實質上呈圓形剖面兩者的伸長材料部分，也是指束狀(beam)或長條形(bar)材料部分，包含例 如圓柱形剖面或實質上呈矩形的剖面。由於全繞式閘極裝置具有更好的閘極控制能力、更低的漏電流、以及與鰭式場效電晶體(fin field-effect transistors；FinFETs)裝置的佈局(layout)完全地相容，因此全繞式閘極裝置是將互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)帶入下一階段的技術藍圖的有力候選裝置。為了簡單起見，本揭露使用全繞式閘極裝置作為示例。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構(諸如其他類型的多橋通道(MBC)電晶體)，以達到與在此介紹的實施例相同之目的及/或優勢。
本發明實施例提供了多個優點於現有技術，應理解的是其他的實施例可提供不同的優點，且並非全部的優點皆已必然在此討論，也非所有實施例都需要具備特定的優點。舉例來說，本揭露討論的實施例包含提供穿插於磊晶源極/汲極部件與一或多個底通道層之間的絕緣層以調整可用的功能通道層的數目的方法以及結構。絕緣層亦穿插於磊晶源極/汲極部件與其下方的半導體基板之間。繞著堆疊通道層延伸的閘極結構亦與最底通道層下方的半導體基板的頂表面直接接觸，這可能導致漏電流流入半導體基板之中。絕緣層亦有助於抑制漏電流。
現在將搭配圖式更詳細的描述本揭露的各種面向。第1A圖以及第1B圖分別繪示出形成半導體裝置的方法100以及替代方法100’的流程示意圖。各個方法僅為示例且不意圖將本揭露作出除了方法明確繪示之外的限制。可提供額外的步驟於各自的方法之前、期間、及之後，且一些描述的步驟可以為了各自的方法的額外實施例被取代、移除、或前後移動。為了簡單起見，並非所有的步驟都在本揭露詳細描述。下方將結合第2圖至第24D圖描述方法100 以及方法100’，這些圖式根據方法100及方法100’的實施例繪示出工作件200在製造的不同階段的概略透視示意圖以及局部剖面示意圖。因為半導體裝置將自工作件200形成，根據前後文的需求，工作件200可被稱作半導體裝置200或裝置200。第2圖至第4圖是根據一些實施例，繪示出工作件200在製造的各種階段的概略透視示意圖。在第5A圖至第24D圖中，為了更好地說明本揭露的各種面向，每個以大寫字母A作節尾的圖式繪示出後續將形成(多個)電晶體的通道區的局部剖面示意圖(亦即，如第4圖所繪示，在通道區中沿著閘極結構的長度方向且垂直於通道層的長度方向沿著線A-A切割)。每個以大寫字母B作節尾的圖式繪示出後續將形成(多個)電晶體的源極/汲極區的局部剖面示意圖(亦即，如第4圖所繪示，在源極/汲極區中沿著垂直於通道層的長度方向沿著線B-B切割)。每個以大寫字母C作節尾的圖式繪示出沿著第一區中的第一鰭片的局部剖面示意圖(亦即，如第4圖所繪示，沿著第一區中的第一鰭片沿著線C-C切割)。每個以大寫字母D作節尾的圖式繪示出沿著第二區中的第二鰭片的局部剖面示意圖(亦即，如第4圖所繪示，沿著第二區中的第二鰭片沿著線D-D切割)。在第2圖至第24D圖的所有圖式中，方向X、方向Y、及方向Z為彼此垂直且一致地使用。額外地，在本揭露全文中，相似的標號用來表示相似的部件。本發明實施例是使用多橋通道電晶體結構來描述，特別是全繞式閘極電晶體結構，其僅作為繪示的目的且不意圖作出除了本揭露的範圍之外的限制；舉例來說，本揭露亦可適用於其他的多閘極裝置，包含鰭式場效電晶體(FinFETs)。
參見第1A圖以及第2圖，方法100包含方框102，接收工作件200。工作件200包含基板202。在一些實施例中，基板202可為半導體基板，諸如矽(Si)基板。在一些實施例中，基板202至少在其表面部分上包含了單晶半導體層。基 板202可包含單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、以及InP。替代地，基板202可包含化合物半導體及/或合金半導體。基板202可包含各種膜層，包含形成於半導體基板上的導電層或絕緣層。基板202包含第一區204以及第二區206。第一區204可為輸入/輸出區，其包含多個輸入/輸出單位(I/O cells)、多個靜電放電單位(electrostatic discharge cells；ESD cells)、以及其他電路。形成於第一區204中的電晶體是用於低功率及/或低漏電流應用。第二區206可為核心區，其包含高性能計算(HPC)單元、中央處理單元(CPU)邏輯電路、記憶體電路、以及其他核心電路。形成於第二區206中的電晶體是用於高功率及/或高速應用。一般來說，第二區206中的電晶體由於其高能耗應用(power-hungry applications)，會比第一區204中的電晶體還需要更強大的電流驅動能力。值得注意的是，儘管在繪示的實施例中，第一區204以及第二區206被繪示為彼此相鄰，這僅是為了繪示的目的。在各種實施例中，第一區204以及第二區206可彼此相鄰或者藉由設置於第一區204與第二區206之間的一或多個其他區域來彼此分隔，而形成於第一區204以及第二區206中的電晶體也是如此。
參見第3圖，方法100包含方框104(第1A圖)，形成一或多層磊晶層於基板202上方。在一些實施例中，形成磊晶堆疊212於第一區204以及第二區206上方。磊晶堆疊212包含多個第一成分的磊晶層214並以多個第二成分的磊晶層216穿插，且第一成分的頂磊晶層214T位於磊晶層216上方。第一成分可以不同於第二成分。在實施例中，磊晶層214為矽鍺(SiGe)而磊晶層216為矽(Si)。然而，其他的實施例可能包含提供具有不同氧化速率及/或蝕刻選擇性的第一成分以及第二成分的磊晶層。值得注意的是第3圖各自繪示出三(3)層的磊晶層 214以及三(3)層的磊晶層216，這僅是為了繪示的目的，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。應理解的是，可形成任意數目的磊晶層於磊晶堆疊212中；磊晶層的數目取決於形成電晶體的通道層所需的數目。在一些實施例中，磊晶層216的數目範圍為2至10。
在一些實施例中，磊晶層214具有範圍為約8奈米至約12奈米的厚度。磊晶層214可具有實質上均勻的厚度。在一些實施例中，磊晶層216具有範圍為約8奈米至約10奈米的厚度。在一些實施例中，磊晶層216可具有實質上均勻的厚度。如同將在下方進行更詳細的討論，磊晶層216可用作後續形成的全繞式閘極(GAA)電晶體的通道層(或通道構件(channel members))，且其厚度是基於裝置性能考量來選擇。磊晶層214可用作在相鄰的通道層之間預留空間(或被稱作間隙(gap))，且其厚度是基於裝置性能考量來選擇。磊晶層214在後續將被移除且亦可被稱作犧牲層214。近似於磊晶層214，頂磊晶層214T可由矽鍺(SiGe)所形成。頂磊晶層214T的厚度可大於磊晶層214，且其功能為保護磊晶堆疊212在製造製程期間不受損害。在一些情況中，頂磊晶層214T的厚度範圍可為約20奈米至約40奈米。
舉例來說，磊晶堆疊212的磊晶成長可藉由分子束磊晶(molecular beam epitaxy；MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition；MOCVD)製程、及/或其他合適的磊晶成長製程來執行。在一些實施例中，磊晶地成長的膜層，諸如磊晶層216，包含了與基板202相同的材料，諸如矽(Si)。在一些實施例中，頂磊晶層214T以及磊晶層214的成分實質上相同。在一些實施例中，磊晶層214以及磊晶層216包含不同於基板202的材料。如上方所述，在至少一些示例中，磊晶層214包含磊晶地成長的Si1-xGex層(例如， x為約25%至55%)而磊晶層216包含磊晶地成長的Si層。替代地，在一些實施例中，磊晶層214以及磊晶層216兩者可包含其他材料，諸如鍺、化合物半導體諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦，合金半導體諸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、及/或GaInAsP，或上述之組合。如同前面的討論，磊晶層214以及磊晶層216的材料可基於能提供不同的氧化以及蝕刻選擇性的特性來選擇。在各種實施例中，磊晶層214以及磊晶層216為實質上不含摻質(dopant)(亦即，具有範圍為約0cm-3至約1×1017cm-3的外質(extrinsic)摻質濃度)，舉例來說，在磊晶成長製程期間並未執行有意的摻雜。
此外，形成遮罩層218於磊晶堆疊212上方。在一些實施例中，遮罩層218包含第一遮罩層218A以及第二遮罩層218B。第一遮罩層218A為由氧化矽形成的墊氧化層，其可藉由熱氧化製程來形成。第二遮罩層218B是由氮化矽(SiN)所形成，其可藉由化學氣相沉積(chemical vapor deposition；CVD)，包含低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)以及電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、物理氣相沉積(physical vapor deposition(PVD)、原子層沉積(atomic layer deposition；ALD)、或其他合適的製程來形成。
參見第4圖以及第5A圖至第5D圖，方法100包含方框106(第1A圖)，圖案化磊晶堆疊212以形成第一半導體鰭片220-1於第一區204中以及形成第二半導體鰭片220-2於第二區206中(共同地稱作鰭片220)，如第4圖以及第5A圖至第5D圖所繪示。在各種實施例中，每個鰭片220包含交錯的磊晶層214及磊晶層216以及頂磊晶層214T的上部220A(亦稱作磊晶部分220A)，以及包含基礎部分220B，基礎部分220B是藉由圖案化基板202的頂部來形成。基礎部分220B 仍具有自基板202突出的鰭片形狀且亦稱作鰭片狀基礎220B。遮罩層218藉由使用圖案化操作來圖案化為遮罩圖案，包含光學微影以及蝕刻操作。在一些實施例中，方框106的操作使用包含雙重圖案化或多重圖案化製程的合適製程來圖案化磊晶堆疊212。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以在蝕刻製程中透過定義於圖案化的遮罩層218中的開口來圖案化磊晶堆疊212，蝕刻製程為諸如乾式蝕刻(例如，反應離子蝕刻(reactive ion etching；RIE))、濕式蝕刻、及/或其他合適的製程。堆疊的磊晶層214以及磊晶層216從而被圖案化為鰭片220，而相鄰的鰭片之間則具有溝槽。每個鰭片220在方向Z上自基板202向上地突出並在方向Y上延伸。在第4圖中，兩(2)個鰭片220沿著方向X分隔，其中一鰭片設置於第一區204上方而另一鰭片設置於第二區206上方。但鰭片的數目並不限於兩個，且數目可以比兩個更小或更大。值得注意的是，儘管在繪示的實施例中，兩個鰭片220被繪示為彼此相鄰，這僅是為了繪示的目的。在各種實施例中，鰭片220可彼此相鄰或者藉由設置於鰭片220之間的其他鰭片來彼此分隔。
參見第6A圖至第6D圖，方法100包含方框108(第1A圖)，以介電材料填充相鄰的鰭片220之間的溝槽以形成隔離部件222。隔離部件222可包含一或多層介電層。隔離部件222的合適介電材料可包含氧化矽、氮化矽、碳化矽、氟矽酸鹽玻璃(fluorosilicate glass；FSG)、低介電常數介電材料、及/或其他合適的介電材料。介電材料可藉由任意合適的技術來沉積，包含熱成長、化學氣 相沉積(CVD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition；HDP-CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、及/或旋轉塗佈(spin-on)技術。接著，執行諸如化學機械拋光(chemical mechanical polishing；CMP)方法的平坦化操作，使得頂磊晶層214T的上表面自隔離部件222露出。方框108的操作隨後凹蝕隔離部件222以形成淺溝槽隔離(shallow trench isolation；STI)部件(亦被標註為淺溝槽隔離部件222)。可使用任意合適的蝕刻技術來凹蝕隔離部件222，包含乾式蝕刻、濕式蝕刻、反應離子蝕刻(RIE)、及/或其他蝕刻方法，且在例示性實施例中，使用非等向性(anisotropic)乾式蝕刻來選擇性移除隔離部件222的介電材料而不蝕刻鰭片220。在繪示的實施例中，在凹蝕隔離部件222之前，遮罩層218藉由執行化學機械拋光(CMP)處理來移除。在一些實施例中，遮罩層218是藉由用來凹蝕隔離部件222的蝕刻劑(etchant)來移除。在繪示的實施例中，淺溝槽隔離部件222設置於鰭片狀基礎部分220B的側壁上。淺溝槽隔離部件222的頂表面可以與鰭片的上部220A的底表面(或者鰭片狀基礎部分220B的頂表面)共平面，或者低於鰭片的上部220A的底表面(或者鰭片狀基礎部分220B的頂表面)約1奈米至約10奈米。在一些實施例中，在沉積隔離部件222之前，毯覆(blanket)沉積襯層224於鰭片220上方。在一些實施例中，襯層224是由SiN或者以氮化矽為主的材料(例如，SiON、SiCN、或SiOCN)所形成。接著，如第6A圖以及第6B圖所繪示，凹蝕襯層224以使鰭片220的上部220A(以及在繪示的實施例中鰭片狀基礎部分220B的頂部)被露出。
參見第7A圖至第7D圖，方法100包含方框110(第1A圖)，沉積披覆(cladding)層226於鰭片220的側壁上。在一些實施例中，披覆層226可具 有近似於磊晶層214或頂磊晶層214T的成分。在一實施例中，披覆層226可由矽鍺(SiGe)所形成。這些共通的成分允許磊晶層214以及披覆層226在後續的蝕刻製程中能夠被選擇性且同時移除。在一些實施例中，披覆層226可使用氣相磊晶(vapor phase epitaxy；VPE)或分子束磊晶(MBE)來順應地(conformally)及磊晶地成長作毯覆層於工作件200上。根據披覆層226的選擇性成長的程度，可執行回蝕刻(etch-back)製程以露出隔離部件222。
參見第8A圖至第8D圖，方法100包含方框112(第1A圖)，形成多個介電鰭片228於鰭片220之間的溝槽中。形成介電鰭片228的例示性製程包含順應地沉積第一介電層230以及隨後沉積第二介電層232於鰭片220之間的溝槽中。第二介電層232被第一介電層230環繞。第一介電層230可使用化學氣相沉積(CVD)、原子層沉積(ALD)、或合適的方法來順應地沉積。第一介電層230襯於鰭片220之間的溝槽的側壁以及底表面。第二介電層232接著使用化學氣相沉積、高密度電漿化學氣相沉積(HDP-CVD)、及/或其他合適的製程沉積於第一介電層230上方。在一些情況中，第二介電層232的介電常數小於第一介電層230的介電常數。第一介電層230可包含矽、氮化矽、碳化矽、氮碳化矽、氮氧化矽碳、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或合適的介電材料。在一實施例中，第一介電層230包含氧化鋁。第二介電層232可包含氧化矽、碳化矽、氮氧化矽、氮碳氧化矽、或合適的介電材料。在一實施例中，第二介電層232包含氧化矽。接著回蝕刻第一介電層230以及第二介電層232。回蝕刻製程可包含使用氧氣、氮氣、含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBr3)、含碘氣體、其他合適的氣體、及/或電漿、及/ 或上述之組合的乾式蝕刻製程。隨後，使用化學氣相沉積、高密度電漿化學氣相沉積、及/或其他合適的製程沉積第三介電層234於第一介電層230以及第二介電層232上方。第三介電層234包含高介電常數介電材料(例如，介電常數大於7)，且亦被稱作高介電常數介電層234。在一些實施例中，高介電常數介電層234可包含氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鉿鋁(HfAlOx)、矽酸鉿(HfSiOx)、氧化鋁(Al2O3)、或其他合適的高介電常數介電材料。在沉積第三介電層234之後，使用化學機械拋光(CMP)處理平坦化工作件200以露出頂磊晶層214T。如第8A圖以及第8B圖所繪示，在化學機械拋光處理結束之後，第一介電層230、第二介電層232、以及第三介電層234共同地定義了位於鰭片220之間的介電鰭片228。介電鰭片228亦可被稱作混成鰭片228(hybrid fins)。
參見第9A圖至第9D圖，方法100包含方框114(第1A圖)，移除鰭片220中的頂磊晶層214T。在方框114，蝕刻工作件200以選擇性移除頂磊晶層214T以及披覆層226的一部份以露出最頂部的磊晶層216，而不實質上損害介電鰭片228。在一些情況中，由於頂磊晶層214T以及披覆層226是由矽鍺(SiGe)所形成，方框114的蝕刻製程可對矽鍺(SiGe)具有選擇性。舉例來說，披覆層226以及頂磊晶層214T可使用選擇性濕式蝕刻製程來蝕刻，包含氫氧化銨(NH4OH)、氟化氫(HF)、過氧化氫(H2O2)、或上述之組合。在移除頂磊晶層214T以及披覆層226的部分之後，介電鰭片228，特別是第三介電層234，上升(rise)至最頂部的磊晶層216上方。
參見第10A圖至第10D圖，方法100包含方框116(第1A圖)，形成虛置(dummy)閘極堆疊240於鰭片220的通道區上方。在一些實施例中，採用閘極替換製程(或閘極後製(gate-last)製程)，虛置閘極堆疊240作為功能性 閘極結構的佔位(placeholder)。但亦可使用其他的製程以及配置。在繪示的實施例中，虛置閘極堆疊240包含虛置介電層以及設置於虛置介電層上方的虛置電極。為了圖案化的目的，沉積閘極頂硬遮罩242於虛置閘極堆疊240上方。閘極頂硬遮罩242可為多膜層，且可包含氮化矽遮罩層242A以及位於氮化矽遮罩層242A上方的氧化矽遮罩層242B。鰭片220在虛置閘極堆疊240下方的區域可被稱作通道區。在第一半導體鰭片220-1或第二半導體鰭片220-2兩者中的每個通道區被包夾於兩個將形成源極/汲極的源極/汲極區之間。在例示性製程中，虛置閘極堆疊240中的虛置介電層藉由化學氣相沉積(CVD)毯覆沉積於工作件200上方。接著毯覆沉積虛置電極的材料層於虛置介電層上方。接著使用光學微影製程圖案化虛置介電層以及虛置電極的材料層以形成虛置閘極堆疊240。在一些實施例中，虛置介電層可包含氧化矽，而虛置電極可包含多晶矽(polycrystalline silicon；polysilicon)。
參見第11A圖至第11D圖，方法100包含方框118(第1A圖)，形成側壁間隔物244於虛置閘極堆疊240的側壁上。在一些實施例中，側壁間隔物244可具有範圍為約2奈米至約10奈米的厚度。在一些實施例中，側壁間隔物244可包含介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低介電常數材料、及/或上述之組合。在一些實施例中，側壁間隔物244包含多個膜層，諸如襯間隔物層244A以及主間隔物層244B。舉例來說，側壁間隔物244可使用諸如化學氣相沉積(CVD)製程、次常壓化學氣相沉積(subatmospheric chemical vapor deposition；SACVD)製程、可流動化學氣相沉積製程(flowable chemical vapor deposition；FCVD)、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、或其他合適的製程順應地沉積介電材料於工 作件200上方來形成。在順應沉積介電材料之後，可回蝕刻介電材料用於形成側壁間隔物244的多個部分以露出鰭片220為被虛置閘極堆疊240覆蓋的部分(例如，源極/汲極區中的部分)。在一些情況中，回蝕刻製程沿著虛置閘極堆疊240的頂表面移除了介電材料用於形成側壁間隔物244的多個部分，從而露出閘極頂硬遮罩242。在一些實施例中，回蝕刻製程可包含濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程、及/或上述之組合。值得注意的是，在回蝕刻之後，側壁間隔物244仍設置於虛置閘極堆疊240的側壁上。
參見第12A圖至第12D圖，方法100包含方框120(第1A圖)，凹蝕鰭片220的源極/汲極區以形成源極/汲極凹槽250-1於第一區204中，以及形成源極/汲極凹槽250-2於第二區206中(共同地稱作源極/汲極凹槽250)。隨著虛置閘極堆疊240以及側壁間隔物244作為蝕刻遮罩，非等向性地蝕刻工作件200以形成源極/汲極凹槽250於鰭片220的源極/汲極區上方。在一些實施例中，方框120的操作自源極/汲極區移除了磊晶層214及磊晶層216、披覆層226、以及鰭片狀基礎部分220B的頂部，從而露出隔離部件222於源極/汲極凹槽250中。在繪示的實施例中，源極/汲極凹槽250延伸至鰭片狀基礎部分220B之中且低於隔離部件222的頂表面。方框120的非等向性蝕刻可包含乾式蝕刻製程。舉例來說，乾式蝕刻製程可施加氫氣、含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBr3)、含碘氣體、其他合適的氣體、及/或電漿、及/或上述之組合。
參見第13A圖至第13D圖，方法100包含方框122(第1A圖)，形成內間隔物252於磊晶層214的橫向末端(ends)上。在一些實施例中，執行橫向蝕刻(或水平蝕刻)凹蝕磊晶層214以形成多個凹孔(cavities)於磊晶層214的 橫向末端上。磊晶層214的蝕刻量可為約2奈米至約10奈米。當磊晶層214為SiGe時，橫向蝕刻製程可使用包含但不限於氫氧化銨(NH4OH)、氫氧化四甲基銨(tetramethylammonium hydroxide；TMAH)、乙二銨鄰苯二酚(ethylenediamine pyrocatechol；EDP)或氫氧化鉀(KOH)的摻質。隨後，沉積絕緣層於源極/汲極凹槽250中並填充磊晶層214的橫向末端上的凹孔。絕緣層可包含介電材料，諸如SiN、SiOC、SiOCN、SiCN、SiO2、及/或其他合適的材料。在一些實施例中，絕緣層藉由例如原子層沉積(ALD)或任意其他合適的方法順應地沉積。在順應地沉積絕緣層之後，執行回蝕刻製程以自凹孔的外側部分地移除絕緣層。藉由此回蝕刻，絕緣層實質上遺留於凹孔之內，從而形成內間隔物252。
參見第14A圖至第14D圖，方法100包含方框124(第1A圖)，自第一區204以及第二區206兩者中的鰭片狀基礎部分220B的內凹頂表面磊晶地成長基礎磊晶層254。舉例來說，基礎磊晶層254的磊晶成長可藉由氣相磊晶(VPE)、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition；UHV-CVD)、分子束磊晶(MBE)、及/或其他合適的製程來執行。在一些實施例中，基礎磊晶層254包含與基板202相同的材料，諸如矽(Si)。在一些替代實施例中，基礎磊晶層254包含不同於基板202的半導體材料，諸如矽鍺(SiGe)。如第14B圖所繪示，當基礎磊晶層254上升至隔離部件222的頂表面上方時，可能出現刻面成長(faceted growth)，使得基礎磊晶層254在隔離部件222上方的寬度大於鰭片狀基礎部分220B在隔離部件222上方的寬度(於虛置閘極堆疊240下方)。在一些實施例中，基礎磊晶層254為實質上不含摻質(亦即，具有範圍為約0cm-3至約1×1017cm-3的外質摻質濃度)。作為比較，在一情況中，鰭片狀基礎部分220B為輕摻雜(lightly doped)且具有較基礎磊晶層254高的摻雜濃度。 參見第14C圖以及第14D圖，基礎磊晶層254的成長是在時間控制下進行，使得基礎磊晶層254的頂表面高於虛置閘極堆疊240下方的鰭片狀基礎部分220B。換句話說，在繪示的實施例中，基礎磊晶層254部分地覆蓋了最底部的內間隔物252的多個側壁。
參見第15A圖至第15D圖，方法100包含方框126(第1A圖)，形成絕緣層256於第一區204以及第二區206兩者的基礎磊晶層254上方。在一些實施例中，絕緣層256包含氧化矽(SiO2)、氧化鋁(AlOx)、氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮氧化矽碳(SiCON)、碳化矽(SiC)、碳氧化矽(SiOC)、或上述之組合。絕緣層256將基礎磊晶層254與將在後續製程中形成的磊晶源極/汲極部件絕緣，以阻隔漏電流流入塊體(bulk)基板之中。在一些實施例中，絕緣層256首先使用電漿增強化學氣相沉積(PECVD)製程沉積於源極/汲極凹槽250中，覆蓋基礎磊晶層254以及源極/汲極凹槽250的側壁。由於以電漿增強化學氣相沉積製程來沉積通常會在底部沉積較厚的膜層而在側壁上沉積較薄的膜層，隨後執行回蝕刻製程以自源極/汲極凹槽250的側壁移除絕緣層256且輕微地凹蝕絕緣層256至確定的高度h1(例如，藉由控制蝕刻時間)，使得最底部的磊晶層216的側壁被絕緣層256完全地覆蓋，如第15C圖以及第15D圖所繪示。在一些實施例中，高度h1的範圍為約20奈米至約28奈米。自源極/汲極凹槽250的側壁移除絕緣層256可包含合適的蝕刻製程，諸如乾式蝕刻製程、濕式蝕刻製程、或反應離子蝕刻(RIE)製程。在各種實施例中，絕緣層256的頂表面低於第二個磊晶層216至底部的底表面。參見第15B圖，可陷捕氣隙258(air gaps)於源極/汲極凹槽250的轉角區，並被絕緣層256所覆蓋。氣隙258的高度h2的範圍可為約4奈米至約6奈米。用詞「氣隙」用來描述由周圍的實質性部件 (substantive features)所定義的孔洞(void)，而孔洞可包含空氣、氮氣、環境氣體(ambient gases)、先前或目前製程所使用的氣態化學品(chemicals)、或上述之組合。
在一些實施例中，源極/汲極凹槽250可具有高深寬比(aspect ratio)並防止介電材料在絕緣層256的沉積期間覆蓋源極/汲極凹槽250的頂部開口，方框126的操作可適用於循環(cyclic)沉積製程。在循環沉積製程中，方框126的操作在沉積介電材料以及蝕刻製程之間交替進行，以清除積累(accumulating)在源極/汲極凹槽250的頂部開口的邊緣的介電材料，並透過循環逐漸成長絕緣層256的厚度。蝕刻製程亦有助於自源極/汲極凹槽250的側壁移除介電材料。在一些情況中，循環沉積製程可能需要約1個週期至約5個週期。
參見第16A圖至第16D圖，方法100包含方框128(第1A圖)，在回蝕刻製程中凹蝕第二區206中的絕緣層256。具有露出第二區206中的源極/汲極凹槽250-2的開口的遮罩層260將蝕刻製程限制在第二區206中的絕緣層256。遮罩層260可為底部抗反射塗層(bottom anti-reflective coating；BARC)，且藉由使用光學微影製程來圖案化，光學微影製程可包含形成阻抗(resist)層於遮罩層260上，藉由微影曝光製程曝光阻抗層，執行曝光後(post-exposure)烘烤製程，顯影阻抗層以形成露出遮罩層260的一部份的圖案化阻抗層，圖案化遮罩層260，最後移除圖案化阻抗層。回蝕刻製程可使用合適的蝕刻製程，諸如乾式蝕刻製程、濕式蝕刻製程、或反應離子蝕刻(RIE)製程。回蝕刻製程凹蝕源極/汲極凹槽250-2中的絕緣層256至確定的高度h3(例如，藉由控制蝕刻時間)，使得最底部的磊晶層216的側壁被完全地露出。在一些實施例中，高度h3的範圍為約4奈米至約6奈米。在各種實施例中，絕緣層256在第二區206中的頂表面低於 最底部的磊晶層216的底表面，且最底部的內間隔物252被部分地露出，如第16D圖所繪示。參見第16B圖，先前陷捕於源極/汲極凹槽250-2的轉角區的氣隙258可因源極/汲極凹槽250-2中絕緣層256的薄化而被釋放。接著在合適的製程中移除遮罩層260，諸如蝕刻、阻抗剝離(stripping)、或電漿灰化(ashing)。
參見第17A圖至第17D圖，方法100包含方框130(第1A圖)，形成第一磊晶源極/汲極部件264-1於源極/汲極凹槽250-1中，以及形成第二磊晶源極/汲極部件264-2於源極/汲極凹槽250-2中(共同地稱作磊晶源極/汲極部件264)。在實施例中，形成磊晶源極/汲極部件264包含藉由分子束磊晶(MBE)製程、化學氣相沉積(CVD)製程、及/或其他合適的磊晶成長製程磊晶地成長一或多層半導體層。在進一步的實施例中，磊晶源極/汲極部件264為原位(in-situ)摻雜或異位(ex-situ)摻雜n型摻質或p型摻質。舉例來說，在一些實施例中，磊晶源極/汲極部件264包含摻雜磷的矽，其用於形成n型場效電晶體(field-effect transistor；FET)的磊晶源極/汲極部件。在一些實施例中，磊晶源極/汲極部件264包含摻雜硼的矽鍺(SiGe)，其用於形成p型場效電晶體的磊晶源極/汲極部件。磊晶源極/汲極部件264的半導體層選擇性地成長於露出於源極/汲極凹槽中的不同的半導體表面上，諸如磊晶層216的橫向末端。因為絕緣層256覆蓋了基礎磊晶層254的頂表面，磊晶源極/汲極部件264的磊晶成長並未發生於基礎磊晶層254的頂表面。換句話說，絕緣層256阻隔了自磊晶源極/汲極部件264的底部至鰭片狀基礎部分220B(或基板202)的可能的電流路徑。因此，顯著地降低了基板漏電流。此外，第一區204中的第一磊晶源極/汲極部件264-1具有比第二區206中的第二磊晶源極/汲極部件264-2更小的高度以及更小的體積。第一磊晶源極/汲極部件264-1接觸頂部的磊晶層216但不接觸底部的磊晶層216(例如，第17C圖所繪 示的最底部的磊晶層216)。作為對比，第二磊晶源極/汲極部件264-2接觸了第二區206中所有可用的磊晶層216。因此，在後續製程中形成於第一區204中的全繞式閘極電晶體相較形成於第二區206中的全繞式閘極電晶體將具有更少的功能性通道層。
參見第17B圖。磊晶源極/汲極部件264可存在刻面成長。可形成氣隙266於第一磊晶源極/汲極部件264-1的底表面與絕緣層256的頂表面之間。氣隙266堆疊於氣隙258上方。氣隙266可具有範圍為約12奈米至約24奈米的高度h4。可形成氣隙268於第二磊晶源極/汲極部件264-2的底表面與絕緣層256的頂表面之間。氣隙268可位於氣隙266下方。然而，由於氣隙268自源極/汲極凹槽250-2的轉角區向上延伸，在氣隙258、氣隙266、及氣隙268中氣隙268具有最大的高度以及最大的體積。氣隙268可具有範圍為約15奈米至約30奈米的高度h5。
參見第18A圖至第18D圖，方法100包含方框132(第1A圖)，沉積接觸蝕刻停止層270(contact etch stop layer；CESL)以及層間介電層272(interlayer dielectric layer；ILD)於工作件200的前側上。在例示性製程中，首先順應地沉積接觸蝕刻停止層270於工作件200上方，並接著沉積層間介電層272於接觸蝕刻停止層270上方。接觸蝕刻停止層270可包含氮化矽、氧化矽、氮氧化矽、及/或其他本發明所屬技術領域中的已知材料。接觸蝕刻停止層270可使用原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)、及/或其他合適的沉積或氧化製程來沉積。在一些實施例中，層間介電層272的材料包含諸如SiCN、SiON、SiOCN、四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜矽酸鹽玻璃、或摻雜的氧化矽，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)、及/或其他合適的介電材料。層間介電層272可藉由旋轉塗佈、可流動化學氣相沉積(FCVD)製程、或其他合適的沉積技術來沉積。在一些實施例中，在形成層間介電層272之後，可對工作件200進行退火(anneal)以改善層間介電層272的完整性(integrity)。為了移除多餘的材料(包含閘極頂硬遮罩242)以及露出虛置閘極堆疊240的頂表面，可對工作件200執行平坦化處理(諸如化學機械拋光處理)以提供平坦的頂表面。虛置閘極堆疊240的頂表面露出於平坦的頂表面上。
參見第19A圖至第19D圖，方法100包含方框134(第1A圖)，選擇性移除虛置閘極堆疊240、磊晶層214、以及披覆層226。藉由選擇性蝕刻製程自工作件200移除在進行方框132之後所露出的虛置閘極堆疊240。選擇性蝕刻製程可為選擇性濕式蝕刻製程、選擇性乾式蝕刻製程、或上述之組合。在繪示的實施例中，選擇性蝕刻製程選擇性地移除虛置介電層以及虛置電極而實質上不損害磊晶層216以及側壁間隔物244。虛置閘極堆疊240的移除產生了閘極溝槽274於通道區上方。在移除虛置閘極堆疊240之後，通道區中的磊晶層214、磊晶層216、以及披覆層226露出於閘極溝槽274中。隨後，方框134的操作自閘極溝槽274選擇性移除磊晶層214以及披覆層226以釋放磊晶層216。磊晶層214以及披覆層226的選擇性移除可藉由選擇性乾式蝕刻製程、選擇性濕式蝕刻製程、或其他選擇性蝕刻製程來實施。在一些實施例中，選擇性濕式蝕刻包含了氫氧化銨(NH4OH)、氟化氫(HF)、過氧化氫(H2O2)、或上述之組合(例如，包含銨與過氧化氫的混合物(ammonia hydroxide-hydrogen peroxide-water mixtures；APM)的蝕刻)。在一些替代實施例中，選擇性移除包含了矽鍺氧化以及之後的矽鍺氧化物移除。舉例來說，氧化可藉由臭氧(ozone)清潔來提供，並接著 藉由諸如NH4OH的蝕刻劑移除矽鍺氧化物。被釋放的磊晶層216也被標註作通道層(或通道構件)216，或因為此部件為奈米級而稱作奈米結構216。在通道層216近似於片狀或奈米片(nanosheet)的繪示的實施例中，通道層釋放製程亦可稱作片形成製程。在片形成製程之後通道層216可具有圓化轉角。通道層216為沿著方向Z垂直地堆疊。所有的通道層216與介電鰭片228分隔披覆層226所預留的距離。然而，如第19C圖以及第19D圖所繪示，在第一區204中，至少最底部的通道層216被絕緣層256橫向地包夾且不與第一磊晶源極/汲極部件264-1接觸。因此，形成於第一區204中的全繞式閘極電晶體比對應形成於第二區206中的全繞式閘極電晶體少一個功能性通道層。在替代實施例中，第一區204中的絕緣層256可沉積為更大的高度，從而阻隔兩個或更多個底部的通道層216與第一磊晶源極/汲極部件264-1接觸。因此，形成第一區204中的全繞式閘極電晶體比對應形成於第二區206中的全繞式閘極電晶體少兩個或更多個功能性通道層。
參見第20A圖至第20D圖，方法100包含方框136(第1A圖)，形成閘極結構276(亦稱作功能性閘極結構276或金屬閘極結構276)於閘極溝槽274中以嚙合(engage)每個通道層216。每個閘極結構276包含界面層278，其設置於通道層216上、高介電常數介電層280，其設置於界面層278上、以及閘極電極層282，其位於高介電常數介電層280上方。界面層278以及高介電常數介電層被共同地稱作閘極介電層。界面層278可包含氧化矽，且可由預清洗(pre-clean process)製程形成。例示性預清洗製程可包含使用RCA SC-1(standard clean-1)(銨、過氧化氫、以及水)及/或RCA SC-2(standard clean-2)(鹽酸、過氧化氫、以及水)。預清洗製程氧化了通道層216露出的半導體表面以及鰭片狀基礎部分220B露出的半導體表面以形成界面層278。也就是說，隔離部件222露出的 介電表面可能不會被界面層278所覆蓋。接著沉積高介電常數介電層280於界面層278上方，使用原子層沉積(ALD)、化學氣相沉積(CVD)、及/或其他合適的方法。高介電常數介電層280亦覆蓋隔離部件222露出的介電表面。高介電常數介電層280包含高介電常數介電材料。在一實施例中，高介電常數介電層280可包含其他高介電常數介電質，諸如氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O5)、氧化鉿矽(HfSiO4)、氧化鋯(ZrO2)、氧化鋯矽(ZrSiO2)、氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鋯(ZrO)、氧化釔(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、上述之組合、或其他合適的材料。
在形成高介電常數介電層280之後，沉積閘極電極層282於高介電常數介電層280上方。閘極電極層282可為多膜層結構，其包含至少一層功函數層以及金屬填充層。舉例來說，所述至少一層功函數層可包含氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、氮碳化鉭(TaCN)、或碳化鉭(TaC)。金屬填充層可包含鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、氮化鉭矽(TaSiN)、銅(Cu)、其他難熔金屬、或其他合適的金屬材料、或上述之組合。在各種實施例中，閘極電極層282可由原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍(e-beam evaporation)、或其他合適的製程來形成。儘管未明確繪示於圖式中，閘極結構276被沉積為聯合(joint)的柵極結構，接著被回蝕刻直至介電鰭片228將聯合的柵極結構分隔成彼此分離的閘極結構276。介電鰭片228亦提供電性隔離於鄰近 的閘極結構276之間。閘極結構276的回蝕刻可包含選擇性濕式蝕刻製程，其使用硝酸、鹽酸、硫酸、氫氧化銨、過氧化氫、或上述之組合。在繪示的實施例中，每個通道層216被各自的閘極結構276所包繞(wrapped around)。在進行方框136的操作之後，可回蝕刻通道區中的介電鰭片228的突出部分，特別是第三介電層234，如第20A圖所繪示。
參見第21A圖至第21D圖，方法100包含方框138(第1A圖)，形成金屬蓋層284、自對準蓋(self-aligned cap；SAC)層286、閘極切割部件288、以及源極/汲極接觸件290於工作件200的前側中。在一些實施例中，金屬蓋層284可包含鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、釕(Ru)、鈷(Co)、或鎳(Ni)，且可使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、或金屬有機化學氣相沉積(MOCVD)來沉積。在一實施例中，金屬蓋層284包含鎢(W)，諸如無氟鎢(fluorine-free tungsten；FFW)，並藉由物理氣相沉積來沉積。金屬蓋層284電性地連接閘極結構276。在沉積金屬蓋層284之後，藉由化學氣相沉積、電漿增強化學氣相沉積(PECVD)、或合適的沉積製程沉積自對準蓋層286於工作件200上方。自對準蓋層286可包含氧化矽、氮化矽、碳化矽、氮碳化矽、氮氧化矽、氮碳氧化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或合適的介電材料。接著執行光學微影製程以及蝕刻製程以蝕刻沉積的自對準蓋層286並形成閘極切割開口以露出介電鰭片的頂表面。在這之後，沉積介電材料並藉由化學機械拋光(CMP)處理平坦化介電材料，以形成閘極切割部件288於閘極切割開口中。閘極切割部件288的介電材料可使用高密度電漿化學氣相沉積(HDP-CVD)、化學氣相沉積、原子層沉積(ALD)、或合適的沉積技術來沉積。在一些情況中，閘極切割部件288可包含 氧化矽、氮化矽、碳化矽、氮碳化矽、氮氧化矽、氮碳氧化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或合適的介電材料。在一些實施例中，閘極切割部件288以及自對準蓋層286可具有不同的成分以導入蝕刻選擇性。閘極切割部件288與其正下方對應的介電鰭片228共同地將金屬蓋層284分隔成好幾段。源極/汲極接觸件290可包含鎢(W)、釕(Ru)、鈷(Co)、銅(Cu)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、鎳(Ni)、或上述之組合，且可使用物理氣相沉積、化學氣相沉積、或金屬有機化學氣相沉積來沉積。工作件200亦可包含位於源極/汲極接觸件290與磊晶源極/汲極部件264之間的矽化物部件292，以進一步降低接觸電阻。矽化物部件292可包含矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳-鉑(NiPtSi)、矽化鎳-鉑-鍺(NiPtGeSi)、矽化鎳-鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、上述之組合、或其他合適的化合物。替代地，可以跳過矽化物的形成，而源極/汲極接觸件290則直接接觸磊晶源極/汲極部件264。
工作件200可進行進一步的製程以形成本發明所屬技術領域中已知的各種部件以及區域。舉例來說，後續的製程可形成各種接觸件、導孔(via)、金屬線、以及多膜層互連部件(例如，金屬層以及層間電介層)於基板202上，並配置連接各種部件以形成可包含一或多個多閘極裝置的功能性電路。在進一步的示例中，多膜層互連可包含垂直互連，諸如導孔或接觸件，以及水平互連，諸如金屬線。各種互連部件可採用各種導電材料，包括銅、鎢、及/或矽化物。在一示例中，使用鑲嵌(damascene)及/或雙重鑲嵌(dual damascene)製程來形成與銅相關的多膜層互連結構。此外，可以在方法100之前、期間、以及之後實 施額外的製程步驟，且上方描述過的一些製程步驟可根據方法100的各種實施例被替換或消除。
現在參見第1B圖，繪示了方法100的替代實施例(標示為方法100’)的流程示意圖。方法100’進行方框102至方框124的操作。在方框124的操作之後，方法100’進行方框125以及方框127。在方框127的操作之後，方法100’繼續進行方框130至方框138的操作。下方將結合第22A圖至第24D圖描述方法100’。為了簡潔起見，下方不會重複描述方法100’與方法100共用的操作。
參見第22A圖至第22D圖，在方框124的操作之後，方法100’包含方框125(第1B圖)，持續成長第一區204中的基礎磊晶層254以形成至額外高度△h。在一些實施例中，額外高度的範圍可為約20奈米至約28奈米，並使得第一區204中的基礎磊晶層254完全地覆蓋最底部的磊晶層216的側壁，如第22C圖所繪示。具有露出第一區204中的源極/汲極凹槽250-1的開口的遮罩層260限制了只在第一區204進行額外磊晶成長，如第22B圖所繪示。遮罩層260可為底部抗反射塗層(BARC)，且藉由使用光學微影製程來圖案化，光學微影製程可包含形成阻抗層於遮罩層260上，藉由微影曝光製程曝光阻抗層，執行曝光後烘烤製程，顯影阻抗層以形成露出遮罩層260的一部份的圖案化阻抗層，圖案化遮罩層260，最後移除圖案化阻抗層。基礎磊晶層254在第一區204中的額外磊晶成長可以使用實質上與方框124相同的操作來執行，諸如藉由氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CVD)、分子束磊晶(MBE)、及/或其他合適的製程來執行。當基礎磊晶層254在第一區204中持續上升時，可能會存在刻面成長，使得基礎磊晶層254在第一區204中的寬度、高度、以及體積大於對應形成於第二區206中的基礎磊晶層254的寬度。基礎磊晶層254在第一區204中的額外成長 可藉由時間控制。接著在合適的製程中移除遮罩層260，諸如蝕刻、阻抗剝離、或電漿灰化。
參見第23A圖至第23D圖，方法100’包含方框127(第1B圖)，形成絕緣層256於第一區204以及第二區206兩者中的基礎磊晶層254上方。在一些實施例中，絕緣層256包含氧化矽(SiO2)、氧化鋁(AlOx)、氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮氧化矽碳(SiCON)、碳化矽(SiC)、碳氧化矽(SiOC)、或上述之組合。絕緣層256將基礎磊晶層254與將在後續製程中形成的磊晶源極/汲極部件絕緣，以阻隔漏電流流入塊體基板之中。在一些實施例中，絕緣層256首先使用電漿增強化學氣相沉積(PECVD)製程沉積於源極/汲極凹槽250中，覆蓋基礎磊晶層254以及源極/汲極凹槽250的側壁。由於以電漿增強化學氣相沉積製程來沉積通常會在底部沉積較厚的膜層而在側壁上沉積較薄的膜層，隨後執行回蝕刻製程以自源極/汲極凹槽250的側壁移除絕緣層256且輕微地凹蝕絕緣層256至確定的高度h6(例如，藉由控制蝕刻時間)，使得在第一區204中內間隔物252位於最底部的磊晶層216正上方的側壁被絕緣層256部分地覆蓋，而在第二區206中最底部的內間隔物252被絕緣層256部分地覆蓋，如第23C圖以及第23D圖所繪示。在一些進一步的實施例中，在第一區204中的絕緣層256亦可部分地覆蓋最底部的磊晶層216的側壁(當第一區204中的基礎磊晶層254的頂表面低於最底部的磊晶層216的頂表面時)。在一些實施例中，高度h6的範圍為約4奈米至約6奈米。絕緣層256在第一區204以及第二區206中的厚度實質上相同。自源極/汲極凹槽250的側壁移除絕緣層256可包含合適的蝕刻製程，諸如乾式蝕刻製程、濕式蝕刻製程、或反應離子蝕刻(RIE)製程。參見第23B圖，可陷捕氣隙258於源極/汲極凹槽250的轉角區，並被絕緣層256所覆蓋。氣隙 258的高度h7的範圍可為約4奈米至約6奈米。
在一些實施例中，源極/汲極凹槽250可具有高深寬比並防止介電材料在絕緣層256的沉積期間覆蓋源極/汲極凹槽250的頂部開口，方框127的操作可適用於循環沉積製程。在循環沉積製程中，方框127的操作在沉積介電材料以及蝕刻製程之間交替進行，以清除積累在源極/汲極凹槽250的頂部開口的邊緣的介電材料，並透過循環逐漸成長絕緣層256的厚度。蝕刻製程亦有助於自源極/汲極凹槽250的側壁移除介電材料。在示例中，循環沉積製程可能需要約5個週期至約100個週期。
在方框127的操作之後，方法100’繼續進行方框130至方框138的操作，即與方法100共用的操作。為了簡潔起見，下方不會重複描述方法100’與方法100共用的操作。在方框138的操作之後，所形成的工作件200被繪示於第24A圖至第24D圖中。磊晶源極/汲極部件264為原位摻雜或異位摻雜n型摻質或p型摻質。舉例來說，在一些實施例中，磊晶源極/汲極部件264包含摻雜磷的矽，其用於形成n型場效電晶體(FET)的磊晶源極/汲極部件。在一些實施例中，磊晶源極/汲極部件264包含摻雜硼的矽鍺(SiGe)，其用於形成p型場效電晶體的磊晶源極/汲極部件。磊晶源極/汲極部件264的半導體層選擇性地成長於露出於源極/汲極凹槽中的不同的半導體表面上，諸如磊晶層216的橫向末端。因為絕緣層256覆蓋了基礎磊晶層254的頂表面，磊晶源極/汲極部件264的磊晶成長並未發生於基礎磊晶層254的頂表面。換句話說，絕緣層256阻隔了自磊晶源極/汲極部件264的底部至鰭片狀基礎部分220B(或基板202)的可能的電流路徑。因此，顯著地降低了基板漏電流。此外，第一區204中的第一磊晶源極/汲極部件264-1具有比第二區206中的第二磊晶源極/汲極部件264-2更小的高度以及更小的體積。第一 磊晶源極/汲極部件264-1接觸頂部的磊晶層216但不接觸底部的磊晶層216(例如，第24C圖所繪示的最底部的磊晶層216)。作為對比，第二磊晶源極/汲極部件264-2接觸了第二區206中所有可用的磊晶層216。因此，在後續製程中形成於第一區204中的全繞式閘極電晶體相較形成於第二區206中的全繞式閘極電晶體將具有更少的功能性通道層。
儘管並未意圖作出限制，本發明實施例提供了下列的一或多個優點。舉例來說，本發明實施例在一個積體電路晶片用作不同功能的不同區域中形成了可調整數目的堆疊通道層。這有利地滿足了各種電晶體的不同電流驅動能力的需求。此外，本揭露的一些實施例提供了抑制基板漏電流的優點。本發明實施例可容易地整合至現有的半導體製造製程中。
在一例示性面向中，本揭露是關於一種半導體裝置的製造方法。半導體裝置的製造方法包含形成多個通道層及多個犧牲層的堆疊於基板上，所述通道層及所述犧牲層具有不同的材料成分且在垂直方向上交替地設置，圖案化堆疊以形成半導體鰭片，形成隔離部件於半導體鰭片的多個側壁上，凹蝕半導體鰭片，從而形成源極/汲極凹槽，使得半導體鰭片的內凹頂表面低於隔離部件的頂表面，自半導體鰭片的內凹頂表面成長基礎磊晶層，沉積絕緣層於源極/汲極凹槽中。絕緣層高於基礎磊晶層及高於最底通道層。此方法更包含形成磊晶部件於源極/汲極凹槽中，其中磊晶部件高於絕緣層。在一些實施例中，絕緣層將基礎磊晶層與磊晶部件分隔。在一些實施例中，絕緣層完全地覆蓋最底通道層的多個側壁。在一些實施例中，基礎磊晶層的頂表面低於最底通道層的底表面並高於最底犧牲層的頂表面。在一些實施例中，基礎磊晶層完全地覆蓋最底通道層的多個側壁。在一些實施例中，絕緣層以及基礎磊晶層共同地覆蓋最 底通道層的多個側壁。在一些實施例中，沉積絕緣層的步驟包含循環沉積製程。在一些實施例中，沉積絕緣層的步驟包含電漿增強化學氣相沉積製程。在一些實施例中，此方法更包含形成包夾半導體鰭片的第一介電鰭片及第二介電鰭片，其中沉積絕緣層的步驟在第一介電鰭片及第二介電鰭片的多個轉角區處的絕緣層下方陷捕多個第一氣隙。在一些實施例中，形成磊晶部件的步驟在磊晶部件與絕緣層之間陷捕多個第二氣隙，且所述第二氣隙高於所述第一氣隙。
在另一例示性面向中，本揭露是關於一種半導體裝置的製造方法。半導體裝置的製造方法包含形成多個通道層及多個犧牲層的磊晶堆疊於半導體基板上，所述通道層及所述犧牲層具有不同的材料成分且在垂直方向上交替地堆疊，圖案化磊晶堆疊以形成第一半導體鰭片於半導體基板的第一區中，且形成第二半導體鰭片於半導體基板的第二區中，凹蝕第一源極/汲極區中的第一半導體鰭片，凹蝕第二源極/汲極區中的第二半導體鰭片，形成磊晶層於第一源極/汲極區及第二源極/汲極區中，形成介電層於第一源極/汲極區及第二源極/汲極區中的磊晶層上，其中介電層在第一源極/汲極區中的頂表面高於介電層在第二源極/汲極區中的頂表面，以及形成第一源極/汲極部件於第一源極/汲極區中，且形成第二源極/汲極部件於第二源極/汲極區中，其中第二源極/汲極部件與第二半導體鰭片中的最底通道層接觸，且第一源極/汲極部件不與第一半導體鰭片中的最底通道層接觸。在一些實施例中，第一源極/汲極部件不與第一半導體鰭片中的兩個或更多個底部通道層接觸。在一些實施例中，形成磊晶層的步驟包含成長磊晶層於第一源極/汲極區及第二源極/汲極區中，沉積遮罩層覆蓋第二源極/汲極區中的磊晶層，持續成長第一源極/汲極區中的磊晶層，以及移除遮罩層。在一些實施例中，形成介電層的步驟包含沉積介電層，使得介電層在第一 源極/汲極區中的頂表面高於第一半導體鰭片中的最底通道層，且介電層在第二源極/汲極區中的頂表面高於第二半導體鰭片中的最底通道層，沉積遮罩層覆蓋第一源極/汲極區中的介電層，凹蝕介電層在第二源極/汲極區中的頂表面，以及移除遮罩層。在一些實施例中，此方法更包含自第一半導體鰭片及第二半導體鰭片移除所述犧牲層，以及形成閘極結構，其中閘極結構包繞第一半導體鰭片及第二半導體鰭片中的每個通道層。在一些實施例中，此方法更包含形成多個內間隔物抵靠閘極結構，其中至少一最底內間隔物橫向地堆疊於介電層與閘極結構之間。
又在另一例示性面向中，本揭露是關於一種半導體裝置。半導體裝置包含多個通道層，設置於基板上方，閘極結構，包繞每個通道層，其中閘極結構包含閘極介電層及閘極電極層，第一磊晶部件，抵靠最頂通道層，第二磊晶部件，位於第一磊晶部件下方，內間隔物，穿插於第一磊晶部件與閘極結構之間，以及介電層，設置於第一磊晶部件與第二磊晶部件之間。介電層及第二磊晶部件將第一磊晶部件與至少一最底通道層分隔。在一些實施例中，介電層完全地覆蓋最底通道層的多個側壁。在一些實施例中，第二磊晶部件完全地覆蓋最底通道層的多個側壁。在一些實施例中，第一磊晶部件的寬度大於第二磊晶部件的寬度。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可 以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
200:工作件
202:基板
204:第一區
206:第二區
220B:基礎部分
222:隔離部件
224:襯層
228:介電鰭片
230:第一介電層
232:第二介電層
234:第三介電層
254:基礎磊晶層
256:絕緣層
258:氣隙
264:磊晶源極/汲極部件
264-1:第一磊晶源極/汲極部件
264-2:第二磊晶源極/汲極部件
266:氣隙
268:氣隙
270:接觸蝕刻停止層
272:層間介電層
290:源極/汲極接觸件
292:矽化物部件
B-B:線
h4:高度
h5:高度
X:方向
Z:方向

Claims (15)

  1. 一種半導體裝置的製造方法，包括：形成多個通道層及多個犧牲層的一堆疊於一基板上，該些通道層及該些犧牲層具有不同的材料成分且在一垂直方向上交替地設置；圖案化該堆疊以形成一半導體鰭片；形成一隔離部件於該半導體鰭片的多個側壁上；凹蝕該半導體鰭片，從而形成一源極/汲極凹槽，使得該半導體鰭片的一內凹頂表面低於該隔離部件的頂表面；自該半導體鰭片的該內凹頂表面成長一基礎磊晶層；沉積一絕緣層於該源極/汲極凹槽中，其中該絕緣層高於該基礎磊晶層及高於一最底通道層；以及形成一磊晶部件於該源極/汲極凹槽中，其中該磊晶部件高於該絕緣層。
  2. 如請求項1之半導體裝置的製造方法，其中該絕緣層將該基礎磊晶層與該磊晶部件分隔。
  3. 如請求項1之半導體裝置的製造方法，其中該絕緣層完全地覆蓋該最底通道層的多個側壁。
  4. 如請求項1至請求項3中任一項之半導體裝置的製造方法，其中該基礎磊晶層的頂表面低於該最底通道層的底表面並高於一最底犧牲層的頂表面。
  5. 如請求項1之半導體裝置的製造方法，其中該基礎磊晶層完全地覆蓋該最底通道層的多個側壁。
  6. 如請求項1之半導體裝置的製造方法，其中該絕緣層以及該基礎 磊晶層共同地覆蓋該最底通道層的多個側壁。
  7. 如請求項1之半導體裝置的製造方法，其中沉積該絕緣層的步驟包括：循環(cyclic)沉積製程。
  8. 如請求項1之半導體裝置的製造方法，更包括：形成包夾該半導體鰭片的一第一介電鰭片及一第二介電鰭片，其中沉積該絕緣層的步驟在該第一介電鰭片及該第二介電鰭片的多個轉角區處的該絕緣層下方陷捕多個第一氣隙，其中形成該磊晶部件的步驟在該磊晶部件與該絕緣層之間陷捕多個第二氣隙，且該些第二氣隙高於該些第一氣隙。
  9. 一種半導體裝置的製造方法，包括：形成多個通道層及多個犧牲層的一磊晶堆疊於一半導體基板上，該些通道層及該些犧牲層具有不同的材料成分且在一垂直方向上交替地堆疊；圖案化該磊晶堆疊以形成一第一半導體鰭片於該半導體基板的一第一區中，且形成一第二半導體鰭片於該半導體基板的一第二區中；凹蝕一第一源極/汲極區中的該第一半導體鰭片；凹蝕一第二源極/汲極區中的該第二半導體鰭片；形成一磊晶層於該第一源極/汲極區及該第二源極/汲極區中；形成一介電層於該第一源極/汲極區及該第二源極/汲極區中的該磊晶層上，其中該介電層在該第一源極/汲極區中的頂表面高於該介電層在該第二源極/汲極區中的頂表面；以及形成一第一源極/汲極部件於該第一源極/汲極區中，且形成一第二源極/汲極部件於該第二源極/汲極區中，其中該第二源極/汲極部件與該第二半導體鰭片中的一最底通道層接觸，且該第一源極/汲極部件不與該第一半導體鰭片中的一最 底通道層接觸。
  10. 如請求項9之半導體裝置的製造方法，其中該第一源極/汲極部件不與該第一半導體鰭片中的兩個或更多個底部通道層接觸。
  11. 如請求項9之半導體裝置的製造方法，其中形成該磊晶層的步驟包括：成長該磊晶層於該第一源極/汲極區及該第二源極/汲極區中；沉積一遮罩層覆蓋該第二源極/汲極區中的該磊晶層；持續成長該第一源極/汲極區中的該磊晶層；以及移除該遮罩層。
  12. 如請求項9之半導體裝置的製造方法，其中形成該介電層的步驟包括：沉積該介電層，使得該介電層在該第一源極/汲極區中的頂表面高於該第一半導體鰭片中的該最底通道層，且該介電層在該第二源極/汲極區中的頂表面高於該第二半導體鰭片中的該最底通道層；沉積一遮罩層覆蓋該第一源極/汲極區中的該介電層；凹蝕該介電層在該第二源極/汲極區中的頂表面；以及移除該遮罩層。
  13. 如請求項9之半導體裝置的製造方法，更包括：自該第一半導體鰭片及該第二半導體鰭片移除該些犧牲層；形成一閘極結構，其中該閘極結構包繞該第一半導體鰭片及該第二半導體鰭片中的每個通道層；以及形成多個內間隔物抵靠(abutting)該閘極結構，其中至少一最底內間隔物橫 向地堆疊於該介電層與該閘極結構之間。
  14. 一種半導體裝置，包括：多個通道層，設置於一基板上方；一閘極結構，包繞每個通道層，其中該閘極結構包括：一閘極介電層及一閘極電極層；一第一磊晶部件，抵靠一最頂通道層；一第二磊晶部件，位於該第一磊晶部件下方；一內間隔物，穿插於該第一磊晶部件與該閘極結構之間；以及一介電層，設置於該第一磊晶部件與該第二磊晶部件之間，其中該介電層及該第二磊晶部件將該第一磊晶部件與至少一最底通道層分隔。
  15. 如請求項14之半導體裝置，其中該第一磊晶部件的寬度大於該第二磊晶部件的寬度。
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