TWI833452B - 形成半導體元件的導電層的方法 - Google Patents

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Abstract

本揭露提供一種形成半導體元件的導電層的方法。方法包括形成硬遮罩層於覆蓋基材的金屬層上,其中金屬層包括鎢。方法進一步包括圖案化硬遮罩層,直到金屬層的部位從經過圖案化的硬遮罩層暴露。方法進一步包括通過經過圖案化的硬遮罩層對金屬層執行電漿製程,直到基材的部位從經過蝕刻的金屬層暴露,其中在電漿製程中使用的製程氣體混合物包括氟基氣體、氯基氣體以及氧氣。

Description

形成半導體元件的導電層的方法
本揭露是有關於一種形成半導體元件的方法,特別是有關於一種形成半導體元件的導電層的方法。
在半導體元件製造中,會形成導電層以用於基材上的導電互連特徵。隨著半導體元件的積體密度增加,在高度微型化的半導體元件中,導電互連特徵之間的距離逐漸減小。開始出現需求,旨在獲得具有小面積表面且由小間隙間隔開的特徵。在用於在導電層上形成所需特徵的典型製程中,應用濕化學蝕刻(例如使用氟基蝕刻劑或氯基蝕刻劑)來蝕刻耐火金屬層(例如鎢金屬層)。然而,用於轉移圖案的濕化學蝕刻的主要缺點是會導致蝕刻遮罩下方的層發生底切(undercut)。因此經過蝕刻的圖案存在解析度的損失。
此外,蝕刻速率取決於濕化學蝕刻製程中的暴露面積。舉例來說,在製造半導體記憶體元件時,如果半導體記憶體元件包括緊密排列的位元線的單元區與分散的連接墊的周邊區,則濕化學蝕刻在周邊區的蝕刻速率高於在單元區的蝕刻速率。換句話說,圖案密度的局部變化將導致蝕刻速率的局部變化。因此,為了確保蝕刻輪廓的控制,如果導電層包括具有不同圖案密度的多個區域,則濕化學蝕刻製程通常分成多個階段執行,以蝕刻具有不同圖案密度的區域,這會顯著增加製程所花費的時間。
因此,如何提出一種可解決上述問題的形成半導體元件的導電層的方法,是目前業界亟欲投入研發資源解決的問題之一。
有鑑於此,本揭露之一目的在於提出一種可解決上述問題的形成半導體元件的導電層的方法。
根據本揭露的一些實施方式,一種形成半導體元件的導電層的方法包括形成硬遮罩層於覆蓋基材的金屬層上,其中金屬層包括鎢。方法進一步包括圖案化硬遮罩層,直到金屬層的部位從經過圖案化的硬遮罩層暴露出來。方法進一步包括通過經過圖案化的硬遮罩層對金屬層執行電漿製程,直到基材的部位從經過蝕刻的金屬層暴露出來,其中在電漿製程中使用的製程氣體混合物包括氟基氣體、氯基氣體以及氧氣。
在一些實施方式中,圖案化硬遮罩層在經過圖案化的硬遮罩層中形成第一圖案化區域與第二圖案化區域,第一圖案化區域包括第一圖案。第二圖案化區域包括第二圖案。第一圖案中相鄰的兩者之間的第一間隙小於25 nm。第二圖案中相鄰的兩者之間的第二間隙大於第一間隙。
在一些實施方式中,硬遮罩層包括碳。
在一些實施方式中,當基材的部位從經過蝕刻的金屬層暴露出來時,經過圖案化的硬遮罩層的至少一部位保留在經過蝕刻的金屬層上。
在一些實施方式中,執行電漿製程包括將其上具有經過圖案化的硬遮罩層的基材放置於電漿製程腔室中。執行電漿製程進一步包括將製程氣體混合物供應至電漿製程腔室中。執行電漿製程進一步包括從製程氣體混合物產生電漿,以通過經過圖案化的硬遮罩層蝕刻金屬層。
在一些實施方式中,氟基氣體包括三氟化氮,氯基氣體包括氯氣。
在一些實施方式中,供應至電漿製程腔室中的製程氣體混合物的氯氣與三氟化氮之間的體積流量比在從1.0到2.0的範圍內。
在一些實施方式中,供應至電漿製程腔室中的製程氣體混合物的氧氣與三氟化氮之間的體積流量比在從1.0到2.0的範圍內。
在一些實施方式中,電漿製程在以脈衝波形供應的偏壓下執行。
在一些實施方式中,執行電漿製程包括第一階段與第二階段,第一階段在以具有第一振幅的第一脈衝波形供應的第一偏壓下進行。第二階段在以具有第二振幅的第二脈衝波形供應的第二偏壓下進行。第二振幅大於第一振幅。
根據本揭露的另一些實施方式,一種形成半導體元件的導電層的方法包括形成硬遮罩層於覆蓋基材的金屬層上,其中金屬層包括鎢。方法進一步包括圖案化硬遮罩層,直到金屬層的部位從經過圖案化的硬遮罩層暴露出來,使得經過圖案化的硬遮罩層具有第一圖案化區域與第二圖案化區域,其中第一圖案化區域包括第一圖案,第二圖案化區域包括第二圖案,第一圖案中相鄰的兩者之間的第一間隙小於25 nm,第二圖案中相鄰的兩者之間的第二間隙大於第一間隙。方法進一步包括通過經過圖案化的硬遮罩層對金屬層執行電漿製程,直到基材的部位從經過蝕刻的金屬層暴露出來。
在一些實施方式中,硬遮罩層包括碳。
在一些實施方式中,當基材的部位從經過蝕刻的金屬層暴露出來時,經過圖案化的硬遮罩層的至少一部位保留在經過蝕刻的金屬層上。
在一些實施方式中,執行電漿製程包括將其上具有經過圖案化的硬遮罩層的基材放置於電漿製程腔室中。執行電漿製程進一步包括將製程氣體混合物供應至電漿製程腔室中。執行電漿製程進一步包括從製程氣體混合物產生電漿,以通過經過圖案化的硬遮罩層蝕刻金屬層。
在一些實施方式中,製程氣體混合物包括氟基氣體、氯基氣體以及氧氣。氟基氣體包括三氟化氮。氯基氣體包括氯氣。金屬層經過蝕刻,使得金屬層在電漿製程完成時,形成第一蝕刻區域與第二蝕刻區域,第一蝕刻區域包括第一溝槽。第二蝕刻區包括第二溝槽。第一溝槽中的一者的第一寬度小於25 nm。第二溝槽中的一者的第二寬度大於第一寬度。
在一些實施方式中,供應至電漿製程腔室中的製程氣體混合物的氯氣與三氟化氮之間的體積流量比在從1.0到2.0的範圍內。
在一些實施方式中,供應至電漿製程腔室中的製程氣體混合物的氧氣與三氟化氮之間的體積流量比在從1.0到2.0的範圍內。
在一些實施方式中,電漿製程在以脈衝波形供應的偏壓下執行。
在一些實施方式中,執行電漿製程包括第一階段與第二階段,第一階段在以具有第一振幅的第一脈衝波形供應的第一偏壓下進行。第二階段在以具有第二振幅的第二脈衝波形供應的第二偏壓下進行。第二振幅大於第一振幅。
綜上所述,於本揭露中的形成半導體元件的導電層的方法中,藉由應用具有特定組成的製程氣體混合物或進一步供應脈衝偏壓的電漿製程,可以實現實質上非等向性的蝕刻。此外,通過供應至電漿製程腔室中的製程氣體混合物的優選體積流量比與硬遮罩層的優選厚度,可以改善蝕刻輪廓的控制,並且可以達到在整個元件各處更均勻的蝕刻速率。因此,本揭露中的方法允許在一個製程中形成包括具有不同圖案密度的多個區域的導電層。
本揭露的這些與其他方面通過結合圖式對優選實施例進行以下的描述,本揭露的實施例將變得顯而易見,但在不脫離本揭露的新穎概念的精神和一範圍的情況下,可以進行其中的變化和修改。
以下揭露內容現在在此將透過圖式及參考資料被更完整描述,一些示例性的實施例被繪示在圖式中。本揭露可以被以不同形式實施並且不應被以下提及的實施例所限制。但是,這些實施例被提供以幫助更完整的理解本揭露之內容並且向本領域之技術人員充分傳達本發明的一範圍。相同的參考標號會貫穿全文指代相似元件。
請參考第1圖。第1圖繪示根據本揭露的一些實施方式的方法100的流程圖。如第1圖中所示,在本實施方式中,方法100包括操作110。操作110在覆蓋基材206的金屬層204上形成硬遮罩層202(請見下文第2圖中所示)。方法100還包括操作120。操作120使用任何合適的圖案化方法對已形成的硬遮罩層202進行圖案化,直到金屬層204的部位從經過圖案化的硬遮罩層202暴露出來(請見下文第3圖中所示)。方法100還包括操作130。操作130通過已圖案化的硬遮罩層202對金屬層204執行電漿製程,直到基材206的部位從經過蝕刻的金屬層204暴露出來(請見下文第5圖中所示)。
請參考第2圖。第2圖為藉由根據本揭露的一些實施方式的方法100中的操作110形成的中間結構的局部剖面圖。如第2圖中所示,硬遮罩層202形成在其上具有金屬層204的基材206上。根據一個示例性實施方式,硬遮罩層202包括碳,金屬層204包括鎢,基材206可以包括任何介電材料,例如氧化矽(silicon oxide, SiO)、氮化矽(silicon nitride, SiN)、它們的組合或類似物。
請參考第3圖。第3圖示出藉由根據本揭露的一些實施方式的方法100中的操作120形成的中間結構的局部剖面圖。如第3圖中所示,圖案化硬遮罩層202,直到金屬層204的部位暴露出來。接著,使用已圖案化的硬遮罩層202作為蝕刻金屬層204的蝕刻遮罩。因此,硬遮罩層202的圖案是根據將蝕刻到金屬層204中的所需特徵而訂定的特徵。可能使用光刻遮罩(photolithographic masking)與蝕刻製程、電子束微影(electron beam lithography, EBL)等來圖案化硬遮罩層202。然而,可以使用任何合適的製造和/或圖案化硬遮罩層202的方法。
請參考第4圖。第4圖為根據本揭露的一些實施方式的方法100中的操作130的流程圖。如第4圖中所示,操作130開始於步驟132。步驟132將其上具有已圖案化的硬遮罩層202的基材206放置到電漿製程腔室208中(請見下文第5圖中所示)。操作130接著進行步驟134。步驟134將製程氣體混合物供應至電漿製程腔室208中。操作130進一步包括步驟136。步驟136從製程氣體混合物產生電漿,以通過已圖案化的硬遮罩層202蝕刻金屬層204。
在電漿蝕刻期間,引入的製程氣體混合物在電漿中產生高能且具反應性的物質。這些高能且具反應性的物質轟擊(bombard)中間結構的表面,導致動量轉移。此外,具反應性的物質與中間結構的表面發生化學反應。進而,與表面相鄰的部位被分解成揮發性蝕刻產物和/或更小的分子。接著,藉由電漿製程腔室208移除這些揮發性蝕刻產物與分子。
請參考第5圖。第5圖為藉由根據本揭露的一些實施方式的方法100中的操作130形成的中間結構的局部剖面圖。在電漿製程腔室208中的電漿製程之後,硬遮罩層202的圖案轉移到經過蝕刻的金屬層204,直到達到特定的蝕刻深度,使得基材206的部位從經過蝕刻的金屬層204暴露出來。
電漿製程對電漿製程腔室208中的壓力變化很敏感。當電漿製程腔室208中的壓力較低時,高能且具反應性的物質所具有的平均自由路徑較長。因此,物質在相互碰撞之前所行進的平均距離允許這些物質加速到轟擊所需的速度。相反地,當電漿製程腔室208中的壓力太高時,物質所具有的平均自由路徑太短,以致於物質無法產生足夠的動能進行轟擊。此外,物質之間的頻繁碰撞會使材料的移除更不具方向性,這意味著蝕刻變得更具等向性,導致金屬層204發生底切的機率增加。
根據一個示例性實施方式,為了確保物質的平均自由路徑更長,電漿製程腔室208中的壓力被控制在3 mTorr到9 mTorr之間,通常在3 mTorr到5 mTorr之間,在3 mTorr尤佳。
在一些實施方式中,供應偏壓至電漿製程腔室208,以將離子朝向中間結構的頂表面加速。這可以確保轟擊中間結構的離子在沿著中間結構頂表面法向量的方向上具有較大的速度分量。因此,可以獲得具有最小程度的底切且高度非等向性的蝕刻輪廓。此外,藉由增加偏壓,離子轟擊的動能增加,從而導致更高的蝕刻速率。在一個示例性實施方式中,使用具有13.56MHz的射頻功率源頻率(RF source frequency)的變壓器耦合電漿(transformer coupled plasma, TCP)系統。施加的源功率(source power)在從300W到500W的範圍。在這樣的實施方式中,可能以150V到400V之間的直流電(direct current, DC)供應偏壓,或更優選地,150V到300V之間的直流電。
為了使電漿蝕刻更具非等向性,本揭露還涵蓋使用氟基氣體(fluorine based gas)、氯基氣體(chlorine based gas)以及氧氣(oxygen, O 2)作為製程氣體混合物的實施方式。氟基氣體可以是三氟化氮(nitrogen trifluoride, NF 3)、四氟甲烷(tetrafluoromethane, CF 4)、六氟化硫(sulfur hexafluoride, SF 6)等。使用三氟化氮的蝕刻表現出比使用四氟甲烷或六氟化硫更少的側向蝕刻,因此在圖案密集排列的情況下,使用三氟化氮蝕刻出的蝕刻輪廓更令人滿意。氯基氣體可以是例如氯氣(chlorine, Cl 2)。根據一個示例性實施方式,供應至電漿製程腔室208中的製程氣體混合物包括三氟化氮、氯氣以及氧氣。
製程氣體混合物中不同氣體的體積流量比也經過優化選擇,以使蝕刻更具非等向性,並使整個元件表面的蝕刻速率更均勻。根據一個示例性實施方式,氯氣與三氟化氮之間的體積流量比在從1.0到2.0的範圍內,舉例來說,在1.6尤佳,而氧氣與三氟化氮之間的體積流量比在從1.0到2.0的範圍內,舉例來說,在1.2尤佳。根據本實施方式的製程氣體混合物的氣體組成可以滿足對蝕刻特徵的臨界尺寸的控制需求。
請參考第6圖。第6圖示出藉由根據本揭露的一些實施方式的方法100形成的中間結構的局部俯視圖。在這樣的實施方式中,已圖案化的硬遮罩層602的特徵(請參見下文第7圖)包括第一圖案化區域610與第二圖案化區域620。第一圖案化區域610與第二圖案化區域620具有不同的圖案密度。舉例來說,第一圖案化區域610具有多個第一圖案,相鄰的兩個第一圖案之間間隔第一間隙G 1的距離。第二圖案化區域620具有多個第二圖案,相鄰的兩個第二圖案之間間隔第二間隙G 2的距離。第二間隙G 2大於第一間隙G 1。根據一個示例性實施方式,第一間隙G 1小於25 nm,第二間隙G 2大約是第一間隙G 1的兩倍或更多。
第6圖進一步繪示在後續圖式中使用的參考剖面A-A'。
請參考第7圖與第8圖。第7圖與第8圖為分別在操作120與操作130之後,沿著第6圖中的剖面A-A'截取的中間結構的局部剖面圖。如上所述,電漿製程腔室608中的低壓與所供應的偏壓可以增加轟擊中間結構的離子所具有的平均自由路徑與動能。進而,離子碰撞的機率降低,蝕刻速率增加。此外,製程氣體成分的優選體積流量比使整個元件表面的蝕刻速率更均勻。因此,可以達成在一個電漿蝕刻製程中蝕刻具有不同圖案密度的區域的實施方式。
請參考第9圖。第9圖繪示根據本揭露的一些實施方式的第8圖中的中間結構的局部俯視圖。由於硬遮罩層602的圖案(在第9圖中未示出)在電漿製程腔室608中的電漿製程(請參見上文第8圖)之後轉移到已蝕刻的金屬層604,因此已蝕刻的金屬層604具有第一蝕刻區域630與第二蝕刻區域640。如第9圖中所示,在本實施方式中,第一蝕刻區域630具有多個第一溝槽,對應於第一圖案化區域610的第一圖案之間的第一間隙G 1。第二蝕刻區域640具有多個第二溝槽,對應於第二圖案化區域620的第二圖案之間的第二間隙G 2。當蝕刻實質上為非等向的時,第一溝槽具有與第一間隙G 1的尺寸大致相同的第一寬度W 1,第二溝槽具有與第二間隙G 2的尺寸大致相同的第二寬度W 2。相似於第一間隙G 1與第二間隙G 2之間的關係,第二寬度W 2大於第一寬度W 1。在一個示例性實施方式中,第一寬度W 1小於25 nm,第二寬度W 2大約是第一寬度W 1的兩倍或更多。
然而,低壓電漿蝕刻的缺點之一是蝕刻選擇性低。電漿蝕刻期間的離子轟擊不僅會導致金屬層204/金屬層604的濺射,也會導致硬遮罩層202/硬遮罩層602的濺射。因此,硬遮罩層202/硬遮罩層602在低壓電漿蝕刻製程中可能比在濕化學蝕刻製程中消耗得更快。尤其是在欲蝕刻具有不同圖案密度的區域的實施方式中,如第8圖中所示,在電漿蝕刻期間,硬遮罩層602在圖案密集的區域中比在圖案稀疏的區域中消耗得更快。換句話說,在電漿蝕刻之後,第一蝕刻區域630中的硬遮罩層602的部位的厚度小於第二蝕刻區域640中的硬遮罩層602的部位的厚度。
由此可知,硬遮罩層202/硬遮罩層602的厚度決定在電漿蝕刻期間可以在金屬層204/金屬層604中達到的最大蝕刻深度。因此,在本揭露中,刻意選擇硬遮罩層202/硬遮罩層602的厚度,使得當基材206/基材606的部位從經過蝕刻的金屬層204/金屬層604暴露出來時,已圖案化的硬遮罩層202/硬遮罩層602的至少一部位保留在經過蝕刻的金屬層204/金屬層604上。在一個示例性實施方式中,含碳硬遮罩層202/硬遮罩層602形成在鎢金屬層204/金屬層604上,含碳硬遮罩層202/硬遮罩層602的厚度在從120 nm到200 nm的範圍內,例如160 nm。
在一些實施方式中,為了減少離子轟擊導致的硬遮罩層202/硬遮罩層602的濺射,以脈衝波形的形式供應偏壓V bias。請參考第10圖。利用合適的工作週期(即脈衝持續時間與間隙時間之間的比例),可以減少硬遮罩層202/硬遮罩層602的磨蝕,從而減少硬遮罩層202/硬遮罩層602的消耗。在一個示例性實施方式中,所使用的脈衝波形包括多個工作週期,其中每個工作週期代表偏壓的開啟狀態與關閉狀態的組合。在開啟狀態時,施加偏壓V bias,在關閉狀態時,施加偏壓為零。換句話說,脈衝波形包括單極正脈衝波列,如第10圖中所示。在這樣的實施方式中,偏壓V bias可能在150V到400V之間,更優選地,在150V到300V之間。然而,可以依照所需的蝕刻輪廓選擇脈衝波形的脈衝振幅、脈衝持續時間以及工作週期。
此外,在脈衝波形的關閉狀態時,將圖案化產生的間隙的側壁與經過蝕刻的溝槽覆蓋起來的氧自由基可能趨近飽和,這歸因於側壁上形成的鈍化層變得更少且更均勻。因此,兩個蝕刻區域之間的蝕刻輪廓差異可能變得更小,並且蝕刻輪廓可能變得更垂直。
在另一些實施方式中,操作130可能分為兩個階段進行。在第一階段中,操作130的步驟132、步驟134以及步驟136在以第一脈衝波形供應的第一偏壓V 1下進行。第一脈衝波形具有第一脈衝振幅,對應於第一偏壓V 1。相對地,在第二階段中,操作130的步驟132、步驟134以及步驟136在以第二脈衝波形供應的第二偏壓V 2下進行。第二脈衝波形具有第二脈衝振幅,對應於第二偏壓V 2,並且第二振幅大於第一振幅。在一個示例性實施方式中,第一偏壓V 1以150V單極脈衝波列的形式供應,第二偏壓V 2以300V單極脈衝波列的形式供應,如第11圖中所示。在這樣的實施方式中,第一階段佔電漿製程的前80%,第二階段佔電漿製程的後20%,如第11圖中所示。然而,電漿製程中第一階段的製程時間與第二階段的製程時間之間的比例不限於本實施方式。此外,電漿製程可以包括多於兩個階段,而不脫離本揭露的精神和範圍。
以上對於本揭露之具體實施方式之詳述,可以明顯地看出,於本揭露的形成半導體元件的導電層的方法中,藉由應用具有特定組成的製程氣體混合物或進一步供應脈衝偏壓的電漿製程,可以實現實質上非等向性的蝕刻。此外,通過供應至電漿製程腔室中的製程氣體混合物的優選體積流量比與硬遮罩層的優選厚度,可以改善蝕刻輪廓的控制,並且可以達到在整個元件各處更均勻的蝕刻速率。因此,本揭露中的方法允許在一個製程中形成包括具有不同圖案密度的多個區域的導電層。
前面描述內容僅對於本揭露之示例性實施例給予說明和描述,並無意窮舉或限制本揭露所公開之發明的精確形式。以上教示可以被修改或者進行變化。
被選擇並說明的實施例是用以解釋本揭露之內容以及他們的實際應用自而激發本領域之其他技術人員利用本揭露及各種實施例,並且進行各種修改以符合預期的特定用途。在不脫離本揭露之精神和一範圍的前提下,替代性實施例將對於本揭露所屬領域之技術人員來說為顯而易見者。因此,本發明的一範圍是根據所附發明申請專利一範圍而定,而不是被前述說明書和其中所描述之示例性實施例所限定。
100:方法 110,120,130:操作 132,134,136:步驟 202,602:硬遮罩層 204,604:金屬層 206,606:基材 208,608:製程腔室 610:第一圖案化區域 620:第二圖案化區域 630:第一蝕刻區域 640:第二蝕刻區域 A-A':剖面 G 1:第一間隙 G 2:第二間隙 V bias,V 1,V 2:偏壓 W 1:第一寬度 W 2:第二寬度
圖式繪示本揭露的一個或多個實施例,並且與書面描述一起用於解釋本揭露之原理。在所有圖式中,儘可能使用相同的圖式標記指代實施例的相似或相同元件,其中: 第1圖為繪示根據本揭露的一些實施方式的形成半導體元件的導電層的方法的流程圖。 第2圖為繪示藉由根據本揭露的一些實施方式的方法形成的中間結構的局部剖面圖。 第3圖為繪示藉由根據本揭露的一些實施方式的方法形成的中間結構的局部剖面圖。 第4圖為繪示根據本揭露的一些實施方式的方法的操作流程圖。 第5圖為繪示藉由根據本揭露的一些實施方式的方法形成的中間結構的局部剖面圖。 第6圖為繪示藉由根據本揭露的一些實施方式的方法形成的中間結構的局部俯視圖。 第7圖為繪示根據本揭露的一些實施方式的第6圖中的中間結構的局部剖面圖。 第8圖為繪示根據本揭露的一些實施方式的第6圖中的中間結構的局部剖面圖。 第9圖為繪示根據本揭露的一些實施方式的第8圖中的中間結構的局部俯視圖。 第10圖為繪示根據本揭露的一些實施方式的方法中使用的脈衝波形的實施例的示意圖。 第11圖為繪示根據本揭露的另一些實施方式的方法中使用的脈衝波形的實施例的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:方法 110,120,130:操作

Claims (19)

  1. 一種形成半導體元件的導電層之方法,包含:形成一硬遮罩層於覆蓋一基材的一金屬層上,其中該金屬層包含鎢;圖案化該硬遮罩層,直到該金屬層的複數個部位自經過圖案化的該硬遮罩層暴露;以及通過經過圖案化的該硬遮罩層對該金屬層執行一低壓電漿製程,直到該基材的複數個部位自經過蝕刻的該金屬層暴露,其中在該低壓電漿製程中使用的一製程氣體混合物包含一氟基氣體、一氯基氣體以及氧氣,且該低壓電漿製程在3mTorr到9mTorr之間的一壓力下執行。
  2. 如請求項1所述之方法,其中該圖案化該硬遮罩層在經過圖案化的該硬遮罩層中形成一第一圖案化區域與一第二圖案化區域,該第一圖案化區域包含複數個第一圖案,該第二圖案化區域包含複數個第二圖案,該些第一圖案中相鄰的兩者之間的一第一間隙小於25nm,該些第二圖案中相鄰的兩者之間的一第二間隙大於該第一間隙。
  3. 如請求項1所述之方法,其中該硬遮罩層包含碳。
  4. 如請求項1所述之方法,其中當該基材的該些部位自經過蝕刻的該金屬層暴露時,經過圖案化的該硬遮罩層的至少一部位保留在經過蝕刻的該金屬層上。
  5. 如請求項1所述之方法,其中該執行該低壓電漿製程包含:將其上具有經過圖案化的該硬遮罩層的該基材放置於一電漿製程腔室中;將該製程氣體混合物供應至該電漿製程腔室中;以及自該製程氣體混合物產生一電漿,以通過經過圖案化的該硬遮罩層蝕刻該金屬層。
  6. 如請求項5所述之方法,其中該氟基氣體包含三氟化氮,該氯基氣體包含氯氣。
  7. 如請求項6所述之方法,其中供應至該電漿製程腔室中的該製程氣體混合物的氯氣與三氟化氮之間的一體積流量比在自1.0到2.0的一範圍內。
  8. 如請求項6所述之方法,其中供應至該電漿製程腔室中的該製程氣體混合物的氧氣與三氟化氮之間的一體積流量比在自1.0到2.0的一範圍內。
  9. 如請求項1所述之方法,其中該低壓電漿製程在以一脈衝波形供應的一偏壓下執行。
  10. 如請求項1所述之方法,其中該執行該低壓電漿製程包含一第一階段與一第二階段,該第一階段在以具有一第一振幅的一第一脈衝波形供應的一第一偏壓下進行,該第二階段在以具有一第二振幅的一第二脈衝波形供應的一第二偏壓下進行,並且該第二振幅大於該第一振幅。
  11. 一種形成半導體元件的導電層之方法,包含:形成一硬遮罩層於覆蓋一基材的一金屬層上,其中該金屬層包含鎢;圖案化該硬遮罩層,直到該金屬層的複數個部位自經過圖案化的該硬遮罩層暴露,使得經過圖案化的該硬遮罩層具有一第一圖案化區域與一第二圖案化區域,其中該第一圖案化區域包含複數個第一圖案,該第二圖案化區域包含複數個第二圖案,該些第一圖案中相鄰的兩者之間的一第一間隙小於25nm,該些第二圖案中相鄰的兩者之間的一第二間隙大於該第一間隙;以及通過經過圖案化的該硬遮罩層對該金屬層執行一低壓電漿製程,直到該基材的複數個部位自經過蝕刻的該金 屬層暴露,其中該低壓電漿製程在3mTorr到9mTorr之間的一壓力下執行。
  12. 如請求項11所述之方法,其中該硬遮罩層包含碳。
  13. 如請求項11所述之方法,其中當該基材的該些部位自經過蝕刻的該金屬層暴露時,經過圖案化的該硬遮罩層的至少一部位保留在經過蝕刻的該金屬層上。
  14. 如請求項11所述之方法,其中該執行該低壓電漿製程包含:將其上具有經過圖案化的該硬遮罩層的該基材放置於一電漿製程腔室中;將一製程氣體混合物供應至該電漿製程腔室中;以及自該製程氣體混合物產生一電漿,以通過經過圖案化的該硬遮罩層蝕刻該金屬層。
  15. 如請求項14所述之方法,其中:該製程氣體混合物包含一氟基氣體、一氯基氣體以及氧氣;該氟基氣體包含三氟化氮;該氯基氣體包含氯氣;以及 該金屬層經過蝕刻,使得該金屬層在該低壓電漿製程完成時,形成一第一蝕刻區域與一第二蝕刻區域,該第一蝕刻區域包含複數個第一溝槽,該第二蝕刻區域包含複數個第二溝槽,該些第一溝槽中的一者的一第一寬度小於25nm,該些第二溝槽中的一者的一第二寬度大於該第一寬度。
  16. 如請求項15所述之方法,其中供應至該電漿製程腔室中的該製程氣體混合物的氯氣與三氟化氮之間的一體積流量比在自1.0到2.0的一範圍內。
  17. 如請求項15所述之方法,其中供應至該電漿製程腔室中的該製程氣體混合物的氧氣與三氟化氮之間的一體積流量比在自1.0到2.0的一範圍內。
  18. 如請求項11所述之方法,其中該低壓電漿製程在以一脈衝波形供應的一偏壓下執行。
  19. 如請求項11所述之方法,其中該執行該低壓電漿製程包含一第一階段與一第二階段,該第一階段在以具有一第一振幅的一第一脈衝波形供應的一第一偏壓下進行,該第二階段在以具有一第二振幅的一第二脈衝波形供應的一第二偏壓下進行,並且該第二振幅大於該第一振幅。
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* Cited by examiner, † Cited by third party
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CN114068314A (zh) * 2020-07-29 2022-02-18 南亚科技股份有限公司 半导体元件结构及其制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200945433A (en) * 2007-12-21 2009-11-01 Lam Res Corp Fabrication of a silicon structure and deep silicon etch with profile control
CN114068314A (zh) * 2020-07-29 2022-02-18 南亚科技股份有限公司 半导体元件结构及其制备方法

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