TWI830416B - 用於三維記憶體的l型字元線連接結構 - Google Patents

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姜昌錫
吉鏞 李
弗烈德 費雪伯恩
北島知彦
姜聲官
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Abstract

描述了用於形成三維(3D)記憶體結構的半導體製造製程及具有三維記憶體結構的半導體裝置。三維記憶體結構包含具有L形導電層的記憶體單元層，其中每一層的L形導電層耦接至安置在頂層或最上層上方的金屬線，以使得每一層中的記憶體單元可經耦合至控制電路系統。

Description

用於三維記憶體的L型字元線連接結構
本申請案主張申請於2022年9月4日、標題為「L-TYPE WORDLINE CONNECTION STRUCTURE FOR THREE-DIMENSIONAL MEMORY」的美國非臨時專利申請案第17/902,838號的優先權，並且主張申請於2021年11月8日、標題為「L-TYPE WORDLINE CONNECTION STRUCTURE FOR THREE-DIMENSIONAL MEMORY」的美國臨時專利申請案第63/276,851號的優先權益處，並且上述申請案藉由引用之方式全部併入本文。
本發明之描述、示例性實施例，及申請專利範圍係關於半導體裝置，且特定地係關於三維(three-dimensional；3D)記憶體裝置。
三維(Three-dimensional；3D)記憶體裝置架構提供堆疊於基板上的多個單元對。為了提供對堆疊的每一單元格的存取，導體層需要經形成且暴露以允許每一單元對的單元格與控制電路連接。通常，三維記憶體裝置的導體層形成有安置在經堆疊單元對的任一側上的台階。然 而，如將由一般技術者所瞭解，如此消耗了大量的裝置面積。因此，需要提供用於堆疊多個單元對的三維結構。
在此提供此發明內容以將下方實施方式中進一步描述的一些概念用簡化形式進行介紹。本發明內容並非意圖用於識別所請標的的關鍵特徵或必要特徵，本發明內容也並非意圖用於幫助判斷所請標的的範疇。
根據本揭示內容的一範例實施例的一種三維(3D)記憶體裝置可包含：一第一層，包含具有一第一寬度的一第一溝槽；第一複數個單元對，安置在該第一溝槽內部；一第二層，安置在該第一層上方，該第二層包含一第二溝槽，該第二溝槽具有小於該第一寬度的一第二寬度；第二複數個單元對，安置在該第二溝槽內部；以及一記憶體陣列，由該第一複數個單元對及該第二複數個單元對形成。
根據本揭示內容的一範例實施例的一種製造三維(3D)記憶體裝置的方法可包含以下步驟：提供一基板；在該基板中形成一第一溝槽，該第一溝槽具有一第一寬度；將第一複數個單元對堆疊在該第一溝槽內部；在該基板上安置模製材料；在該模製材料中形成一第二溝槽，該第二溝槽具有小於該第一寬度的一第二寬度；將第二複數個單元對堆疊在該第二溝槽內部；由該第一複數個單元對及該第二複數個單元對形成一記憶體陣列。
100:三維記憶體裝置
102:第一層
104:第二層
106:記憶體陣列區域
108:基板
110:導體
112:絕緣體
114:連接區域
116:金屬線
118:寬度
120:寬度
200:三維記憶體裝置
202:第一層
204:第二層
208:記憶體陣列區域
210:基板
212:導體
214:絕緣體
216:連接區域
218:金屬線
220:寬度
222:寬度
224:寬度
300:方法
302:步驟
304:步驟
306:步驟
308:步驟
310:步驟
312:步驟
314:步驟
316:步驟
318:步驟
320:步驟
322:步驟
324:步驟
326:步驟
328:步驟
400:三維記憶體裝置
402:基板
404:溝槽
406:深度
408:堆疊
410:單元對
412:厚度
414:寬度
416:長度
418:切口
420:切口
422:絕緣體
424:記憶體孔
426:犧牲材料
428:溝槽
430:蝕刻終止層
432:模製材料
434:深度
436:寬度
438:堆疊
440:記憶體孔
442:記憶體單元
444:位元線(BL)觸點
446:記憶體陣列區域
448:狹縫
450:導體
452:SiO
454:源極線
456:SL觸點
458:字元線接觸孔
460:L形導體
500:半導體製造系統
502:控制器
504:半導體製程工具
506:處理器
508:記憶體
510:控制電路系統
512:指令
514:質子植入製程參數
516:靶材
518:輸入/輸出裝置
600:電腦可讀儲存媒體
602:電腦可執行指令
為了輕易的識別任何特定元件或動作的論述，元件符號中的一或多個最高有效數位代表其中首次引入該元件的圖號。此外，相同的編號表示相同元件。
附圖僅為表示，不意欲描繪本案之具體參數並且不必按比例繪製。附圖意欲圖示本案之示例性實施例，且因此不被視為在範疇中的限制。
此外，為了說明清晰起見，一些附圖中的元件可被省略或不按比例圖示。橫截面圖可為「切片」或「近視」橫截面圖的形式，為了說明清楚起見，省略了在「真實」橫截面圖中可見的某些背景線。此外，為了清楚起見，可在某些附圖中省略元件符號。
第1圖圖示根據本案的實施例的兩層三維記憶體裝置。
第2圖圖示根據本案的實施例的三層三維記憶體裝置。
第3A圖及第3B圖圖示根據本案的實施例的用於製造三維記憶體裝置的方法。
第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、第4F圖、第4G圖、第4H圖、第4I圖、第4J圖、第4K圖、第4L圖、第4M圖、第4N圖、第4O圖、第4P圖、第4Q圖、第4R圖、第4S圖、第4T圖、第4U圖、第4V圖、第4W圖、第4X圖、第4Y圖、第4Z圖、第4AA圖、第4AB圖、第4AC圖、第4AD圖、第4AE圖和第4AF圖、第4AG圖、第4AH 圖、第4AI圖及第4AJ圖圖示根據本案的實施例的在各個製造階段的三維記憶體裝置。
第5圖圖示根據本案的實施例的半導體製造系統500。
第6圖圖示根據本案的實施例的電腦可讀儲存媒體。
現將在下文中參考附圖更充分地描述根據本案的方法、裝置及系統，在附圖中圖示了各個實施例。方法、裝置及系統可以許多不同的形式實施並且不應解釋為限於本文闡述的實施例。確切而言，提供該等實施例以便本案更加透徹且完整，並且將向本領域技藝人士完全傳達所述方法及裝置的範疇。
如上所述，需要一種改良的三維記憶體結構，該三維記憶體結構暴露多個單元對的堆疊的導體。第1圖圖示根據本案的非限制性實例的三維記憶體裝置100的剖切側視圖。三維記憶體裝置100包括在記憶體陣列區域106中形成的記憶體單元(未圖示)的第一層102及第二層104。應注意，記憶體單元的層有時被稱為堆疊。然而，為了在參考三維記憶體裝置的整個堆疊或參考三維記憶體裝置的各個「層」時清楚起見，在本文中通常使用術語「層」。通常，第一層102的記憶體單元藉由導體110及絕緣體112形成於基板108上，而第二層104的記憶體單元藉由導體110及絕緣體112形成於第一層102上。與第一層102和第 二層104的記憶體單元相關聯的導體110在連接區域114處暴露於三維記憶體裝置100的頂表面上，並且可耦合至金屬線116以將記憶體單元電連接至控制電路系統(未圖示)。
三維記憶體裝置100中的記憶體單元使用具有多對導體110的L型(或L形)結構形成。第二層104的L型結構形成在第一層102的L型結構上。如圖可見，連接區域114中的第二層104的L型結構的寬度118減小了第一層102的L型結構的寬度120的至少兩倍(2x)。
本案的此結構和製造方法可應用於多於兩層的堆疊記憶體單元。例如，第2圖圖示根據本案的非限制性實例的三維記憶體裝置200。三維記憶體裝置200類似於三維記憶體裝置100，其包括具有L型連接結構的記憶體單元層。然而，與三維記憶體裝置100的兩(2)層不同，三維記憶體裝置200包括三(3)層。特定地，三維記憶體裝置100包括第一層202、第二層204及第三層206。該等層界定形成在記憶體陣列區域208中的記憶體單元(未圖示)。通常，第一層202的記憶體單元藉由導體212和絕緣體214形成在基板210上；第二層204的記憶體單元藉由導體212和絕緣體214形成在第一層202上；且第三層206的記憶體單元藉由導體212和絕緣體214形成在第二層204上。與第一層202、第二層204和第三層206中的每一層的記憶體單元相關聯的導體212在連接區域216處暴露於三維記憶體裝置 200的頂表面上，並且可耦合至金屬線218以將記憶體單元電連接至控制電路系統(未圖示)。
三維記憶體裝置200中的記憶體單元使用具有多對導體212的L型結構形成。連接區域216中的第二層204的L型結構的寬度220被減小了第一層202的L形結構的寬度222的至少兩倍(2x)，而第三層206的L型結構的寬度224被減小了第二層204的L型結構的寬度220的至少兩倍。
第3A圖及第3B圖圖示根據本案的實施例的用於製造三維記憶體裝置的方法300。參考第4A圖至第4AJ圖描述方法300。通常，第4A圖至第4W圖圖示形成導體和絕緣體的交替層的每一層(或堆疊)的L型結構，而第5A圖(删除)至第5B圖(删除)圖示處理整體結構以在每一層內形成記憶體單元陣列並將下層的記憶體單元連接至上表面金屬線。應注意，本案可應用於形成具有各種類型的記憶體陣列的多種類型的記憶體裝置，諸如動態隨機存取記憶體(dynamic random-access memory；DRAM)陣列、快閃記憶體陣列，諸如反及(not and；NAND)記憶體陣列等。形成的記憶體單元的特定陣列不受以下描述的限制。然而，本文描述的概念可經實現以暴露三維記憶體裝置(例如，三維記憶體裝置100、200等)的下層，以將其與信號線連接。
方法300可以從方塊302「提供基板」開始，在該方塊中可提供半導體基板。繼續至方塊304「在基板上 沉積氧化矽和氮化矽的交替層以形成下面板」，以在基板(未圖示)上沉積矽材料的交替層。例如，第4A圖圖示基板402，該基板可為各種半導體基板(例如，結晶矽(c-Si)等)中的任一者。
繼續至方塊304「在基板中蝕刻溝槽」，例如藉由乾式蝕刻製程移除基板402的區域。例如，第4B圖圖示基板402的側剖視圖，而第4C圖圖示在基板402中蝕刻溝槽404的基板402的俯視圖。在一些實施例中，溝槽404的深度406可大體上等於正經製造的三維記憶體裝置的第一層中的單元對(例如，導體和絕緣體對)的數目乘以每一單元對的厚度。第4E圖圖示具有厚度412的單元對410。對於一些實施例，深度406在10與100奈米(nm)之間，同時存在10與1000個之間的單元對410。
此外，溝槽404的寬度414(或臨界尺寸)可大體上等於「第一層的記憶體陣列部分的長度416」加上「單元對410的數目乘以每一單元對410的厚度乘以4」。換言之，溝槽404的寬度414可大體上等於「長度416」加上「溝槽404深度406的兩(2)倍」。
繼續至方塊306「在基板上沉積單元對的第一堆疊」，在溝槽404的區域上於基板402上沉積第一數目的單元對。單元對410的堆疊408可例如經由化學氣相沉積(chemical vapor deposition；CVD)製程等沉積至基板402上。在一些實施例中，每一單元對410可包含氧化矽 (SiO)膜和氮化矽(SiN)膜，每一膜的厚度在10nm與50nm之間。
第4D圖圖示基板402的俯視圖，其中單元對410的堆疊408沉積至基板402上覆蓋溝槽404。第4E圖和第4F圖圖示示出堆疊408的基板402的剖切側視圖。特定地，第4E圖圖示沿著切口418的基板402的剖切側視圖，而第4F圖圖示沿著切口420的基板402的剖切側視圖。
繼續至方塊308「平坦化單元對的第一堆疊」，單元對410的第一堆疊408可例如使用化學機械平坦化(chemical mechanical planarization；CMP)製程等平坦化。在一些實施例中，絕緣體422(例如，SiO等)可在堆疊408上沉積，且隨後經結構平坦化(或平面化)以暴露溝槽404側面的單元對410。例如，第4G圖圖示示出沉積在堆疊408上的絕緣體422的剖切側視圖(例如，在切口418處)，而第4H圖圖示剖切側視圖(例如，切口418)，該圖圖示堆疊408經平坦化以移除基板402表面上的單元對410的部分，從而暴露出單元對410。
繼續至方塊310「在單元對的第一堆疊中圖案化記憶體孔」，在單元對410的第一堆疊408中圖案化記憶體孔424。在一些實施例中，可使用蝕刻(乾式、濕式等)製程形成記憶體孔424。例如，第4I圖圖示形成在基板402上的堆疊408的俯視圖，其中記憶體孔424形成在堆疊408中。第4J圖和第4K圖圖示其上形成有堆疊408以及在堆疊408中形成有記憶體孔424的基板402的剖切側視圖。特定 地，第4J圖圖示沿著切口418的結構的剖切側視圖，而第4K圖圖示沿切口420的結構的剖切側視圖。在一些實施例中，在方塊310處，可用犧牲材料426(例如碳等)填充記憶體孔。
繼續至方塊312「在單元對的第一堆疊之上模製溝槽」，在單元對410的第一堆疊408之上模製溝槽428。對於一些實施例，可在模製材料(例如，SiO等等)中模製溝槽428。特定言之，蝕刻終止層430可沉積在其中形成有記憶體孔424(填充有犧牲材料426)的平坦化堆疊408上，且隨後模製材料432沉積在該蝕刻終止層430上。第4L圖和第4M圖圖示分別沿著切口418及420的剖切側視圖。特別地，第4L圖和第4M圖圖示其上形成有單元對410的堆疊408，並且進一步具有形成在堆疊408中的記憶體孔424的基板402，其中蝕刻終止層430沉積在堆疊408上，並且模製材料432沉積在蝕刻終止層430上。在一些實施例中，模製材料432的深度434可大體上等於正經製造的三維記憶體裝置的第二層中的單元對(例如，導體和絕緣體對)的數目乘以每一單元對的厚度(例如，10nm至100nm)。
此外，在方塊312處，可例如使用遮罩利用反應離子蝕刻(reactive-ion etching；RIE)製程在模製材料432中蝕刻溝槽428。第4N圖和第4O圖圖示分別沿著切口418及420的剖切側視圖。特定地，第4N圖和第4O圖圖示具有形成的單元對410的堆疊408和形成在單元對410的堆疊408上方的模製材料432中的溝槽428的基板 402。對於一些實施例，溝槽428的寬度436可大體上等於「第二層的記憶體陣列部分的長度」加上「單元對410的數目乘以每一單元對410的厚度乘以2」。換言之，溝槽428的寬度436可大體上等於「第二層的記憶體陣列部分的長度」加上「溝槽428深度434」，如圖所示，深度434小於溝槽404的寬度414。
繼續至方塊314「在單元對的第一堆疊上沉積單元對的第二堆疊」，第二數目的單元對410沉積在單元對410的堆疊408上在溝槽428的區域上方，以形成堆疊438。亦即，單元對410的堆疊438可例如經由化學氣相沉積製程等沉積至堆疊408上。第4P圖圖示基板402的剖切側視圖(沿著切口418)，其中單元對410的堆疊408沉積至基板402上，並且單元對410的堆疊438沉積至堆疊408上。類似地，第4Q圖圖示基板402的剖切側視圖(沿著切口420)，其中單元對410的堆疊408沉積在基板402上，並且單元對410的堆疊438沉積在堆疊408上。
繼續至方塊316「平坦化單元對的第二堆疊」，單元對410的第二堆疊438可例如使用化學機械平坦化(CMP)製程等平坦化。在一些實施例中，絕緣體422(例如，SiO等)可在堆疊438上沉積，且隨後經結構平坦化(或平面化)以暴露溝槽428側面的單元對410。例如，第4R圖圖示示出沉積在堆疊438上的絕緣體422的剖切側視圖(例如，在切口418處)；而第4S圖圖示剖切側視圖(例如，在切口418處)，該圖示出堆疊438經平坦化以移除模 製材料432表面上的單元對410的部分，從而暴露出單元對410。
繼續至方塊318「在單元對的第二堆疊中圖案化記憶體孔」，在單元對410的第二堆疊438中圖案化記憶體孔440。在一些實施例中，可使用蝕刻(乾式、濕式等)製程形成記憶體孔440。例如，第4T圖圖示剖切側視圖(沿著切口418)，其示出了具有形成在堆疊438中的記憶體孔440的結構，記憶體孔440在記憶體孔424上方且與記憶體孔424成一直線。同樣，第4U圖圖示剖切側視圖(沿著切口420)，其示出了具有形成在堆疊438中的記憶體孔440的結構，記憶體孔440位於記憶體孔424上方並與記憶體孔424成一直線。在一些實施例中，在方塊318處，可移除犧牲材料426(例如，使用環境氧氣中的灰化製程等)。
因此，可如上所述形成分別具有具L型結構的單元對410以及其中進一步具有對準的記憶體孔(例如，記憶體孔424和440)的下堆疊408和上堆疊438。第4V圖及第4W圖中圖示了該完成結構的剖切側視圖，第4V圖示出沿著切口418的結構，而第4W圖示出沿著切口420的結構。
方法300繼續到方塊320，其在第3B圖中更全面地示出。在方塊320「基於記憶體孔形成記憶體單元以形成記憶體陣列區域」處，記憶體單元442由記憶體孔424和記憶體孔440形成以形成記憶體陣列區域446。在一些實施中，下記憶體孔424和上記憶體孔440可用SiO、SiN和 多晶矽的組合填充，以形成「ONOP」結構，而位元線(BL)觸點444可形成在上記憶體孔440上。例如，第4X圖圖示具有記憶體陣列區域446的結構的剖切側視圖(沿著切口418)，該記憶體陣列區域446包括由記憶體孔424和記憶體孔440形成的記憶體單元442，並且具有BL觸點444。同樣，第4Y圖圖示具有記憶體陣列區域446的結構的剖切側視圖(沿著切口420)，該記憶體陣列區域446包括由記憶體孔424和記憶體孔440形成的記憶體單元442，並且具有BL觸點444。
繼續至方塊322「在記憶體陣列區域中形成字元線」，字元線形成在記憶體陣列區域446中。在一些實施例中，在結構中圖案化通道或狹縫448，以提供用導體(例如鎢(W))替換單元對410的層類型之一者(例如，SiN)的通路。例如，可在結構中蝕刻狹縫448，並且(例如，使用磷酸等)移除堆疊408和堆疊438兩者的410中的SiN層。
例如，第4Z圖圖示其中圖案化有狹縫448的結構的俯視圖，而第4AA圖和第4AB圖分別圖示沿著切口418和420的結構的剖切側視圖，亦示出了在其中圖案化的狹縫448。第4AC圖圖示結構的俯視圖，示出了單元對410的SiN層經移除並用導體450(例如W)替換，而第4AD圖和第4AE圖分別圖示沿著切口418和420的結構的剖切側視圖，示出了單元對410的SiN層經移除並用導體450(例如W)替換，留下包含導體450和SiO 452的單元對。
繼續至方塊324「在記憶體陣列區域中形成源極線」，源極線454藉由填充狹縫448在記憶體陣列區域446中形成。在一些實施例中，狹縫448可經填充以在記憶體陣列區域446中形成源極線454，而SL觸點456形成在源極線454上。第4F圖圖示結構的俯視圖，示出了經填充以形成源極線454的狹縫448，而第4AG圖和第4AH圖分別圖示沿著切口418和420的結構的剖切側視圖，示出了填充以在記憶體陣列區域446中形成源極線454的狹縫448。
繼續至方塊326「圖案化字元線接觸孔」，在結構中圖案化字元線接觸孔458。在一些實施例中，深字元線接觸孔458可經由模製材料432圖案化以將單元對410的堆疊408的字元線與控制電路系統(未圖示)耦合，而淺字元線接觸孔458可經圖案化為將單元對410的模製材料堆疊438的字元線與控制電路系統耦合。第4AI圖圖示具有記憶體陣列區域446的結構，該記憶體陣列區具有在其中圖案化的字元線接觸孔458，以提供至堆疊408以及堆疊438的L型結構的通路。
繼續至方塊328「用導體填充字元線接觸孔」，用L形導體460(例如氮化鈦(TiN)、W等)填充字元線接觸孔458，以提供在後段製程(back end of line；BEOL)處理期間形成的金屬線之間的電接觸，以將記憶體陣列區域446內的記憶體單元耦合至三維記憶體裝置400的控制電路系統。例如，第4AJ圖圖示三維記憶體裝置400，其示出了填充有L形導體460的字元線接觸孔。
第5圖圖示包含控制器502和半導體製程工具504的半導體製造系統500。控制器502通信地(例如，電地或無線地)耦合至半導體製程工具504，並且經佈置以從半導體製程工具504接收信號，並將控制信號傳送至半導體製程工具504。通常，半導體製程工具504在靶材516上操作(例如，以在單元對的堆疊中形成具有L型結構的三維記憶體裝置)。半導體製程工具504可進一步包括各種元件(未圖示)，以支援半導體裝置的製造，該等半導體裝置諸如三維記憶體裝置100、三維記憶體裝置200、三維記憶體裝置400等。此外，半導體製程工具504可為不容納在單個外殼中的多個工具(儘管在第5圖中圖示了單個工具)。
在一些實施例中，半導體製程工具504可由計算裝置(諸如控制器502)控制。控制器502可為各種計算裝置中的任一者，諸如工作站、膝上型電腦、伺服器等。在一些實施例中，控制器502和半導體製程工具504經整合至同一殼體或外殼中。在其他實施例中，控制器502和半導體製程工具504是分離的裝置。通常，控制器502經佈置以控制半導體裝置的製造製程，諸如，如本文所述的溝槽404及/或溝槽428以及字元線接觸孔458的形成。控制器502可包括處理器506、記憶體508、控制電路系統510和輸入/輸出裝置518。處理器506可電耦合至記憶體508，並且經配置以執行電腦可執行指令，諸如指令512，以促進處理靶材516且特定地將質子植入靶材516。
控制器502亦可包括控制電路系統510，諸如用於經由半導體製程工具504中的感測器(未示出)監測質子植入處理的硬體。為了促進控制上述半導體製程工具504，處理器506可為可以在工業環境中使用的任何形式的通用電腦處理器之一者，諸如用於控制各種腔室及子處理器的可程式邏輯控制器(programmable logic controller；PLC)、現場可程式閘陣列(field-programmable gate-array；FPGA)、特定應用積體電路(application specific integrated circuit；ASIC)，具有一或多個處理核心的商用中央處理單元(central processing unit；CPU)。記憶體508為非暫時性記憶體並且可為一或多個易於獲取的記憶體，諸如隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read only memory；ROM)、軟碟驅動器、硬碟、固態驅動器、快閃記憶體等等。記憶體508可儲存可由記憶體508執行的指令512以及質子植入製程參數514，該等製程參數可包括資訊，諸如如本文所述的多迭代質子植入製程的每次迭代的能量及劑量。
儲存在記憶體508中的指令512為程式產品或電腦可讀儲存媒體的形式，其在執行時可使電路系統(例如，處理器506)實現本案的方法。第6圖圖示電腦可讀儲存媒體600。電腦可讀儲存媒體600可包含任何非暫時性電腦可讀儲存媒體或機器可讀儲存媒體，諸如光學、磁性或半導體儲存媒體。在各種實施例中，電腦可讀儲存媒體600可 包含製品。在一些實施例中，電腦可讀儲存媒體600可儲存電路系統(例如，記憶體508、控制電路系統510等)可執行的電腦可執行指令602。例如，電腦可執行指令602可包括用於實現關於方法300及/或指令512描述的操作的指令。電腦可讀儲存媒體600或機器可讀儲存媒體的實例可包括能夠儲存電子資料的任何有形媒體，包括揮發性記憶體或非揮發性記憶體、可移除或非可移除記憶體、可抹除或非可抹除記憶體、可寫或可重寫記憶體等。電腦可執行指令602的實例可包括任何適當類型的代碼，諸如原始碼、編譯碼、解譯碼、可執行碼、靜態碼、動態碼、物件導向碼、視覺碼等。
應當理解，附圖中所示的各種層、結構及區域是示意說明。為了便於解釋，在給定的附圖中可能未明確示出通常用於形成半導體裝置或結構的類型的一或多個層、結構和區域。如此並不意味著從實際半導體結構中省略了未明確示出的任何層、結構及/或區域。
在各種實施例中，設計工具可經提供並配置以創建用於對三維記憶體裝置100、三維記憶體裝置200、三維記憶體裝置400等的半導體層進行圖案化的資料集(例如，如本文所述)。資料集可經創建以產生在微影操作期間使用的光遮罩，以對如本文所述的結構的層進行圖案化。該等設計工具可包括一或多個模組的集合，並且亦可包含硬體、軟體或上述兩者的組合。因此，例如，工具可為一或多個軟體模組、硬體模組、軟體/硬體模組或其任何 組合或排列的集合。作為另一實例，工具可為執行軟體，或在硬體中實現的計算裝置或其他設備。
如本文所使用的，可利用任何形式的硬體、軟體或其組合來實現模組。例如，可以實現一或多個處理器、控制器、ASIC、PLA、邏輯元件、軟體常式或其他機制來構成模組。在實現中，本文描述的各種模組可經實現為離散模組，或者所描述的功能和特徵可在一或多個模組之間部分或全部共享。換言之，如一般技藝人士在閱讀實施方式後將顯而易見的，本文所述的各種特徵和功能可在任何給定的應用中實現，並且可在一或多個單獨的或共享的模組中以各種組合和排列來實現。儘管各種特徵或功能元件可被單獨描述或作為單獨的模組主張，但一般技藝人士將理解該等特徵和功能可在一或多個通用軟體及硬體元件之間共享。
為了方便和清楚起見，諸如「頂部」、「底部」、「上部」、「下部」、「垂直」、「水平」、「側向」及「縱向」等術語將被理解為描述元件的相對位置和定向以及其組成部分，如圖所示。術語將包括特別提及的詞語、其衍生詞以及具有類似含義的詞語。
如本文所所用，以單數形式敘述並以單詞「一(a)」或「一(an)」開頭的元素或操作應理解為包括複數元件或操作，直至明確敘述了此排除。此外，對本案的「一個實施例」的引用並非意欲限制。另外的實施例亦可併入所述特徵。
此外，術語「實質」或「大體上」以及術語「近似」或「大約」在一些實施例中可互換使用，並且可使用一般技術者可接受的任何相對度量來描述。例如，該等術語可用作與參考參數的比較，以指示能夠提供預期功能的偏差。雖然不是限制性的，但是與參考參數的偏差可例如小於1%、小於3%、小於5%、小於10%、小於15%、小於20%等等的量。
此外，一般技藝人士將理解，當諸如層、區域或基板之類的元件被稱為形成在另一元件上、沉積在另一個元件上或安置在另一元件上(「在另一元件上」、「在另一元件上方」或「在另一元件頂上」)時，該元件可直接位於另一元件上或亦可存在中間元件。相反，當一元件被稱為「直接在另一元件上」、「直接在另一元件上方」或「直接另一元件頂上」時，不存在中間元件。
如本文所用，「沉積」及/或「經沉積」可包括任何現在已知或後來開發的適用於待沉積資料的技術，包括但不限於，例如：化學氣相沉積(chemical vapor deposition；CVD)、低壓化學氣相沉積(low-pressure CVD；LPCVD)和電漿增強化學氣相沉積(plasma-enhanced CVD；PECVD)。另外的技術可包括半大氣CVD(SACVD)和高密度電漿CVD(high density plasma CVD；HDPCVD)、快速熱CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuum CVD；UHVCVD)、有限反應處 理CVD(limited reaction processing CVD；LRPCVD)，金屬有機CVD(metal-organic CVD；MOCVD)以及濺射沉積。另外的技術可包括離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗法、物理氣相沉積(PVD)、原子層沉積(ALD)、化學氧化、分子束磊晶(molecular beam epitaxy；MBE)、電鍍、蒸發。
儘管本文已經描述了本案的某些實施例，但本案內容不限於此，因為本案的範圍與本領域所允許的範圍一樣廣，並且可同樣地閱讀本說明書。因此，上述描述不應被解釋為限制。相反，以上描述僅作為實施例的示例。本領域技藝人士將設想在所附申請專利範圍的範疇和精神內的其他修改。
100:三維記憶體裝置
102:第一層
104:第二層
106:記憶體陣列區域
108:基板
110:導體
112:絕緣體
114:連接區域
116:金屬線
118:寬度
120:寬度

Claims (20)

  1. 一種三維(3D)記憶體裝置，包含：一第一層，包含具有一第一寬度的一第一溝槽；第一複數個單元對，安置在該第一溝槽內部；一第二層，安置在該第一層上方，該第二層包含一第二溝槽，該第二溝槽具有小於該第一寬度的一第二寬度；第二複數個單元對，安置在該第二溝槽內部；以及一記憶體陣列，由該第一複數個單元對及該第二複數個單元對形成，其中與該第一複數個單元對和該第二複數個單元對相關聯的導體各自暴露在該3D記憶體裝置的一頂表面上。
  2. 如請求項1所述之三維記憶體裝置，該等單元對包含至少一個導體及至少一個絕緣體。
  3. 如請求項2所述之三維記憶體裝置，包含複數個L形導體，該複數個L形導體的每一者耦接至該第一複數個單元對及該第二複數個單元對的該至少一個導體之相應一者。
  4. 如請求項3所述之三維記憶體裝置，包含安置在該第二層的一表面上的複數個觸點，該複數個觸點耦接至該等L形導體。
  5. 如請求項1所述之三維記憶體裝置，其中該第一複數個單元對包含在10個與10000個之間的單元對，每一單元對具有一第一厚度；並且該第二複數個單 元對包含在10個與10000個之間的單元對，每一單元對具有一第二厚度。
  6. 如請求項5所述之三維記憶體裝置，其中該第一溝槽的一深度大體上等於該第一複數個單元對中的單元對的一數目乘以該第一厚度，並且其中該第二溝槽的一深度大體上等於該第二複數個單元對中的單元對的一數目乘以該第二厚度。
  7. 如請求項6所述之三維記憶體裝置，其中該第一厚度大體上等於該第二厚度，並且其中該第一複數個單元對中的單元對的該數目等於該第二複數個單元對中的單元對的該數目。
  8. 如請求項7所述之三維記憶體裝置，其中該第一溝槽的一寬度包含該記憶體陣列的一長度加上該第一複數個單元對中的單元對的該數目乘以該第一厚度乘以四(4)的一第一加總，並且其中該第二溝槽的一寬度包含該記憶體陣列的該長度加上該第二複數個單元對中的單元對的該數目乘以該第二厚度乘以二(2)的一第二加總。
  9. 如請求項1所述之三維記憶體裝置，其中該記憶體陣列包含一動態隨機存取記憶體(DRAM)陣列或一反及(NAND)記憶體陣列。
  10. 一種製造三維(3D)記憶體裝置的方法，包含以下步驟：提供一基板； 在該基板中形成一第一溝槽，該第一溝槽具有一第一寬度；將第一複數個單元對堆疊在該第一溝槽內部；在該基板上安置模製材料；在該模製材料中形成一第二溝槽，該第二溝槽具有小於該第一寬度的一第二寬度；將第二複數個單元對堆疊在該第二溝槽內部；由該第一複數個單元對及該第二複數個單元對形成一記憶體陣列，其中與該第一複數個單元對和該第二複數個單元對相關聯的導體各自暴露在該3D記憶體裝置的一頂表面上。
  11. 如請求項10所述之製造該三維記憶體裝置的方法，包含以下步驟：在該第一複數個單元對中圖案化複數個下記憶體孔；以及在該第二複數個單元對中圖案化複數個上記憶體孔。
  12. 如請求項11所述之製造該三維記憶體裝置的方法，包含以下步驟：由該複數個下記憶體孔及該複數個上記憶體孔形成該記憶體陣列。
  13. 如請求項10所述之製造該三維記憶體裝置的方法，該等單元對包含至少一個導體及至少一個絕緣體。
  14. 如請求項13所述之製造該三維記憶體裝置的方法，包含複數個L形導體，該複數個L形導體的每 一者耦接至該第一複數個單元對及該第二複數個單元對的該至少一個導體之相應一者。
  15. 如請求項14所述之製造該三維記憶體裝置的方法，包含以下步驟：在該模製材料的一表面上形成複數個接觸，該複數個接觸耦接至該等L形導體。
  16. 如請求項10所述之製造該三維記憶體裝置的方法，其中該第一複數個單元對包含在10個與10000個之間的單元對，每一單元對具有一第一厚度；並且該第二複數個單元對包含在10個與10000個之間的單元對，每一單元對具有一第二厚度。
  17. 如請求項16所述之製造該三維記憶體裝置的方法，其中該第一溝槽的一深度大體上等於該第一複數個單元對中的單元對的一數目乘以該第一厚度，並且其中該第二溝槽的一深度大體上等於該第二複數個單元對中的單元對的該數目乘以該第二厚度。
  18. 如請求項17所述之製造該三維記憶體裝置的方法，其中該第一厚度大體上等於該第二厚度，並且其中該第一複數個單元對中的單元對的該數目等於該第二複數個單元對中的單元對的該數目。
  19. 如請求項18所述之製造該三維記憶體裝置的方法，其中該第一溝槽的一寬度包含該記憶體陣列的一長度加上該第一複數個單元對中的單元對的該數目乘以該第一厚度乘以四(4)的一第一加總，並且其中該第二溝槽的一寬度包含該記憶體陣列的該長度加上該第二 複數個單元對中的單元對的該數目乘以該第二厚度乘以二(2)的一第二加總。
  20. 如請求項10所述之製造三維記憶體裝置的方法，其中該記憶體陣列包含一動態隨機存取記憶體(DRAM)陣列或一反及(NAND)記憶體陣列。
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