TWI827012B - 積體晶片及其形成方法 - Google Patents

積體晶片及其形成方法 Download PDF

Info

Publication number
TWI827012B
TWI827012B TW111115136A TW111115136A TWI827012B TW I827012 B TWI827012 B TW I827012B TW 111115136 A TW111115136 A TW 111115136A TW 111115136 A TW111115136 A TW 111115136A TW I827012 B TWI827012 B TW I827012B
Authority
TW
Taiwan
Prior art keywords
layer
ferroelectric
relaxed
modulus
young
Prior art date
Application number
TW111115136A
Other languages
English (en)
Other versions
TW202333356A (zh
Inventor
喬治奧斯 韋理安尼堤斯
馬可 范 達爾
荷爾本 朵爾伯斯
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202333356A publication Critical patent/TW202333356A/zh
Application granted granted Critical
Publication of TWI827012B publication Critical patent/TWI827012B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本揭露關於一種包括鐵電層的積體晶片。鐵電層包括鐵 電材料。第一鬆弛層包括與鐵電材料不同的第一材料，且位於鐵電層的第一側上。第二鬆弛層包括與鐵電材料不同的第二材料，且位於鐵電層的第二側上，第二側與第一側相對。第一鬆弛層的楊氏模量小於鐵電層的楊氏模量。

Description

積體晶片及其形成方法
本發明實施例是關於積體晶片及其形成方法。
許多現代電子設備都包括電子記憶裝置。電子記憶裝置可以是揮發性記憶裝置或非揮發性記憶裝置。非揮發性記憶裝置能夠在沒有電源的情況下存儲數據，而揮發性記憶裝置則不能。下一代電子記憶裝置的一些示例包括鐵電隨機存取記憶裝置(FeRAM)、磁阻隨機存取記憶裝置(MRAM)、電阻式隨機存取記憶裝置(RRAM)、相變隨機存取記憶裝置(PCRAM)和導電橋接隨機存取記憶裝置(CBRAM)。
在一些實施例中，本揭露關於一種積體晶片。積體晶片包括鐵電層。鐵電層包括鐵電材料。包括不同於鐵電材料的第一材料的第一鬆弛層位於鐵電層的第一側上。包括不同於鐵電材料的第二材料的第二鬆弛層位於鐵電層的第二側上，第二側與第一側相對。第一鬆弛層的楊氏模量小於鐵電層的楊氏模量。
在其他實施例中，本揭露關於一種包括鐵電層的積體晶 片。鐵電層包括鐵電材料並且具有相當小的厚度。包括不同於鐵電材料的第一材料的第一鬆弛層位於鐵電層的第一側上。包括不同於鐵電材料的第二材料的第二鬆弛層位於鐵電層的第二側上，第二側與第一側相對。第一鬆弛層的晶格常數與鐵電層的晶格常數的差異大於閾值差異。
在又一些實施例中，本揭露關於一種用於形成積體晶片的方法。方法包括在基底上沉積包括第一材料的第一鬆弛層。在第一鬆弛層上沉積包括不同於第一材料的鐵電材料的鐵電層。在鐵電層上沉積包括不同於鐵電材料的第二材料的第二鬆弛層。圖案化第一鬆弛層、鐵電層和第二鬆弛層。第一鬆弛層的楊氏模量小於鐵電層的楊氏模量。
100、200、300a-300d、400a-400f、500a-500f、600、600-1200、700、800、900、1000、1100、1200、1300、1300-1900、1400、1500、1600、1700、1800、1900、2000、2000-2400、2100、2200、2300、2400:剖視圖
101:鐵電結構
102:鐵電層
102a:第一表面
102b:第二表面
104:第一鬆弛層
106:第二鬆弛層
108:第一界面
110:第二界面
112:塊材區
114:第一界面區
116:第二界面區
118:厚度
202:第一外側層
204:第二外側層
302、402、512:電晶體裝置
304、404、502:基底
306、406、506:源極/汲極
308、408、514:通道
310:閘極
312:閘極介電層
314、410:介電結構
314a:第一介電層
314b:第二介電層
316、412:接點
504:絕緣體層
508:介電層
510:通道層
802、1002、1402、1702、2102、2302:罩幕層
1004、1704:接點開口
1102、1802:導電層
2304:源極/汲極開口
2500:方法
2502、2504、2506、2508:方塊
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出包括鐵電層和與鐵電層相鄰的第一鬆弛層的鐵電結構的一些實施例的剖視圖。
圖2示出圖1的鐵電結構的一些實施例的剖視圖，其中鐵電結構更包括一個或多個外側層。
圖3A-3D示出包括鐵電結構的記憶裝置單元的一些實施例的剖視圖。
圖4A-4F示出包括鐵電結構的記憶裝置單元的一些其他 實施例的剖視圖。
圖5A-5F示出包括鐵電結構的記憶單元的一些其他實施例的剖視圖。
圖6-12示出用於形成包括鐵電結構的記憶單元的方法的一些實施例的剖視圖。
圖13-19示出用於形成包括鐵電結構的記憶單元的方法的一些其他實施例的剖視圖。
圖20-24示出用於形成包括鐵電結構的記憶單元的方法的一些其他實施例的剖視圖。
圖25示出用於形成包括鐵電結構的記憶單元的方法的一些實施例的流程圖。
以下揭露提供了許多不同的實施例或示例，用於實現所提供主題的不同特徵。下面描述組件和佈置的具體示例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。此外，本揭露可以在各種示例中重複參考數字和/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，此處可以使用諸如“下方”、 “下”、“下部”、“上方”、“上部”等空間相關術語來描述圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的方向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同方向。設備可依其他方式定向(旋轉90度或在其他方向)，並且本文使用的空間相對描述符同樣可以相應地解釋。
一些積體晶片包括記憶裝置。例如，一些積體晶片包括鐵電隨機存取記憶裝置(FeRAM)裝置，所述裝置包括多個FeRAM記憶裝置單元。一些FeRAM記憶裝置單元包括耦合到電晶體裝置的鐵電電容器。例如，電晶體裝置沿基底佈置，鐵電電容器佈置在電晶體裝置上方。鐵電電容器包括位於下金屬層和上金屬層之間的鐵電層。鐵電電容器可以耦合到電晶體裝置的源極/汲極。
通過向鐵電層施加電場(即，通過跨鐵電層施加電壓)可以讀取和/或寫入FeRAM記憶單元。當向鐵電層施加電場時，鐵電層在第一方向(例如，對應於邏輯“0”)或第二方向(例如，對應於邏輯“1”)極化，第二方向與第一相反方向，取決於所施加電場的方向(即，取決於施加在鐵電層上的電壓的符號)。
在一些裝置中，鐵電層的鐵電特性(例如，極化等)取決於鐵電層的材料和相鄰層(例如，下金屬層和上金屬層)，相鄰層在鐵電層的界面處接觸鐵電層。此外，在鐵電層具有較小厚度(例如，小於30奈米等的厚度)的一些裝置中，鐵電層的鐵電特性可能很大程度上取決於相鄰層在界面處的材料特性，而不是鐵電層本身的材料特性。
一些具有相當薄的鐵電層的裝置面臨的挑戰是，如果相鄰層不利於鐵電層的鐵電性，則可能會降低或消除鐵電層的鐵電 特性。例如，在一些裝置中，相鄰層是剛性的(例如，具有高楊氏模量)，因此可以使鐵電層在界面處應變(strain)。當施加電場時，此應變會阻止鐵電層“鬆弛(relaxing)”(即變形、轉變等)到其適當的鐵電相。換言之，相鄰層在鐵電層上引起的應變可能會降低鐵電層的鐵電特性。結果，可能會降低記憶單元的性能。
本揭露的各個實施例關於一種記憶單元，所述記憶單元包括鐵電層和與鐵電層相鄰的第一鬆弛層，用於提高記憶單元的性能。鐵電層具有相當小的厚度。鐵電層有第一側和第二側，與第一側相對。第一鬆弛層位於鐵電層的第一側上。第一鬆弛層在第一界面鄰接鐵電層。第一鬆弛層的楊氏模量相當低。例如，第一鬆弛層的楊氏模量小於鐵電層的楊氏模量。
通過在記憶單元中包括第一鬆弛層，可以提高記憶單元的性能。例如，因為第一鬆弛層具有相當低的楊氏模量(對應於低剛度)，所以可以減小鐵電層上的應變。因此，當施加電場時，鐵電層能夠“鬆弛”成其適當的鐵電相。換言之，儘管鐵電層的厚度非常小，但鐵電層可以保持其鐵電特性。因此，可以提高記憶單元的性能。
在一些實施例中，記憶單元更包括在鐵電層的第二側上的第二鬆弛層。第二鬆弛層在第二界面鄰接鐵電層。在一些實施例中，第二鬆弛層的楊氏模量小於鐵電層的楊氏模量。因此，通過在記憶單元中包括第二鬆弛層，可以進一步提高記憶單元的性能。
圖1示出包括鐵電層102和與鐵電層102相鄰的第一鬆弛層104的鐵電結構101的一些實施例的剖視圖100。
鐵電層102在鐵電層102的第一側上具有第一表面102a。鐵電層102在鐵電層102的與第一側相對的第二側上具有與第一表面102a相對的第二表面102b。
第一鬆弛層104在鐵電層102的第一側上。第一鬆弛層104沿第一界面108鄰接鐵電層102的第一表面102a。在一些實施例中，第一鬆弛層104與鐵電層102的第一表面102a直接接觸。
鐵電結構101更包括在鐵電層102的第二側上的第二鬆弛層106。第二鬆弛層106沿第二界面110鄰接鐵電層102的第二表面102b。在一些實施例中，第二鬆弛層106與鐵電層102的第二表面102b直接接觸。
在一些實施例中，鐵電層102具有第一界面區114(例如，鐵電層102的沿第一界面108延伸的邊界區域)、第二界面區116(例如，鐵電層102的沿第二界面110延伸的邊界區域)，以及塊材區112(例如，鐵電層102的中心區域，其與第一鬆弛層104和第二鬆弛層106被鐵電層102的界面區114、116分開)。沿著塊材區112，鐵電層102的鐵電特性可以很大程度上取決於塊狀材料(例如，鐵電層102的材料)的特性。沿著界面區114、116，鐵電層102的鐵電特性可以很大程度上取決於界面處的材料(例如，第一鬆弛層104和第二鬆弛層106的材料)的特性。
在一些實施例中，鐵電層102具有顯著小的厚度118(例如，約30奈米或更小、約20奈米或更小、約15奈米或更小、30奈米和5奈米之間、或一些其他合適的厚度)以減小記憶單元的大小。在這樣的實施例中，塊材區112的厚度可以很小或為零。因此，鐵電層102的鐵電特性(例如，極化等)可以很大程度上 取決於界面108、110處的材料而不是塊狀材料特性。
在一些實施例中，第一鬆弛層104的楊氏模量(對應於剛度)相當低。例如，第一鬆弛層104的楊氏模量小於鐵電層102的楊氏模量。因此，第一鬆弛層104可以減小鐵電層102上沿第一界面108的應變。因此，當施加電場時，鐵電層102可能能夠沿著第一界面區114“鬆弛”(例如，變形、轉變等)進入其適當的鐵電相。因此，儘管鐵電層102具有相當小的厚度118，但可以保留鐵電層102的鐵電特性。
此外，在一些實施例中，第二鬆弛層106的楊氏模量小於鐵電層102的楊氏模量。因此，第二鬆弛層106可以減小鐵電層102上沿第二界面110的應變。結果，可以進一步提高鐵電層102的鐵電特性。
另外或替代地，在一些實施例中，第一鬆弛層104的晶格常數(例如，a軸晶格參數，其中a軸沿鐵電結構101的寬度水平延伸並且垂直於沿鐵電結構101的高度垂直延伸的c軸)實質上不同於鐵電層102的晶格常數(例如，a軸晶格參數)。例如，第一鬆弛層104和鐵電層102的晶格常數之間的差異(例如，百分比差異)大於閾值差異。在一些實施例中，閾值差異等於1%。在一些其他實施例中，閾值差異等於2%。在一些其他實施例中，閾值差異等於3%或一些其他合適的值。因為第一鬆弛層104和鐵電層102具有顯著不同的晶格常數，所以可以減小鐵電層102上沿第一界面108的應變。結果，可以進一步改善沿鐵電層102的第一界面區114的鐵電特性。
此外，在一些實施例中，第二鬆弛層106的晶格常數(例 如，a軸晶格參數)與鐵電層102的晶格常數(例如，a軸晶格參數)實質上不同。例如，第二鬆弛層106的晶格常數與鐵電層102的晶格常數的差異(例如百分比差異)大於閾值差異。因為第二鬆弛層106和鐵電層102具有顯著不同的晶格常數，所以可以減小沿第二界面110的鐵電層上的應變。結果，可以進一步改善沿鐵電層102的第二界面區116的鐵電特性。在一些情況下，鐵電層102的晶格常數與相鄰層(例如，第一鬆弛層104和第二鬆弛層106)的晶格常數之間的差異越大，鐵電層102上的應變越小。
在一些實施例中，第一鬆弛層104包括金屬，例如鉬、鎂、鋁、鈦、一些鈦合金、銅、鈷或一些其他合適的材料。在一些其他實施例中，第一鬆弛層104包括半導體，例如矽、鍺、銦鎵鋅氧化物(IGZO)或一些其他合適的材料。在一些其他實施例中，第一鬆弛層104包括介電質，例如氧化鉿或一些其他合適的材料。在一些實施例中，第一鬆弛層104的厚度大於或等於鐵電層102的厚度。
在一些實施例中，第二鬆弛層106包括金屬，例如鉬、鎂、鋁、鈦、一些鈦合金、銅、鈷或一些其他合適的材料。在一些實施例中，第二鬆弛層106的厚度大於或等於鐵電層102的厚度。
在一些實施例中，第一鬆弛層104和第二鬆弛層106包括不同的材料。在一些其他實施例中，第一鬆弛層104和第二鬆弛層106包括相同的材料。此外，第一鬆弛層104和第二鬆弛層106包括與鐵電層102不同的材料。
在一些實施例中，鐵電層102包括摻雜的III族(例如 鋁、鎵或銦)氮化物，例如氮化鋁鈧、氮化銦鈧、氮化鎵鈧、摻雜鎂的氮化鎵、摻雜鋅的銦氮化物、釔摻雜的氮化鋁或一些其他合適的材料。在一些實施例中，鐵電層102的摻雜劑百分比在20%和45%之間，或一些其他合適的範圍。
儘管層104被稱為第一鬆弛層並且層106被稱為第二鬆弛層，但是應當理解編號是通用的並且可以改變。例如，層104可替代地稱為第二鬆弛層，層106可替代地稱為第一鬆弛層。
圖2示出圖1的鐵電結構101的一些實施例的剖視圖200，其中鐵電結構101更包括一個或多個外側層。
在一些實施例中，鐵電結構101包括在鐵電層102的第一側的第一外側層202。第一鬆弛層104在第一外側層202和鐵電層102之間。在一些實施例中，第一外側層202與第一鬆弛層104直接接觸。在一些實施例中，第一外側層202是導電層，其可以例如包括銅、鈷、鎢、鋁、鈦、鉭、釕或一些其他合適的材料。在一些其他實施例中，第一外側層202是可以例如包括矽、鍺或一些其他合適材料的半導體層。在一些其他實施例中，第一外側層202是介電層，其可以例如包括二氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯或一些其他合適的材料。
在一些實施例中，鐵電結構101可以附加地或替代地包括第二外側層204。第二外側層204在鐵電層102的第二側。第二鬆弛層106在第二外側層204和鐵電層102之間。在一些實施例中，第二外側層204與第二鬆弛層106直接接觸。在一些實施例中，第二外側層204是導電層，其可以例如包括銅、鈷、鎢、鋁、鈦、鉭、釕或一些其他合適的材料。在一些實施例中，第一外側 層202和第二外側層204包括與第一鬆弛層104、第二鬆弛層106和鐵電層102不同的材料。
在一些實施例中(例如，在鐵電結構101包括第一外側層202的實施例中)，第一鬆弛層104可以包括金屬、介電質、鐵電體或反鐵電體。例如，第一鬆弛層104可以包括鋯摻雜的氧化鉿、鋁摻雜的氧化鉿、矽摻雜的氧化鉿、鈧摻雜的氧化鉿、鈰摻雜的氧化鉿、钆摻雜的氧化鉿、鑭摻雜的氧化鉿、釔摻雜的氧化鉿、氧化鎂、鉬、鎂、鋁、鈦、鈦合金或一些其他合適的材料。在一些這樣的實施例中，第一鬆弛層104的厚度小於鐵電層102的厚度。例如，第一鬆弛層104的厚度約為5奈米，小於約5奈米，介於5奈米和0.5奈米之間，或者是一些其他合適的值。
在一些實施例中(例如，在鐵電結構101包括第二外側層204的實施例中)，第二鬆弛層106可以包括金屬、介電質、鐵電體或反鐵電體。例如，第二鬆弛層106可以包括鋯摻雜的氧化鉿、鋁摻雜的氧化鉿、矽摻雜的氧化鉿、鈧摻雜的氧化鉿、鈰摻雜的氧化鉿、钆摻雜的氧化鉿、鑭摻雜的氧化鉿、釔摻雜的氧化鉿、氧化鎂、鉬、鎂、鋁、鈦、鈦合金或一些其他合適的材料。在一些這樣的實施例中，第二鬆弛層106的厚度小於鐵電層102的厚度。例如，在一些這樣的實施例中，第二鬆弛層106的厚度為約5奈米或更小，在5奈米和0.5奈米之間，或一些其他合適的值。
在一些實施例中，第一鬆弛層104和/或第二鬆弛層106可以包括非晶(amorphous)固體。因為非晶固體具有低剛度，所以可以減小鐵電層102上的應變。結果，儘管鐵電層102的厚度 非常小，但可以保留鐵電層102的鐵電特性。
在一些實施例中，鐵電層102的厚度小於第一外側層202的厚度並且小於第二外側層204的厚度。在一些實施例中，鐵電層102的厚度大於第一鬆弛層104的厚度加上第二鬆弛層106的厚度之和。
圖3A-3D示出包括鐵電結構101的記憶裝置單元的一些實施例的剖視圖300a-300d。
在一些實施例中，記憶裝置單元是包括在積體晶片的記憶裝置裝置中的多個記憶裝置單元之一。記憶裝置單元包括沿基底304的電晶體裝置302。電晶體裝置302包括沿基底304的一對源極/汲極306和在這對源極/汲極306之間延伸的通道308。此外，閘極310位在一對源極/汲極306之間的基底304上。閘極310與通道308由閘極介電層312隔開。介電結構314位在基底304上。接點316在介電結構314之內，並穿過介電結構314延伸到源極/汲極306和閘極310。鐵電結構101在電晶體裝置302上方並形成鐵電電容器。在一些實施例中，鐵電結構101通過接點316耦合到源極/汲極306。在一些實施例中，鐵電結構101與接點316串聯電佈置。
在一些實施例中(例如，如圖3A所示)，鐵電結構101包括在介電結構314內的鐵電層102、第一鬆弛層104和第二鬆弛層106。在一些這樣的實施例中，第一鬆弛層104包括具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的金屬。在一些這樣的實施例中，第二鬆弛層106包括具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的 金屬。
在一些實施例中(例如，如圖3B所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106和第一鬆弛層104下方的外側層202。在一些這樣的實施例中，第一鬆弛層104包括金屬、介電質、鐵電體或反鐵電體，其具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。在一些這樣的實施例中，第二鬆弛層106包括具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的金屬。
在一些實施例中(例如，如圖3C所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106和第二鬆弛層106上方的外側層204。在一些這樣的實施例中，第一鬆弛層104包括具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的金屬。在一些這樣的實施例中，第二鬆弛層106包括金屬、介電質、鐵電體或反鐵電體，其具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。
在一些實施例中(例如，如圖3D所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106、第一鬆弛層104下方的第一外側層202和第二鬆弛層106上方的第二外側層204。在一些這樣的實施例中，第一鬆弛層104包括金屬、介電質、鐵電體或反鐵電體，其具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。在一些這樣的實施例中，第二鬆弛層106包括金屬、介電質、鐵電體或反鐵電體，其具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。
在一些實施例中，外側層202、204包括金屬，例如銅、鈷、鎢、鋁、鈦、鉭、釕或一些其他合適的材料。在一些實施例中，基底304包括半導體材料。在一些實施例中，源極/汲極306是基底304的摻雜區。在一些實施例中，基底304形成通道308。在一些實施例中，閘極310可以例如包括多晶矽、金屬或一些其他合適的材料。在一些實施例中，介電結構314可以包括多個介電層。在一些實施例中，接點316包括導電材料，例如鎢、銅或一些其他合適的材料。
圖4A-4F示出包括鐵電結構101的記憶單元的一些其他實施例的剖視圖400a-400f。
記憶裝置單元包括沿基底404的電晶體裝置402。電晶體裝置402包括沿基底404的一對源極/汲極406和在這對源極/汲極406之間延伸的通道408。上面的鐵電結構101是一對源極/汲極406之間的基底404。介電結構410超過基底404。接點412在介電結構410內並通過介電結構410延伸到源極/汲極406和鐵電結構101。
在一些實施例中(例如，如圖4A所示)，鐵電結構101包括鐵電層102和第二鬆弛層106。此外，基底404形成第一鬆弛層(例如，圖1的104)。在一些這樣的實施例中，基底404包括具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。在一些這樣的實施例中，第二鬆弛層106包括具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的金屬。此外，在這樣的實施例中，第二鬆弛層106形成電晶體裝置402的閘極。
在一些實施例中(例如，如圖4B所示)，鐵電結構101包括鐵電層102、在鐵電層102和基底404之間的第一鬆弛層104和第二鬆弛層106。在這樣的實施例中，基底404形成鐵電結構101的外側層(例如，圖2的202)。在一些這樣的實施例中，第一鬆弛層104可以包括介電質、鐵電體或反鐵電體，其具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。
在一些實施例中(例如，如圖4C所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106和第一鬆弛層104和基底404之間的外側層202。在一些這樣的實施例中，外側層202包括介電材料。
在一些實施例中(例如，如圖4D所示)，鐵電結構101包括鐵電層102、第二鬆弛層106和外側層204。此外，基底404形成第一鬆弛層(例如，圖1的104)。在這樣的實施例中，外側層204包括金屬並且形成電晶體裝置402的閘極。在這樣的一些實施例中，第二鬆弛層106可以包括金屬、介電質、鐵電體或反鐵電體，其具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。
在一些實施例中(例如，如圖4E所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106和第二外側層204。此外，在這樣的實施例中，基底404形成第一外側層(例如，圖2的202)。
在一些實施例中(例如，如圖4F所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106、第一外側層 202和第二外側層204。在一些這樣的實施例中，第一外側層202包括介電材料。
圖5A-5F示出包括鐵電結構101的記憶單元的一些其他實施例的剖視圖500a-500f。
記憶裝置單元包括沿基底502的電晶體裝置512。絕緣體層504在基底502上，電晶體裝置512在絕緣體層504上。電晶體裝置512包括在基底502之上的一對源極/汲極506和在一對源極/汲極506之間延伸的通道514。介電層508在這對源極/汲極506之間橫向延伸。鐵電結構101垂直設置在基底502和一對源極/汲極506之間。
在一些實施例中(例如，如圖5A所示)，鐵電結構101包括鐵電層102、第一鬆弛層104和第二鬆弛層106。第一鬆弛層104形成通道514。此外，第二鬆弛層106形成電晶體裝置512的閘極。在這樣的實施例中，第一鬆弛層104包括具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的半導體。此外，在一些這樣的實施例中，第二鬆弛層106包括具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的金屬。
在一些實施例中(例如，如圖5B所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106和外側層202。在這樣的實施例中，外側層202包括半導體並形成通道514。在一些這樣的實施例中，第一鬆弛層104可以包括介電質、鐵電體或反鐵電體，其具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。
在一些實施例中(例如，如圖5C所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106和外側層202。此外，電晶體裝置512更包括通道層510。在這樣的實施例中，通道層510包括半導體並形成通道514。在一些這樣的實施例中，外側層202包括介電材料。
在一些實施例中(例如，如圖5D所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106和外側層204。在這樣的實施例中，第一鬆弛層104形成通道514並且包括具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的半導體。此外，外側層204包括金屬並且形成電晶體裝置512的閘極。在一些這樣的實施例中，第二鬆弛層106包括金屬、介電質、鐵電體或反鐵電體，其具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。
在一些實施例中(例如，如圖5E所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106、第一外側層202和第二外側層204。在這樣的實施例中，第一外側層202包括半導體並且形成通道514，而第二外側層204包括金屬並且形成電晶體裝置512的閘極。
在一些實施例中(例如，如圖5F所示)，鐵電結構101包括鐵電層102、第一鬆弛層104、第二鬆弛層106和外側層202。此外，電晶體裝置512包括通道層510。在這樣的實施例中，通道層510包括半導體材料並形成通道514。在一些這樣的實施例中，第一外側層202包括介電材料，而第二外側層204包括金屬並且形成電晶體裝置512的閘極。
在一些實施例中，源極/汲極506包括金屬或一些其他導電材料。在一些實施例中，介電層508包括二氧化矽、氮化矽或一些其他合適的材料。在一些實施例中，絕緣體層504包括二氧化矽、氮化矽或一些其他合適的材料。
圖6-12示出用於形成包括鐵電結構101的記憶單元的方法的一些實施例的剖視圖600-1200。儘管關於方法描述了圖6-12，但是應當理解，圖6-12中揭露的結構不限於這樣的方法，而是可以作為獨立於方法的結構而獨立存在。
如圖6的剖視圖600所示，電晶體裝置302沿基底304形成，接點316形成在電晶體裝置302上方。例如，介電層(未標記)和電極層(未標記)沉積在基底304上，隨後被圖案化以形成閘極介電層312和閘極310。通過摻雜基底304(例如，通過離子植入製程或一些其他合適的製程)，在閘極310的相對側上沿基底304形成一對源極/汲極306。第一介電層314a沉積在基底304上。第一介電層314a被圖案化以在第一介電層314a中形成接點開口(未顯示)。導體沉積在基底304上以在接點開口中形成接點316。
如圖7的剖視圖700所示，在基底上沉積了多個層。在一些實施例中，第一外側層202沉積在基底之上，第一鬆弛層104沉積在第一外側層202之上，鐵電層102沉積在第一鬆弛層104之上，第二鬆弛層106沉積在鐵電層102之上，並且第二外側層204沉積在第二鬆弛層106之上。
在一些實施例中，第一外側層202和/或第二外側層204包括金屬並且可以通過化學氣相沉積(CVD)製程、物理氣相沉 積(PVD)製程、原子層沉積(ALD)製程、濺射製程、電化學電鍍(ECP)製程、電化學沉積(ELD)製程或一些其他合適的製程來沉積。
在一些實施例中，第一鬆弛層104和/或第二鬆弛層106包括金屬、介電質、鐵電體、反鐵電體、非晶材料，其具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數。第一鬆弛層104和/或第二鬆弛層106可以例如通過CVD製程、PVD製程、ALD製程、濺射製程、ECP製程、ELD製程或一些其他合適的製程來沉積。
在一些實施例中，鐵電層102包括摻雜的III族(例如鋁、鎵或銦)氮化物，例如氮化鋁鈧、氮化銦鈧、氮化鎵鈧、摻雜鎂的氮化鎵、摻雜鋅的銦氮化物、釔摻雜的氮化鋁或一些其他合適的材料。鐵電層102可以例如通過CVD製程、PVD製程、ALD製程、濺射製程或一些其他合適的製程來沉積。
如圖8的剖視圖800所示，第一外側層202、第一鬆弛層104、鐵電層102、第二鬆弛層106和第二外側層204被圖案化。例如，在第二外側層204上方形成罩幕層802，並根據罩幕層802蝕刻上述層。上述圖案化形成(例如，界定)鐵電結構101。
例如，罩幕層802可以包括光阻、一些硬罩幕材料或一些其他合適的材料。蝕刻可以包括乾蝕刻製程，例如電漿蝕刻製程、反應離子蝕刻製程、離子束蝕刻製程或一些其他合適的製程。在一些實施例中，在蝕刻之後去除罩幕層802。
如圖9的剖視圖900所示，第二介電層314b沉積在基底304上。例如，第二介電層314b可以包括二氧化矽、氮化矽或 一些其他合適的材料，並且可以通過CVD製程、PVD製程、ALD製程或一些其他合適的製程來沉積。
如圖10的剖視圖1000所示，第二介電層314b被圖案化。例如，在第二介電層314b上形成罩幕層1002，並根據罩幕層1002蝕刻第二介電層314b。上述圖案化在第二介電層314b中形成接點開口1004。
例如，罩幕層1002可以包括光阻、一些硬罩幕材料或一些其他合適的材料。蝕刻可以包括乾蝕刻製程，例如電漿蝕刻製程、反應離子蝕刻製程、離子束蝕刻製程或一些其他合適的製程。在一些實施例中，罩幕層1002在蝕刻之後被去除。
如圖11的剖視圖1100所示，導電層1102沉積在基底304上方和接點開口(例如，圖10的1004)中。例如，導電層1102可以包括鎢、銅或一些其他合適的材料，並且可以通過CVD製程、PVD製程、ALD製程、濺射製程、ECP製程、ELD製程或一些其他合適的製程來沉積。
如圖12的剖視圖1200所示，在導電層(例如，圖11的1102)上執行平坦化製程。上述平坦化製程使導電層形成(例如，界定)接點316。也可以在第二介電層314b上執行平坦化製程。在一些實施例中，作為平坦化製程的結果，第二介電層314b的頂部表面和接點316的頂部表面是共面的。在一些實施例中，平坦化製程可以例如包括化學機械平坦化(CMP)製程或一些其他合適的製程。
儘管圖6-12示出用於形成類似於圖3D中所示的記憶裝置單元的方法，但是應當理解，可以執行相同或類似的方法以形 成類似於圖3A-3D中的任何一個中所示的記憶裝置單元。
圖13-19示出用於形成包括鐵電結構101的記憶單元的方法的一些實施例的剖視圖1300-1900。儘管關於方法描述了圖13-19，但是應當理解，圖13-19中揭露的結構不限於這種方法，而是可以作為獨立於方法的結構而獨立存在。
如圖13的剖視圖1300所示，在基底404上形成多個層。例如，在一些實施例中，第一外側層202被沉積在基底404之上，第一鬆弛層104被沉積在第一外側層202之上，鐵電層102被沉積在第一鬆弛層104之上，第二鬆弛層106被沉積在鐵電層102之上，並且第二外側層204被沉積在第二鬆弛層106之上。
在一些實施例中，第一外側層202包括介電質並且可以通過CVD製程、PVD製程、ALD製程或一些其他合適的製程來沉積。在一些實施例中，第二外側層204包括金屬並且可以通過CVD製程、PVD製程、ALD製程、濺射製程、ECP製程、ELD製程或一些其他合適的製程來沉積。
在一些實施例中，第一鬆弛層104包括介電質、鐵電體、反鐵電體、非晶材料或具有與鐵電層102顯著不同的顯著低楊氏模量和/或晶格常數的一些其他合適材料。例如，第一鬆弛層104可以通過CVD製程、PVD製程、ALD製程、濺射製程或一些其他合適的製程來沉積。
在一些實施例中，第二鬆弛層106包括金屬、介電質、鐵電體、反鐵電體、非晶材料或具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的一些其他合適的材料。例如，第二鬆弛層106可以通過CVD製程、PVD製程、ALD 製程、濺射製程、ECP製程、ELD製程或一些其他合適的製程來沉積。
在一些實施例中，鐵電層102包括摻雜的III族(例如鋁、鎵或銦)氮化物並且可以例如通過CVD製程、PVD製程、ALD製程、濺射製程或其他一些合適的過程來沉積。
如圖14的剖視圖1400所示，第一外側層202、第一鬆弛層104、鐵電層102、第二鬆弛層106和第二外側層204被圖案化。例如，在第二外側層204上方形成罩幕層1402，並根據罩幕層1402蝕刻上述層。上述圖案化形成(例如，界定)鐵電結構101。
例如，罩幕層1402可以包括光阻、一些硬罩幕材料或一些其他合適的材料。蝕刻可以包括乾蝕刻製程，例如電漿蝕刻製程、反應離子蝕刻製程、離子束蝕刻製程或一些其他合適的製程。在一些實施例中，在蝕刻之後去除罩幕層1402。
如圖15的剖視圖1500所示，在鐵電結構101的相對兩側沿基底404形成一對源極/汲極406。在一些實施例中，通過將鐵電結構101放在適當位置，摻雜(例如，通過離子植入製程或一些其他合適的製程)基底304來形成這對源極/汲極結構，使得源極/汲極406與鐵電結構自對準鐵電結構101。
如圖16的剖視圖1600所示，在基底404上形成了介電結構410。介電結構410可以通過在基底404上沉積一個或多個介電層來形成。例如，一個或多個介電層可以包括二氧化矽、氮化矽或一些其他合適的材料並且可以通過CVD製程、PVD製程、ALD製程或一些其他合適的製程來沉積。
如圖17的剖視圖1700所示，介電結構410被圖案化。 例如，罩幕層1702形成在介電結構410之上，並且介電結構410根據罩幕層1702被蝕刻。上述圖案化在介電結構410中形成接點開口1704。
例如，罩幕層1702可以包括光阻、一些硬罩幕材料或一些其他合適的材料。蝕刻可以包括乾蝕刻製程，例如電漿蝕刻製程、反應離子蝕刻製程、離子束蝕刻製程或一些其他合適的製程。在一些實施例中，罩幕層1702在蝕刻之後被去除。
如圖18的剖視圖1800所示，導電層1802沉積在基底404上方和接點開口中(例如，圖17的1704)。例如，導電層1802可以包括鎢、銅或一些其他合適的材料，並且可以通過CVD製程、PVD製程、ALD製程、濺射製程、ECP製程、ELD製程或一些其他合適的製程來沉積。
如圖19的剖視圖1900所示，在導電層(例如，圖18的1802)上執行平坦化製程。上述平坦化製程使導電層形成(例如，界定)接點412。也可以在介電結構410上執行平坦化製程。在一些實施例中，作為平坦化製程的結果，介電結構410的頂部表面和接點412的頂部表面是共面的。在一些實施例中，平坦化製程可以例如包括CMP製程或一些其他合適的製程。
儘管圖13-19示出用於形成類似於圖4F所示的記憶裝置單元的方法，但是應當理解，可以執行相同或類似的方法以形成類似於圖4A-4F中的任何一個所示的記憶裝置單元。
圖20-24示出用於形成包括鐵電結構101的記憶單元的方法的一些實施例的剖視圖2000-2400。儘管關於方法描述了圖20-24，但是應當理解，圖20-24中揭露的結構不限於這種方法， 而是可以作為獨立於方法的結構而獨立存在。
如圖20的剖視圖2000所示，在基底404上形成多個層。例如，在一些實施例中，第二外側層204沉積在基底404之上的絕緣體層504之上，第二鬆弛層106沉積在第二外側層204之上，鐵電層102沉積在第二鬆弛層106之上，第一鬆弛層104沉積在鐵電層102之上，並且第一外側層202沉積在第一鬆弛層104之上。在一些實施例中，通道層510沉積在第一外側層202之上。
在一些實施例中，第一外側層202包括介電質並且可以通過CVD製程、PVD製程、ALD製程或一些其他合適的製程來沉積。在一些實施例中，第二外側層204包括金屬並且可以通過CVD製程、PVD製程、ALD製程、濺射製程、ECP製程、ELD製程或一些其他合適的製程來沉積。在一些實施例中，通道層510包括半導體並且可以通過CVD製程、PVD製程、ALD製程、磊晶生長製程或一些其他合適的製程來沉積。
在一些實施例中，第一鬆弛層104包括介電質、鐵電體、反鐵電體、非晶材料或具有與鐵電層102顯著不同的顯著低楊氏模量和/或晶格常數的一些其他合適材料。例如，第一鬆弛層104可以通過CVD製程、PVD製程、ALD製程、濺射製程或一些其他合適的製程來沉積。
在一些實施例中，第二鬆弛層106包括金屬、介電質、鐵電體、反鐵電體、非晶材料，或具有顯著低的楊氏模量和/或與鐵電層102的晶格常數顯著不同的晶格常數的一些其他合適的材料。例如，第二鬆弛層106可以通過CVD製程、PVD製程、ALD製程、濺射製程、ECP製程、ELD製程或一些其他合適的製程來 沉積。
在一些實施例中，鐵電層102包括摻雜的III族(例如鋁、鎵或銦)氮化物並且可以例如通過CVD製程、PVD製程、ALD製程、濺射製程或其他一些合適的過程來沉積。
如圖21的剖視圖2100所示，通道層510、第一外側層202、第一鬆弛層104、鐵電層102、第二鬆弛層106和第二外側層204被圖案化。例如，在通道層510上方形成罩幕層2102，並根據罩幕層2102蝕刻上述層。上述圖案化形成(例如，界定)鐵電結構101。
例如，罩幕層2102可以包括光阻、一些硬罩幕材料或一些其他合適的材料。蝕刻可以包括乾蝕刻製程，例如電漿蝕刻製程、反應離子蝕刻製程、離子束蝕刻製程或一些其他合適的製程。在一些實施例中，在蝕刻之後去除罩幕層2102。
如圖22的剖視圖2200所示，介電層508沉積在基底502上方和鐵電結構101的相對兩側。在一些實施例中，介電層508包括二氧化矽、氮化矽或一些其他合適的材料並且通過CVD製程、PVD製程、ALD製程或一些其他合適的製程來沉積。
如圖23的剖視圖2300所示，介電層508被圖案化。例如，罩幕層2302形成在介電層508之上，並且介電層508根據罩幕層2302被蝕刻。上述圖案化在通道層510上形成介電層508中的源極/汲極開口2304。
例如，罩幕層2302可以包括光阻、一些硬罩幕材料或一些其他合適的材料。蝕刻可以包括乾蝕刻製程，例如電漿蝕刻製程、反應離子蝕刻製程、離子束蝕刻製程或一些其他合適的製 程。在一些實施例中，罩幕層2302在蝕刻之後被去除。
如圖24的剖視圖2400所示，一對源極/汲極506形成在源極/汲極開口中(例如，圖23的2304)。例如，可通過CVD製程、PVD製程、ALD製程、濺射製程、ECP製程、ELD製程或一些其他合適的製程，在基底502上方和源極/汲極開口中沉積導電層(例如，包括鋁、鈦、鉭、鎢、釕、金、銅、一些其他合適的金屬或一些其他合適的材料)來形成一對源極/汲極506。隨後可以在導電層上執行平坦化製程(例如，CMP等)以使導電層形成源極/汲極506。
儘管圖14-24說明了用於形成類似於圖5F中說明的記憶單元的方法，但是應當理解，可以執行相同或相似的方法以形成類似於圖5A-5F中的任何一個中說明的記憶單元。
圖25示出用於形成包括鐵電結構的記憶單元的方法2500的一些實施例的流程圖。雖然方法2500在下面被圖示和描述為一系列動作或事件，但是應當理解，這些動作或事件的圖示順序不應被解釋為限制性的。例如，一些動作可以以不同的順序發生和/或與除了本文所示和/或描述的那些之外的其他動作或事件同時發生。此外，實施本文描述的一個或多個方面或實施例可能需要並非所有圖示的動作。此外，這裡描述的一個或多個動作可以在一個或多個單獨的動作和/或階段中執行。
在方塊2502，在基底上沉積具有相當低的楊氏模量(例如，小於隨後沉積的鐵電層的楊氏模量的楊氏模量)的第一鬆弛層。圖7、13和20分別示出對應於方塊2502的一些實施例的剖視圖700、1300、2000。
在方塊2504處，在第一鬆弛層上沉積鐵電層。在一些示例中，鐵電層具有相當小的厚度(例如，小於30奈米、小於20奈米、小於15奈米、介於5和30奈米之間、或一些其他合適的厚度)。圖7、13和20分別示出對應於方塊2504的一些實施例的剖視圖700、1300、2000。
在方塊2506處，在鐵電層上沉積第二鬆弛層。第二鬆弛層還可以具有相當低的楊氏模量。圖7、13和20分別示出對應於方塊2506的一些實施例的剖視圖700、1300、2000。
在方塊2508，圖案化第二鬆弛層、鐵電層和第一鬆弛層。上述圖案化使第二鬆弛層、鐵電層和第一鬆弛層形成(例如，界定)鐵電結構。圖8、14和21分別示出對應於方塊2508的一些實施例的剖視圖800、1400、2100。
因此，本揭露關於一種記憶單元和形成包括一個或多個與鐵電層相鄰的鬆弛層的記憶單元的方法，用於提高記憶單元的性能。
因此，在一些實施例中，本揭露關於一種積體晶片。積體晶片包括鐵電層。鐵電層包括鐵電材料。包括不同於鐵電材料的第一材料的第一鬆弛層位於鐵電層的第一側上。包括不同於鐵電材料的第二材料的第二鬆弛層位於鐵電層的第二側上，第二側與第一側相對。第一鬆弛層的楊氏模量小於鐵電層的楊氏模量。
在一些實施例中，所述第二鬆弛層的楊氏模量小於所述的鐵電層的所述楊氏模量。在一些實施例中，所述鐵電層在所述第一側有第一表面，在所述第二側有第二表面，其中所述第一鬆弛層與所述第一表面直接接觸，所述第二鬆弛層與所述第二表面 直接接觸。在一些實施例中，所述鐵電層的厚度小於所述第一鬆弛層的厚度且小於所述第二鬆弛層的厚度。在一些實施例中，更包括：第一外側層，包括第三材料，位在所述鐵電層的所述第一側上，其中所述第一鬆弛層在所述鐵電層與所述第一外側層之間；以及第二外側層，包括第四材料，位在所述鐵電層的所述第二側上，其中所述第二鬆弛層在所述鐵電層與所述第二外側層之間，其中所述第三材料和所述第四材料不同於所述第一材料、所述第二材料和所述鐵電材料。在一些實施例中，所述鐵電層的厚度小於所述第一外側層的厚度、小於所述第二外側層的厚度、大於所述第一鬆弛層的厚度、大於所述第二鬆弛層的厚度。在一些實施例中，所述第一鬆弛層的晶格常數與所述鐵電層的晶格常數的百分比差異大於1%。在一些實施例中，所述第一材料不同於所述第二材料。在一些實施例中，所述鐵電材料是第一鐵電材料，並且其中所述第一材料是不同於所述第一鐵電材料的第二鐵電材料。
在其他實施例中，本揭露關於一種包括鐵電層的積體晶片。鐵電層包括鐵電材料並且具有相當小的厚度。包括不同於鐵電材料的第一材料的第一鬆弛層位於鐵電層的第一側上。包括不同於鐵電材料的第二材料的第二鬆弛層位於鐵電層的第二側上，第二側與第一側相對。第一鬆弛層的晶格常數與鐵電層的晶格常數的差異大於閾值差異。
在其他實施例中，所述閾值差異等於2%。在其他實施例中，所述第二鬆弛層的晶格常數與所述鐵電層的晶格常數的差異大於所述閾值差異。在其他實施例中，所述鐵電材料是摻雜的 III族氮化物並且所述第一材料是介電質。在其他實施例中，所述鐵電材料是摻雜的III族氮化物並且所述第一材料是反鐵電材料。在其他實施例中，所述鐵電材料是摻雜的III族氮化物並且所述第一材料是金屬。在其他實施例中，所述鐵電材料是摻雜的III族氮化物並且所述第一材料是半導體。在其他實施例中，所述鐵電材料是摻雜的III族氮化物並且所述第一材料是非晶的。
在又一些實施例中，本揭露關於一種用於形成積體晶片的方法。方法包括在基底上沉積包括第一材料的第一鬆弛層。在第一鬆弛層上沉積包括不同於第一材料的鐵電材料的鐵電層。在鐵電層上沉積包括不同於鐵電材料的第二材料的第二鬆弛層。圖案化第一鬆弛層、鐵電層和第二鬆弛層。第一鬆弛層的楊氏模量小於鐵電層的楊氏模量。
在又一些實施例中，更包括：在所述基底上沉積所述第一鬆弛層之前在所述基底上沉積第一外側層，其中所述第一外側層包括不同於所述第一材料、所述第二材料和所述鐵電材料的第三材料；以及在所述第二鬆弛層上沉積第二外側層，其中所述第二外側層包括不同於所述第一材料、所述第二材料和所述鐵電材料的第四材料。在又一些實施例中，所述第二鬆弛層的楊氏模量小於所述鐵電層的所述楊氏模量。
前述概述了幾個實施例的特徵，以便本領域的技術人員可以更好地理解本揭露的各個方面。本領域的技術人員應該理解，他們可以容易地使用本揭露作為設計或修改其他過程和結構的基礎來執行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。本領域技術人員也應該意識 到，這樣的等效結構並不脫離本發明的精神和範圍，並且可以在不脫離本發明的精神和範圍的情況下對本文進行各種改動、替換和變更。
100:剖視圖
101:鐵電結構
102:鐵電層
102a:第一表面
102b:第二表面
104:第一鬆弛層
106:第二鬆弛層
108:第一界面
110:第二界面
112:塊材區
114:第一界面區
116:第二界面區
118:厚度

Claims (10)

  1. 一種積體晶片，包括：鐵電層，包括鐵電材料；第一鬆弛層，包括不同於所述鐵電材料的第一材料，位在所述鐵電層的第一側上；以及第二鬆弛層，包括不同於所述鐵電材料的第二材料，位於所述鐵電層的第二側上，所述第二側與所述第一側相對，其中所述第一鬆弛層的楊氏模量小於所述鐵電層的楊氏模量，且所述第二鬆弛層的楊氏模量小於所述鐵電層的楊氏模量。
  2. 如請求項1所述的所述積體晶片，其中所述的鐵電層的厚度小於所述第一鬆弛層的厚度。
  3. 如請求項1所述的所述積體晶片，其中所述鐵電層在所述第一側有第一表面，在所述第二側有第二表面，其中所述第一鬆弛層與所述第一表面直接接觸，所述第二鬆弛層與所述第二表面直接接觸。
  4. 如請求項1所述的所述積體晶片，其中所述鐵電層的厚度小於所述第二鬆弛層的厚度。
  5. 如請求項1所述的所述積體晶片，更包括：第一外側層，包括第三材料，位在所述鐵電層的所述第一側上，其中所述第一鬆弛層在所述鐵電層與所述第一外側層之間；以及第二外側層，包括第四材料，位在所述鐵電層的所述第二側上，其中所述第二鬆弛層在所述鐵電層與所述第二外側層之間，其中所述第三材料和所述第四材料不同於所述第一材料、所 述第二材料和所述鐵電材料。
  6. 如請求項1所述的所述積體晶片，其中所述第一材料不同於所述第二材料。
  7. 如請求項1所述的所述積體晶片，其中所述鐵電材料是第一鐵電材料，並且其中所述第一材料是不同於所述第一鐵電材料的第二鐵電材料。
  8. 一種積體晶片，包括：鐵電層，包括鐵電材料並具有小於30奈米的厚度；第一鬆弛層，包括不同於所述鐵電材料的第一材料，位在所述鐵電層的第一側上；以及第二鬆弛層，包括不同於所述鐵電材料的第二材料，位於所述鐵電層的第二側上，所述第二側與所述第一側相對，其中所述第一鬆弛層的楊氏模量小於所述鐵電層的楊氏模量，且所述第二鬆弛層的楊氏模量小於所述鐵電層的楊氏模量。
  9. 如請求項8所述的所述積體晶片，其中所述第一材料和所述第二材料相同。
  10. 一種形成積體晶片的方法，所述方法包括：在基底上沉積包括第一材料的第一鬆弛層；在所述第一鬆弛層上沉積包括不同於所述第一材料的鐵電材料的鐵電層；在所述鐵電層上沉積包括不同於所述鐵電材料的第二材料的第二鬆弛層；以及圖案化所述第一鬆弛層、所述鐵電層和所述第二鬆弛層，其中所述第一鬆弛層的楊氏模量小於所述鐵電層的楊氏模 量，且所述第二鬆弛層的楊氏模量小於所述鐵電層的楊氏模量。
TW111115136A 2022-02-02 2022-04-21 積體晶片及其形成方法 TWI827012B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/591,205 US20230292524A1 (en) 2022-02-02 2022-02-02 Ferroelectric memory device with relaxation layers
US17/591,205 2022-02-02

Publications (2)

Publication Number Publication Date
TW202333356A TW202333356A (zh) 2023-08-16
TWI827012B true TWI827012B (zh) 2023-12-21

Family

ID=86354979

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111115136A TWI827012B (zh) 2022-02-02 2022-04-21 積體晶片及其形成方法

Country Status (3)

Country Link
US (1) US20230292524A1 (zh)
CN (1) CN116157005A (zh)
TW (1) TWI827012B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012105187A1 (ja) * 2011-02-04 2012-08-09 富士フイルム株式会社 静電容量変化型発電素子
US20140311542A1 (en) * 2013-04-22 2014-10-23 Kabushiki Kaisha Toshiba Thermoelectric conversion element
US20150035411A1 (en) * 2012-04-17 2015-02-05 Murata Manufacturing Co., Ltd. Pressing Force Sensor
US20190115853A1 (en) * 2016-03-25 2019-04-18 Canon Kabushiki Kaisha Method of manufacturing an oscillator, method of manufacturing an oscillatory wave driving apparatus, and method of manufacturing an optical apparatus
US20190189905A1 (en) * 2017-12-14 2019-06-20 Eastman Kodak Company Silver-containing electrically-conductive compositions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012105187A1 (ja) * 2011-02-04 2012-08-09 富士フイルム株式会社 静電容量変化型発電素子
US20150035411A1 (en) * 2012-04-17 2015-02-05 Murata Manufacturing Co., Ltd. Pressing Force Sensor
US20140311542A1 (en) * 2013-04-22 2014-10-23 Kabushiki Kaisha Toshiba Thermoelectric conversion element
US20190115853A1 (en) * 2016-03-25 2019-04-18 Canon Kabushiki Kaisha Method of manufacturing an oscillator, method of manufacturing an oscillatory wave driving apparatus, and method of manufacturing an optical apparatus
US20190189905A1 (en) * 2017-12-14 2019-06-20 Eastman Kodak Company Silver-containing electrically-conductive compositions

Also Published As

Publication number Publication date
CN116157005A (zh) 2023-05-23
US20230292524A1 (en) 2023-09-14
TW202333356A (zh) 2023-08-16

Similar Documents

Publication Publication Date Title
US10854707B2 (en) Semiconductor device including dielectric structure having ferroelectric layer and non-ferroelectric layer
US11177267B2 (en) Semiconductor structure and manufacturing method thereof
CN113497044B (zh) 铁电隧道结存储器器件及其制造方法
US11758737B2 (en) Ferroelectric memory device and method of forming the same
JP2008270313A (ja) 半導体記憶素子
US11837661B2 (en) Sidewall spacer structure to increase switching performance of ferroelectric memory device
US11756987B2 (en) Ferroelectric tunnel junction devices with discontinuous seed structure and methods for forming the same
US20220302171A1 (en) Semiconductor structure with a logic device and a memory device being formed in different levels, and method of forming the same
US11302529B2 (en) Seed layer for ferroelectric memory device and manufacturing method thereof
US11929436B2 (en) Thin transistor including a hydrogen-blocking dielectric barrier and methods for forming the same
US11393833B2 (en) Ferroelectric random access memory device with seed layer
TWI827012B (zh) 積體晶片及其形成方法
US20230011305A1 (en) Anti-ferroelectric tunnel junction with asymmetrical metal electrodes
US11723212B2 (en) Memory window of MFM MOSFET for small cell size
US20230403862A1 (en) Ferroelectric tunnel junctions with conductive electrodes having asymmetric nitrogen or oxygen profiles
US20230262991A1 (en) Ferroelectric memory device with leakage barrier layers
US20220320123A1 (en) Ferroelectric random access memory device with seed layer
US20240023341A1 (en) Ferroelectric tunnel junction memory device using a magnesium oxide tunneling dielectric and methods for forming the same
US20240113234A1 (en) Transistor device with multi-layer channel structure
US11856874B2 (en) Semiconductor structure and manufacturing method thereof
US20240090229A1 (en) Grid structure to reduce domain size in ferroelectric memory device
US20230345733A1 (en) Fin structure for increasing performance of ferroelectric memory device
TW202339118A (zh) 鐵電裝置的形成方法及半導體裝置結構
KR20240060480A (ko) 강유전성 구조물에 반강유전성을 유도하기 위한 억제층 삽입