TWI824502B - 半導體結構及其製造方法 - Google Patents

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瑞龍 謝
慷果 程
燦魯 朴
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美商萬國商業機器公司
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Abstract

本發明揭示半導體結構，其包含具有埋入式電力軌之半導體裝置。在一個實例中，一半導體結構包含複數個半導體裝置。藉由一介電層使該等半導體裝置中之每一者與一鄰近半導體裝置隔離。該半導體結構進一步包含：一第一擴散中斷，其跨越該複數個半導體裝置延伸；一第二擴散中斷，其跨越該複數個半導體裝置延伸；及複數個閘極，其跨越該複數個半導體裝置延伸。該等閘極設置於該第一擴散中斷與該第二擴散中斷之間。每一半導體裝置包含在該複數個閘極下延伸在該第一擴散中斷與該第二擴散中斷之間的一電力軌。

Description

半導體結構及其製造方法
本發明大體上係關於半導體結構，且更特定言之，係關於包含埋入式電力軌(BPR)之半導體結構及用於製造包含BPR之半導體結構的技術。
半導體製程技術中之連續創新能夠實現較高整合密度及裝置縮放。隨著半導體行業朝向7-nm技術節點及超出7-nm技術節點移動，半導體FET裝置結構必須縮放至較小尺寸以提供每覆蓋區面積增加之裝置寬度。在此方面，不平坦FET裝置(諸如奈米片、FET裝置、奈米線FET裝置、豎直FET裝置、FinFET裝置等)為持續CMOS縮放之可行選項。大體而言，奈米線FET裝置包含包含堆疊組態中之一或多個奈米線層的裝置通道，其中每一奈米線包含具有實質上相同於或稍微大於細長半導體層之厚度的寬度之細長半導體層。奈米片FET裝置類似於奈米線FET裝置片，因為裝置通道包含呈堆疊組態之一或多個奈米片層，但其中每一奈米片層具有實質上大於奈米片層之厚度的寬度。在奈米線/奈米片FET裝置中，在呈堆疊組態之每一奈米線/奈米片層上方及下方形成共閘極結構，從而針對給定覆蓋區面積增加FET裝置寬度(或通道寬度)且因此增加驅動電流。
所揭示實施例包括包含埋入式電力軌(BPR)之半導體結構及用於製造包含BPR之半導體結構的技術。
舉例而言，一個實施例包括一種半導體結構，該半導體結構包含：閘極；第一源極/汲極區；第二源極/汲極區；及電力軌，其設置於閘極、第一源極/汲極區及第二源極/汲極區下。電力軌與第一源極/汲極區電接觸。
另一實施例包括一種半導體結構，該半導體結構包含第一主動閘極及擴散中斷。擴散中斷包含經組態以使第一主動閘極與至少第二主動閘極電隔離之隔離區。半導體結構其進一步包含設置於第一主動閘極下且延伸至擴散中斷之電力軌。擴散中斷包含電耦接至電力軌之接觸件。
另一實施例包括一種半導體結構，該半導體結構包含：半導體基板；第一介電層，其設置於半導體基板上；電力軌，其設置於第一介電層上；第二介電層，其設置於電力軌上；及閘極，其自第二介電層延伸。
另一實施例包括一種包含複數個半導體裝置之半導體結構。藉由一介電層使該等半導體裝置中之每一者與一鄰近半導體裝置隔離。該半導體結構進一步包含：一第一擴散中斷，其跨越該複數個半導體裝置延伸；一第二擴散中斷，其跨越該複數個半導體裝置延伸；及複數個閘極，其跨越該複數個半導體裝置延伸。該等閘極設置於該第一擴散中斷與該第二擴散中斷之間。每一半導體裝置包含在該複數個閘極下延伸在該第一擴散中斷與該第二擴散中斷之間的一電力軌。
另一實施例包括一種製造半導體結構之方法，該方法包括 在半導體基板上形成堆疊結構。堆疊結構包含第一犧牲層、第二犧牲層、設置於第一犧牲層與第二犧牲層之間的第三犧牲層、複數個額外犧牲層及複數個通道層。該方法進一步包括：在堆疊結構上形成複數個閘極結構；及用介電材料替換第一犧牲層及第二犧牲層以形成對應的第一介電層及第二介電層。介電材料亦在閘極結構上形成側壁。該方法進一步包括：蝕刻複數個額外犧牲層、複數個通道層及在複數個閘極結構中之第一閘極結構與第二閘極結構之間的第二介電層，以經由第二介電層暴露第三犧牲層；及在第一閘極結構與第二閘極結構之間形成源極/汲極區且與第三犧牲層接觸。該方法進一步包括：打開多個閘極結構中之給定閘極結構以暴露第三犧牲層；及用電力軌替換第三犧牲層。電力軌與源極/汲極區接觸。
將在以下實施例之詳細描述中描述其他實施例，該等實施例將結合附圖閱讀。
100:半導體積體電路結構/半導體結構
102:主動閘極
104:單擴散中斷
106:自上而下接觸件
108:自下而上接觸件
110:埋入式電力軌
110:BPR
110-1:BPR
110-2:BPR
110-3:BPR
110-4:BPR
112:部分
200:半導體區
200-1:半導體區
200-2:半導體區
200-3:半導體區
200-4:半導體區
202:SDB
202-1:SDB
202-2:SDB
204:主動閘極
204-1:主動閘極
204-2:主動閘極
204-3:主動閘極
204-4:主動閘極
206:自上而下接觸件
208:自上而下接觸件
300:半導體基板
302:犧牲奈米片層
302-1:半導體層/犧牲奈米片層
302-2:半導體層/犧牲奈米片層
304:犧牲奈米片層
304-1:半導體層/犧牲奈米片層
304-2:半導體層/犧牲奈米片層
304-3:半導體層/犧牲奈米片層
304-4:半導體層/犧牲奈米片層
306:奈米片通道層
306-1:半導體層/奈米片通道層
306-2:半導體層/奈米片通道層
306-3:半導體層/奈米片通道層
400:奈米片封蓋層
500:STI層
600:虛設閘極電極
602:閘極封蓋層
604:閘極結構
604-1:閘極結構
604-2:閘極結構
604-3:閘極結構
604-4:閘極結構
604-5:閘極結構
604-6:閘極結構
800:介電層
800-1:部分
800-2:部分
800-3:部分
1000:內部間隔物
1100:蝕刻遮罩
1200:源極/汲極區
1202:源極/汲極區
1300:ILD
1400:犧牲蓋
1402:蝕刻遮罩
1600:閘極導體層
1800:BPR
1800-1:柱
1800-2:柱
1800-3:柱
2000:蝕刻遮罩
2300:蝕刻遮罩
2600:ILD層
2900:閘極接觸件
3000:頂部接觸件
3200:半導體積體電路結構/半導體結構
3202:雙擴散中斷
3204:主動閘極
3206:自上而下接觸件
3208:自下而上接觸件
3210:BPR
3210-1:BPR
3210-2:BPR
3210-3:BPR
3210-4:BPR
3212:區段
3300:半導體基板
3302:半導體區
3302-1:半導體區
3302-2:半導體區
3302-3:半導體區
3302-4:半導體區
3304:DDB
3304-1:DDB
3304-2:DDB
3306:主動閘極
3306-1:主動閘極
3306-2:主動閘極
3306-3:主動閘極
3306-4:主動閘極
3308:自上而下接觸件
3310:自上而下接觸件
3500:STI層
3604-1:閘極結構
3604-2:閘極結構
3604-3:閘極結構
3604-4:閘極結構
3604-5:閘極結構
3604-6:閘極結構
3800:介電層
3800-1:部分
3800-2:部分
3800-3:部分
4000:內部間隔物
4200:源極/汲極區
4202:源極/汲極區
4300:ILD
4600:閘極導體層
4800:BPR
5600:ILD
5900:閘極接觸件
6000:頂部接觸件
A-A:橫截面
A'-A':橫截面
B-B:橫截面
B'-B':橫截面
C-C:橫截面
C'-C':橫截面
D-D:橫截面
D'-D':橫截面
X:方向
Y:方向
Z:方向
圖1為根據本發明之一實施例之半導體結構的示意性俯視圖。
圖2為根據本發明之一實施例的圖1之半導體結構之一部分的示意性俯視圖。
圖3A及圖3B為根據本發明之一實施例的圖2之半導體結構在分別沿著圖2之剖面線A-A及B-B截取之製造中間階段處之示意性橫截面側視圖。
圖4A及圖4B為根據本發明之一實施例的圖3A及圖3B之半導體結構在執行蝕刻以形成半導體區之後的製造中間階段處之橫截面圖。
圖5A及圖5B為根據本發明之一實施例的圖4A及圖4B之半 導體結構在形成淺溝槽隔離(STI)層之後的製造中間階段處之橫截面圖。
圖6A及圖6B為根據本發明之一實施例的圖5A及圖5B之半導體結構在形成閘極結構之後的製造中間階段處之橫截面圖。
圖7A及圖7B為根據本發明之一實施例的圖6A及圖6B之半導體結構在移除犧牲奈米片層之後的製造中間階段處之橫截面圖。
圖8A及圖8B為根據本發明之一實施例的圖7A及圖7B之半導體結構在形成介電層之後的製造中間階段處之橫截面圖。
圖9A及圖9B為根據本發明之一實施例的圖8A及圖8B之半導體結構在蝕刻奈米片堆疊結構之暴露層之後的製造中間階段處之橫截面圖，該奈米片堆疊結構包括犧牲奈米片層之部分及奈米片通道層之部分。
圖10A及圖10B為根據本發明之一實施例的圖9A及圖9B之半導體結構在蝕刻犧牲奈米片層之暴露部分及形成內部間隔物之後的製造中間階段處之橫截面圖。
圖11A及圖11B為根據本發明之一實施例的圖10A及圖10B之半導體結構在形成且圖案化蝕刻遮罩及根據蝕刻遮罩經由介電層800蝕刻通道以暴露犧牲奈米片層之後的製造中間階段處之橫截面圖。
圖12A及圖12B為根據本發明之一實施例的圖11A及圖11B之半導體結構在於犧牲奈米片層之暴露部分及介電層之暴露部分上形成源極/汲極區之後的製造中間階段處之橫截面圖。
圖13A及圖13B為根據本發明之一實施例的圖12A及圖12B之半導體結構在形成層間介電質之後的製造中間階段處之橫截面圖。
圖14A及圖14B為根據本發明之一實施例的圖13A及圖13B之半導體結構在於閘極結構上方形成犧牲蓋及蝕刻遮罩之後的製造中間階 段處之橫截面圖，該等閘極結構對應於單擴散中斷(SDB)。
圖15A及圖15B為根據本發明之一實施例的圖14A及圖14B之半導體結構在移除閘極結構之虛設閘極電極及犧牲奈米片層之後的製造中間階段處之橫截面圖。
圖16A及圖16B為根據本發明之一實施例的圖15A及圖15B之半導體結構在於閘極結構中形成閘極導體層且移除犧牲蓋之後的製造中間階段處之橫截面圖。
圖17A及圖17B為根據本發明之一實施例的圖16A及圖16B之半導體結構在向下打開閘極結構至犧牲奈米片層且移除犧牲奈米片層之後的製造中間階段處之橫截面圖。
圖18A及圖18B為根據本發明之一實施例的圖17A及圖17B之半導體結構在於打開的閘極結構中及藉由移除犧牲奈米片層暴露之通道中形成BPR之後的製造中間階段處之橫截面圖。
圖19A及圖19B為根據本發明之一實施例的圖18A及圖18B之半導體結構在閘極導體層及BPR凹入閘極結構中之後的製造中間階段處之橫截面圖。
圖20A、圖20B、圖21及圖22為根據本發明之一實施例的圖19A及圖19B之半導體結構在形成暴露閘極結構之蝕刻遮罩且將BPR向下刻蝕至介電層之一部分的層級以打開閘極結構之後的製造中間階段處之橫截面圖。圖21係沿著圖2之剖面線C-C截取，且圖22係沿著圖2之剖面線D-D截取。
圖23A、圖23B、圖24及圖25為根據本發明之一實施例的圖20A、圖20B、圖21及圖22之半導體結構在形成蝕刻遮罩且執行閘極切 割以分離n型與p型半導體裝置之間的BPR之後的製造中間階段處之橫截面圖。
圖26A、圖26B、圖27及圖28為根據本發明之一實施例的圖23A、圖23B、圖24及圖25之半導體結構在移除蝕刻遮罩且在閘極結構之暴露部分中及BPR之柱之間形成ILD層以將該等柱彼此電隔離之後的製造中間階段處之橫截面圖。
圖29A、圖29B、圖30及圖31為根據本發明之一實施例的圖26A、圖26B、圖27及圖28之半導體結構在形成至源極/汲極區之閘極接觸件且形成頂部接觸件之後的製造中間階段處之橫截面圖，該等源極/汲極區與其對應半導體裝置之BPR電隔離。
圖32為根據本發明之另一實施例之半導體結構的示意性俯視圖。
圖33為根據本發明之一實施例的圖32之半導體結構之一部分的示意性俯視圖。
圖34A、圖34B、圖35及圖36為根據本發明之一實施例的圖33之半導體結構在類似於圖29A、圖29B、圖30及圖31中發現之製造階段的製造中間階段處之橫截面圖。圖34A係沿著圖33之剖面線A'-A'截取，圖34B係沿著圖33之剖面線B'-B'截取，圖35係沿著圖33之剖面線C'-C'截取，且圖36係沿著圖33之剖面線D'-D'截取。
現將在下文中進一步詳細描述本發明之實施例。提供裝置及方法以在利用擴散中斷接觸件之主動裝置下製造具有埋入式電力軌之奈米片場效電晶體裝置。
應理解，隨附圖式中所展示之各種層、結構及區為未按比例繪製之示意性說明。另外，為了易於解釋，通常用於形成半導體裝置或結構之類型的一或多個層、結構及區可不在給定圖式中明確地展示。此並不隱示未明確展示之任何層、結構及區自實際半導體裝置結構省略。此外，應理解，本文所論述之實施例不限於本文中所展示及描述之特定材料、特徵及處理步驟。特定言之，相對於半導體處理步驟，應強調，本文中所提供之描述並不意欲涵蓋可為形成功能性半導體積體電路裝置所需的所有處理步驟。實情為，本文中出於描述之經濟性而有目的地不描述常用於形成半導體裝置之某些處理步驟，諸如濕式清潔及退火步驟。
此外，在整個圖式中使用相同或類似參考編號來表示相同或類似特徵、元件或結構，且因此，針對圖式中之每一者將不重複相同或類似特徵、元件或結構之詳細解釋。應理解，如本文中所使用之關於厚度、寬度、百分比、範圍等的術語「約」或「實質上」意謂表示接近或近似，但並不準確。舉例來說，如本文所使用之術語「約」或「實質上」隱示存在小誤差邊際，諸如比所陳述之量小1%或更小。
為將空間情境提供至貫穿該等圖式展示之半導體裝置結構的不同結構定向，在該等圖式中之每一者中展示XYZ笛卡爾座標(Cartesian coordinates)。如本文中所使用之術語「豎直」或「豎直方向」或「豎直高度」表示圖式中所展示之笛卡爾座標的Z方向，且如本文中所使用之術語「水平」或「水平方向」或「橫向方向」表示圖式中所展示之笛卡爾座標之X方向及/或Y方向。
圖1為根據第一實施例之半導體積體電路結構100(在本文中亦被稱作半導體結構100)的示意性俯視圖(X-Y平面)。為清楚起見，在 圖1中未展示半導體結構100之一些元件。半導體結構100包含由各自包含非主動閘極之單擴散中斷(SDB)104分離的主動閘極102之群組。如下文將參看圖2至圖31更詳細地描述及說明，與主動閘極102相關聯之源極/汲極區經由自上而下接觸件106或自下而上接觸件108供應有電力。自下而上接觸件108電連接至設置於源極/汲極區下方之埋入式電力軌(BPR)110。舉例而言，在一些實施例中，在主動閘極102之一側上的源極/汲極區連接至自上而下接觸件106，而在主動閘極102之另一側上的源極/汲極區經由自下而上接觸件108連接至BPR 110。雖然參考自上而下接觸件及自下而上接觸件進行描述，但半導體結構100可在任何方向上形成有接觸件。自上而下接觸件106及自下而上接觸件108兩者之使用提供減少的尖端至尖端間距，其減少短路之出現且允許改良源極/汲極密度。
圖2為半導體結構100之部分112的示意性俯視圖(X-Y平面)，且將用於另外說明半導體結構100之特徵。如圖2中所見，半導體結構100包含半導體區200-1、200-2、200-3及200-4(統稱為及單獨稱為半導體區200)，在該等半導體區上形成SDB 202-1及202-2(統稱為及單獨稱為SDB 202)及主動閘極204-1、204-2、204-3及204-4(統稱為及單獨稱為主動閘極204)。每一半導體區200-1、200-2、200-3及200-4包含對應BPR 110-1、110-2、110-3及110-4，統稱為及單獨稱為BPR 110。
雖然說明為具有在兩個SDB 202之間的四個主動閘極204之四個半導體區200，但可包括任何數目個半導體區200、SDB 202及主動閘極204，其中任何數目個主動閘極204設置於每一對SDB 202之間。在一些實施例中，舉例而言，半導體區200可形成為nFET或pFET裝置。在一些實施例中，半導體區200-1及200-4可包含pFET裝置，而半導體區200-2 及200-3可包含nFET裝置。在其他實施例中，半導體區200可在nFET與pFET裝置之間交替，其中例如半導體區200-1及半導體區200-3包含pFET裝置，而半導體區200-2及半導體區200-4包含nFET裝置，或反之亦然。
每一半導體區200之BPR 110經由SDB 202中之一或多個對應的自上而下接觸件206或208供應有電力。舉例而言，自上而下接觸件206可設定成第一電壓，而自上而下接觸件208可設定成不同於第一電壓的第二電壓。自上而下接觸件206將電力供應至半導體區200-1及200-4之BPR 110，而自上而下接觸件208將電力供應至半導體區200-2及200-3之BPR 110。由於BPR 110與半導體裝置自對準且形成於主動閘極下而非淺溝槽隔離(STI)層中，因此在SDB 202中使用自上而下接觸件206及208將電力供應至BPR 110允許減少的N至N及P至P間距。圖2亦界定將在圖3至圖31中使用之橫截面A-A、B-B、C-C及D-D。
圖3A至圖31示意性地說明根據說明性實施例的用於製造半導體結構100的實例方法。
圖3A及圖3B為半導體結構100在製造中間階段處之橫截面圖。圖3A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖3B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。如圖3A及圖3B中所說明，半導體結構100包含半導體基板300及形成於半導體基板300上之奈米片堆疊結構。奈米片堆疊結構包含半導體層302-1、302-2、304-1、304-2、304-3、304-4、306-1、306-2及306-3之堆疊。在一些實施例中，半導體結構100包含設置於半導體基板300與奈米片堆疊結構之間的氧化物層，該氧化物層可例如提供奈米片堆疊結構之層與半導體基板300之間的蝕刻選擇性。
雖然半導體基板300經說明為通用基板層，但應理解，半導體基板300可包含不同類型的半導體基板結構及材料中之一者。舉例而言，在一個實施例中，半導體基板300可為由矽(Si)或鍺(Ge)形成之體半導體基板(例如，晶圓)，或常用於體半導體製造製程中之其他類型之半導體基板材料，諸如，矽-鍺合金、化合物半導體材料(例如，III至V族)等。在另一實施例中，半導體基板300可為絕緣層上矽(SOI)基板、絕緣層上鍺(GeOI)基板或其他類型之絕緣層上半導體基板之主動半導體層，其包含設置於基底基板層(例如，矽基板)與主動半導體層(例如，Si、Ge等)之間的絕緣層(例如，氧化物層)，在該主動半導體層中主動電路組件形成為前段(FEOL)結構之部分。
奈米片堆疊結構之半導體層302-1至306-3的堆疊包含犧牲奈米片層302-1、302-2、304-1、304-2、304-3及304-4及奈米片通道層306-1、306-2及306-3。犧牲奈米片層302-1及302-2亦統稱為及單獨稱為犧牲奈米片層302。犧牲奈米片層304-1、304-2、304-3及304-4亦統稱為及單獨稱為犧牲奈米片層304。奈米片通道層306-1、306-2及306-3亦統稱為及單獨稱為奈米片通道層306。在奈米片堆疊結構中，每一奈米片通道層306設置於一對犧牲奈米片層304之間。半導體層302-1至306-3之堆疊包含依序生長之磊晶半導體層。
舉例而言，犧牲奈米片層302-1磊晶生長於半導體基板300之表面上，犧牲奈米片層304-1磊晶生長於犧牲奈米片層302-1上，犧牲奈米片層302-2磊晶生長於犧牲奈米片層304-1上，犧牲奈米片層304-2磊晶生長於犧牲奈米片層302-2上，奈米片通道層306-1磊晶生長於犧牲奈米片層304-2上，犧牲奈米片層304-3磊晶生長於奈米片通道層306-1上，奈米 片通道層306-2磊晶生長於犧牲奈米片層304-3上，犧牲奈米片層304-4磊晶生長於奈米片通道層306-2上，且奈米片通道層306-3磊晶生長於犧牲奈米片層304-4上。
在一個實施例中，磊晶半導體層302-1至306-3包含使用已知方法磊晶生長之單晶體(單晶)半導體材料，該等方法諸如化學氣相沈積(CVD)、金屬有機化學氣相沈積(MOCVD)、低壓化學氣相沈積(LPCVD)、分子束磊晶(MBE)、氣相磊晶(VPE)、液相磊晶(LPE)、金屬有機分子束磊晶(MOMBE)、快速熱化學氣相沈積(RTCVD)、低能量電漿沈積(LEPD)、超高真空化學氣相沈積(UHVCVD)、大氣壓化學氣相沈積(APCVD)、液相磊晶(LPE)、金屬有機化學氣相沈積(MOCVD)或適合於給定製程流程之其他已知磊晶生長技術。用於形成磊晶半導體層302-1至306-3之材料的類型將取決於各種因素，諸如奈米片FET裝置之類型(p型或n型)及間隔物與半導體層之間的蝕刻選擇性的所要位準，以及在間隔物與半導體層的材料之間提供充分晶格匹配以確保結晶半導體層302-1至306-3之恰當(例如，無缺陷)磊晶生長。
舉例而言，在一個實施例中，奈米片通道層306由磊晶矽(Si)形成，其適合充當奈米片FET裝置之半導體通道層。當奈米片通道層306由結晶Si形成時，充當隨後經蝕刻掉以釋放奈米片通道層306之犧牲層的犧牲奈米片層302及304可由磊晶矽-鍺(SiGe)合金形成。此允許在後續製程步驟中蝕刻對奈米片通道層306之磊晶Si材料具有選擇性之犧牲奈米片層302及304之磊晶SiGe材料，以釋放「釋放」奈米片通道層306。在一些實施例中，犧牲奈米片層302及304中之一或多者的Ge濃度可變化以提供犧牲奈米片層302與304之間的蝕刻選擇性。在其他實施例中，Si、 SiGe或其他材料可用於奈米片通道層306及犧牲奈米片層302及304。
雖然奈米片堆疊結構經展示為包括三個奈米片通道層306，但在其他實施例中，奈米片堆疊結構可經製造具有多於或少於三個奈米片通道層。類似地，雖然奈米片堆疊結構經展示為包括兩個犧牲奈米片層302及四個犧牲奈米片層304，但在其他實施例中，奈米片堆疊結構可經製造具有更多或更少的犧牲奈米片層302及304。
在一些實施例中，犧牲奈米片層302可包含具有高百分比Ge之SiGe合金，而犧牲奈米片層304可包含具有比犧牲奈米片層302低百分比Ge的SiGe合金，使得犧牲奈米片層302相對於犧牲奈米片層304可選擇性地蝕刻。舉例而言，在一些實施例中，犧牲奈米片層302可包含具有約50%至約90% Ge範圍之SiGe合金，犧牲奈米片層304可包含具有約25%至約40% Ge範圍之SiGe合金，且奈米片通道層306可包含Si或具有約5%至約15% Ge範圍之SiGe合金，其中犧牲奈米片層302與犧牲奈米片層304相對於彼此並相對於奈米片通道層306可選擇性地蝕刻。在一個實例實施例中，犧牲奈米片層302包含具有約60% Ge之SiGe合金，犧牲奈米片層304包含具有約25% Ge之SiGe合金，且奈米片通道層306包含Si。在其他實施例中，犧牲奈米片層302、犧牲奈米片層304及奈米片通道層306可包含任何其他濃度之Ge或其他Si合金或其他半導體材料。
在一些實施例中，犧牲奈米片層304-1可包含與犧牲奈米片層304-2、304-3及304-4不同的SiGe合金。舉例而言，在一些實施例中，犧牲奈米片層302包含具有60% Ge之SiGe合金，犧牲奈米片層304-1包含具有15% Ge之SiGe合金，犧牲奈米片層304-2、304-3及304-4包含具有30% Ge之SiGe合金，且奈米片通道層306包含Si。以此方式，可相對於 犧牲奈米片層304-1選擇性地刻蝕犧牲奈米片層304-2、304-3及304-4。
繼續參考圖3A及圖3B，犧牲奈米片層304-2、304-3及304-4可形成為具有界定奈米片通道層306-1、306-2及306-3上方及下方之間距大小的厚度，其中將形成高k介電材料及功函數金屬。待形成於奈米片通道層306上方及下方之空間中的間距之大小及WFM材料之類型部分界定奈米片FET裝置之臨限電壓(Vt)。在一個實施例中，犧牲奈米片層304-2至304-4之厚度在約8nm至約15nm之範圍內。在一些實施例中，犧牲奈米片層302可形成為具有與犧牲奈米片層304類似的厚度。
犧牲奈米片層304-1可形成於具有大於其他犧牲奈米片層304-2、304-3及304-4之厚度的犧牲奈米片層302-1與302-2之間。此係因為犧牲奈米片層304-1在製造期間將用BPR 110替換。
在一個實施例中，奈米片通道層306之厚度在約4nm至約8nm之範圍內，但奈米片通道層306可取決於應用而形成為具有其他厚度範圍。
圖4A及圖4B為半導體結構100在執行蝕刻以形成半導體區200之後的製造中間階段處之橫截面圖。圖4A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖4B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。如圖4A及圖4B中所說明，使用標準蝕刻技術對半導體層302-1至306-3及半導體基板300執行蝕刻以形成半導體區200-1、200-2、200-3及200-4。
舉例而言，奈米片封蓋層400可藉由沈積介電材料層而形成於奈米片堆疊結構上方，該介電材料諸如氮化矽(SiN)、氮化矽碳(SiCN)、氮氧化矽(SiON)、氮化硼(BN)、氮化矽硼(SiBN)、氮化矽硼碳 (SiBCN)、氧碳氮化矽(SiOCN)或常用於形成閘極封蓋層及閘極側壁間隔物之其他類似材料。接著圖案化硬遮罩層以形成奈米片封蓋層400。奈米片封蓋層400用作蝕刻硬遮罩以各向異性地蝕刻例如RIE且移除奈米片堆疊結構之層並形成如圖4中所展示之半導體區200。如圖4A中所見，蝕刻製程亦在半導體基板300之上部表面下方的深度處形成溝槽。
圖5A及圖5B為半導體結構100在形成淺溝槽隔離(STI)層500之後的製造中間階段處之橫截面圖。圖5A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖5B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。STI層500由任何類型之絕緣材料(諸如氧化物材料)形成，該絕緣材料適合於給定製造製程流程。絕緣材料(例如，氧化矽)使用已知技術沈積及圖案化以在半導體基板300之溝槽中形成STI層500。舉例來說，絕緣材料可沈積於半導體結構100上且向下平坦化至奈米片封蓋層400，隨後為乾式及濕式蝕刻製程之組合以將絕緣材料選擇性地向下凹入奈米片堆疊結構下方。可接著移除奈米片封蓋層400，例如使用對奈米片堆疊結構之半導體層302-1至306-3、半導體基板300及STI層500的材料具有選擇性之RIE製程、CMP製程或另一類似製程。
圖6A及圖6B為半導體結構100在形成閘極結構604-1至604-6之後的製造中間階段處之橫截面圖。圖6A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖6B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
作為形成閘極結構604-1至604-6之部分，虛設閘極電極材料及閘極封蓋材料形成於半導體裝置結構上方，且例如使用標準沈積及微 影製程來圖案化。
舉例而言，虛設閘極電極層可藉由在半導體結構100上方毯式沈積諸如多晶矽或非晶矽材料之犧牲材料而形成。在一些實施例中，氧化矽之保形層可在形成虛設閘極電極層之前沈積。執行CMP製程以平坦化犧牲材料層，且硬遮罩層藉由沈積介電材料層而形成於多晶矽層之平坦化表面上，該介電材料諸如氮化矽(SiN)、氮化矽碳(SiCN)、氮氧化矽(SiON)、氮化硼(BN)、氮化矽硼(SiBN)、氮化矽硼碳(SiBCN)、氧碳氮化矽(SiOCN)或常用於形成閘極封蓋層之其他類似材料。
接著圖案化硬遮罩層以形成閘極結構604之閘極封蓋層602，其界定虛設閘極結構之影像。閘極結構604-1至604-6在本文中統稱為及單獨稱為閘極結構604。
接著將閘極封蓋層602用作蝕刻硬遮罩以各向異性蝕刻(例如，RIE)犧牲多晶矽層從而形成閘極結構604之虛設閘極電極600。在說明性實施例中，蝕刻化學物質對奈米片堆疊結構(包括奈米片通道層306-3)及STI層500之材料具有選擇性。
圖7A及圖7B為半導體結構100在移除犧牲奈米片層302-1及302-2之後的製造中間階段之橫截面圖。圖7A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖7B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
如圖7A及圖7B中所展示，利用一或多個蝕刻製程以移除犧牲奈米片層302。在一些實施例中，可利用乾式或濕式蝕刻製程來蝕刻犧牲奈米片層302而不移除奈米片堆疊結構之其他半導體層。舉例而言，蝕刻化學物質及製程可對半導體基板300、STI層500、半導體層304及 306、虛設閘極電極600及閘極封蓋層602之材料具有選擇性。舉例而言，蝕刻化學物質可經組態以移除犧牲奈米片層302之SiGe合金濃度(例如，60%)，同時對犧牲奈米片層304中所發現之Ge的較低濃度(例如，25%)及奈米片通道層306(若存在SiGe合金)具有選擇性。在一些實施例中，可利用乾式氣相蝕刻製程以移除犧牲奈米片層302。在一個實施例中，可使用氣相HCl(鹽酸)或濕式蝕刻溶液選擇性地蝕刻(具有高蝕刻選擇性)犧牲奈米片層302之SiGe材料以側向地蝕刻犧牲奈米片層302之SiGe材料，該SiGe材料對犧牲奈米片層304及奈米片通道層306之Si及SiGe材料具有選擇性。當例如犧牲奈米片層304及奈米片通道層306由Si或具有比犧牲奈米片層302之SiGe材料低的Ge濃度之SiGe形成時，氣相HCl(鹽酸)提供高蝕刻選擇性。
圖8A及圖8B為半導體結構100在形成介電層之部分800-1、800-2及800-3(統稱為及單獨稱為介電層800)之後的製造中間階段處之橫截面圖。圖8A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖8B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
舉例而言，介電層800形成於半導體結構100上以填充藉由移除犧牲奈米片層302留下之空間且在虛設閘極電極600及閘極封蓋層602之側向表面上形成用於閘極結構604之側壁。舉例而言，介電層800可藉由在半導體結構100之暴露表面上方沈積一或多個保形介電材料層而形成，該等暴露表面包括奈米片堆疊結構、虛設閘極電極600及閘極封蓋層602之暴露表面。介電材料亦沈積於半導體基板300及藉由移除犧牲奈米片層302而暴露之犧牲奈米片層304的表面上。在一些實施例中，介電層 800由低k介電材料形成。舉例而言，介電層800可由SiN、SiBCN、SiOCN、SiOC、SiO2或常用於形成FET裝置之絕緣閘極側壁間隔物的任何其他類型之介電材料(例如，具有小於5之k的低k介電材料)形成。在一個實施例中，介電材料使用高度保形沈積製程(諸如ALD)保形地沈積以確保凹口充分填充有介電材料。可利用諸如CVD及PVD之其他沈積方法以沈積高度保形介電材料層以填充凹口。
介電材料之保形層可使用具有減少之過度蝕刻之各向異性蝕刻製程而回蝕。各向異性蝕刻製程將介電層800維持為犧牲奈米片層304-1及304-2之暴露部分上的側壁，同時自半導體裝置200之犧牲奈米片層304-3及304-4以及奈米片通道層306之表面移除介電材料，如圖8A中所展示。在一些實施例中，犧牲奈米片層304-2之僅一部分可由介電層800覆蓋。各向異性蝕刻製程亦將介電層800維持為閘極結構604上之側壁，同時暴露閘極結構604之間的奈米片通道層306-3之部分。各向異性蝕刻亦暴露閘極封蓋層602。
如圖8A中所見，例如介電層800在Y-Z平面中環繞犧牲奈米片層304-1且至少部分環繞犧牲奈米片層304-2。如圖8B中所見，例如介電層800之部分800-1及部分800-2已填充於藉由移除犧牲奈米片層302而暴露之通道中，且介電層800之部分800-3亦已形成用於閘極結構604之側壁間隔物，同時使奈米片通道層306-3之部分暴露於閘極結構604之間。
圖9A及圖9B為半導體結構100在蝕刻包括犧牲奈米片層304-2、304-3及304-4之部分及奈米片通道層306-1、306-2及306-3之部分的奈米片堆疊結構之暴露層之後的製造中間階段處之橫截面圖。圖9A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)， 而圖9B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
舉例而言，一或多個蝕刻製程(例如，方向性RIE製程)可用於向下蝕刻奈米片堆疊結構至閘極結構604之間及周圍的介電層800之部分800-2，從而移除半導體層304-2至304-4及306-1至306-3之暴露部分。作為實例，介電層800之部分800-3及閘極封蓋層602可用作用於在蝕刻製程期間移除奈米片堆疊結構之半導體層304-2至304-4及306-1至306-3之蝕刻遮罩，該蝕刻製程對介電層800及閘極封蓋層602之材料為選擇性的。
圖10A及圖10B為半導體結構100在蝕刻犧牲奈米片層304-2、304-3及304-4之暴露部分且形成內部間隔物1000之後的製造中間階段處之橫截面圖。圖10A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖10B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
在一個實施例中，內部間隔物1000係藉由一種製程形成，該製程包含使奈米片堆疊結構之犧牲奈米片層304-2、304-3及304-4的暴露側壁表面側向地凹入以在奈米片堆疊結構之不受介電層800的部分800-3保護之側壁中形成凹口。如圖10B中所展示，犧牲奈米片層304-2、304-3及304-4之暴露側壁表面側向地凹入至預定深度，例如，在x方向上。經由定時蝕刻來控制側向凹口之量。在一個實施例中，凹口之深度實質上等於介電層800之鄰近部分800-3的厚度。
在一個說明性實施例中，側向蝕刻製程可使用具有蝕刻溶液之各向同性濕式蝕刻製程來執行，該蝕刻溶液適合於蝕刻對奈米片通道 層306、介電層800及其他暴露元件之半導體材料(例如，Si)具有選擇性之犧牲奈米片層304-2、304-3及304-4之半導體材料(例如，SiGe)。在另一實施例中，可執行各向同性乾式電漿蝕刻製程以側向蝕刻對奈米片通道層306、介電層800及其他暴露元件具有選擇性之犧牲奈米片層304-2、304-3及304-4之暴露側壁表面。
接著用介電材料填充凹口以在奈米片堆疊結構之側壁上形成內部間隔物1000(或嵌入之間隔物)。在一個實施例中，內部間隔物1000藉由以下操作形成：在半導體裝置結構上方沈積保形介電材料層，直至凹口填充有介電材料，隨後回蝕以移除過量介電材料。在一個實施例中，內部間隔物1000由用於形成介電層800之相同介電材料形成。舉例而言，內部間隔物1000可由SiN、SiBCN、SiOCN、SiOC、SiO2或常用於形成FET裝置之絕緣閘極側壁間隔物之任何其他類型之介電材料(例如，具有小於5之k的低k介電材料)形成。在一個實施例中，介電材料使用高度保形沈積製程(諸如ALD)保形地沈積以確保凹口充分填充有介電材料。可利用諸如CVD及PVD之其他沈積方法以沈積高度保形介電材料層以填充凹口。保形介電材料層可使用各向同性濕式蝕刻製程回蝕以移除奈米片堆疊結構之側壁上的過量介電材料且暴露奈米片通道層306之側壁，同時使介電材料保留於凹口中以形成內部間隔物1000。濕式蝕刻製程可包括但不限於緩衝氫氟酸(BHF)、稀釋氫氟酸(DHF)、氫氟酸硝酸(HNA)、磷酸、由乙二醇稀釋之HF(HF/EG)、鹽酸(HCl)或其任何組合。
圖11A及圖11B為半導體結構100在形成及圖案化蝕刻遮罩1100且根據蝕刻遮罩1100蝕刻通道穿過介電層800之部分800-2以暴露犧牲奈米片層304-1之後處的製造中間階段之橫截面圖。圖11A為沿著圖2之 剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖11B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
如圖11A及圖11B中所說明，利用微影製程以在包括閘極結構604之半導體結構100的一部分上方形成蝕刻遮罩1100。舉例而言，OPL可塗佈於半導體結構100上，隨後進行微影製程以圖案化OPL且形成蝕刻遮罩1100。OPL可包含例如藉由旋塗及烘烤以增強平坦化之樹脂材料。移除OPL之圖案化部分，使得蝕刻遮罩1100暴露鄰近於閘極結構604-1、閘極結構604-3與604-4之間及鄰近於閘極結構604-6之區中的介電層800之部分800-2。舉例而言，蝕刻遮罩1100可暴露每隔一對閘極結構604之間且在一些實施例中在將變成SDB之閘極結構604的任一側上之區，例如圖11B中所展示之實施例中的閘極結構604-1及604-6。如圖11A中所展示，蝕刻遮罩圖案化亦可暴露半導體裝置200-1及200-3之介電層800的部分800-2，同時覆蓋半導體裝置200-2及200-4之介電層800的部分800-2。利用方向性蝕刻製程(例如，方向性RIE製程)以根據蝕刻遮罩1100之圖案將介電層800之暴露部分800-2向下蝕刻至犧牲奈米片層304-1。舉例而言，蝕刻化學物質可對閘極封蓋層602、犧牲奈米片層304-1及蝕刻遮罩1100之材料具有選擇性。可接著例如使用電漿蝕刻製程或灰化製程來移除蝕刻遮罩1100。
圖12A及圖12B為半導體結構100在於犧牲奈米片層304-1之暴露部分及介電層800之部分800-2之暴露部分上形成源極/汲極區1200及1202之後的製造中間階段處之橫截面圖。圖12A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖12B為沿著圖2 之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
源極/汲極區1200及1202可例如藉由合適摻雜劑之植入形成，諸如使用離子植入、氣相摻雜、電漿摻雜、電漿浸沒離子植入、叢集摻雜、注入摻雜、液相摻雜、固相摻雜等。N型摻雜劑可選自磷(P)、砷(As)及銻(Sb)之群，且p型摻雜劑可選自硼(B)、氟化硼(BF2)、鎵(Ga)、銦(In)及鉈(Tl)之群。源極/汲極區1200及1202亦可由磊晶生長製程形成。在一些實施例中，磊晶製程包含原位摻雜(摻雜劑在磊晶期間併入磊晶材料中)。磊晶材料可自氣態或液態前驅物生長。磊晶材料可使用氣相磊晶(VPE)、分子束磊晶(MBE)、液相磊晶(LPE)、快速熱化學氣相沈積(RTCVD)、金屬有機化學氣相沈積(MOCVD)、超高真空化學氣相沈積(UHVCVD)、低壓化學氣相沈積(LPCVD)、有限反應處理CVD(LRPCVD)或其他合適製程生長。取決於電晶體之類型，磊晶矽、矽鍺(SiGe)、鍺(Ge)及/或碳摻雜矽(Si：C)矽可在沈積(原位摻雜)期間藉由添加摻雜劑來摻雜，諸如n型摻雜劑(例如，磷或砷)或p型摻雜劑(例如，硼或鎵)。摻雜劑濃度範圍可介於1×1019cm-3至3×1021cm-3，或較佳2×1020cm-3與3×1021cm-3之間。
在一些實施例中，源極/汲極區1200及1202可形成或生長於犧牲奈米片層304-1上及介電層800之鄰近於奈米片堆疊結構之部分800-2上，且直至介電層800之位於奈米片通道層306-3上方之部分800-3上，使得奈米片通道層306-3不再暴露。在一些實施例中，源極/汲極區1200及1202可形成或生長於奈米片通道層306-3上方，且接著相對於奈米片通道層306-3在z方向上凹入或圖案化回至所要高度。值得注意，圖12B展示沿著nFET或pFET半導體裝置200之圖2之橫截面B-B。因此，圖12B中之源 極/汲極區1200包含相同材料或摻雜劑等，例如n型材料或p型材料，但並非兩者。相反，圖12A說明跨越不同類型之多個半導體裝置200之圖2的橫截面A-A。在此情況下，說明n型材料及p型材料兩者。舉例而言，在源極/汲極區1200包含n型材料或摻雜劑之情況下，源極/汲極區1202將包含p型材料或反之亦然。
圖13A及圖13B為半導體結構100在形成層間介電質(ILD)1300之後的製造中間階段處之橫截面圖。圖13A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖13B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
舉例而言，沈積包括但不限於SiOx、低溫氧化物(LTO)、高溫氧化物(HTO)、可流動氧化物(FOX)或一些其他介電質之介電材料以在閘極結構604以及源極/汲極區1200及1202上形成ILD 1300。ILD 1300可使用包括但不限於CVD、PECVD、RFCVD、PVD、ALD、MLD、MBD、PLD及/或LSMCD、濺鍍及/或鍍覆之沈積技術來沈積。可執行例如化學機械拋光(CMP)之平坦化以自ILD 1300移除過量材料且平坦化所得結構。平坦化可向下執行至閘極結構604之虛設閘極電極600，使得移除閘極封蓋層602且暴露虛設閘極電極600。根據例示性實施例，ILD 1300使不同閘極結構604彼此電隔離。
圖14A及圖14B為半導體結構100在於對應於SDB之閘極結構604-1及604-6上方形成犧牲蓋1400及蝕刻遮罩1402之後的製造中間階段處之橫截面圖。圖14A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖14B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
硬遮罩藉由沈積介電材料層來形成於ILD 1300之平坦化表面、介電層800之部分800-3及虛設閘極電極600上，該介電材料諸如氮化矽(SiN)、氮化矽碳(SiCN)、氮氧化矽(SiON)、氮化硼(BN)、氮化矽硼(SiBN)、氮化矽硼碳(SiBCN)、氧碳氮化矽(SiOCN)或常用於形成犧牲封蓋層之其他類似材料。
接著圖案化硬遮罩以在閘極結構604-1及604-6上方形成犧牲蓋1400。舉例而言，利用微影製程在包括閘極結構604-1及閘極結構604-6之半導體結構100的一部分上方形成蝕刻遮罩1402。舉例而言，OPL可塗佈於半導體結構100上，隨後進行微影製程以圖案化OPL且形成蝕刻遮罩1402。OPL可包含例如藉由旋塗及烘烤以增強平坦化之樹脂材料。移除OPL之圖案化部分，使得蝕刻遮罩1402暴露閘極結構604-2至604-5之虛設閘極電極600上方的硬遮罩，同時閘極結構604-1及604-6上方之硬遮罩藉由蝕刻遮罩1402保留。利用例如方向性RIE製程之方向性蝕刻製程以根據蝕刻遮罩1402之圖案將暴露硬遮罩向下蝕刻至虛設閘極結構604-2至604-5，從而在閘極結構604-1及604-6上方形成犧牲蓋1400。舉例而言，蝕刻化學物質可對ILD 1300、虛設閘極電極600及介電層800之材料具有選擇性。
圖15A及圖15B為半導體結構100在移除虛設閘極電極600及犧牲奈米片層304-2、304-3及304-4以及閘極結構604-2至604-5之後的製造中間階段處之橫截面圖。圖15A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖15B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
使用已知蝕刻技術及蝕刻化學物質蝕刻掉虛設閘極電極 600。舉例而言，虛設閘極材料可使用選擇性乾式蝕刻或濕式蝕刻製程藉由適合的蝕刻化學物質移除，該等蝕刻化學物質包括氫氧化銨(NH4OH)、四甲基氫氧化銨(TMAH)或SF6電漿。虛設閘極電極600之蝕刻對ILD 1300、介電層800及犧牲奈米片層304及奈米片通道層306具有選擇性，從而保護奈米片堆疊結構之半導體材料在多晶矽蝕刻製程期間免於刻蝕。虛設閘極電極600之蝕刻打開閘極結構604-2至604-5。
選擇性地蝕刻掉犧牲奈米片層304-2、304-3及304-4以釋放奈米片通道層306，從而允許打開的閘極結構604-2至604-5延伸至奈米片通道層306之間及鄰近於該等奈米片通道層的空間中。在此實施例中，打開的閘極結構604-2至604-5包括由介電層800之部分800-3及內部間隔物1000界定之內部區內之打開的空間。
舉例而言，可使用濕式蝕刻製程來蝕刻掉對奈米片通道層306(例如，Si層)具有選擇性之犧牲奈米片層304-2、304-3及304-4(例如，SiGe層)。在一個實施例中，可使用氣相HCl(鹽酸)或濕式蝕刻溶液選擇性地蝕刻(具有高蝕刻選擇性)犧牲奈米片層304-2、304-3及304-4之SiGe材料以側向地蝕刻犧牲奈米片層304-2、304-3及304-4之SiGe材料，該SiGe材料對奈米片通道層306之矽材料具有選擇性。當例如奈米片通道層306由Si或具有比犧牲奈米片層304-2、304-3及304-4之SiGe材料低的Ge濃度之SiGe形成時，氣相HCl(鹽酸)提供高蝕刻選擇性。如圖15B中可見，此時並不蝕刻掉犧牲奈米片層304-1，因為其受介電層800之部分800-2保護。
在一些實施例中，虛設閘極電極600或犧牲奈米片層304之蝕刻亦可移除蝕刻遮罩1402。在其他實施例中，可使用諸如電漿蝕刻製 程或灰化製程之單獨製程來移除蝕刻遮罩1402。在一些實施例中，在蝕刻虛設閘極電極600之前移除蝕刻遮罩1402。
圖16A及圖16B為半導體結構100在於閘極結構604-2至604-5中形成閘極導體層1600且移除犧牲蓋1400之後的製造中間階段處之橫截面圖。圖16A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖16B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
在一些實施例中，視情況選用之閘極介電層(未展示)在形成閘極導體層1600之前形成。閘極介電層包含例如高K介電層，其包括但未必限於HfO2(氧化鉿)、ZrO2(氧化鋯)、氧化鉿鋯、Al2O3(氧化鋁)及Ta2O5(五氧化鉭)或其他電子級(EG)氧化物。高k材料之實例亦包括但不限於金屬氧化物，諸如氮氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氮氧化鋯矽、氧化組、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。在一個實施例中，閘極介電層之介電材料使用高度保形沈積製程(諸如ALD)保形地沈積。可利用諸如CVD及PVD之其他沈積方法以沈積高度保形介電材料層以覆蓋閘極結構604之暴露部分。
閘極導體層1600可包括金屬閘極或功函數金屬(WFM)。在說明性實施例中，閘極導體層1600包含用於nFET裝置或pFET裝置之WFM。對於nFET裝置，用於閘極導體之WFM可包含鈦(Ti)、鋁(Al)、鈦鋁(TiAl)、鈦鋁碳(TiAlC)、Ti與Al合金之組合、包括障壁層(例如，氮化鈦(TiN)或另一合適材料)之堆疊，隨後為前述WFM材料中之一或多者等。對於pFET裝置，用於閘極導體之WFM可包含TiN、氮化鉭(TaN)或 另一合適的材料。在一些實施例中，pFET WFM可包括金屬堆疊，其中形成較厚障壁層(例如，TiN、TaN等)，隨後形成WFM，諸如Ti、Al、TiAl、TiAlC或Ti與Al合金之任何組合。應瞭解，各種其他材料可視需要用於閘極導體層1600。
閘極導體層1600可使用包括但不限於CVD、PECVD、RFCVD、PVD、ALD、MLD、MBD、PLD、LSMCD、濺鍍及/或鍍覆之沈積技術來沈積。在說明性實施例中，閘極導體層1600沈積於半導體裝置結構上，包括在STI層1300上、在奈米片堆疊結構之奈米片通道層306上及之間以及在閘極結構604-2至604-5內，例如圖16B中所見。過量WFM材料可使用例如蝕刻或CMP製程移除。在一些實施例中，蝕刻或CMP製程亦可移除犧牲蓋1400以暴露閘極結構604-1及604-6之虛設閘極電極600。
圖17A及圖17B為半導體結構100在向下打開閘極結構604-1及604-6至犧牲奈米片層304-1且移除犧牲奈米片層304-1之後的製造中間階段處之橫截面圖。圖17A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖17B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
使用一或多個蝕刻製程打開閘極結構604-1及604-6以移除虛設閘極電極600、犧牲層304-2、304-3及304-4、奈米片通道層306及介電層800之部分800-2從而暴露閘極結構604-1及604-6下之犧牲奈米片層304-1。舉例而言，可利用對STI層1300及閘極導體層1600具有選擇性之方向性各向異性RIE製程。各向異性RIE經組態以蝕刻掉閘極結構604-1及604-6中之所有層，該等層包括虛設閘極電極600、犧牲層304-2、304-3 及304-4、奈米片通道層306及介電層800之部分800-2以在單一製程中暴露犧牲奈米片層304-1。在一些實施例中，各向異性RIE亦可至少部分蝕刻至犧牲奈米片層304-1中。接著可使用氣相HCl(鹽酸)或濕式蝕刻溶液選擇性地蝕刻(具有高蝕刻選擇性)犧牲奈米片層304-1之SiGe材料以側向蝕刻對介電層800及內部間隔物1000具有選擇性之犧牲奈米片層304-1的SiGe材料。在其他實施例中，虛設閘極電極600、犧牲層304-2、304-3及304-4、奈米片通道層306以及介電層800之部分800-2可在多個蝕刻製程中被蝕刻掉。
圖18A及圖18B為半導體結構100在於打開的閘極結構604-1及604-6中及藉由移除犧牲奈米片層304-1暴露之通道中形成BPR 1800之後的製造中間階段處之橫截面圖。圖18A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，而圖18B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
BPR 1800可包含金屬基材料，諸如鎢、鈷、鋯、鉭、鈦、鋁、釕及/或銅。BPR 1800可藉由使用例如包括但不限於CVD、PECVD、RFCVD、PVD、ALD、MLD、MBD、PLD、LSMCD、濺鍍及/或鍍覆之沈積技術來形成。在一些實施例中，沈積BPR 1800之金屬基材料以填充藉由移除犧牲奈米片通道層304-1暴露之通道且填充打開的閘極結構604-1及604-6。CMP可用於平坦化半導體結構100及蝕刻掉任何非所需金屬基材料。
圖19A及圖19B為半導體結構100在閘極導體層1600及BPR 1800凹入閘極結構604-1至604-6中之後的製造中間階段處之橫截面圖。圖19A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z 平面)，而圖19B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)。
可使用一或多個蝕刻製程使閘極導體層1600及BPR 1800凹入。舉例而言，在閘極導體層1600與BPR 1800之金屬基材料不同的情況下，可利用兩種不同的蝕刻製程。作為實例，第一各向同性濕式蝕刻製程可用於使對BPR 1800之材料具有選擇性之閘極導體層1600凹入，且第二各向同性濕式蝕刻製程可用於使對閘極導體層1600之材料具有選擇性的BPR 1800凹入。
圖20A、圖20B、圖21及圖22為半導體結構100在形成暴露閘極結構604-1及604-6之蝕刻遮罩2000且將BPR 1800向下刻蝕至介電層800之部分800-2的層級以打開閘極結構604-1及604-6之後的製造中間階段處之橫截面圖。圖20A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，圖20B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)，圖21為沿著圖2之剖面線C-C截取之半導體結構100的示意性橫截面側視圖(X-Z平面)，且圖22為沿著圖2之剖面線D-D截取之半導體結構100的示意性側視圖(Y-Z平面)。
對於蝕刻遮罩1402，可以上文所描述之方式形成及圖案化蝕刻遮罩2000以暴露鄰近於閘極結構604-1及604-6之BPR 1800及ILD 1300之部分及介電層800。
BPR 1800可使用例如定時各向異性蝕刻在z方向上向下蝕刻至介電層800之部分800-2的層級，但可替代地利用其他蝕刻製程。蝕刻經組態以使BPR 1800之一部分保留於閘極結構604-1及閘極結構604-6中之每一者中且不過度蝕刻至設置於介電層800之部分800-1與部分800-2之 間的BPR 1800中。
如圖21中可見，閘極結構604-1及604-6中之BPR 1800的材料未在C-C橫截面處回蝕，此係因為其將用作與BPR 1800之上位準電連接的接觸件。如圖22中見到，例如BPR 1800形成接觸柱1800-1、1800-2及1800-3，其中蝕刻遮罩2000在頂部上由對應於每一半導體裝置200之SDB閘極結構604-1的凹谷分隔開。如圖22中見到，用黑色虛線說明奈米片通道層以展示其已在D-D橫截面中被蝕刻掉但在彼等位置中(例如，在x方向上)延伸穿過半導體裝置200。類似地，圖21中所展示之白色虛線指示BPR 1800例如在y方向上延伸穿過SDB之位置，且圖22中所展之白色虛線指示BPR 1800例如在X方向上延伸穿過半導體裝置200之位置。
圖23A、圖23B、圖24及圖25為半導體結構100在形成蝕刻遮罩2300且執行閘極切割以分離n型與p型半導體裝置200之間的BPR 1800之後的製造中間階段處之橫截面圖。圖23A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，圖23B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)，圖24為沿著圖2之剖面線C-C截取之半導體結構100的示意性橫截面側視圖(X-Z平面)，且圖25為沿著圖2之剖面線D-D截取之半導體結構100的示意性側視圖(Y-Z平面)。
在一些實施例中，蝕刻遮罩2000可例如使用電漿蝕刻製程或灰化製程移除，且可例如使用上文所描述之技術形成及圖案化新蝕刻遮罩2300以在設置於BPR 1800之柱1800-1、1800-2與1800-3之間的STI層500之部分上方暴露BPR 1800。接著例如使用對蝕刻遮罩2300及STI層500具有選擇性之RIE將BPR 1800之暴露部分向下蝕刻至STI層500，以切 割BPR 1800之柱1800-1、1800-2及1800-3之間的連接。每一柱1800-1、1800-2及1800-3現在切割之後具有其自身BPR 1800，如例如圖25中所展示。
圖26A、圖26B、圖27及圖28為半導體結構100在移除蝕刻遮罩2300且在閘極結構604-1至604-6之暴露部分中及BPR 1800之柱1800-1、1800-2與1800-3之間形成ILD層2600以將柱1800-1、1800-2與1800-3彼此電隔離之後的製造中間階段處之橫截面圖。圖26A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，圖26B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)，圖27為沿著圖2之剖面線C-C截取之半導體結構100的示意性橫截面側視圖(X-Z平面)，且圖28為沿著圖2之剖面線D-D截取之半導體結構100的示意性側視圖(Y-Z平面)。
在一些實施例中，可例如使用電漿蝕刻製程或灰化製程移除蝕刻遮罩2000，且可例如藉由沈積介電材料形成ILD 2600，該介電材料包括但不限於SiN、SiOx、低溫氧化物(LTO)、高溫氧化物(HTO)、可流動氧化物(FOX)或一些其他介電質，以在閘極結構604中及在BPR 1800之柱1800-1、1800-2與1800-3之間形成ILD 2600。ILD 2600可使用包括但不限於CVD、PECVD、RFCVD、PVD、ALD、MLD、MBD、PLD及/或LSMCD、濺鍍及/或鍍覆之沈積技術來沈積。可執行例如化學機械拋光(CMP)之平坦化以自ILD 2600移除過量材料且平坦化所得結構。
圖29A、圖29B、圖30及圖31為半導體結構100在形成至源極/汲極區1200及1202之閘極接觸件2900且形成額外ILD 1300及2600且開槽及形成頂部接觸件3000之後的製造中間階段處之橫截面圖，該等源極/ 汲極區與其對應半導體裝置200之BPR 1800電隔離。圖29A為沿著圖2之剖面線A-A截取之半導體結構100的示意性側視圖(Y-Z平面)，圖29B為沿著圖2之剖面線B-B截取之半導體結構100的示意性橫截面側視圖(X-Z平面)，圖30為沿著圖2之剖面線C-C截取之半導體結構100的示意性橫截面側視圖(X-Z平面)，且圖31為沿著圖2之剖面線D-D截取之半導體結構100的示意性側視圖(Y-Z平面)。
舉例而言，藉由以下操作形成蝕刻遮罩：在半導體結構100上方塗佈OPL材料層，隨後進行微影製程以圖案化OPL，使得蝕刻遮罩暴露設置於與BPR 1800隔離之彼等源極/汲極區1200及1202上方的ILD 1300。OPL可包含例如藉由旋塗及烘烤以增強平坦化之樹脂材料。移除OPL之經圖案化部分，且將圖案向下蝕刻至ILD 1300中以打開及暴露與BPR 1800電隔離之源極/汲極區1200及1202，如例如在圖29A及圖29B中所見。在說明性實施例中，例如方向性RIE製程之蝕刻製程對源極/汲極區1200及1202、介電層800及BPR 1800之材料具有選擇性。在一些實施例中，可利用對此等材料中之一或多者具有選擇性之多個蝕刻製程。可例如使用電漿蝕刻製程或灰化製程來移除蝕刻遮罩。
藉由沈積接觸材料，諸如包括但未必限於鎢、鈷、鋯、鉭、鈦、鋁、釕及/或銅之導電材料而形成與暴露源極/汲極區1200及1202接觸之閘極接觸件2900。在一些實施例中，包括例如鈦及/或氮化鈦之襯裡層(未展示)可在沈積接觸材料之前形成於暴露的源極/汲極區1200及1202上。可使用一或多種沈積技術執行接觸材料之沈積，該等沈積技術包括但未必限於CVD、PECVD、PVD、ALD、MBD、PLD、LSMCD及/或旋塗，隨後使用諸如CMP之平坦化製程進行平坦化。
在形成閘極接觸件2900之後，再次沈積ILD材料以在半導體結構100上方形成ILD 1300及2600之剩餘物。使用例如沈積技術沈積ILD材料，該等沈積技術包括但不限於CVD、PECVD、RFCVD、PVD、ALD、MLD、MBD、PLD、LSMCD、濺鍍及/或鍍覆，隨後進行平坦化製程，諸如CMP。
在ILD 1300及ILD 2600中，在閘極接觸件2900及柱1800-1、1800-2及1800-3上方分別使用例如微影打開接觸溝槽或通孔，隨後進行RIE製程以將接觸溝槽向下蝕刻至閘極接觸件2900及柱1800-1、1800-2及1800-3以暴露閘極接觸件2900及柱1800-1、1800-2及1800-3之頂部表面。接觸層之頂部接觸件3000藉由沈積接觸材料形成於接觸溝槽中之閘極接觸件2900及柱1800-1、1800-2及1800-3的暴露表面上，該接觸材料形例如包括但未必限於鎢、鈷、鋯、鉭、鈦、鋁、釕及/或銅之導電材料，例如圖29A、圖29B、圖30及圖31中所見。可使用一或多種沈積技術執行接觸材料之沈積，該等沈積技術包括但未必限於CVD、PECVD、PVD、ALD、MBD、PLD、LSMCD及/或旋塗，隨後使用諸如CMP之平坦化製程進行平坦化。
如圖29A及圖29B中可見，在一個實例實施例及佈局中，源極/汲極區1200及1202在x方向及y方向兩者上在與BPR 1800之接觸件與閘極接觸件2900之間交替。此允許此等區及閘極結構604自身的密度增加，因為在接觸材料之間存在短路之可能性減小。另外，如在圖30及圖31中所見，每一半導體裝置200之BPR 1800經由設置於SDB中之各別柱1800-1、1800-2及1800-3及對應頂部接觸件3000供應，從而允許自沒有主動閘極位於其中之區上方而非自半導體結構100之一側將電力饋入至每 一半導體裝置200之BPR 1800。另外，由於BPR 1800藉由柱1800-1、1800-2及1800-3之間的ILD 2600切割，故不同電壓可饋入至柱1800-1、1800-2及1800-3。舉例而言，在一些實施例中，導柱1800-1及1800-3可例如經由其對應頂部接觸件3000電通信，且將相同電壓之電力供應至相同類型之半導體裝置200，例如pFET或nFET，而柱1800-2可將不同電壓之電力供應至不同類型之半導體裝置200。在半導體裝置200-1及200-4為pFET型裝置而半導體裝置200-2及200-3為nFET型裝置之實例中。在此實例中，柱1800-1及1800-3以第一電壓將電力供應至pFET半導體裝置200-1及200-4之BPR 1800，而柱1800-2以第二電壓將電力供應至nFET半導體裝置200-2及200-4之BPR 1800。
此後，可執行任何已知順序之處理步驟以完成半導體結構之製造，其細節並非理解說明性實施例所需的。簡言之，作為實例，中段(MOL)處理可繼續形成MOL接觸(例如，閘極接觸件、源極/汲極接觸件等)。接著，可執行後段(BEOL)製程模組以製造BEOL互連結構，該BEOL互連結構提供至MOL接觸件/MOL接觸件之間的連接，以及形成作為前段(FEOL)層之部分的其他主動或被動裝置。
圖32為根據第二實施例之半導體積體電路結構3200(在本文中亦被稱作半導體結構3200)之示意性俯視圖(X-Y平面)。為清楚起見，在圖32中未展示半導體結構3200之一些元件。與圖1之第一實施例之各自包含單一非主動閘極的SDB 104相比，半導體結構3200包含雙擴散中斷(DDB)3202，各自包含分離主動閘極3204之群組的一對非主動閘極。如下文將參看圖33至圖36更詳細地描述及說明，以類似於半導體積體電路結構100之方式，經由自上而下接觸件3206或自下而上接觸件3208將電力 供應至與主動閘極3204相關聯之源極/汲極區。自下而上接觸件3208電連接至設置於源極/汲極區下方之埋入式電力軌(BPR)3210。舉例而言，在一些實施例中，在主動閘極3204之一側上的源極/汲極區連接至自上而下接觸件3206，而在主動閘極3204之另一側上的源極/汲極區經由自下而上接觸件3208連接至BPR 3210。雖然參考自上而下接觸件及自下而上接觸件進行描述，但半導體結構3200可在任何方向上形成有接觸件。自上而下接觸件3206及自下而上接觸件3208兩者之使用提供減少的尖端至尖端間距，其減少短路之出現且允許改良源極/汲極密度。如圖32中所見，相比於跨越圖1之第一實施例之SDB 104延伸的BPR 110，BPR 3210並未在x方向上跨越DDB 3202延伸。
圖33為半導體結構3200之區段3212之示意俯視圖(X-Y平面)且將用於進一步說明半導體結構3200之特徵。如圖33中所見，半導體結構3200包含半導體區3302-1、3302-2、3302-3及3302-4(統稱或單獨稱為半導體區3302)，在該等半導體區上形成DDB 3304-1及3304-2(統稱或單獨稱為DDB 3304)及主動閘極3306-1、3306-2、3306-3及3306-4(統稱或單獨稱為主動閘極3306)。每一半導體區3302-1、3302-2、3302-3及3302-4包含在每一DDB 3304之間但並非跨越每一DDB 3304延伸之對應BPR 3210-1、3210-2、3210-3及3210-4，統稱或單獨稱為BPR 3210。舉例而言，給定BPR 3210之一部分延伸至對應DDB 3304之第一非主動閘極，但不延伸在DDB 3304之非主動閘極之間。
雖然說明為具有在兩個DDB 3304之間的四個主動閘極3306之四個半導體裝置3302，但可包括任何數目個半導體區3302、DDB 3304及主動閘極3306，其中任何數目個主動閘極3306設置於每一對DDB 3304之間。在一些實施例中，舉例而言，半導體區3302可形成為nFET或pFET裝置。在一些實施例中，半導體區3302-1及3302-4可包含pFET裝置，而半導體區3302-2及3302-3可包含nFET裝置。在其他實施例中，半導體區3302可在nFET與pFET裝置之間交替，其中例如半導體區3302-1及半導體區3302-3包含pFET裝置，而半導體區3302-2及半導體區3302-4包含nFET裝置，或反之亦然。
每一半導體區3302之DDB 3304之間的BPR 3210經由DDB 3304中之一或多個對應的自上而下接觸件3308或3310供應有電力。舉例而言，自上而下接觸件3308可設定成第一電壓，而自上而下接觸件3310可設定成不同於第一電壓的第二電壓。自上而下接觸件3308將電力供應至半導體區3302-1及3302-4之BPR 3210，而自上而下接觸件3310將電力供應至半導體區3302-2及3302-3之BPR 3210。DDB 3304中用於將電力供應至BPR 3210之自上而下接觸件3308及3310的使用允許減少n2n及p2p間距，此係因為不需要BPR形成於淺溝槽隔離(STI)層內。在一些實施例中，相同接觸件3308或3310可用於將電力供應至DDB 3304之兩側上的BPR 3210。圖33亦界定類似於橫截面A-A、B-B、C-C及D-D之橫截面A'-A'、B'-B'、C'-C'及D'-D'，不同之處在於橫截面D'-D'對應於其中不存在BPR 3210之DDB 3302-1的部分。橫截面A'-A'、B'-B'、C'-C'及D'-D'將用於圖34A至圖36。
圖34A、圖34B、圖35及圖36為圖32之半導體結構3200在類似於圖1之半導體結構100的圖29A、圖29B、圖30及圖31處之點處的製造中間階段之橫截面圖。圖34A為沿著圖33之剖面線A'-A'截取之半導體結構3200的示意性側視圖(Y-Z平面)，圖34B為沿著圖33之剖面線B'-B'截 取之半導體結構3200的示意性橫截面側視圖(X-Z平面)，圖35為沿著圖33之剖面線C'-C'截取之半導體結構3200的示意性橫截面側視圖(X-Z平面)，且圖36為沿著圖33之剖面線D'-D'截取之半導體結構3200的示意性側視圖(Y-Z平面)。
在說明性實施例中，如34A、圖34B、圖35及圖36中所展示之半導體結構3200使用與如圖29A、圖29B、圖30及圖31中所展示之半導體結構100類似的製程及步驟來形成，其中例如相似數字表示相似特徵。舉例而言，半導體結構3200包含半導體基板3300、STI層3500、閘極結構3604-1至3604-6、介電層3800之部分3800-1、3800-2及3800-3、內部間隔物4000、源極/汲極區4200及4202、ILD 4300、ILD、閘極導體層4600、BPR 4800、ILD 5600、閘極接觸件5900及頂部接觸件6000。舉例而言，圖3至圖31中描述之步驟及製程中的一些或全部可用於按類似於半導體結構100之形成的方式形成半導體結構3200。現將更詳細地描述此等製程與結構之間的差異。
參考圖33、圖34A及圖34B，由於在DDB 3304處切割半導體裝置3302，故執行額外蝕刻，且STI層3500經擴展以包括DDB 3304下方之半導體裝置3302的末端。舉例而言，在形成STI層3500之步驟期間，例如類似於參考圖4A至圖5A展示及描述之彼等步驟，亦對奈米片堆疊結構及半導體基板3300之末端執行STI層3500之蝕刻及形成，使得STI層3500形成於將至少部分地位於DDB閘極結構3604-1及3604-6下及鄰近的位置中，例如如圖34B中所展示。另外，如圖36中所展示，與STI層500僅形成於如例如圖31中所展示之柱1800-1、1800-2及1800-3及BPR 1800之間的切口下之第一實施例相比，STI層3500沿著橫截面D'-D'跨越整個 DDB延伸。
亦如圖34B中所見，DDB之閘極結構3604-1及3604-6向下延伸至BPR 4800之側，使得BPR 4800在任一末端上由閘極結構3604-1及3604-6之介電層3800之部分3800-3且由STI層3500封蓋，其中ILD 4300之一部分例如在x方向上亦將BPR 4800與DDB隔離。在一些實施例中，例如代替以圖8B中所展示之方式形成用於閘極結構3604-1及3604-6之虛設閘極電極及介電層3800，用於閘極結構3604-1及3604-6之虛設閘極電極及介電層3800的一部分可向下形成至鄰近於奈米片堆疊結構之STI層3500。當移除虛設閘極電極及最底部犧牲層以例如使用上文參考圖17A至圖18B所描述之製程來形成BPR 4800時，介電層3800之部分3800-3如例如圖34B中所展示。當BPR 4800之材料與介電層3800之暴露部分3800-1、3800-2及3800-3相抵沈積時，該材料亦與接觸虛設閘極電極之部分的STI層3500的暴露部分相抵沈積。以此方式，可製造半導體結構3200，其經由設置於DDB中之接觸件將電力供應至BPR。此半導體結構3200提供DDB之益處同時提供具有增加之密度的能力。
所揭露半導體結構100及3200允許改良的單元高度縮放及佈線密度，其中BPR不受用於每一半導體裝置之閘極的節距限制，例如，此係因為BPR在閘極結構下及跨越閘極結構延伸在單或雙擴散中斷之間。藉由在閘極結構下形成BPR，BPR亦為半導體裝置提供背側屏蔽，從而限制背側電磁***攻擊對閘極結構之潛在影響。
應理解，本文中所論述之用於製造半導體結構的方法可易於併入半導體處理流程、半導體裝置及具有各種類比及數位電路或混合信號電路之積體電路內。特定言之，積體電路晶粒可用各種裝置製造，諸如 場效電晶體、雙極電晶體、金屬氧化物半導體電晶體、二極體、電容器、電感器等。根據本發明之積體電路可用於應用、硬體及/或電子系統中。用於實施本發明之合適硬體及系統可包括但不限於個人電腦、通信網路、電子商務系統、可攜式通信裝置(例如，蜂巢式電話)、固態媒體儲存裝置、功能電路等。併有此等積體電路之系統及硬體被視為本文中所描述之實施例的部分。鑒於本文所提供之本發明之教示，一般熟習此項技術者將能夠涵蓋本發明之技術的其他實施及應用。
儘管已在本文中參考隨附圖式描述了例示性實施例，但應理解，本發明不限於彼等精確實施例，且在不脫離隨附申請專利範圍之範疇的情況下，熟習此項技術者可在其中進行各種其他改變及修改。
100:半導體積體電路結構/半導體結構
102:主動閘極
104:單擴散中斷
106:自上而下接觸件
108:自下而上接觸件
110:埋入式電力軌
112:部分
X:方向
Y:方向
Z:方向

Claims (25)

  1. 一種半導體結構，其包含：一閘極；一第一源極/汲極區；一第二源極/汲極區；一擴散中斷；及一電力軌，其設置於該閘極、第一源極/汲極區及第二源極/汲極區下且延伸至該擴散中斷，該電力軌與該第一源極/汲極區電接觸。
  2. 如請求項1之半導體結構，其中該第一源極/汲極區設置於該閘極之一第一側上，且該第二源極/汲極區設置於該閘極之一第二側上。
  3. 如請求項1之半導體結構，其中該第二源極/汲極區藉由一介電層與該電力軌隔離。
  4. 如請求項1之半導體結構，其中藉由一介電層使該閘極與該電力軌隔離。
  5. 如請求項1之半導體結構，其進一步包含一接觸件，該第二源極/汲極區設置於該接觸件與該電力軌之間。
  6. 如請求項2之半導體結構，其中藉由一介電層使該接觸件與該電力軌 電隔離。
  7. 一種半導體結構，其包含：一第一主動閘極；一擴散中斷，該擴散中斷包含一隔離區，該隔離區經組態以使該第一主動閘極與至少一第二主動閘極電隔離；及一電力軌，其設置於該第一主動閘極下且延伸至該擴散中斷，該擴散中斷包含電耦接至該電力軌之一接觸件。
  8. 如請求項7之半導體結構，其中：該擴散中斷之該隔離區包含一非主動閘極結構，該第二主動閘極設置於該非主動閘極結構之與該第一主動閘極相對之一側上；且該電力軌延伸穿過該擴散中斷且位於第二閘極下。
  9. 如請求項7之半導體結構，其中：該擴散中斷之該隔離區包含第一隔離區及第二隔離區，該第二主動閘極設置於該第一隔離區及該第二隔離區之與該第一主動閘極相對之一側上；該電力軌延伸至該第一隔離區；且一第二電力軌在該第二閘極下自該第二隔離區延伸。
  10. 如請求項9之半導體結構，其中：該接觸件延伸在該擴散中斷之該第一隔離區與該第二隔離區之間； 該電力軌電耦接至該第一隔離區中之該接觸件；且該第二電力軌電耦接至該第二隔離區中之該接觸件。
  11. 如請求項9之半導體結構，其中該第一隔離區及該第二隔離區各自包含填充有一介電材料之一非主動閘極。
  12. 如請求項7之半導體結構，其中該接觸件包含該擴散中斷之一第一接觸件，該擴散中斷包含藉由一介電層與該第一接觸件電隔離之至少一第二接觸件，該第二接觸件電耦接至自該擴散中斷延伸且位於一第三閘極下之一第二電力軌。
  13. 一種半導體結構，其包含：一半導體基板；一第一介電層，其設置於該半導體基板上；一電力軌，其設置於該第一介電層上；一第二介電層，其設置於該電力軌上；一閘極，其自該第二介電層延伸；及一擴散中斷，其中該電力軌設置於該閘極下且延伸至該擴散中斷。
  14. 如請求項13之半導體結構，其中該電力軌之至少一部分設置於一淺溝槽隔離層上。
  15. 如請求項13之半導體結構，其中該第二介電層包含至少一個間隙，該電力軌經由該至少一個間隙與至少一個源極/汲極區電通信。
  16. 如請求項15之半導體結構，該電力軌藉由該第二介電層與至少另一源極/汲極區電隔離。
  17. 如請求項15之半導體結構，其中電力軌藉由該第二介電層與該閘極電隔離。
  18. 一種半導體結構，其包含：複數個半導體裝置，藉由一介電層使該等半導體裝置中之每一者與一鄰近半導體裝置隔離；一第一擴散中斷，其跨越該複數個半導體裝置延伸；一第二擴散中斷，其跨越該複數個半導體裝置延伸；及複數個主動閘極，其跨越該複數個半導體裝置延伸，該複數個主動閘極設置於該第一擴散中斷與該第二擴散中斷之間，每一半導體裝置包含在該複數個主動閘極下延伸在該第一擴散中斷與該第二擴散中斷之間的一電力軌。
  19. 如請求項18之半導體結構，其中該第一擴散中斷包含一第一接觸件及一第二接觸件，藉由該介電層使該第一接觸件與該第二接觸件隔離，該第一接觸件電耦接至該複數個半導體裝置中之一第一半導體裝置的該電力軌，且該第二接觸件電耦接至該複數個半導體裝置中之一第二半導體裝置 的該電力軌。
  20. 如請求項19之半導體結構，其中該第二擴散中斷包含一第三接觸件及一第四接觸件，藉由該介電層使該第三接觸件與該第四接觸件隔離，該第三接觸件電耦接至該第一半導體裝置之該電力軌，且該第四接觸件電耦接至該第二半導體裝置之該電力軌。
  21. 如請求項18之半導體結構，其中：每一半導體裝置包含***於該等閘極之間的複數個源極/汲極區；該複數個半導體裝置中之一第一半導體裝置的一第一源極/汲極區設置成與該第一半導體裝置之該電力軌電接觸；且該第一半導體裝置之一第二源極/汲極區與該第一半導體裝置之該電力軌電隔離。
  22. 如請求項21之半導體結構，其中該第一源極/汲極區設置於該複數個閘極中之一給定閘極的一第一側上，且該第二源極/汲極區設置於該給定閘極之一第二側上。
  23. 一種製造一半導體結構之方法，其包含：在一半導體基板上形成一堆疊結構，該堆疊結構包含一第一犧牲層、一第二犧牲層、設置於該第一犧牲層與該第二犧牲層之間的一第三犧牲層、複數個額外犧牲層及複數個通道層；在該堆疊結構上形成複數個閘極結構； 用一介電材料替換該第一犧牲層及該第二犧牲層以形成對應的第一介電層及第二介電層，該介電材料亦在該等閘極結構上形成側壁；蝕刻該複數個額外犧牲層、複數個通道層及在該複數個閘極結構中之第一閘極結構與第二閘極結構之間的第二介電層，以經由該第二介電層暴露該第三犧牲層；在該第一閘極結構與該第二閘極結構之間形成一源極/汲極區且與該第三犧牲層接觸；打開該複數個閘極結構中之一給定閘極結構以暴露該第三犧牲層，其中該給定閘極結構形成一擴散中斷；及用一電力軌替換該第三犧牲層，該電力軌與該源極/汲極區接觸，其中該電力軌設置於該複數個閘極結構下且延伸至該擴散中斷。
  24. 如請求項23之方法，其中該第三犧牲層之一厚度大於該第二犧牲層之一厚度。
  25. 如請求項23之方法，其進一步包含用一介電材料填充該給定閘極結構以形成該擴散中斷之一隔離區，該擴散中斷包含電耦接至該電力軌以將電力供應至該電力軌之一接觸件。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120280287A1 (en) * 2011-05-02 2012-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Layouts with Power Rails under Bottom Metal Layer
TW202020978A (zh) * 2018-10-31 2020-06-01 台灣積體電路製造股份有限公司 積體電路裝置、半導體裝置、及其形成方法
TW202105720A (zh) * 2019-04-12 2021-02-01 台灣積體電路製造股份有限公司 積體電路及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102325870B1 (ko) * 2017-08-16 2021-11-11 도쿄엘렉트론가부시키가이샤 단일 확산 단절부를 fet 소자의 나노채널 구조물 내에 통합하기 위한 방법 및 소자
US11094594B2 (en) * 2017-09-12 2021-08-17 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US11264274B2 (en) * 2019-09-27 2022-03-01 Tokyo Electron Limited Reverse contact and silicide process for three-dimensional logic devices
US11145550B2 (en) * 2020-03-05 2021-10-12 International Business Machines Corporation Dummy fin template to form a self-aligned metal contact for output of vertical transport field effect transistor
US11742292B2 (en) * 2020-09-09 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip having a buried power rail

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120280287A1 (en) * 2011-05-02 2012-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Layouts with Power Rails under Bottom Metal Layer
TW202020978A (zh) * 2018-10-31 2020-06-01 台灣積體電路製造股份有限公司 積體電路裝置、半導體裝置、及其形成方法
TW202105720A (zh) * 2019-04-12 2021-02-01 台灣積體電路製造股份有限公司 積體電路及其形成方法

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