TWI823610B - 功率二極體元件及其製造方法 - Google Patents

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Abstract

本發明係關於一種功率二極體元件。該功率二極體元件包括基板，其包括具有第一導電型之核心層、具有該第一導電型之第一擴散層、具有第二導電型之第二擴散層及具有該第二導電類型之重摻雜接觸區。該核心層的厚度大於該第二擴散層的厚度。該核心層位於該第一擴散層與該第二擴散層之間。該重摻雜接觸區往該核心層延伸，使該重摻雜接觸區與該核心層形成一第一PN接面。本發明之另一實施例係關於一種功率二極體元件之製造方法。

Description

功率二極體元件及其製造方法
本發明係關於功率二極體元件及其製造方法，更具體而言，係關於具降低表面電場(RESURF，reduced surface field)效應的功率二極體元件。
習知的功率二極體可具有平台結構(mesa structure)以定義出主動區及接面終端(junction termination)。平台結構可透過蝕刻製程蝕刻基材側邊而形成。由於基材的上半部形成平台，其厚度較小且結構強度會降低。此外，在蝕刻製程中，若無法精確控制平台的側表面的梯度，則可能影響功率二極體的電性表現，例如崩潰電壓不夠高。
亦可使用具有平面結構(planar structure)的功率二極體，並形成防護環(guard ring)以舒緩電場分布，從而提高功率二極體的崩潰電壓。然而，針對高壓(例如電壓大於600V)的功率二極體，為了進一步提高崩潰電壓，需增加防護環的數量，而防護環的尺寸會受到製程線寬能力限制。此外，防護環數量越多所占的面積比例會增加，不利於元件體積縮小化且製程成本亦會提高。
本發明之實施例係關於一種功率二極體元件。該功率二極體元件包括基板，其包括：具有第一導電型之核心層、具有該第一導電型之第一擴散層、具有第二導電型之第二擴散層及具有該第二導電類型之重摻雜接觸區。該核心層具有第一表面以及相對於該第一表面的第二表面。該第一擴散層具有第一表面以及相對於該第一表面的第二表面。該第二擴散層具有第一表面以及相對於該第一表面的第二表面。該核心層的厚度大於該第二擴散層的厚度。該核心層位於該第一擴散層與該第二擴散層之間，使該核心層之該第一表面面對該第一擴散層之該第二表面，以及使該核心層之該第二表面面對該第二擴散層之該第一表面，且該第二擴散層之該第二表面形成該基板的上表面，及該第一擴散層之該第一表面形成該基板的下表面。該重摻雜接觸區具有第一表面以及相對於該第一表面的第二表面，該重摻雜接觸區之該第二表面與該第二擴散層之該第二表面共平面，且該重摻雜接觸區往該核心層延伸，使該重摻雜接觸區之該第一表面達到該核心層之該第二表面，或達到該核心層之該第一表面及該核心層之該第二表面之間但不達到該核心層之該第一表面，以使該重摻雜接觸區與該核心層形成第一PN接面。
本發明之實施例係關於一種功率二極體元件之製造方法。該製造方法包括在具有第一導電型之基板中形成具有該第一導電型之第一擴散層。該第一擴散層具有第一表面以及相對於該第一表面的第二表面。該第一擴散層之該第一表面形成該基板的下表面。該製造方法還包括在該基板中形成具有第二導電型的第二擴散層，其中該第二擴散層具有第一表面以及相對於該第一表面的第二表面，該第二擴散層之該第二表面形成該基板的上表面。該第一擴散層不接觸該第二擴散層，且介於該第一擴散層和該第二擴散層之間的部分為核心層。該製造方法還包括在該第二擴散層中形成具有該第二導電類型之重摻雜接觸區。該重摻雜接觸區具有第一表面以及相對於該第一表面的第二表面，該重摻雜接觸區之該第二表面與該基板的該上表面共平面。該製造方法還包括將該重摻雜接觸區向該核心層內擴散以使該重摻雜接觸區與該核心層形成第一PN接面。
以下揭示內容提供了用於實施所提供主題之不同特徵之許多不同實施例或範例。下文描述了組件及組態之具體實例。當然，此等僅為範例且不欲為限制性的。在本發明中，對在第二特徵上方或之上形成第一特徵之引用可包含將第一特徵及第二特徵形成為直接接觸之實施例，並且亦可包含可在第一特徵與第二特徵之間形成另外的特徵使得第一特徵及第二特徵可不直接接觸之實施例。此外，本發明可在各個實例中重複附圖標記及/或字母。此種重複係為了簡單及清晰起見並且本身並不指示所論述之各個實施例及/或組態之間的關係。
下文詳細論述了本發明之實施例。然而，應當理解的是，本發明提供了可在各種各樣的特定環境下具體化之許多適用概念。所論述之具體實施例僅係說明性的，而不限制本發明之範疇。
本發明提供一種功率二極體元件及其製造方法。與具有平台結構的功率二極體元件相比，本發明之功率二極體元件的結構強度較高。此外，相較於形成防護環以舒緩電場分布的功率二極體元件，本發明之功率二極體元件不受製程線寬能力限制，且終端長度(terminal length)較短，故有利於元件體積縮小化。
參照圖1，圖1所示為根據本案之某些實施例之功率二極體元件1的剖面圖。功率二極體元件1可包括基板10、重摻雜接觸區11、隔離結構12、電極層13、鈍化層14及電極層15。
基板10可包括半導體基板。基板10可包括半導體材料，例如(但不限於)矽(Si)、氮化鎵(GaN)、砷化鎵(GaAs)、氮化鋁(AlN)、碳化矽(SiC)、磷化銦(InP)、硒化鋅(ZnSe)或其他VI族、III-V族或II-VI族半導體材料。在一些實施例中，可使用體積電阻率介於約45與約60 Ohm-cm之間的N型單晶矽片來形成基板10。基板10可包括第一擴散層10a(以下簡稱為擴散層10a)、核心層10b及第二擴散層10c(以下簡稱為擴散層10c)。
核心層10b可位於擴散層10a與擴散層10c之間。例如，核心層10b可被包夾在擴散層10a與擴散層10c之間。核心層10b可為原始半導體基板之一部分。核心層10b可摻雜N型雜質，例如在圖1中標示「N」之區域。N型雜質可包括磷、砷、銻等五價元素。在其他實施例中，核心層10b可摻雜P型雜質，例如硼、鋁、鎵等三價元素。核心層10b可包括第一表面10b1(以下簡稱為表面10b1)及相對於表面10b1的第二表面10b2(以下簡稱為表面10b2)。核心層10b的表面10b1面對擴散層10a且核心層10b的表面10b2面對擴散層10c。
擴散層10a可包括摻雜N型雜質之半導體層。擴散層10a與核心層10b可具有相同的導電型，然而擴散層10a之雜質濃度可高於核心層10b之雜質濃度，因此在圖1中標示為「N+」區域。在本發明中使用之「N+」區域或「P+」區域中之雜質濃度高於其鄰近區域中之雜質濃度。擴散層10a可包括第一表面10a1(以下簡稱為表面10a1)及相對於表面10a1的第二表面(未標示於圖中，其面對核心層10b的表面10b1)。擴散層10a之表面10a1形成基板10的下表面。
在一些實施例中，擴散層10a可藉由自基板10之下表面向核心層10b內擴散N型雜質而形成(例如圖3A所示)。在一些實施例中，擴散層10a與核心層10b之間可形成擴散邊界。在一些實施例中，擴散層10a與核心層10b之間的擴散邊界為高濃度N型雜質(N+)區域與N型雜質(N)區域之間的邊界。
擴散層10c可包括摻雜P型雜質之半導體層，例如在圖1中標示「P」之區域。擴散層10c與核心層10b可具有相反的導電型。擴散層10c與擴散層10a可具有相反的導電型。擴散層10c可包括第一表面(未標示於圖中，其面對核心層10b的表面10b2)及相對的第二表面10c2(以下簡稱為表面10c2)。擴散層10c之表面10c2形成基板10的上表面。亦即，擴散層10c的表面10c2與擴散層10a的表面10a1可為基板10的兩個相對的表面。
在一些實施例中，擴散層10c可藉由自基板10之上表面將一部分的N型的核心層10b反轉為P型(例如圖3C所示)再經擴散(例如圖3F所示)而形成。例如，在一些實施例中，擴散層10c可在重摻雜接觸區11擴散期間，與重摻雜接觸區11同時向核心層10b內擴散，且與核心層10b之間可形成擴散邊界。在一些實施例中，擴散層10c與核心層10b之間的擴散邊界為P型雜質(P)區域與N型雜質(N)區域之間的邊界或PN接面(PN junction)S2。
重摻雜區11可位於基板10中。在一些實施例中，重摻雜區11可被擴散層10c包圍。例如，重摻雜區11可位於擴散層10c中。例如，從剖面圖觀看時，重摻雜區11可位於左右兩個擴散層10c之間。
重摻雜區11可包括摻雜P型雜質之半導體層。重摻雜區11與擴散層10c可具有相同的導電型，然而重摻雜區11之雜質濃度可高於擴散層10c之雜質濃度，因此在圖1中標示為「P+」區域。
在一些實施例中，重摻雜區11可藉由自基板10之上表面向核心層10b內擴散P型雜質而形成(例如圖3F所示)。在一些實施例中，重摻雜區11與核心層10b之間可形成擴散邊界。在一些實施例中，重摻雜區11與核心層10b之間的擴散邊界為P型雜質(P)區域與N型雜質(N)區域之間的邊界或PN接面S1。
在一些實施例中，重摻雜區11與核心層10b之間的PN接面S1可稱為第一PN接面，擴散層10c與核心層10b之間的PN接面S2可稱為第二PN接面。在一些實施例中，PN接面S2與PN接面S1可為連續的接面。在一些實施例中，PN接面S1在從基板10的上表面往基板10的下表面的方向上凸出於PN接面S2。
重摻雜區11可包括第一表面(位於同PN接面S1的位置)及相對的第二表面(以下簡稱為表面112)。表面112與擴散層10c的表面10c2可共平面。換句話說，表面112與基板10的上表面可共平面。
在一些實施例中，重摻雜區11可往核心層10b延伸，其第一表面(位於同PN接面S1的位置)可達到核心層10b的表面10b2。例如，PN接面S1可與核心層10b的表面10b2共平面。在一些實施例中，重摻雜區11可往核心層10b延伸，其第一表面(位於同PN接面S1的位置)可達到核心層10b的表面10b2與表面10b1之間但未達到表面10b1。例如，PN接面S1可位於核心層10b的表面10b2與表面10b1之間。例如，PN接面S1可超過表面10b2但未超過表面10b1。
隔離結構12可位於基板10中。隔離結構12可包括摻雜N型雜質之半導體層。隔離結構12與核心層10b可具有相同的導電型，然而隔離結構12之雜質濃度可高於核心層10b之雜質濃度，因此在圖1中標示為「N+」區域。
在一些實施例中，隔離結構12可環繞擴散層10c。在一些實施例中，隔離結構12可環繞重摻雜區11。例如，從剖面圖觀看時，重摻雜區11可位於左右兩個隔離結構12之間。擴散層10c可將重摻雜區11與左右兩個隔離結構12隔開。例如，擴散層10c可位於重摻雜區11與隔離結構12之間。
在一些實施例中，隔離結構12可藉由自基板10之上表面向核心層10b內擴散N型雜質而形成(例如圖3F所示)。在一些實施例中，隔離結構12與擴散層10c之間可形成擴散邊界。在一些實施例中，隔離結構12與擴散層10c之間的擴散邊界為N型雜質(N)區域與P型雜質(P)區域之間的邊界或PN接面S3。在一些實施例中，隔離結構12與擴散層10c之間的PN接面S3可稱為第三PN接面。在一些實施例中，PN接面S3與PN接面S2可為連續的接面。
在一些實施例中，隔離結構12與核心層10b之間可形成擴散邊界。在一些實施例中，隔離結構12與核心層10b之間的擴散邊界為高濃度N型雜質(N+)區域與N型雜質(N)區域之間的邊界。
在一些實施例中，隔離結構12與重摻雜區11可同時擴散。例如，隔離結構12與重摻雜區11可在同一步驟中形成。在一些實施例中，隔離結構12可往核心層10b延伸，其一表面可達到核心層10b的表面10b2。例如，隔離結構12與核心層10b的擴散邊界可與核心層10b的表面10b2共平面。在一些實施例中，隔離結構12可往核心層10b延伸，其一表面可達到核心層10b的表面10b2與表面10b1之間但未達到表面10b1。例如，隔離結構12與核心層10b的擴散邊界可位於核心層10b的表面10b2與表面10b1之間。例如，隔離結構12與核心層10b的擴散邊界可超過表面10b2但未超過表面10b1。
電極層15(或稱為第一電極層15)可位於基板10的下表面上。例如，電極層15可安置於擴散層10a的表面10a1上。例如，電極層15可接觸或覆蓋擴散層10a之一部分。例如，電極層15可完全覆蓋擴散層10a的表面10a1。電極層15可視為功率二極體元件1之一電性端點。例如，電極層15可電連接至功率二極體元件1之一電性端點。
電極層13(或稱為第二電極層13)可位於基板10的上表面上。例如，電極層13可安置於重摻雜區11的表面112上。例如，電極層13可接觸或覆蓋重摻雜區11之一部分。例如，電極層13可接觸或覆蓋隔離結構12之一部分。電極層13可視為功率二極體元件1之一電性端點。例如，電極層13可電連接至功率二極體元件1之一電性端點。基板10可被包夾在電極層15與電極層13之間。
在一些實施例中，當自剖面圖觀看，電極層15之寬度可大於電極層13之寬度。在一些實施例中，電極層15之總表面積可大於電極層13之總表面積。
在一些實施例中，電極層15及電極層13可包含銅(Cu)、金(Au)、銀(Ag)、鋁(Al)、鎳(Ni)、鈦(Ti)、鎢(W)、錫(Sn)，或其他金屬或合金。在一些實施例中，電極層15及電極層13可包含相同的材料，例如均為鋁。在一些實施例中，電極層15及電極層13可包含相異的材料，例如電極層15為鋁，電極層13為銀、鎳，或鈦。
鈍化層14可位於基板10的上表面上。例如，鈍化層14可安置於重摻雜區11的表面112上。例如，鈍化層14可安置於擴散層10c的表面10c2上。例如，鈍化層14可接觸或覆蓋重摻雜區11的表面112之一部分。例如，鈍化層14可接觸或覆蓋擴散層10c的表面10c2之一部分。例如，鈍化層14可完全覆蓋擴散層10c的表面10c2。例如，鈍化層14可接觸或覆蓋隔離結構12之一部分。
在一些實施例中，鈍化層14可環繞電極層13。例如，從剖面圖觀看時，電極層13可位於左右兩個鈍化層14之間。在一些實施例中，鈍化層14與電極層13可共平面。然而在其他實施例中，鈍化層14與電極層13可不共平面。例如，鈍化層14的邊緣可被電極層13覆蓋。例如，在從基板10的上表面往基板10的下表面的方向上，鈍化層14與電極層13可彼此重合。
在一些實施例中，擴散層10c可作為降低表面電場層。例如，擴散層10c可達到更均勻的電場分佈，而增加功率二極體元件1的崩潰電壓。
在一些實施例中，擴散層10c與核心層10b可作為空乏延展區DR。擴散層10c與核心層10b可舒緩原本集中在重摻雜接觸區11與隔離結構12之間的電場。例如，由於擴散層10c與核心層10b的雜質摻雜濃度低於隔離結構12，當功率二極體元件1被施加逆向偏壓時，擴散層10c與核心層10b內的載子會被耗盡(depleted)，空乏延展區DR會變寬，從而增加功率二極體元件1的崩潰電壓，換句話說，依據不同的耐壓需求，可以調整擴散層10c的長度，達到舒緩電場強度的作用。
圖2A所示為功率二極體元件1的局部放大圖。具體來說，圖2A描繪圖1中的功率二極體元件部分2a。圖2與圖1中相同或相似的元件以相同的元件符號標示，關於該元件之詳細描述將不再贅述。
在一些實施例中，基板10之厚度10h可介於約240微米(µm)與約280 µm之間，例如約260 µm。在一些實施例中，擴散層10a之厚度10ah可介於約110 µm與約150 µm之間，例如約130 µm。在一些實施例中，核心層10b之厚度10bFh可介於約80 µm與約120 µm之間，例如約100 µm。在一些實施例中，擴散層10c之厚度10ch可介於約10 µm與約50 µm之間，例如約30 µm。
在一些實施例中，擴散層10c之厚度10ch與核心層10b之厚度10bh可不相同。例如，擴散層10c之厚度10ch可小於核心層10b之厚度10bh。例如，核心層10b之厚度10bh可為擴散層10c之厚度10ch的三倍以上。
在一些實施例中，擴散層10c之厚度10ch與擴散層10a之厚度10ah可不相同。例如，擴散層10c之厚度10ch可小於擴散層10a之厚度10ah。例如，擴散層10a之厚度10ah可為擴散層10c之厚度10ch的四倍以上。
在一些實施例中，重摻雜區11之深度11h可介於約10 µm與約50 µm之間，例如約30 µm。在一些實施例中，隔離結構12之深度12h可介於約30 µm與約70 µm之間，例如約50 µm。在一些實施例中，隔離結構12之深度12h可大於重摻雜區11之深度11h。例如，隔離結構12與重摻雜區11可同時擴散(例如圖3F所示)，而隔離結構12的載子擴散速度可比重摻雜區11的載子擴散速度更快。
在一些實施例中，重摻雜區11之深度11h與擴散層10c之厚度10ch可大致上相等。在一些實施例中，重摻雜區11之深度11h可大於擴散層10c之厚度10ch。在一些實施例中，使擴散層10c之厚度10ch小於核心層10b之厚度10bh可能使製程成本變高。然而，透過控制擴散層10c之厚度10ch，使厚度10ch介於約10 µm與約50 µm之間(例如約30 µm)，以使重摻雜區11可擴散進核心層10b中，可提高功率二極體元件1的突波能力(surge capacity)。
在一些實施例中，重摻雜區11與隔離結構12之間的距離D1可介於約160 µm與約140  µm之間，例如約150 µm。在一些實施例中，可藉由調整距離D1來調整崩潰電壓。當所需承受的崩潰電壓愈高，距離D1需要愈大。在一些實施例中，隔離結構12可作為切割道。在一些實施例中，隔離結構12的距離D2可約為2.5密耳(mil)或63.5 µm。
在一些實施例中，鈍化層14可包括具有複數層的層疊結構。例如，鈍化層14可包括氧化物層14a、氮化物層14b、氧化物層14c及絕緣層14d。氧化物層14a及氧化物層14c可包括低溫氧化物層(LTO，low temperature oxide)。氧化物層14a及氧化物層14c可經配置以作為應力緩衝層。氮化物層14b可包括氮化矽(Si 3N 4)。氮化物層14b可經配置以作為隔絕水氣或污染。絕緣層14d可包括半絕緣多晶矽層(SIPOS，Semi-Insulating Polycrystalline Silicon)。絕緣層14d可經配置以除表面電荷，例如可避免載子累積在功率二極體元件的表面而產生漏電流。
圖2B繪示圖2A中的功率二極體元件部分2a沿線X-X的電場強度曲線圖。其中X軸代表沿線X-X的位置，單位是µm；Y軸代表電場強度，單位是伏特/米(V/m)。圖2B的位置L1對應圖2A的位置L1且圖2B的位置L2對應圖2A的位置L2。電場峰值P1為 V/m，其位置鄰近於隔離結構12與擴散層10c之間的接面。電場峰值P2為 V/m，其位置鄰近於擴散層10c與重摻雜區11之間的接面。電場峰值P2大於電場峰值P1。亦即，鄰近於擴散層10c與重摻雜區11之間的接面的電場大於鄰近於隔離結構12與擴散層10c之間的接面的電場。
上述多個實施例有關使用N型單晶矽片製成的功率二極體元件。應當知道，摻雜類型相反的P型單晶矽片製成的功率二極體元件也在本發明的保護範圍之內。在一個實施例中，第一導電型指摻雜N型雜質，第二導電型指摻雜P型雜質。在另外一個實施例中，第一導電型指摻雜P型雜質，第二導電型指摻雜N型雜質。
參照圖3A至圖3G，圖3A至圖3G所示為功率二極體元件1之製造方法的實施例的示意圖。和圖2A相同，圖3A至圖3G的實施例中是以圖1中的功率二極體元件部分2a在各階段中的結構來進行示例性的說明。因此，圖3A至圖3G和圖1中相同或相似的元件以相同的元件符號標示，關於該元件之詳細描述將不再贅述。此等附圖中之至少一些附圖已經簡化，俾便更好地理解本發明之態樣。
參照圖3A，該製造方法包括在基板10中形成擴散層10a。基板10可包括摻雜N型或P型雜質之半導體基板。在圖3A至圖3G所示之實施例及以下說明中以使用N型矽片作為基板10為例。在一些實施例中，基板10之厚度10h'可介於約480 µm與約520 µm之間。在一些實施例中，可使用體積電阻率介於約45與約60 Ohm-cm之間的N型矽片。
在一些實施例中，可透過背面擴散(backside diffusion)技術自基板10之下表面擴散N型雜質。例如，可在基板10之下表面附磷紙再進行擴散，以推進擴散邊界，形成較深的N+層。在一些實施例中，可在約1280°C的溫度下擴散約22小時。在一些實施例中，擴散層10a之厚度10ah可介於約110 µm與約150 µm之間，例如約130 µm。基板10之剩餘的部分可形成核心層10b。在一些實施例中，擴散層10a的表面10a1可形成基板10的下表面，而擴散層10a與核心層10b之間可形成擴散邊界(位於與核心層10b之表面10b1相同的位置)。在其他實施例中，亦可使用氣態或液態的N型雜質擴散源。
在其他實施例中，可藉由雙面擴散(double-side diffusion)技術自基板10之上下表面擴散N型雜質。基板10經雙面擴散後形成N+/N/N+之構造。基板10之剩餘部分可形成核心層10b。例如，核心層10b可被上下兩個雜質濃度較高的擴散層包夾。
參照圖3B，該製造方法包括對基板10進行研磨(grinding)及拋光(polishing)，移除核心層10b之一部分，使基板10之厚度10h減至介於約240 µm與約280 µm之間，例如約260 µm。
在其他實施例中，若藉由雙面擴散技術自基板10之上下表面擴散N型雜質，則該製造方法包括對基板10進行研磨及拋光以移除其中一面擴散層而露出核心層10b，並使基板10之厚度10h減至介於約240 µm與約280 µm之間，例如約260 µm。
參照圖3C，該製造方法包括在基板10中形成擴散層10c。以使用硼舉例而言，可使用液態源擴散、固態源擴散、或離子植入之方式，將核心層10b之一部分自N型反轉為P型。在一些實施例中，是採用離子植入之方式。在一些實施例中，可透過退火、氧化、及擴散形成擴散層10c。在一些實施例中，在形成擴散層10c之前，可先在核心層10b上形成一氧化層作為緩衝層，以避免離子植入時產生缺陷。在一些實施例中，擴散層10c的表面10c2可形成基板10的上表面，而擴散層10c與核心層10b之間可形成擴散邊界(位於與核心層10b之表面10b2'相同的位置)。
參照圖3D，該製造方法包括在基板10中形成隔離結構12。在一些實施例中，可在擴散層10c的表面10c2上形成保護層30，例如遮罩或光罩。保護層30中可形成開口30h界定形成隔離結構12的位置。在一些實施例中，以使用磷舉例而言，可使用三氯氧磷(POCl 3)作為磷之來源進行預沈積。之後對預沈積後之基板10進行主擴散，以推進擴散邊界，形成較深的N+層。與擴散層10a相同，隔離結構12可透過磷紙、氣態或液態的N型雜質擴散源。
參照圖3E，該製造方法包括在基板10中形成重摻雜區11。在一些實施例中，可移除保護層30。保護層30可藉由蝕刻、剝離或其他合適的製程去除。可在擴散層10c的表面10c2上形成保護層31，例如遮罩或光罩。保護層31中可形成開口31h界定形成重摻雜區11的位置。在一些實施例中，以使用硼舉例而言，可使用三氯化硼(BCl 3)作為硼之來源進行預沈積。之後對預沈積後之基板10進行主擴散，以推進擴散邊界，形成較深的P+層。重摻雜區11可包括表面112。在一些實施例中，表面112與表面10c2可共平面。表面112與基板10的上表面可共平面。
參照圖3F，該製造方法包括將重摻雜區11向核心層10b擴散。在一些實施例中，將重摻雜區11向核心層10b擴散使重摻雜區11的一表面可達到核心層10b的表面10b2或可達到核心層10b的表面10b2與表面10b1之間但未達到表面10b1。在一些實施例中，將重摻雜區11向核心層10b擴散使重摻雜區11與核心層10b之間形成PN接面S1。
在一些實施例中，可移除保護層31。保護層31可藉由蝕刻、剝離或其他合適的製程去除。可在擴散層10c的表面10c2與重摻雜區11的表面112上形成保護層32，例如遮罩或光罩。在一些實施例中，可在約1250°C的溫度下擴散約15小時。
在一些實施例中，擴散層10c與重摻雜區11可同時擴散。例如，擴散層10c與重摻雜區11可在同一步驟中形成。在一些實施例中，擴散層10c向核心層10b擴散，擴散層10c與核心層10b之間的表面10b2'(如圖3E所示)向下移動為表面10b2，可形成PN接面S2。
在一些實施例中，PN接面S2與PN接面S1可為連續的接面。在一些實施例中，PN接面S1在從基板10的上表面往基板10的下表面的方向上凸出於PN接面S2。
在一些實施例中，隔離結構12與重摻雜區11可同時擴散。例如，隔離結構12與重摻雜區11可在同一步驟中形成。在一些實施例中，隔離結構12向核心層10b擴散，其一表面可達到核心層10b的表面10b2或達到核心層10b的表面10b2與表面10b1之間但未達到表面10b1。在一些實施例中，隔離結構12的載子擴散速度可比重摻雜區11的載子擴散速度更快，因此隔離結構12之深度12h可大於重摻雜區11之深度11h。
參照圖3G，該製造方法包括在基板10的上表面上形成鈍化層14。在一些實施例中，可移除保護層32。保護層32可藉由蝕刻、剝離或其他合適的製程去除。
之後，在基板10的上下表面上藉由金屬遮罩(metal mask) (未繪示於圖中)形成電極層13及電極層15。在一些實施例中，電極層13及電極層15可藉由濺鍍、化學鍍、電鍍、印刷或其他合適的製程形成。金屬遮罩可藉由蝕刻、剝離或其他合適的製程去除。經以上步驟形成之半導體結構可與圖2A的功率二極體元件部分2a相同。
本案之功率二極體元件之製造方法使用N型(或P型)單晶矽片形成擴散層10c。相較於使用磊晶層，形成擴散層10c的成本可較低。此外，在擴散的過程中可控制擴散層10c之厚度10ch不超過50 µm或不超過30 µm，以使重摻雜區11較容易擴散進核心層10b中，而提高功率二極體元件1的突波能力。
再者，本案之功率二極體元件之製造方法使用3道光罩。相較於形成防護環以舒緩電場分布的功率二極體元件之製造方法(通常需要至少4道光罩)，本案需使用之光罩數較少，故製程工藝簡化且成本較低。
在本文中可為了便於描述而使用如「之下」、「下面」、「下部」、「上方」、「上部」、「左側」、「右側」等空間相對術語來描述如附圖所示之一個組件或特徵與另一或多個組件或特徵之關係。除了在附圖中描繪之定向之外，空間相對術語亦旨在涵蓋裝置在使用時或運行時之不同定向。可以其他方式定向裝置(旋轉90度或處於其他定向)，並且同樣可以相應的方式解釋本文中使用之空間相對描述語。應理解，當組件被稱為「連接至」或「耦接至」另一組件時，其可直接連接至或耦接至另一組件，或者可存在中間組件。
如本文所使用，術語「大約」、「基本上」、「基本」及「約」用於描述及解釋小的變化。當結合事件或情形使用時，該術語可指事件或情形精確發生之實例以及事件或情形接近發生之實例。如本文關於給定值或範圍所使用，術語「約」總體上意謂處於給定值或範圍之±10%、±5%、±1%或±0.5%內。本文中可將範圍表示為一個端點至另一端點或介於兩個端點之間。本文揭示之所有範圍都包含端點，除非另有指明。術語「基本上共面」可指兩個表面沿同一平面定位之位置差處於數微米(μm)內，如沿同一平面定位之位置差處於10 μm內、5 μm內、1 μm內或0.5 μm內。當將數值或特性稱為「基本上」相同時，該術語可指處於該值之平均值之±10%、±5%、±1%或±0.5%內的值。
前述內容概述了幾個實施例之特徵及本發明之詳細態樣。本發明中描述之實施例可容易地用作設計或修改其他製程及結構以便於實施相同或類似目的及/或實現本文介紹之實施例之相同或類似優點的基礎。此類等同構造不背離本發明之精神及範疇，並且在不背離本發明之精神及範疇的情況下，可作出各種改變、替代及變更。
1:功率二極體元件 2a:功率二極體元件部分 10:基板 10a:擴散層 10a1:表面 10ah:厚度 10b:核心層 10b1:表面 10b2:表面 10b2':表面 10bh:厚度 10c:擴散層 10c2:表面 10ch:厚度 10h:厚度 10h':厚度 11:重摻雜接觸區 11h:深度 12:隔離結構 12h:深度 13:電極層 14:鈍化層 14a:氧化物層 14b:氮化物層 14c:氧化物層 14d:絕緣層 15:電極層 30:保護層 30h:開口 31:保護層 31h:開口 32:保護層 112:表面 D1:距離 D2:距離 DR:空乏延展區 L1:位置 L2:位置 P1:峰值 P2:峰值 S1:PN接面 S2:PN接面 S3:PN接面 X:切線
當結合附圖閱讀以下詳細描述時，本發明之若干實施例之態樣可被最佳地理解。應注意，各種結構可不按比例繪製。實際上，為了論述清楚起見，各種結構之尺寸可任意放大或縮小。 圖1所示為根據本案之某些實施例之功率二極體元件的剖面圖； 圖2A所示為根據本案之某些實施例之功率二極體元件的局部放大圖； 圖2B繪示圖2A中的功率二極體元件沿切線X的電場強度曲線圖；及 圖3A至圖3G所示為根據本案之某些實施例的功率二極體元件之製造方法中之一或更多階段。
相同或類似的組件在圖式及詳細描述中使用同樣的參考標號來標示。自以下詳細描述並結合附圖，本發明之若干實施例將可被立即地理解。
1:功率二極體元件
2a:功率二極體元件部分
10:基板
10a:擴散層
10a1:表面
10b:核心層
10b1:表面
10b2:表面
10c:擴散層
10c2:表面
11:重摻雜接觸區
12:隔離結構
13:電極層
14:鈍化層
15:電極層
112:表面
DR:空乏延展區
S1:PN接面
S2:PN接面
S3:PN接面

Claims (17)

  1. 一種功率二極體元件，包含：一基板，其包括：具有第一導電型之一核心層，該核心層具有一第一表面以及相對於該第一表面的一第二表面；具有該第一導電型之一第一擴散層，該第一擴散層具有一第一表面以及相對於該第一表面的一第二表面；具有第二導電型之一第二擴散層，該第二擴散層具有一第一表面以及相對於該第一表面的一第二表面，其中該核心層的一厚度大於該第二擴散層的一厚度，其中該核心層位於該第一擴散層與該第二擴散層之間，使該核心層之該第一表面面對該第一擴散層之該第二表面，以及使該核心層之該第二表面面對該第二擴散層之該第一表面，且該第二擴散層之該第二表面形成該基板的一上表面，及該第一擴散層之該第一表面形成該基板的一下表面；具有該第二導電類型之一重摻雜接觸區，該重摻雜接觸區具有一第一表面以及相對於該第一表面的一第二表面，該重摻雜接觸區之該第二表面與該第二擴散層之該第二表面共平面，且該重摻雜接觸區往該核心層延伸，使該重摻雜接觸區之該第一表面達到該核心層之該第二表面，或達到該核心層之該第一表面及該核心層之該第二表面之間但不達到該核心層之該第一表面，以使該重摻雜接觸區與該核心層形成一第一PN接面；及 一隔離結構，其環繞該重摻雜接觸區，其中該隔離結構與該重摻雜接觸區被該第二擴散層隔開。
  2. 如請求項1之功率二極體元件，其中該核心層與該第二擴散層形成一第二PN接面，其中該第一PN接面與該第二PN接面形成一連續的PN接面。
  3. 如請求項2之功率二極體元件，其中該基板之該上表面往該基板之該下表面的方向為一第一方向，且該連續的PN接面中，該第一PN接面沿該第一方向凸出於該第二PN接面。
  4. 如請求項1之功率二極體元件，其中該隔離結構的一深度大於該重摻雜接觸區的一深度。
  5. 如請求項1之功率二極體元件，更包括：一第一電極層，其位於該基板的該下表面上並接觸該第一擴散層；及一第二電極層，其位於該基板之該上表面上並接觸該重摻雜接觸區。
  6. 如請求項5之功率二極體元件，更包括：一鈍化層，其位於該基板的該上表面上並接觸該重摻雜接觸區，且該鈍化層環繞該第二電極層。
  7. 一種功率二極體元件之製造方法，其包括：在具有第一導電型之一基板中形成具有該第一導電型之一第一擴散層，其中該第一擴散層具有一第一表面以及相對於該第一表面的一第二表面，該第一擴散層之該第一表面形成該基板的一下表面；在該基板中形成具有第二導電型的一第二擴散層，其中該第二擴散層具有一第一表面以及相對於該第一表面的一第二表面，該第二擴散層之該第二表面形成該基板的一上表面，其中該第一擴散層不接觸該第二擴散層，且介於該第一擴散層和該第二擴散層之間的部分為一核心層；在該第二擴散層中形成具有該第二導電類型之一重摻雜接觸區，該重摻雜接觸區具有一第一表面以及相對於該第一表面的一第二表面，該重摻雜接觸區之該第二表面與該基板的該上表面共平面；及將該重摻雜接觸區向該核心層內擴散以使該重摻雜接觸區與該核心層形成一第一PN接面。
  8. 如請求項7之製造方法，其中在該基板中形成具有第二導電型的該第二擴散層更包括：移除該基板的一部分；將該基板的另一部分從該第一導電型反轉為該第二導電型以形成該第二擴散層。
  9. 如請求項7之製造方法，其中將該重摻雜接觸區向該核心層內擴散更包括：同時將該第二擴散層與該重摻雜接觸區向該核心層內擴散，使該核心層與該第二擴散層形成一第二PN接面。
  10. 如請求項9之製造方法，其中將該重摻雜接觸區向該核心層內擴散更包括：使該重摻雜接觸區之該第一表面達到該第二PN接面或凸出於該第二PN接面。
  11. 如請求項10之製造方法，其中該第一PN接面與該第二PN接面形成一連續的PN接面。
  12. 如請求項7之製造方法，更包括：在該第二擴散層中形成具有該第一導電型之一隔離結構。
  13. 如請求項12之製造方法，其中該隔離結構在該重摻雜接觸區之前形成。
  14. 如請求項12之製造方法，其中將該重摻雜接觸區向該核心層內擴散更包括：同時將該隔離結構與該重摻雜接觸區向該核心層內擴散。
  15. 如請求項14之製造方法，其中同時將該隔離結構與該重摻雜接觸區向該核心層內擴散更包括：使該隔離結構的一深度大於該重摻雜接觸區的一深度。
  16. 如請求項12之製造方法，更包括：在該基板之該上表面上形成一鈍化層接觸該隔離結構及該重摻雜接觸區。
  17. 如請求項7之製造方法，更包括：在該基板的該下表面上形成一第一電極層接觸該第一擴散層；及在該基板的該上表面上形成一第二電極層接觸該重摻雜接觸區。
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