TWI821661B - 金屬阻障層之摻雜 - Google Patents

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Abstract

描述一種用於摻雜阻障層之方法，該阻障層諸如，鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鈮(Nb)、氮化鈮(NbN)、錳(Mn)、氮化錳(MnN)、鈦(Ti)、氮化鈦(TiN)、鉬(Mo)，及氮化鉬(MoN)及其類似者。摻雜劑可包括釕(Ru)、錳(Mn)、鈮(Nb)、鈷(Co)、釩(V)、銅(Cu)、鋁(Al)、碳(C)、氧(O)、矽(Si)、鉬(Mo)及其類似者中的一或多種。經摻雜的阻障層以小於約15 Å之厚度提供了改良的黏著性。

Description

金屬阻障層之摻雜
本揭示案之實施例大體係關於處理及/或摻雜阻障層之方法。更特定而言，本揭示案之實施例係針對藉由釕來處理及摻雜ALD金屬阻障膜之方法。
微電子元件（諸如，半導體或積體電路）可包括數百萬個電子電路元件，諸如，電晶體、電容器及其類似者。為了進一步增大位於積體電路上之元件的密度，需要更小的特徵大小。為了實現此些較小特徵大小，必須減小導電接線、通孔及互連件、閘極等之大小。多層級互連結構之可靠形成亦為增大電路密度及品質所必要的。製造技術的進步已使得能夠將銅用於導電接線、互連件、通孔及其他結構。然而，隨著特徵尺寸的減小以及銅在互連件中的使用增加，互連結構中之電子遷移成為需要克服的更大障礙。此種電子遷移可能不利地影響積體電路之各種部件的電學性質。
具體而言，對於5 nm節點及以下，用於銅互連件之阻障及內襯厚度在元件可靠性及阻障層的黏著性方面變得更具挑戰性。又，在5 nm處的阻障膜及內襯的基線厚度為約45 Å。更高的厚度為縫隙填充提供更少的空間，並可增大電阻率。
在膜厚度大於10 Å的情況下，氮化鉭(TaN)為銅阻障，其中膜為連續的。然而，在低於22 nm之節點處，藉由熱原子層沉積（熱ALD）沉積之TaN並非良好的銅阻障層。因此，需要用於沉積為有效銅阻障之膜的新方法。
本揭示案之實施例提供一種形成經摻雜的阻障層之方法。在一或更多個實施例中，該方法包括：藉由原子層沉積在基板上形成第一阻障膜；藉由在快速化學氣相沉積製程期間將該第一阻障膜暴露於金屬前驅物而以摻雜劑金屬摻雜該第一阻障膜；及藉由原子層沉積在該經摻雜的第一阻障膜上形成第二阻障膜以形成經摻雜的阻障層。
本揭示案之額外實施例針對一種形成經摻雜的金屬氮化物層之方法。在一或更多個實施例中，該方法包括：將基板暴露於第一金屬前驅物及氨以在該基板上形成第一金屬氮化物膜，該基板包括具有至少一個特徵之介電層；藉由在快速化學氣相沉積製程期間將該第一金屬氮化物膜暴露於摻雜劑金屬前驅物而以摻雜劑金屬摻雜該第一阻障膜；及將該基板暴露於第一金屬前驅物及氨以在經摻雜的第一金屬氮化物膜上形成第二金屬氮化物膜以便形成經摻雜的金屬氮化物層。
本揭示案之其他實施例係針對一種包括指令之非暫時性電腦可讀媒體，當由處理系統之控制器執行時，該等指令使該處理系統執行如下操作：在基板上形成第一阻障膜；藉由摻雜劑金屬摻雜該第一阻障膜以形成經摻雜的第一阻障膜；及在該經摻雜的第一阻障膜上形成第二阻障膜以形成經摻雜的阻障層。
在描述本揭示案之若干例示性實施例之前，應理解，本揭示案並不限於以下描述中所闡述之構造或製程步驟的細節。本揭示案能夠有其他實施例並能夠以各種方式來實踐或執行。
如在本說明書及附加申請專利範圍中所使用，可互換地使用術語「基板」及「晶圓」，均代表製程在其上起作用之表面，或表面的部分。熟習此項技術者亦應理解，對基板之引用亦可僅代表基板的一部分，除非上下文中另外明確指出。另外，對在基板上沉積之提及可意謂裸基板及具有沉積或形成於其上之一或更多個膜或特徵的基板。
如本文中所使用，「基板」代表在製造製程期間在其上執行膜處理的任何基板或形成於基板上之材料表面。舉例而言，取決於應用，可在其上執行處理之基板表面包括諸如以下各者之材料：矽、氧化矽、應變矽、絕緣層上矽晶(SOI)、碳摻雜之氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石，及任何其他材料，諸如金屬、金屬氮化物、金屬合金及其他導電材料。基板包括但不限於半導體晶圓。可將基板暴露於預處理製程，以對基板表面研磨、蝕刻、還原、氧化、羥化（或以其他方式產生或接枝靶化學部分以賦予化學功能）、退火及/或烘烤。除了直接在基板表面自身上進行膜處理以外，在本揭示案中，亦可在形成於基板上的下層（如以下更詳細地揭示）上執行所揭示之膜處理步驟中的任一者，且如上下文中所指示，術語「基板表面」意欲包括該等下層。因此，例如，在膜/層或部分膜/表面已沉積在基板表面上的情況下，最新沉積之膜/層的暴露表面變成基板表面。給定基板表面包括何物將取決於將沉積何種膜，以及所使用之特定化學物質。
如在本說明書及附加申請專利範圍中所使用，可互換地使用術語「反應性氣體」、「前驅物」、「反應物」及其類似者，以意謂包括與基板表面反應之物質的氣體。舉例而言，第一「反應性氣體」可簡單地吸附至基板之表面上且可用於與第二反應性氣體的進一步化學反應。
如本文中所使用，術語「約」意謂大致或近似且在所闡述之數值或範圍之上下文中意謂數值之±15%或更小的變化。舉例而言，相差±14%、±10%、±5%、±2%或±1%之值將滿足約的定義。
如本文中所使用，「原子層沉積」或「循環沉積」代表依序暴露兩種或更多種反應性化合物以在基板表面上沉積材料層。將基板或基板的部分單獨地暴露於被引入處理腔室之反應區域中的兩種或更多種反應性化合物。在時域ALD製程中，暴露於每種反應化合物係藉由時間延遲來分離開，以允許每種化合物在基板表面上黏著及/或反應並接著自處理腔室被淨化掉。此些反應性化合物被視為依序暴露於基板。在空間ALD製程期間，基板表面之不同部分或基板表面上之材料同時地暴露於兩種或更多種反應性化合物，使得基板上之任何給定點大體上不會同時暴露於一種以上的反應性化合物。如在本說明書及附加申請專利範圍中所使用，熟習此項技術者將理解，在此方面所使用之術語「大體上」意謂有可能基板的小部分可由於擴散而同時暴露於多種反應性氣體，且該同時暴露不是故意的。
在時域ALD製程之一個態樣中，第一反應性氣體（亦即，第一前驅物或化合物A）以脈衝進入反應區域中，繼之以第一時間延遲。接下來，第二前驅物或化合物B以脈衝進入反應區域中，繼之以第二延遲。在每一時間延遲期間，將淨化氣體（諸如，氬氣）引入處理腔室中，以淨化反應區域或以其他方式自反應區域移除任何殘留的反應性化合物或反應副產物。或者，淨化氣體可貫穿沉積製程連續地流動，以使得在反應性化合物之脈衝之間的時間延遲期間僅有淨化氣體流動。反應性化合物交替地發脈衝，直至在基板表面上形成了期望的膜或膜厚度為止。在任一情境下，將化合物A、淨化氣體、化合物B及淨化氣體脈衝化之ALD製程係一循環。循環可以化合物A或化合物B開始，並繼續循環之相應次序，直至實現了具有預定厚度之膜為止。
在空間ALD製程之實施例中，第一反應性氣體及第二反應性氣體（例如，氮氣）被同時輸送至反應區域，但藉由惰性氣體幕及/或真空幕分離開。基板相對於氣體輸送裝置移動，以使得基板上之任何給定點皆暴露於第一反應性氣體及第二反應性氣體。
已有利地發現，可藉由以釕(Ru)、錳(Mn)、鈮(Nb)、鈷(Co)、釩(V)、銅(Cu)、鋁(Al)、碳(C)、氧(O)、矽(Si)、鉬(Mo)及其類似者中之一或多種來摻雜阻障層而改良阻障層之黏著性。
在一或更多個實施例中，可經由ALD沉積阻障層。在典型ALD製程中，可使用「A」前驅物及「B」前驅物之交替脈衝或流來沉積膜。持續將表面交替暴露於反應物「A」及「B」，直至達到期望厚度之膜為止。然而，不將反應物脈衝化，氣體可同時自一或更多個氣體輸送頭或噴嘴流出，且可移動基板及/或氣體輸送頭以使得基板依序暴露於反應性氣體中之每一者。當然，上述ALD循環僅為其中藉由交替前驅物及共反應物之層形成沉積層之多種ALD製程循環之示例。
在一或更多個實施例中，共反應物呈蒸汽或氣體形式。可藉由載氣輸送反應物。載氣、淨化氣體、沉積氣體或其他製程氣體可含有氮氣、氫氣、氬氣、氖氣、氦氣或其組合。本文所述之各種電漿（諸如，氮氣電漿或惰性氣體電漿）可由電漿共反應氣體點燃及/或含有電漿共反應氣體。
在一或更多個實施例中，用於製程之各種氣體可自各種孔或出口經由氣體通道以脈衝進入入口中，且進入中央通道中。在一或更多個實施例中，沉積氣體可依序以脈衝至噴頭並經過噴頭。或者，如上所述，氣體可同時地流經氣體供應噴嘴或頭，且基板及/或氣體供應頭可移動以使得基板依序暴露於氣體。
在一或更多個實施例中，使用多腔室製程沉積阻障層材料及摻雜劑金屬，其中阻障層材料（例如，氮化鉭(TaN)）與摻雜劑金屬分離。在其他實施例中，使用單腔室方法，其中所有製程皆發生在一個腔室內，且在處理中藉由氣體淨化來分離不同的層。
本發明之一些實施例係針對阻障應用，例如，銅阻障應用。可將藉由一或更多個實施例形成之阻障層用作銅阻障。用於銅阻障應用之適當阻障膜包括但不限於TaN及MnN。對於銅阻障應用而言，適當摻雜劑包括但不限於Ru、Cu、Co、Mn、Al、Ta、Mo、Nb、V或其組合。可在摻雜之後使用電漿處理，以促成基質與摻雜劑之間的金屬間化合物形成，以及移除膜雜質並提高阻障層之密度。在其他實施例中，後處理可包括但不限於物理氣相沉積(PVD)處理、熱退火、化學增強或其類似者。在一些銅阻障應用中，可連同任何惰性氣體一起使用高頻電漿（定義為大於約14 MHz或約40 MHz或更大），該任何惰性氣體包括但不限於氖氣(Ne)、氫氣(H2 )及氬氣(Ar)中之一或多種。在一或更多個實施例中，為了防止低介電常數損壞，可使用較高電漿頻率（高於13.56 MHz）。在一些實施例中，阻障膜為銅阻障，且包括摻雜有Ru之TaN。
用於沉積阻障膜之適當前驅物包括含金屬之前驅物及含氮之前驅物。舉例而言，若阻障膜為氮化鉭(TaN)，則含鉭前驅物可為五(二甲胺基)鉭(PDMAT)，且含氮前驅物可為氨。若阻障膜為氮化錳(MnN)，則含錳前驅物可為雙]雙(三甲基甲矽烷基)醯胺基]錳(II)(Mn(TMSA)2 )。其他適當前驅物為熟習此項技術者所已知的。用於阻障膜之含有機物前驅物中的有機物質可能會部分地併入至下伏層（諸如，介電層）中，此可能增大阻障層-下伏層界面處之黏著性。
在一或更多個實施例中，可藉由熟習此項技術者所已知之任何適當方法將摻雜劑金屬併入阻障層中。舉例而言，在一或更多個實施例中，可藉由原子層沉積(ALD)、化學氣相沉積(CVD)及電漿增強原子層沉積(PEALD)中之前驅物的交替及/或共流；具有多金屬配位子之前驅物；及摻雜劑佈植/熱擴散中的一或更多者將摻雜劑金屬併入阻障層中。在一或更多個實施例中，當藉由原子層沉積(ALD)、化學氣相沉積(CVD)及電漿增強原子層沉積(PEALD)中之前驅物的交替及/或共流將摻雜劑金屬併入阻障層中時，可使用適當的含金屬前驅物。適當前驅物之實例包括含有期望摻雜劑之金屬錯合物，諸如，與有機或羰基配位子配位之摻雜劑金屬。在一或更多個實施例中，摻雜劑前驅物可包括多金屬配位子。適當的摻雜劑前驅物應具有足夠的蒸汽壓力以在適當製程中沉積，諸如，ALD、電漿增強原子層沉積(PEALD)或化學氣相沉積(CVD)。在一或更多個實施例中，使用化學氣相沉積(CVD)製程來沉積摻雜劑。
如本文中所使用，「化學氣相沉積」代表其中基板表面同時地或大體上同時地暴露於前驅物及/或輔試劑之製程。如本文中所使用，「大體上同時」代表共流或前驅物之大部分暴露所重疊之處。
取決於所使用之摻雜劑前驅物，可使用共反應物來沉積摻雜劑。舉例而言，可將諸如氫氣及氨氣之還原氣體用作用於沉積一些摻雜劑之共反應物。金屬摻雜劑前驅物及共反應物可共流或依序流動。
在一或更多個實施例中，可使用離子佈植用於將摻雜劑金屬併入阻障層中。在其他實施例中，可使用物理氣相沉積(PVD)共同處理以將第二金屬摻雜劑（例如，鈷(Co)）添加至經摻雜的阻障層中。在其他實施例中，阻障膜可在包括摻雜劑金屬之氣氛中退火以便將摻雜劑熱擴散至膜中。
在一或更多個實施例中，可將具有摻雜劑濺射之PVD處理用作將摻雜劑併入基質中之一種方式。舉例而言，具有鈷(Co)之PVD處理可將Co注入至釕鉭氮化物(RuTaN)基質中，以形成RuTaN\Co化合物。此可用以添加第一摻雜劑或除了膜內部之摻雜劑以外的額外摻雜劑。
在一或更多個實施例中，摻雜劑並不限於金屬。在一或更多個實施例中，非金屬亦可為摻雜劑，例如，矽(Si)、硼(B)或其類似者。非金屬摻雜劑亦可用於熱擴散。
在一些實施例中，不使用還原氣體共反應物或除了使用還原氣體共反應物以外，可在將阻障膜暴露於摻雜劑金屬前驅物之後使用後電漿處理步驟。根據一或更多個實施例，電漿包括熟習此項技術者所已知之任何適當惰性氣體。在一或更多個實施例中，電漿包括氦氣(He)、氬氣(Ar)、氨氣(NH3 )、氫氣(H2 )及氮氣(N2 )中之一或更多者。在一些實施例中，電漿可包括Ar與H2 之混合物，諸如，具有在自1:1至1:10之範圍中的Ar:H2 莫耳比率之混合物。電漿功率可在自約200瓦特至約1000瓦特之範圍中。電漿頻率可在自350 kHz至40 MHz之範圍中。電漿處理時間可自5秒至60秒變化，諸如，在自10秒至30秒之範圍中。在一些實施例中，電漿處理期間之壓力可在自0.5托至50托之範圍中，諸如，自1托至10托。在一些實施例中，晶圓間距可在自100密爾至600密爾之範圍中。
在一或更多個實施例中，阻障膜可在沉積期間暴露於摻雜劑金屬前驅物，亦即，可依序在ALD循環中使用摻雜劑金屬前驅物以提供經摻雜的阻障膜。舉例而言，可使用含金屬前驅物及含氮前驅物之1至10個循環以形成初始金屬氮化物阻障層，繼之以暴露於摻雜劑金屬前驅物之1至10個循環，接著恢復含金屬前驅物及含氮前驅物之循環，接著視情況進行更多摻雜等，直至達到期望的經摻雜阻障膜厚度為止。或者，在其他實施例中，在暴露於摻雜劑金屬前驅物之前，可將阻障膜完全沉積至期望的厚度。
在各種實施例中，暴露於含摻雜劑金屬的前驅物之持續時間的範圍可自1秒至60秒，諸如，在自3秒至30秒或自5秒至10秒之範圍中。只要阻障膜尚未達到針對阻障膜之密度的最大摻雜，則愈久地暴露於摻雜劑金屬前驅物將會增大阻障膜之摻雜的量。
第1圖根據一或更多個實施例描繪方法之製程流程圖。第2圖至第4圖根據本揭示案之一或更多個實施例繪示微電子元件200之橫截面圖。參考第2圖，在基板202上形成介電層204。在一或更多個實施例中，介電層204可包括至少一個特徵206。諸圖出於說明性目的示出具有單個特徵之基板；然而，熟習此項技術者將理解，可存在一個以上特徵。特徵206之形狀可為任何適當形狀，包括但不限於溝槽及圓柱形通孔。如在此方面所使用，術語「特徵」意謂任何有意表面不規則。特徵之適當實例包括但不限於具有頂部、兩個側壁及底部之溝槽；具有頂部及兩個側壁之尖峰。特徵可具有任何適當之深寬比（特徵之深度與特徵之寬度的比率）。在一些實施例中，深寬比大於或等於約5:1、10:1、15:1、20:1、25:1、30:1、35:1或40:1。
在一或更多個實施例中，至少一個特徵206包括底部212及第一側壁208以及第二側壁210。
在一或更多個實施例中，介電層204為低介電常數介電層。在某些實施例中，介電層204包括氧化矽(SiOx )。其他實施例提供的係介電層204包括多孔的或碳摻雜的SiOx 。在一些實施例中，介電層204為具有小於約5的介電常數值之多孔的或碳摻雜的SiOx 層。在其他實施例中，介電層204為多層結構。舉例而言，在一或更多個實施例中，介電層204包括具有介電層、蝕刻終止層及硬遮罩層中之一或更多者的多層結構。
參考第1圖至第3A圖，在操作104處，在基板202上之介電層204上沉積阻障膜214。在一些實施例中，藉由保形沉積製程形成阻障膜214。在一些實施例中，藉由原子層沉積或化學氣相沉積中之一或更多者來形成阻障膜214。
在一或更多個實施例中，阻障膜214之沉積係大體上保形的。在一或更多個實施例中，阻障膜214形成在至少一個特徵之第一側壁208、第二側壁210及底部212上。如本文中所使用，「大體上保形」之層代表其中厚度始終（例如，在側壁之頂部、中間及底部上及在開口206之底部上）約相同之層。大體上保形之層的厚度變化小於或等於約5%、2%、1%或0.5%。
第3A圖示出在沉積了阻障膜214之後的微電子元件200，該阻障膜214覆蓋至少一個特徵206之第一側壁208、第二側壁210及底部212的至少一部分。如第3B圖中所繪示，阻障層214可覆蓋至少一個特徵206之整個第一側壁208、第二側壁210及底部212。在一或更多個實施例中，阻障膜214可包括鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鈮(Nb)、氮化鈮(NbN)、錳(Mn)、氮化錳(MnN)、鈦(Ti)、氮化鈦(TiN)、鉬(Mo)、氮化鉬(MoN)及其類似者中之一或更多者。
在一或更多個實施例中，阻障膜214係藉由原子層沉積(ALD)沉積，且具有在自約2 Å至約10 Å之範圍中的厚度。在一些實施例中，在單個ALD循環中沉積阻障膜214。在其他實施例中，在自1至15個ALD循環中沉積阻障膜214。
參考第1圖及第3B圖，在操作106處，藉由沉積經摻雜的阻障膜216之化學氣相沉積來摻雜阻障膜214。在一或更多個實施例中，阻障膜可摻雜有釕(Ru)、錳(Mn)、鈮(Nb)、鈷(Co)、釩(V)、銅(Cu)、鋁(Al)、碳(C)、氧(O)、矽(Si)、鉬(Mo)及其類似者中之一或更多者。在特定實施例中，阻障膜可摻雜有釕(Ru)。因此，在一或更多個實施例中，經摻雜的阻障膜216包括釕(Ru)、錳(Mn)、鈮(Nb)、鈷(Co)、釩(V)、銅(Cu)、鋁(Al)、碳(C)、氧(O)、矽(Si)及其類似者中之一或更多者。
在一或更多個實施例中，金屬摻雜劑經由阻障填充物214擴散至介電層204。在預期不受理論限制的情況下，咸信，金屬摻雜劑可選擇性地經由阻障層214擴散至介電層，並與介電材料形成錯合物，該錯合物將抵抗電子遷移。一種建議的機制為已暴露的前驅物可優先經由晶界或其他弱路徑遷移至介電質/阻障界面。
在一或更多個實施例中，所形成之錯合物可為金屬氧化物(MOx )或金屬矽酸鹽(MSix O)。因此，在其中摻雜劑為釕(Ru)且介電層包括氧化矽(SiOx )之實施例中，釕(Ru)可經由阻障層214擴散並形成氧化釕(RuOx )或釕矽氧化物(RuSiOx )。釕矽氧化物之此種阻障層可繼而防止自導電材料222至介電層204之銅電子遷移。
在其他實施例中，金屬摻雜劑可與阻障層基質形成金屬間化合物，從而導致高密度、低電阻率之相，此相呈現出對銅(Cu)、氧(O)、碳(C)及其類似者之優越的阻障效能，例如，Tax Ruy N或Tax Ruy Nz O。
除了為導電材料222阻障以外，經摻雜的阻障層220亦可為針對自介電層204至導電材料222之氧擴散的阻障。自介電層204至導電材料222之氧擴散可導致氧與導電材料222及/或種晶層（未繪示）中之組分反應。舉例而言，若導電材料包括銅(Cu)，則氧可在阻障層與導電材料222之界面處與銅反應，從而將銅固定至阻障層/導電材料界面。因此，銅無法在整個導電材料中分離。類似地，若存在包括銅之種晶層，則氧可在種晶層/阻障層界面處與種晶層中之銅反應並將銅固定至界面。
在一或更多個實施例中，咸信，擴散至阻障層中之氧將與摻雜劑反應並將防止氧擴散至導電材料222中。因此，氧將不可用於與種晶層或導電材料222反應。
在一或更多個實施例中，經摻雜的阻障膜216係藉由化學氣相沉積來沉積，且具有在自約1 Å至約3 Å之範圍中的厚度。
在一或更多個實施例中，基於阻障膜之總重量，經摻雜的阻障膜216包括自約0.01 wt.%至約50 wt.%之範圍中的摻雜劑。在某些實施例中，經摻雜的阻障膜216包括自約5%至約70%之範圍中的摻雜劑，諸如，自約10 wt.%至約30 wt.%之範圍中的摻雜劑，諸如，自約8 wt.%至約25 wt.%之範圍中的摻雜劑，或自約10 wt.%至約20 wt.%之範圍中的摻雜劑。在一些實施例中，阻障膜214包括自約5 wt.%至約30 wt.%之範圍中的摻雜劑，諸如，約5 wt.%、約6 wt.%、約7 wt.%、約8 wt.%、約9 wt.%、約10 wt.%、約11 wt.%、約12 wt.%、約13 wt.%、約14 wt.%、約15 wt.%、約16 wt.%、約17 wt.%、約18 wt.%、約19 wt.%、約20 wt.%、約21 wt.%、約22 wt.%、約23 wt.%、約24 wt.%、25 wt.%、約26 wt.%、約27 wt.%、約28 wt.%、約29 wt.%或約30 wt.%的摻雜劑。
參考第1圖及第3C圖，在操作108處，在經摻雜的阻障膜216上沉積第二阻障膜218。在一或更多個實施例中，第二阻障膜218包括與阻障膜214相同之材料。在一或更多個實施例中，第二阻障膜218可包括鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鈮(Nb)、氮化鈮(NbN)、錳(Mn)、氮化錳(MnN)、鈦(Ti)、氮化鈦(TiN)、鉬(Mo)、氮化鉬(MoN)及其類似者中之一或更多者。
在一或更多個實施例中，第二阻障膜218係藉由原子層沉積(ALD)沉積，且具有在自約2 Å至約6 Å之範圍中的厚度。在一些實施例中，在單個ALD循環中沉積第二阻障膜218。在其他實施例中，在自1至15個ALD循環中沉積第二阻障膜218。
在一或更多個實施例中，包括阻障膜216、經摻雜的阻障膜216及第二阻障膜218之經摻雜的阻障層220具有在自約5 Å至約15 Å或自約8 Å至約10 Å之範圍中的組合厚度。在其他實施例中，該組合厚度小於約15 Å。
在一或更多個實施例中，經摻雜的阻障層220具有高金屬含量及非晶結晶度。在預期不受理論限制的情況下，咸信，摻雜阻障層減小所沉積的阻障層之ALD結晶度，此會減少晶界上之擴散捷徑。由於最小摻雜劑擴散，在阻障層內而非在阻障頂部上之摻雜可減輕整合及腐蝕風險。
在一或更多個實施例中，經摻雜的阻障層220包括阻障膜中之摻雜劑金屬，其中摻雜劑金屬為奈米微晶之非晶基質。在特定實施例中，經摻雜的氮化鉭(TaN)阻障膜包括氮化鉭膜中之釕(Ru)，其中釕(Ru)為奈米微晶之非晶基質。一或更多個實施例之經摻雜的阻障膜示出比未經摻雜的阻障膜更佳之擴散阻障性質。另外，一或更多個實施例之經摻雜的阻障膜表現出對銅及氧化物之優越的黏著性。
在操作110處，元件視情況進行後處理。可選的後處理操作110可為（例如）用以修改膜性質（例如，退火）之製程或用以生長額外膜之另一膜沉積製程（例如，額外ALD或CVD製程）。在一些實施例中，可選的後處理操作110可為修改已沉積膜之性質的製程。在一些實施例中，可選的後處理操作110包括退火剛沉積之膜。在一些實施例中，退火係在約300℃、400℃、500℃、600℃、700℃、800℃、900℃或1000℃之範圍中的溫度下進行。一些實施例之退火環境包括惰性氣體（例如，分子氮(N2 )、氬氣(Ar)）或還原氣體（例如，分子氫(H2 )或氨氣(NH3 )）或氧化劑（諸如但不限於氧氣(O2 )、臭氧(O3 )或過氧化物）中之一或更多者。可執行退火歷時任何適當的時長。在一些實施例中，膜退火歷時在約15秒至約90分鐘之範圍中或在約1分鐘至約60分鐘之範圍中的預定時間。在一些實施例中，退火剛沉積之膜會增大密度，降低電阻率及/或增大膜之純度。
參考第4圖，導電填充材料222填充襯有阻障膜214、經摻雜的阻障膜216及第二阻障膜218之溝槽206的至少一部分。根據一或更多個實施例，導電填充材料222包括銅(Cu)或銅合金。在其他實施例中，導電填充材料222亦可包括錳(Mn)。在其他實施例中，導電填充材料222進一步包括鋁(Al)。在一些實施例中，導電填充材料222包括鎢(W)。
儘管第4圖中之導電填充材料220被示為與阻障層220直接接觸，但中間層可在導電填充材料222與阻障層220之間，諸如，黏著層或種晶層。舉例而言，在一或更多個實施例中，微電子元件200進一步包括黏著層，該黏著層包括Ru及Co中之一或更多者。除了Ru及/或Co以外，黏著層可包括一或更多種摻雜劑，諸如，Mn、Al、Mg、Cr、Nb、Ti或V。在一些實施例中，黏著層包括Ru及Mn。在其他實施例中，黏著層包括Co及Mn。
在某些實施例中，種晶層（未繪示）可沉積在經摻雜的阻障層220之頂部上。根據一或更多個實施例，種晶層可包括銅之合金，諸如，Cu-Mn合金。
除了為銅阻障以外，經摻雜的阻障層220亦可為針對自介電層204至導電填充材料222之氧擴散的阻障。自介電層204至導電填充材料222之氧擴散可導致氧與導電填充材料222及/或種晶層中之組分反應。
在一些實施例中，將基板自第一腔室移動至單獨的、下一腔室用於進一步處理。可直接將基板自第一腔室移動至單獨處理腔室，或可將基板自第一腔室移動至一或更多個移送腔室，並接著移動至單獨處理腔室。在一些實施例中，阻障膜及摻雜劑膜之沉積可在單個腔室中進行，且接著可在單獨腔室中執行後處理。因此，處理裝置可包括與移送站連通之多個腔室。此種裝置可稱作「群集工具」或「群集系統」及其類似者。
大體上，群集工具為包括多個腔室之模組化系統，該等腔室執行各種功能，包括基板定心及定向、除氣、退火、沉積及/或蝕刻。根據一或更多個實施例，群集工具包括至少第一腔室及中央移送腔室。中央移送腔室可容納機器人，該機器人可使基板在處理腔室與裝載閘腔室之間穿梭。移送腔室通常維持在真空條件下，且提供用於將基板自一個腔室穿梭至另一者及/或穿梭至定位在群集工具之前端處的裝載閘腔室之中間階段。可適用於本揭示案之兩種熟知群集工具為Centura® 及Endura® ，其均可購自加利福尼亞州聖克拉拉市的應用材料有限公司。然而，為了執行如本文所述之製程的特定步驟，可更改腔室之確切佈置及組合。可使用之其他處理腔室包括但不限於循環層沉積(CLD)、原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、預清潔、化學清潔、電漿氮化、除氣、定向、羥基化及其他基板製程。藉由在群集工具上之腔室中執行製程，可在沉積後續膜之前不進行氧化的情況下避免由大氣雜質引起之基板的表面污染。
根據一或更多個實施例，基板連續處在真空或「裝載閘」條件下，且在自一個腔室移動至下一個時不會暴露於環境空氣中。移送腔室因此處在真空下，且在真空壓力下被「抽空」。處理腔室或移送腔室中可能存在惰性氣體。在一些實施例中，將惰性氣體用作淨化氣體以移除一些或所有反應物（例如，反應物）。根據一或更多個實施例，在沉積腔室之出口處注入淨化氣體以防止反應物（例如，反應物）自沉積腔室移動至移送腔室及/或額外處理腔室。因此，惰性氣體之流動在腔室之出口處形成了幕。
可在單個基板沉積腔室中處理基板，在該單個基板沉積腔室處在處理另一基板之前裝載、處理及卸載單個基板。亦可以連續方式（類似於傳送帶系統）處理基板，其中多個基板被個別地裝載至腔室之第一部分中，移動經過該腔室並自該腔室之第二部分被卸載。該腔室及相關聯傳送帶系統之形狀可形成筆直路徑或彎曲路徑。另外，處理腔室可為轉盤，其中多個基板圍繞中心軸線移動，並在整個轉盤路徑上暴露於沉積、蝕刻、退火、清潔等製程。
在處理期間，可加熱或冷卻基板。此加熱或冷卻可藉由任何適當手段實現，包括但不限於改變基板支撐件之溫度及使經加熱或經冷卻的氣體流至基板表面。在一些實施例中，基板支撐件包括加熱器/冷卻器，其可受控制以便以傳導方式改變基板溫度。在一或更多個實施例中，加熱或冷卻所採用之氣體（反應性氣體或惰性氣體）以局部地改變基板溫度。在一些實施例中，加熱器/冷卻器定位在腔室內與基板表面相鄰，以對流方式改變基板溫度。
在處理期間，基板亦可為固定的或旋轉的。旋轉基板可連續地或以離散步驟（圍繞基板軸線）旋轉。舉例而言，基板可貫穿整個製程旋轉，或基板可在暴露於不同的反應性氣體或淨化氣體之間少量地旋轉。使基板在處理期間（連續地或按步驟）旋轉可藉由最小化（例如）氣流幾何形狀之局部變化性的影響而有助於產生更均勻之沉積或蝕刻。
本揭示案之額外實施例係針對用於元件的形成及所述方法的實踐之處理工具900，如第5圖中所示。群集工具900包括具有複數個側之至少一個中央移送站921、931。機器人925、935定位在中央移送站921、931內，且經配置以使機器人葉片及晶圓移動至複數個側中之每一者。
群集工具900包括連接至中央移送站之複數個處理腔室902、904、906、908、910、912、914、916及918（亦稱作製程站）。各個處理腔室提供與相鄰製程站相隔離之單獨處理區域。處理腔室可為任何適當腔室，包括但不限於原子層沉積腔室、化學氣相沉積腔室、退火腔室及其類似者。製程腔室及部件之特定佈置可取決於群集工具而變化，且不應視為對本揭示案之範疇的限制。
在第5圖中所示之實施例中，工廠介面950連接至群集工具900之前部。工廠介面950包括在工廠介面950之前部951上的裝載腔室954及卸載腔室956。雖然將裝載腔室954示為在左邊且將卸載腔室956示為在右邊，但熟習此項技術者將理解，此僅代表一種可能的配置。
裝載腔室954及卸載腔室956之大小及形狀可取決於（例如）正在群集工具900中處理之基板而變化。在所示實施例中，確定裝載腔室954及卸載腔室956之大小以保持晶圓盒，該晶圓盒具有定位在該盒內之複數個晶圓。
機器人952在工廠介面950內且可在裝載腔室954與卸載腔室956之間移動。機器人952能夠將晶圓自裝載腔室954中之盒經由工廠介面950移送至裝載閘腔室960。機器人952亦能夠將晶圓自裝載閘腔室962經由工廠介面950移送至卸載腔室956中之盒。如熟習此項技術者將理解，工廠介面950可具有一個以上機器人952。舉例而言，工廠介面950可具有在裝載腔室954與裝載閘腔室960之間移送晶圓的第一機器人，以及在裝載閘962與卸載腔室956之間移送晶圓的第二機器人。
所示之群集工具900具有第一部分920及第二部分930。第一部分920經由裝載閘腔室960、962連接至工廠介面950。第一部分920包括第一移送腔室921，該第一移送腔室921具有定位於其中之至少一個機器人925。機器人925亦稱作機器人式晶圓運輸機構。第一移送腔室921關於裝載閘腔室960、962、製程腔室902、904、916、918及緩衝腔室922、924居中地定位。一些實施例之機器人925為多臂機器人，其能夠獨立地一次移動一個以上晶圓。在一些實施例中，第一移送腔室921包括一個以上機器人式晶圓移送機構。第一移送腔室921中之機器人925經配置以在第一移送腔室921周圍的腔室之間移動晶圓。個別晶圓被承載在位於第一機器人式機構之遠端處的晶圓運輸葉片上。
在第一部分920中處理了晶圓之後，可經由直通腔室將該晶圓傳遞至第二部分930。舉例而言，腔室922、924可為單向或雙向的直通腔室。直通腔室922、924可用以（例如）在第二部分930中的處理之前低溫冷卻晶圓，或允許在移回至第一部分920之前的晶圓冷卻或後處理。
系統控制器990與第一機器人925、第二機器人935、第一複數個處理腔室902、904、916、918及第二複數個處理腔室906、908、910、912、914通訊。系統控制器990可為可控制處理腔室及機器人之任何適當部件。舉例而言，系統控制器960可為電腦，其包括中央處理單元(CPU)992、記憶體994、輸入/輸出(I/O) 996及支持電路998。控制器990可直接地或經由與特定製程腔室及/或支撐系統部件相關聯之電腦（或控制器）來控制處理工具900。
在一或更多個實施例中，控制器990可為在工業環境中可用於控制各種腔室及子處理器的任何形式之通用電腦處理器中的一者。控制器990之記憶體994或電腦可讀媒體可為易購記憶體中之一或更多者，諸如，非暫時性記憶體（例如，隨機存取記憶體(RAM)）、唯讀記憶體(ROM)、軟碟、硬碟、光學儲存媒體（例如，緊密光碟或數位視訊光碟）、快閃驅動器，或任何其他形式之數位儲存器，為本端的或遠端的。記憶體994可保留指令集，該指令集可由處理器（CPU 922）操作以控制處理工具900之參數及部件。
支持電路998耦接至CPU 992，用於以習知方式支持處理器。此些電路包括快取記憶體、電源供應器、時鐘電路、輸入/輸出電路系統及子系統及其類似者。一或更多個製程可作為軟體常用程式儲存在記憶體994中，當由處理器執行或調用時，該軟體常用程式使處理器以本文所述之方式控制處理工具900或個別處理單元之操作。亦可藉由第二CPU（未示出）來儲存及/或執行軟體常用程式，該第二CPU位於遠離CPU 992所控制的硬體之處。
亦可以硬體執行本揭示案之製程及方法中的一些或全部。如此，製程可以軟體實施並使用電腦系統執行，以硬體實施為（例如）特殊應用積體電路或其他類型之硬體實施，或實施為軟體與硬體之組合。當由處理器執行時，軟體常用程式將通用電腦轉型為專用電腦（控制器），其控制腔室操作以使得製程得以執行。
在一些實施例中，控制器990具有一或更多種配置來執行個別製程或子製程，以執行該方法。控制器990可連接至中間部件且經配置以操作中間部件，以執行該等方法之功能。舉例而言，控制器990可連接至物理氣相沉積腔室並經配置以控制該物理氣相沉積腔室。
製程可大體作為軟體常用程式儲存在系統控制器990之記憶體994中，當由處理器執行時，該軟體常用程式使製程腔室執行本揭示案之製程。亦可藉由第二處理器（未示出）來儲存及/或執行軟體常用程式，該第二處理器位於遠離處理器所控制的硬體之處。亦可以硬體執行本揭示案之方法的部分或全部。如此，製程可以軟體實施並使用電腦系統執行，以硬體實施為（例如）特殊應用積體電路或其他類型之硬體實施，或實施為軟體與硬體之組合。當由處理器執行時，軟體常用程式將通用電腦轉型為專用電腦（控制器），其控制腔室操作以使得製程得以執行。
在一些實施例中，系統控制器990具有用以控制原子層沉積腔室以在基板上沉積阻障膜之配置。系統控制器990具有用以控制化學氣相沉積腔室以在約20℃至約400℃之範圍中的溫度下在阻障膜上沉積金屬膜之第二配置。
在一或更多個實施例中，一種處理工具包括：中央移送站，其包括經配置以移動晶圓之機器人；複數個製程站，每一製程站連接至中央移送站並提供與相鄰製程站之處理區域分離開的處理區域，該複數個製程站包括沉積腔室、電漿處理腔室、遠端電漿源、退火腔室及控制器，該控制器連接至中央移送站及該複數個製程站，該控制器經配置以啟動機器人以便使晶圓在製程站之間移動，並控制發生在該等製程站中之每一者中的製程。
現參考以下實例來描述本揭示案。在描述本揭示案之若干例示性實施例之前，應理解，本揭示案並不限於以下描述中所闡述之構造或製程步驟的細節。本揭示案能夠有其他實施例並能夠以各種方式來實踐或執行。
實例
實例1  氮化鉭(TaN)之釕摻雜：單層
使用PDMAT及氨前驅物在250℃至275℃下經由九個ALD循環沉積約3 Å至4 Å之TaN。藉由快速CVD以Ru摻雜TaN，產生具有奈米微晶結構之約1 Å至約2 Å的Ru。使用PDMAT及氨前驅物在250℃至275℃下經由九個ALD循環沉積另一3 Å至4 Å之TaN。最終Ru摻雜之TaN阻障層的厚度為約8 Å至10 Å。
實例2  氮化鉭(TaN)之釕摻雜：單層
使用PDMAT及氨前驅物在250℃至275℃下經由十二個ALD循環沉積7 Å之TaN。藉由快速CVD以Ru摻雜TaN，產生具有奈米微晶結構之約1 Å至約2 Å的Ru。使用PDMAT及氨前驅物在250℃至275℃下經由五個ALD循環沉積另一3 Å之TaN。最終Ru摻雜之TaN阻障層的厚度為約11 Å至12 Å。
實例3  氮化鉭(TaN)之釕摻雜：多層
使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積4 Å之TaN。藉由快速CVD以Ru摻雜TaN，產生具有奈米微晶結構之約1 Å的Ru。使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積另一4 Å之TaN。藉由快速CVD沉積摻雜Ru之另一膜，產生具有奈米微晶結構之約1 Å的Ru。使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積另一3 Å之TaN。最終Ru摻雜之TaN阻障層的厚度為約13 Å。
實例4  氮化鉭(TaN)之釕摻雜：多層
使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積3 Å之TaN。藉由快速CVD以Ru摻雜TaN，產生具有奈米微晶結構之約1 Å的Ru。使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積另一2 Å之TaN。藉由快速CVD沉積摻雜Ru之另一膜，產生具有奈米微晶結構之約1 Å的Ru。使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積另一3 Å之TaN。藉由快速CVD沉積摻雜Ru之另一膜，產生具有奈米微晶結構之約1 Å的Ru。使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積另一2 Å之TaN。最終Ru摻雜之TaN阻障層的厚度為約12 Å。
實例5  氮化鉭(TaN)之釕摻雜：在Ru摻雜之後的中間後處理
使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積約5 Å至7 Å之TaN。藉由快速CVD以Ru摻雜TaN，產生具有奈米微晶結構之約1 Å的Ru，繼之以10秒暴露於氫氣(H2 )電漿。使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積另一3 Å至5 Å之TaN。最終Ru摻雜之TaN阻障層的厚度為約9 Å至約13 Å。
實例6  氮化鉭(TaN)之釕摻雜：在Ru摻雜之後的中間後處理
使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積約4 Å之TaN。藉由快速CVD以Ru摻雜TaN，產生具有奈米微晶結構之約1 Å的Ru，繼之以10秒暴露於氫氣(H2 )電漿。使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積另一4 Å之TaN。藉由快速CVD沉積摻雜Ru之另一膜，產生具有奈米微晶結構之約1 Å的Ru，繼之以10秒暴露於氫氣(H2 )電漿。使用PDMAT及氨前驅物在250℃至275℃下經由ALD沉積另一3 Å之TaN。最終Ru摻雜之TaN阻障層的厚度為約13 Å。
貫穿本說明書，對「一個實施例」、「某些實施例」、「一或更多個實施例」或「實施例」之引用意謂結合實施例描述之特定特徵、結構、材料或特性包括在本揭示案之至少一個實施例中。因此，貫穿本說明書各處出現的諸如「在一或更多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在實施例中」之短語未必代表本揭示案之同一實施例。另外，可在一或更多個實施例中以任何適當方式組合特定特徵、結構、材料或特性。
儘管已參考特定實施例描述了本文中之揭示內容，但應理解，此些實施例僅說明本揭示案之原理及應用。熟習此項技術者將顯而易見，可在不脫離本揭示案之精神及範疇的情況下對本揭示案之方法及裝置作出各種修改及變化。因此，預期本揭示案包括在附加申請專利範圍及其等效物之範疇內的修改及變化。
104:操作 106:操作 108:操作 110:操作 200:微電子元件 202:基板 204:介電層 206:特徵 208:第一側壁 210:第二側壁 212:底部 214:阻障膜 216:經摻雜的阻障膜 218:第二阻障膜 220:經摻雜的阻障層 222:導電材料 900:處理工具 902:處理腔室 904:處理腔室 906:處理腔室 908:處理腔室 910:處理腔室 912:處理腔室 914:處理腔室 916:處理腔室 918:處理腔室 920:第一部分 921:中央移送站 922:緩衝腔室 924:緩衝腔室 925:機器人 930:第二部分 931:中央移送站 935:機器人 950:工廠介面 952:機器人 954:裝載腔室 956:卸載腔室 960:裝載閘腔室 962:裝載閘腔室 990:系統控制器 992:中央處理單元(CPU) 994:記憶體 996:輸入/輸出(I/O) 998:支持電路
因此，可詳細地理解本發明之上述特徵的方式，可藉由參考實施例來獲得以上簡要概述的本發明之更特定描述，一些實施例在附加圖式中加以繪示。然而，應注意，附加圖式僅繪示本發明之典型實施例，且因此不應視為對本發明之範疇的限制，因為本發明可允許其他同等有效之實施例。
第1圖根據本揭示案之一或更多個實施例繪示製程流程圖。
第2圖根據本揭示案之一或更多個實施例繪示電子元件之橫截面圖。
第3A圖根據本揭示案之一或更多個實施例繪示電子元件之橫截面圖。
第3B圖根據本揭示案之一或更多個實施例繪示電子元件之橫截面圖。
第3C圖根據本揭示案之一或更多個實施例繪示電子元件之橫截面圖。
第4圖根據本揭示案之一或更多個實施例繪示電子元件之橫截面圖。
第5圖根據本揭示案之一或更多個實施例繪示群集工具之橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:微電子元件
202:基板
204:介電層
214:阻障膜
216:經摻雜的阻障膜
218:第二阻障膜
220:經摻雜的阻障層
222:導電材料

Claims (20)

  1. 一種用於形成一經摻雜的阻障層之方法，該方法包括：藉由原子層沉積在一基板上的一介電層上形成一第一阻障膜，該第一阻障膜具有在2Å至10Å之範圍中的厚度；藉由在一快速化學氣相沉積製程期間將該第一阻障膜暴露於一金屬前驅物而以一摻雜劑金屬摻雜該第一阻障膜，藉此形成經摻雜的第一阻障膜，該經摻雜的第一阻障膜具有在1Å至3Å之範圍中的厚度且包含10wt.%至30wt.%之摻雜劑金屬，其中該摻雜劑金屬經由該第一阻障膜擴散至該介電層中，並與該介電層形成一錯合物；以及藉由原子層沉積在該經摻雜的第一阻障膜上形成一第二阻障膜，以形成一經摻雜的阻障層，該第二阻障膜具有在2Å至6Å之範圍中的厚度，而該經摻雜的阻障層具有在5Å至15Å之範圍中的組合厚度。
  2. 如請求項1所述之方法，其中該第一阻障膜及該第二阻障膜各自獨立地包括：鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鈮(Nb)、氮化鈮(NbN)、錳(Mn)、氮化錳(MnN)、鈦(Ti)、氮化鈦(TiN)、鉬(Mo)及氮化鉬(MoN)中之一或更多者。
  3. 如請求項1所述之方法，其中該摻雜劑金屬包括釕(Ru)、錳(Mn)、鈮(Nb)、鈷(Co)、釩(V)、 銅(Cu)、鋁(Al)、碳(C)、氧(O)、矽(Si)及鉬(Mo)中之一或更多者。
  4. 如請求項1所述之方法，其中該第一阻障膜及該第二阻障膜包括氮化鉭(TaN)，且該摻雜劑金屬包括釕(Ru)。
  5. 如請求項4所述之方法，其中該摻雜劑金屬與該第一阻障膜及該第二阻障膜形成一金屬間化合物，該金屬間化合物的化學式為TaxRuyN或TaxRuyNzO。
  6. 如請求項1所述之方法，進一步包括：在摻雜之後將該經摻雜的阻障層暴露於電漿處理、物理氣相沉積(PVD)處理、熱退火及化學增強中之一或更多者。
  7. 如請求項1所述之方法，其中該基板包括至少一個特徵。
  8. 如請求項7所述之方法，其中該至少一個特徵具有大於或等於約10：1之一深寬比。
  9. 如請求項1所述之方法，其中該第一阻障膜或該第二阻障膜之一或更多者係於在250℃至275℃之範圍中的溫度下沉積。
  10. 一種形成一經摻雜的金屬氮化物層之方法，該方法包括：將一基板暴露於一第一金屬前驅物及氨以在該基板上形成一第一金屬氮化物膜，該基板包括具有至少一個特徵之一介電層，該第一金屬氮化物膜具有在2Å至10Å 之範圍中的厚度；藉由在一快速化學氣相沉積製程期間將該第一金屬氮化物膜暴露於一摻雜劑金屬前驅物而以一摻雜劑金屬摻雜該第一金屬氮化物膜，藉此形成經摻雜的第一金屬氮化物膜，該經摻雜的第一金屬氮化物膜具有在1Å至3Å之範圍中的厚度且包含10wt.%至30wt.%之摻雜劑金屬，其中該摻雜劑金屬經由該第一金屬氮化物膜擴散至該介電層中，並與該介電層形成一錯合物；以及將該基板暴露於該第一金屬前驅物及氨，以在該經摻雜的第一金屬氮化物膜上形成一第二金屬氮化物膜，藉此形成一經摻雜的金屬氮化物層，該經摻雜的金屬氮化物層具有在5Å至15Å之範圍中的組合厚度。
  11. 如請求項10所述之方法，其中該第一金屬氮化物膜及該第二金屬氮化物膜各自獨立地包括：氮化鉭(TaN)、氮化鈮(NbN)、氮化錳(MnN)、氮化鈦(TiN)、鉬(Mo)及氮化鉬(MoN)中之一或更多者。
  12. 如請求項10所述之方法，其中該摻雜劑金屬包括釕(Ru)、錳(Mn)、鈮(Nb)、鈷(Co)、釩(V)、銅(Cu)、鋁(Al)、碳(C)、氧(O)、矽(Si)及鉬(Mo)中之一或更多者。
  13. 如請求項10所述之方法，進一步包括：在摻雜之後將該經摻雜的金屬氮化物層暴露於電漿處理、物理氣相沉積(PVD)處理、熱退火及化學增強中之一或更多者。
  14. 如請求項10所述之方法，其中該至少一個特徵包括一第一側壁、一第二側壁及一底部，且該第一金屬氮化物膜為大體上保形的。
  15. 如請求項14所述之方法，其中該至少一個特徵具有大於或等於約10：1之一深寬比。
  16. 如請求項10所述之方法，其中該摻雜劑金屬與該第一金屬氮化物膜及該第二金屬氮化物膜形成一金屬間化合物，該金屬間化合物的化學式為TaxRuyN或TaxRuyNzO。
  17. 如請求項10所述之方法，其中該第一金屬氮化物膜或該第二金屬氮化物膜之一或更多者係於在250℃至275℃之範圍中的溫度下沉積。
  18. 一種包括指令之非暫時性電腦可讀媒體，當由一處理系統之一控制器執行時，該等指令使該處理系統執行如下操作：在一基板上的一介電層上形成一第一阻障膜，該第一阻障膜具有在2Å至10Å之範圍中的厚度；藉由一摻雜劑金屬摻雜該第一阻障膜，以形成經摻雜的第一阻障膜，該經摻雜的第一阻障膜具有在1Å至3Å之範圍中的厚度且包含10wt.%至30wt.%之摻雜劑金屬，其中該摻雜劑金屬經由該第一阻障膜擴散至該介電層中，並與該介電層形成一錯合物；以及在該經摻雜的第一阻障膜上形成一第二阻障膜，以形成一經摻雜的阻障層，該經摻雜的阻障層具有在5Å至 15Å之範圍中的組合厚度。
  19. 如請求項18所述之非暫時性電腦可讀媒體，進一步包括指令，當由一處理系統之一控制器執行時，該等指令使該處理系統執行如下操作：在摻雜之後將該經摻雜的阻障層暴露於電漿處理、物理氣相沉積(PVD)處理、熱退火及化學增強中之一或更多者。
  20. 如請求項18所述之非暫時性電腦可讀媒體，其中該第一阻障膜或該第二阻障膜之一或更多者係於在250℃至275℃之範圍中的溫度下沉積。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240071927A1 (en) * 2022-08-25 2024-02-29 Applied Materials, Inc. Tantalum doped ruthenium layers for interconnects

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090209101A1 (en) * 2008-02-19 2009-08-20 Asm Japan K.K. Ruthenium alloy film for copper interconnects
TW201820539A (zh) * 2011-12-01 2018-06-01 美商應用材料股份有限公司 用於銅阻障層應用之摻雜的氮化鉭

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2605647B1 (fr) * 1986-10-27 1993-01-29 Nissim Yves Procede de depot en phase vapeur par flash thermique d'une couche isolante sur un substrat en materiau iii-v, application a la fabrication d'une structure mis
US5976928A (en) 1997-11-20 1999-11-02 Advanced Technology Materials, Inc. Chemical mechanical polishing of FeRAM capacitors
US6294836B1 (en) 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
US6627995B2 (en) 2000-03-03 2003-09-30 Cvc Products, Inc. Microelectronic interconnect material with adhesion promotion layer and fabrication method
US6436825B1 (en) 2000-04-03 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of copper barrier layer formation
US7101790B2 (en) 2003-03-28 2006-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a robust copper interconnect by dilute metal doping
US6958291B2 (en) 2003-09-04 2005-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect with composite barrier layers and method for fabricating the same
US20050070109A1 (en) 2003-09-30 2005-03-31 Feller A. Daniel Novel slurry for chemical mechanical polishing of metals
DE102004003863B4 (de) 2004-01-26 2009-01-29 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung eingebetteter Metallleitungen mit einer erhöhten Widerstandsfähigkeit gegen durch Belastung hervorgerufenen Materialtransport
US7157795B1 (en) 2004-09-07 2007-01-02 Advanced Micro Devices, Inc. Composite tantalum nitride/tantalum copper capping layer
US7300869B2 (en) 2004-09-20 2007-11-27 Lsi Corporation Integrated barrier and seed layer for copper interconnect technology
DE102005023122A1 (de) 2005-05-19 2006-11-23 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Schichtstapel und Verfahren
US20100013096A1 (en) 2006-10-03 2010-01-21 Nippon Mining & Metals Co., Ltd. Cu-Mn Alloy Sputtering Target and Semiconductor Wiring
US8026605B2 (en) 2006-12-14 2011-09-27 Lam Research Corporation Interconnect structure and method of manufacturing a damascene structure
JP5103914B2 (ja) 2007-01-31 2012-12-19 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US20100200991A1 (en) 2007-03-15 2010-08-12 Rohan Akolkar Dopant Enhanced Interconnect
JP5141683B2 (ja) 2007-03-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US7642189B2 (en) 2007-12-18 2010-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Synergy effect of alloying materials in interconnect structures
US8013445B2 (en) 2008-02-29 2011-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance high reliability contact via and metal line structure for semiconductor device
US7808106B1 (en) 2008-05-09 2010-10-05 Eric Eisenbraun Nano-laminate difussion barrier for direct electrochemical deposition copper
US8679970B2 (en) 2008-05-21 2014-03-25 International Business Machines Corporation Structure and process for conductive contact integration
US8945675B2 (en) 2008-05-29 2015-02-03 Asm International N.V. Methods for forming conductive titanium oxide thin films
US20100081274A1 (en) 2008-09-29 2010-04-01 Tokyo Electron Limited Method for forming ruthenium metal cap layers
US8586397B2 (en) 2011-09-30 2013-11-19 Sunpower Corporation Method for forming diffusion regions in a silicon substrate
US9082702B2 (en) 2012-02-27 2015-07-14 Applied Materials, Inc. Atomic layer deposition methods for metal gate electrodes
US9048294B2 (en) * 2012-04-13 2015-06-02 Applied Materials, Inc. Methods for depositing manganese and manganese nitrides
US9269615B2 (en) 2012-07-20 2016-02-23 Globalfoundries Inc. Multi-layer barrier layer for interconnect structure
KR102003523B1 (ko) 2012-08-17 2019-07-24 삼성전자주식회사 금속 플러그를 포함하는 반도체 장치 및 그 제조 방법
US9659814B2 (en) 2013-02-01 2017-05-23 Applied Materials, Inc. Doping control of metal nitride films
KR20170055716A (ko) 2015-11-12 2017-05-22 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN108063117B (zh) 2016-11-09 2020-12-01 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN110475905A (zh) 2017-03-03 2019-11-19 应用材料公司 用于增加来自安瓿的通量的设备
CN108962875B (zh) * 2017-05-27 2021-01-29 中芯国际集成电路制造(上海)有限公司 介质阻挡层及其制造方法、互连结构及其制造方法
US10964590B2 (en) 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
TWI790320B (zh) 2017-12-16 2023-01-21 美商應用材料股份有限公司 釕的選擇性原子層沉積
TW202000967A (zh) 2018-06-17 2020-01-01 美商應用材料股份有限公司 屏障層的處理及摻雜
US10886226B2 (en) 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co, Ltd. Conductive contact having staircase barrier layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090209101A1 (en) * 2008-02-19 2009-08-20 Asm Japan K.K. Ruthenium alloy film for copper interconnects
TW201820539A (zh) * 2011-12-01 2018-06-01 美商應用材料股份有限公司 用於銅阻障層應用之摻雜的氮化鉭

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