TWI820351B - 半導體封裝及其製造方法 - Google Patents

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TWI820351B
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吳偉誠
邱建嘉
謝正賢
許立翰
李孟燦
林宗澍
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台灣積體電路製造股份有限公司
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Abstract

一種半導體封裝包括半導體管芯、重布線結構及連接端子。重布線結構設置在半導體管芯上且包括設置在一對介電層之間的第一金屬化層級。第一金屬化層級包括電連接到半導體管芯的路由導電跡線以及與半導體管芯電絕緣的屏蔽板片。連接端子包括虛設連接端子及有效連接端子。虛設連接端子設置在重布線結構上且電連接到屏蔽板片。有效連接端子設置在重布線結構上且電連接到路由導電跡線。虛設連接端子的垂直投影落在屏蔽板片上。

Description

半導體封裝及其製造方法
本發明的實施例是有關於半導體封裝及其製造方法。
一種半導體封裝包括半導體管芯、重布線結構及連接端子。重布線結構設置在半導體管芯上且包括設置在一對介電層之間的第一金屬化層級。第一金屬化層級包括電連接到半導體管芯的路由導電跡線以及與半導體管芯電絕緣的屏蔽板片。連接端子包括虛設連接端子及有效連接端子。虛設連接端子設置在重布線結構上且電連接到屏蔽板片。有效連接端子設置在重布線結構上且電連接到路由導電跡線。虛設連接端子的垂直投影落在屏蔽板片上。
本發明的實施例涉及一種半導體封裝，所述半導體封裝包括：半導體管芯、重布線結構以及連接端子。重布線結構，設置在所述半導體管芯上且包括設置在一對介電層之間的第一金屬 化層級，其中所述第一金屬化層級包括：路由導電跡線，電連接到所述半導體管芯；以及屏蔽板片，與所述半導體管芯電絕緣。連接端子，包括：虛設連接端子，設置在所述重布線結構上且電連接到所述屏蔽板片；以及有效連接端子，設置在所述重布線結構上且電連接到所述路由導電跡線，其中所述虛設連接端子的垂直投影落在所述屏蔽板片上。
本發明的實施例涉及一種半導體封裝，所述半導體封裝包括：半導體管芯、包封體、重布線結構以及連接端子。半導體管芯，包括：半導體基板；接觸墊，形成在所述半導體基板的頂表面處；以及鈍化層，形成在所述半導體基板的所述頂表面處且暴露出所述接觸墊。包封體，在側向上環繞所述半導體管芯。重布線結構，設置在所述半導體管芯及所述包封體上，所述重布線結構包括：第一介電層；第一導電跡線，設置在所述第一介電層上；第一導通孔，設置在所述第一介電層的第一開口中，與所述第一導電跡線以及與所述包封體或所述鈍化層中的一者實體接觸；以及第二導通孔，設置在所述第一導電跡線上且在垂直方向上與所述第一導通孔交疊。連接端子，設置在所述第二導通孔之上且電連接到所述第二導通孔。
本發明的實施例涉及一種半導體封裝的製造方法，所述半導體封裝的製造方法包括：提供半導體管芯，其中所述半導體管芯包括：半導體基板；接觸墊，形成在所述半導體基板的頂表面處；以及鈍化層，形成在所述半導體基板的所述頂表面處且暴 露出所述接觸墊。將所述半導體管芯模塑在包封體中。以及在所述包封體上形成重布線結構，其中形成所述重布線結構包括：形成包括第一開口及第二開口的第一介電層；以及在所述第一開口及所述第二開口中沉積導電材料，以形成導通孔，其中所述第一開口中的每一者暴露出選自所述包封體及所述鈍化層中的至少一者。
100、500、5002、5004、5006、5008、5010、5012、5014、5016:重布線結構
110:外介電層
120、5120、5320、5330:金屬化層級
120a:第一表面
120b:第二表面
130:內介電層
132、OP1、OP2、OP3、OP4、OP5、OP6、OP7、OP8:開口
200、5210:絕緣體穿孔
200t、302t、400t、3012t、3022t:頂表面
210、5212:有效絕緣體穿孔
220、5214:虛設絕緣體穿孔
300、3010、3020、3030、3040:半導體管芯
300a:有效表面
302、3012、3022、5232:半導體基板
302b:背側表面
304、3034、3044:接觸墊
306、3016、3026:鈍化層
400、5220:包封體
510、5110、5234:介電層
510o:外表面
512:最內介電層
512B、512C:最內介電層
514:中間介電層
514B、514C:中間介電層
516:最外介電層
520:第一金屬化層級
521:有效導通孔
522、532、532A、532B:錨固導通孔
523、5121、5323:路由導電跡線
525:錨固導電跡線
526、534、5326、5334:虛設導通孔
527、535、535A、535B、535C、535D、5327、5335:屏蔽板片
528、5124:虛設導電跡線
530:上部金屬化層級
531、5321、5331:有效導通孔
533:路由導電跡線
540:凸塊下金屬
542:凸塊下導通孔
544:凸塊支撑件
600:連接端子
610:有效連接端子
620:虛設連接端子
700、710:電路載體
702、712:有效導電墊
704、714:虛設導電墊
710a:第一側
710b:第二側
716:連接件
3014、3024:接觸墊
5100:內重布線層
5122:部分
5200:橋接層
5230:半導體橋接件
5230f、5232f:前表面
5236:內連導電圖案
5238:導電端子
5238a:導電桿
5238b:焊料頂蓋
5300:重布線層
5340:凸塊下金屬
A1、A2:區域
AA:有效區域
AFO、AFO1、AFO2:有效扇出型區
C:載體
CM1、CM2、CM3:導電材料
D:距離
D1、D2、D3:直徑
D4:外徑
D5:內徑
DAR、DAR1、DAR2:管芯貼合區
DFO:虛設扇出型區
E:邊緣
FO:扇出型區
M1、M2:經圖案化遮罩(輔助遮罩)
M3:經圖案化遮罩
MH:網孔
MO1、MO2、MO3、MO4、MO5、MO6、MO7:遮罩開口
PU:封裝單元
SC:切割道
SD1、SD2:半導體元件
SL1、SL2、SL3:晶種層
SP1、SP2、SP3、SP4、SP5、SP6、SP7、SP8、SP9、SP10、SP11、SP12、SP13:半導體封裝
SPL1、SPL2、SPL3:晶種前驅物
RW:重構晶片
WAFO、WDFO:寬度
結合附圖閱讀以下詳細說明，能最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰，可任意增大或減小各種特徵的尺寸。
圖1A到圖1E是說明根據本發明一些實施例的在半導體封裝的製造製程期間生產的結構的示意性剖視圖。
圖2A及圖2B是說明根據本發明一些實施例的半導體封裝的部分的示意性剖視圖。
圖3A到圖8A是說明根據本發明一些實施例的在半導體封裝的製造製程期間生產的結構的部分的示意性剖視圖。
圖3B到圖8B是說明根據本發明一些實施例的在半導體封裝的製造製程期間生產的結構的部分的示意性剖視圖。
圖9是根據本發明一些實施例的半導體元件的示意性剖視圖。
圖10是說明根據本發明一些實施例的屏蔽板片的一部分的示意性剖視圖。
圖11及圖12是說明根據本發明一些實施例的半導體封裝的部分的示意性剖視圖。
圖13A及圖13B是說明根據本發明一些實施例的半導體封裝的部分的示意性剖視圖。
圖14A及圖14B是說明根據本發明一些實施例的半導體封裝的部分的示意性剖視圖。
圖15到圖18是說明根據本發明一些實施例的半導體封裝的示意性俯視圖。
圖19到圖21是說明根據本發明一些實施例的半導體封裝的示意性剖視圖。
圖22是說明根據本發明一些實施例的半導體元件的示意性剖視圖。
圖23是說明根據本發明一些實施例的半導體封裝的示意性剖視圖。
以下公開內容提供諸多不同的實施例或實例以實施所提供主題的不同特徵。下文闡述組件及排列的具體實例以簡化本發明。當然，這些僅是實例且並不旨在進行限制。舉例來說，在以下說明中，第一特徵形成在第二特徵之上或形成在第二特徵上可 包括其中第一特徵與第二特徵形成為直接接觸的實施例，且還可包括其中在第一特徵與第二特徵之間可形成額外特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可在各種實例中重複使用參考編號和/或字母。此種重複是出於簡化及清晰目的，而並非自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明起見，本文中可使用例如「在...下面(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一(其他)元件或特徵之間的關係。除圖中所繪示的取向之外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。
還可包括其他特徵及製程。舉例來說，可包括測試結構來輔助對三維(three dimensional，3D)封裝或三維集成電路(3D integrated circuit，3DIC)元件進行驗證測試。測試結構可包括例如形成在重布線層中或形成在基板上的測試墊，所述測試墊允許測試3D封裝或3DIC、允許使用探針和/或探針卡等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可與包括在中間驗證出已知良好管芯的測試方法結合使用以提高良率且降低成本。
圖1A到圖1E是說明根據本發明一些實施例的在半導體封裝SP1的製造製程期間生產的結構的示意性剖視圖。參考圖1A，可提供載體C。在一些實施例中，載體C是玻璃基板、金屬板片、塑料支撑板等，但也可使用其他適合的基板材料，只要所述材料能够耐受製程的後續步驟即可。在一些實施例中，可在載體C之上形成剝離層(未示出)。在一些實施例中，所述剝離層包括光熱轉換(light-to-heat conversion，LTHC)釋放層，當製造製程需要時，所述光熱轉換釋放層有助於從半導體元件剝落載體C。
在一些實施例中，重布線結構100形成在載體C之上。在一些實施例中，重布線結構100形成在剝離層(未示出)上。在一些實施例中，重布線結構100包括外介電層110、金屬化層級120及內介電層130。在一些實施例中，外介電層110形成在載體C之上，且金屬化層級120及內介電層130依序設置在外介電層110上。金屬化層級120可設置在外介電層110與內介電層130之間。在一些實施例中，金屬化層級120包括夾置在外介電層110與內介電層130之間的路由導電跡線。在一些實施例中，內介電層130可被圖案化成包括暴露出金屬化層級120的部分的開口132。在一些實施例中，重布線結構100可包括在內介電層130中沒有開口的管芯貼合區DAR以及位於管芯貼合區DAR旁邊的扇出型區FO，在扇出型區FO中形成有開口132。在一些實施例中，管芯貼合區DAR朝向內介電層130的中心部分定位且被扇出型區FO環繞。在一些實施例中，扇出型區FO可具有環繞管芯貼合區 DAR的環形形狀。在一些實施例中，內介電層130暴露出金屬化層級120的第一表面120a的部分。與第一表面120a相對的第二表面120b可(暫時)被外介電層110覆蓋。在一些實施例中，金屬化層級120的材料包括銅、鋁等。在一些實施例中，金屬化層級120的材料包括銅。在本說明通篇，用語「銅」旨在包括實質上純的元素銅、含有不可避免的雜質的銅以及含有例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等元素的銅合金。可通過例如電鍍、沉積和/或光刻及刻蝕來形成金屬化層級120。在一些實施例中，內介電層130的材料及外介電層110的材料各自包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯環丁烯(benzocyclobutene，BCB)、聚苯並[口咢]唑(polybenzooxazole，PBO)、其組合或任何其他適合的聚合物系介電材料。舉例來說，可通過例如旋轉塗布、化學氣相沉積(chemical vapor deposition，CVD)等適合的製作技術形成外介電層110及內介電層130。在一些替代實施例中，可根據生產要求形成比圖1A中所說明的金屬化層級及介電層更多的金屬化層級及更多的介電層。在這些實施例中，每一金屬化層級可夾置在連續的介電層之間。在一些實施例中，重布線結構100被稱為背側重布線結構。
參考圖1B，在重布線結構100上形成多個絕緣體穿孔(through insulator via，TIV)200。在一些實施例中，TIV 200與開口132對應地形成在扇出型區FO中。舉例來說，TIV 200被鍍覆在金屬化層級120的暴露部分上。在一些實施例中，TIV 200可 按照以下闡述形成。首先，在內介電層130之上形成晶種材料層(未示出)。在一些實施例中，晶種材料層包括鈦/銅複合層且是通過濺鍍製程形成，以共形地覆蓋內介電層130。晶種材料層可在開口132內延伸以接觸金屬化層級120的暴露部分。此後，在晶種材料層上形成具有開口的經圖案化輔助遮罩(未示出)。輔助遮罩的開口暴露出隨後形成的TIV 200的預期位置。舉例來說，輔助遮罩的開口與開口132的位置對應地形成。之後，執行鍍覆製程以在由輔助遮罩的開口暴露出的晶種材料層上形成金屬材料層(例如，銅層)。隨後，例如經由剝除製程及刻蝕製程移除輔助遮罩及未被金屬材料層覆蓋的晶種材料層以形成TIV 200。然而，本發明並不僅限於此。在一些替代實施例中，可利用其他適合的方法來形成TIV 200。舉例來說，可將預製的TIV 200(例如，預製的銅柱)拾取並放置到重布線結構100上。
在一些實施例中，參考圖1B，將半導體管芯300設置在載體C上。在一些實施例中，經由拾放方法將半導體管芯300放置到載體C上。儘管出於說明目的，圖1B中僅呈現一個半導體管芯300，但可在載體C上設置多個半導體管芯300，以利用晶片級封裝技術來生產多個封裝單元PU。此外，儘管在圖1B中示出封裝單元PU包括單個半導體管芯300，但本發明並不僅限於此。在一些替代實施例中，封裝單元PU可包括多個半導體管芯300。在一些實施例中，各別半導體管芯300包括半導體基板302、接觸墊304及鈍化層306。接觸墊304可形成在半導體基板302的頂表面 302t上。在一些實施例中，鈍化層306可暴露出每一接觸墊304的至少一部分。在一些替代實施例中，鈍化層306可(暫時地)覆蓋接觸墊304。在一些實施例中，半導體管芯300還可包括電連接到接觸墊304的導電桿(未示出)及環繞所述導電桿的保護層(未示出)。
在一些實施例中，半導體管芯300在管芯貼合區DAR中被放置在重布線結構100上，其中半導體基板302的頂表面302t背對載體C。半導體基板302的背側表面302b可面向重布線結構100。管芯貼合膜(未示出)的一些部分可設置在背側表面302b上，以將半導體管芯300固定到內介電層130。在一些實施例中，管芯貼合膜包括壓力粘合劑、可熱固化的粘合劑等。
在一些實施例中，半導體基板302可由半導體材料製成，例如週期表中第三族到第五族的半導體材料。在一些實施例中，半導體基板302包含：元素半導體材料，例如晶體矽、金剛石或鍺；化合物半導體材料，例如碳化矽、鎵砷、砷化銦或磷化銦；或合金半導體材料，例如矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦。在一些實施例中，半導體基板302包括形成在半導體基板302中的主動元件(例如，電晶體等)且可選地包括形成在半導體基板302中的被動元件(例如電阻器、電容器、電感器等)。
在某些實施例中，接觸墊304包括鋁墊、銅墊或其他適合的金屬墊。在一些實施例中，鈍化層306可以是單層結構或多層結構，包括氧化矽層、氮化矽層、氮氧化矽層、由其他適合的 介電材料形成的介電層或其組合。
封裝單元PU中所包括的半導體管芯300可以是或可包括邏輯管芯，例如中央處理單元(central processing unit，CPU)管芯、圖形處理單元(graphic processing unit GPU)管芯、微控制單元(micro control unit，MCU)管芯、輸入/輸出(input-output，I/O)管芯、基帶(baseband，BB)管芯、現場可程式閘陣列(field-programmable gate array，FPGA)、應用處理器(application processor，AP)管芯等。本發明並不受限於封裝單元PU內的半導體管芯300的管芯數目或類型。
參考圖1C，在重布線結構100之上形成包封體400以包封TIV 200及半導體管芯300。在一些實施例中，包封體400的材料包括模塑化合物、聚合材料，例如聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯環丁烯(BCB)、聚苯並[口咢]唑(PBO)、其組合或其他適合的聚合物系介電材料。可通過一系列過成型(over-molding)及平坦化步驟來形成包封體400。舉例來說，首先可通過模塑製程(例如，壓縮模塑製程)或旋轉塗布製程形成包封體400，以完全覆蓋半導體管芯300及TIV 200。在一些實施例中，將包封體400平坦化包括執行機械研磨製程和/或化學機械拋光(chemical mechanical polishing，CMP)製程。在一些實施例中，執行平坦化製程，直到暴露出半導體管芯300的接觸墊304。在一些實施例中，在對包封體400進行平坦化製程期間，也可移除鈍化層306的部分及TIV 200的部分。在一些實施例中，在平坦化 製程之後，半導體管芯300的有效表面300a(暴露出接觸墊304或導電桿(如果包括的話)的表面)、TIV的頂表面200t及包封體400的頂表面400t可實質上處於相同的水平高度處(實質上共面)。如圖1C所說明，包封體400在側向上包封半導體管芯300及TIV 200。隨著包封體400的形成，獲得重構晶片RW。在一些實施例中，重構晶片RW包括多個封裝單元PU。換句話說，可在重構晶片級上執行示例性製程，使得多個封裝單元PU以重構晶片RW的形式接受處理。在圖1C的剖視圖中，為簡單起見示出單個封裝單元PU，但當然這僅是出於說明目的，且本發明並不受限於生成在重構晶片RW中的封裝單元PU的數目。
參考圖1D，在一些實施例中，在包封體400、半導體管芯300及TIV 200上形成重布線結構500。在一些實施例中，重布線結構500在整個管芯貼合區DAR及扇出型區FO上延伸。在一些實施例中，重布線結構500包括介電層510、金屬化層級520、530及凸塊下金屬540。為簡單起見，將介電層510說明為單個介電層，且將金屬化層級520、530說明為嵌置在介電層510中。然而，從製造製程的角度來看，介電層510由至少兩個介電層構成。金屬化層級520、530夾置在介電層510的兩個相鄰的介電層之間。下部金屬化層級520建立與半導體管芯300的TIV 200及接觸墊304的電連接。上部金屬化層級530堆疊在下部金屬化層級520之上。在一些實施例中，可將介電層510圖案化以暴露出上部金屬化層級530的部分。凸塊下金屬540可共形地形成在介電層 510的暴露出上部金屬化層級530的開口中。在一些實施例中，凸塊下金屬540還在介電層510的外表面510o的一些部分之上延伸。在一些實施例中，重布線結構500可包括與凸塊下金屬540對應的一個或多個應力順應結構。
在重布線結構500上形成連接端子600。在一些實施例中，連接端子600形成在凸塊下金屬540上，且經由金屬化層級520、530連接到TIV 200及半導體管芯300。在一些實施例中，連接端子600通過助焊劑貼合到凸塊下金屬540。在一些實施例中，連接端子600是受控塌陷芯片連接(controlled collapse chip connection，C4)凸塊。在一些實施例中，連接端子600包含具有低電阻率的導電材料，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金。
在一些實施例中，連接端子600包括有效連接端子610及虛設連接端子620。有效連接端子610可連接到半導體管芯300及有效TIV 210，而虛設連接端子620可連接到虛設TIV 220。即，TIV 200可包括有效TIV 210(其可用於傳輸往來於半導體管芯300的信號)及虛設TIV 220，所述虛設TIV 220可以是電浮置的(electrically floating)，與虛設TIV 220所連接到的金屬化層級120的重布線導電跡線在一起。在一些實施例中，有效連接端子610設置在管芯貼合區DAR中且設置在被稱為有效扇出型區AFO的扇出型區FO的一部分中，而虛設連接端子620設置在被稱為虛設扇出型區DFO的扇出型區FO的一部分中。在一些實施例中，有效扇出型區AFO與管芯貼合區DAR相鄰，且設置在管芯貼合 區DAR與虛設扇出型區DFO之間。在一些實施例中，有效扇出型區AFO環繞管芯貼合區DAR，且被虛設扇出型區DFO環繞。在一些實施例中，管芯貼合區DAR、有效扇出型區AFO及虛設扇出型區DFO同心地設置。在一些實施例中，管芯貼合區DAR及有效扇出型區AFO可視為封裝單元PU(以及稍後的半導體封裝)的有效區域AA。
在一些實施例中，參考圖1D及圖1E，執行單體化步驟以例如通過沿著排列在各別封裝單元PU之間的切割道SC切穿重構晶片RW來分離各別半導體封裝SP1。在一些實施例中，單體化製程通常涉及使用旋轉刀片和/或雷射光束執行晶片切塊製程。在一些實施例中，在單體化之後，將載體C與半導體封裝SP1分離。當包括剝離層(例如，LTHC釋放層)時，可使用紫外線(UV)激光照射所述剝離層，使得容易從半導體封裝SP1剝落載體C及剝離層。然而，剝離製程並不僅限於此，且在一些替代實施例中可使用其他適合的剝離方法。
圖1E是根據本發明一些實施例的半導體封裝SP1的示意性剖視圖。半導體封裝SP1可包括重布線結構100、TIV 200、一個或多個半導體管芯300、包封體400、重布線結構500及連接端子600。包封體400可在側向上包繞TIV 200及半導體管芯300，且夾置在重布線結構100與重布線結構500之間。重布線結構500可包括嵌置在介電層510中的一個或多個堆疊的金屬化層級520、530。凸塊下金屬540設置在上部金屬化層級530上，且連 接端子600設置在凸塊下金屬540上。連接端子600包括有效連接端子610及虛設連接端子620。在一些實施例中，重布線結構100的外介電層110可被圖案化成暴露出金屬化層級120的部分，且額外導電端子(未示出)可形成在外介電層110的開口中以提供雙側電連接。
圖2A及圖2B是根據本發明一些實施例的圖1E所示半導體封裝SP1的部分的示意性剖視圖。圖2A說明例如與圖1E中所說明的半導體封裝SP1的區域A1對應的重布線結構500及有效連接端子610的細節。參考圖1E及圖2A，重布線結構500的介電層510包括多個介電層512、514、516。最內介電層512在包封體400、半導體管芯300及TIV 200上延伸，且包括顯露出有效TIV 210的部分的開口OP1及顯露出包封體400的部分的開口OP2。下部金屬化層級520包括填充開口OP1且與有效TIV 210建立電連接的有效導通孔521及填充開口OP1且在包封體400之上延伸的錨固導通孔522。下部金屬化層級520還包括路由導電跡線523及錨固導電跡線525。路由導電跡線523在開口OP1之上在最內介電層512上延伸，且直接連接到有效導通孔521。錨固導電跡線525在開口OP2之上方在最內介電層512上延伸，且直接連接到錨固導通孔522。在一些實施例中，錨固導電跡線525的占用面積可大於下伏的錨固導通孔522。在一些實施例中，路由導電跡線523與其所連接到的有效導通孔521形成為一體，同樣地錨固導電跡線525與其所連接到的對應的下伏錨固導通孔522 形成為一體。舉例來說，單個金屬跡線可形成路由導電跡線523及與路由導電跡線523連接的有效導通孔521，其中金屬跡線在最內介電層512上延伸的部分可被視為路由導電跡線523，且金屬跡線在最內介電層512的開口OP1中延伸的部分可被視為有效導通孔521。錨固導電跡線525及錨固導通孔522同樣是如此。在一些實施例中，晶種層SL1可形成在下部金屬化層級520與最內介電層512之間。晶種層SL1可形成在路由導電跡線523及錨固導電跡線525下方，且將路由導電跡線523及錨固導電跡線525與最內介電層512分隔開。在一些實施例中，晶種層SL1還可為最內介電層的開口OP1及OP2加襯，且***在有效導通孔521或錨固導通孔522與最內介電層512、有效TIV 210或包封體400之間。
在一些實施例中，路由導電跡線523及錨固導電跡線525可嵌置在中間介電層514中。中間介電層514可在最內介電層512上延伸，且比路由導電跡線523及錨固導電跡線525厚。中間介電層514可包括暴露出路由導電跡線523的部分的開口OP3及暴露出錨固導電跡線525的部分的開口OP4。在一些實施例中，開口OP4與開口OP2在包封體400之上在垂直方向上對齊。上部金屬化層級530可包括有效導通孔531、錨固導通孔532及路由導電跡線533。有效導通孔531設置在中間介電層514的開口OP3中，且堆疊在下伏的下部金屬化層級520的路由導電跡線523上。錨固導通孔532設置在中間介電層514的開口OP4中，且堆疊在錨固導電跡線525上。路由導電跡線533在中間介電層514上延伸， 且連接到有效導通孔531及錨固導通孔532兩者。類似於針對下部金屬化層級520的論述，路由導電跡線533可與其所連接到的有效導通孔531及錨固導通孔532形成為一體。在一些實施例中，晶種層SL2可將上部金屬化層級530與中間介電層514及下部金屬化層級520分隔開。晶種層SL2可形成在路由導電跡線533下方，且***在路由導電跡線523與中間介電層514之間。在一些實施例中，晶種層SL2還為中間介電層514的開口OP3及OP4加襯，且將有效導通孔531及錨固導通孔532分別與路由導電跡線523及錨固導電跡線525分隔開。在一些實施例中，路由導電跡線533可嵌置在最外介電層516中。最外介電層516可在中間介電層514上延伸，且比路由導電跡線533厚。最外介電層516可包括暴露出路由導電跡線533的部分的開口OP5。在一些實施例中，開口OP5與中間介電層514的開口OP4及最內介電層512的開口OP2在包封體400之上在垂直方向上對齊。在一些實施例中，凸塊下金屬540可形成在最外介電層516上。凸塊下金屬540可包括凸塊下導通孔542及凸塊支撑件544。凸塊下導通孔542可設置在開口OP5中，且堆疊在位於錨固導通孔522、532及錨固導電跡線525之上的路由導電跡線533上。凸塊支撑件544可設置在凸塊下導通孔542上，且部分地在最外介電層516之上延伸。在一些實施例中，晶種層SL3可將凸塊下金屬540與最外介電層516及上部金屬化層級530分隔開。晶種層SL3可形成在凸塊支撑件544與最外介電層516之間以及凸塊下導通孔542與最外介電層 516之間。類似於針對金屬化層級520、530的論述，凸塊支撑件544可與上面堆疊有凸塊支撑件544的凸塊下導通孔542形成為一體。
有效連接端子610形成在凸塊支撑件544上。有效連接端子610可通過凸塊下金屬540、路由導電跡線533、523及有效導通孔531、521電連接到有效TIV 210(或半導體管芯300)。此外，有效連接端子610可經由路由導電跡線533、錨固導通孔532、522及錨固導電跡線525機械連接到包封體400。通過在有效連接端子610下方設置錨固導通孔532、522及錨固導電跡線525，有效連接端子610所經受的或在有效連接端子610處產生的機械應力可高效地傳遞到包封體400。由此，重布線結構500所經受的應力(例如，塑性應變、剝落應力)可得以減小並轉移到模塑化合物，在模塑化合物中應力可被更有效地耗散，從而減小重布線結構500的變形或分層。如此，可增大半導體封裝SP1的可靠性且延長其壽命。在一些實施例中，並非所有的有效連接端子610皆機械連接到包封體400。舉例來說，可估計哪些有效連接端子610在製造或使用期間可能經受更强的機械應力，且通過錨固導通孔及錨固導電跡線將這些有效連接端子610連接到包封體400。位於半導體封裝SP1中受到的機械刺激較少的區中的其他有效連接端子610可僅電耦合到有效TIV 210或半導體管芯300，而不會也經由錨固導通孔及錨固導電跡線機械連接到包封體400。舉例來說，設置在有效扇出型區AFO中的有效連接端子610可機械連接到包 封體400，而設置在管芯貼合區DAR中的有效連接端子610可僅電連接到半導體管芯300。然而，本發明並不僅限於此。在一些替代實施例中，位於有效扇出型區AFO中的一些有效連接端子610也可不機械連接到包封體400。
圖2B說明例如位於圖1E所說明的半導體封裝SP1的虛設扇出型區DFO內的區域A2的對應區中的重布線結構500及虛設連接端子620的細節。參考圖1E及圖2B，最內介電層512還包括暴露出虛設TIV 220的部分的開口OP6。下部金屬化層級520的虛設導通孔526可設置在開口OP6中。下部金屬化層級520還可包括一個或多個屏蔽板片527，所述一個或多個屏蔽板片527在最內介電層512之上延伸且將虛設導通孔526中的至少一些虛設導通孔彼此連接。雖然以下說明涉及一個屏蔽板片527，但也可包括多個屏蔽板片527。在一些實施例中，晶種層SL1可進一步在開口OP6內、在虛設導通孔526與最內介電層512之間以及在最內介電層512上的屏蔽板片527下方延伸。與先前關於路由導電跡線523及有效導通孔521所論述的類似，屏蔽板片527與屏蔽板片527所連接到的虛設導通孔526也可形成為一體。
在一些實施例中，屏蔽板片527嵌置在中間介電層514中。中間介電層514可比屏蔽板片527厚，且可包括暴露出屏蔽板片527的部分的開口OP7。在一些實施例中，不同的開口OP7暴露出同一屏蔽板片527。上部金屬化層級530可包括：虛設導通孔534，設置在開口OP7中；以及一個或多個屏蔽板片535，多個 屏蔽板片535在中間介電層514之上延伸且通過虛設導通孔534中的至少一些虛設導通孔彼此連接。在一些實施例中，屏蔽板片527與535可垂直地堆疊，且通過虛設導通孔534彼此連接。與針對下部金屬化層級520所論述的類似，屏蔽板片535可與虛設導通孔534形成為一體。在一些實施例中，晶種層SL2可將上部金屬化層級530與中間介電層514及下部金屬化層級520分隔開。晶種層SL2可形成在屏蔽板片535下方，且***在屏蔽板片535與中間介電層514之間。在一些實施例中，晶種層SL2還可為中間介電層514的開口OP7加襯，且將虛設導通孔534與下伏的屏蔽板片527分隔開。
在一些實施例中，屏蔽板片535嵌置在最外介電層516中。最外介電層516可包括暴露出屏蔽板片535的部分的開口OP8。在一些實施例中，不同的開口OP8暴露出同一屏蔽板片535。在一些實施例中，凸塊下金屬540也可形成在最外介電層516的開口OP8中。凸塊下導通孔542可接觸屏蔽板片535。在一些實施例中，晶種層SL3也可設置在凸塊下金屬540與屏蔽板片535之間。在一些實施例中，形成在最外介電層516的不同開口OP8中的多個凸塊下金屬540可連接到同一屏蔽板片535。如此，形成在這些凸塊下金屬540上的虛設連接端子620也可連接到同一屏蔽板片535。虛設連接端子620與下伏的凸塊下金屬540及屏蔽板片535及527以及所述屏蔽板片535及527所連接到的虛設導通孔534、526一起可相對於有效TIV 210及半導體管芯300電浮置。 在一些實施例中，屏蔽板片535、527可有效地耗散虛設連接端子620所經受的或在虛設連接端子620處產生的機械應力。即，通過將多個虛設連接端子620與一個或多個屏蔽板片535、527連接在一起，虛設連接端子620所經受的機械應力可通過屏蔽板片535、527及虛設TIV 220重新分布，而不是集中在虛設連接端子620的對應區中。如此，可減小重布線結構500的變形或分層，從而延長半導體封裝SP1的壽命且增大其可靠性。
圖3A到圖8A是根據一些實施例的在半導體封裝SP1的製造製程期間生產的結構的部分的示意性剖視圖。圖3A到圖8A的視圖可對應於圖1E所示也在圖2A中說明的區域A1，且可繪示在製造重布線結構500的形成有錨固導通孔522、532的有效扇出型區AFO的一些步驟期間形成的結構。圖3B到圖8B是根據一些實施例的在半導體封裝SP1的製造製程期間生產的結構的部分的示意性剖視圖。圖3B到圖8B的視圖可對應於圖1E所示也在圖2B中說明的區域A2，且可繪示在製造重布線結構500的形成有屏蔽板片527、535的虛設扇出型區DFO的一些步驟期間形成的結構。圖3A到圖8A中所說明的結構及圖3B到圖8B中所說明的結構可對應於對圖1C中所說明的中間結構執行以獲得圖1D中的結構的步驟中的一些步驟。
參考圖3A及圖3B，在一些實施例中，在包封體400、TIV 200及半導體管芯300(例如，在圖1C中所說明)之上形成最內介電層512。在一些實施例中，最內介電層512的材料包括聚 醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯環丁烯(BCB)、聚苯並[口咢]唑(PBO)或任何其他適合的聚合物系介電材料。在一些實施例中，可例如經由旋轉塗布或適合的沉積技術(例如化學氣相沉積(CVD)等)在圖1C的中間結構上毯覆式地形成前體介電層(未示出)。可例如通過在存在輔助遮罩(未示出)的情况下進行刻蝕來將前體介電層圖案化，以形成包括位於有效扇出型區AFO中的開口OP1及OP2以及位於虛設扇出型區DFO中的開口OP6的最內介電層。開口OP1及OP6分別暴露出有效TIV 210的部分及虛設TIV 220的部分，而開口OP3暴露出包封體400的部分。
參考圖4A及圖4B，在一些實施例中，在最內介電層512之上毯覆式地形成晶種前驅物SPL1。在一些實施例中，晶種前驅物SPL1共形地形成在最內介電層512之上，從而為開口OP1、OP2及OP6加襯。在一些實施例中，晶種前驅物SPL1建立與有效TIV 210及虛設TIV 220的電接觸。晶種前驅物SPL1可通過例如濺鍍製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程等形成。在一些實施例中，晶種前驅物SPL1可包含例如銅、鉭、鈦、其組合或其他適合的材料。在一些實施例中，可在形成晶種前驅物SPL1之前沉積阻擋層(未示出)，以防止晶種前驅物SPL1及隨後形成的下部金屬化層級520(例如，圖1D中所說明)的材料向外擴散。
參考圖5A及圖5B，例如經由一系列沉積、光刻及刻蝕 在晶種前驅物SPL1上設置經圖案化遮罩M1。在一些實施例中，經圖案化遮罩M1的材料可包括正性光刻膠或負性光刻膠。在一些實施例中，將經圖案化遮罩M1圖案化成包括遮罩開口MO1、MO2及MO3。遮罩開口MO1形成在形成有開口OP1的有效扇出型區AFO中。即，晶種前驅物SPL1的在有效TIV 210上延伸的的部分可被遮罩開口MO1暴露出，且晶種前驅物SPL1的在最內介電層512上延伸的位於開口OP1周圍的部分亦同。遮罩開口MO2也形成在有效扇出型區AFO中，但與開口OP2對應。即，晶種前驅物SPL1的在包封體400上延伸的部分被遮罩開口MO2暴露出。在一些實施例中，遮罩開口MO2可比其暴露出的開口OP2稍寬，且開口OP2可被遮罩開口MO2完全暴露出。遮罩開口MO2可比開口MO1小(就面積來說)。遮罩開口MO3形成在虛設扇出型區DFO中，且可對應於多個開口OP6而延伸。即，單個遮罩開口MO3的占用面積可上覆在多個開口OP6上，或者換句話說，多個開口OP6可連接到同一遮罩開口MO3。在一些實施例中，單個遮罩開口MO3被形成為在整個虛設扇出型區DFO上延伸，但本發明並不僅限於此。在一些替代實施例中，多個遮罩開口MO3形成在虛設扇出型區DFO內。在一些實施例中，遮罩開口MO3可比遮罩開口MO1或MO2寬(就所覆蓋的面積來說)。在一些實施例中，可在晶種前驅物SPL1的由經圖案化遮罩M1的遮罩開口MO1、MO2、MO3暴露出的部分上形成導電材料CM1。在一些實施例中，導電材料CM1可填充最內介電層512的開口OP1、OP2、 OP6，且進一步在遮罩開口MO1、MO2、MO3中的最內介電層512之上延伸。在一些實施例中，導電材料CM1可包括銅、鎳、錫、鈀、金、鈦、鋁或其合金。在一些實施例中，導電材料CM1可通過鍍覆製程形成。鍍覆製程例如是電鍍、無電鍍、浸鍍等。
參考圖5A、圖5B、圖6A及圖6B，可移除經圖案化遮罩M1、及晶種前驅物SPL1的下伏部分。在一些實施例中，可通過例如刻蝕、灰化或其他適合的移除製程來移除或剝除經圖案化遮罩M1。在移除經圖案化遮罩M1之後，移除晶種前驅物SPL1的未被導電材料CM1覆蓋的部分，以呈現晶種層SL1及下部金屬化層級520。可例如通過刻蝕製程移除晶種前驅物SPL1的暴露部分。在一些實施例中，導電材料CM1可不同於晶種前驅物SPL1的材料，因此可通過選擇性刻蝕來移除晶種前驅物SPL1的在移除經圖案化遮罩M1之後暴露出的部分。在一些實施例中，位於遮罩開口MO1中的導電材料CM1形成有效導通孔521及路由導電跡線523，位於遮罩開口MO2中的導電材料CM1形成錨固導通孔522及錨固導電跡線525，且位於遮罩開口MO3中的導電材料CM1形成虛設導通孔526及屏蔽板片527。如所說明，導通孔521可同時形成，且包含與其所連接到的路由導電跡線523相同的導電材料CM1。錨固導通孔522與錨固導電跡線525以及虛設導通孔526與屏蔽板片527同樣如此。
參考圖7A及圖7B，可在最內介電層512及下部金屬化層級520上形成中間介電層514。中間介電層514的材料及製造製 程可類似於先前所論述的最內介電層512的材料及製造製程。在中間介電層514及在下部金屬化層級520的由中間介電層514暴露出的部分上形成晶種前驅物SPL2。晶種前驅物SPL2的材料及製造製程可類似於參考圖4A及圖4B所論述的晶種前驅物SPL1的材料及製造製程。在晶種前驅物SPL2上設置經圖案化遮罩M2。經圖案化遮罩M2可包含與經圖案化遮罩M1類似的材料，且可遵循與經圖案化遮罩M1類似的製程來製造，如參考圖5A及圖5B所論述的。經圖案化遮罩M2包括位於有效扇出型區AFO中的遮罩開口MO4以及位於虛設扇出型區DFO中的遮罩開口MO5。在一些實施例中，遮罩開口MO4可與中間介電層514的開口OP3及OP4連接。即，遮罩開口MO4可暴露出晶種前驅物SPL2的與路由導電跡線523及錨固導電跡線525二者接觸的一部分。經圖案化遮罩M2還包括位於虛設扇出型區DFO中的遮罩開口MO5。遮罩開口MO5可上覆在屏蔽板片527及中間介電層514的多個開口OP7上。在一些實施例中，單個遮罩開口MO5被形成為在整個虛設扇出型區DFO上延伸，但本發明並不僅限於此。在一些替代實施例中，多個遮罩開口MO5可形成在虛設扇出型區DFO中。在一些實施例中，遮罩開口MO5比遮罩開口MO4寬(就覆蓋的面積來說)。在一些實施例中，在晶種前驅物SPL2的由經圖案化遮罩M2的遮罩開口MO4、MO5暴露出的部分上形成導電材料CM2。在一些實施例中，導電材料CM2填充中間介電層514的開口OP3、OP4、OP7，且進一步在由遮罩開口MO4及MO5暴 露出的區中在中間介電層514之上延伸。導電材料CM2的位於開口MO4中的部分可電連接到下部金屬化層級520的路由導電跡線523以及電連接到錨固導通孔522及錨固導電跡線525。導電材料CM2可包括與先前參考圖5A及圖5B針對導電材料CM1所闡述的材料類似的材料，且使用與先前參考圖5A及圖5B針對導電材料CM1所闡述的製程類似的製程設置。
參考圖7A、圖7B、圖8A及圖8B，與先前參考圖6A及圖6B所闡述的類似，可移除經圖案化遮罩M2、及晶種前驅物SPL2的下伏部分。此後，可遵循與先前針對介電層512及514所闡述的類似的製程並采用類似的材料來在中間介電層514上形成最外介電層516。在最外介電層516上形成晶種前驅物SPL3，這與先前針對晶種前驅物SPL1(在圖4A及圖4B中所示)及SPL2所闡述的類似。在晶種前驅物SPL3上設置經圖案化遮罩M3。可遵循與輔助遮罩M1(在圖5A及圖5B中所說明)及M2類似的製程且采用類似的材料設置經圖案化遮罩M3。經圖案化遮罩M3包括位於有效扇出型區AFO中的遮罩開口MO6及位於虛設扇出型區DFO中的遮罩開口MO7。遮罩開口MO6與錨固導通孔532及522在垂直方向上對齊。由遮罩開口MO6覆蓋的面積可比下伏的錨固導通孔532及522的占用面積寬。然而，本發明並不僅限於此。在一些替代實施例中，由遮罩開口MO6覆蓋的面積可實質上等於下伏的錨固導通孔532及522的占用面積。在一些實施例中，多個遮罩開口MO7在屏蔽板片535的占用面積內開孔。每一遮罩開 口MO7可顯露出最外介電層516的開口OP8中的一者。在一些實施例中，由位於虛設扇出型區DFO中的遮罩開口MO7覆蓋的面積可與由位於有效扇出型區AFO中的遮罩開口MO6覆蓋的面積相當。即，在形成在最外介電層516上的經圖案化遮罩M3中，各別遮罩開口MO6與MO7可具有實質上相同的形狀及大小。在一些實施例中，在晶種前驅物SPL3的由經圖案化遮罩M3的遮罩開口MO6、MO7暴露出的部分上形成導電材料CM3。在一些實施例中，導電材料CM3填充最外介電層516的開口OP5、OP8，且進一步在開口OP5及OP8周圍在最外介電層516之上延伸。導電材料CM3的位於開口MO4中的部分可電連接到路由導電跡線533以及電連接到下伏的錨固導通孔522、532及錨固導電跡線525。在一些實施例中，導電材料CM3的位於不同的遮罩開口MO4中的部分連接到不同的路由導電跡線533及錨固導通孔522、532。導電材料CM3的位於開口MO5中的部分連接到屏蔽板片535。在一些實施例中，位於不同的開口MO5中的部分連接到同一屏蔽板片535。導電材料CM3可包括與先前參考圖5A及圖5B針對導電材料CM1所闡述的材料類似的材料，且使用與先前參考圖5A及圖5B針對導電材料CM1所闡述的製程類似的製程設置。在一些實施例中，導電材料CM3包括多個堆疊的金屬材料層。在一些實施例中，可在移除經圖案化遮罩M3及晶種前驅物SPL3的下伏部分並形成連接端子600之後獲得圖1D的結構。
顯然，雖然已參考圖1A到圖8B闡述了具有包括三個介 電層512、514、516及兩個金屬化層級520、530的重布線結構500的半導體封裝SP1的製造製程，但本發明並不僅限於此。可遵循與剛剛所闡述的製程類似的製程來獲得包括更多或更少的金屬化層級及更多或更少的介電層的重布線結構。此外，雖然半導體封裝SP1被說明為包括具有用於應力耗散的順應結構(例如，屏蔽板片527、535及錨固導通孔522、532)的重布線結構500，但在一些實施例中，所述順應結構可形成到半導體封裝中所包括的任何其他重布線結構(例如，半導體封裝SP1的背側重布線結構100)中。
在一些實施例中，半導體封裝SP1可集成在更大的半導體元件SD1中，如圖9的剖視圖所說明。在一些實施例中，連接端子600連接到電路載體700(例如，印刷電路板、母板等)的導電墊702、704。舉例來說，可經由焊接製程、回焊製程或需要加熱條件的其他製程將半導體封裝SP1安裝在電路載體700上。在一些實施例中，導電墊702、704包括有效導電墊702及虛設導電墊704。有效連接端子610結合到有效導電墊702，且虛設連接端子620結合到虛設導電墊704。在一些實施例中，電路載體700的熱膨脹係數可不同於重布線結構500的熱膨脹係數，或者籠統來說不同於半導體封裝SP1的熱膨脹係數。當熱膨脹係數不匹配時，在連接端子600的對應區中可能會產生應力，所述應力可傳遞到重布線結構500。在一些實施例中，即使例如塑性應變或剝落應力等機械應力傳遞到重布線結構500，但由於重布線結構500 包括例如屏蔽板片527、535和/或錨固導通孔522、532等順應結構，因此應力可在更大的區域(例如屏蔽板片527、535、虛設TIV 220和/或包封體400)中耗散，且因此可減小或消除重布線結構500的分層或開裂。如此，可提高半導體元件SD1的製造良率及可靠性。
圖10是根據本發明一些實施例的在屏蔽板片535的平面中截取的屏蔽板片535的一部分的示意性剖視圖。虛線指示凸塊支撑件544及上覆的虛設連接端子620的占用面積，且可被視為兩個元件在由屏蔽板片535限定的平面中的垂直投影。如圖10中所說明，屏蔽板片535可包括穿過屏蔽板片535形成的網孔MH。即，網孔MH可在屏蔽板片535中開孔，且從屏蔽板片535的一側橫穿到相對側。在一些實施例中，可通過將經圖案化遮罩M2(圖7B中所說明)圖案化以在遮罩開口MO5(圖7B中所說明)內包括遮罩材料的隔離片段(未示出)來生成網孔MH。在移除經圖案化遮罩M2的遮罩材料的隔離片段之後，獲得包括網孔MH的屏蔽板片535。在一些實施例中，最外介電層516(圖8B中所說明)可填充網孔MH。在一些實施例中，可在設計電路時基於在虛設連接端子620的位置及虛設導通孔534的位置已確定之後所剩餘的空間來選擇網孔MH的位置。在一些實施例中，網孔MH可進一步有助於耗散屏蔽板片535所接收的機械應力。在一些實施例中，屏蔽板片527(例如在圖7B中所說明)可具有與剛剛針對屏蔽板片535所論述的結構類似的結構，其中網孔MH的位置是基於接 觸的虛設導通孔534及526的位置而不是虛設連接端子620的位置來確定。
圖11是根據本發明一些實施例的半導體封裝SP2的一部分的示意性剖視圖。半導體封裝SP2可類似於圖1E及圖2B的半導體封裝SP1。圖11說明半導體封裝SP2的重布線結構5002及虛設連接端子620的細節。圖11中所說明的區域可對應於圖1E中所說明的虛設扇出型區DFO中的區域A2。在重布線結構5002中，上部金屬化層級530包括屏蔽板片535及虛設導通孔534，這類似於半導體封裝SP1，而下部金屬化層級520不包括屏蔽板片527(圖2B所說明)。而是，虛設導通孔534連接到多個虛設導電跡線528，虛設導電跡線528進一步與下部金屬化層級520中的虛設導通孔526連接。在一些實施例中，不同的虛設導通孔534連接到不同的虛設導電跡線528。即，在重布線結構5002中，上部金屬化層級530中包括屏蔽板片(例如535)，但下部金屬化層級520中不包括屏蔽板片。虛設導電跡線528可通過中間介電層514B彼此分隔開。在一些實施例中，機械應力的一部分仍可經由虛設導通孔526、534及虛設導電跡線528被路由到虛設TIV 220。
圖12是根據本發明一些實施例的半導體封裝SP3的一部分的示意性剖視圖。半導體封裝SP3可類似於圖1E及圖2B的半導體封裝SP1。圖12說明半導體封裝SP2的重布線結構5004及虛設連接端子620的細節。圖12中所說明的區域可對應於圖1E中所說明的虛設扇出型區DFO中的區域A2。在重布線結構5004 中，上部金屬化層級530包括屏蔽板片535，且下部金屬化層級520包括屏蔽板片527。然而，在重布線結構5004中，不存在將屏蔽板片535連接到屏蔽板片537的虛設導通孔。而是，兩個屏蔽板片535、527在重布線結構5004的不同金屬化層級520、530中彼此平行地延伸，通過中間介電層514C分隔開。此外，在下部金屬化層級520中未形成將屏蔽板片527與虛設TIV 220連接的虛設導通孔。在一些實施例中，屏蔽板片527夾置在最內介電層512C與中間介電層514之間且被最內介電層512C及中間介電層514絕緣。而上部金屬化層級530的屏蔽板片535連接到凸塊下金屬540及虛設連接端子620。在一些實施例中，屏蔽板片535可有效地耗散在虛設連接端子620處產生的機械應力，而屏蔽板片527可為重布線結構5004提供額外的結構支撑。
圖13A是根據本發明一些實施例的半導體封裝SP4的一部分的示意性剖視圖。圖13B是在路由導電跡線533的平面中截取的半導體封裝SP4的一部分的示意性剖視圖。半導體封裝SP4可類似於圖1E及圖2A的半導體封裝SP1。圖13A及圖13B說明半導體封裝SP4的重布線結構5006及有效連接端子610的細節。圖13A及圖13B中所說明的區域可對應於圖1E中所說明的有效扇出型區AFO中的區域A1。在一些實施例中，重布線結構5006包括單個金屬化層級530及夾置金屬化層級530的兩個介電層512及516。金屬化層級530包括有效導通孔531、錨固導通孔532A及路由導電跡線533。有效導通孔531及錨固導通孔532A嵌置在 最內介電層512中。路由導電跡線533在最內介電層512上延伸，且接觸有效導通孔531及錨固導通孔532A二者。有效導通孔531將路由導電跡線533連接到有效TIV 210，而錨固導通孔532A設置在包封體400上。上面形成有有效連接端子610的凸塊下金屬540設置在路由導電跡線533上，相對於錨固導通孔532A在垂直方向上堆疊。凸塊下導通孔542嵌置在最外介電層516中，且凸塊支撑件544在凸塊下導通孔542及最外介電層516上延伸。圖13B中說明最外介電層516的一部分及路由導電跡線533。用不同樣式的線表示的圓圈對應於對應標記的元件在路由導電跡線533所在的平面中的占用面積，所述對應標記的元件連接到所說明的路由導電跡線533。實心圓圈對應於有效導通孔531的占用面積，短虛線圓圈對應於有效TIV 210的占用面積，虛線圓圈對應於凸塊支撑件544及有效連接端子610的占用面積，一點鏈線圓圈對應於錨固導通孔532A的占用面積，且二點鏈線圓圈對應於凸塊下導通孔542的占用面積。如圖13B中所說明，有效TIV 210的占用面積、導通孔531、532A、542的占用面積、凸塊支撑件544的占用面積及有效連接端子610的占用面積皆實質上是圓形的，然而本發明並不僅限於此。在一些替代實施例中，占用面積可具有不同的形狀，例如橢圓形、多邊形等。此外，不同元件的占用面積並不僅限於具有相同的形狀。舉例來說，錨固導通孔532A可具有正方形的占用面積，而上覆的凸塊下金屬540可具有圓形的占用面積。雖然以下論述將集中在所有占用面積實質上是圓形的 實施例上，但本發明並不僅限於此，也可涵蓋其他的形狀組合。在一些實施例中，凸塊支撑件544的占用面積可具有比凸塊下導通孔542的占用面積及錨固導通孔532A的占用面積大的面積。此外，凸塊下導通孔542的占用面積可實質上等於錨固導通孔532A的占用面積。在一些實施例中，當占用面積是圓形時，凸塊支撑件544的直徑D1可處於28微米到112微米範圍內，凸塊下導通孔542的直徑D2可處於13微米到50微米範圍內，且錨固導通孔532A的直徑D3可處於13微米到62微米範圍內。
圖14A是根據本發明一些實施例的半導體封裝SP5的一部分的示意性剖視圖。圖14B是在路由導電跡線533的平面中截取的圖14A中所說明的半導體封裝SP5的一部分的示意性剖視圖。半導體封裝SP5可類似於圖13A及圖13B的半導體封裝SP4。圖14A及圖14B說明半導體封裝SP5的有效扇出型區AFO中的重布線結構5008及有效連接端子610的細節。圖14A及圖14B中所說明的半導體封裝SP5的視圖可對應於圖13A及圖13B中所說明的半導體封裝SP4的視圖。在一些實施例中，圖13A的重布線結構5006與圖14A的重布線結構5008之間的差异在於錨固導通孔532B的形狀。在一些實施例中，錨固導通孔532B具有(圓形)環形形狀(圓環形狀)。最內介電層512B包括在錨固導通孔532B外側延伸(環繞錨固導通孔532B)的部分5121，這類似於圖13A及圖13B的相對於錨固導通孔532A來說的最內介電層512。最內介電層512B還包括填充環的中心(圓環的孔)處的空 間的部分5122。即，錨固導通孔532B可環繞最內介電層512B的部分5122。在一些實施例中，錨固導通孔的外徑D4可處於13微米到112微米範圍內，且內徑D5(也對應於最內介電層512B的部分5122的直徑)可高達外徑的96%。
圖15是根據本發明一些實施例的半導體封裝SP6的示意性俯視圖。半導體封裝SP6可類似於圖1E的半導體封裝SP1。圖15的俯視圖中說明半導體管芯300的占用面積、連接端子600的位置以及屏蔽板片535A的占用面積。虛線指示有效扇出型區AFO與虛設扇出型區DFO之間的邊沿。在一些實施例中，半導體封裝SP6的扇出型區FO從半導體管芯300的外圍延伸到半導體封裝SP6的邊緣E。扇出型區FO包括虛設扇出型區DFO及有效扇出型區AFO。在半導體封裝SP6中，虛設扇出型區DFO及有效扇出型區AFO相對於半導體管芯300同心地設置。在一些實施例中，有效扇出型區AFO具有環繞半導體管芯300的環形形狀，而虛設扇出型區DFO具有環繞有效扇出型區AFO的環形形狀。在一些實施例中，虛設扇出型區DFO被視為從半導體封裝SP的邊緣E到有效連接端子610的最外環的區域，且有效扇出型區AFO被視為從虛設扇出型區DFO的邊界到半導體管芯300的外圍的區。在一些實施例中，虛設扇出型區DFO的寬度WDFO被視為從半導體封裝SP6的邊緣E到有效連接端子610的最外環的距離，且占扇出型區FO的總寬度的至少2%。扇出型區FO的總寬度可被視為虛設扇出型區DFO的寬度WDFO與有效扇出型區AFO的寬度 WAFO的和，其中有效扇出型區AFO的寬度WAFO被視為從有效連接端子610的最外環到半導體管芯300的距離。如圖15中所說明，在半導體封裝SP6中，上部金屬化層級530中包括單個屏蔽板片535A。屏蔽板片535A具有環形形狀，且在整個虛設扇出型區DFO上延伸。在一些實施例中，虛設連接端子620連接到屏蔽板片535A，且虛設連接端子620的垂直投影落在屏蔽板片535A上。在一些實施例中，屏蔽板片535A位於更靠近半導體管芯300的虛設連接端子620及更靠近半導體封裝SP6的邊緣E的虛設連接端子620之下。在一些實施例中，根據先前所論述的結構，包括半導體封裝SP6的屏蔽板片535A的重布線結構可包括或可不包括下部金屬化層級(未示出)，且如果包括下部金屬化層級，則下部金屬化層級可包括或可不包括額外的屏蔽板片(未示出)。
圖16是根據本發明一些實施例的半導體封裝SP7的示意性俯視圖。半導體封裝SP7可類似於圖15的半導體封裝SP6。在一些實施例中，半導體封裝SP7的上部金屬化層級530包括橫跨整個虛設扇出型區DFO的多個屏蔽板片535B。屏蔽板片535B可彼此斷開連接，且每一屏蔽板片535B可連接到虛設連接端子620中的一些虛設連接端子。即，不同群組的虛設連接端子620可連接到不同的屏蔽板片535B。多個屏蔽板片535B可通過最外介電層516彼此分隔開。下部金屬化層級(如果包括的話)也可包括針對上部金屬化層級530所說明的多個屏蔽板片。
圖17是根據本發明一些實施例的半導體封裝SP8的示意 性俯視圖。半導體封裝SP8可類似於圖16的半導體封裝SP7。在一些實施例中，半導體封裝SP8的上部金屬化層級530包括設置在半導體封裝SP8的隅角處的四個屏蔽板片535C。屏蔽板片535C可彼此斷開連接，且每一屏蔽板片535C可連接到設置在半導體封裝SP8的對應隅角處的虛設連接端子620中的一些虛設連接端子。在一些實施例中，有效扇出型區AFO可在屏蔽板片535C之間延伸。如圖17中所說明，有效扇出型區AFO可具有十字架形狀，四個臂在半導體管芯300的對應區中交會。在一些實施例中，有效連接端子610中的一些有效連接端子可與虛設連接端子620中的一些虛設連接端子一樣與半導體封裝SP8的邊緣E是等距的。即，連接端子600的最外環中所包括的連接端子600可沿著半導體封裝SP8的一側位於距半導體的邊緣E相同的距離D處，連接端子600的最外環的虛設連接端子620可沿著半導體封裝SP8的一側位於距半導體封裝SP8的邊緣E相同的距離D處，且連接端子600的最外環可包括有效連接端子610及虛設連接端子620。
圖18是根據本發明一些實施例的半導體封裝SP9的示意性俯視圖。半導體封裝SP9可類似於圖15的半導體封裝SP6。在一些實施例中，半導體封裝SP9的虛設扇出型區DFO具有開放的環形形狀。有效扇出型區AFO可在虛設扇出型區DFO的間隙中突出，以朝向半導體封裝的邊緣E延伸。即，在半導體封裝SP9中也可存在一些有效連接端子610，所述一些有效連接端子610與虛設連接端子620一樣與半導體封裝SP9的外圍邊緣E是等距 的，這與先前針對圖17的半導體封裝SP8所闡述的類似。在一些實施例中，半導體封裝SP9的上部金屬化層級530包括具有開放的環形形狀的單個屏蔽板片535D，虛設連接端子620連接到所述屏蔽板片535D。在一些實施例中，有效扇出型區AFO可在屏蔽板片535D的開口內延伸。
圖19是根據本發明一些實施例的半導體封裝SP10的示意性剖視圖。半導體封裝SP10可類似於圖1E的半導體封裝SP1。在一些實施例中，半導體封裝SP10與半導體封裝SP1之間的差异在於沒有錨固導通孔及錨固導電跡線。即，半導體封裝SP10的重布線結構5010包括屏蔽板片527及535，作為針對在虛設連接端子620處產生的機械應力的順應結構，而有效連接端子610不連接到錨固導通孔。舉例來說，下部金屬化層級520可包括有效導通孔521、路由導電跡線523、虛設導通孔526及屏蔽板片527，但沒有錨固導通孔或錨固導電跡線。類似地，上部金屬化層級530可包括有效導通孔531、路由導電跡線533、虛設導通孔534及屏蔽板片535，但沒有錨固導通孔。路由導電跡線533可僅連接到凸塊下金屬540或有效導通孔531。在一些實施例中，機械應力可主要在虛設扇出型區DFO中產生，且如此屏蔽板片527、535可充分增强半導體封裝SP10的可靠性，而不需要額外的順應結構。
圖20是根據本發明一些實施例的半導體封裝SP11的示意性剖視圖。半導體封裝SP11可類似於圖1E的半導體封裝SP1。在一些實施例中，半導體封裝SP11與半導體封裝SP1之間的差异 在於在重布線結構5012的金屬化層級520、530中沒有屏蔽板片。即，金屬化層級520、530僅包括有效導通孔521、531、路由導電跡線523、533、錨固導通孔522、532及錨固導電跡線525。在一些實施例中，半導體封裝不包括虛設扇出型區DFO。即，半導體封裝SP11的有效區域AA可實質上在整個半導體封裝SP11上延伸。在一些實施例中，所有連接端子600皆是有效連接端子610。然而，本發明並不僅限於此。在一些替代實施例中，虛設連接端子也可通過錨固導通孔及錨固導電跡線機械連接到包封體400，但不連接到屏蔽板片。舉例來說，當屏蔽板片的形成可能與其他電路設計要求衝突時，可能出現此種情形。即，經由錨固導通孔532將虛設連接端子耦合到包封體400可提供替代用於虛設連接端子的屏蔽板片的應力耗散機制。
圖21是根據本發明一些實施例的半導體封裝SP12的示意性剖視圖。半導體封裝SP12可類似於圖1E的半導體封裝SP1。在一些實施例中，半導體封裝SP12包括並排設置且由包封體400包封的多個半導體管芯3010、3020。半導體管芯3010、3020中的每一者包括半導體基板3012、3022、接觸墊3014、3024及鈍化層3016、3026。接觸墊3014、3024分別形成在半導體基板3012、3022的頂表面3012t、3022t處，且被鈍化層3016、3026在側向上環繞。重布線結構5014在包封體400及半導體管芯3010、3020之上延伸。如圖21中所說明，重布線結構5014包括嵌置在介電層510中的兩個金屬化層級520、530。金屬化層級520、530對半 導體封裝SP12的半導體管芯3010、3020進行內連，且進一步將半導體管芯3010、3020連接到連接端子600。然而，本發明並不受限於包括在重布線結構5014中的金屬化層級的數目。在一些實施例中，半導體封裝SP12包括：有效區域AA，半導體管芯3010、3020位於所述有效區域AA中；以及虛設扇出型區DFO，環繞有效區域AA，虛設連接端子620位於虛設扇出型區DFO中。在一些實施例中，有效區域AA可相對於每一半導體管芯3010、3020被劃分成管芯貼合區DAR及有效扇出型區AFO。舉例來說，半導體管芯3010所位於的區域可被界定為管芯貼合區DAR1，且有效區域AA的剩餘部分可被視為半導體管芯3010的有效扇出型區AFO1。類似地，半導體管芯3020所位於的區域可被界定為管芯貼合區DAR2，且有效區域AA的剩餘部分可被視為半導體管芯3020的有效扇出型區AFO2。類似於關於圖15所提供的說明，有效區域AA可被視為由最外有效連接端子610(更靠近半導體封裝SP12的邊緣的有效連接端子610)界定的區域。如圖21中所說明，在一些實施例中，最外有效連接端子610可落在位於管芯貼合區DAR1、DAR2中的一者中的半導體管芯3030、3040的跨度內。在此種情形中，虛設扇出型區DFO從半導體封裝SP12的邊緣延伸到管芯貼合區DAR1、DAR2的邊界。
在一些實施例中，重布線結構5014的第一金屬化層級520包括有效導通孔521，有效導通孔521在一側上直接連接到(實體接觸)半導體管芯3010、3020的接觸墊3014、3024，且在另一 側處連接到路由導電跡線523。路由導電跡線523通過金屬化層級530的有效導通孔531及路由導電跡線533連接到有效連接端子610。路由導電跡線523中的一些路由導電跡線可進一步實體連接到錨固導通孔522。錨固導通孔522可在一側上實體接觸路由導電跡線523或錨固導電跡線525，且可在相對側上實體接觸鈍化層3016、3026。在一些實施例中，錨固導通孔522通過錨固導電跡線525、錨固導通孔322及路由導電跡線533接收在有效連接端子610處產生的應力。即，在半導體封裝SP12中，在有效連接端子610處產生的應力可通過錨固導通孔522傳遞到半導體管芯3010、3020的鈍化層3016、3026。然而，本發明並不僅限於此，且根據連接端子600與半導體管芯3010、3020的相對位置，錨固導通孔522中的一些錨固導通孔也可連接到包封體400。
在一些實施例中，重布線結構5014還包括位於虛設扇出型區DFO中且接收在虛設連接端子620處產生的應力的屏蔽板片527、535。屏蔽板片527、535可通過虛設導通孔534彼此連接，且可通過虛設導通孔526連接到包封體400。即，在半導體封裝SP12中，虛設導通孔526可連接到包封體400，而不是連接到TIV(例如，圖1E中所說明的TIV 220)。
在一些實施例中，半導體封裝SP12可集成在更大的半導體元件SD2中，如圖22的剖視圖中所說明。在一些實施例中，連接端子600連接到電路載體710(例如，印刷電路板、中介層、母板等)的導電墊712、714。舉例來說，半導體封裝SP12可通過 焊接製程、回焊製程或需要加熱條件的其他製程安裝在電路載體710上。在一些實施例中，導電墊712、714包括有效導電墊712及虛設導電墊714。有效連接端子610結合到有效導電墊712，且虛設連接端子620結合到虛設導電墊714。在一些實施例中，半導體封裝SP12設置在電路載體710的第一側710a處。電路載體710還可包括設置在與第一側710a相對的第二側710b處的連接件716，以用於與其他元件(未示出)進一步集成。在一些實施例中，電路載體710的熱膨脹係數可不同於重布線結構5014的熱膨脹係數，或者籠統來說不同於半導體封裝SP12的熱膨脹係數。當熱膨脹係數不匹配時，在連接端子600的對應區處可能會產生應力，所述應力可傳遞到重布線結構5014。在一些實施例中，即使例如塑性應變或剝落應力等機械應力傳遞到重布線結構5014，但由於重布線結構5014包括例如屏蔽板片527、535和/或錨固導通孔522、532等順應結構，因此應力可在更大的區域(例如屏蔽板片527、535、鈍化層3016、3026和/或包封體400)中耗散，且因此可減小或消除重布線結構5014的分層或開裂，如此可提高半導體元件SD2的製造良率及可靠性。
圖23是根據本發明一些實施例的半導體封裝SP13的示意性剖視圖。在一些實施例中，半導體封裝SP13的特徵可類似於上文針對圖1E的半導體封裝SP1及圖21的半導體封裝SP12所論述的特徵。舉例來說，半導體封裝SP13可包括通過重布線結構5016內連的多個半導體管芯3030、3040。在一些實施例中，重布 線結構5016包括重布線層5100、5300及設置在重布線層5100與重布線層5300之間的橋接層5200。在一些實施例中，重布線層5100包括介電層5110以及一個或多個金屬化層級5120。金屬化層級5120包括：路由導電跡線5122，電連接到半導體管芯3020、3030的接觸墊3034、3044；以及虛設導電跡線5124，與半導體管芯3020、3030電斷開連接。在一些實施例中，虛設導電跡線5124可以是電浮置的。
橋接層5200可包括：TIV 5210，將重布線層5100電連接到重布線層5300；包封體5220，環繞TIV 5210；以及半導體橋接件5230，在TIV 5210旁邊嵌置在包封體5220中。半導體橋接件5230通過路由導電跡線5122連接到半導體管芯3030、3040。如圖23中所說明，在一些實施例中，半導體橋接件5230包括半導體基板5232、設置在半導體橋接件5230的前表面5232f處的介電層5234、以及嵌置在介電層5234及半導體基板5232中的內連導電圖案5236。半導體基板5232可由與先前針對半導體管芯300(例如，在圖1B中所說明)的半導體基板302所論述的類似的適合半導體材料製成。內連導電圖案5236與形成在半導體橋接件5230的前表面5230f處的介電層5234上的導電端子5238電接觸。導電端子5238可以是微凸塊。舉例來說，導電端子5238可包括導電桿5238a及設置在導電桿5238a上的焊料頂蓋5238b。在一些實施例中，導電桿5238a可以是銅桿。然而，本發明並不僅限於此，且例如焊料凸塊、金凸塊或金屬凸塊等其他導電結構也可用 作導電端子5238。在一些實施例中，半導體橋接件5230被設置成前表面5230f朝向半導體管芯3030、3040，使得導電端子5238可結合到路由導電跡線5122。在一些實施例中，半導體橋接件5230的內連導電圖案5236電內連半導體管芯3030與半導體管芯3040。導電端子5238可通過回焊製程結合到重布線層5100。在結合半導體橋接件5230之後，通過內重布線層5100、導電端子5238及內連導電圖案5236建立半導體管芯3030與半導體管芯3040之間的電連接。在一些實施例中，內重布線層5100不直接內連半導體管芯3030、3040。在一些實施例中，半導體橋接件5030將電連接到半導體管芯3030的至少一個路由導電跡線5122連接到電連接到半導體管芯3040的另一個路由導電跡線5122。在一些實施例中，半導體橋接件5230將上覆在半導體管芯3030上的一個或多個路由導電跡線5122與上覆在半導體管芯3040上的一個或多個路由導電跡線5122連接。在一些實施例中，在相鄰的半導體管芯3030、3040之間存在間隙的情况下，半導體橋接件5230在此間隙之上延伸。在一些實施例中，半導體橋接件5230用作相鄰的半導體管芯3030、3040的內連結構，並在相鄰的半導體管芯3030、3040之間提供較短的電連接路徑。
外重布線層5300可類似於圖1E的重布線結構500。舉例來說，重布線層5300可包括介電層5310及嵌置在介電層5310中的一個或多個金屬化層級5320、5330。金屬化層級5320、5330包括有效導通孔5321、5331及路由導電跡線5323、5333，路由導 電跡線5323、5333通過介於中間的凸塊下金屬5340將往來於半導體管芯3030、3040的信號路由到有效連接端子610。此外，金屬化層級5320、5330可包括可將在有效連接端子610處產生的應力轉移到包封體5220的錨固導通孔522、532及錨固導電跡線525。此外，金屬化層級5320、5330可包括位於虛設扇出型區DFO中的屏蔽板片5327、5335，屏蔽板片5327、5335可能連接到虛設導通孔5334及5326。TIV 5210可包括有效TIV 5212及虛設TIV 5214。有效TIV 5212將路由導電跡線5122電連接到重布線層5300的有效導通孔5221，而虛設TIV 5214可將虛設導電跡線5124連接到重布線層5300的虛設導通孔5226。因此，在有效連接端子610或虛設連接端子620處產生的應力可被高效地耗散到包封體5220、TIV 5214或虛設導電跡線5124，且因此可減小或消除重布線結構5016的分層或開裂。如此，可提高半導體封裝SP13的製造良率及可靠性。
在一些實施例中，還可組合上文所呈現的實施例的特徵。舉例來說，雖然在圖21及圖23中，屏蔽板片527通過介於中間的虛設導通孔534連接到屏蔽板片535，且屏蔽板片5327通過介於中間的虛設導通孔5334連接到屏蔽板片5335，但在一些替代實施例中，可省略虛設導通孔534、5334，如針對圖12中的半導體封裝SP3所說明。在一些實施例中，也可省略虛設導通孔526、5326。在圖1E的半導體封裝SP1中，虛設導通孔526被說明為連接到虛設TIV 220，且錨固導通孔522被說明為連接到包封 體400。然而，本發明並不僅限於此。在一些替代實施例中，即使當一些TIV 200包括在半導體封裝SP1中時，半導體封裝SP1的虛設導通孔526仍可連接到包封體，如針對圖21中的半導體封裝SP12所說明。此外，錨固導通孔522可連接到半導體管芯300的鈍化層306，而不是連接到包封體400。上文所論述的實施例的這些及其他組合涵蓋在本發明的範圍內。
根據本發明一些實施例，一種半導體封裝包括半導體管芯、重布線結構及連接端子。所述重布線結構設置在所述半導體管芯上且包括設置在一對介電層之間的第一金屬化層級。所述第一金屬化層級包括電連接到所述半導體管芯的路由導電跡線以及與所述半導體管芯電絕緣的屏蔽板片。所述連接端子包括虛設連接端子及有效連接端子。所述虛設連接端子設置在所述重布線結構上且電連接到所述屏蔽板片。所述有效連接端子設置在所述重布線結構上且電連接到所述路由導電跡線。所述虛設連接端子的垂直投影落在所述屏蔽板片上。在本發明的一實施例中，上述的半導體封裝，其中所述第一金屬化層級包括多個屏蔽板片，且所述多個屏蔽板片中的每一屏蔽板片連接到不同的虛設連接端子。在本發明的一實施例中，上述的半導體封裝，其中所述屏蔽板片位於所述半導體封裝的每一隅角處。在本發明的一實施例中，上述的半導體封裝，其中所述屏蔽板片具有環形形狀且位於所述連接端子的最外環之下。在本發明的一實施例中，上述的半導體封裝，其中所述重布線結構包括第二金屬化層級，且所述第一金屬 化層級設置在所述第二金屬化層級與所述連接端子之間。在本發明的一實施例中，上述的半導體封裝，其中所述屏蔽板片包括相對於所述虛設連接端子的所述垂直投影錯位的網孔。在本發明的一實施例中，上述的半導體封裝，還包括在側向上包繞所述半導體管芯的包封體，其中所述第一金屬化層級還包括設置在所述有效連接端子下方的錨固導通孔，所述路由導電跡線中的路由導電跡線與所述有效連接端子中的有效連接端子電連接，且所述錨固導通孔中的錨固導通孔在第一側上接觸所述路由導電跡線且在與所述第一側相對的第二側上接觸所述包封體。
根據本發明一些實施例，一種半導體封裝包括半導體管芯、包封體、重布線結構及連接端子。所述半導體管芯包括半導體基板、接觸墊及鈍化層。所述接觸墊形成在所述半導體基板的頂表面處。所述鈍化層形成在所述半導體基板的所述頂表面處且暴露出所述接觸墊。所述包封體在側向上環繞所述半導體管芯。所述重布線結構設置在所述半導體管芯及所述包封體上。所述重布線結構包括第一介電層、第一導電跡線、第一導通孔、第二導通孔及連接端子。所述第一導電跡線設置在所述第一介電層上。所述第一導通孔設置在所述第一介電層中，與所述第一導電跡線以及與所述包封體或所述鈍化層中的一者實體接觸。所述第二導通孔設置在所述第一導電跡線上且在垂直方向上與所述第一導通孔交疊。所述連接端子設置在所述第二導通孔之上且電連接到所述第二導通孔。在本發明的一實施例中，上述的半導體封裝，還 包括設置在所述半導體管芯旁邊且被所述包封體包封的絕緣體穿孔，其中所述重布線結構還包括第三導通孔，所述第三導通孔設置在所述第一介電層的第二開口中且與所述第一導電跡線及所述絕緣體穿孔中的一個絕緣體穿孔實體接觸。在本發明的一實施例中，上述的半導體封裝，其中所述第二導通孔是凸塊下金屬的一部分，且所述連接端子設置在所述凸塊下金屬上。在本發明的一實施例中，上述的半導體封裝，其中所述連接端子的占用面積大於所述第二導通孔的占用面積。在本發明的一實施例中，上述的半導體封裝，其中所述第一導通孔具有環形狀，且所述第一介電層的一部分填充所述環的中心孔。在本發明的一實施例中，上述的半導體封裝，其中所述重布線結構還包括：第二導電跡線，設置在所述第二導通孔上，以及第三導通孔，設置在所述第二導電跡線上且在垂直方向上對準所述第一導通孔、所述第二導通孔及所述連接端子。在本發明的一實施例中，上述的半導體封裝，還包括設置在所述半導體管芯旁邊且被所述包封體包封的絕緣體穿孔，其中所述重布線結構還包括第三導電跡線，所述第三導電跡線設置在所述第一介電層上且電連接到所述第二導電跡線及所述絕緣體穿孔中的一個絕緣體穿孔。
根據本發明一些實施例，一種半導體封裝的製造方法包括以下步驟。提供半導體管芯。所述半導體管芯包括半導體基板、接觸墊及鈍化層。所述接觸墊形成在所述半導體基板的頂表面處。所述鈍化層形成在所述半導體基板的所述頂表面處且暴露出 所述接觸墊。將所述半導體管芯模塑在包封體中。在所述包封體上形成重布線結構。形成所述重布線結構包括以下步驟。形成第一介電層。所述第一介電層包括第一開口及第二開口。在所述第一開口及所述第二開口中沉積導電材料以形成導通孔。所述第一開口中的每一者暴露出包封體及鈍化層中的至少一者。在本發明的一實施例中，上述的製造方法，其中形成所述重布線結構還包括：在所述第一介電層上沉積所述導電材料，以形成導電跡線；在所述第一介電層之上形成第二介電層；以及在所述第二介電層之上提供連接端子，所述連接端子在垂直方向上與形成在所述第一開口中的所述導通孔交疊。在本發明的一實施例中，上述的製造方法，還包括：在所述半導體管芯周圍設置絕緣體穿孔，其中所述絕緣體穿孔與所述半導體管芯一起被模塑在所述包封體中，且所述第二開口暴露出所述絕緣體穿孔的部分。在本發明的一實施例中，上述的製造方法，其中形成所述導通孔包括：在所述第一介電層上、在所述第一開口中的所述包封體上及在所述第二開口中的所述絕緣體穿孔上形成晶種前驅物；以及在所述晶種前驅物上鍍覆所述導電材料。在本發明的一實施例中，上述的製造方法，其中形成所述導通孔還包括：提供圖案化輔助遮罩，所述圖案化輔助遮罩包括第一遮罩開口，所述第一遮罩開口暴露出在所述第一開口中延伸的所述晶種前驅物的區段。在本發明的一實施例中，上述的製造方法，其中所述第二開口暴露出所述半導體管芯的所述接觸墊。
上述內容概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本發明的各方面。所屬領域的技術人員應瞭解，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應意識到這些等效構造並不背離本發明的精神及範圍，且其可在不背離本發明的精神及範圍的情况下在本文中做出各種變化、替代及更改。
100、500:重布線結構
110:外介電層
120:金屬化層級
200:絕緣體穿孔
210:有效絕緣體穿孔
220:虛設絕緣體穿孔
400:包封體
510:介電層
520:第一金屬化層級
530:上部金屬化層級
540:凸塊下金屬
600:連接端子
610:有效連接端子
620:虛設連接端子
A1、A2:區域
AA:有效區域
AFO:有效扇出型區
DAR:管芯貼合區
DFO:虛設扇出型區
E:邊緣
FO:扇出型區
SP1:半導體封裝

Claims (10)

  1. 一種半導體封裝，包括：半導體管芯；重布線結構，設置在所述半導體管芯上且包括設置在一對介電層之間的第一金屬化層級，其中所述第一金屬化層級包括：路由導電跡線，電連接到所述半導體管芯；以及屏蔽板片，與所述半導體管芯電絕緣；以及連接端子，包括：虛設連接端子，設置在所述重布線結構上且電連接到所述屏蔽板片；以及有效連接端子，設置在所述重布線結構上且電連接到所述路由導電跡線，其中所述虛設連接端子的垂直投影落在所述屏蔽板片上。
  2. 如請求項1所述的半導體封裝，其中所述第一金屬化層級包括多個屏蔽板片，且所述多個屏蔽板片中的每一屏蔽板片連接到所述虛設連接端子中的不同的虛設連接端子。
  3. 如請求項1所述的半導體封裝，其中所述重布線結構包括第二金屬化層級，且所述第一金屬化層級設置在所述第二金屬化層級與所述連接端子之間。
  4. 如請求項1所述的半導體封裝，其中所述屏蔽板片包括相對於所述虛設連接端子的所述垂直投影錯位的網孔。
  5. 如請求項1所述的半導體封裝，還包括在側向上包繞所述半導體管芯的包封體，其中所述第一金屬化層級還包括設置在所述有效連接端子下方的錨固導通孔，所述路由導電跡線中的路由導電跡線與所述有效連接端子中的有效連接端子電連接，且所述錨固導通孔中的錨固導通孔在第一側上接觸所述路由導電跡線且在與所述第一側相對的第二側上接觸所述包封體。
  6. 一種半導體封裝，包括：半導體管芯，包括：半導體基板；接觸墊，形成在所述半導體基板的頂表面處；以及鈍化層，形成在所述半導體基板的所述頂表面處且暴露出所述接觸墊；包封體，在側向上環繞所述半導體管芯；重布線結構，設置在所述半導體管芯及所述包封體上，所述重布線結構包括：第一介電層；第一導電跡線，設置在所述第一介電層上；第一導通孔，設置在所述第一介電層的第一開口中，與所述第一導電跡線以及與所述包封體或所述鈍化層中的一者實體接觸；第二導通孔，設置在所述第一導電跡線上且在垂直方向上與所述第一導通孔交疊；以及 屏蔽板片，與所述半導體管芯電絕緣；以及連接端子，設置在所述第二導通孔之上且電連接到所述第二導通孔。
  7. 如請求項6所述的半導體封裝，還包括設置在所述半導體管芯旁邊且被所述包封體包封的絕緣體穿孔，其中所述重布線結構還包括第三導通孔，所述第三導通孔設置在所述第一介電層的第二開口中且與所述第一導電跡線及所述絕緣體穿孔中的一個絕緣體穿孔實體接觸。
  8. 如請求項6所述的半導體封裝，其中所述重布線結構還包括：第二導電跡線，設置在所述第二導通孔上，以及第三導通孔，設置在所述第二導電跡線上且在垂直方向上對準所述第一導通孔、所述第二導通孔及所述連接端子。
  9. 一種半導體封裝的製造方法，包括：提供半導體管芯，其中所述半導體管芯包括：半導體基板；接觸墊，形成在所述半導體基板的頂表面處；以及鈍化層，形成在所述半導體基板的所述頂表面處且暴露出所述接觸墊；將所述半導體管芯模塑在包封體中；以及在所述包封體上形成重布線結構，其中形成所述重布線結構包括： 形成包括第一開口、第二開口及第三開口的第一介電層在所述第一開口、所述第二開口及所述第三開口中沉積導電材料，以形成導通孔，其中所述第一開口中的每一者暴露出選自所述包封體及所述鈍化層中的至少一者；以及在所述第一介電層上沉積所述導電材料，以形成導電跡線及屏蔽板片，所述第一開口及所述第二開口實體接觸所述導電跡線且所述第三開口實體接觸所述屏蔽板片。
  10. 如請求項9所述的製造方法，其中形成所述重布線結構還包括：在所述第一介電層之上形成第二介電層；以及在所述第二介電層之上提供連接端子，所述連接端子在垂直方向上與形成在所述第一開口中的所述導通孔交疊。
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