TWI818612B - 半導體記憶體裝置 - Google Patents

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TWI818612B
TWI818612B TW111124722A TW111124722A TWI818612B TW I818612 B TWI818612 B TW I818612B TW 111124722 A TW111124722 A TW 111124722A TW 111124722 A TW111124722 A TW 111124722A TW I818612 B TWI818612 B TW I818612B
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南韓商三星電子股份有限公司
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Abstract

一種半導體記憶體裝置可包括：基板，包括主動圖案，主動圖案包括彼此間隔開的第一源極/汲極區與第二源極/汲極區；位元線，電性連接至第一源極/汲極區且與主動圖案交叉；儲存節點接觸件，電性連接至第二源極/汲極區；間隔件結構，位於位元線與儲存節點接觸件之間；搭接墊，電性連接至儲存節點接觸件；絕緣圖案，位於間隔件結構上且與搭接墊相鄰；以及襯墊，位於絕緣圖案與搭接墊之間。絕緣圖案可包括：上部絕緣部分；以及下部絕緣部分，位於上部絕緣部分與間隔件結構之間。下部絕緣部分的最大寬度可大於上部絕緣部分的最小寬度。

Description

半導體記憶體裝置
[相關申請案的交叉參考]
本專利申請案主張優先於在2021年11月12日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0155887號，所述韓國專利申請案的全部內容併入本案供參考。
本揭露是有關於一種半導體記憶體裝置。
由於半導體裝置的小的大小、多功能及/或低成本的特性，半導體裝置被認為是電子工業中的重要元件。作為半導體裝置的一個實例的記憶體裝置被配置成儲存邏輯資料。隨著電子工業的發展，對具有改善的特性的半導體裝置的需求越來越大。舉例而言，對具有高可靠性、高效能及/或多功能的半導體裝置的需求日益增長。為了滿足此種需求，半導體裝置的結構複雜性及/或整合密度可能會增加。
本發明概念的實施例提供一種具有改善的電性特性的半導體記憶體裝置。
根據本發明概念的實施例，一種半導體記憶體裝置可包括：基板，包括主動圖案，主動圖案包括彼此間隔開的第一源極/汲極區與第二源極/汲極區；位元線，電性連接至第一源極/汲極區且與主動圖案交叉；儲存節點接觸件，電性連接至第二源極/汲極區；間隔件結構，位於位元線與儲存節點接觸件之間；搭接墊，電性連接至儲存節點接觸件；絕緣圖案，位於間隔件結構上且與搭接墊相鄰；以及襯墊，位於絕緣圖案與搭接墊之間。絕緣圖案可包括：上部絕緣部分；以及下部絕緣部分，位於上部絕緣部分與間隔件結構之間。下部絕緣部分的最大寬度可大於上部絕緣部分的最小寬度。
根據本發明概念的實施例，一種半導體記憶體裝置可包括：基板，包括主動圖案；位元線，與主動圖案交叉；儲存節點接觸件，與位元線相鄰；間隔件結構，位於位元線與儲存節點接觸件之間；第一溝渠及第二溝渠，位於間隔件結構上，第二溝渠位於第一溝渠與間隔件結構之間；搭接墊，電性連接至儲存節點接觸件；絕緣圖案，位於第一溝渠及第二溝渠中；襯墊，包圍絕緣圖案。襯墊可包括：上部襯墊，位於第一溝渠中；以及下部襯墊，位於第二溝渠中。上部襯墊的最大厚度可大於下部襯墊的最大厚度。
根據本發明概念的實施例，一種半導體記憶體裝置可包括：基板，包括主動圖案，主動圖案包括第一源極/汲極區及一對第二源極/汲極區，其中第二源極/汲極區彼此間隔開且在第二源極 /汲極區之間具有第一源極/汲極區；裝置隔離層，在溝渠中位於基板上，對主動圖案進行界定；字元線，與主動圖案交叉地在第一方向上延伸；閘極介電層，位於字元線與主動圖案之間；字元線頂蓋圖案，位於字元線上；層間絕緣圖案，位於字元線頂蓋圖案上；位元線，電性連接至第一源極/汲極區，位於層間絕緣圖案上，且在與第一方向交叉的第二方向上延伸，位元線包括依序堆疊的位元線複晶矽圖案、位元線擴散防止圖案及位元線金屬圖案；間隔件結構，位於位元線的側表面上；儲存節點接觸件，耦合至第二源極/汲極區中的一者且藉由間隔件結構而與位元線間隔開；搭接墊，電性連接至儲存節點接觸件；絕緣圖案，位於間隔件結構上且與搭接墊相鄰；襯墊，位於絕緣圖案與搭接墊之間；以及資料儲存圖案，位於搭接墊上。絕緣圖案可包括：上部絕緣部分；以及下部絕緣部分，位於上部絕緣部分與間隔件結構之間。下部絕緣部分的最大寬度可大於上部絕緣部分的最小寬度。
5:層間絕緣圖案
7:凹陷區
9:儲存節點歐姆層
11a:擴散防止圖案
21:第一間隔件
23:第二間隔件
25:第三間隔件
27:上部間隔件
30:犧牲圖案
31:第一開口
33:第二開口
40:絕緣柵
100:基板
102:裝置隔離層
107:閘極介電層
110:字元線頂蓋圖案
112a:第一源極/汲極區
112b:第二源極/汲極區
129:第二複晶矽層
130:位元線複晶矽圖案
130a:複晶矽罩幕圖案
131:位元線擴散防止圖案
131a:位元線擴散障壁層
132:位元線金屬圖案
132a:位元線金屬層
137:位元線頂蓋圖案
137a:位元線頂蓋層
139:第一罩幕圖案
140:第二罩幕圖案
141:下部間隙填充絕緣圖案
146:絕緣圖案
146b:下部絕緣部分
146u:上部絕緣部分
148:襯墊
148b:下部襯墊
148p:初步襯墊
148u:上部襯墊
A-A’、B-B’、C-C’:線
ACT:主動圖案
AS:空氣隙區
AS1:第一空氣隙區
AS2:第二空氣隙區
BC:儲存節點接觸件
BE:資料儲存圖案
BL:位元線
CTL1:第一假想線
CTL2:第二假想線
D1:第一方向
D2:第二方向
D3:第三方向
DC:位元線接觸件
GRV:凹槽
IFP:轉折點
ISWb:下部側表面
ISWu:上部側表面
LP:搭接墊
M、N:部分
SDR1:第一區
SDR2:第二區
SPS:間隔件結構
T1:第一厚度
T2:第二厚度
TR:溝渠
TR1:第一溝渠
TR2:第二溝渠
W1:第一寬度
W2:第二寬度/最小寬度
W3:第三寬度/最大寬度
WL:字元線
θ1:第一角度
圖1是示出根據本發明概念實施例的半導體記憶體裝置的平面圖。
圖2是示出沿著圖1所示線A-A’、B-B’及C-C’截取的截面的截面圖。
圖3是示出圖2所示部分「M」的放大截面圖。
圖4、圖6、圖8、圖10、圖12、圖14、圖16、圖18及圖 20是示出根據本發明概念實施例的製作半導體記憶體裝置的方法的平面圖。
圖5、圖7、圖9、圖11、圖13、圖15、圖17、圖19及圖21分別是沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16、圖18及圖20所示線A-A’、B-B’及C-C’截取的截面圖。
圖22A至圖22D是示出根據本發明概念實施例的形成絕緣圖案及襯墊的方法的放大截面圖且示出圖21所示部分「N」。
圖23及圖24是示出根據本發明概念實施例的半導體記憶體裝置的一部分(例如，圖2所示「M」)的放大截面圖。
圖25是示出根據本發明概念實施例的半導體記憶體裝置的平面圖。
圖26是示出沿著圖25所示線A-A’、B-B’及C-C’截取的截面的截面圖。
圖27是示出圖26所示部分「M」的放大截面圖。
圖28及圖29是示出根據本發明概念實施例的製作半導體記憶體裝置的方法的截面圖且示出沿著圖25所示線A-A’、B-B’及C-C’截取的截面圖。
圖1是示出根據本發明概念實施例的半導體記憶體裝置的平面圖。圖2是示出沿著圖1所示線A-A’、B-B’及C-C’截取的截面的截面圖。圖3是示出圖2所示部分「M」的放大截面圖。
參照圖1及圖2，裝置隔離層102可設置於基板100上 以對主動圖案ACT進行界定。作為實例，基板100可為包含矽、鍺或矽鍺的半導體基板。裝置隔離層102可在基板100的上部部分中形成於溝渠TR中。裝置隔離層102可包括氧化矽層。
主動圖案ACT可藉由對基板100的上部部分進行圖案化來形成。當在平面圖中觀察時，主動圖案ACT中的每一者可為在第三方向D3上伸長的條形圖案。換言之，主動圖案ACT中的每一者可具有與第三方向D3平行的長軸。主動圖案ACT可被佈置成與第三方向D3平行且彼此平行，並且每一主動圖案ACT可被設置成具有與和所述主動圖案ACT相鄰的另一主動圖案ACT的中心相鄰的端部部分。
可提供字元線WL以與主動圖案ACT交叉。字元線WL可設置於凹槽GRV中，凹槽GRV形成於裝置隔離層102及主動圖案ACT中。字元線WL可在不與第一方向D1平行的第三方向D3上延伸。字元線WL可由各種導電材料中的至少一者形成或者包含各種導電材料中的至少一者。在字元線WL與凹槽GRV之間可設置有閘極介電層107。儘管未示出，但凹槽GRV的底表面可位於裝置隔離層102中相對深的水準處且可位於主動圖案ACT中相對淺的水準處。閘極介電層107可由氧化矽、氮化矽、氮氧化矽或高k介電材料中的至少一者形成或者包含氧化矽、氮化矽、氮氧化矽或高k介電材料中的至少一者。字元線WL中的每一者可具有不平整的底表面。舉例而言，字元線WL的底表面的位於裝置隔離層102上的第一部分可低於字元線WL的底表面的位於 主動圖案ACT上的第二部分。
在主動圖案ACT的位於一對字元線WL之間的部分中可設置有第一源極/汲極區112a，且在主動圖案ACT的相對的邊緣區中可設置有一對第二源極/汲極區112b。第一源極/汲極區112a及第二源極/汲極區112b可摻雜有雜質(例如，n型雜質)。第一源極/汲極區112a可對應於(例如，可包括)共用汲極區，且第二源極/汲極區112b可對應於(例如，可包括)源極區。字元線WL及與字元線WL相鄰的第一源極/汲極區112a及第二源極/汲極區112b可構成電晶體。由於字元線WL設置於凹槽GRV中，因此在給定的平面面積內，字元線WL下方的通道區可具有增大的通道長度。因此，可能可抑制短通道效應。
字元線WL的頂表面可低於主動圖案ACT的頂表面。在字元線WL中的每一者上可設置有字元線頂蓋圖案110。字元線頂蓋圖案110可為在字元線WL的長度方向上延伸的線形圖案，且可覆蓋下面的字元線WL的整個頂表面。字元線頂蓋圖案110可在字元線WL上設置於凹槽GRV中(例如，填充凹槽GRV)。字元線頂蓋圖案110可由例如氮化矽形成或者包含例如氮化矽。
在基板100上可設置有層間絕緣圖案5。層間絕緣圖案5可由氧化矽、氮化矽或氮氧化矽中的至少一者形成或者包含氧化矽、氮化矽或氮氧化矽中的至少一者，且可具有單層結構或多層結構。當在平面圖中觀察時，層間絕緣圖案5可為彼此間隔開的島形圖案。層間絕緣圖案5可被設置成覆蓋一對主動圖案ACT的 彼此相鄰的端部部分。
可提供藉由使基板100、裝置隔離層102及字元線頂蓋圖案110的上部部分局部地凹陷而形成的凹陷區7。凹陷區7可被設置成在平面圖中具有網狀形狀。凹陷區7的側表面可與層間絕緣圖案5的側表面對準。
在層間絕緣圖案5上可設置有位元線BL。位元線BL可被設置成與字元線頂蓋圖案110及字元線WL交叉。位元線BL可與和第一方向D1及第三方向D3交叉的第二方向D2平行。位元線BL可包括依序堆疊的位元線複晶矽圖案130、位元線擴散防止圖案131及位元線金屬圖案132。位元線複晶矽圖案130可由經摻雜或未經摻雜的複晶矽形成或者包含經摻雜或未經摻雜的複晶矽。位元線擴散防止圖案131可由各種金屬氮化物材料中的至少一者形成或者包含各種金屬氮化物材料中的至少一者。位元線金屬圖案132可由各種金屬材料(例如，鎢、鈦、鉭等)中的至少一者形成或者包含各種金屬材料(例如，鎢、鈦、鉭等)中的至少一者。在位元線BL中的每一者上可設置有位元線頂蓋圖案137。位元線頂蓋圖案137可包含絕緣材料。舉例而言，位元線頂蓋圖案137可由氮化物(例如，氮化矽)及/或氮氧化物(例如，氮氧化矽)中的至少一者形成或者包含氮化物及/或氮氧化物(例如，氮氧化矽)中的至少一者。
在凹陷區7中可設置有與位元線BL交叉的位元線接觸件DC。位元線接觸件DC可由經摻雜或未經摻雜的複晶矽形成或 者包含經摻雜或未經摻雜的複晶矽。位元線接觸件DC的側表面可與層間絕緣圖案5的側表面接觸。位元線接觸件DC的與層間絕緣圖案5接觸的側表面可為凹形的(例如，參見圖1)。位元線接觸件DC可將第一源極/汲極區112a電性連接至位元線BL。
在凹陷區7的未被位元線接觸件DC填充的部分中可設置有下部間隙填充絕緣圖案141。下部間隙填充絕緣圖案141可由氧化矽、氮化矽或氮氧化矽中的至少一者形成或者包含氧化矽、氮化矽或氮氧化矽中的至少一者，且可具有單層結構或多層結構。
在相鄰的一對位元線BL之間可設置有儲存節點接觸件BC。儲存節點接觸件BC可彼此間隔開。儲存節點接觸件BC可由經摻雜或未經摻雜的複晶矽形成或者包含經摻雜或未經摻雜的複晶矽。儲存節點接觸件BC可具有凹形頂表面。儲存節點接觸件BC可具有彎曲的底表面。儲存節點接觸件BC可電性連接至第二源極/汲極區112b。
在位元線BL之間及儲存節點接觸件BC之間可設置有絕緣柵40。絕緣柵40可由各種絕緣材料(例如，氮化矽、氧化矽或氮氧化矽)中的至少一者形成或者包含各種絕緣材料(例如，氮化矽、氧化矽或氮氧化矽)中的至少一者。在實施例中，儲存節點接觸件BC與絕緣柵40可沿著位元線BL的側交替佈置。絕緣柵40的最頂部高度可高於儲存節點接觸件BC的最頂部高度。
在位元線BL與儲存節點接觸件BC之間可***有間隔件結構SPS。間隔件結構SPS可包括第一間隔件21、第二間隔件 23及第三間隔件25。
第一間隔件21可覆蓋位元線BL的側表面及位元線頂蓋圖案137的側表面。第三間隔件25可與儲存節點接觸件BC相鄰。第一間隔件21與第三間隔件25可由相同的材料形成或者包含相同的材料。舉例而言，第一間隔件21及第三間隔件25可由氮化矽形成或者包含氮化矽。第一間隔件21可與第三間隔件25間隔開。第二間隔件23可***於第一間隔件21與第三間隔件25之間。第二間隔件23可由與第一間隔件21及第三間隔件25中的每一者不同的材料形成或者包含與第一間隔件21及第三間隔件25中的每一者不同的材料。作為實例，第二間隔件23可包括氧化矽層。
間隔件結構SPS可沿著位元線BL的側表面延伸且可***於位元線BL與絕緣柵40之間。間隔件結構SPS的最頂部高度可高於位元線BL的頂表面。第一間隔件21可延伸以覆蓋位元線接觸件DC的側表面以及凹陷區7的側表面及底表面。換言之，第一間隔件21可***於位元線接觸件DC與下部間隙填充絕緣圖案141之間、字元線頂蓋圖案110與下部間隙填充絕緣圖案141之間、基板100與下部間隙填充絕緣圖案141之間、以及裝置隔離層102與下部間隙填充絕緣圖案141之間。
在儲存節點接觸件BC上可設置有儲存節點歐姆層9。儲存節點歐姆層9可由各種金屬矽化物材料中的至少一者形成或者包含各種金屬矽化物材料中的至少一者。儲存節點歐姆層9、間隔件結構SPS及位元線頂蓋圖案137可共形地覆蓋有擴散防止圖 案11a。擴散防止圖案11a可由各種金屬氮化物材料(例如，氮化鈦或氮化鉭)中的至少一者形成或者包含各種金屬氮化物材料(例如，氮化鈦或氮化鉭)中的至少一者。在擴散防止圖案11a與間隔件結構SPS之間可***有上部間隔件27。如以下將闡述的，上部間隔件27可保護/防止位元線BL受到損壞。
在擴散防止圖案11a上可設置有搭接墊LP。作為實例，搭接墊LP可由金屬材料(例如，鎢(W))形成或者包含金屬材料(例如，鎢(W))。搭接墊LP的上部部分可覆蓋位元線頂蓋圖案137的頂表面且可具有較儲存節點接觸件BC大的寬度。搭接墊LP的中心可在第一方向D1上與儲存節點接觸件BC的中心偏置開。位元線BL的一部分可與搭接墊LP垂直地交疊。當在平面圖中觀察時，搭接墊LP可為彼此間隔開的島形圖案。搭接墊LP可電性連接至儲存節點接觸件BC。
在間隔件結構SPS及位元線頂蓋圖案137上可形成有第一溝渠TR1及第二溝渠TR2。第一溝渠TR1可形成於第二溝渠TR2上。第一溝渠TR1與第二溝渠TR2可連接至彼此以形成單個物體/開口。第二溝渠TR2可形成於第一溝渠TR1與間隔件結構SPS之間。第一溝渠TR1的最小寬度可小於第二溝渠TR2的最大寬度。第一溝渠TR1的最大寬度可大於第二溝渠TR2的最大寬度。搭接墊LP可藉由第一溝渠TR1及第二溝渠TR2在第一方向D1及第二方向D2上彼此間隔開。
在第一溝渠TR1及第二溝渠TR2中可設置有絕緣圖案 146及襯墊148。第一溝渠TR1及第二溝渠TR2可被絕緣圖案146及襯墊148完全填充。絕緣圖案146可設置於間隔件結構SPS上且與搭接墊LP相鄰。絕緣圖案146可對搭接墊LP的平面形狀進行界定。當在平面圖中觀察時，絕緣圖案146可被形成為具有網狀形狀。在絕緣圖案146與第一溝渠TR1的內部側表面之間以及絕緣圖案146與第二溝渠TR2的內部側表面之間可***有襯墊148。可提供襯墊148來對絕緣圖案146的側表面及底表面進行覆蓋或包繞。絕緣圖案146可由絕緣材料(例如，氮化矽)形成或者包含絕緣材料(例如，氮化矽)。襯墊148可由各種絕緣材料(例如，氮化矽或氧化矽)中的至少一者形成或者包含各種絕緣材料(例如，氮化矽或氧化矽)中的至少一者。
在搭接墊LP上可設置有資料儲存圖案BE。資料儲存圖案BE可為電容器的底部電極或者連接至電容器的底部電極的接觸插塞。在實施例中，資料儲存圖案可包括相變圖案、可變電阻圖案或磁性隧道接面圖案。
在下文中，將參照圖3更詳細地闡述絕緣圖案146及襯墊148。
絕緣圖案146可包括位於第一溝渠TR1中(例如，填充第一溝渠TR1)的上部絕緣部分146u及位於第二溝渠TR2中(例如，填充第二溝渠TR2)的下部絕緣部分146b。上部絕緣部分146u與下部絕緣部分146b可連接至彼此以形成單個物體。因此，上部絕緣部分146u與下部絕緣部分146b可為單個物體的連接至彼此 的相應部分。
襯墊148可包括設置於第一溝渠TR1中(例如，位於第一溝渠TR1的內部側表面上)的上部襯墊148u及設置於第二溝渠TR2中(例如，位於第二溝渠TR2的內部側表面上)的下部襯墊148b。上部襯墊148u可***於上部絕緣部分146u與第一溝渠TR1的內部側表面之間。下部襯墊148b可***於下部絕緣部分146b與第二溝渠TR2的內部側表面之間。上部襯墊148u可被設置成對上部絕緣部分146u的側表面進行覆蓋或包繞。下部襯墊148b可被設置成對下部絕緣部分146b的側表面及底表面進行覆蓋或包繞。上部襯墊148u可與搭接墊LP、擴散防止圖案11a及位元線頂蓋圖案137接觸。上部襯墊148u可由氧化矽或氮化矽中的至少一者形成或者包含氧化矽或氮化矽中的至少一者。下部襯墊148b可與搭接墊LP、位元線頂蓋圖案137及間隔件結構SPS接觸。詳言之，下部襯墊148b可與第一間隔件21及第二間隔件23接觸。下部襯墊148b可由各種絕緣材料(例如，氮化矽、氧化矽或氮化鎢)中的至少一者形成或者包含各種絕緣材料(例如，氮化矽、氧化矽或氮化鎢)中的至少一者。詳言之，下部襯墊148b的與搭接墊LP接觸的部分可由氮化鎢形成或者包含氮化鎢，且下部襯墊148b的其餘部分可由氮化矽形成或者包含氮化矽。
第一溝渠TR1的內部側表面可包括上部側表面ISWu及下部側表面ISWb。第一溝渠TR1的上部側表面ISWu可具有平整的輪廓。第一溝渠TR1的下部側表面ISWb可具有彎曲的輪廓。 作為實例，第一溝渠TR1的下部側表面ISWb可具有凹形輪廓。第一溝渠TR1的下部側表面ISWb可具有第一角度θ1，第一角度θ1被界定為相對於與基板100的頂表面平行的平面的角度。第一角度θ1可為銳角。
絕緣圖案146的側表面可在上部絕緣部分146u與下部絕緣部分146b之間的邊界附近具有轉折點IFP。舉例而言，在轉折點IFP附近，上部絕緣部分146u的側表面可具有凹形輪廓，且下部絕緣部分146b的側表面可具有凸形輪廓。下部絕緣部分146b可具有圓形底表面。
上部絕緣部分146u的最大寬度可為第一寬度W1。上部絕緣部分146u的最小寬度可為第二寬度W2。第一寬度W1可為上部絕緣部分146u的在第一溝渠TR1的頂部水準附近量測的寬度。第二寬度W2可為上部絕緣部分146u的在轉折點IFP的水準處量測的寬度。上部絕緣部分146u的寬度可在向下方向上逐漸減小。
下部絕緣部分146b的最大寬度可為第三寬度W3。隨著量測位置的高度降低(即，隨著下部絕緣部分146b接近基板100的上表面)，下部絕緣部分146b的寬度可增大，直至寬度達到其最大值(即，第三寬度W3)且然後可減小。第三寬度W3可大於第二寬度W2。第三寬度W3可小於第一寬度W1。
上部襯墊148u的最大厚度可為第一厚度T1。下部襯墊148b的最大厚度可為第二厚度T2。作為實例，第一厚度T1可大 於第二厚度T2。上部襯墊148u的在第一溝渠TR1的下部側表面ISWb上量測的厚度可沿著向下方向逐漸減小。
根據本發明概念的實施例，形成於第一溝渠TR1下方的第二溝渠TR2的最大寬度可大於第一溝渠TR1的最小寬度。因此，如將在以下論述，在形成第二溝渠TR2的製程期間，可能可移除形成於第一溝渠TR1的底表面上的金屬材料。換言之，可能可抑制/防止金屬材料引起搭接墊LP中的彼此相鄰的搭接墊LP之間的短路問題。
另外，由於上部襯墊148u形成於第一溝渠TR1的內部側表面上，因此可能可抑制/防止搭接墊LP的上部側壁在形成第二溝渠TR2的製程期間被蝕刻。因此，可能可抑制/防止搭接墊LP具有減小的橫截面積及增大的電阻。因此，可能可改善半導體記憶體裝置的電性特性。
圖4、圖6、圖8、圖10、圖12、圖14、圖16、圖18及圖20是示出根據本發明概念實施例的製作半導體記憶體裝置的方法的平面圖。圖5、圖7、圖9、圖11、圖13、圖15、圖17、圖19及圖21分別是沿著圖4、圖6、圖8、圖10、圖12、圖14、圖16、圖18及圖20所示線A-A’、B-B’及C-C’截取的截面圖。
參照圖4及圖5，可對基板100的上部部分進行圖案化以形成主動圖案ACT。舉例而言，可藉由對基板100的上部部分進行圖案化來形成溝渠TR。裝置隔離層102可形成於溝渠TR中(例如，填充溝渠TR)。裝置隔離層102可由例如氧化矽、氮化 矽或氮氧化矽中的至少一者形成或者包含例如氧化矽、氮化矽或氮氧化矽中的至少一者。裝置隔離層102可對主動圖案ACT進行界定。
當在平面圖中觀察時，主動圖案ACT可被形成為在第三方向D3上平行且彼此平行。可藉由對主動圖案ACT及裝置隔離層102進行圖案化來形成凹槽GRV。凹槽GRV可具有不平整的底表面。凹槽GRV的底表面在裝置隔離層102上可較在基板100上低。
可在凹槽GRV中形成字元線WL。一對字元線WL可被形成為與主動圖案ACT交叉。可藉由所述一對字元線WL而將主動圖案ACT中的每一者分類為第一區SDR1及一對第二區SDR2。第一區SDR1可界定於所述一對字元線WL之間，且所述一對第二區SDR2可界定於每一主動圖案ACT的相對的邊緣區處。
在形成字元線WL之前，可在凹槽GRV中形成閘極介電層107。可藉由熱氧化製程、化學氣相沈積製程及/或原子層沈積製程來形成閘極介電層107。在實施例中，閘極介電層107可包括氧化矽層、氮化矽層及/或金屬氧化物層中的至少一者。接下來，可在凹槽GRV中形成(例如，填充)閘極導電層，且可藉由對閘極導電層進行圖案化來形成字元線WL。閘極導電層可由經摻雜複晶矽、金屬氮化物材料及/或金屬材料中的至少一者形成或者包含經摻雜複晶矽、金屬氮化物材料及/或金屬材料中的至少一者。可使字元線WL垂直地凹陷以具有較主動圖案ACT的頂表面低的頂 表面。字元線WL可被形成為在不與第一方向D1平行的第三方向D3上延伸。可在凹槽GRV中(例如，填充凹槽GRV)在基板100上形成絕緣層(例如，氮化矽層)，且可對絕緣層進行蝕刻以在字元線WL中的每一者上形成字元線頂蓋圖案110。
參照圖6及圖7，可藉由使用字元線頂蓋圖案110及裝置隔離層102作為罩幕將摻雜劑注入至主動圖案ACT中來形成第一源極/汲極區112a及第二源極/汲極區112b。第一源極/汲極區112a及第二源極/汲極區112b可分別形成於圖4所示第一區SDR1及第二區SDR2中。可在基板100上依序堆疊絕緣層與第一複晶矽層。可對第一複晶矽層進行圖案化以形成複晶矽罩幕圖案130a。可藉由使用複晶矽罩幕圖案130a作為蝕刻罩幕對絕緣層、裝置隔離層102、基板100及字元線頂蓋圖案110進行蝕刻來形成層間絕緣圖案5以及凹陷區7。層間絕緣圖案5可由氧化矽、氮化矽或氮氧化矽中的至少一者形成或者包含氧化矽、氮化矽或氮氧化矽中的至少一者。層間絕緣圖案5可被形成為彼此間隔開的島形圖案。層間絕緣圖案5可被形成為覆蓋主動圖案ACT中的兩個相鄰的主動圖案ACT的兩個端部部分。當在平面圖中觀察時，凹陷區7可被形成為具有網狀形狀。凹陷區7可被形成為暴露出第一源極/汲極區112a。
參照圖8及圖9，可在凹陷區7中(例如，填充凹陷區7)在基板100上形成第二複晶矽層129。可對第二複晶矽層129實行平坦化蝕刻製程，以移除第二複晶矽層129的位於複晶矽罩 幕圖案130a上的部分且暴露出複晶矽罩幕圖案130a的頂表面。可在複晶矽罩幕圖案130a及第二複晶矽層129上依序堆疊位元線擴散障壁層131a、位元線金屬層132a及位元線頂蓋層137a。位元線擴散障壁層131a可由各種金屬氮化物材料(例如，氮化鈦)中的至少一者形成或者包含各種金屬氮化物材料(例如，氮化鈦)中的至少一者。
可在位元線頂蓋層137a上形成第一罩幕圖案139，以對位元線BL的平面形狀進行界定。第一罩幕圖案139可由相對於位元線頂蓋層137a具有蝕刻選擇性的材料(例如，非晶碳層(amorphous carbon layer，ACL)、氧化矽及光阻)形成或者包含所述材料。第一罩幕圖案139可在不與第一方向D1及第三方向D3中的任一者平行的第二方向D2上延伸。
參照圖10及圖11，可藉由使用第一罩幕圖案139作為蝕刻罩幕對位元線頂蓋層137a、位元線金屬層132a、位元線擴散障壁層131a、複晶矽罩幕圖案130a及第二複晶矽層129進行蝕刻來形成位元線BL、位元線接觸件DC及位元線頂蓋圖案137，且此處位元線BL可由位元線複晶矽圖案130、位元線擴散防止圖案131及位元線金屬圖案132構成。因此，可暴露出層間絕緣圖案5的頂表面以及凹陷區7的內部側表面及底表面的一部分。接下來，可移除第一罩幕圖案139。
參照圖12及圖13，可在基板100上共形地形成第一間隔件層。在實施例中，第一間隔件層可被形成為共形地覆蓋凹陷 區7的底表面及內部側表面。第一間隔件層可包括例如氮化矽層。此後，可在凹陷區7中形成下部間隙填充絕緣圖案141，且在實施例中，下部間隙填充絕緣圖案141的形成可包括在凹陷區中(填充凹陷區7)在基板100上形成絕緣層(例如，氮化矽層)，且然後非等向性地對絕緣層進行蝕刻。亦可藉由非等向性蝕刻製程對第一間隔件層進行蝕刻，且因此，可形成第一間隔件21。此處，可暴露出層間絕緣圖案5的頂表面。接下來，可在基板100上共形地形成第二間隔件層，且可對第二間隔件層實行非等向性蝕刻製程，以形成覆蓋第一間隔件21的側表面的第二間隔件23。第二間隔件23可由相對於第一間隔件21具有蝕刻選擇性的材料形成或者包含所述材料。舉例而言，第二間隔件23可由氧化矽形成或者包含氧化矽。第三間隔件25可被形成為覆蓋第二間隔件23的側表面。第三間隔件25可由氮化矽形成或者包含氮化矽。在實施例中，可使用形成第二間隔件23的製程來形成第三間隔件25。可實行第三間隔件25的形成以暴露出層間絕緣圖案5的頂表面。
參照圖14及圖15，可藉由在基板100上形成犧牲層且對犧牲層進行圖案化來形成犧牲圖案30，且此處，犧牲圖案30可對將在以下進行闡述的儲存節點接觸件BC的位置及佈置進行界定。在實施例中，犧牲層可包括氧化物層(例如，氧化矽層)、碳系層、複晶矽層或矽鍺層。犧牲圖案30可形成於位元線BL之間，以彼此間隔開。犧牲圖案30可與第二源極/汲極區112b垂直地交疊。
可在犧牲圖案30之間形成第一開口31，以對將在以下進行闡述的絕緣柵40的位置及佈置進行界定。第一開口31可與字元線WL垂直地交疊。第一開口31中的每一者可被形成為不僅暴露出層間絕緣圖案5的頂表面，而且暴露出下部間隙填充絕緣圖案141的頂表面。
參照圖16及圖17，可在第一開口31中(例如，填充第一開口31)在基板100上形成例如氮化矽層等絕緣層。可對絕緣層實行平坦化蝕刻製程以暴露出位元線頂蓋圖案137的頂表面，且因此，可在第一開口31中形成絕緣柵40。此後，可移除犧牲圖案30以形成第二開口33，第二開口33暴露出與第二源極/汲極區112b垂直地交疊的層間絕緣圖案5。
參照圖18及圖19，可移除層間絕緣圖案5、裝置隔離層102及基板100的位於第二開口33下方且藉由第二開口33暴露出的部分，以暴露出第二源極/汲極區112b。此後，可藉由在第二開口33中(例如，填充第二開口33)在基板100上形成複晶矽層且對複晶矽層進行蝕刻來形成初步儲存節點接觸件(未示出)。初步儲存節點接觸件可被形成為具有較第一間隔件21的頂端、第二間隔件23的頂端及第三間隔件25的頂端低的頂表面。因此，第一間隔件21、第二間隔件23及第三間隔件25可具有被暴露出的上部部分。可移除第二間隔件23的上部部分及第三間隔件25的上部部分，使得第二間隔件23的頂端及第三間隔件25的頂端位於與初步儲存節點接觸件的頂表面相似的水準處。在此種情形 中，可暴露出第一間隔件21的上部側表面。此可能可增大形成搭接墊LP的後續製程中的製程裕度。
接下來，可形成上部間隔件27以覆蓋第一間隔件21的被暴露出的上部側表面，且上部間隔件27的形成可包括在基板100上共形地形成上部間隔件層且非等向性地對上部間隔件層進行蝕刻。此處，第二間隔件23的被暴露出的頂端可被上部間隔件27的下部部分覆蓋。此後，可藉由對初步儲存節點接觸件進行蝕刻以暴露出第三間隔件25的上部側表面來形成儲存節點接觸件BC。在實施例中，可形成上部間隔件27以對第一間隔件21的受損上部部分進行加固且覆蓋第二間隔件23，且因此，可能可抑制/防止分別在對儲存節點接觸件BC進行蝕刻的製程及後續清潔製程中使用的蝕刻劑材料及清潔溶液被朝向位元線BL供應。因此，可能可保護/防止位元線BL受到損壞。
參照圖20及圖21，可實行清潔製程以對儲存節點接觸件BC的頂表面進行清潔。可藉由對儲存節點接觸件BC的頂表面實行金屬矽化製程來形成儲存節點歐姆層9。儲存節點歐姆層9可由各種金屬矽化物材料(例如，矽化鈷)中的至少一者形成或者包含各種金屬矽化物材料(例如，矽化鈷)中的至少一者。可在基板100上共形地形成擴散障壁層。擴散障壁層可包括例如氮化鈦層或氮化鉭層。可在位元線頂蓋圖案137之間的空間中(例如，填充所述空間)在基板100上形成搭接墊層。搭接墊層可由例如鎢形成或者包含例如鎢。可在搭接墊層上形成第二罩幕圖案 140。第二罩幕圖案140可由例如ACL形成或者包括例如ACL。第二罩幕圖案140可對將在以下進行闡述的搭接墊LP的位置及佈置進行界定。第二罩幕圖案140可被形成為與儲存節點接觸件BC垂直地交疊。第二罩幕圖案140可為彼此間隔開的島形圖案。
可使用第二罩幕圖案140作為蝕刻罩幕來對搭接墊層、擴散障壁層及位元線頂蓋圖案137進行蝕刻，以形成搭接墊LP及擴散防止圖案11a且形成第一溝渠TR1。
儘管未示出，但在第一溝渠TR1中可能會留下搭接墊層的殘留物。舉例而言，搭接墊層的由金屬材料(例如，鎢)形成或者包含金屬材料(例如，鎢)的部分可不藉由上述製程移除且可留在第一溝渠TR1的內部側表面上。在此種情形中，可能在搭接墊LP中的相鄰的搭接墊LP之間形成短路。
圖22A至圖22D是示出根據本發明概念實施例的形成絕緣圖案及襯墊的方法的放大截面圖且示出圖21所示部分「N」。
參照圖22A，可在第一溝渠TR1中形成初步襯墊148p。可使用沈積製程來形成初步襯墊148p。舉例而言，可使用原子層沈積製程來形成初步襯墊148p。初步襯墊148p可由各種絕緣材料(例如，氮化矽或氧化矽)中的一者形成或者包含各種絕緣材料(例如，氮化矽或氧化矽)中的一者。初步襯墊148p可被形成為共形地覆蓋第一溝渠TR1的內部側表面及底表面以及搭接墊LP的頂表面。
參照圖22B，可對初步襯墊148p的一些部分進行蝕刻 以形成上部襯墊148u。詳言之，可對初步襯墊148p的形成於搭接墊LP的頂表面及第一溝渠TR1的底表面上的部分進行蝕刻。舉例而言，可實行初步襯墊148p的蝕刻製程以暴露出第一溝渠TR1的底表面，且在此種情形中，初步襯墊148p的其餘部分可構成上部襯墊148u。
參照圖22C，可在第一溝渠TR1下方形成第二溝渠TR2。可藉由使用上部襯墊148u作為蝕刻罩幕對第一溝渠TR1的被暴露出的底表面實行蝕刻製程來形成第二溝渠TR2。
第二溝渠TR2可被形成為暴露出位元線頂蓋圖案137的一些部分、間隔件結構SPS的一些部分及擴散防止圖案11a的一些部分。第一溝渠TR1的最大寬度可為第一寬度W1。第一溝渠TR1的最小寬度可為第二寬度W2。第二溝渠TR2的最大寬度可為第三寬度W3。第三寬度W3可大於第二寬度W2。第三寬度W3可小於第一寬度W1。
藉由形成第二溝渠TR2，可能可自第一溝渠TR1的底表面移除參照圖21闡述的搭接墊層的殘留物。因此，搭接墊LP中的相鄰的搭接墊LP可彼此電性隔開且可能可抑制/防止在所述相鄰的搭接墊LP之間形成短路。另外，由於上部襯墊148u形成於第一溝渠TR1的內部側表面上，因此可能可抑制/防止搭接墊LP的上部側壁在形成第二溝渠TR2的製程期間被蝕刻。因此，可能可抑制/防止搭接墊LP具有減小的橫截面積及增大的電阻。因此，可能可改善半導體記憶體裝置的電性特性。
參照圖22D，可在第二溝渠TR2的內部側表面及底表面上形成下部襯墊148b。可藉由使用含氮前驅物的電漿沈積製程來形成下部襯墊148b。詳言之，可藉由氮前驅物與鎢原子(包括於由第二溝渠TR2暴露出的搭接墊LP中)或者與矽原子(包括於由第二溝渠TR2暴露出的間隔件結構SPS及位元線頂蓋圖案137中)之間的化學反應來形成下部襯墊148b。
此處，上部襯墊148u亦可與氮前驅物發生反應，且在此種情形中，上部襯墊148u可被加厚以具有較圖22C所示上部襯墊148u的厚度大或接近圖22C所示上部襯墊148u的厚度的厚度。上部襯墊148u的最大厚度可大於下部襯墊148b的最大厚度。
返回參照圖1至圖3，絕緣圖案146可形成於第一溝渠TR1及第二溝渠TR2的其餘部分中(例如，填充第一溝渠TR1及第二溝渠TR2的所述其餘部分)。絕緣圖案146可包括分別形成於第一溝渠TR1及第二溝渠TR2中(例如，填充第一溝渠TR1及第二溝渠TR2)的上部絕緣部分146u及下部絕緣部分146b。資料儲存圖案BE可形成於搭接墊LP上。
圖23及圖24是示出根據本發明概念實施例的半導體記憶體裝置的一部分(例如，圖2所示「M」)的放大截面圖。在圖23及圖24的以下說明中，為了簡要說明，先前參照圖1至圖3闡述的元件可由相同的參考編號標識而不重複其重複說明。
參照圖23，上部襯墊148u的最大厚度可為第一厚度T1。下部襯墊148b的最大厚度可為第二厚度T2。第一厚度T1可 在實質上等於第二厚度T2。作為實例，第一厚度T1對第二厚度T2的比率可介於0.9至1.1的範圍內。
參照圖24，可將第一假想線CTL1界定為穿過上部絕緣部分146u的中心且與基板100的頂表面垂直。第二假想線CTL2可被界定為穿過下部絕緣部分146b的中心且與基板100的頂表面垂直。在實施例中，第一假想線CTL1可在與基板100的頂表面平行的方向上與第二假想線CTL2偏置開。因此，下部絕緣部分146b的最大寬度W3的中心點可在水平方向上(例如，在第一方向D1上)與上部絕緣部分146u的最小寬度W2的中心點偏置開。第一假想線CTL1可較第二假想線CTL2靠近位元線BL。在實施例中，與所示實例不同，第二假想線CTL2可較第一假想線CTL1靠近位元線BL。
圖25是示出根據本發明概念實施例的半導體記憶體裝置的平面圖。圖26是示出沿著圖25所示線A-A’、B-B’及C-C’截取的截面的截面圖。圖27是示出圖26所示部分「M」的放大截面圖。在圖25至圖27的以下說明中，為了簡要說明，先前參照圖1至圖3闡述的元件可由相同的參考編號標識而不重複其重複說明。
參照圖25及圖26，間隔件結構SPS可包括第一間隔件21、空氣隙區AS及第三間隔件25。空氣隙區AS可***於第一間隔件21與第三間隔件25之間。空氣隙區AS可為填充有空氣的空的空間。空氣隙區AS可包括與絕緣圖案146垂直地交疊的第一空氣隙區AS1、以及在水平方向上與絕緣圖案146偏置開(即，不 與絕緣圖案146垂直地交疊)的第二空氣隙區AS2。
由於提供填充有具有低介電常數的空氣的空氣隙區AS，因此，可能可減小彼此相鄰的搭接墊LP與位元線BL之間的寄生電容。因此，可能可改善半導體記憶體裝置的電性特性。
現在，將參照圖27更詳細地闡述空氣隙區AS、絕緣圖案146及襯墊148。第二空氣隙區AS2的頂端可由上部間隔件27界定。第一空氣隙區AS1的頂端可由下部絕緣部分146b界定(例如，與下部絕緣部分146b相鄰/毗鄰)。下部絕緣部分146b的一部分可面對第一空氣隙區AS1。換言之，下部絕緣部分146b的底表面可包括未被下部襯墊148b覆蓋且暴露於第一空氣隙區AS1的部分。
圖28及圖29是示出根據本發明概念實施例的製作半導體記憶體裝置的方法的截面圖且示出沿著圖25所示線A-A’、B-B’及C-C’截取的截面圖。
參照圖25及圖28，可藉由參照圖22C闡述的製程在第一溝渠TR1下方形成第二溝渠TR2。第二溝渠TR2可被形成為暴露出第二間隔件23的頂表面。
參照圖25及圖29，可選擇性地移除第二間隔件23。第二間隔件23可由相對於第一間隔件21及第三間隔件25具有蝕刻選擇性的材料形成或者包含所述材料。舉例而言，第二間隔件23可由各種氧化物材料(例如，氧化矽)中的至少一者形成或者包含各種氧化物材料(例如，氧化矽)中的至少一者。在此種情形 中，如上所述，可選擇性地移除第二間隔件23。第二間隔件23的移除可藉由使被選定用於選擇性地移除第二間隔件23的蝕刻劑擴散來實行。因此，可代替第二間隔件23形成空氣隙區As。
返回參照圖25至圖27，可在第二溝渠TR2中形成下部襯墊148b。可藉由使用含氮前驅物及/或電漿的沈積製程來形成下部襯墊148b。詳言之，可藉由氮前驅物與鎢原子(包括於由第二溝渠TR2暴露出的搭接墊LP中)或者與矽原子(包括於由第二溝渠TR2暴露出的間隔件結構SPS及位元線頂蓋圖案137中)之間的化學反應來形成下部襯墊148b。作為另一種選擇，可藉由原子層沈積製程來形成下部襯墊148b。
此處，上部襯墊148u亦可與氮前驅物發生反應，且在此種情形中，上部襯墊148u可被加厚以具有較圖29所示上部襯墊148u的厚度大或接近圖29所示上部襯墊148u的厚度的厚度。上部襯墊148u的最大厚度可大於下部襯墊148b的最大厚度。下部襯墊148b可部分地形成於第一空氣隙區AS1的入口中或第一空氣隙區AS1的入口附近，且在此種情形中，第一空氣隙區AS1的入口可具有減小的寬度。
返回參照圖1至圖3，絕緣圖案146可形成於第一溝渠TR1及第二溝渠TR2的其餘部分中(例如，填充第一溝渠TR1及第二溝渠TR2的所述其餘部分)。絕緣圖案146可包括形成於第一溝渠TR1中(例如，填充第一溝渠TR1)的上部絕緣部分146u、以及形成於第二溝渠TR2中(例如，填充第二溝渠TR2)的下部 絕緣部分146b。下部絕緣部分146b的一部分可位於第一空氣隙區AS1的入口中(例如，可填充第一空氣隙區AS1的入口)，所述入口藉由下部襯墊148b而縮窄。換言之，第一空氣隙區AS1的頂端可由下部絕緣部分146b界定(例如，與下部絕緣部分146b相鄰/毗鄰)。資料儲存圖案BE可形成於搭接墊LP上。
根據本發明概念的實施例，第二溝渠可形成於第一溝渠下方，且此處，第二溝渠的最大寬度可大於第一溝渠的最小寬度。因此，在形成第二溝渠的製程期間，可自第一溝渠的底表面移除搭接墊層。此使得可能可抑制/防止由搭接墊層的殘留物在搭接墊中的相鄰的搭接墊之間形成短路。
另外，可在第一溝渠的內部側表面上形成上部襯墊，且在此種情形中，可能可抑制/防止搭接墊的上部側壁在形成第二溝渠期間被蝕刻。因此，可能可抑制/防止搭接墊具有減小的橫截面積及增大的電阻。因此，可能可改善半導體記憶體裝置的電性特性。
儘管已具體地示出並闡述了本發明概念的實例性實施例，然而此項技術中具有通常知識者應理解，在不背離隨附申請專利範圍的範圍的條件下，可在本文中作出各種形式及細節上的改變。
5:層間絕緣圖案
7:凹陷區
9:儲存節點歐姆層
11a:擴散防止圖案
21:第一間隔件
23:第二間隔件
25:第三間隔件
27:上部間隔件
40:絕緣柵
100:基板
102:裝置隔離層
107:閘極介電層
110:字元線頂蓋圖案
112a:第一源極/汲極區
112b:第二源極/汲極區
130:位元線複晶矽圖案
131:位元線擴散防止圖案
132:位元線金屬圖案
137:位元線頂蓋圖案
141:下部間隙填充絕緣圖案
146:絕緣圖案
148:襯墊
A-A’、B-B’、C-C’:線
ACT:主動圖案
BC:儲存節點接觸件
BE:資料儲存圖案
BL:位元線
DC:位元線接觸件
GRV:凹槽
LP:搭接墊
M:部分
SPS:間隔件結構
TR:溝渠
TR1:第一溝渠
TR2:第二溝渠
WL:字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括：基板，包括主動圖案，所述主動圖案包括彼此間隔開的第一源極/汲極區與第二源極/汲極區；位元線，電性連接至所述第一源極/汲極區且與所述主動圖案交叉；儲存節點接觸件，電性連接至所述第二源極/汲極區；間隔件結構，位於所述位元線與所述儲存節點接觸件之間；搭接墊，電性連接至所述儲存節點接觸件；絕緣圖案，位於所述間隔件結構上且與所述搭接墊相鄰；以及襯墊，位於所述絕緣圖案與所述搭接墊之間，其中所述絕緣圖案包括：上部絕緣部分；以及下部絕緣部分，位於所述上部絕緣部分與所述間隔件結構之間，且其中所述下部絕緣部分的最大寬度大於所述上部絕緣部分的最小寬度。
  2. 如請求項1所述的半導體記憶體裝置，其中，隨著所述下部絕緣部分接近所述基板，所述下部絕緣部分的寬度增大至所述最大寬度且然後減小。
  3. 如請求項1所述的半導體記憶體裝置，其中所述上 部絕緣部分及所述下部絕緣部分是單個物體的相應部分，且其中所述絕緣圖案的側表面在所述上部絕緣部分與所述下部絕緣部分之間的邊界附近具有轉折點。
  4. 如請求項1所述的半導體記憶體裝置，其中所述襯墊包括位於所述上部絕緣部分的側表面上的上部襯墊及位於所述下部絕緣部分的側表面上的下部襯墊，且其中所述上部襯墊的最大厚度大於所述下部襯墊的最大厚度。
  5. 如請求項1所述的半導體記憶體裝置，其中所述襯墊包括位於所述上部絕緣部分的側表面上的上部襯墊及位於所述下部絕緣部分的側表面上的下部襯墊，且其中所述上部襯墊的最大厚度實質上等於所述下部襯墊的最大厚度。
  6. 如請求項1所述的半導體記憶體裝置，其中所述間隔件結構包括：第一間隔件，與所述儲存節點接觸件相鄰；第二間隔件，與所述位元線相鄰；以及第三間隔件，位於所述第一間隔件與所述第二間隔件之間。
  7. 如請求項1所述的半導體記憶體裝置，其中所述間隔件結構包括：第一間隔件，與所述儲存節點接觸件相鄰；第二間隔件，與所述位元線相鄰；以及 空氣隙區，位於所述第一間隔件與所述第二間隔件之間。
  8. 如請求項7所述的半導體記憶體裝置，其中所述下部絕緣部分與所述空氣隙區的頂端相鄰。
  9. 如請求項7所述的半導體記憶體裝置，其中所述空氣隙區包括與所述下部絕緣部分垂直地交疊的第一空氣隙區以及不與所述下部絕緣部分垂直地交疊的第二空氣隙區。
  10. 如請求項1所述的半導體記憶體裝置，其中所述下部絕緣部分的所述最大寬度的中心點在與所述基板的頂表面平行的第一方向上與所述上部絕緣部分的所述最小寬度的中心點偏置開。
  11. 一種半導體記憶體裝置，包括：基板，包括主動圖案；位元線，與所述主動圖案交叉；儲存節點接觸件，與所述位元線相鄰；間隔件結構，位於所述位元線與所述儲存節點接觸件之間；第一溝渠及第二溝渠，位於所述間隔件結構上，所述第二溝渠位於所述第一溝渠與所述間隔件結構之間；搭接墊，電性連接至所述儲存節點接觸件；絕緣圖案，位於所述第一溝渠及所述第二溝渠中；以及襯墊，包圍所述絕緣圖案，其中所述襯墊包括：上部襯墊，位於所述第一溝渠中；以及 下部襯墊，位於所述第二溝渠中，其中所述上部襯墊的最大厚度大於所述下部襯墊的最大厚度。
  12. 如請求項11所述的半導體記憶體裝置，其中所述絕緣圖案包括：上部絕緣部分，位於所述第一溝渠中；以及下部絕緣部分，位於所述第二溝渠中，其中所述下部絕緣部分的最大寬度大於所述上部絕緣部分的最小寬度。
  13. 如請求項12所述的半導體記憶體裝置，其中所述間隔件結構包括：第一間隔件，與所述儲存節點接觸件相鄰；第二間隔件，與所述位元線相鄰；以及空氣隙區，位於所述第一間隔件與所述第二間隔件之間，其中所述下部絕緣部分與所述空氣隙區的頂端相鄰。
  14. 如請求項12所述的半導體記憶體裝置，其中所述上部絕緣部分的最大寬度大於所述下部絕緣部分的所述最大寬度。
  15. 如請求項11所述的半導體記憶體裝置，其中所述間隔件結構包括：第一間隔件，與所述儲存節點接觸件相鄰；第二間隔件，與所述位元線相鄰；以及 第三間隔件，位於所述第一間隔件與所述第二間隔件之間，其中所述下部襯墊與所述第三間隔件接觸。
  16. 一種半導體記憶體裝置，包括：基板，包括主動圖案，所述主動圖案包括第一源極/汲極區及一對第二源極/汲極區，其中所述第二源極/汲極區彼此間隔開且在所述第二源極/汲極區之間具有所述第一源極/汲極區；裝置隔離層，在溝渠中位於所述基板上，對所述主動圖案進行界定；字元線，在第一方向上延伸且與所述主動圖案交叉；閘極介電層，位於所述字元線與所述主動圖案之間；字元線頂蓋圖案，位於所述字元線上；層間絕緣圖案，位於所述字元線頂蓋圖案上；位元線，電性連接至所述第一源極/汲極區，所述位元線位於所述層間絕緣圖案上，且所述位元線在與所述第一方向交叉的第二方向上延伸，所述位元線包括依序堆疊的位元線複晶矽圖案、位元線擴散防止圖案及位元線金屬圖案；間隔件結構，位於所述位元線的側表面上；儲存節點接觸件，耦合至所述第二源極/汲極區中的一者且藉由所述間隔件結構而與所述位元線間隔開；搭接墊，電性連接至所述儲存節點接觸件；絕緣圖案，位於所述間隔件結構上且與所述搭接墊相鄰；襯墊，位於所述絕緣圖案與所述搭接墊之間；以及 資料儲存圖案，位於所述搭接墊上，其中所述絕緣圖案包括：上部絕緣部分；以及下部絕緣部分，位於所述上部絕緣部分與所述間隔件結構之間，其中所述下部絕緣部分的最大寬度大於所述上部絕緣部分的最小寬度。
  17. 如請求項16所述的半導體記憶體裝置，其中所述絕緣圖案的側表面在所述上部絕緣部分與所述下部絕緣部分之間的邊界附近具有轉折點，且其中所述半導體記憶體裝置更包括耦合至所述第二源極/汲極區中的另一者的另一儲存節點接觸件。
  18. 如請求項16所述的半導體記憶體裝置，其中所述襯墊包括位於所述上部絕緣部分的側表面上的上部襯墊及位於所述下部絕緣部分的側表面上的下部襯墊，且其中所述上部襯墊的最大厚度大於所述下部襯墊的最大厚度。
  19. 如請求項16所述的半導體記憶體裝置，其中所述間隔件結構包括：第一間隔件，與所述儲存節點接觸件相鄰；第二間隔件，與所述位元線相鄰；以及第三間隔件，位於所述第一間隔件與所述第二間隔件之間， 其中所述襯墊與所述第三間隔件接觸。
  20. 如請求項16所述的半導體記憶體裝置，其中所述襯墊包含氮化矽及氧化矽中的至少一者。
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