TWI817058B - 用於時脈資料回復之組合式決策回饋等化器及相位檢測器 - Google Patents

用於時脈資料回復之組合式決策回饋等化器及相位檢測器 Download PDF

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Abstract

使用組合一決策回饋等化器之功能性與一相位檢測器之功能性之電路系統啟用高速串列資料協定之時脈及資料回復。

Description

用於時脈資料回復之組合式決策回饋等化器及相位檢測器
在高速串列資料通信之背景內容中，一種類型之無時脈重計時器包含一連續時間線性等化器(CTLE)、一決策回饋等化器(DFE)及一時脈資料回復(CDR)環路，此環路包含一亞歷山大(Alexander)相位檢測器、一環路濾波器及一壓控振盪器(VCO)。傳入資料信號穿過CTLE以回復資料「眼」。該DFE意欲在由CDR環路之一亞歷山大相位檢測器處理之前進一步清除後標記資料。在CDR環路鎖定至傳入資料之前及之後，此設計會出現各種問題。
在CDR環路鎖定之前，由CDR環路產生之時脈信號在CDR環路試圖鎖定至資料時來回移動。時脈之此變化導致DFE進行不正確取樣，此繼而導致相位檢測器不正確地判定資料。在無正確資料之情況下，CDR環路無法正確地鎖定。且在CDR環路鎖定之前，DFE之輸出無法被CDR環路使用。為了解決此問題，習知CDR環路使用CTLE之輸出，從而失去了DFE之益處。
在CDR環路鎖定之後，出現一時脈相位問題。DFE使用由CDR環路產生之時脈之一經延遲版本。時脈之此經延遲版本跨程序、溫度及供應電壓變化必須保持恒定。不幸地，使用習知延遲單元不可能實現此點，從而降低了DFE之有效性。
另外，實施具有一加總節點之DFE對高資料率而言係具挑戰性的，此係因為DFE中之第一分接頭跨所有程序、溫度及供應變化必須在一個位元持續時間內穩定。已開發出各種架構來解決此問題，然電路複雜性及晶粒大小出現了一不合意增加。
稱為一分接頭循環展開DFE (LUDFE)之一個設計移除了加總節點且使用一預測方法，其中下一位元之結果被預先計算且使用當前位元來選擇該經預先計算位元，從而放寬時序要求。然而，此架構無法解決上文描述之其他問題。
根據一特定類別之實施方案，啟用電路及裝置，其等包含：第一決策回饋等化器(DFE)電路系統，其經組態以接收一輸入信號且產生一第一中間資料信號；及第二DFE電路系統，其經組態以接收該輸入信號且產生一第二中間資料信號。相位檢測器電路系統經組態以接收該第一及第二中間資料信號且使用自該輸入信號衍生之一時脈信號產生三個相位差信號。該三個相位差信號表示對應於該時脈信號之三個連續轉變之該輸入信號之三個樣本。該第一DFE電路系統、該第二DFE電路系統及該相位檢測器電路系統之操作使用該時脈信號來同步。
根據此類別之一具體實施方案，該相位檢測器電路系統包含串聯連接之一第一正反器及一第二正反器。該第一正反器經組態以基於該第一中間資料信號產生該相位差信號之一第一者。該第二正反器經組態以基於該第一相位差信號產生該等相位差信號之一第二者。該相位檢測器亦包含經組態以基於該第二中間資料信號產生該等相位差信號之一第三者之一第三正反器。
根據此類別之一具體實施方案，該第二DFE電路系統用該時脈信號計時，且該第一DFE電路系統用該時脈信號之一反轉版本計時。
根據此類別之一具體實施方案，該電路或裝置包含經組態以接收該三個相位差信號且產生表示該時脈信號之轉變及編碼於該輸入信號中之資料轉變之相對時序之一或多個時序信號之邏輯。
根據此類別之一具體實施方案，該相位檢測器電路系統係時脈及資料回復(CDR)電路系統之部分，該CDR電路系統經組態以產生該時脈信號。根據一更具體實施方案，該CDR電路系統經組態以產生該時脈信號使得表示一資料位元之一邊緣之該輸入信號之一轉變與該時脈信號之一第一轉變對準，且該時脈信號之一第二轉變與該資料位元之一中心對準。根據另一更具體實施方案，該第一DFE電路系統、該第二DFE電路系統及該相位檢測器電路系統經組態以產生該三個相位差信號，無論該CDR電路系統是否被鎖定至該輸入信號中之資料。
根據此類別之一具體實施方案，該第一DFE電路系統、該第二DFE電路系統及該相位檢測器電路系統經整合於一單一半導體晶粒中。
根據此類別之一具體實施方案，該第一DFE電路系統及該第二DFE電路系統兩者經組態以在該時脈信號之一個時脈循環內穩定。
根據此類別之一具體實施方案，該第一DFE電路系統經組態以在該時脈信號之一半時脈循環內穩定，且該第二DFE電路系統經組態以在該時脈信號之一個時脈循環內穩定。
根據此類別之一具體實施方案，該相位檢測器電路系統包含串聯連接之一第一正反器及一第二正反器。該第一正反器經組態以基於該第一中間資料信號產生該等相位差信號之一第一者。該第二正反器經組態以基於該第一相位差信號產生該等相位差信號之一第二者。該相位檢測器亦包含串聯連接之一第三正反器及一第四正反器。該第三正反器及該第四正反器經組態以基於該第二中間資料信號產生該等相位差信號之一第三者。
可藉由參考說明書之其餘部分及圖式實現對各種實施方案之性質及優點之一進一步理解。
現將詳細參考特定實施方案。在附圖中繪示此等實施方案之實例。應注意，出於繪示性目的描述此等實例，且此等實例並不意欲限制本發明之範圍。確切而言，由隨附發明申請專利範圍所界定之本發明之範圍內亦包含所描述實施方案之替代物、修改及等效物。另外，可提供特定細節以便促進對所描述實施方案之詳盡理解。可以在沒有此等細節之部分或全部之情況下實踐本發明之範圍內之一些實施方案。此外，為了清晰起見，可能沒有詳細描述熟知特徵。
用於在經連接裝置之間傳輸串列資料之傳輸協定實例包含顯示埠標準、高清多媒體介面(HDMI)標準、串列ATA標準、周邊元件連接高速(PCI-E)標準及通用序列匯流排(USB)標準。本發明使用組合一決策回饋等化器(DFE)之功能性與一相位檢測器(PD)之功能性之電路系統啟用採用此等協定之系統中之時脈及資料回復。
圖1A係描繪一串列匯流排通信系統100之一實施方案之一實例之一方塊圖。串列匯流排通信系統100包含上游裝置102、下游裝置104及串列匯流排106。應瞭解，串列匯流排通信系統100可係一雙向通信系統，其中上游裝置102不僅能夠傳輸而且亦能夠接收，且下游裝置104不僅能夠傳輸而且亦能夠接收。在雙向通信系統中，上游裝置102及下游裝置104兩者可包含由本發明啟用以實施時脈及資料回復電路系統之一組合式DFE/PD電路系統。
亦應瞭解，串列匯流排通信系統100之一雙向實施方案可包含具有一個或兩個時脈及資料回復電路(取決於使用多工器之資源之再次使用)之全雙工實施方案以及具有一個時脈及資料回復電路及傳輸及接收埠之切換介面之半雙工實施方案。應進一步瞭解，串列匯流排通信系統100可係一單向通信系統，其中上游裝置102能夠傳輸且下游裝置104能夠接收。在單向通信系統中，接收器包含由本發明啟用之一組合式DFE/PD。
圖1B係描繪其中串列匯流排106包含串聯耦合之一或多個中間信號調節裝置(分別稱為且統稱為「中繼器108」)之一實施方案中之一實例之一方塊圖，其中此等裝置之數目取決於串列匯流排之跡線或纜線長度。中繼器108可用作串列匯流排106之一串列鏈路驅動程式介面，或多個中繼器108可用於提供串列匯流排106之一串列鏈路驅動程式介面。另外，應瞭解，串列匯流排106包含形成於一傳輸媒體中或使用一傳輸媒體之跡線或纜線，傳輸媒體諸如導電材料或用於傳播電信號之其他構件。亦應瞭解，針對其中使用多個中繼器108之實施方案，多個中繼器之一或多者可係包含由本發明啟用之一組合式DFE/PD之一中繼器。應進一步瞭解，包含一或多個中繼器之串列匯流排通信系統100之實施方案可係全雙工雙向、半雙工雙向或單向，如針對圖1A所描述。
上游裝置102可經實施於諸如尤其包含(但不限於)輸入/輸出(「I/O」)集線器、根聯合體、伺服器及膝上型插接站之多個積體電路或裝置之任一者之一較大裝置或系統中。此外，應瞭解，下游裝置104可經嵌入於諸如尤其包含(但不限於)硬碟機、圖形卡及子卡之多個週邊裝置之任一者之一較大裝置或系統中。應瞭解，對上游裝置及下游裝置之參考係出於實例目的，且上文列出之上游裝置102及下游裝置104之實例可對應于未利用一主從或階層式拓撲之串列標準之終端通信裝置。
經由串列匯流排106之通信可使用一差動或單端式信令協定。例如，上游裝置102可包含用於提供一差動信號之一差動輸出驅動程式(未展示)。中繼器108在存在時處理來自上游裝置102之一輸出傳輸以將此經處理輸出傳輸提供至另一中繼器或直接提供至下游裝置104。下游裝置104可包含差動輸入驅動程式(未展示)。存在可結合串列匯流排通信系統100一起使用之許多已知差動數位信令協定，諸如(例如)差動支節串列端接邏輯(「SSTL」)、差動高速收發器邏輯(「HSTL」)、低壓差動信令(「LVDS」)、差動低壓正發射器耦合邏輯(「LVPECL」)及減少擺動差動信令(「RSDS」)以及其他差動數位信令協定。另外，考慮使用單端式序列介面協定之實施方案，該協定諸如(例如)例如用於PCI之低壓電晶體-電晶體邏輯(「LVTTL」)及低壓互補金屬氧化物半導體(「LVCMOS」)以及其他單端式序列介面協定。習知地，PCI使用一LVTTL輸入緩衝器及推挽式輸出緩衝器。
如上文提及，由本發明啟用之實施方案採用時脈及資料回復電路系統，其組合一相位檢測器(PD)之元件與一決策回饋等化器(DFE)之元件。因此將參考圖2至圖4描述此等電路之各者之一習知實施方案之一實例。
圖2係一習知亞歷山大相位檢測器200之一簡化方塊圖，檢測器200比較一局部CLOCK信號中之轉變與一傳入DATA信號之轉變以判定信號是否異相及係需要對一壓控振盪器(未展示)進行正調整還係負調整(UP或DOWN)來校正相位差。相位檢測器200比較各自藉由兩個連續時脈邊緣計時之兩對資料，使得捕獲至三個連續時脈邊緣之三個資料點。藉由比較前兩個資料與最後兩個資料以判定時脈邊緣關於資料係早還係晚，藉由第二時脈邊緣捕獲之資料將與資料之中心對準。圖3(a)繪示其中CLOCK信號領先於DATA信號之情況，即，Q2與Q4之一異或運算會產生用於UP之一「1」值，且Q4與Q1之一異或運算會產生用於DOWN之一「0」值。圖3(b)繪示其中CLOCK信號滯後於DATA信號之情況，即，相同運算會產生用於UP之一「0」及用於DOWN之一「1」。
圖4係繪示一所謂循環展開決策回饋等化器(LUDFE) 400之操作之簡化方塊圖。LUDFE基於先前位元值且使用表示資料通道傳輸特性之α (例如，基於一最小均方近似)設定用於檢測1及0之閾值。在圖中存在表示先前位元之剩餘值之偏移分別設定為+α及-α之兩個比較器。若先前位元係1，則剩餘係正。若先前位元係-1，則剩餘係負。
當前資料之信號振幅係基於當前值加先前位元之剩餘值。若當前位元係1，則振幅可係1+α或1-α。若當前位元是-1，則振幅可係-1+α或-1-α。若1+α或1-α大於+α，則頂部比較器將輸出1。若-1+α或-1-α小於-α，則底部比較器將輸出1。LUDFE選擇哪一值取決於先前位元係1或-1。若先前位元係-1，則LUDFE選擇底部比較器之結果。若先前位元係1，則LUDFE選擇頂部比較器之結果。兩個結果被預先計算，無論先前位元之值為何，使得與其中僅在先前位元係已知之後才修改當前值之直接回饋DFE結構相比，此結構節省時間。
由本發明啟用之一組合式決策回饋等化器/相位檢測器(DFE/PD)之一實例在圖5中展示。組合式DFE/PD 500用DFE電路系統502及DFE電路系統504接收傳入DATA信號(例如，自前一連續時間線性等化器或CTLE)，且後者用由時脈及資料回復(CDR)電路系統產生之CLOCK信號計時，且前者用那個信號的反轉計時，即，用計時。電路系統502及504各自類似於圖4中描繪之LUDFE，然在其等之輸出處無D正反器鎖存器。
電路系統502及504之輸出饋送PD電路系統506之不同信號路徑。PD電路系統506係一修改型相位檢測器，其中相對於圖2中描繪之亞歷山大相位檢測器，已經移除了左下角D正反器(DFF3)，其中DFE電路系統504之輸出饋送產生Q4之D正反器。因為所描繪計時方案，資料(Q1、Q2及Q4)創建於三個連續時脈邊緣上。
藉由組合DFE電路系統與PD電路系統，由PD電路系統使用之時脈(例如CDR時脈)亦係由DFE電路系統使用之時脈。由此等電路使用同一時脈變成對資料路徑透明，結果係DFE電路系統之輸出依獨立於程序、溫度或電壓供應變化之一方式與時脈對準。結果亦係，DFE電路系統輸出在未鎖定及鎖定條件兩者下可由CDR電路系統直接使用。因此，解決了上文關於習知結構論述之所有三個問題。
一組合式DFE/PD 600之一特定實施方案之操作現將參考圖6之方塊圖進行描述。DFE/PD 600包含：5個感測放大器I1、I2、I3、I4及I7；2個2-1多工器I5及I6；及2個正反器I8及I9。在所描繪實施方案中，I5如正反器般起作用。在一替代實施方案中，I7可使用一正反器而非一經鎖存感測放大器實施。
感測放大器I1取樣傳入資料(DATA)，一旦檢測到時脈信號(CLOCK)之一負邊緣，就比較其正與負差動輸入(inp及inm)。I1具有一正偏移設定(+α)。感測放大器I2取樣傳入資料，一旦檢測到一負時脈邊緣就比較其正與負差動輸入。I2具有一負偏移設定(-α)。時脈之負邊緣使I1及I2感測輸入信號且取決於相對於對應偏移設定之輸入級輸出一高或一低。I1及I2之輸出連接至一2-1多工器I5，2-1多工器I5之輸出連接至感測放大器(或正反器) I7。一正時脈信號將把I5之輸出處之信號鎖存至I7之輸出。I7之輸出用於針對下一正邊緣選擇I5之輸出。
感測放大器I3取樣傳入資料，一旦檢測到一正時脈邊緣，就比較其正與負差動輸入。I3具有一正偏移設定(+α)。感測放大器I4取樣傳入資料，一旦檢測到一正時脈邊緣，就比較其正及負差動輸入。I4具有一負偏移設定(-α)。時脈之正邊緣(由於I10可能係一反相器)使I3及I4感測輸入信號且取決於相對於對應偏移設定之輸入級輸出一高或一低。I3及I4之輸出連接至2-1多工器I6，2-1多工器I6之輸出連接至正反器I9。一正時脈信號將把I6之輸出處之信號鎖存至I9之輸出。
I1至I10共同產生在三個連續時脈轉變取樣之3個輸出(S1、S2及S3)。出於圖解目的且參考圖2及圖3之亞歷山大相位檢測器，S1可經類推至Q2，S2可經類推至Q4，且S3可經類推至Q1。輸出S1、S2及S3由早/晚解碼邏輯(出於清晰目的未展示)進行處理以產生在CDR循環中用於電荷泵之上/下信號。當S1=S2且S2≠S3時，時脈邊緣滯後於資料邊緣，且一上控制信號被確證。當S1≠S2且S2=S3時，時脈邊緣領先於資料邊緣，且一下控制信號被確證。
由CDR電路系統(未展示)使用圖6之組合式DFE/PD之輸出產生之輸入資料邊緣將把CLOCK負邊緣對準至資料轉變邊緣且對準CLOCK之正邊緣與資料之中心。
一組合式DFE/PD 700之一特定實施方案之操作現將參考圖7之方塊圖進行描述。一習知一分接頭LUDFE使用一正邊緣時脈取樣資料，而在一習知亞歷山大相位檢測器中，需要兩個時脈邊緣來取樣資料以便獲得三個連續時脈邊緣之邊緣及資料中心以進行比較。一習知一分接頭循環LUDFE結構可因此僅滿足用於資料取樣之亞歷山大相位檢測器之需求之一半。
根據圖7中繪示之一特定實施方案，複製一LUDFE之計時比較器及多工器結構(無需D鎖存器)，且計時比較器之時脈輸入連接至經反轉時脈以對負時脈邊緣處之資料計時。此產生兩個正邊緣及兩個正時脈邊緣之間之負時脈邊緣之資料。
此時脈對準LUDFE相位檢測器(CALUDFE/PD)將LUDFE結構整合至一繼電器式相位檢測器，其中繼電器式相位檢測器之時脈被用作CALUDFE-PD時脈。使用與PD相同之時脈，LUDFE結構變成對資料路徑透明，且LUDFE結構輸出獨立於程序、溫度及電壓供應變化與時脈對準。LUDFE結構之輸出在未鎖定及鎖定條件兩者下亦可由CDR直接使用。
圖7中描繪之CALUDFE-PD包含4個感測放大器J1至J4、2個2-1多工器J7及J8及4個正反器J9至J12。感測放大器J1取樣傳入資料，一旦檢測到一正時脈邊緣就比較其正與負差動輸入。J1具有一正偏移設定(+α)。感測放大器J2取樣傳入資料，一旦檢測到一正時脈邊緣就比較其正與負差動輸入。J2具有一負偏移設定(-α)。時脈之正邊緣使J1及J2感測輸入信號且取決於相對於對應偏移設定之輸入級輸出一高或一低。J1及J2之輸出連接至一2-1多工器J7。多工器J7之輸出連接至正反器J9。一正時脈信號把J7之輸出處的信號鎖存至J9之輸出。J9之輸出用於針對下一正邊緣選擇J7之輸出。
J5用作反轉時脈輸入(CLOCK)使得一上升時脈邊緣變成一下降時脈邊緣且一下降時脈邊緣變成一上升時脈邊緣之一反相器。J6加入一延遲使得J5及I6組合用作具有延遲之一反相器。類似地實施J13及J14。
感測放大器J3取樣傳入資料，一旦檢測到一負時脈邊緣(經由J6之輸出)，就比較其正與負差動輸入。J3具有一正偏移設定(+α)。感測放大器J4取樣傳入資料，一旦檢測到一負時脈邊緣(經由J6之輸出)，就比較其正及負差動輸入。J4具有一負偏移設定(-α)。J6之輸出處之正時脈邊緣使J3及J4感測輸入信號且取決於相對於對應偏移設定之輸入級輸出一高或一低。J3及J4之輸出連接至2-1多工器I8。多工器J8之輸出連接至正反器J11。一負時脈信號(經由J13及J14)把J8之輸出處之信號鎖存至J11之輸出。J12係一上升邊緣正反器。一上升時脈邊緣把J12之輸入計時至其輸出。
J1至J14共同產生在三個連續時脈轉變處取樣之3個輸出(S1、S2及S3)。出於繪示目的且參考圖2及圖3之亞歷山大相位檢測器，S1可經類推至Q2，S2可經類推至Q4，且S3可經類推至Q1。向各時脈比較器提供完整時脈循環來穩定，三個連續邊緣資料由J9及J11同步。此與其中I1及I2由上升時脈邊緣計時且I7及I8由下降邊緣計時之圖6之電路形成對比，從而在資料由I7計時之前僅為I1及I2提供一半時脈循環穩定時間。
返回參考圖7，輸出S1、S2及S3由早/晚解碼邏輯(出於清晰目的未展示)進行處理以產生在CDR循環中用於電荷泵之上/下信號。當S1=S2且S2≠S3時，時脈邊緣滯後於資料邊緣，且上控制信號被確證。當S1≠S2且S2=S3時，時脈邊緣領先於資料邊緣，且下控制信號被確證。
由CDR電路系統使用CALUDFE-PD之輸出產生之輸入資料邊緣把CLOCK之負邊緣對準至資料轉變邊緣且對準CLOCK之正邊緣與資料之中心。
熟習此項技術者應理解，可對本文中描述之實施方案之形式及細節作出改變而不會背離本發明之範疇。另外，儘管參考各種實施方案描述了各種優點、方面及目標，但本發明之範疇不應受對此等優點、方面及目標之參考限制。確切而言，本發明之範疇應參考隨附發明申請專利範圍判定。
100:串列匯流排通信系統 102:上游裝置 104:下游裝置 106:串列匯流排 108:中繼器 200:相位檢測器 400:循環展開決策回饋等化器(LUDFE) 500:組合式DFE/PD 502:決策回饋等化器(DFE)電路系統 504:DFE電路系統 506:相位檢測器(PD)電路系統 600:組合式DFE/PD 700:組合式DFE/PD I1至I10:感測放大器 J1至J14:感測放大器
圖1A係一串列資料傳輸系統之一簡化方塊圖。
圖1B係包含一中繼器之一串列資料傳輸系統之一簡化方塊圖。
圖2係一習知相位檢測器之一實例。
圖3(a)及圖3(b)描繪與圖2之相位檢測器相關聯之波形實例。
圖4描繪一習知循環展開決策回饋等化器(LUDFE)之一實例。
圖5係一組合式決策回饋等化器及相位檢測器(DFE/PD)之一特定實施方案之一簡化方塊圖。
圖6係一組合式決策回饋等化器及相位檢測器(DFE/PD)之一特定實施方案之一簡化方塊圖。
圖7係一組合式決策回饋等化器及相位檢測器(DFE/PD)之一特定實施方案之一簡化方塊圖。
500:組合式DFE/PD
502:決策回饋等化器(DFE)電路系統
504:DFE電路系統
506:相位檢測器(PD)電路系統

Claims (22)

  1. 一種電路，其包括：第一決策回饋等化器(DFE)電路系統，其經組態以接收一輸入信號且產生一第一中間資料信號；第二DFE電路系統，其經組態以接收該輸入信號且產生一第二中間資料信號；及相位檢測器電路系統，其經組態以接收該第一中間資料信號及該第二中間資料信號且使用自該輸入信號衍生之一時脈信號產生三個相位差信號，該三個相位差信號表示對應於該時脈信號之三個連續轉變之該輸入信號之三個樣本；其中該第一DFE電路系統、該第二DFE電路系統及該相位檢測器電路系統之操作使用該時脈信號來同步。
  2. 如請求項1之電路，其中該相位檢測器電路系統包含串聯連接之一第一正反器及一第二正反器，該第一正反器經組態以基於該第一中間資料信號產生該等相位差信號之一第一者，該第二正反器經組態以基於該第一相位差信號產生該等相位差信號之一第二者，該相位檢測器亦包含經組態以基於該第二中間資料信號產生該等相位差信號之一第三者之一第三正反器。
  3. 如請求項1之電路，其中該第二DFE電路系統用該時脈信號計時，且該第一DFE電路系統用該時脈信號之一反轉版本計時。
  4. 如請求項1之電路，其進一步包括經組態以接收該三個相位差信號且產生表示該時脈信號之轉變及編碼於該輸入信號中之資料轉變之相對時序之一或多個時序信號之邏輯。
  5. 如請求項1之電路，其中該相位檢測器電路系統係時脈及資料回復(CDR)電路系統之部分，該CDR電路系統經組態以產生該時脈信號。
  6. 如請求項5之電路，其中該CDR電路系統經組態以使用該電路產生該時脈信號，使得表示一資料位元之一邊緣之該輸入信號之一轉變與該時脈信號之一第一轉變對準，且該時脈信號之一第二轉變與該資料位元之一中心對準。
  7. 如請求項5之電路，其中該第一DFE電路系統、該第二DFE電路系統及該相位檢測器電路系統經組態以產生該三個相位差信號，無論該CDR電路系統是否被鎖定至該輸入信號中之資料。
  8. 如請求項1之電路，其中該第一DFE電路系統、該第二DFE電路系統及該相位檢測器電路系統經整合於一單一半導體晶粒中。
  9. 如請求項1之電路，其中該第一DFE電路系統及該第二DFE電路系統兩者經組態以在該時脈信號之一個時脈循環內穩定。
  10. 如請求項1之電路，其中該第一DFE電路系統經組態以在該時脈信號之一半時脈循環內穩定，且該第二DFE電路系統經組態以在該時脈信號之一個時脈循環內穩定。
  11. 如請求項1之電路，其中該相位檢測器電路系統包含串聯連接之一第一正反器及一第二正反器，該第一正反器經組態以基於該第一中間資料信號產生該相位差信號之一第一者，該第二正反器經組態以基於該第一相位差信號產生該相位差信號之一第二者，該相位檢測器亦包含串聯連接之一第三正反器及一第四正反器，該第三正反器及該第四正反器經組態以基於該第二中間資料信號產生該等相位差信號之一第三者。
  12. 一種串列資料通信裝置，其包括：一第一接收埠，其經組態以經由一傳輸媒體接收一輸入信號；時脈及資料回復(CDR)電路系統，其經組態以接收該輸入信號且產生一時脈信號，該CDR電路系統包含：第一決策回饋等化器(DFE)電路系統，其經組態以接收該輸入信號且產生一第一中間資料信號；第二DFE電路系統，其經組態以接收該輸入信號且產生一第二中間資料信號；相位檢測器電路系統，其經組態以接收該第一中間資料信號及該第二中間資料信號且使用自該輸入信號衍生之一時脈信號產生三個相位差信號，該三個相位差信號表示對應於該時脈信號之三個連續轉變之該輸入信號之三個樣本，其中該第一DFE電路系統、該第二 DFE電路系統及該相位檢測器電路系統之操作使用該時脈信號來同步；邏輯，其經組態以接收該三個相位差信號且產生表示該時脈信號之轉變及編碼於該輸入信號中之資料轉變之相對時序之一或多個時序信號；一電荷泵，其受該一或多個時序信號控制；及一壓控振盪器，其受該電荷泵控制。
  13. 如請求項12之裝置，其進一步包括一第二接收埠及該CDR電路系統之一第二例項或經組態以交替地連接該CDR電路系統與該第一接收埠或該第二接收埠之一多工器電路系統。
  14. 如請求項12之裝置，其中該相位檢測器電路系統包含串聯連接之一第一正反器及一第二正反器，該第一正反器經組態以基於該第一中間資料信號產生該等相位差信號之一第一者，該第二正反器經組態以基於該第一相位差信號產生該等相位差信號之一第二者，該相位檢測器亦包含經組態以基於該第二中間資料信號產生該等相位差信號之一第三者之一第三正反器。
  15. 如請求項12之裝置，其中該第二DFE電路系統用該時脈信號計時，且該第一DFE電路系統用該時脈信號之一反轉版本計時。
  16. 如請求項12之裝置，其中該CDR電路系統經組態以產生該時脈信 號，使得表示一資料位元之一邊緣之該輸入信號之一轉變與該時脈信號之一第一轉變對準，且該時脈信號之一第二轉變與該資料位元之一中心對準。
  17. 如請求項12之裝置，其中第一DFE電路系統、該第二DFE電路系統及該相位檢測器電路系統經組態以產生該三個相位差信號，無論該CDR電路系統是否被鎖定至該輸入信號中之資料。
  18. 如請求項12之裝置，其中該第一DFE電路系統、該第二DFE電路系統、該相位檢測器電路系統、該邏輯、該電荷泵及該壓控振盪器經整合於一單一半導體晶粒中。
  19. 如請求項12之裝置，其中該第一DFE電路系統及該第二DFE電路系統兩者經組態以在該時脈信號之一個時脈循環內穩定。
  20. 如請求項12之裝置，其中該第一DFE電路系統經組態以在該時脈信號之一半時脈循環內穩定，且該第二DFE電路系統經組態以在該時脈信號之一個時脈循環內穩定。
  21. 如請求項12之裝置，其中該相位檢測器電路系統包含串聯連接之一第一正反器及一第二正反器，該第一正反器經組態以基於該第一中間資料信號產生該等相位差信號之一第一者，該第二正反器經組態以基於該第一相位差信號產生該等相位差信號之一第二者，該相位檢測器亦包含串聯連 接之一第三正反器及一第四正反器，該第三正反器及該第四正反器經組態以基於該第二中間資料信號產生該等相位差信號之一第三者。
  22. 一種串列資料通信裝置，其包括：一接收埠，其經組態以經由一傳輸媒體接收一輸入信號，該輸入信號符合一串列資料協定；時脈及資料回復(CDR)電路系統，其經組態以接收該輸入信號且產生一時脈信號，該CDR電路系統包含：第一循環展開決策回饋等化器(LUDFE)電路系統，其經組態以接收該輸入信號且產生一第一中間資料信號；第二LUDFE電路系統，其經組態以接收該輸入信號且產生一第二中間資料信號；相位檢測器電路系統，其經組態以接收該第一中間資料信號及該第二中間資料信號且使用自該輸入信號衍生之一時脈信號產生三個相位差信號，該三個相位差信號表示對應於該時脈信號之三個連續轉變之該輸入信號之三個樣本，其中該第一LUDFE電路系統、該第二LUDFE電路系統及該相位檢測器電路系統之操作使用該時脈信號來同步，且其中第一LUDFE電路系統、該第二LUDFE電路系統及該相位檢測器電路系統經組態以產生該三個相位差信號，無論該CDR電路系統是否被鎖定至該輸入信號中之資料；邏輯，其經組態以接收該三個相位差信號且產生表示該時脈信號之轉變及編碼於該輸入信號中之資料轉變之相對時序之一或多個時序信號； 一電荷泵，其受該一或多個時序信號控制；及一壓控振盪器，其受該電荷泵控制。
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