TWI809743B - 半導體裝置和製造方法 - Google Patents

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Abstract

提出了半導體裝置及製造方法，其中在半導體基板的類比區內處理閘極介電質。閘極介電質可以用電漿暴露及/或退火製程處理以便形成閘極介電質的復原區。在半導體基板的邏輯區內形成單獨的閘極介電質，且在閘極介電質上方形成第一閘電極及第二閘電極。

Description

半導體裝置和製造方法
本揭露是關於一種半導體裝置和製造方法。
半導體裝置用於各種電子應用，諸如例如個人電腦、手機、數位相機及其他電子設備。半導體裝置通常藉由在半導體基板上方依次沈積絕緣或介電層、導電層及半導體材料層及使用微影術圖案化各種材料層以在其上形成電路元件及部件來製造。
半導體行業藉由不斷縮小最小特徵大小來不斷提高各種電子元件(例如電晶體、二極體、電阻器、電容器等)的整合密度，從而允許在給定的面積內整合更多的元件。然而，隨著最小特徵大小的縮小，出現了應該解決的額外問題。
一種製造半導體裝置的方法，方法包含：在半導體基板的邏輯區及類比區上方沈積第一介電層；處理第一介電層以形成復原層；在處理第一介電層之後，自邏輯區去除復原層的第一部分；在邏輯區中形成第二介電層；及在復原層及第二介電層的其餘部分上方沈積閘電極材料。
一種製造半導體裝置的方法，方法包含：在基板的第一區及基板的第二區上方層狀沈積第一介電層；將第一介電層的頂表面暴露於第一電漿以在第一介電層內在第一介電層的未處理區上方形成處理區；用第一退火製程復原處理區以在未處理區上方形成復原區；自第一區去除第一介電層；在第一區中形成第二介電層；在第二區中的第一介電層上方形成第一閘電極；及在第一區中的第二介電層上方形成第二閘電極。
一種半導體裝置包含：邏輯裝置，位於基板的邏輯區中，邏輯裝置包含：第一介電層，貫穿第一介電層具有恆定的密度；及第一閘電極，覆蓋第一介電層；及類比裝置，位於基板的類比區中，類比裝置包含：第二介電層，第二介電層包括復原區及未處理區，復原區具有與未處理區不同的密度；及第二閘電極，覆蓋第二介電層。
101:基板
103:淺溝槽隔離
105:邏輯區
107:類比區
109:虛線
201:第一植入製程
203:第一井
205:第一光阻
301:第二植入製程
303:第二井
305:第二光阻
401:第一介電層
501:電漿處理
503:處理區
505:未處理區
601:復原區
603:退火製程
701:第三光阻
801:第二介電層
901:第一閘電極
903:第二閘電極
1001:第一間隔件
1003:第二間隔件
1101:第一源極/汲極區
1103:第二源極/汲極區
1105:矽化物區
1107、1109:資料線
1201:第一層間介電質
1203:閘電極
1205:閘極介電層
D1:第一深度
D2:第二深度
D3:第三距離
D4:第四距離
T1:第一厚度
T2:第二厚度
W1:第一寬度
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未 按比例繪製各種特徵。實務上，為了論述清楚起見，各種特徵的尺寸可以任意增加或減小。
第1圖圖示了根據一些實施例的基板的邏輯區及類比區。
第2圖圖示了根據一些實施例的第一井的形成。
第3圖圖示了根據一些實施例的第二井的形成。
第4圖圖示了根據一些實施例的第一介電層的形成。
第5圖圖示了根據一些實施例的第一介電層的第一處理。
第6圖圖示了根據一些實施例的退火製程。
第7圖圖示了根據一些實施例的第一介電層自邏輯區的去除。
第8圖圖示了根據一些實施例的第二介電層在邏輯區內的形成。
第9圖圖示了根據一些實施例的第一閘電極及第二閘電極的形成。
第10圖圖示了根據一些實施例的間隔件的形成。
第11A圖圖示了根據一些實施例的源極/汲極區及矽化物區的形成。
第11B圖圖示了根據一些實施例的圖示歸一化電流雜訊譜密度的圖表。
第12圖圖示了根據一些實施例的後閘極製程。
第13圖圖示了根據一些實施例的具有不同製程步驟順序的另一後閘極製程。
以下揭露內容提供了用於實施本揭露的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，本文中可以使用空間相對術語(諸如「在...之下」、「在...下方」、「底部」、「在...上方」、「上部」及其類似者)，以描述如圖式中所圖示的一個部件或特徵與另一部件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。
現在將關於特定實施例來描述實施例，其中通過處理閘極介電質來降低類比裝置內(例如在針對LCD面板的類比裝置中)的閃爍雜訊。然而，所描述的實施例不旨在限制所呈現的想法，且這些想法可以在多種其他實施例中實 施。所有這些實施例完全旨在包含在本揭露的範疇內。
現在參考第1圖，圖示了其中形成有淺溝槽隔離(shallow trench isolation，STI)103的基板101。基板101可以包括摻雜或未摻雜的塊材矽或絕緣體上矽(silicon-on-insulator，SOI)基板的主動層。通常，SOI基板包括一層半導體材料，諸如矽、鍺、鍺矽、SOI、絕緣層上鍺矽(silicon germanium on insulator，SGOI)或其組合。可以使用的其他基板包含多層基板、梯度基板或混合定向基板。
另外，基板101可以具有邏輯區105及類比區107。隨後在邏輯區105中形成的裝置將用於產生邏輯裝置，而隨後在類比區107中形成的裝置將用於產生類比裝置。在一些實施例中，邏輯區105可定位成緊鄰類比區107，而在其他實施例中，邏輯區105可定位成遠離類比區107(在第1圖中由標記為109的虛線表示)。
淺溝槽隔離103可以藉由蝕刻基板101以形成溝槽且用此項技術中已知的介電材料填充溝槽來形成。例如，淺溝槽隔離103可以填充有諸如氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或其類似者的介電材料。然而，可以利用任何適合的材料及任何適合的沈積方法。
第2圖圖示了第一井203在類比區107中的形成。為了開始在類比區107內產生第一井203，首先保護邏輯區105。在實施例中，可以藉由將第一光阻205置放在基 板101上方且對光阻曝光以在曝光區與未曝光區之間產生差異來保護邏輯區105。一旦曝光後，第一光阻205即被顯影以去除第一光阻205在類比區107上方的部分且留下第一光阻205在邏輯區105上方的部分以保護邏輯區105。
一旦保護了邏輯區105，即可以藉由將第一摻雜劑放入基板101中來在類比區107內產生第一井203。第一摻雜劑可為適用於待製造的裝置類型的摻雜劑。例如，在待形成的裝置為n型裝置的實施例中，第一摻雜劑可為p型摻雜劑，諸如硼、鋁、鎵、銦、這些的組合或其類似者。在待形成的裝置為p型裝置的其他實施例中，第一摻雜劑可為n型摻雜劑，諸如磷、砷、銻、這些的組合或其類似者。然而，可以利用任何適合的摻雜劑。
在實施例中，可以使用例如第一植入製程(在第2圖中由標記為201的箭頭表示)將第一摻雜劑放入基板101中。在該實施例中，第一摻雜劑的離子被形成且隨後朝向基板101的頂表面加速，從而將第一摻雜劑的離子植入至基板101中。然而，可以利用用於植入第一摻雜劑的任何適合的方法。
一旦第一摻雜劑已經被植入至基板101中以形成第一井203，即去除第一光阻205。在實施例中，可以使用灰化製程去除第一光阻205，其中升高第一光阻205的溫度，直至第一光阻205經歷熱分解且可以容易地被去除為止。然而，亦可以利用任何適合的方法或方法的組合， 諸如濕蝕刻。
第3圖圖示，一旦在類比區107中形成了第一井203，即在邏輯區105中形成第二井303。為了開始在邏輯區105內產生第二井303，首先保護類比區107。在實施例中，可以藉由將第二光阻305置放在基板101上方且對第二光阻305曝光以在曝光區與未曝光區之間產生差異來保護類比區107。一旦曝光，第二光阻305即被顯影以去除第二光阻305在邏輯區105上方的部分且留下第二光阻305在類比區107上方的部分，從而保護類比區107。
一旦保護了類比區107，即可以藉由將第二摻雜劑放入基板101中來在邏輯區105內產生第二井303。第二摻雜劑可為適用於待製造的裝置類型的摻雜劑。例如，在待形成的裝置為n型裝置的實施例中，第二摻雜劑可為p型摻雜劑，諸如硼、鋁、鎵、銦、這些的組合或其類似者。在待形成的裝置為p型裝置的其他實施例中，第二摻雜劑可為n型摻雜劑，諸如磷、砷、銻、這些的組合或其類似者。然而，可以利用任何適合的摻雜劑。
另外，可以使用邏輯區105與類比區107之間的任何適合的裝置組合。例如，若在邏輯區105內形成的裝置為n型裝置，則在類比區107內形成的裝置可為n型裝置或p型裝置。此外，若在邏輯區105內形成的裝置為p型裝置，則在類比區107內形成的裝置可為n型裝置或p型裝置。可以利用任何適合的裝置組合。
在實施例中，可以使用例如第二植入製程(在第3 圖中由標記為301的箭頭表示)將第二摻雜劑放入基板101中。在該實施例中，第二摻雜劑的離子被形成且隨後朝向基板101的頂表面加速，從而將第二摻雜劑的離子植入至基板101中。在實施例中，邏輯區105中的第二摻雜劑被植入以具有比類比區107中所植入的第一摻雜劑高的濃度。例如，第一摻雜劑可以在第一井203內具有約1.0×1014cm-3與約1.0×1018cm-3之間的第一濃度，而第二摻雜劑可以在第二井303內具有比第一濃度大約1.0×1014cm-3與約1.0×1018cm-3之間的第二濃度。然而，可以利用用於植入第二摻雜劑的任何適合的方法及任何適合的第一摻雜劑及第二摻雜劑的濃度。
一旦第二摻雜劑已經被植入至基板101中以形成第二井303，即去除第二光阻305。在實施例中，可以使用灰化製程去除第二光阻305，其中升高第二光阻305的溫度，直至第二光阻305經歷熱分解且可以容易地被去除為止。然而，亦可以利用任何適合的方法或方法的組合，諸如濕蝕刻。
第4圖圖示了在基板101上方沈積第一介電層401以開始針對類比區107內的裝置形成閘極介電質。第一介電層401可為高K介電材料，諸如氧化矽、氮氧化矽、氮化矽、氧化物、含氮氧化物、氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿、其組合或其類似者。第一介電層401可以具有大於約4的相對介電常數值。
在第一介電層401包括氧化物層的實施例中，第 一介電層401可以由任何氧化製程(諸如在包括氧化物、H2O、NO或其組合的環境中的濕或乾熱氧化)或由使用正矽酸乙酯(TEOS)及氧作為前驅物的化學氣相沈積(chemical vapor deposition，CVD)技術形成。在一個實施例中，第一介電層401可以具有約10Å至約150Å的厚度之間(諸如100Å的厚度)的第一厚度T1。
在第一介電層401為金屬氧化物(諸如氧化鉿)的其他實施例中，可以使用沈積製程來沈積第一介電層401。例如，可以使用原子層沈積製程、化學氣相沈積製程、物理氣相沈積製程、這些的組合或其類似者來沈積第一介電層401。然而，可以利用任何適合的沈積方法。
第5圖圖示，一旦沈積了第一介電層401，即對第一介電層401進行處理。在實施例中，處理可為電漿處理(在第5圖中由標記為501的雲表示)，由此第一介電層401暴露於一種或多種電漿前驅物的電漿，這將有助於減少在類比區107內形成的裝置內的閃爍雜訊。在特定實施例中，電漿前驅物可為諸如氧、氮、氟、氯、這些的組合或其類似者的前驅物，但可以使用任何適合的前驅物。
為開始電漿處理501，電漿前驅物的流速可設定在約10sccm至約100sccm的範圍內，且電漿處理501的壓力可在約10mTorr至約10Torr的範圍內。電漿處理501的溫度可設定在約400℃至約800℃的範圍內。電漿處理501的電漿產生器的功率可以在約5W至約500W的範圍內，且電漿產生器的頻率可為約13.56MHz或 更高。在電漿處理501期間，基板101可以在約0.5V至約500V的範圍內偏壓。然而，可以利用任何適合的製程參數。
在電漿處理501期間，電漿的物種可以損壞暴露的表面且亦可以擴散至第一介電層401的暴露表面中以在第一介電層401內形成處理區503，而第一介電層401的未處理區505保留在處理區503與基板101之間。例如，用於電漿的物種(例如氧、氮、氟、氯等)可以擴散至形成第一介電層401的材料中至與處理表面相距第一深度D1，第一深度D1等於或小於約100nm，諸如小於或等於5nm。在一些特定實施例中，例如當期望較佳地控制雜訊時，第一深度可以介於第一厚度T1的約1/10與1/2之間。最後，物種可以擴散至約1.0×1010cm-3至約1.0×1015cm-3的範圍內的濃度。物種的濃度可以自接近於相應處理表面的峰值降低至材料中的深度。
第6圖圖示，一旦處理區503已經形成，處理區503即可以被進一步處理以便緻密化處理區503且復原固定氧化物電荷及陷阱，以使得處理區503具有與第一介電層401的其餘部分不同的密度。在實施例中，可以使用例如退火製程(在第6圖中由標記為603的波浪線表示)來處理處理區503，這將自處理區503(見第5圖)產生復原區601。然而，可以利用任何適合的製程。
在特定實施例中，退火製程603可為在包含氧氣(O2)、氮氣(N2)、N2O、氨氣(NH3)、這些的組合或其類 似者的周圍環境中執行的熱退火。另外，熱退火可以在約500℃與約1000℃之間的溫度下執行約10s與約1小時之間的時間，但可以利用任何適合的溫度及時間。另外，雖然已經描述了熱退火，但可以利用任何適合的退火製程，諸如毫秒雷射退火、閃光退火、尖峰退火或浸泡退火。
在處理區503已經形成且隨後復原成為復原區601之後，復原區601可以具有自第一介電層401的表面延伸的第二深度D2。在實施例中，第二深度D2可以介於第一介電層401的原始第一厚度T1的約5%與約30%之間。例如，若第一介電層401最初沈積為100nm厚，則復原區可以介於5nm與約30nm之間。若第二深度D2太薄，則所形成的類比裝置的閃爍雜訊將不會被改進，若第二深度D2太厚，則電漿處理501期間的電漿能量將對第一介電層401損壞太多，從而損壞隨後形成的閘極介電質的總體質量。
另外，雖然上文描述了其中利用電漿處理501及退火製程603兩者來形成復原區601的實施例，但這旨在為說明性的而不旨在限制實施例。相反，亦可以利用任何適合的製程組合，諸如單獨使用退火製程603。所有這些實施例完全旨在包含在實施例的範疇內。
第7圖圖示，一旦在第一介電層401內形成了復原區601，第一介電層401即被圖案化以自邏輯區105去除第一介電層401。在實施例中，可以藉由將第三光阻701置放在基板101上方且對第三光阻701成像以在曝光 區與未曝光區之間產生差異來開始第一介電層401的圖案化。一旦成像，第三光阻701即被顯影以去除第三光阻701在邏輯區105上方的部分且留下第三光阻701在類比區107上方的部分。
一旦第三光阻701被置放及圖案化，第一介電層401(包含復原區601)的位於邏輯區105內的那些部分被去除。在實施例中，可以使用例如各向異性蝕刻製程(諸如反應離子蝕刻製程)來去除第一介電層401。然而，可以利用任何適合的去除製程。
另外，一旦第一介電層401已自邏輯區105去除，即去除第三光阻701。在實施例中，可以使用例如灰化製程去除第三光阻701，由此升高第三光阻701的溫度，直至第三光阻701經歷熱分解為止，隨之可以容易地去除第三光阻701。然而，可以利用任何適合的製程來去除第三光阻701。
第8圖圖示了第二介電層801在邏輯區105上方的形成。第二介電層801可為高K介電材料，諸如氧化矽、氮氧化矽、氮化矽、氧化物、含氮氧化物、氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿、其組合或其類似者。第二介電層801可以具有大於約4的相對介電常數值。
在第二介電層801包括氧化物層的實施例中，第二介電層801可以由任何氧化製程(諸如在包括氧化物、H2O、NO或其組合的環境中的濕或乾熱氧化)或由使用正矽酸乙酯(TEOS)及氧作為前驅物的化學氣相沈積 (chemical vapor deposition，CVD)技術形成。在一個實施例中，第二介電層801可以具有約10Å至約150Å的厚度之間(諸如100Å的厚度)的第二厚度T2。
在第二介電層801為金屬氧化物(諸如氧化鉿)的其他實施例中，可以使用沈積製程來沈積第二介電層801。例如，可以使用原子層沈積製程、化學氣相沈積製程、物理氣相沈積製程、這些的組合或其類似者來沈積第二介電層801。然而，可以利用任何適合的沈積方法。
另外，因為在電漿處理501或後續的退火製程603期間不存在第二介電層801，所以第二介電層801不受這些製程的影響。如此，第二介電層801保持未經處理，且可以貫穿第二介電層801具有恆定的組成及恆定的密度。
第9圖圖示了第一閘電極901(例如邏輯閘電極)及第二閘電極903(例如類比閘電極)的置放及圖案化。針對第一閘電極901及第二閘電極903的材料被層狀沈積在第一介電層401及第二介電層801上方。在實施例中，第一閘電極901及第二閘電極903可以包含導電材料，諸如金屬(例如鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕)、金屬矽化物(例如矽化鈦、矽化鈷、矽化鎳、矽化鉭)、金屬氮化物(例如氮化鈦、氮化鉭)、摻雜多晶矽、其他導電材料或其組合。在一個實例中，非晶被沈積且重結晶以產生多晶矽(poly-crystalline silicon/poly-silicon)。另外，儘管第一閘電極901及第二閘電極903在第9圖中被圖示 為單層，但第一閘電極901及第二閘電極903可以包括任何數目的適合的層。
在實施例中，針對第一閘電極901及第二閘電極903的材料首先被層狀沈積在第一介電層401及第二介電層801上方。一旦就位，針對第一閘電極901及第二閘電極903的材料隨後使用例如一個或多個微影遮罩及蝕刻製程蝕刻穿過第一閘電極901及第二閘電極903、第一介電層401及第二介電層801的材料來被圖案化成分離的閘電極及期望的形狀。然而，可以利用任何適合的方法。
在實施例中，第一閘電極901可以被圖案化以具有在約0.05μm與約20μm之間的第一寬度W1(例如所形成的邏輯遮罩的第一溝道長度)。類似地，第二閘電極903可以被圖案化以具有大於第一寬度W1的第二寬度W2(例如所形成的類比裝置的第二溝道長度)，諸如第二寬度W2介於約0.1μm與約20μm之間。然而，可以利用任何適合的尺寸。
第10圖圖示了第一間隔件1001在第一閘電極901上的形成及第二間隔件1003在第二閘電極903上的形成。第一間隔件1001及第二間隔件1003可以藉由在第一閘電極901及第二閘電極903上方層狀沈積一個或多個間隔層(未示出)來形成。間隔層可以包括SiN、氮氧化物、SiC、SiON、氧化物及其類似者且可以由諸如化學氣相沈積(chemical vapor deposition，CVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、濺射、 這些的組合或其類似者的方法形成。間隔層可以諸如藉由各向同性或各向異性蝕刻來圖案化，從而自結構的水平表面去除間隔層且形成如第10圖中所圖示的第一間隔件1001及第二間隔件1003。
然而，如熟習此項技術者將認識到，上文所描述的製程及如第10圖中所圖示的第一間隔件1001及第二間隔件1003的所得形狀僅旨在為說明性的，而非旨在將實施例限制於這些描述。相反，可以利用任何適合數目及組合的間隔層及形狀，以便形成針對第一閘電極901及第二閘電極903的第一間隔件1001及第二間隔件1003，且可以利用任何適合的間隔件組合。
第11A圖圖示了第一源極/汲極區1101在第一閘電極901的相對側上的基板101中的形成，且亦圖示了第二源極/汲極區1103在第二閘電極903的相對側上的基板101中的形成。在邏輯區105中的第二井303包括n型摻雜劑的實施例中，第一源極/汲極區1101可以藉由首先保護類比區107(例如藉由在類比區107上方置放及圖案化光阻)及隨後植入適當的p型摻雜劑(諸如硼、鎵、銦或其類似者)來形成。在邏輯區105中的第二井303包括p型摻雜劑的其他實施例中，第一源極/汲極區1101可以藉由植入適當的n型摻雜劑(諸如磷、砷或其類似者)來形成。然而，可以利用任何適合的摻雜劑組合。
關於第二源極/汲極區1103類似地，在第一井203包括n型摻雜劑的實施例中，第二源極/汲極區1103 可以藉由首先保護邏輯區105(例如藉由在邏輯區105上方置放及圖案化光阻)及隨後藉由植入適當的p型摻雜劑(諸如硼、鎵、銦或其類似者)來形成。在類比區107中的第一井203包括p型摻雜劑的其他實施例中，第二源極/汲極區1103可以藉由植入適當的n型摻雜劑(諸如磷、砷或其類似者)來形成。然而，可以利用任何適合的摻雜劑組合。
雖然第一源極/汲極區1101可以使用第一閘電極901及第一間隔件1001作為遮罩進行植入，且第二源極/汲極區1103可以使用第二閘電極903及第二間隔件1003作為遮罩進行植入，但應注意，熟習此項技術者將認識到，可以使用許多其他製程、步驟或其類似者來形成這些第一源極/汲極區1101及第二源極/汲極區1103。例如，熟習此項技術者將認識到，可以使用間隔件與襯墊的各種組合執行複數個植入，以形成第一源極/汲極區1101及第二源極/汲極區1103以具有適用於特定目的的特定形狀或特點。這些製程中的任一者可以用於形成第一源極/汲極區1101及第二源極/汲極區1103，且上文描述不意謂將實施例限制于上文所呈現的步驟。
第11A圖另外圖示了矽化物區1105在第一源極/汲極區1101、第二源極/汲極區1103、第一閘電極901及第二閘電極903上方的形成。在實施例中，矽化物區1105包括矽化鎳，但亦可以使用任何其他適合的金屬矽化物，諸如矽化鈦、矽化鈷、矽化鈀、矽化鉑、矽化鉺及其 類似者。矽化物區1105可以用適當金屬層的初始層狀沈積形成，隨後為退火步驟，在退火步驟中金屬與基板的下伏材料(例如矽)反應。隨後諸如用選擇性蝕刻製程去除未反應的金屬。矽化物區1105的厚度可以介於約3nm與約50nm之間。
另外，一旦形成了矽化物區1105，第一閘電極901的頂表面可以比第二閘電極903自基板101延伸得更少。例如，第一閘電極901可以自基板101延伸介於約25nm與約250nm之間的第二深度D2，而第二閘電極903可以延伸介於約25nm與約250nm之間的第三距離D3。然而，可以利用任何適合的距離。
第11B圖圖示了可以藉由利用本文中所描述的實施例來實現的改進。如所圖示，沿y軸量測歸一化電流雜訊譜密度(Sid/Id2)，而沿x軸繪製頻率。如可以看出，當與不利用本文中所描述的實施例的裝置(在第11B圖中由標記為1107的資料線表示)相比時，確實利用本文中所描述的實施例的裝置(在第11B圖中由標記為1109的資料線表示)可以看到顯著下降。在一些情況下，顯著下降可引起8X或更大的改進。
特定而言，藉由提高形成在類比區107內的類比裝置的第一介電層401的質量，這些MOSFET的閃爍雜訊效能(例如由第一介電層401內的俘獲及去俘獲引起)可以被減小而不使用額外的遮罩。如此，可以利用與其餘CMOS製程完全相容的低成本製程來降低閃爍這些，從而 亦降低類比裝置的訊噪比。如此，可以實現裝置的較佳總體效能，尤其在用於將數位資料(例如自CPU)傳送至類比訊號(例如傳送至針對LCD面板的彩色顯示器)的裝置中。
第12圖圖示了另一實施例，該實施例可以在「後閘極」製程中自上文關於第11A圖所描述的結構繼續(但亦可以使用關於第1圖至第11B圖所描述的「先閘極製程」而無需額外處理)。在該實施例中，第一閘電極901及第二閘電極903的材料並非待使用的最終材料，而係隨後被去除的假材料，諸如多晶矽。特定而言，一旦形成了矽化物區1105，即在第11A圖中所圖示的結構上方沈積第一層間介電質(interlayer dielectric，ILD)1201。第一層間介電質1201可以由介電材料形成，且可以由任何適合的方法(諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)或FCVD)沈積。介電材料可以包含磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、摻硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)或其類似者。可以使用由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(contact etch stop layer，CESL──未在第12圖中單獨圖示)安置在第一層間介電質1201與下伏結構之間。CESL可以包括介電材料，諸如氮化矽、氧化矽、氮氧化矽或其類 似者，該介電材料具有比上覆的第一層間介電質1201的材料更低的蝕刻速率。
一旦第一層間介電質1201已經形成，第一層間介電質1201即被平坦化以便暴露第一閘電極901及第二閘電極903。在實施例中，平坦化製程可為諸如化學機械拋光、研磨、這些的組合或其類似者的製程。在平坦化製程之後，第一閘電極901及第二閘電極903的頂表面通過第一層間介電質1201暴露。
一旦暴露了第一閘電極901及第二閘電極903，即在一個或多個蝕刻步驟中去除第一閘電極901及第二閘電極903，以使得形成凹槽。在一些實施例中，由各向異性乾蝕刻製程去除第一閘電極901及第二閘電極903。例如，蝕刻製程可以包含使用反應氣體的乾蝕刻製程，反應氣體選擇性地蝕刻第一閘電極901及第二閘電極903而很少或不蝕刻第一層間介電質1201或第一間隔件1001及第二間隔件1003。在去除期間，第一介電層401及第二介電層801可以用作蝕刻第一閘電極901及第二閘電極903時的蝕刻終止層。
一旦已經形成凹槽，即形成閘極介電層1205及閘電極1203以用於替換閘極。閘極介電層1205為沈積在凹槽中(諸如在第一介電層401及第二介電層801的頂表面上及在第一間隔件1001及第二間隔件1003的側壁上)的一個或多個層。閘極介電層1205亦可以形成在第一層間介電質1201的頂表面上。在一些實施例中，閘極介電 層1205包括一個或多個介電層，諸如一層或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或其類似者。例如，在一些實施例中，閘極介電層1205包含高k介電材料，諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層1205可以包含具有大於約7.0的k值的介電層。閘極介電層1205的形成方法可以包含分子束沈積(molecular beam deposition，MBD)、ALD、PECVD及其類似者。
閘電極1203分別沈積在閘極介電層1205上方，且填充凹槽的其餘部分。閘電極1203可以包含含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。另外，儘管圖示了單層閘電極1203，但閘電極1203可以包括任意數目的襯墊層、任意數目的功函數調諧層及填充材料。在填充凹槽之後，可以執行平坦化製程，諸如CMP，以去除閘極介電層1205的多餘部分及閘電極1203的材料，這些多餘部分處於第一層間介電質1201的頂表面上方。如此，閘極介電層1205可以沿閘電極1203的多個側面延伸，且位於類比區107及邏輯區105兩者中的閘電極1203的頂表面定位成與基板101相距相等的距離，諸如藉由定位成相距介於約20nm與約200nm之間的第四距離D4。閘電極1203及閘極介電層1205的材料的其餘部分因此形成替換閘極。閘電極1203及閘極介電層1205可以統稱為「閘極堆疊」。
閘極介電層1205在邏輯區105及類比區107中 的形成可以同時發生，以使得每一區中的閘極介電層1205由相同的材料形成，且閘電極1203的形成可以同時發生，以使得每一區中的閘電極1203由相同的材料形成。在其他實施例中，每一區中的閘極介電層1205可以由不同的製程形成，以使得閘極介電層1205可為不同的材料，且/或每一區中的閘電極1203可以由不同的製程形成，以使得閘電極1203可為不同的材料。當使用不同的製程時，可以使用各種遮罩步驟來遮罩及暴露適當的區。
第13圖圖示了另一「後閘極」實施例，其中閘極介電層1205並非在形成第一層間介電質1201之後形成，而係在形成第一層間介電質1201之前形成。在該實施例中，在沈積第一閘電極901及第二閘電極903的材料之前，在第一介電層401及第二介電層801上方沈積閘極介電層1205的材料。在該實施例中，閘極介電層1205可以如上文關於第12圖所描述地沈積。
一旦沈積，第一閘電極901及第二閘電極903被形成及圖案化，由此第一閘電極901及第二閘電極903的圖案化亦用於圖案化閘極介電層1205。如此，閘極介電層1205被圖案化以具有直接位於第一介電層401及第二介電層801上方的單個平坦區部。
一旦形成第一閘電極901及第二閘電極903，即沈積且平坦化第一層間介電質1201，且去除第一閘電極901及第二閘電極903。一旦被去除，閘電極1203(但並非閘極介電層1205，此係因為該閘極介電層1205已經 形成)被沈積以替換第一閘電極901及第二閘電極903。如此，閘電極1203沈積成與第一間隔件1001(在邏輯區105中)及第二間隔件(在類比區107中)實體接觸。在實施例中，閘電極1203如上文關於第12圖所描述地沈積。然而，可以利用任何適合的方法及材料。
藉由處理第一介電層401以形成復原區601，可以減少在類比裝置中通常在足夠頻率下發生的俘獲及去俘獲。藉由減少俘獲及去俘獲，可以減少類比裝置的總體閃爍雜訊，從而提高裝置的總體效能。可以不使用額外的遮罩、以低成本且用與用於形成CMOS裝置的製程的其餘部分完全相容的製程來實現這些改進。
另外，雖然本文中所呈現的實施例被描述為用於平坦裝置中的實施例，但這些想法不旨在限於平坦裝置。相反，這些想法可以在包含鰭式場效電晶體(fin field effect transistor，finFET)、奈米結構裝置、這些的組合或其類似者的多種裝置中實施。所有這些實施例完全旨在包含在實施例的範疇內。
根據實施例，一種製造半導體裝置的方法，方法包含：在半導體基板的邏輯區及類比區上方沈積第一介電層；處理第一介電層以形成復原層；在處理第一介電層之後，自邏輯區去除復原層的第一部分；在邏輯區中形成第二介電層；及在復原層及第二介電層的其餘部分上方沈積閘電極材料。在實施例中，處理第一介電層進一步包含：將第一介電層暴露於電漿以形成處理區；及對處理區進行退火。 在實施例中，電漿包括氧、氮、氟或氯。在實施例中，處理第一介電層進一步包括對第一介電層進行退火。在實施例中，退火在氧環境中執行。在實施例中，復原層具有第一厚度，第一介電層具有第二厚度，且第一厚度介於第二厚度的5%與30%之間。在實施例中，方法進一步包含將閘電極材料圖案化為復原層上方的第一閘電極及第二介電層上方的第二閘電極，第一閘電極具有比第二閘電極大的寬度。
根據另一實施例，一種製造半導體裝置的方法，方法包含：在基板的第一區及基板的第二區上方層狀沈積第一介電層；將第一介電層的頂表面暴露於第一電漿以在第一介電層內在第一介電層的未處理區上方形成處理區；用第一退火製程復原處理區以在未處理區上方形成復原區；自第一區去除第一介電層；在第一區中形成第二介電層；在第二區中的第一介電層上方形成第一閘電極；及在第一區中的第二介電層上方形成第二閘電極。在實施例中，方法進一步包含替換第一閘電極及第二閘電極。在實施例中，第一電漿包括氧電漿。在實施例中，第一電漿包括氯電漿。在實施例中，第一電漿包括氮電漿。在實施例中，復原區的第一厚度小於第一介電層的第二厚度的30%。在實施例中，第一區為邏輯區，且第二區為類比區。
在又另一實施例中，一種半導體裝置包含：邏輯裝置，位於基板的邏輯區中，邏輯裝置包含：第一介電層，貫穿第一介電層具有恆定的密度；及第一閘電極，覆蓋第 一介電層；及類比裝置，位於基板的類比區中，類比裝置包含：第二介電層，第二介電層包括復原區及未處理區，復原區具有與未處理區不同的密度；及第二閘電極，覆蓋第二介電層。在實施例中，第一閘電極的第一頂表面與基板相距第一距離，且其中第二閘電極的第二頂表面定位成與基板相距第二距離，第二距離大於第一距離。在實施例中，第一閘電極的第一頂表面與基板相距第一距離，且其中第二閘電極的第二頂表面定位成與基板相距第一距離。在實施例中，半導體裝置進一步包含處於第二介電層與第二閘電極之間的第一高k介電層，其中第一高k介電層沿第二閘電極的多個側面延伸。在實施例中，半導體裝置進一步包含處於第二介電層與第二閘電極之間的第一高k介電層，其中第二閘電極與間隔件實體接觸。在實施例中，第二閘電極具有大於第一閘電極的寬度。
前述概述了若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應認識到，這些等效構造並不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及更改。
101:基板
103:淺溝槽隔離
105:邏輯區
107:類比區
109:虛線
203:第一井
303:第二井
401:第一介電層
505:未處理區
601:復原區
801:第二介電層
1001:第一間隔件
1003:第二間隔件
1101:第一源極/汲極區
1103:第二源極/汲極區
1105:矽化物區
1201:第一層間介電質
1203:閘電極
1205:閘極介電層
D4:第四距離

Claims (10)

  1. 一種製造一半導體裝置的方法，該方法包括以下步驟：在一半導體基板的一邏輯區及一類比區上方沈積一第一介電層；處理該第一介電層以形成一復原層；在該處理該第一介電層之後，自該邏輯區去除該復原層的一第一部分；在該邏輯區中形成一第二介電層；及在該復原層及該第二介電層的一其餘部分上方沈積一閘電極材料。
  2. 如請求項1所述之方法，其中該處理該第一介電層之步驟進一步包括以下步驟：將該第一介電層暴露於一電漿以形成一處理區；及對該處理區進行退火。
  3. 如請求項1所述之方法，其中該處理該第一介電層之步驟進一步包括對該第一介電層進行退火之步驟。
  4. 如請求項1所述之方法，進一步包括將該閘電極材料圖案化為該復原層上方的一第一閘電極及該第二介電層上方的一第二閘電極之步驟，該第一閘電極具有比 該第二閘電極大的一寬度。
  5. 一種製造一半導體裝置的方法，該方法包括以下步驟：在一基板的一第一區及該基板的一第二區上方層狀沈積一第一介電層；將該第一介電層的一頂表面暴露於一第一電漿以在該第一介電層內在該第一介電層的一未處理區上方形成一處理區；用一第一退火製程復原該處理區以在該未處理區上方形成一復原區；自該第一區去除該第一介電層；在該第一區中形成一第二介電層；在該第二區中的該第一介電層上方形成一第一閘電極；及在該第一區中的該第二介電層上方形成一第二閘電極。
  6. 如請求項5所述之方法，其中該復原區的一第一厚度小於該第一介電層的一第二厚度的30%。
  7. 如請求項5所述之方法，其中該第一區為一邏輯區，且該第二區為一類比區。
  8. 一種半導體裝置，包括：一邏輯裝置，位於一基板的一邏輯區中，該邏輯裝置包括：一第一介電層，貫穿該第一介電層具有一恆定的密度；及一第一閘電極，覆蓋該第一介電層；及一類比裝置，位於該基板的一類比區中，該類比裝置包括：一第二介電層，該第二介電層包括一復原區及一未處理區，該復原區具有與該未處理區不同的一密度；及一第二閘電極，覆蓋該第二介電層。
  9. 如請求項8所述之半導體裝置，其中該第一閘電極的一第一頂表面與該基板相距一第一距離，且其中該第二閘電極的一第二頂表面定位成與該基板相距一第二距離，該第二距離大於該第一距離。
  10. 如請求項8所述之半導體裝置，其中該第一閘電極的一第一頂表面與該基板相距一第一距離，且其中該第二閘電極的一第二頂表面定位成與該基板相距該第一距離。
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