TWI806586B - 半導體裝置 - Google Patents
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Abstract
一種半導體裝置可包括:下部電極,位於基板上;第一上部支撐層圖案,位於下部電極的上部側壁上;以及介電層及上部電極,位於下部電極的表面及第一上部支撐層圖案的表面上。下部電極可呈其中下部電極位於六邊形的頂點及中心處的蜂巢形圖案。第一上部支撐層圖案可為包括開口的第一板形狀,所述開口暴露出所有下部電極中的一些下部電極。下部電極可在第一方向上形成列,且所述列佈置在與第一方向垂直的第二方向上。每一開口可暴露出兩個相鄰列中的至少四個下部電極的上部側壁的部分。開口中的每一者可在第一方向上具有縱向方向。在半導體裝置中,可減少由於彎曲應力造成的缺陷。
Description
[相關申請案的交叉參考]
本申請案主張於2021年7月28日在韓國智慧財產局(Korean Intellectual Property Office,KIPO)提出申請的韓國專利申請案第10-2021-0098975號的優先權,所述韓國專利申請案的內容全文併入本案供參考。
示例性實施例是有關於一種半導體裝置。更具體而言,示例性實施例是有關於包括電容器的動態隨機存取記憶體(dynamic random access memory,DRAM)裝置。
DRAM裝置中所包括的電容器可包括用於對下部電極進行支撐的支撐層圖案。然而,由於支撐層圖案,應力可能施加至下部電極,使得下部電極可能彎曲。由於電容器中下部電極的彎曲可能產生半導體裝置的故障。
示例性實施例提供一種包括具有高電容且無缺陷的電容器的半導體裝置。
根據示例性實施例,提供一種半導體裝置。所述半導體
裝置可包括:下部電極,位於基板上;第一上部支撐層圖案,位於所述下部電極的上部側壁上;以及介電層及上部電極,位於所述下部電極的表面及所述第一上部支撐層圖案的表面上。所述下部電極可佈置成蜂巢形圖案(honeycomb pattern),使得所述下部電極位於六邊形的每一頂點及所述六邊形的中心處。所述第一上部支撐層圖案可位於所述下部電極之間。所述第一上部支撐層圖案可為包括開口的第一板形狀,所述開口暴露出所有所述下部電極的一部分。所述下部電極可形成沿著第一方向延伸的多個列。所述多個列可佈置在與所述第一方向垂直的第二方向上。所述開口中的每一者可暴露出所述多個列的在所述第二方向上兩個相鄰列中的至少四個下部電極的上部側壁的部分。在與所述第一方向及所述第二方向平行的平面中,所述開口中的每一者可在所述第一方向上具有第一長度且在所述第二方向上具有第二長度,所述第一長度大於所述第二長度。
根據示例性實施例,提供一種半導體裝置。所述半導體裝置可包括位於基板上的單元下部結構、下部電極、第一上部支撐層圖案、介電層及上部電極。所述單元下部結構可包括位元線結構、接觸塞及著陸墊。所述下部電極可分別在所述著陸墊上接觸。所述下部電極可佈置成蜂巢形圖案,使得所述下部電極位於六邊形的每一頂點及所述六邊形的中心處。所述第一上部支撐層圖案可位於所述下部電極的上部側壁上。所述第一上部支撐層圖案可位於所述下部電極之間。所述第一上部支撐層圖案可具有包
括開口的第一板形狀,所述開口暴露出所有所述下部電極的一部分。所述介電層及所述上部電極可在所述下部電極的表面及所述第一上部支撐層圖案的表面上形成。所述下部電極可形成在第一方向上延伸的多個列。所述多個列可佈置在與所述第一方向垂直的第二方向上。所述開口中的每一者可暴露出所述多個列的在所述第二方向上兩個相鄰列中的至少四個下部電極的上部側壁的部分。施加至所述下部電極中的每一者的彎曲應力的方向可不與所述下部電極和所述開口的交疊部分處的開口部分的假想邊界(imaginary boundary)平行。所述開口可使得所述下部電極中的鄰近下部電極的所述彎曲應力的方向不彼此面對。
根據示例性實施例,提供一種半導體裝置。所述半導體裝置可包括位於基板上的單元下部結構、下部電極、第一上部支撐層圖案、以及介電層及上部電極。所述單元下部結構可包括位元線結構、接觸塞及著陸墊。所述下部電極可分別在所述著陸墊上接觸。所述下部電極可佈置成蜂巢形圖案,使得所述下部電極佈置在六邊形的每一頂點及所述六邊形的中心處。所述第一上部支撐層圖案可位於所述下部電極的上部側壁上。所述第一上部支撐層圖案可位於所述下部電極之間。所述第一上部支撐層圖案可具有包括開口的第一板形狀,所述開口暴露出所有所述下部電極的一部分。所述介電層及所述上部電極可在所述下部電極的表面及所述第一上部支撐層圖案的表面上形成。所述下部電極可形成沿著第一方向延伸的多個列。所述多個列可佈置在與所述第一方
向垂直的第二方向上。所述開口中的每一者可暴露出所述多個列的在所述第二方向上兩個相鄰列中的至少四個下部電極的上部側壁的部分。在與所述第一方向及所述第二方向平行的平面中,所述開口中的每一者可在所述第一方向上具有第一長度且在所述第二方向上具有第二長度,所述第一長度大於所述第二長度。所述開口中的鄰近開口可在所述第一方向上不平行地佈置,且所述鄰近開口可在所述第二方向上平行地佈置。
在根據示例性實施例的半導體裝置的單元電容器中,在其中相鄰的下部電極彼此面對的方向上可能不出現彎曲應力。因此,可減少由於下部電極的彎曲應力導致的缺陷。
100:基板
102:隔離層
104:主動區
106:閘極結構
110:接墊絕緣圖案
112:第一蝕刻終止層圖案
120:位元線結構
120a:導電圖案
120b:障壁金屬圖案
120c:金屬圖案
120d:硬遮罩圖案
122:間隔件
130:接觸塞
132:著陸墊
134:絕緣圖案
200:第二蝕刻終止層
202:下部模塑層
204:下部支撐層
204a:第一下部支撐層圖案
206:上部模塑層
208:上部支撐層
208a:第一上部支撐層圖案
210:電容器遮罩圖案
212:第一孔
220、220a、220b、220c、220d、220e、220f、220g、220h、220i:下部電極
230a:第一遮罩圖案
232a:第一遮罩孔
238:第一上部板
240a、240b、240c:第一開口
244:第二開口
250:介電層
260:上部電極
A1:第一傾斜方向
A2:第二傾斜方向
P:部分
X:第一方向
Y:第二方向
結合附圖閱讀以下詳細說明,將更清楚地理解示例性實施例。圖1至圖17表示如本文中所述的非限制性示例性實施例。
圖1是示出根據示例性實施例的DRAM裝置的佈局的平面圖。
圖2是根據示例性實施例的DRAM裝置的剖面圖。
圖3是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。
圖4是示出根據示例性實施例的DRAM裝置的單元電容器的一部分的透視圖。
圖5A及圖5B是用於對根據第一開口的位置的彎曲應力的方
向進行闡釋的平面圖。
圖6是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。
圖7是示出根據一些示例性實施例的DRAM裝置的單元電容器的平面圖。
圖8是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。
圖9是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。
圖10是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。
圖11至圖17是示出根據示例性實施例的製造半導體裝置的方法的剖面圖。
圖1是示出根據示例性實施例的DRAM裝置的佈局的平面圖。圖2是根據示例性實施例的DRAM裝置的剖面圖。圖3是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。圖4是示出根據示例性實施例的DRAM裝置的單元電容器的一部分的透視圖。
為了避免圖式複雜化,在圖1中未示出形成於單元電容器的下部電極上的結構。圖3及圖4示出單元電容器的下部電極及第一上部支撐層圖案的佈置。下文中,每個平面圖中的箭頭指
示彎曲應力的方向。
參照圖1至圖4,DRAM裝置可形成於基板100上。
基板100可為包含矽、鍺、矽-鍺及/或III-V化合物(例如,GaP、GaAs及/或GaSb)的晶圓。在一些示例性實施例中,基板100可為絕緣體上矽(silicon-on-insulator,SOI)晶圓或絕緣體上鍺(germanium-on-insulator,GOI)晶圓。
DRAM裝置可包括選擇電晶體、單元電容器及位元線結構120。DRAM裝置的單位記憶胞可包括一個選擇電晶體及一個單元電容器。
可在基板100處形成隔離層102。位於隔離層102之間的基板100可被定義為主動區104。
可在基板100處形成在與基板100的上表面平行的第一方向X上延伸的閘極溝渠。可在閘極溝渠中形成閘極結構106,且閘極結構106可在第一方向X上延伸。
在示例性實施例中,閘極結構106可包括閘極絕緣層、閘極電極及頂蓋絕緣圖案。多個閘極結構106可佈置在與基板100的上表面平行且與第一方向X垂直的第二方向Y上。
可在閘極結構106之間的主動區104處形成用作源極/汲極區的第一雜質區及第二雜質區。閘極結構106以及第一雜質區及第二雜質區可用作選擇電晶體。
可在主動區104、隔離層102及閘極結構106上形成接墊絕緣圖案110及第一蝕刻終止層圖案112。舉例而言,接墊絕緣圖
案110可包含氧化物(例如氧化矽),且第一蝕刻終止層圖案112可包含氮化物(例如氮化矽)。
可在基板100的其上並未形成接墊絕緣圖案110及第一蝕刻終止層圖案112的部分中包括凹槽。第一雜質區的上表面可暴露在凹槽的底部上。
位元線結構120可形成於第一蝕刻終止層圖案112及凹槽上。位元線結構120可包括堆疊的導電圖案120a、障壁金屬圖案120b、金屬圖案120c及硬遮罩圖案120d。導電圖案120a可包括例如摻雜有雜質的複晶矽。位元線結構120可在第二方向上延伸。多個位元線結構可在第一方向上佈置成彼此間隔開。在示例性實施例中,可在位元線結構120的側壁上形成間隔件122。
第一層間絕緣層(未示出)可填充位於位元線結構之間的空間。
可穿過第一層間絕緣層、第一蝕刻終止層圖案112及接墊絕緣圖案110形成包括接觸塞130及著陸墊132的堆疊結構,且接觸塞130可接觸第二雜質區。接觸塞130可設置於位元線結構120之間。著陸墊132可形成於接觸塞130上。可在著陸墊132之間形成絕緣圖案134。
可在著陸墊132、絕緣圖案134及第一層間絕緣層上形成第二蝕刻終止層200。單元電容器可藉由第二蝕刻終止層200接觸著陸墊132。
第二蝕刻終止層200可包含例如氮化矽、氮氧化矽及/或
類似物。單元電容器可包括下部電極220、介電層250、上部電極260、第一下部支撐層圖案204a及第一上部支撐層圖案208a。
下部電極220可穿過第二蝕刻終止層200,且下部電極220可接觸著陸墊132。
多個下部電極220可分別形成於著陸墊132上。下部電極220可佈置成蜂巢形結構(honeycomb structure),即設置在所連接出的六邊形的每一頂點及所述六邊形的中心處。
在下文中,在第一方向上的佈置被稱為列。下部電極220可沿著第一方向X形成列,且多個列可設置在第二方向Y上。
佈置在奇數列中的下部電極220可彼此間隔開相同的距離,且佈置在偶數列中的下部電極220可彼此間隔開相同的距離。在第二方向Y上,佈置在偶數列中的下部電極220可不與佈置在奇數列中的下部電極220平行設置。佈置在偶數列中的下部電極220中的每一者可設置成與佈置在奇數列中的下部電極220之間的部分對齊。即,佈置在奇數列中的下部電極220與佈置在偶數列中的下部電極220可在第二方向Y上以之字形(zig-zag fashion)佈置。
在下部電極220的佈置中,六個鄰近的下部電極可位於一個下部電極220周圍。在所述一個下部電極220周圍,可在第一方向X上設置兩個鄰近的下部電極、在第一傾斜方向A1上設置兩個鄰近的下部電極以及在第二傾斜方向A2上設置兩個鄰近的下部電極。第一傾斜方向A1可為與第一方向X成60度角的方
向,且第二傾斜方向A2可為與第一方向X成120度角的方向。
舉例而言,在第一方向X上鄰近的下部電極220的中心之間的距離可為3.0F。在第一傾斜方向A1上鄰近的下部電極220的中心之間的距離及在第二傾斜方向A2上鄰近的下部電極220的中心之間的距離中的每一者可為2.6F。此處,F表示最小微影特徵大小(minimum lithographic feature size)。
在示例性實施例中,下部電極220可具有填充的圓柱形狀、即柱形狀。在一些示例性實施例中,下部電極可具有中空圓柱形狀。
在示例性實施例中,下部電極220可包含金屬(例如Ti、W、Ni及/或Co)或者金屬氮化物(例如TiN、TiSiN、TiAlN、TaN、TaSiN及/或WN)。舉例而言,下部電極220可包含TiN。
第一下部支撐層圖案204a及第一上部支撐層圖案208a中的每一者可設置在下部電極220之間。第一下部支撐層圖案204a及第一上部支撐層圖案208a中的每一者可連接至下部電極220,且因此第一下部支撐層圖案204a及第一上部支撐層圖案208a中的每一者可支撐下部電極220。第一下部支撐層圖案204a及第一上部支撐層圖案208a可包含絕緣材料(例如,氮化矽或氮氧化矽)。
第一上部支撐層圖案208a可被形成為將下部電極220的上部部分彼此支撐。第一上部支撐層圖案208a可連接下部電極220的上部側壁。第一上部支撐層圖案208a的上表面可與下部電極220的上表面共面。
第一上部支撐層圖案208a可位於下部電極220之間,且第一上部支撐層圖案208a可接觸所有下部電極220的至少上部外壁。
第一上部支撐層圖案208a可為具有第一開口240a的第一上部板238。第一上部板238可形成於下部電極220的上部部分之間。第一開口240a可被佈置成具有預定的圖案。多個下部電極220的上部側壁可被第一開口240a部分地暴露出。
在下文中,第一開口240a的開口部分是面向用於形成第一開口240a的蝕刻遮罩圖案的暴露部分的部分。即,第一開口240a的開口部分可包括與第一開口240a對應的部分以及下部電極220與第一開口240a的交疊部分。
下部電極220的一個側壁可在其中並未形成第一開口240a的部分中接觸第一上部支撐層圖案208a。另外,下部電極220的一個側壁可被第一開口240a暴露出。即,在下部電極220的每一者中可包括與第一上部支撐層圖案208a接觸的部分以及不與第一上部支撐層圖案208a接觸的部分。可僅對下部電極220的不與第一上部支撐層圖案208a接觸的部分的表面進行氧化。因此,下部電極的與第一上部支撐層圖案208a接觸的部分及下部電極的不與第一上部支撐層圖案208a接觸的部分可能具有由氧化引起的不同應力。下部電極220可能在其中產生應力的方向上彎曲。因此,由於應力,可能發生下部電極220的彎曲缺陷。
圖5A及圖5B是用於對根據第一開口的位置的彎曲應力
的方向進行闡釋的平面圖。
圖5B是示出包括第一開口的第一上部支撐層圖案的實例的平面圖,所述第一開口具有在其中鄰近的下部電極彼此面對的方向上產生彎曲應力的結構。
參照圖5A及圖5B,施加至下部電極220的彎曲應力的方向可為在下部電極220與第一開口240a的交疊部分處相對於開口部分的假想邊界而言的垂直方向(例如,平面圖中的水平方向,箭頭方向)。即,彎曲應力的方向可能不平行於假想邊界,例如,彎曲應力的方向可能垂直於或實質上垂直於假想邊界。此外,施加至下部電極220的彎曲應力的方向可為自開口部分的假想邊界朝向第一上部板238的方向。
在此情況下,施加至下部電極220的彎曲應力的方向可藉由對第一上部支撐層圖案208a中所包括的第一開口240a的位置及形狀進行調整來控制。
如圖5B中所示,在第一方向上相鄰的下部電極220可在第一方向上彼此面對的方向上具有彎曲應力(參照部分P)。在此情況下,下部電極220中的每一者可能由於彎曲應力而彎曲,從而可能發生下部電極220的橋接缺陷(bridge defect),在所述橋接缺陷中,在第一方向上相鄰的下部電極220彼此接觸。
第一開口240a可設置成使得鄰近下部電極的彎曲應力的方向不彼此面對。在示例性實施例中,第一開口240a可定位成使得第一方向上的兩個鄰近的下部電極、第一傾斜方向上的兩個鄰
近下部電極以及第二傾斜方向上的兩個鄰近的下部電極中可不會產生彼此面對的方向上的彎曲應力。
在示例性實施例中,一個第一開口240a可部分地暴露出在第二方向Y上設置成兩列的所述多個下部電極220的上部側壁。
一個第一開口240a可部分地暴露出四或更多個下部電極220的上部側壁。由於一個第一開口240a部分地暴露出四或更多個下部電極220,因此第一開口240a的開口部分的大小可能增加。
因此,可容易地將第一開口240a圖案化。
在示例性實施例中,鄰近的第一開口240a可被設置成在第一方向X上不平行。所述鄰近的第一開口240a可被設置成在第二方向Y上平行。
在示例性實施例中,在平面圖中,第一開口240a的縱向方向可為第一方向X。
在示例性實施例中,一個第一開口240a可部分地暴露出五或更多奇數個下部電極。在平面圖中,一個第一開口240a可部分地暴露出第一列中的n個(n為3或大於3)下部電極220以及與第一列相鄰的第二列中的n-1個下部電極。第二列中被所述一個第一開口240a暴露出的所述n-1個下部電極220的彎曲應力的方向可平行於第二方向。
舉例而言,如圖3及圖4中所示,第一開口240a可具有其中第一方向X是縱向方向的橢圓形狀。兩個相鄰列中的五個下部電極220可被一個第一開口240a暴露出。所述五個下部電極分
別由參考編號220a至220e表示。
在平面圖中,一個第一開口240a可部分地暴露出第一列中的三個下部電極220a、220b及220c以及與第一列相鄰的第二列中的兩個下部電極220d及220e。第一傾斜方向上與所述一個第一開口240a相鄰的第一開口240a或者第二傾斜方向上與所述一個第一開口240a相鄰的第一開口240a可部分地暴露出第二列中的三個下部電極220a、220b及220c以及與第二列相鄰的第三列中的兩個下部電極220d及220e。
在圖3中,施加至下部電極中的每一者的彎曲應力的方向由箭頭表示。
參照圖3,一列中被一個第一開口240a暴露出的兩個下部電極220d及220e的彎曲應力的方向可平行於第二方向。一列中被一個第一開口240a暴露出的三個下部電極220a、220b及220c中位於兩端處的兩個電極的彎曲應力的方向可為與第二方向Y不同的方向。
第一方向X上的兩個鄰近的下部電極、第一傾斜方向上的兩個鄰近的下部電極以及第二傾斜方向上的兩個鄰近的下部電極中可能不會產生在對齊成一條線的相反方向上的彎曲應力。施加至彼此相鄰的下部電極220的彎曲應力的方向可不彼此面對,而是可分散開。可減少由下部電極220的彎曲引起的下部電極220的橋接缺陷。
第一下部支撐層圖案204a可形成為在彼此垂直的方向上
支撐下部電極220的中心部分。第一下部支撐層圖案204a可位於第一上部支撐層圖案208a下方。
在平面圖中,第一下部支撐層圖案204a可具有與第一上部支撐層圖案208a相同的形狀。第一下部支撐層圖案204a可位於下部電極220的中心部分中。第一下部支撐層圖案204a可為具有第二開口的第一下部板。第一下部板可形成於下部電極220的中心部分之間。第二開口可被佈置成具有預定的圖案。第二開口可設置於與第一開口240a相同的位置處,且第一開口與第二開口可在垂直方向上彼此面對。因此,第一下部支撐層圖案204a中所包括的第二開口可暴露出單元電容器中所有下部電極220的至少一部分。
隨著第一下部支撐層圖案204a及第一上部支撐層圖案208a的形成,可穩定地支撐下部電極220。
在一些示例性實施例中,儘管未示出,但是可不形成第一下部支撐層圖案。在一些示例性實施例中,二或更多個第一下部支撐層圖案可形成於第一上部支撐層圖案208a下方。
介電層250可共形地形成於下部電極220、第一下部支撐層圖案204a、第一上部支撐層圖案208a及第二蝕刻終止層200的表面上。介電層250可包含金屬氧化物(例如HfO2、ZrO2、Al2O3、La2O3、Ta2O3及TiO2)、鈣鈦礦(perovskite)介電材料(例如SrTiO3(STO)、BaTiO3、鋯鈦酸鉛(lead zirconium titanate,PZT)、鋯鈦酸鑭鉛(lead lanthanum zirconate titanate,PLZT))或其組合。
上部電極260可設置於介電層250上。因此,介電層250可位於下部電極220與上部電極260之間。上部電極260可包含金屬(例如Ti、W、Ni及/或Co)或者金屬氮化物(例如TiN、TiSiN、TiAlN、TaN、TaSiN及/或WN)。舉例而言,上部電極260可包含TiN。
如上所述,藉由對第一上部支撐層圖案208a中所包括的第一開口240a的形狀及位置進行控制,可減少由下部電極的彎曲引起的缺陷。
在下文中,呈現出在單元電容器中使用的第一下部支撐層圖案及第一上部支撐層圖案的各種形狀。在下文中,在單元電容器中,僅對第一上部支撐層圖案的佈置及形狀進行闡述。然而,單元電容器可更包括具有與第一上部支撐層圖案相同的佈置及形狀的第一下部支撐層圖案。
圖6是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。圖7是示出根據一些示例性實施例的DRAM裝置的單元電容器的平面圖。
圖6及圖7示出單元電容器中的下部電極及第一上部支撐層圖案的佈置。參照圖6及圖7,一個第一開口可部分地暴露出七或更多奇數個下部電極。
參照圖6及圖7,下部電極220可設置成蜂巢形結構。
除下部電極220的被第一開口240a暴露出的數目之外,第一上部支撐層圖案208a與圖3中所示的第一上部支撐層圖案實
質上相同。第一開口240a可具有其中第一方向X是縱向方向的橢圓形狀。
如圖6中所示,一個第一開口240a可暴露出兩個相鄰列中的七個下部電極220。所述七個下部電極分別由參考編號220a至220g表示。
在平面圖中,一個第一開口240a可部分地暴露出第一列中的四個下部電極220a、220b、220c及220d以及與第一列相鄰的第二列中的三個下部電極220e、220f及220g。第一傾斜方向A1上與所述一個第一開口240a相鄰的第一開口240a或者第二傾斜方向A2上與所述一個第一開口240a相鄰的第一開口240a可部分地暴露出第二列中的四個下部電極以及與第二列相鄰的第三列中的三個下部電極。
如圖7中所示,一個第一開口240a可暴露出兩個相鄰行中的九個下部電極220。所述九個下部電極分別由參考編號220a至220i表示。
在平面圖中,一個第一開口240a可部分地暴露出第一列中的五個下部電極220a、220b、220c、220d及220e以及與第一列相鄰的第二列中的四個下部電極220f、220g、220h及220i。第一傾斜方向A1上與所述一個第一開口240a相鄰的第一開口240a或者第二傾斜方向A2上與所述一個第一開口240a相鄰的第一開口240a可部分地暴露出第二列中的五個下部電極以及與第二列相鄰的第三列中的四個下部電極。
在圖6及圖7中,施加至下部電極220中的每一者的彎曲應力的方向由箭頭表示。
第一方向X上的兩個鄰近的下部電極、第一傾斜方向A1上的兩個鄰近的下部電極以及第二傾斜方向A2上的兩個鄰近的下部電極中可能不會產生在對齊成一條線的相反方向上的彎曲應力。施加至彼此相鄰的下部電極220的彎曲應力的方向可不彼此面對,而是可分散開。可減少由下部電極220的彎曲引起的下部電極220的橋接缺陷。
圖8是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。
圖8示出單元電容器中的下部電極及第一上部支撐層圖案的佈置。
參照圖8,下部電極220可設置成蜂巢形結構。
在示例性實施例中,鄰近的第一開口240a可被設置成在第一方向X上不平行。所述鄰近的第一開口240a可被設置成在第二方向Y上平行。
在示例性實施例中,在平面圖中,第一開口240a的縱向方向可為第一方向X。
在示例性實施例中,一個第一開口240a可部分地暴露出四或更多偶數個下部電極220。在平面圖中,一個第一開口240a可在第一列及與第一列相鄰的第二列中的每一列中暴露出相同數目的下部電極220。第一列的下部電極220中的一者及第二列的下
部電極220中的一者的彎曲應力的方向可不同於第二方向。
舉例而言,如圖8中所示,第一開口240a可具有其中第一方向X是縱向方向的橢圓形狀。兩個相鄰列中的六個下部電極220可被一個第一開口240a暴露出。所述六個下部電極分別由參考編號220a至220f表示。
在平面圖中,一個第一開口240a可暴露出每一列中相同數目的下部電極220。所述一個第一開口240a可暴露出第一列中的三個下部電極220a、220b及220c以及與第一列相鄰的第二列中的三個下部電極220d、220e、220f。第一傾斜方向上與所述一個第一開口240a相鄰的第一開口240a或者第二傾斜方向上與所述一個第一開口240a相鄰的第一開口240a可部分地暴露出第二列中的三個下部電極以及與第二列相鄰的第三列中的三個下部電極。
一列中被一個第一開口240a暴露出的下部電極中位於一端處的下部電極的彎曲應力的方向可與第二方向Y不同。每一列中被所述一個第一開口240a暴露出的其他下部電極的彎曲應力的方向可平行於第二方向。
在圖8中,施加至下部電極的彎曲應力的方向由箭頭表示。
參照圖8,第一方向X上的兩個鄰近的下部電極、第一傾斜方向A1上的兩個鄰近的下部電極以及第二傾斜方向A2上的兩個鄰近的下部電極中可能不會產生在對齊成一條線的相反方向
上的彎曲應力。施加至彼此相鄰的下部電極220的彎曲應力的方向可不彼此面對,而是可分散開。因此,可減少由下部電極的彎曲引起的下部電極的橋接缺陷。
圖9是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。
圖9示出單元電容器中的下部電極及第一上部支撐層圖案的佈置。
參照圖9,下部電極220可設置成蜂巢形結構。
除第一開口的形狀之外,第一上部支撐層圖案208a可與圖3中所示的第一上部支撐層圖案實質上相同。
如圖9中所示,一個第一開口240b可暴露出在第二方向Y上的兩個列中的多個下部電極220的上部側壁的一部分。
在平面圖中,第一開口240b可具有梯形形狀。第一開口240b的縱向方向可為第一方向X。舉例而言,第一開口240b的邊緣邊界可為線性或直的。
在示例性實施例中,一個第一開口240b可暴露出佈置成兩列的五個下部電極220。在一些示例性實施例中,一個第一開口240b可暴露出佈置成兩列的四個、六個或更多個下部電極220。
圖10是示出根據示例性實施例的DRAM裝置的單元電容器的平面圖。
圖10示出單元電容器中的下部電極及第一上部支撐層圖案的佈置。
參照圖10,下部電極220可設置成蜂巢形結構。
除第一開口的形狀之外,第一上部支撐層圖案208a可與圖3中所示的第一上部支撐層圖案實質上相同。
如圖10中所示,一個第一開口240c可暴露出在第二方向上的兩個列中的多個下部電極220的上部側壁的一部分。
在平面圖中,第一開口240c可具有矩形形狀。第一開口240c的縱向方向可為第一方向X。舉例而言,第一開口240c的邊緣邊界可為線性或直的。
在示例性實施例中,一個第一開口240c可暴露出佈置成兩列的五個下部電極220。在一些示例性實施例中,一個第一開口240c可暴露出佈置成兩列的四個、六個或更多個下部電極220。
圖11至圖17是示出根據示例性實施例的製造半導體裝置的方法的剖面圖。
參照圖11,可藉由對基板100執行淺溝渠隔離(shallow trench isolation,STI)製程來形成隔離層102。基板100可被分成其中形成有隔離層102的隔離區以及位於隔離區之間的主動區104。
可對基板100及隔離層102的上部部分進行蝕刻,以形成在第一方向上延伸的閘極溝渠(未示出)。可在閘極溝渠中形成閘極結構(未示出)。可在與閘極結構兩側相鄰的主動區處形成第一雜質區及第二雜質區。
可在主動區、隔離層102及閘極結構上形成接墊絕緣圖
案110及第一蝕刻終止層圖案112。可在其上並未形成接墊絕緣圖案110及第一蝕刻終止層圖案112的基板處形成凹槽。第一雜質區的上表面可在凹槽的底部上暴露出。
可在第一蝕刻終止層圖案112及凹槽上形成在第二方向上延伸的位元線結構120。位元線結構120可具有包括導電圖案120a、障壁金屬圖案120b、金屬圖案120c以及硬遮罩圖案120d的堆疊結構。在示例性實施例中,可在位元線結構120的側壁上形成間隔件122。
可形成第一層間絕緣層(未示出)來覆蓋位元線結構120。
可對位於位元線結構120之間的第一層間絕緣層進行蝕刻以形成暴露出基板的第二雜質區的接觸孔。形成接觸塞130及著陸墊132以對接觸孔進行填充。可在著陸墊132之間形成絕緣圖案134。
參照圖12,可在第一層間絕緣層、著陸墊132及絕緣圖案134上形成第二蝕刻終止層200。第二蝕刻終止層200可包含例如氮化矽、氮氧化矽等。
可在第二蝕刻終止層200上依序堆疊下部模塑層202、下部支撐層204、上部模塑層206及上部支撐層208。下部模塑層202及上部模塑層206可包含相對於下部支撐層204及上部支撐層208具有蝕刻選擇性的材料。舉例而言,下部模塑層202及上部模塑層206可包含氧化矽,且下部支撐層204及上部支撐層208可
包含氮化矽。
可在上部支撐層208上形成電容器遮罩圖案210。電容器遮罩圖案210可包括孔,所述孔暴露出用於形成下部電極的部分。所述孔可佈置成蜂巢形結構。電容器遮罩圖案210可包含無定形碳或複晶矽。
參照圖13,可使用電容器遮罩圖案210作為蝕刻遮罩對上部支撐層208、上部模塑層206、下部支撐層204、下部模塑層202及第二蝕刻終止層200進行蝕刻,以形成第一孔212。蝕刻製程可包括非等向性蝕刻製程。第一孔212可分別暴露出著陸墊132的上表面。
此後,可形成下部電極層來填充第一孔212。可對下部電極層進行平坦化,直至可將上部支撐層208的上表面暴露出以形成下部電極220。可在第一孔212中形成下部電極220。下部電極層可包含金屬(例如Ti、W、Ni及/或Co)或者金屬氮化物(例如TiN、TiSiN、TiAlN、TaN、TaSiN及/或WN)。
參照圖14,可在上部支撐層208及下部電極220上形成第一遮罩層。第一遮罩層可包含無定形碳或複晶矽。
可藉由使用光罩的曝光製程對第一遮罩層進行圖案化,以形成第一遮罩圖案230a。第一遮罩圖案230a可用作用於形成第一上部支撐層圖案的遮罩。
第一遮罩圖案230a可包括第一遮罩孔232a,且第一遮罩孔232a可位於與第一上部支撐層圖案中所包括的第一開口的相
同位置處。依據第一上部支撐層圖案的形狀,第一遮罩孔232a的位置可不同。
參照圖15,可使用第一遮罩圖案230a對上部支撐層208進行蝕刻,以形成第一上部支撐層圖案208a。蝕刻製程可包括非等向性蝕刻製程(例如乾式蝕刻製程)。
在蝕刻製程中,下部電極220可能幾乎不被蝕刻。在另一實例中,儘管未示出,但是下部電極220的暴露出的上部部分可能被部分蝕刻。
第一上部支撐層圖案208a可包括第一開口240a。
可移除上部模塑層206。移除製程可包括等向性蝕刻製程(例如濕式蝕刻製程)。當上部模塑層206包含氧化矽時,可使用包含HF、NH4F等的蝕刻劑來執行蝕刻製程。
在示例性實施例中,第一上部支撐層圖案208a可具有與參照圖3所示的形狀相同的形狀。在一些示例性實施例中,第一上部支撐層圖案208a可具有與圖6至圖10中所示的第一上部支撐層圖案208a中的任一者相同的形狀。
參照圖16,可使用第一遮罩圖案230a對下部支撐層204進行蝕刻,以形成第一下部支撐層圖案204a。蝕刻製程可包括非等向性蝕刻製程(例如乾式蝕刻製程)。
第一下部支撐層圖案204a可具有與第一上部支撐層圖案208a實質上相同的形狀。第一下部支撐層圖案204a可包括第二開口244。第二開口244可位於與第一開口240a相同的位置處。
可移除下部模塑層202。移除製程可包括等向性蝕刻製程(例如濕式蝕刻製程)。當下部模塑層202可包含氧化矽時,可使用包含HF、NH4F等的蝕刻劑來執行蝕刻製程。
可移除第一遮罩圖案230a。
藉由執行上述製程,可形成用於對下部電極220進行支撐的第一下部支撐層圖案204a及第一上部支撐層圖案208a。
可對第一開口240a及第二開口244的位置進行控制,使得在其中兩個鄰近的下部電極220彼此面對的方向上可不產生彎曲應力。因此,可藉由第一下部支撐層圖案204a及第一上部支撐層圖案208a減小施加至下部電極220的彎曲應力。
參照圖17,可在第二蝕刻終止層200、下部電極220、第一下部支撐層圖案204a及第一上部支撐層圖案208a的表面上共形地形成介電層250。
介電層250可由金屬氧化物(例如HfO2、ZrO2、Al2O3、La2O3、Ta2O3及TiO2)、鈣鈦礦介電材料(例如SrTiO3(STO)、BaTiO3、PZT、PLZT)或其組合形成。介電層250可藉由化學氣相沈積(chemical vapor deposition,CVD)製程或原子層沈積(atomic layer deposition,ALD)製程形成。
可形成上部電極260以覆蓋介電層250。上部電極260可包含TiN。上部電極260可藉由CVD製程或ALD製程形成。
上部電極260可對下部電極220之間的空間以及第一下部支撐層圖案204a與第一上部支撐層圖案208a之間的空間進行
填充。
可藉由上述製程製造DRAM裝置。在DRAM裝置中,可形成單元電容器的支撐層圖案使得在其中鄰近的下部電極彼此面對的方向上可不產生彎曲應力。因此,可減少由於下部電極的彎曲應力引起的下部電極的橋接缺陷。
上述內容是示例性實施例的說明,且不應被解釋為對示例性實施例的限制。儘管已闡述幾個示例性實施例,但熟習此項技術者將容易理解,在不實質上背離本發明概念的新穎教示內容及優點的情況下,在示例性實施例中可作出諸多潤飾。因此,所有此類潤飾皆旨在包括在申請專利範圍所界定的本發明概念的範圍內。在申請專利範圍中,手段加功能條款(means-plus-function clause)旨在覆蓋在本文中被闡述為執行所述功能的結構,且不僅覆蓋結構等同物而且包括等同結構。因此,應理解,上述內容是各種示例性實施例的說明,且不應被解釋為限於所揭露的特定示例性實施例,並且對所揭露的示例性實施例以及其他示例性實施例的潤飾旨在包括在所附申請專利範圍的範圍內。
220、220a、220b、220c、220d、220e:下部電極
208a:第一上部支撐層圖案
238:第一上部板
240a:第一開口
A1:第一傾斜方向
A2:第二傾斜方向
X:第一方向
Y:第二方向
Claims (10)
- 一種半導體裝置,包括:下部電極,位於基板上,所述下部電極呈蜂巢形圖案使得所述下部電極位於六邊形的每一頂點及所述六邊形的中心處;第一上部支撐層圖案,位於所述下部電極的上部側壁上,所述第一上部支撐層圖案位於所述下部電極之間,所述第一上部支撐層圖案是包括開口的第一板形狀,所述開口暴露出所有所述下部電極的一部分;以及介電層及上部電極,位於所述下部電極的表面及所述第一上部支撐層圖案的表面上;其中所述下部電極形成沿著第一方向延伸的多個列,且所述多個列佈置在與所述第一方向垂直的第二方向上,且其中所述開口中的每一者暴露出所述多個列的在所述第二方向上兩個相鄰列中的至少四個下部電極的上部側壁的部分,且在與所述第一方向及所述第二方向平行的平面中,所述開口中的每一者在所述第一方向上具有第一長度且在所述第二方向上具有第二長度,所述第一長度大於所述第二長度。
- 如請求項1所述的半導體裝置,其中所述開口中的鄰近開口在所述第一方向上不平行地佈置,且所述鄰近開口在所述第二方向上平行地佈置。
- 如請求項1所述的半導體裝置,其中在平面圖中,所述開口中的每一者具有橢圓形狀、矩形形狀或梯形形狀。
- 如請求項1所述的半導體裝置,其中施加至所述下部電極中的每一者的彎曲應力的方向不與所述下部電極和所述開口的交疊部分處的開口部分的假想邊界平行,且所述開口使得所述下部電極中的鄰近下部電極的所述彎曲應力的方向不彼此面對。
- 一種半導體裝置,包括:單元下部結構,位於基板上,所述單元下部結構包括位元線結構、接觸塞及著陸墊;下部電極,分別位於所述著陸墊上,所述下部電極呈蜂巢形圖案,使得所述下部電極位於六邊形的每一頂點及所述六邊形的中心處;第一上部支撐層圖案,位於所述下部電極的上部側壁上,所述第一上部支撐層圖案位於所述下部電極之間,所述第一上部支撐層圖案具有包括開口的第一板形狀,所述開口暴露出所有所述下部電極的一部分;以及介電層及上部電極,位於所述下部電極的表面及所述第一上部支撐層圖案的表面上,其中所述下部電極形成沿著第一方向延伸的多個列,且所述多個列佈置在與所述第一方向垂直的第二方向上,其中所述開口中的每一者暴露出所述多個列的在所述第二方向上兩個相鄰列中的至少四個下部電極的上部側壁的部分,且其中施加至所述下部電極中的每一者的彎曲應力的方向不與 所述下部電極和所述開口的交疊部分處的開口部分的假想邊界平行,且所述開口使得所述下部電極中的鄰近下部電極的所述彎曲應力的方向不彼此面對。
- 如請求項5所述的半導體裝置,其中所述開口中的鄰近開口在所述第一方向上不平行地佈置,且所述鄰近開口在所述第二方向上平行地佈置。
- 如請求項5所述的半導體裝置,其中在平面圖中,一個開口部分地暴露出第一列中的n個下部電極以及與所述第一列相鄰的第二列中的n-1個下部電極,其中n為3或大於3,所述第二列中被所述開口暴露出的所述下部電極的所述彎曲應力的所述方向平行於所述第二方向,且所述第一列中被所述開口暴露出的所述下部電極中的一些下部電極的所述彎曲應力的所述方向平行於所述第二方向,且所述第一列中被所述開口暴露出的其他下部電極的所述彎曲應力的所述方向不同於所述第二方向。
- 如請求項5所述的半導體裝置,其中在平面圖中,一個開口部分地暴露出第一列及與所述第一列相鄰的第二列中相同數目的所述下部電極,所述第一列中被所述開口暴露出的所述下部電極中的一者及所述第二列中被所述開口暴露出的所述下部電極中的一者的所述彎曲應力的所述方向不同於所述第二方向,且所述第一列及所述第二列中被所述開口暴露出的所述下部電 極中的一些下部電極的所述彎曲應力的所述方向平行於所述第二方向。
- 如請求項5所述的半導體裝置,其中在平面圖中,所述開口中的每一者具有橢圓形狀、矩形形狀或梯形形狀。
- 如請求項5所述的半導體裝置,更包括第一下部支撐層圖案,所述第一下部支撐層圖案連接所述下部電極的中心部分的側壁,所述第一下部支撐層圖案位於所述下部電極之間,且所述第一下部支撐層圖案具有與所述第一上部支撐層圖案的形狀相同的形狀。
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US20200006348A1 (en) * | 2016-12-19 | 2020-01-02 | Samsung Electronics Co., Ltd. | Semiconductor device |
US20200273744A1 (en) * | 2016-12-14 | 2020-08-27 | Samsung Electronics Co., Ltd. | Semiconductor devices |
-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20180166542A1 (en) * | 2016-12-08 | 2018-06-14 | Samsung Electronics Co., Ltd. | Semiconductor device |
US20200273744A1 (en) * | 2016-12-14 | 2020-08-27 | Samsung Electronics Co., Ltd. | Semiconductor devices |
US20200006348A1 (en) * | 2016-12-19 | 2020-01-02 | Samsung Electronics Co., Ltd. | Semiconductor device |
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