TWI806487B - 信號同步系統 - Google Patents

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TWI806487B TW111109135A TW111109135A TWI806487B TW I806487 B TWI806487 B TW I806487B TW 111109135 A TW111109135 A TW 111109135A TW 111109135 A TW111109135 A TW 111109135A TW I806487 B TWI806487 B TW I806487B
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Abstract

本發明公開了一種信號同步系統，包括發送器、接收器和去偏斜電路。發送器包括第一主資料路徑和第一主選通路徑，包括第一延遲電路的第一主資料路徑產生資料信號，包括第二延遲電路的第一主選通路徑產生第一選通信號，第一主資料路徑和主選通路徑的延遲量不平衡，選通信號和資料信號未對齊。接收器包括第二主資料路徑和主選通路徑，第二主選通路徑接收第一選通信號產生第二選通信號，第二主資料路徑接收資料信號並利用第二選通信號對資料信號採樣以產生採樣信號。去偏斜電路產生第一和第二控制信號，分別控制第一和第二延遲電路的延遲量。

Description

信號同步系統
本發明涉及信號同步系統，更具體地，涉及對選通信號和資料信號之間的自動對齊。
在跨晶片(cross-chip)系統中，第一晶片通常具有選通路徑(strobe path)和多條資料路徑(data path)，用於產生選通信號和資料信號到第二晶片，第二晶片利用所接收的選通信號對接收的資料信號進行採樣以獲得所需的信號。為了保證第二晶片能夠獲得正確的資料，第一晶片和/或第二晶片內部的資料路徑和選通路徑被設計為具有多個物理平衡延遲元件、可調延遲元件和/或多相時鐘發生器(multi-phase clock generator)，以使選通信號和資料信號同步。但是，設置第一晶片/第二晶片的資料路徑和選通路徑中的上述元件會增加資料和選通延遲並降低性能，並且還會增加功耗。
有鑑於此，本發明的目的在於提供一種信號同步系統，能夠在低功耗、低延遲的情況下實現資料信號和選通信號的同步，以解決上述問題。
根據本發明的一個實施例，公開了一種信號同步系統，包括發送器、接收器和去偏斜電路。發送器包括第一主資料路徑和第一主選通路徑，其中所 述第一主資料路徑被配置為產生多個資料信號，所述第一主選通路徑被配置為產生第一選通信號，所述第一主資料路徑包括第一延遲電路，所述第一主選通路徑包括第二延遲電路，所述第一主資料路徑的延遲量和所述第一主選通路徑的延遲量不平衡，使得所述選通信號和所述多個資料信號未對齊。接收器包括第二主資料路徑和第二主選通路徑，其中所述第二主選通路徑被配置為接收所述第一選通信號以產生多個第二選通信號，並且所述第二主資料路徑被配置為接收所述多個資料信號，並利用所述多個第二選通信號分別對所述多個資料信號進行採樣以產生多個採樣信號。去偏斜電路被配置為產生第一控制信號和第二控制信號，分別控制所述第一延遲電路和所述第二延遲電路的延遲量。
在閱讀了在各個附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的對於本領域習知技藝者來說無疑將變得顯而易見。
100:系統
110,120:晶片
111,131:DCDL
112:時鐘樹合成器
113,132和133:串列器(serializer)
114,134和135:發送器輸入/輸出電路(TXIO)
121,141:接收器輸入/輸出電路(RXIO)
122:採樣電路
142:選通信號發生器
143:時鐘樹合成器
150:去偏斜電路
302:第一電路
304:第二電路
310:控制電路
311,313,331,332:DCDL
312,314:時鐘樹合成器
315,333,334:串列器
316,335,336:TXIO
321:RXIO
322:相位檢測器
341:RXIO
342:選通信號發生器
343,345:時鐘樹合成器
344:選通信號發生器
本發明通過結合附圖，閱讀隨後的詳細描述和實施例可以更全面地理解，其中：第1圖示出了根據本發明一個實施例的系統。
第2圖示出了根據本發明的一個實施例的信號CK_DAT、CK_DAT'、DAT、CK_STB、CK_STB'、STB'的時序圖。
第3圖是根據本發明一實施例的去偏斜電路的示意圖。
第4圖示出了根據本發明一實施例的信號CK、STB、STB'、DS_DAT、DS_STB和DS_STB'的時序圖。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域習知技藝者應可理解，電子設備製造商可以會用不同的名詞來稱呼同一元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的申請專利範圍當中所提及的“包含”是開放式的用語，故應解釋成“包含但不限定於”。此外，“耦接”一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。
第1圖示出了根據本發明的一個實施例的系統100。如第1圖所示，系統100包括彼此連接的兩個晶片(die)110和120，其中晶片110用作發送器以將多個資料信號DAT[n：1]以及選通信號STB和STBN發送到用作接收器的晶片120。晶片110包括主資料路徑(main data path)和主選通路徑(main strobe path)，其中晶片110的主資料路徑包括諸如數位控制延遲線(digital control delay line，DCDL)111的延遲電路、時鐘樹合成器(clock tree synthesizer)112、多個串列器(serializer)113以及多個發送器輸入/輸出電路(TXIO)114。晶片110的主選通路徑包括諸如DCDL 131的延遲電路、兩個串列器132和133以及兩個TXIO 134和135。此外，晶片120包括主資料路徑和主選通路徑，其中晶片120的主資料路徑包括多個接收器輸入/輸出電路(RXIO)121和多個採樣電路122。晶片120的主選通路徑包括RXIO 141、選通信號發生器142和時鐘樹合成器143。在該實施例中，系統100是跨晶片系統，其包括一個封裝內的多個晶片(例如，三維積體電路、3D IC)，但是，這不是對本發明的限制。在其他實施例中，晶片110的發送器和晶片120的接收器可以集成至單個晶片。
在晶片110的主資料路徑的操作中，DCDL 110接收參考時鐘信號CK_DAT(即，第一參考時鐘信號)以產生延遲參考時鐘信號，時鐘樹合成器112接收延遲參考時鐘信號以產生多個時鐘信號CK_DAT'分別發送到串列器113。串列器113使用時鐘信號CK_DAT'對多個輸入信號Din進行採樣，以產生資料信號DAT[n：1]，並通過TXIO 114提供給晶片120。在晶片110的主選通路徑的操作中，DCDL 131接收參考時鐘信號CK_STB(即，第二參考時鐘信號)以產生延遲參考時鐘信號CK_STB'。串列器132和133接收延遲參考時鐘信號CK_STB'，以產生選通信號STB和STBN(差分信號)，並通過TXIO 134和135提供給晶片120。
在晶片120的主選通路徑的操作中，RXIO 141接收選通信號STB和STBN以生成信號至選通信號發生器142，從而生成選通信號，供時鐘樹合成器143生成多個選通信號STB'分別至採樣電路122。在晶片110的主資料路徑的操作中，RXIO 121接收資料信號DAT[n：1]，供採樣電路122利用選通信號STB'來對資料信號DAT[n：1]採樣，以分別生成採樣信號。
在現有技術中，晶片110的主資料路徑和主選通路徑被設計為具有相似的延遲量，即，現有技術可以在DCDL 131和串列器132/133之間增加附加的時鐘樹合成器，使得參考時鐘信號CK_DAT和參考時鐘信號CK_STB被延遲相同或相似的延遲量。同樣地，晶片120的主資料路徑和主選通路徑也被設計為具有相似的延遲量，即，現有技術可以在RXIO 121和採樣電路122之間增加額外的延遲電路，使得資料信號DAT[n：1]和接收的選通信號被延遲相同或相似的延遲量。因此，由於現有技術使用物理平衡電路將資料信號和選通信號對齊，因此現有技術會增加資料和選通延遲並降低性能，並且會增加功耗。
為了解決現有技術的上述問題，晶片110和晶片120被設計為具有最小的(minimum)固有時序使用(intrinsic timing utilization)以降低資料和選通延遲。具體地，晶片110內的主資料路徑和主選通路徑具有非平衡架構，例如，主選通路徑不具有時鐘樹合成器以降低選通延遲。因此，在本實施例中，每個資料信號DAT[n：1]的相位滯後於選通信號STB和STBN的相位。同樣地，晶片120內的主資料路徑和主選通路徑也可以具有非平衡架構(unbalanced architecture)，例如，晶片120的主資料路徑不具有時鐘樹合成器以降低資料延遲。
在第1圖所示的實施例中，晶片110和晶片120被設計為具有非平衡架構以降低資料延遲和選通延遲，然而，未對齊的選通信號或錯位的選通信號可能會導致採樣電路122產生不正確的採樣信號。因此，系統100被進一步設計為具有去偏斜(deskew)電路150，產生控制信號Vc_DAT和Vc_STB以分別控制DCDL 111和131的延遲量，使得輸入到採樣電路122的資料信號DAT[n：1]和選通信號STB'具有合適的相位。具體地，請參考第2圖，其示出了根據本發明的一個實施例的信號CK_DAT、CK_DAT'、DAT、CK_STB、CK_STB'、STB'的時序圖。如第2圖所示，假設DCDL 111、時鐘樹合成器112、DCDL 131和時鐘樹合成器143(以及選通信號發生器142)的延遲量分別為DAT_DL、TX_CTS、STB_DL和RX_CTS，晶片110的主資料路徑的總延遲是DAT_DL、TX_CTS和驅動器延遲(即，由串列器113和TXIO 114引起的延遲)的總和，晶片110的主選通路徑的總延遲是STB_DL和驅動器延遲(即，由串列器132、133以及TXIO 134、135引起的延遲)的總和，晶片120的主資料路徑的總延遲是RXIO 121引起的延遲，以及晶片120的主選通路徑的總延遲是RX_CTS和由RXIO 141引起的延遲的總和。因此，去偏移電路150被配置為控制DCDL 111和131，使得選通信號STB'的上升沿位於資料信號DAT的中間，即DCDL 111和131被控制為滿足以下方程： RX_CTS-TX_CTS+(STB_DL-DAT_DL)=0.5*UI...............(1)
其中，符號“U”為時鐘信號的單位間隔(即，時鐘週期的一半)，假設主資料路徑和主選通路徑中使用的時鐘信號具有基本相同的頻率。
第3圖是根據本發明一實施例的去偏斜電路150的示意圖。參照第3圖，去偏斜電路150包括第一電路302和第二電路304，其中第一電路302在晶片110內，第二電路304在晶片120內。第一電路302包括控制電路310、資料路徑和選通路徑，其中第一電路302的資料路徑包括DCDL 311、時鐘樹合成器312、DCDL 313、時鐘樹合成器314、串列器315和TXIO 316；並且第一電路302的選通路徑包括兩個DCDL 331和332、兩個串列器333和334以及兩個TXIO 335和336。第二電路304包括資料路徑和選通路徑，其中第二電路304的資料路徑包括RXIO 321和相位檢測器322；第二電路304的選通路徑包括RXIO 341、選通信號發生器342、時鐘樹合成器343、選通信號發生器344和時鐘樹合成器345。
在本實施例中，去偏斜電路150的第一電路302的資料路徑被設計為具有DCDL 311、時鐘樹合成器312、DCDL 313和時鐘樹合成器314，使得其延遲量為晶片110的主資料路徑的延遲量的兩倍。具體地，DCDL 311和DCDL 313均可以由控制信號Vc_DAT控制，使得DCDL 111、DCDL 311和DCDL 313具有相同的延遲量。並且時鐘樹合成器312和314中的每一個的延遲量等於時鐘樹合成器112的延遲量。類似地，去偏斜電路150的第一電路302的選通路徑被設計為具有DCDL 331和DCDL 332，使得其延遲量是晶片110的主選通路徑的延遲量的兩倍。具體而言，DCDL 331和DCDL 332中的每一個都可以由控制信號Vc_STB控制，使得DCDL 131、DCDL 331和DCDL 332具有相同的延遲量。另外，去偏斜 電路150的第二電路304的選通路徑被設計為具有選通信號發生器342、時鐘樹合成器343、選通信號發生器344和時鐘樹合成器345，使得其延遲量為晶片120的主選通路徑的延遲量的兩倍。具體而言，選通信號發生器142、342和344具有相同的延遲量，並且時鐘樹合成器343和345中的每一個的延遲量等於時鐘樹合成器143的延遲量。
在去偏斜電路150的第一電路302的資料路徑的操作中，參考時鐘信號CK_DAT通過DCDL 311、時鐘樹合成器312、DCDL 313和時鐘樹合成器314以產生延遲時鐘信號，串列器315使用該延遲時鐘信號對輸入信號(例如Din)進行採樣以生成資料信號DS_DAT，並經由TXIO 321將資料信號提供給晶片120。在去偏斜電路150的第一電路302的選通路徑的操作中，參考時鐘信號CK_STB通過DCDL 331和DCDL 332產生延遲時鐘信號，串列器333和334接收該延遲時鐘信號以產生選通信號DS_STB和DS_STBN(差分信號)，並經由TXIO 335和336將選通信號提供給晶片120。
在去偏斜電路150的第二電路304的選通路徑的操作中，RXIO 341接收選通信號DS_STB和DS_STBN以產生信號，並且該生成的信號通過選通信號發生器342、時鐘樹合成器343、選通信號發生器344和時鐘樹合成器345產生選通信號DS_STB'。在去偏斜電路150的第二電路304的資料路徑的操作中，RXIO 321接收資料信號DS_DAT，相位檢測器322比較資料信號DS_DAT和選通信號DS_STB'的相位，產生相位檢測結果DS_PD至控制電路310以對齊資料信號DS_DAT和選通信號DS_STB'。例如，當相位檢測結果DS_PD指示資料信號DS_DAT的相位滯後於選通信號DS_STB'的相位時，控制電路310產生控制信號Vc_DAT以減少DCDL 311/313的延遲量，和/或產生控制信號Vc_STB以增加 DCDL 331/332的延遲量。此外，當相位檢測結果DS_PD指示資料信號DS_DAT的相位領先於選通信號DS_STB'的相位時，控制電路310產生控制信號Vc_DAT以增加DCDL 311/313的延遲量，和/或產生控制信號Vc_STB以減少DCDL 331/332的延遲量。
通過使用去偏斜電路150的控制電路310參考相位檢測結果DS_PD來對齊資料信號DS_DAT和選通信號DS_STB'，晶片110和晶片120的主資料路徑和主選通路徑可以被自動控制，使得選通信號STB'的上升沿位於資料信號DAT的中心，以便採樣電路122輸出正確的採樣信號。具體地，可參考第4圖，其中示出了根據本發明一實施例的信號DAT、STB、STB'、DS_DAT、DS_STB和DS_STB'的時序圖。如第4圖所示，去偏斜電路150被配置為控制DCDL 311、313、331和332以對齊資料信號DS_DAT和選通信號DS_STB'，即DCDL 311、313、331和332被控制以滿足以下等式：2*DL+2RX_CTS-2*TX_CTS=1*UI.................................(2)；其中符號DL等於DCDL 331的延遲量與DCDL 311的延遲量之差，即DL=(STB_DL-DAT_DL)。另外，由於等式(2)被滿足，所以等式(1)也被滿足。
簡言之，在本發明的系統中，通過設計去偏斜電路來控制主資料路徑和主選通路徑內的DCDL的延遲量，晶片110和晶片120可以被設計為具有非平衡架構以降低資料延遲和選通延遲，從而提高晶片110和120的通信性能。
本領域習知技藝者將容易地理解在保留本發明的教導的同時可以對裝置和方法進行許多修改和改變。因此，上述公開應被解釋為僅受所附申請專利範圍的範圍和界限的限制。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:系統
110,120:晶片
111,131:DCDL
112:時鐘樹合成器
113,132和133:串列器(serializer)
114,134和135:發送器輸入/輸出電路(TXIO)
121,141:接收器輸入/輸出電路(RXIO)
122:採樣電路
142:選通信號發生器
143:時鐘樹合成器
150:去偏斜電路

Claims (11)

  1. 一種信號同步系統，包括：發送器，包括第一主資料路徑和第一主選通路徑，其中所述第一主資料路徑被配置為產生多個資料信號，所述第一主選通路徑被配置為產生第一選通信號，所述第一主資料路徑包括第一延遲電路，所述第一主選通路徑包括第二延遲電路，所述第一主資料路徑的延遲量和所述第一主選通路徑的延遲量不平衡，使得所述選通信號和所述多個資料信號未對齊；接收器，包括第二主資料路徑和第二主選通路徑，其中所述第二主選通路徑被配置為接收所述第一選通信號以產生多個第二選通信號，並且所述第二主資料路徑被配置為接收所述多個資料信號，並利用所述多個第二選通信號分別對所述多個資料信號進行採樣以產生多個採樣信號；以及去偏斜電路，被配置為產生第一控制信號和第二控制信號，分別控制所述第一延遲電路和所述第二延遲電路的延遲量，其中，所述去偏斜電路包括第一資料路徑、第一選通路徑、第二資料路徑和第二選通路徑；所述第一資料路徑包括第三延遲電路，所述第三延遲電路的延遲量是所述第一主資料路徑中所述第一延遲電路的延遲量的兩倍，所述第一選通路徑包括第四延遲電路，所述第四延遲電路的延遲量是所述第一主選通路徑中所述第二延遲電路的延遲量的兩倍。
  2. 如請求項1之信號同步系統，其中所述信號同步系統包括第一晶片和第二晶片，所述發送器位於所述第一晶片內，並且所述接收器位於所述第二晶片內。
  3. 如請求項1之信號同步系統，其中 所述第一主資料路徑包括：所述第一延遲電路，被配置為接收第一參考時鐘信號以產生延遲的第一參考時鐘信號；時鐘樹合成器，被配置為接收所述延遲的第一參考時鐘信號，以產生多個第一時鐘信號；以及多個第一串列器，被配置為利用所述多個第一時鐘信號對輸入信號進行採樣以產生所述多個資料信號，所述第一主選通路徑包括：第二延遲電路，被配置為接收第二參考時鐘信號以產生延遲的第二參考時鐘信號；以及第二串列器，被配置為接收所述延遲的第二參考時鐘信號以產生所述選通信號。
  4. 如請求項3之信號同步系統，其中在所述第二延遲電路和所述第二串列器之間沒有時鐘樹合成器。
  5. 如請求項1之信號同步系統，其中所述第二主資料路徑的延遲量與所述第二主選通路徑的延遲量不平衡。
  6. 如請求項5之信號同步系統，其中所述第二主選通路徑包括：選通信號發生器和時鐘樹合成器，用以接收所述選通信號以產生多個第二選通信號；以及所述第二主資料路徑包括： 採樣電路，用以利用所述多個第二選通信號分別對所述多個資料信號進行採樣，以生成所述多個採樣信號。
  7. 如請求項6之信號同步系統，其中在所述第二主資料路徑中沒有時鐘樹合成器。
  8. 如請求項1之信號同步系統，其中所述第二資料路徑被配置為接收由所述第一資料路徑產生的第一信號，所述第二選通路徑被配置為接收由所述第一選通路徑產生的第二信號，並且所述第二資料路徑包括相位比較器，用於比較所述第一信號與所述第二信號的相位以產生相位檢測結果；並且所述去偏斜電路還包括控制電路，用於根據所述相位檢測結果產生所述第一控制信號和所述第二控制電路，其中所述第一控制信號用於控制所述第一延遲電路和所述第三延遲電路，所述第二控制信號用於控制所述第二延遲電路和所述第四延遲電路。
  9. 如請求項8之信號同步系統，其中所述信號同步系統包括第一晶片和第二晶片，所述發送器位於所述第一晶片內，所述接收器位於所述第二晶片內，所述去偏斜電路的所述第一資料路徑和所述第一選通路徑位於所述第一晶片內，所述去偏斜電路的所述第二資料路徑和所述第二選通路徑位於所述第二晶片內。
  10. 如請求項8之信號同步系統，其中所述控制電路控制所述第三延遲電路和所述第四延遲電路，使得所述第一信號與所述第二信號的相位延遲為半個時鐘週期。
  11. 如請求項1之信號同步系統，其中所述去偏斜電路分別控制所述第一延遲電路和所述第二延遲電路的延遲量，使得所述多個第二選通信號的上升沿位於所述多個資料信號的中心。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220368333A1 (en) * 2020-04-09 2022-11-17 SK Hynix Inc. Integrated circuit and memory system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160141013A1 (en) * 2014-11-14 2016-05-19 Cavium, Inc. Managing skew in data signals with adjustable strobe
US9742603B1 (en) * 2016-11-29 2017-08-22 Intel Corporation Link training to recover asynchronous clock timing margin loss in parallel input/output interfaces
US9881664B1 (en) * 2017-01-12 2018-01-30 Cadence Design Systems, Inc. Per-group delay line architecture to de-skew input/output timing between a high bandwidth memory (HBM) physical (PHY) interface and the HBM device
TWI708482B (zh) * 2014-07-07 2020-10-21 日商新力股份有限公司 接收器、發射器及通信系統
US20200389159A1 (en) * 2011-11-01 2020-12-10 Rambus Inc. Data Transmission Using Delayed Timing Signals

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5578946A (en) * 1995-10-06 1996-11-26 Xilinx, Inc. Input synchronization mechanism for inside/outside clock
KR100425446B1 (ko) * 2001-04-27 2004-03-30 삼성전자주식회사 캘리브레이션 될 소정의 클럭신호를 선택하는클럭선택회로를 구비하는 반도체 메모리 장치의 입력회로및 소정의 클럭신호를 선택하는 방법
KR100403635B1 (ko) * 2001-11-06 2003-10-30 삼성전자주식회사 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터입력 방법
US7280417B2 (en) * 2005-04-26 2007-10-09 Micron Technology, Inc. System and method for capturing data signals using a data strobe signal
JP4786262B2 (ja) * 2005-09-06 2011-10-05 ルネサスエレクトロニクス株式会社 インターフェイス回路
CN101681670B (zh) * 2007-04-19 2014-02-05 拉姆伯斯公司 存储器***中的时钟同步
JP4967850B2 (ja) * 2007-06-26 2012-07-04 ソニー株式会社 メモリインタフェース回路
KR101585213B1 (ko) 2009-08-18 2016-01-13 삼성전자주식회사 라이트 레벨링 동작을 수행하기 위한 메모리 장치의 제어 방법, 메모리 장치의 라이트 레벨링 방법, 및 라이트 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템
US8565034B1 (en) * 2011-09-30 2013-10-22 Altera Corporation Variation compensation circuitry for memory interface
CN103065677A (zh) * 2012-12-14 2013-04-24 东南大学 基于延迟单元的自校准***
KR102140117B1 (ko) * 2013-06-18 2020-08-12 에스케이하이닉스 주식회사 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치
US9111599B1 (en) * 2014-06-10 2015-08-18 Nanya Technology Corporation Memory device
US10103718B1 (en) * 2017-04-05 2018-10-16 Xilinx, Inc. Recalibration of source synchronous systems
US10347307B2 (en) * 2017-06-29 2019-07-09 SK Hynix Inc. Skew control circuit and interface circuit including the same
US10447466B2 (en) * 2018-01-18 2019-10-15 Mediatek Inc. Transceiver and clock generation module
KR102495361B1 (ko) * 2018-03-14 2023-02-06 에스케이하이닉스 주식회사 입출력 회로
KR102639707B1 (ko) * 2018-07-31 2024-02-26 에스케이하이닉스 주식회사 메모리 장치
JP2020155841A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体集積回路及び送信装置
CN111063381B (zh) * 2019-11-19 2023-06-27 珠海妙存科技有限公司 基于对数据选通信号采样的相位同步方法及电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200389159A1 (en) * 2011-11-01 2020-12-10 Rambus Inc. Data Transmission Using Delayed Timing Signals
TWI708482B (zh) * 2014-07-07 2020-10-21 日商新力股份有限公司 接收器、發射器及通信系統
US20160141013A1 (en) * 2014-11-14 2016-05-19 Cavium, Inc. Managing skew in data signals with adjustable strobe
US9742603B1 (en) * 2016-11-29 2017-08-22 Intel Corporation Link training to recover asynchronous clock timing margin loss in parallel input/output interfaces
US9881664B1 (en) * 2017-01-12 2018-01-30 Cadence Design Systems, Inc. Per-group delay line architecture to de-skew input/output timing between a high bandwidth memory (HBM) physical (PHY) interface and the HBM device

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