TWI806263B - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係包括一具有複數導電體之電子結構、複數導電柱、一包覆該複數導電體與該複數導電柱之保護層、以及一包覆該電子結構、該保護層與該複數導電柱之包覆層，以當針對該包覆層進行整平製程時，該導電柱與導電體之周圍因受該保護層之限制而不會產生銅延展，使該導電柱與該導電體不會向外擴展出絲狀結構，故可避免於後續電性檢測時發生短路之問題。

Description

電子封裝件及其製法
本發明係有關一種半導體裝置，尤指一種電子封裝件及其製法。
為了確保電子產品和通信設備的持續小型化和多功能性，半導體封裝需朝尺寸微小化發展，以利於多引腳之連接，並具備高功能性。例如，於先進製程封裝中，常用的封裝型式如2.5D封裝製程、扇出(Fan-Out)佈線配合嵌埋橋接(Embedded Bridge)元件之製程(簡稱FO-EB)等，其中，FO-EB相對於2.5D封裝製程係具有低成本及材料供應商多等優勢。
圖1係習知FO-EB之半導體封裝件1之剖面示意圖。該半導體封裝件1係於一具有線路層140之基板結構14上設置第一半導體晶片11(藉由黏膠12)與複數導電柱13，再以一第一封裝層15包覆該第一半導體晶片11與該些導電柱13，之後於該第一封裝層15上形成一電性連接該第一半導體晶片11與該些導電柱13之線路結構10，以於該線路結構10上設置複數電性連接該線路結構10之第二半導體晶片16，並以一第二封裝層18包覆該些第二半導體晶片16，其中，該線路層140與該線路結構10係採用扇出型重佈線路層(redistribution layer，簡稱 RDL)之規格，且該第一半導體晶片11係作為嵌埋於該第一封裝層15中之橋接元件(Bridge die)，以電性橋接兩相鄰之第二半導體晶片16。
前述半導體封裝件1主要以該基板結構14藉由複數銲球17接置於一封裝基板1a上，且該些導電柱13係電性連接該線路層140，並使該封裝基板1a藉由銲球19接置於一電路板(圖略)上。
然而，習知半導體封裝件1中，當該第一封裝層15包覆該第一半導體晶片11與該些導電柱13後，會藉由研磨方式將大銅柱(即該導電柱13)與該第一半導體晶片11之小銅柱(即導電體110)磨出等高平面，故於研磨過程中，研磨輪或研磨液會將如銅材之軟材質沿研磨切線方向拉扯，即所謂的銅延展(Cu burr)，使該導電柱13與該導電體110向外擴展出絲狀(burr)結構Z，造成於後續電性檢測時發生短路之問題。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：包覆層；電子結構，係嵌埋於該包覆層中且具有複數導電體；複數導電柱，係嵌埋於該包覆層中；以及保護層，係嵌埋於該包覆層中並包覆該複數導電體及該複數導電柱，且令該複數導電體之部分表面及該複數導電柱之部分表面外露出該保護層及該包覆層。
本發明亦提供一種電子封裝件之製法，係包括：於一承載件上配置複數導電柱及一具有複數導電體之電子結構；將保護層形成於該電子結構及 該複數導電柱上，以令該保護層包覆該複數導電體及該複數導電柱；於該承載件上形成一包覆層，以使該包覆層包覆該電子結構、該保護層與該複數導電柱，且令該複數導電體之端面及該複數導電柱之端部之表面外露出該保護層及該包覆層；以及移除該承載件。
前述之電子封裝件及其製法中，復包括整平製程，使該包覆層之一表面齊平該保護層之一表面、該導電柱之端部之表面與該導電體之端面。例如，該整平製程係藉由研磨方式，移除該保護層之部分材質與該包覆層之部分材質。進一步，該保護層包覆該導電柱之端部之長度係大於研磨深度。
前述之電子封裝件及其製法中，該複數導電柱相鄰之間距係小於150微米。
前述之電子封裝件及其製法中，該保護層係為絕緣材。
前述之電子封裝件及其製法中，該保護層係包覆該導電柱之端部而未包覆該導電柱之全部。
前述之電子封裝件及其製法中，該保護層包覆該導電柱之長度係大於該保護層包覆該導電體之長度。
前述之電子封裝件及其製法中，該保護層之硬度係大於該導電體之硬度。
前述之電子封裝件及其製法中，該保護層之硬度係大於該導電柱之硬度。
前述之電子封裝件及其製法中，該保護層之硬度係大於400Mpa。
前述之電子封裝件及其製法中，復包括形成線路結構於該包覆層與該保護層上，以令該線路結構電性連接該複數導電柱與該複數導電體。進一步，可包括配置電子元件於該線路結構上，且該電子元件電性連接該線路結構。
前述之電子封裝件及其製法中，復包括形成佈線結構於該包覆層上，以令該佈線結構電性連接該複數導電柱與該電子結構。進一步，可包括形成複數導電元件於該佈線結構上，且該複數導電元件電性連接該佈線結構。
由上可知，本發明之電子封裝件及其製法中，主要藉由該保護層包覆該複數導電體及該複數導電柱，以當進行整平製程時，該導電柱與導電體之周圍因受該保護層之限制而不會產生銅延展，使該導電柱與該導電體不會向外擴展出絲狀結構，故相較於習知技術，本發明不僅可避免於後續電性檢測時發生短路之問題，且當縮短各該導電柱之間距時，也不會造成該些導電柱發生短路之問題。
1:半導體封裝件
1a,30:封裝基板
10,20:線路結構
11:第一半導體晶片
110,21a:導電體
12:黏膠
13,23:導電柱
14:基板結構
140,241:線路層
15:第一封裝層
16:第二半導體晶片
17,19:銲球
18:第二封裝層
2,3,4:電子封裝件
2a:電子結構
200:絕緣層
201:線路重佈層
202:電性接觸墊
21:電子主體
210:導電穿孔
22:線路部
22a:外接凸塊
22b:結合層
220:鈍化層
221:導電跡線
23a:端部
24:佈線結構
24a:第一側
24b:第二側
240:介電層
25:包覆層
25a:第一表面
25b:第二表面
26:電子元件
26a:導電凸塊
260:銲錫材料
262:底膠
27,300:導電元件
27a:凸塊底下金屬層
270:金屬凸塊
271:銲錫材料
28:封裝層
29:保護層
31:強固件
49:覆蓋層
9:承載件
90:離型層
91:金屬層
d:深度
H,L1,L2:長度
S:切割路徑
t:間距
Z:絲狀結構
圖1係為習知半導體封裝件之剖視示意圖。
圖2A至圖2F係為本發明之電子封裝件之製法之剖視示意圖。
圖3係為圖2F之後續製程之剖視示意圖。
圖4A至圖4B係為對應圖2A至圖2F之另一製法之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的 下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2F係為本發明之電子封裝件2之製法的剖面示意圖。
如圖2A所示，提供一承載件9，並於該承載件9上配置一電子結構2a及複數導電柱23，且令一保護層29形成於該電子結構2a及該些導電柱23上。
所述之承載件9例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈方式依序形成有一離型層90與一如鈦/銅之金屬層91，以供一佈線結構24形成於該金屬層91上。
於本實施例中，該佈線結構24係具有相對之第一側24a與第二側24b，且該佈線結構24以其第二側24b結合該金屬層91。
再者，該佈線結構24係包含至少一介電層240及結合該介電層240之線路層241。例如，形成該介電層240之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材，且可採用線路重佈層(redistribution layer，簡稱RDL)製程形成該線路層241與該介電層240。
所述之電子結構2a係包含一電子主體21、一線路部22、複數形成於該電子主體21上之導電體21a及複數形成於該線路部22上且電性連接該線路部22與該線路層241之外接凸塊22a，其中，將一結合層22b形成於該線路部22上以包覆該些外接凸塊22a，使該電子結構2a以其上之結合層22b結合於該佈線結構24之第一側24a上，而該外接凸塊22a接合該線路層241。
於本實施例中，該電子主體21係為矽基材，如半導體晶片，其具有複數貫穿該電子主體21之導電穿孔210，如導電矽穿孔(Through-silicon via， 簡稱TSV)，以電性連接該線路部22與該複數導電體21a。例如，該線路部22係包含至少一鈍化層220及結合該鈍化層220之導電跡線221，以令該導電跡線221電性連接該導電穿孔210與該複數外接凸塊22a。應可理解地，有關具有該導電穿孔210之元件結構之態樣繁多，並無特別限制。
再者，該導電體21a與外接凸塊22a係為如銅柱之金屬柱，且該結合層22b係為非導電膜(Non-Conductive Film，簡稱NCF)或其它易於黏著該介電層240之材質。
所述之導電柱23係設於該佈線結構24之第一側24a上並電性連接該線路層241。
於本實施例中，形成該導電柱23之材質係為如銅之金屬材或銲錫材，且該些導電柱23相鄰之間距t係小於150微米(um)。例如，藉由曝光顯影方式，於該線路層241上電鍍形成該些導電柱23。
所述之保護層29係為絕緣材，例如為氮化物(氮化矽(SiN))，該保護層29係包覆該導電柱23之端部23a周面而未包覆該導電柱23之全部柱周面，且該保護層29係包覆該導電體21a之全部周面。
於本實施例中，該保護層29之硬度係大於該導電體21a(如銅柱)之硬度及該導電柱23(如銅柱)之硬度。例如，該保護層29之硬度係大於400Mpa。
如圖2B所示，形成一包覆層25於該佈線結構24之第一側24a上，以令該包覆層25包覆該電子結構2a、該保護層29與該些導電柱23，其中，該包覆層25係具有相對之第一表面25a與第二表面25b，且令該保護層29、該導電體21a之端面與該導電柱23之端部23a之表面外露出該包覆層25之第一表面25a，並令該包覆層25以其第二表面25b結合至該佈線結構24之第一側24a上。
於本實施例中，該包覆層25係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該包覆層25之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該佈線結構24上。
再者，可藉由整平製程，使該包覆層25之第一表面25a齊平該保護層29之頂面、該導電柱23之端部23a之表面與該導電體21a之端面，以令該導電柱23之端部23a之表面與該導電體21a之端面外露出該包覆層25之第一表面25a。例如，該整平製程係藉由研磨方式，移除該保護層29之部分材質、該導電柱23之部分材質、該導電體21a之部分材質與該包覆層25之部分材質。進一步，該保護層29包覆該導電柱23之端部23a之長度H係大於該整平製程之研磨深度d，如圖2A所示。
又，該保護層29包覆該導電柱23之長度L2係大於該保護層29包覆該導電體21a之長度L1。例如，兩者之長度L1,L2之差距至少為10微米(即L2-L1≧10)。
如圖2C所示，形成一線路結構20於該包覆層25之第一表面25a與該保護層29上，以令該線路結構20電性連接該導電柱23與該導電體21a。
於本實施例中，該線路結構20係包括至少一絕緣層200及設於該絕緣層200上之線路重佈層(redistribution layer，簡稱RDL)201，其中，最外層之絕緣層200可作為防銲層，且令最外層之線路重佈層201外露出該防銲層，俾供作為電性接觸墊202，如微墊(micro pad，俗稱μ-pad)。
再者，形成該線路重佈層201之材質係為銅，且形成該絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材、或如綠漆、油墨等之防銲材。
如圖2D所示，設置複數電子元件26於該線路結構20上，再以一封裝層28包覆該些電子元件26。
於本實施例中，該電子元件26係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於一實施態樣中，該電子元件26係例如為圖形處理器(graphics processing unit，簡稱GPU)、高頻寬記憶體(High Bandwidth Memory，簡稱HBM)等半導體晶片，且該電子結構2a係作為橋接元件(Bridge die)，其藉由該導電體21a電性連接該線路結構20，以電性橋接至少二電子元件26。
再者，該電子元件26係具有複數如銅柱之導電凸塊26a，以藉由複數如銲錫凸塊之銲錫材料260電性連接該電性接觸墊202，且該封裝層28可同時包覆該些電子元件26與該些導電凸塊26a。於本實施例中，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)(圖略)於該電性接觸墊202或該電子元件26上，以利於結合該銲錫材料260或該導電凸塊26a。
又，該封裝層28係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該線路結構20上。應可理解地，形成該封裝層28之材質可相同或不相同該包覆層25之材質。
另外，亦可先形成底膠262於該電子元件26與該線路結構20之間以包覆該些導電凸塊26a與銲錫材料260，再形成該封裝層28以包覆該底膠262與該電子元件26。
如圖2E所示，移除該承載件9及其上之離型層90，再移除該金屬層91，以外露出該佈線結構24之第二側24b。
於本實施例中，於剝離該離型層90時，藉由該金屬層91作為阻障之用，以避免破壞該佈線結構24之介電層240，且待移除該承載件9及其上之離型層90後，再以蝕刻方式移除該金屬層91，使該線路層241外露。
如圖2F所示，沿如圖2E所示之切割路徑S進行切單製程，且形成複數導電元件27於該佈線結構24之第二側24b上，使該些導電元件27電性連接該線路層241，以製得電子封裝件2。
於本實施例中，該導電元件27係包含一如銅材之金屬凸塊270及形成於該金屬凸塊270上之銲錫材料271。例如，該線路層241上可形成凸塊底下金屬層(Under Bump Metallization，簡稱UBM)27a，以利於結合該金屬凸塊270。應可理解地，當該接點(IO)之數量不足時，仍可藉由RDL製程進行增層作業，以重新配置該佈線結構24之IO數量及其位置。
再者，可藉由整平製程，如研磨方式，移除該封裝層28之部分材質，使該封裝層28之上表面齊平該電子元件26之上表面，如圖3所示，以令該電子元件26外露出該封裝層28。
又，如圖3所示，可藉由該些導電元件27設置於一封裝基板30上。進一步，該封裝基板30下側進行植球製程以形成複數如銲球之導電元件300，供於後續製程中，該封裝基板30以其下側之導電元件300設於一電路板(圖略)上。
另外，該封裝基板30上可依需求設置一強固件31，如圖3所示之金屬框，以消除應力集中之問題而避免電子封裝件3發生翹曲之情況。
因此，本發明之製法，主要藉由該保護層29包覆該複數導電體21a及該複數導電柱23，且該保護層29之硬度大於銅材，以當進行如圖2B所示之整平製程時，大銅柱(即該導電柱23)與小銅柱(即該導電體21a)之周圍因受該保護層29之限制而不會產生銅延展，故相較於習知技術，本發明之導電柱23與該 導電體21a不會向外擴展出絲狀結構，因而能避免於後續電性檢測時發生短路之問題(如該線路結構20之線路重佈層201之電性不良)。
再者，因該保護層29能防止該複數導電體21a及該複數導電柱23產生銅延展，故當縮短各該導電柱23之間距t時，也不會造成該些導電柱23發生短路之問題。
又，基於該保護層29之硬度大於銅材，該保護層29亦可為硬金屬材，但各該導電柱23(或各該導電體21a)之間的保護層29需相互分離。
另外，如圖4A所示，於圖2A之製程中，該保護層29係僅形成於該電子結構2a之部分表面上而未覆蓋於該電子主體21之全部頂面上。例如，先沿該導電體21a之周面與端面形成該保護層29，再以覆蓋層49包覆該保護層29，其中，該覆蓋層49係為絕緣膜、聚醯亞胺(Polyimide，簡稱PI)材質、非導電膜(Non-Conductive Film，簡稱NCF)或其它絕緣材。之後，依據圖2B至圖2F所示之製程，以獲取另一電子封裝件4，如圖4B所示。因此，該電子結構2a可藉由兩次包覆作業覆蓋該電子主體21之全部頂面。
本發明亦提供一種電子封裝件2,4，係包括：一包覆層25、一具有複數導電體21a之電子結構2a、複數導電柱23、以及一保護層29。
所述之電子結構2a係嵌埋於該包覆層25中。
所述之導電柱23係嵌埋於該包覆層25中。
所述之保護層29係嵌埋於該包覆層25中並包覆該複數導電體21a及該複數導電柱23，且令該複數導電體21a之部分表面及該複數導電柱23之部分表面外露出該保護層29及該包覆層25。
於一實施例中，該包覆層25之第一表面25a係齊平該保護層29之一表面、該導電柱23之端部23a之表面與該導電體21a之端面。
於一實施例中，該複數導電柱23相鄰之間距t係小於150微米。
於一實施例中，該保護層29係為絕緣材。
於一實施例中，該保護層29係包覆該導電柱23之端部23a而未包覆該導電柱23之全部。
於一實施例中，該保護層29包覆該導電柱23之長度L2係大於該保護層29包覆該導電體21a之長度L1。
於一實施例中，該保護層29之硬度係大於該導電體21a之硬度。
於一實施例中，該保護層29之硬度係大於該導電柱23之硬度。
於一實施例中，該保護層29之硬度係大於400Mpa。
於一實施例中，所述之電子封裝件2復包括一形成於該包覆層25與該保護層29上之線路結構20，以令該線路結構20電性連接該複數導電柱23與該複數導電體21a。進一步，所述之電子封裝件2,3更可包括至少一配置於該線路結構20上且電性連接該線路結構20之電子元件26。
於一實施例中，所述之電子封裝件2復包括形成於該包覆層25上之佈線結構24，以令該佈線結構24電性連接該複數導電柱23與該電子結構2a。進一步，所述之電子封裝件2更可包括形成於該佈線結構24上且電性連接該佈線結構24之複數導電元件27。
綜上所述，本發明之電子封裝件及其製法，係藉由該保護層之設計，以當進行整平製程時，該導電柱與導電體之周圍因受該保護層之限制而不會產生銅延展，使該導電柱與該導電體不會向外擴展出絲狀結構，故本發明之電子封裝件能避免於後續電性檢測時發生短路之問題，且當縮短各該導電柱之間距時，也不會造成該些導電柱發生短路之問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對 上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
2a:電子結構
20:線路結構
21:電子主體
21a:導電體
22:線路部
22a:外接凸塊
22b:結合層
23:導電柱
24:佈線結構
241:線路層
25:包覆層
26:電子元件
27:導電元件
27a:凸塊底下金屬層
270:金屬柱
271:銲錫材料
28:封裝層
29:保護層

Claims (28)

  1. 一種電子封裝件，係包括：包覆層；電子結構，係嵌埋於該包覆層中且具有複數導電體；複數導電柱，係嵌埋於該包覆層中；以及保護層，係嵌埋於該包覆層中並同時直接包覆該複數導電體及該複數導電柱，且令該複數導電體之部分表面及該複數導電柱之部分表面外露出該保護層及該包覆層。
  2. 如請求項1所述之電子封裝件，其中，該包覆層之一表面係齊平該保護層之一表面、該導電柱之端部之表面與該導電體之端面。
  3. 如請求項1所述之電子封裝件，其中，該複數導電柱相鄰之間距係小於150微米。
  4. 如請求項1所述之電子封裝件，其中，形成該保護層之材質係為絕緣材。
  5. 如請求項1所述之電子封裝件，其中，該保護層係包覆該導電柱之端部而未包覆該導電柱之全部。
  6. 如請求項1所述之電子封裝件，其中，該保護層包覆該導電柱之長度係大於該保護層包覆該導電體之長度。
  7. 如請求項1所述之電子封裝件，其中，該保護層之硬度係大於該導電體之硬度。
  8. 如請求項1所述之電子封裝件，其中，該保護層之硬度係大於該導電柱之硬度。
  9. 如請求項1所述之電子封裝件，其中，該保護層之硬度係大於400Mpa。
  10. 如請求項1所述之電子封裝件，復包括形成於該包覆層與該保護層上且電性連接該複數導電柱與該複數導電體之線路結構。
  11. 如請求項10所述之電子封裝件，復包括配置於該線路結構上且電性連接該線路結構之電子元件。
  12. 如請求項1所述之電子封裝件，復包括形成於該包覆層上之佈線結構，且令該佈線結構電性連接該複數導電柱與該電子結構。
  13. 如請求項12所述之電子封裝件，復包括形成於該佈線結構上且電性連接該佈線結構之複數導電元件。
  14. 一種電子封裝件之製法，係包括：於一承載件上配置複數導電柱及一具有複數導電體之電子結構；將保護層形成於該電子結構及該複數導電柱上，以令該保護層同時直接包覆該複數導電體及該複數導電柱；於該承載件上形成一包覆層，以使該包覆層包覆該電子結構、該保護層與該複數導電柱，且令該複數導電體之端面及該複數導電柱之端部之表面外露出該保護層及該包覆層；以及移除該承載件。
  15. 如請求項14所述之電子封裝件之製法，復包括整平製程，使該包覆層之一表面齊平該保護層之一表面、該導電柱之端部之表面與該導電體之端面。
  16. 如請求項15所述之電子封裝件之製法，其中，該整平製程係藉由研磨方式，移除該保護層之部分材質與該包覆層之部分材質。
  17. 如請求項16所述之電子封裝件之製法，其中，該保護層包覆該導電柱之端部之長度係大於研磨深度。
  18. 如請求項14所述之電子封裝件之製法，其中，該複數導電柱相鄰之間距係小於150微米。
  19. 如請求項14所述之電子封裝件之製法，其中，形成該保護層之材質係為絕緣材。
  20. 如請求項14所述之電子封裝件之製法，其中，該保護層係包覆該導電柱之端部而未包覆該導電柱之全部。
  21. 如請求項14所述之電子封裝件之製法，其中，該保護層包覆該導電柱之長度係大於該保護層包覆該導電體之長度。
  22. 如請求項14所述之電子封裝件之製法，其中，該保護層之硬度係大於該導電體之硬度。
  23. 如請求項14所述之電子封裝件之製法，其中，該保護層之硬度係大於該導電柱之硬度。
  24. 如請求項14所述之電子封裝件之製法，其中，該保護層之硬度係大於400Mpa。
  25. 如請求項14所述之電子封裝件之製法，復包括形成線路結構於該包覆層與該保護層上，以令該線路結構電性連接該複數導電柱與該複數導電體。
  26. 如請求項25所述之電子封裝件之製法，復包括配置電子元件於該線路結構上，且令該電子元件電性連接該線路結構。
  27. 如請求項14所述之電子封裝件之製法，復包括形成佈線結構於該包覆層上，以令該佈線結構電性連接該複數導電柱與該電子結構。
  28. 如請求項27所述之電子封裝件之製法，復包括形成複數導電元件於該佈線結構上，且令該複數導電元件電性連接該佈線結構。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202022959A (zh) * 2018-12-05 2020-06-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TWI728936B (zh) * 2020-11-12 2021-05-21 矽品精密工業股份有限公司 電子封裝件及其製法
TWI733569B (zh) * 2020-08-27 2021-07-11 矽品精密工業股份有限公司 電子封裝件及其製法
TW202129829A (zh) * 2019-03-04 2021-08-01 新加坡商Ｐｅｐ創新私人有限公司 晶片封裝結構

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202022959A (zh) * 2018-12-05 2020-06-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TW202129829A (zh) * 2019-03-04 2021-08-01 新加坡商Ｐｅｐ創新私人有限公司 晶片封裝結構
TWI733569B (zh) * 2020-08-27 2021-07-11 矽品精密工業股份有限公司 電子封裝件及其製法
TWI728936B (zh) * 2020-11-12 2021-05-21 矽品精密工業股份有限公司 電子封裝件及其製法

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