TWI803813B - 半導體裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種可抑制由記憶體孔之形狀引起之問題之半導體裝置及其製造方法。
實施方式之半導體裝置具備積層膜，上述積層膜交替地包含複數個電極層與複數個絕緣層。上述裝置進而具備第1絕緣膜、電荷蓄積層、第2絕緣膜及第1半導體層，其等依序設置於上述積層膜內。上述裝置進而具備複數個第1膜，上述複數個第1膜設置於上述第1絕緣膜與上述複數個絕緣層之間。並且，上述複數個第1膜中之至少任一個包含第2半導體層。

Description

半導體裝置及其製造方法
本發明之實施方式係關於一種半導體裝置及其製造方法。
當記憶體孔之直徑於記憶體孔之上部與下部之間存在較大差異時，有可能產生電極層嵌埋不良或絕緣膜中有孔隙等各種問題。
本發明所欲解決之問題在於提供一種可抑制由記憶體孔之形狀引起之問題之半導體裝置及其製造方法。
實施方式之半導體裝置具備積層膜，上述積層膜交替地包含複數個電極層與複數個絕緣層。上述裝置進而具備第1絕緣膜、電荷蓄積層、第2絕緣膜及第1半導體層，其等依序設置於上述積層膜內。上述裝置進而具備複數個第1膜，上述複數個第1膜設置於上述第1絕緣膜與上述複數個絕緣層之間。並且，上述複數個第1膜中之至少任一個包含第2半導體層。
1:基板
2:層間絕緣膜
3:源極層
4:層間絕緣膜
5:閘極層
5':犧牲層
5a:障壁金屬層
5b:電極材料層
6:層間絕緣膜
7:下部積層膜
7':下部積層膜
8:層間絕緣膜
9:上部積層膜
9':上部積層膜
10:層間絕緣膜
11:半導體層
12:柱狀部
12a:下部柱狀部
12b:上部柱狀部
12c:中間部
13:汲極層
14:層間絕緣膜
15:絕緣膜
16:絕緣膜
17:絕緣膜
21:電極層
21':犧牲層
21a:障壁金屬層
21b:電極材料層
22:絕緣層
31:間隔膜
31a:絕緣膜
31b:絕緣膜
31c:半導體層
32:阻擋絕緣膜
33:電荷蓄積層
34:隧道絕緣膜
35:通道半導體層
35a:半導體層
35b:半導體層
35c:半導體層
36:核心絕緣膜
41:金屬層
A1:區域
A2:區域
B1:區域
B2:區域
H1:記憶體孔
H2:開口部
H3:空腔
H4:空腔
Ha:下部記憶體孔
Hb:上部記憶體孔
Hc:中間開口部
R1:區域
R2:區域
圖1係表示第1實施方式之半導體裝置之構造之剖視圖。
圖2(a)、(b)係表示第1實施方式之半導體裝置之構造之放大剖視圖。
圖3(a)~圖6(b)係表示第1實施方式之半導體裝置之製造方法之剖視圖。
圖7係用以說明第1實施方式之半導體裝置之製造方法之剖視圖。
圖8(a)~(c)係用以說明第1實施方式之半導體裝置之製造方法之剖視圖。
圖9係表示第2實施方式之半導體裝置之構造之剖視圖。
圖10(a)、(b)係表示第2實施方式之半導體裝置之構造之放大剖視圖。
圖11(a)~圖13(b)係表示第2實施方式之半導體裝置之製造方法之剖視圖。
以下，參照圖式對本發明之實施方式進行說明。於圖1至圖13中，對相同構成標註相同符號，省略重複之說明。
(第1實施方式)
圖1係表示第1實施方式之半導體裝置之構造之剖視圖。圖1之半導體裝置例如係三維記憶體。
圖1之半導體裝置具備：基板1、層間絕緣膜2、作為第3配線層之例之源極層3、層間絕緣膜4、作為第2配線層之例之閘極層5、層間絕緣膜6、下部積層膜7、層間絕緣膜8、上部積層膜9、層間絕緣膜10、作為第3半導體層之例之複數個半導體層11、複數個柱狀部12、作為第1配線層之例之汲極層13、層間絕緣膜14及作為第5絕緣膜之例之複數個絕緣膜15。下部積層膜7與上部積層膜9係積層膜之例。各柱狀部12包含下部柱狀部12a、上部柱狀部12b及中間部12c。
下部積層膜7交替地包含複數個電極層21與複數個絕緣層 22。上部積層膜9亦同樣交替包含複數個電極層21與複數個絕緣層22。各柱狀部12依序包含：作為複數個第1膜之例之複數個間隔膜31、作為第1絕緣膜之例之阻擋絕緣膜32、電荷蓄積層33、作為第2絕緣膜之例之隧道絕緣膜34、作為第1半導體層之例之通道半導體層35及核心絕緣膜36。除了部分間隔膜31以外，各間隔膜31包含：作為第3絕緣膜之例之絕緣膜31a、作為第4絕緣膜之例之絕緣膜31b及作為第2半導體層之例之半導體層31c。
基板1例如係矽基板等半導體基板。圖1示出與基板1之表面平行且互相垂直之X方向及Y方向、以及與基板1之表面垂直之Z方向。於本說明書中，將+Z方向視為上方向，將-Z方向視為下方向。-Z方向可與重力方向一致，亦可不與重力方向一致。
層間絕緣膜2、源極層3、層間絕緣膜4、閘極層5及層間絕緣膜6依序形成於基板1上。層間絕緣膜2例如係氧化矽膜。源極層3例如係包含金屬層與半導體層之積層膜。層間絕緣膜4例如係氧化矽膜。閘極層5例如係金屬層。層間絕緣膜6例如係氧化矽膜。
下部積層膜7包含層間絕緣膜6上交替積層之複數個電極層21與複數個絕緣層22。下部積層膜7內之各電極層21例如係金屬層，作為三維記憶體之字元線發揮功能。下部積層膜7內之各絕緣層22例如係氧化矽膜。層間絕緣膜8形成於下部積層膜7上。層間絕緣膜8例如係氧化矽膜。
上部積層膜9包含層間絕緣膜8上交替積層之複數個電極層21與複數個絕緣層22。上部積層膜9內之各電極層21例如係金屬層，作為三維記憶體之字元線發揮功能。上部積層膜9內之各絕緣層22例如係氧化 矽膜。層間絕緣膜10形成於上部積層膜9上。層間絕緣膜10例如係氧化矽膜。
各半導體層11形成於源極層3、層間絕緣膜4、閘極層5及層間絕緣膜6內，與源極層3電性連接。各半導體層11例如係藉由磊晶生長而形成之多晶矽層。
各柱狀部12形成於層間絕緣膜6、下部積層膜7、層間絕緣膜8及上部積層膜9內，配置於對應之半導體層11上。各柱狀部12具有於Z方向上延伸之柱狀形狀。各柱狀部12包含：下部柱狀部12a，其大部分形成於下部積層膜7內；上部柱狀部12b，其大部分形成於上部積層膜9內；及中間部12c，其形成於層間絕緣膜8內，將下部柱狀部12a與上部柱狀部12b連接。
汲極層13與層間絕緣膜14依序形成於層間絕緣膜10及複數個柱狀部12上。汲極層13例如係多晶矽層。層間絕緣膜14例如係氧化矽膜。
各絕緣膜15形成於對應之半導體層11之側面，具有包圍對應之半導體層11之環狀形狀。各絕緣膜15例如係氧化矽膜。閘極層5介隔絕緣膜15包圍各個半導體層11。
各間隔膜31形成於對應之絕緣層22之側面，配置於對應之絕緣層22與阻擋絕緣膜32之間。各間隔膜31具有包圍阻擋絕緣膜32之環狀形狀。各柱狀部12所包含之複數個間隔膜31係如下所述將1個間隔膜31分割而形成。
除了部分間隔膜31以外，各間隔膜31包含絕緣膜31a、絕緣膜31b及半導體層31c。絕緣膜31a形成於半導體層31c之下表面。絕緣 膜31a例如係氧化矽膜。絕緣膜31b形成於半導體層31c之上表面。絕緣膜31b例如係氧化矽膜。半導體層31c夾於絕緣膜31a與絕緣膜31b之間。半導體層31c例如係非晶矽層或多晶矽層。如下所述，本實施方式之各間隔膜31原本僅包含半導體層31c，半導體層31c之一部分被氧化而形成絕緣膜31a、31b。
再者，各柱狀部12內之最上部之間隔膜31僅包含絕緣膜31a與半導體層31c。又，各柱狀部12內之最下部之間隔膜31僅包含絕緣膜31b與半導體層31c。
阻擋絕緣膜32、電荷蓄積層33、隧道絕緣膜34、通道半導體層35及核心絕緣膜36介隔複數個間隔膜31形成於層間絕緣膜6、下部積層膜7、層間絕緣膜8及上部積層膜9之側面。阻擋絕緣膜32例如係氧化矽膜。電荷蓄積層33例如係氮化矽膜。隧道絕緣膜34例如係氧化矽膜。通道半導體層35例如係多晶矽層。通道半導體層35與半導體層11相接，經由半導體層11與源極層3電性連接。通道半導體層35進而與汲極層13相接，與汲極層13電性連接。核心絕緣膜36例如係氧化矽膜。
圖2係表示第1實施方式之半導體裝置之構造之放大剖視圖。圖2(a)表示經放大之圖1所示區域R1。圖2(b)表示經放大之圖1所示區域R2。
如圖2(b)所示，本實施方式之閘極層5介隔絕緣膜16形成於層間絕緣膜4之上表面、層間絕緣膜6之下表面及絕緣膜15之側面。絕緣膜16例如係Al2O3膜(氧化鋁膜)等金屬絕緣膜。本實施方式之閘極層5包含依序形成於絕緣膜16之表面之障壁金屬層5a與電極材料層5b。障壁金屬層5a例如係TiN膜(氮化鈦膜)。電極材料層5b例如係W(鎢)層。
如圖2(a)、圖2(b)所示，本實施方式之各電極層21介隔絕緣膜17形成於絕緣層22等之上表面、絕緣層22等之下表面及阻擋絕緣膜32之側面。絕緣膜16例如係Al2O3膜等金屬絕緣膜。本實施方式之絕緣膜16與阻擋絕緣膜32一起作為三維記憶體之各記憶胞之阻擋絕緣膜發揮功能。本實施方式之各電極層21包含依序形成於絕緣膜17表面之障壁金屬層21a與電極材料層21b。障壁金屬層21a例如係TiN膜。電極材料層21b例如係W層。
圖2(a)、圖2(b)進一步示出各間隔膜31內之絕緣膜31a、絕緣膜31b及半導體層31c。如下所述，本實施方式之各間隔膜31原本僅包含半導體層31c，半導體層31c之一部分被氧化而形成絕緣膜31a、31b。於本實施方式中，於各間隔膜31僅包含半導體層31c之期間，各間隔膜31之Z方向之寬度與各絕緣層22之厚度(即Z方向之寬度)大致相同。然而，於半導體層31c被氧化時，各間隔膜31膨脹，因此圖2(a)、圖2(b)所示之各間隔膜31之Z方向之寬度大於各絕緣層22之厚度。再者，各間隔膜31之Z方向之寬度與絕緣層22之厚度方向上之各間隔膜31之寬度相當。
圖3至圖6係表示第1實施方式之半導體裝置之製造方法之剖視圖。
首先，於基板1上依序形成層間絕緣膜2、源極層3、層間絕緣膜4、犧牲層5'、層間絕緣膜6、下部積層膜7'、層間絕緣膜8、上部積層膜9'及層間絕緣膜10(圖3(a))。犧牲層5'例如係氮化矽膜。下部積層膜7'形成為交替地包含複數個犧牲層21'與複數個絕緣層22。上部積層膜9'亦同樣形成為交替地包含複數個犧牲層21'與複數個絕緣層22。下部積層膜7'及上部積層膜9'內之各犧牲層21'例如係氮化矽膜。犧牲層21'係第1絕 緣層之例，絕緣層22係第2絕緣層之例。
其次，於層間絕緣膜10、上部積層膜9'、層間絕緣膜8、下部積層膜7'、層間絕緣膜6、犧牲層5'、層間絕緣膜4及源極層3內形成複數個記憶體孔H1(圖3(a))。圖3(a)例示了該等記憶體孔H1中之1個。本實施方式之各記憶體孔H1包含：下部記憶體孔Ha，其大部分形成於下部積層膜7'內；上部記憶體孔Hb，其大部分形成於上部積層膜9'內；及中間開口部Hc，其形成於層間絕緣膜8內，將下部記憶體孔Ha與上部記憶體孔Hb連接。本實施方式之記憶體孔H1係孔之例。
本實施方式之下部記憶體孔Ha之深度與直徑之比即縱橫比較大，因此下部記憶體孔Ha越深，下部記憶體孔Ha之蝕刻加上越困難。因此，本實施方式之下部記憶體孔Ha之直徑朝-Z方向逐漸減少。因相同理由，本實施方式之上部記憶體孔Hb之直徑朝-Z方向逐漸減少。另一方面，本實施方式之層間絕緣膜8係矽絕緣膜，容易蝕刻，因此中間開口部Hc之直徑大於下部記憶體孔Ha之上端直徑及上部記憶體孔Hb之下端直徑。
其次，於各記憶體孔H1內之底部形成半導體層11(圖3(b))。藉此，半導體層11與源極層3電性連接。其次，於各記憶體孔H1內依序形成間隔膜31、阻擋絕緣膜32、電荷蓄積層33、隧道絕緣膜34及通道半導體層35用半導體層35a(圖3(b))。再者，藉由圖3(b)之步驟形成之間隔膜31係非晶矽層，未對應各絕緣層22加以分割。該非晶矽層係第2半導體層之例。又，藉由圖3(b)之步驟形成之半導體層35a例如係非晶矽層。
其次，於各記憶體孔H1內之間隔膜31、阻擋絕緣膜32、電荷蓄積層33、隧道絕緣膜34及半導體層35a之底部，形成開口部H2(圖 4(a))。藉此，半導體層11於開口部H2內露出。
其次，於各記憶體孔H1內依序形成通道半導體層35用半導體層35b、核心絕緣膜36及通道半導體層35用半導體層35c(圖4(b))。藉此，包含半導體層35a、35b、35c之通道半導體層35形成於各記憶體孔H1內。又，藉由半導體層35b形成於開口部H2內，通道半導體層35與半導體層11電性連接。藉由圖4(b)之步驟形成之半導體層35b、35c例如係非晶矽層。如此，柱狀部12形成於各記憶體孔H1內。再者，形成於記憶體孔H1外之通道半導體層35等係藉由CMP(Chemical Mechanical Polishing，化學機械研磨)去除。其次，於層間絕緣膜10及柱狀部12上形成汲極層13(圖4(b))。藉此，汲極層13與通道半導體層35電性連接。
再者，於本實施方式中，形成半導體層35a、35b、35c之後，進行半導體層35a、35b、35c之結晶化退火。藉此，半導體層35a、35b、35c從非晶矽層變化為多晶矽層。此時，間隔膜31內之非晶矽層亦可變化為多晶矽層。
其次，形成貫通汲極層13、層間絕緣膜10、上部積層膜9'、層間絕緣膜8及下部積層膜7'之未圖示之狹縫，使用磷酸從狹縫去除犧牲層5'、21'(圖5(a))。結果，於去除了犧牲層5'之區域形成空腔H3，於去除了複數個犧牲層21'之區域形成複數個空腔H4。該等空腔H4係凹部之例。
其次，使用磷酸，從該等空腔H4去除間隔膜31之一部分(圖5(b))。具體而言，去除該等空腔H4與阻擋絕緣膜32之間的間隔膜31，使得阻擋絕緣膜32之側面於該等空腔H4內露出。結果，間隔膜31對應各絕緣層22被分割。圖5(b)示出殘留於複數個絕緣層22與阻擋絕緣膜32之間 的複數個間隔膜31。
於圖5(b)中，各間隔膜31之Z方向之寬度與各絕緣層22之厚度(即Z方向之寬度)大致相同。再者，亦可於圖5(b)之步驟中對各間隔膜31進行過蝕刻，使得各間隔膜31之Z方向之寬度變得較各絕緣層22之厚度為薄。
其次，利用空腔H4將各間隔膜31之表面(下表面及上表面)氧化(圖6(a))。結果，於各間隔膜31之下表面附近與上表面附近形成絕緣膜31a與絕緣膜31b，半導體層31c殘存於各間隔膜31之絕緣膜31a與絕緣膜31b之間。半導體層31c例如係非晶矽層或多晶矽層。絕緣膜31a、31b例如係氧化矽膜。於本實施方式中，因各間隔膜31之表面被氧化，從而各間隔膜31之Z方向之寬度變得大於各絕緣層22之厚度(參照圖2(a)及圖2(b))。其次，於空腔H3內之半導體層11之側面形成絕緣膜15(圖6(a))。
再者，於圖6(a)中，柱狀部12內之最上部之間隔膜31僅包含絕緣膜31a與半導體層31c。又，柱狀部12內之最下部之間隔膜31僅包含絕緣膜31b與半導體層31c。
其次，於空腔H3內依序形成未圖示之絕緣膜16與閘極層5，於各空腔H4內依序形成未圖示之絕緣膜17與電極層21(圖6(b))。如參照圖2(a)及圖2(b)所說明，閘極層5形成為依序包含障壁金屬層5a與電極材料層5b，各電極層21形成為依序包含障壁金屬層21a與電極材料層21b。如此，於層間絕緣膜6上形成交替地包含複數個電極層21與複數個絕緣層22之下部積層膜7，於層間絕緣膜8上形成於層間絕緣膜8上交替地包含複數個電極層21與複數個絕緣層22之上部積層膜9。其次，於汲極層13上形成層間絕緣膜14(圖6(b))。
其後，於基板1上形成各種插塞層、配線層、層間絕緣膜等。以此方式製造本實施方式之半導體裝置。
以下，參照圖1至圖6，對第1實施方式之半導體裝置進一步進行詳細說明。於該說明中，亦適當參照圖7。圖7係用以說明第1實施方式之半導體裝置之製造方法之剖視圖。
圖7於與圖3(a)相同之剖面中，示出了下部記憶體孔Ha之處於下部之下部記憶體孔Ha間之距離D1、下部記憶體孔Ha之處於上部之下部記憶體孔Ha間之距離D2、上部記憶體孔Hb之處於下部之上部記憶體孔Hb間之距離D3、及上部記憶體孔Hb之處於上部之上部記憶體孔Hb間之距離D4。
如上所述，本實施方式之下部記憶體孔Ha之深度與直徑之比即縱橫比較大，因此下部記憶體孔Ha越深，下部記憶體孔Ha之蝕刻加工越困難。因此，圖7所示之各下部記憶體孔Ha之直徑朝-Z方向逐漸減少。同樣，圖7所示之各上部記憶體孔Hb之直徑朝-Z方向逐漸減少。
因此，下部記憶體孔Ha之處於上部之下部記憶體孔Ha間之距離D2短於下部記憶體孔Ha之處於下部之下部記憶體孔Ha間之距離D1(D2<D1)。同樣，上部記憶體孔Hb之處於上部之上部記憶體孔Hb間之距離D4短於上部記憶體孔Hb之處於下部之上部記憶體孔Hb間之距離D3(D4<D3)。
此情形時，於下部記憶體孔Ha之上部附近、上部記憶體孔Hb之上部附近，變得難以藉由圖6(b)之步驟於空腔H4內嵌埋電極層21。因此，有可能產生如下各種問題：電極層21之電阻變高；因電極層21嵌埋不足而發生F(氟)脫氣不良；產生SiO2孔隙等。此情形時，想到藉由使 各記憶體孔H1之直徑變小而使距離D2、距離D4變長。然而，若使各記憶體孔H1之直徑變小，則難以於各記憶體孔H1之底部形成開口部H2。
因此，於本實施方式中，藉由圖3(b)之步驟，於各記憶體孔H1內介隔間隔膜31形成阻擋絕緣膜32。繼而，藉由圖5(b)之步驟，將犧牲層21'前端之間隔膜31去除後，藉由圖6(b)之步驟於空腔H4內形成電極層21。根據本實施方式，藉由去除間隔膜31，可使空腔H4之體積變大。藉此，可容易於空腔H4內嵌埋電極層21，可抑制上述之電阻、脫氣不良、孔隙之問題。
又，於本實施方式中，藉由圖6(a)之步驟，使用空腔H4使各間隔膜31之表面氧化。藉此，可抑制不同之電極層21彼此藉由間隔膜31電性連接，可抑制電極層21間之漏電流。再者，藉由使絕緣膜31a、31b占各間隔膜31之比例變高，可提高電極層21間之耐漏電性。
圖8係用以說明第1實施方式之半導體裝置之製造方法之剖視圖。
圖8(a)表示存在3個記憶體孔H1之XY剖面。符號L表示記憶體孔H1間之間距。符號C1表示該XY剖面上之各記憶體孔H1之直徑(diameter)。
圖8(b)表示3個記憶體孔H1之相同XY剖面，但該XY剖面上之各記憶體孔H1之直徑從C1增加至C2。這表示如下情形，各記憶體孔H1之直徑之設計值原本為C1，各記憶體孔H1之直徑之測定值卻變成了C2。即，圖8(b)所表示之情形為，各記憶體孔H1之直徑從設計值C1增大了「C2-C1」之量。
於本實施方式中，藉由圖3(a)之步驟形成記憶體孔H1以 後，測定記憶體孔H1之直徑。繼而，基於記憶體孔H1之直徑之測定值，調整藉由圖3(b)之步驟形成之間隔膜31之厚度。例如，當記憶體孔H1之直徑之設計值為C1，記憶體孔H1之直徑之測定值為C2時，將間隔膜31之厚度設定為(C2-C1)/2。藉此，可以與如下情形相同之尺寸來形成阻擋絕緣膜32等(圖8(c))，上述情形係指記憶體孔H1之直徑與設計值C1一致。圖8(c)中，間隔膜31之內徑設定為C1。如此，本實施方式之間隔膜31可用於修正記憶體孔H1之直徑誤差。藉此，可抑制例如電極層21之電阻差異。
如上所述，於本實施方式中，於記憶體孔H1內介隔間隔膜31形成阻擋絕緣膜32。因此，根據本實施方式，可抑制上述之電阻、脫氣不良、孔隙之問題等由記憶體孔H1之形狀引起之問題。
(第2實施方式)
圖9係表示第2實施方式之半導體裝置之構造之剖視圖。
如圖9所示，本實施方式之半導體裝置具備與第1實施方式之半導體裝置相同之構成要素。例如，本實施方式之各柱狀部12與第1實施方式之各柱狀部12同樣具備複數個間隔膜31。但是，本實施方式之間隔膜31之厚度根據間隔膜31之設置高度(Z座標)而發生變化。
例如，下部柱狀部12a內之各間隔膜31之設置高度越低，該間隔膜31之厚度(膜厚)越薄。因此，下部柱狀部12a內之各間隔膜31之內徑越小，該間隔膜31之厚度越薄。例如，下部柱狀部12a內之最上部之間隔膜31具有厚於下部柱狀部12a內之其他間隔膜31之膜厚，且具有大於下部柱狀部12a內之其他間隔膜31之內徑。於本實施方式之下部柱狀部12a內，某高度上之間隔膜31之厚度隨著該高度降低而變薄，且隨著該高 度上之間隔膜31之內徑變小而變薄。
上部柱狀部12b亦同樣如此。上部柱狀部12b內之各間隔膜31之設置高度越低，該間隔膜31之厚度(膜厚)越薄。因此，上部柱狀部12b內之各間隔膜31之內徑越小，該間隔膜31之厚度越薄。例如，上部柱狀部12b內之最上部之間隔膜31具有厚於上部柱狀部12b內之其他間隔膜31之膜厚，且具有大於上部柱狀部12b內之其他間隔膜31之內徑。於本實施方式之上部柱狀部12b內，某高度上之間隔膜31之厚度隨著該高度降低而變薄，且隨著該高度上之間隔膜31之內徑變小而變薄。
又，本實施方式之下部積層膜7包含：區域A1，其於阻擋絕緣膜32與絕緣層22之間存在間隔膜31；及區域A2，其於阻擋絕緣膜32與絕緣層22之間不存在間隔膜31。區域A2位於區域A1下。區域A1係第1區域之例，區域A2係第2區域之例。
上部柱狀部12b亦同樣如此。本實施方式之上部積層膜9包含：區域B1，其於阻擋絕緣膜32與絕緣層22之間存在間隔膜31；及區域B2，其於阻擋絕緣膜32與絕緣層22之間不存在間隔膜31。區域B2位於區域B1下。區域B1係第1區域之例，區域B2係第2區域之例。
根據本實施方式，可於下部柱狀部12a之下部與上部之間有效地縮小記憶體孔之直徑差。即，可以與記憶體孔之直徑差較小之情形相同之形狀形成阻擋絕緣膜32等。藉此，可抑制由記憶體孔之直徑差引起之問題。上部柱狀部12b亦同樣如此。
圖10係表示第2實施方式之半導體裝置之構造之放大剖視圖。圖10(a)表示經放大之圖9所示之區域R1。圖10(b)表示經放大之圖9所示之區域R2。
如圖10(b)所示，本實施方式之閘極層5介隔絕緣膜16形成於層間絕緣膜4之上表面、層間絕緣膜6之下表面及絕緣膜15之側面。本實施方式之閘極層5包含依序形成於絕緣膜16之表面之障壁金屬層5a及電極材料層5b。
如圖10(a)、圖10(b)所示，本實施方式之各電極層21介隔絕緣膜17形成於絕緣層22等之上表面、絕緣層22等之下表面及阻擋絕緣膜32之側面。本實施方式之各電極層21包含依序形成於絕緣膜17之表面之障壁金屬層21a與電極材料層21b。
圖10(a)示出了各間隔膜31內之絕緣膜31a、絕緣膜31b及半導體層31c。如下所述，本實施方式之各間隔膜31原本僅包含半導體層31c，半導體層31c之一部分被氧化而形成絕緣膜31a、31b。於本實施方式中，於各間隔膜31僅包含半導體層31c之期間，各間隔膜31之Z方向之寬度與各絕緣層22之厚度(即Z方向之寬度)大致相同。然而，於半導體層31c被氧化時，各間隔膜31膨脹，因此圖10(a)所示之各間隔膜31之Z方向之寬度大於各絕緣層22之厚度。再者，各間隔膜31之Z方向之寬度與絕緣層22之厚度方向上之各間隔膜31之寬度相當。
圖11至圖13係表示第2實施方式之半導體裝置之製造方法之剖視圖。
首先，於基板1上依序形成層間絕緣膜2、源極層3、層間絕緣膜4、犧牲層5'、層間絕緣膜6、下部積層膜7'及層間絕緣膜8(圖11(a))。下部積層膜7'形成為交替地包含複數個犧牲層21'與複數個絕緣層22。
其次，於層間絕緣膜8、下部積層膜7'、層間絕緣膜6、犧 牲層5'、層間絕緣膜4及源極層3內形成複數個記憶體孔H1之一部分(圖11(a))。圖11(a)示出了形成有下部記憶體孔Ha及中間開口部Hc之情形，上述下部記憶體孔Ha及中間開口部Hc構成該等記憶體孔H1中之1個。
其次，於各記憶體孔H1(下部記憶體孔Ha)內之底部形成半導體層11(圖11(a))。藉此，半導體層11與源極層3電性連接。其次，於各記憶體孔H1(下部記憶體孔Ha及中間開口部Hc)內，依序形成間隔膜31之一部分與金屬層41(圖11(a))。再者，藉由圖11(a)之步驟形成之間隔膜31係非晶矽層，未對應各絕緣層22加以分割。金屬層41例如係包含TiN膜與W層之積層膜。本實施方式之金屬層41係以將各記憶體孔H1之下部記憶體孔Ha及中間開口部Hc與氣隙一起嵌埋之方式形成。
其次，於層間絕緣膜8及金屬層41上，依序形成上部積層膜9'及層間絕緣膜10(圖11(b))。上部積層膜9'形成為交替地包含複數個犧牲層21'與複數個絕緣層22。
其次，於層間絕緣膜10及上部積層膜9'內形成複數個記憶體孔H1之剩餘部分(圖11(b))。圖11(b)示出了進一步形成有上部記憶體孔Hb之情形，上述上部記憶體孔Hb構成該等記憶體孔H1中之1個。
其次，於各記憶體孔H1(上部記憶體孔Hb)內形成間隔膜31之剩餘部分(圖11(b))。再者，藉由圖11(b)之步驟形成之間隔膜31係非晶矽層，未對應各絕緣層22加以分割。其次，從各記憶體孔H1去除金屬層41(圖11(b))。
於圖11(a)之步驟中，例如以覆蓋率變差之方式形成間隔膜31。藉此，可使該間隔膜31之膜厚朝-Z方向逐漸減少。同樣地，於圖11(b)之步驟中，例如以覆蓋率變差之方式形成間隔膜31。藉此，可使該 間隔膜31之膜厚朝-Z方向逐漸減少。
其次，於各記憶體孔H1內依序形成阻擋絕緣膜32、電荷蓄積層33、隧道絕緣膜34、通道半導體層35及核心絕緣膜36(圖12(a))。圖12(a)之步驟以與圖3(b)、圖4(a)及圖4(b)之步驟相同之方式進行。藉由圖12(a)之步驟形成之通道半導體層35例如係非晶矽層。如此，於各記憶體孔H1內形成柱狀部12。再者，藉由CMP去除形成於記憶體孔H1外之通道半導體層35等。其次，於層間絕緣膜10及柱狀部12上形成汲極層13(圖12(a))。
再者，於本實施方式中，於形成通道半導體層35之後，進行通道半導體層35之結晶化退火。藉此，通道半導體層35從非晶矽層變化為多晶矽層。此時，下部記憶體孔Ha及上部記憶體孔Hb內所形成之間隔膜31內之非晶矽層亦可變化為多晶矽層。
其次，形成貫通汲極層13、層間絕緣膜10、上部積層膜9'、層間絕緣膜8及下部積層膜7'之未圖示之狹縫，使用磷酸從狹縫去除犧牲層5'、21'(圖12(b))。結果，於去除了犧牲層5'之區域形成空腔H3，於去除了複數個犧牲層21'之區域形成複數個空腔H4。
其次，使用磷酸，從該等空腔H4去除間隔膜31之一部分(圖13(a))。具體而言，去除該等空腔H4與阻擋絕緣膜32之間的間隔膜31，使得阻擋絕緣膜32之側面於該等空腔H4內露出。結果，間隔膜31對應各絕緣層22被分割。圖13(a)示出了複數個絕緣層22與阻擋絕緣膜32之間殘留之複數個間隔膜31。
於圖13(a)中，各間隔膜31之Z方向之寬度與各絕緣層22之厚度(即Z方向之寬度)大致相同。再者，亦可於圖13(a)之步驟中對各間隔 膜31進行過蝕刻，使得各間隔膜31之Z方向之寬度變得較各絕緣層22之厚度薄。
其次，利用空腔H4將各間隔膜31之表面(下表面及上表面)氧化(圖13(b))。結果，於各間隔膜31之下表面附近與上表面附近形成絕緣膜31a及絕緣膜31b，半導體層31c殘存於各間隔膜31之絕緣膜31a與絕緣膜31b之間。半導體層31c例如係非晶矽層或多晶矽層。絕緣膜31a、31b例如係氧化矽膜。於本實施方式中，藉由各間隔膜31之表面被氧化，各間隔膜31之Z方向之寬度變得大於各絕緣層22之厚度(參照圖10(a))。其次，於空腔H3內之半導體層11之側面形成絕緣膜15(圖13(b))。
其次，於空腔H3內依序形成未圖示之絕緣膜16與閘極層5，於各空腔H4內依序形成未圖示之絕緣膜17與電極層21(圖13(b))。如參照圖10(a)及圖10(b)所說明，閘極層5形成為依序包含障壁金屬層5a與電極材料層5b，各電極層21形成為依序包含障壁金屬層21a與電極材料層21b。如此，於層間絕緣膜6上形成交替地包含複數個電極層21與複數個絕緣層22之下部積層膜7，於層間絕緣膜8上形成交替地包含複數個電極層21與複數個絕緣層22之上部積層膜9。其次，於汲極層13上形成層間絕緣膜14(圖13(b))。
之後，於基板1上形成各種插塞層、配線層、層間絕緣膜等。以此方式製造本實施方式之半導體裝置。
如上所述，於本實施方式中，於記憶體孔H1內介隔間隔膜31形成阻擋絕緣膜32。因此，根據本實施方式，可抑制上述之電阻、脫氣不良、孔隙之問題等由記憶體孔H1之形狀引起之問題。又，根據本實施方式，藉由形成膜厚發生變化之間隔膜31，可有效地抑制記憶體孔H1 之直徑變化。
對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等實施方式可以其他各種方式實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施方式及其變化包含於發明範圍及主旨中，同樣包含於申請專利範圍所記載之發明中及其同等範圍內。
[相關申請]
本申請享有以日本專利申請2020-048182號(申請日：2020年3月18日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
1:基板
2:層間絕緣膜
3:源極層
4:層間絕緣膜
5:閘極層
6:層間絕緣膜
7:下部積層膜
8:層間絕緣膜
9:上部積層膜
10:層間絕緣膜
11:半導體層
12:柱狀部
12a:下部柱狀部
12b:上部柱狀部
12c:中間部
13:汲極層
14:層間絕緣膜
15:絕緣膜
21:電極層
22:絕緣層
31:間隔膜
31a:絕緣膜
31b:絕緣膜
31c:半導體層
32:阻擋絕緣膜
33:電荷蓄積層
34:隧道絕緣膜
35:通道半導體層
36:核心絕緣膜
R1:區域
R2:區域

Claims (20)

  1. 一種半導體裝置，其具備：積層膜，其交替地包含複數個電極層與複數個絕緣層；阻擋絕緣膜、電荷蓄積層、隧道絕緣膜及通道半導體層，其等係於上述積層膜與核心絕緣膜之間，於與積層方向交叉之方向上依序設置；及複數個間隔膜，其等設置於上述阻擋絕緣膜與上述複數個絕緣層之間；上述複數個間隔膜中之至少任一個包含第2半導體層。
  2. 如請求項1之半導體裝置，其中上述複數個間隔膜中之至少任一個包含設置於上述第2半導體層下之第3絕緣膜、及/或設置於上述第2半導體層上之第4絕緣膜。
  3. 如請求項2之半導體裝置，其中上述第3絕緣膜及/或上述第4絕緣膜係氧化膜。
  4. 如請求項2之半導體裝置，其中上述第2半導體層含有矽，上述第3絕緣膜及/或上述第4絕緣膜含有矽與氧。
  5. 如請求項1之半導體裝置，其中上述間隔膜具有包圍上述阻擋絕緣膜之環狀形狀。
  6. 如請求項1之半導體裝置，其中上述絕緣層之厚度方向上之上述間隔膜之寬度大於上述絕緣層之厚度。
  7. 如請求項1之半導體裝置，其進而具備：第1配線層，其設置於上述積層膜之上方；第2配線層，其設置於上述積層膜之下方；第3配線層，其設置於上述第2配線層之下方；及第3半導體層，其設置於上述第3配線層上及上述第2配線層內；上述通道半導體層與上述第1配線層電性連接，且經由上述第3半導體層與上述第3配線層電性連接。
  8. 如請求項7之半導體裝置，其中上述第1配線層係汲極層，上述第2配線層係閘極層，上述第3配線層係源極層。
  9. 如請求項7之半導體裝置，其中上述第3半導體層介隔第5絕緣膜設置於上述第2配線層內。
  10. 如請求項1之半導體裝置，其中某高度之上述間隔膜之厚度隨著上述高度降低而變薄。
  11. 如請求項1之半導體裝置，其中上述間隔膜具有包圍上述阻擋絕緣膜之環狀形狀； 某高度之上述間隔膜之厚度隨著上述高度之上述間隔膜之內徑變小而變薄。
  12. 如請求項1之半導體裝置，其中上述積層膜包含：第1區域，其於上述阻擋絕緣膜與上述絕緣層之間存在上述間隔膜；及第2區域，其於上述阻擋絕緣膜與上述絕緣層之間不存在上述間隔膜；上述第2區域位於上述第1區域下。
  13. 一種半導體裝置之製造方法，其包含如下步驟：形成交替地包含複數個第1絕緣層與複數個第2絕緣層之積層膜；於上述積層膜內形成於積層方向延伸之孔；於上述孔內，於與上述積層方向交叉之方向上依序形成間隔膜、阻擋絕緣膜、電荷蓄積層、隧道絕緣膜及通道半導體層；去除上述複數個第1絕緣層，形成複數個凹部；去除上述複數個凹部與上述阻擋絕緣膜之間之上述間隔膜，使上述阻擋絕緣膜於上述複數個凹部內露出；及於上述複數個凹部內形成複數個電極層。
  14. 如請求項13之半導體裝置之製造方法，其中上述間隔膜包含第2半導體層。
  15. 如請求項14之半導體裝置之製造方法，其進而包含：於去除上述複數個凹部與上述阻擋絕緣膜之間的上述間隔膜後，將上述第2絕緣層與上述阻擋絕緣膜之間殘留之上述間隔膜內之上述第2半導體層之表面氧化。
  16. 如請求項13之半導體裝置之製造方法，其中上述通道半導體層形成於上述積層膜下方所形成之第3半導體層上，並與上述第3半導體層電性連接。
  17. 如請求項14之半導體裝置之製造方法，其中上述通道半導體層係藉由磊晶生長而形成。
  18. 如請求項13之半導體裝置之製造方法，其中上述間隔膜形成為：某高度之上述間隔膜之厚度隨著上述高度降低而變薄。
  19. 如請求項13之半導體裝置之製造方法，其中上述間隔膜形成為：某高度之上述間隔膜之厚度隨著上述高度之上述間隔膜之內徑變小而變薄。
  20. 如請求項13之半導體裝置之製造方法，其進而包含如下步驟：形成上述孔後，測定上述孔之直徑；及基於上述孔之直徑之測定值，調整上述間隔膜之厚度。
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