TWI802393B - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板包括基底、多個畫素、多個接墊、多條匯流線、多工器、多條閘極線及多條傳輸線。多個畫素設置於基底的主動區。多個接墊設置於基底的第一周邊區。多條匯流線設置於基底的第二周邊區。多工器設置於基底的第三周邊區。多條閘極線電性連接至多工器且在第一方向上排列。多條傳輸線在第二方向上排列。多條傳輸線包括多條第一傳輸線。每一第一傳輸線的第一端及第二端分別電性連接至對應的一個接墊及對應的一條匯流線。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
隨著顯示科技的發達，人們對顯示裝置的需求不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們期待顯示裝置的邊框窄，甚至無邊框。
一般而言，顯示裝置包括設置於主動區的畫素陣列、設置於主動區上側的多個接墊、與接墊電性連接的外部驅動單元和閘極驅動電路。為減少顯示裝置之邊框的左右兩側寬度，可將閘極驅動電路的第一部分設置於邊框的左側、右側或左右兩側，且將閘極驅動電路的第二部分分散於主動區中。為使閘極驅動電路的第一部分與閘極驅動電路的第二部分能互相配合進而顯示畫面，外部驅動單元須透過設置於主動區上側的多個接墊及多條扇出走線段方能與分散於主動區之中的閘極驅動電路的第二部分電性連接。然而，多條扇出走線段的設置卻導致主動區之邊框的上側寬度變大。
本發明提供一種畫素陣列基板，性能佳。
本發明的畫素陣列基板，包括基底、多個畫素、多個接墊、多條匯流線、多工器、多條資料線、多條閘極線、多個開關電晶體以及多條傳輸線。基底具有主動區、第一周邊區、第二周邊區及第三周邊區，其中第一周邊區、主動區及第二周邊區在第一方向上依序排列，第三周邊區及主動區在第二方向上依序排列，且第一方向與第二方向交錯。多個畫素設置於基底的主動區，其中每一畫素包括畫素電晶體及畫素電極，畫素電晶體具有第一端、第二端及控制端，且畫素電極電性連接至畫素電晶體的第二端。多個接墊設置於基底的第一周邊區。多條匯流線設置於基底的第二周邊區，且在第一方向上排列。多工器設置於基底的第三周邊區。多條資料線設置於基底上，且在第二方向上排列，其中多條資料線電性連接至多個畫素的多個畫素電晶體的多個第一端。多條閘極線設置於基底上，且在第一方向上排列，其中多條閘極線電性連接至多工器。多個開關電晶體設置於基底的主動區，其中多個畫素排成多個畫素列，每一畫素列的多個畫素在第二方向上排列，每一開關電晶體具有第一端、第二端及控制端，每一開關電晶體的控制端電性連接至對應的一條閘極線，且每一開關電晶體的第二端電性連接至對應的一個畫素列的多個畫素的多個畫素電晶體的多個控制端。多條傳輸線設置於基底上且在第二方向上排列，其中每一傳輸線電性連接至對應的一個開關電晶 體的第一端，多條傳輸線包括多條第一傳輸線，且每一第一傳輸線的第一端及第二端分別電性連接至對應的一個接墊及對應的一條匯流線。
在本發明的一實施例中，上述的多條傳輸線更包括多條第二傳輸線，其中每一第二傳輸線的第一端與多個接墊於結構上分離，且每一第二傳輸線的第二端電性連接至對應的一條匯流線。
在本發明的一實施例中，上述的多個接墊包括電性連接至同一薄膜覆晶封裝接墊群，接墊群包括多個第一接墊及多個第二接墊，多個第一接墊是接墊群之中最遠離第三周邊區的多個接墊，多個第二接墊是接墊群之中最靠近第三周邊區的多個接墊，多條第一傳輸線的多個第一端分別電性連接至接墊群的多個第一接墊。多條傳輸線更包括多個第三傳輸線，其中多條第三傳輸線的多個第一端分別電性連接至接墊群的多個第二接墊，且多個第三傳輸線的多個第二端分別電性連接至多條匯流線。在畫素陣列基板的俯視圖中，多條第二傳輸線位於多條第一傳輸線與多條第三傳輸線之間。
在本發明的一實施例中，上述的多條匯流線及多條第二傳輸線分別屬於第一導電層及第二導電層，絕緣層設置於第一導電層與第二導電層之間，多條第二傳輸線的多個第二端透過絕緣層的多個接觸窗分別電性連接至多條匯流線，且多個接墊及多個接觸窗分別設置於第一周邊區及第二周邊區。
在本發明的一實施例中，上述的每一第一傳輸線包括扇出走線段，多條匯流線及多條第一傳輸線分別屬於第一導電層及第二導電層，絕緣層設置於第一導電層與第二導電層之間，多條第一傳輸線的多個第二端透過絕緣層的多個接觸窗分別電性連接至多條匯流線，且多條第一傳輸線的多個扇出走線段及多個接觸窗分別設置於第一周邊區及第二周邊區。
在本發明的一實施例中，在上述的畫素陣列基板的俯視圖中，多個畫素位於多個接墊與多條匯流線之間。
100:畫素陣列基板
110:基底
110a:主動區
110b-1:第一周邊區
110b-2:第二周邊區
110b-3:第三周邊區
110b-4:第四周邊區
120:接墊
121:第一接墊
122:第二接墊
130:驅動元件
140:絕緣層
142、144:接觸窗
150:薄膜覆晶封裝
A21:開關電晶體
A21a、A32a、Ta:第一端
A21b、A32b、Tb:第二端
A21c、A32c、Tc:控制端
A32:穩壓電晶體
BL、BL1、BL2、BL8:匯流線
DL:資料線
d1:第一方向
d2:第二方向
G-MUX:多工器
GL、GL1、GL2、GL8、GL9、GL10、GL16、GL17、GL18、GL24、GL25、GL32:閘極線
GP、GP1、GP2、GP3、GP4:閘極線組
G120:接墊群
HC、HC1、HC2、HC8、HC9、HC10、HC16、HC17、HC18、HC24、HC25、HC26、HC32:傳輸線
HCA:第一傳輸線
HCAa、HCBa、HCCa:第一端
HCAb、HCBb、HCCb:第二端
HCA-F、HCC-F:扇出走線段
HCB:第二傳輸線
HCC:第三傳輸線
M1:第一導電層
M2:第二導電層
PE:畫素電極
R:局部
Rspx:畫素列
SPX:畫素
T:畫素電晶體
W1、W2:寬度
I-I’、II-II’:剖線
圖1為本發明一實施例之畫素陣列基板的俯視示意圖。
圖2為本發明一實施例之畫素陣列基板的局部的示意圖。
圖3為本發明一實施例之多工器的電路示意圖。
圖4為本發明一實施例的畫素陣列基板的剖面示意圖。
圖5為本發明一實施例的畫素陣列基板的剖面示意圖。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在 另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明一實施例之畫素陣列基板的俯視示意圖。
請參照圖1，畫素陣列基板100包括基底110。基底110用以承載畫素陣列基板100的元件。舉例而言，在本實施例中， 基底110的材質可為玻璃、石英、有機聚合物、或是不透光/反射材料(例如：晶圓、陶瓷、或其它可適用的材料)、或是其它可適用的材料。
基底110具有主動區110a、第一周邊區110b-1、第二周邊區110b-2及第三周邊區110b-3，其中第一周邊區110b-1、主動區110a及第二周邊區110b-2在第一方向d1上依序排列，第三周邊區110b-3及主動區110a在第二方向d2上依序排列，且第一方向d1與第二方向d2交錯。在本實施例中，第一方向d1與第二方向d2例如是互相垂直，但本發明不以此為限。
在本實施例中，基底110還具有第四周邊區110b-4，其中第三周邊區110b-3、主動區110a及第四周邊區110b-4在第二方向d2上依序排列。舉例而言，在本實施例中，第一周邊區110b-1、第二周邊區110b-2、第三周邊區110b-3及第四周邊區110b-4可分別是畫素陣列基板100的上邊框區、下邊框區、左邊框區及右邊框區。
圖2為本發明一實施例之畫素陣列基板的局部的示意圖。圖2對應圖1的局部R。圖1省略圖2的開關電晶體A21、穩壓電晶體A32、畫素SPX及資料線DL。
請參照圖1及圖2，畫素陣列基板100還包括多個畫素SPX，設置於基底110的主動區110a，其中每一畫素SPX包括畫素電晶體T及畫素電極PE，畫素電晶體T具有第一端Ta、第二端Tb及控制端Tc，且畫素電極PE電性連接至畫素電晶體T的 第二端Tb。
請參照圖1，畫素陣列基板100還包括多個接墊120，設置於基底110的第一周邊區110b-1。接墊120用以與薄膜覆晶封裝150電性連接。接墊120所在的第一周邊區110b-1是畫素陣列基板100的訊號輸入側。驅動元件薄膜150還包括驅動元件130，與多條資料線DL電性連接。舉例而言，在本實施例中，驅動元件130可包括晶片，所述晶片可選擇性地藉由薄膜覆晶封裝(Chip On Film；COF)與接墊120接合。然而，本發明不限於此，根據其它實施例，所述晶片也可藉由玻璃覆晶封裝(Chip On Glass；COG)、捲帶式自動接合(Tape Automated Bonding；TAB)或其它方式與接墊120接合。
畫素陣列基板100還包括多條匯流線BL，設置於基底110的第二周邊區110b-2，且在第一方向d1上排列。匯流線BL是設置在畫素陣列基板100的訊號輸入側(即第一周邊區110b-1)的對向，而非設置於畫素陣列基板100的訊號輸入側。在畫素陣列基板100的俯視圖中，多個畫素SPX位於多個接墊120與多條匯流線BL之間。
圖3為本發明一實施例之多工器的電路示意圖。請參照圖1及圖3，畫素陣列基板100還包括多工器G-MUX，設置於基底110的第三周邊區110b-3。在本實施例中，畫素陣列基板100還可選擇性地包括另一多工器G-MUX，設置於基底110的第四周邊區110b-4。圖3所示的多工器G-MUX的電路僅是示範實施 例，並非用以限制本發明。在其它實施例中，多工器G-MUX的電路也可以是其它類型。
請參照圖1及圖2，畫素陣列基板100還包括多條資料線DL，設置於基底110上，且在第二方向d2上排列，其中多條資料線DL電性連接至多個畫素SPX的多個畫素電晶體T的多個第一端Ta。畫素陣列基板100還包括多條閘極線GL，設置於基底110上，且在第一方向d1上排列，其中多條閘極線GL至少電性連接到設置於第三周邊區110b-3的多工器G-MUX。在本實施例中，每一條閘極線GL的兩端可分別電性連接至位於第三周邊區110b-3及第四周邊區110b-4的兩個多工器G-MUX，但本發明不以此為限。
請參照圖1及圖2，畫素陣列基板100還包括多個開關電晶體A21，設置於基底110的主動區110a，其中多個畫素SPX排成多個畫素列Rspx，每一畫素列Rspx的多個畫素SPX在第二方向d2上排列，每一開關電晶體A21具有第一端A21a、第二端A21b及控制端A21c，每一開關電晶體A21的控制端A21c電性連接至對應的一條閘極線GL，且每一開關電晶體A21的第二端A21b電性連接至對應的一個畫素列Rspx的多個畫素電晶體T的多個控制端Tc。
畫素陣列基板100還包括多條傳輸線HC，設置於基底110上，且在第二方向d2上排列，其中每一條傳輸線HC電性連接至對應的一個開關電晶體A21的第一端A21a。在本實施例 中，畫素陣列基板100還可選擇性地包括對應多個開關電晶體A21設置的多個穩壓電晶體A32，其中每一穩壓電晶體A32的第一端A32a電性連接至對應的一個開關電晶體A21的控制端A21c，每一穩壓電晶體A32的控制端A32c及第二端A32b彼此電性連接且電性連接至對應的一個畫素列Rspx的多個畫素電晶體T的多個控制端Tc。
請參照圖1、圖2及圖3，在本實施例中，多條閘極線GL可分為多個閘極線組GP，多個閘極線組GP在第一方向d1上依序排列，每一閘極線組GP包括多條閘極線GL，每一閘極線組GP的多條閘極線GL同步地接收到來自多工器G-MUX的閘極開啟訊號而使得對應的多個開關電晶體A21同時開啟。另一方面，多個閘極線組GP是依時序在不同的時間區間收到來自多工器G-MUX的閘極開啟訊號，而使得別對應多個閘極線組GP的多個開關電晶體A21在不同的時間區間依時序被開啟。
舉例而言，在本實施例中，多條閘極線GL可分為多個閘極線組GP1、GP2、GP3、GP4，多個閘極線組GP1、GP2、GP3、GP4在第一方向d1上依序排列，每一閘極線組GP1、GP2、GP3、GP4包括8條閘極線GL1~GL8、GL9~GL16、GL17~GL24、GL25~GL32，每一閘極線組GP1、GP2、GP3、GP4的8條閘極線GL1~GL8、GL9~GL16、GL17~GL24、GL25~GL32同步地接收到來自多工器G-MUX的閘極開啟訊號而使得對應的多個開關電晶體A21同時開啟。另一方面，多個閘 極線組GP1、GP2、GP3、GP4是依時序在不同的時間區間收到來自多工器G-MUX的閘極開啟訊號，而使得對應多個閘極線組GP1、GP2、GP3、GP4的多個開關電晶體A21在不同的時間區間依時序被開啟。
在本實施例中，每一條傳輸線HC對應一條閘極線GL。舉例而言，在本實施例中，多條傳輸線HC1~HC8、HC9~HC16、HC17~HC24、HC25~HC32分別對應多條閘極線GL1~GL8、GL9~GL16、GL17~GL24、GL25~GL32。
當某一閘極線組GP的多條閘極線GL在一個時間區間同步收到來自多工器G-MUX的閘極開啟訊號，而使得分別對應某一閘極線組GP的多條閘極線GL的多個開關電晶體A21同時被開啟；在此時間區間內，外部驅動單元會透過薄膜覆晶封裝150依時序提供畫素閘極開啟訊號至對應所述一個閘極線組GP的多條閘極線GL的多條傳輸線HC，使得對應同一閘極線組GP的多條閘極線GL的多個畫素列Rspx的多個畫素電晶體T依時序被開啟，進而使對應同一閘極線組GP的多條閘極線GL的多個畫素列Rspx的多個畫素電極PE被充至指定電位。
舉例而言，閘極線組GP1的多條閘極線GL1~GL8在一個時間區間同步收到來自多工器G-MUX的閘極開啟訊號，而使得分別對應閘極線組GP1的多條閘極線GL1~GL8的多個開關電晶體A21同時被開啟；於此時間區間內，外部驅動單元會透過薄膜覆晶封裝150依時序提供畫素閘極開啟訊號至對應多條閘極線 GL1~GL8的多條傳輸線HC1~HC8，使得對應同一閘極線組GP1的多條閘極線GL1~GL8的多個畫素列Rspx的多個畫素電晶體T依時序被開啟，進而使對應同一閘極線組GP1的多條閘極線GL1~GL8的多個畫素列Rspx的多個畫素電極PE被充至指定電位。
畫素陣列基板100的多條傳輸線HC包括多條第一傳輸線HCA，且每一第一傳輸線HCA的第一端HCAa及第二端HCAb分別電性連接至對應的一個接墊120及對應的一條匯流線BL。畫素陣列基板100的多條傳輸線HC還包括多條第二傳輸線HCB，其中每一第二傳輸線HCB的第一端HCBa與多個接墊120於結構上分離，且每一第二傳輸線HCB的第二端HCBb電性連接至對應的一條匯流線BL。
值得一提的是，多條匯流線BL是設置在佈局面積較有餘裕的第二周邊區110b-2，多條第二傳輸線HCB是利用既有的多條第一傳輸線HCA及設置於第二周邊區110b-2的多條匯流線BL接收到來自薄膜覆晶封裝150的畫素閘極開啟訊號，而第二傳輸線HCB本身可不具有設置於第一周邊區110b-1的扇出走線段。藉此，在不過度影響第二周邊區110b-2在第一方向d1上的寬度W2(即，下邊框區的寬度)的情況下，畫素陣列基板100之第一周邊區110b-1在第一方向d1上的寬度W1(即，上邊框區的寬度)得以縮減。
舉例而言，在本實施例中，多條匯流線BL包括在第一 方向d1上依序排列的多條匯流線BL1~BL8，多條第一傳輸線HCA包括傳輸線HC1~HC8，多條第二傳輸線HCB包括傳輸線HC17~HC24，其中，傳輸線HC17是利用既有的傳輸線HC1及設置於第二周邊區110b-2的匯流線BL1接收到來自薄膜覆晶封裝150的畫素閘極開啟訊號，傳輸線HC18是利用既有的傳輸線HC2及設置於第二周邊區110b-2的匯流線BL2接收到來自薄膜覆晶封裝150的畫素閘極開啟訊號，...，傳輸線HC24是利用既有的傳輸線HC8及設置於第二周邊區110b-2的匯流線BL8接收到來自薄膜覆晶封裝150的畫素閘極開啟訊號，但本發明不以此為限。
請參照圖1，畫素陣列基板100的多個接墊120包括電性連接至同一薄膜覆晶封裝150的接墊群G120，接墊群G120包括多個第一接墊121及多個第二接墊122，多個第一接墊121是接墊群G120之中最遠離第三周邊區110b-3的多個接墊120，而多個第二接墊122是接墊群G120之中最靠近第三周邊區110b-3的多個接墊120。在本實施例中，多條第一傳輸線HCA的多個第一端HCAa分別電性連接至接墊群G120的多個第一接墊121。
在本實施例中，多條傳輸線HC更包括多個第三傳輸線HCC，其中多條第三傳輸線HCC的多個第一端HCCa分別電性連接至接墊群G120的多個第二接墊122，且多條第三傳輸線HCC的多個第二端HCCb分別電性連接至多條匯流線BL。在畫素陣列基板100的俯視圖中，多條第二傳輸線HCB位於多條第 一傳輸線HCA與多條第三傳輸線HCC之間。也就是說，具有扇出走線段HCA-F、HCC-F且與設置在左右最外側的接墊120電性連接的多群傳輸線HC之間至少會設有另一群傳輸線HC，且另一群傳輸線HC在第一周邊區110b-1不具扇出走線段。
舉例而言，在本實施例中，多條第一傳輸線HCA包括傳輸線HC1~HC8，多條第二傳輸線HCB包括傳輸線HC17~HC24及HC25~HC32，多條第三傳輸線HCC包括傳輸線HC9~HC16；在畫素陣列基板100的俯視圖中，於第一周邊區110b-1不具扇出走線段的傳輸線HC17~HC24及HC25~HC32位於具有扇出走線段HCA-F、HCC-F的多條傳輸線HC1~HC8與多條傳輸線HC9~HC16之間，但本發明不以此為限。
圖4為本發明一實施例的畫素陣列基板的剖面示意圖。圖4對應圖1的剖線I-I’。圖5為本發明一實施例的畫素陣列基板的剖面示意圖。圖5對應圖1的剖線II-II。
請參照圖1及圖4，在本實施例中，每一第一傳輸線HCA包括扇出走線段HCA-F，多條匯流線BL及多條第一傳輸線HCA分別屬於第一導電層M1及第二導電層M2，絕緣層140設置於第一導電層M1與第二導電層M2之間，多條第一傳輸線HCA的多個第二端HCAb透過絕緣層140的多個接觸窗142分別電性連接至多條匯流線BL。特別是，多條第一傳輸線HCA的多個扇出走線段HCA-F及多個接觸窗142分別設置於第一周邊區110b-1及第二周邊區110b-2。也就是說，第一傳輸線HCA的扇 出走線段HCA-F及第一傳輸線HCA與匯流線BL的連接處是分別位於上邊框區及下邊框區，而非皆位於上邊框區。
請參照圖1及圖5，在本實施例中，多條匯流線BL及多條第二傳輸線HCB分別屬於第一導電層M1及第二導電層M2，絕緣層140設置於第一導電層M1與第二導電層M2之間，多條第二傳輸線HCB的多個第二端HCBb透過絕緣層140的多個接觸窗144分別電性連接至多條匯流線BL，且多個接墊120及多個接觸窗144分別設置於第一周邊區110b-1及第二周邊區110b-2。也就是說，用以與薄膜覆晶封裝150接合的接墊120和第二傳輸線HCB與匯流線BL的連接處是分別位於上邊框區及下邊框區，而非皆位於上邊框區。
100:畫素陣列基板
110:基底
110a:主動區
110b-1:第一周邊區
110b-2:第二周邊區
110b-3:第三周邊區
110b-4:第四周邊區
120:接墊
121:第一接墊
122:第二接墊
130:驅動元件
142、144:接觸窗
150:薄膜覆晶封裝
BL、BL1、BL2、BL8:匯流線
d1:第一方向
d2:第二方向
G-MUX:多工器
GL、GL1、GL2、GL8、GL9、GL10、GL16、GL17、GL18、GL24、GL25、GL32:閘極線
GP、GP1、GP2、GP3、GP4:閘極線組
G120:接墊群
HC、HC1、HC2、HC8、HC9、HC10、HC16、HC17、HC18、HC24、HC25、HC26、HC32:傳輸線
HCA:第一傳輸線
HCAa、HCBa、HCCa:第一端
HCAb、HCBb、HCCb:第二端
HCA-F、HCC-F:扇出走線段
HCB:第二傳輸線
HCC:第三傳輸線
R:局部
W1、W2:寬度
I-I’、II-II’:剖線

Claims (6)

  1. 一種畫素陣列基板，包括： 一基底，具有一主動區、一第一周邊區、一第二周邊區及一第三周邊區，其中該第一周邊區、該主動區及該第二周邊區在一第一方向上依序排列，該第三周邊區及該主動區在一第二方向上依序排列，且該第一方向與該第二方向交錯； 多個畫素，設置於該基底的該主動區，其中每一畫素包括一畫素電晶體及一畫素電極，該畫素電晶體具有一第一端、一第二端及一控制端，且該畫素電極電性連接至該畫素電晶體的該第二端； 多個接墊，設置於該基底的該第一周邊區； 多條匯流線，設置於該基底的該第二周邊區，且在該第一方向上排列； 一多工器，設置於該基底的該第三周邊區； 多條資料線，設置於該基底上，且在該第二方向上排列，其中該些資料線電性連接至該些畫素的多個畫素電晶體的多個第一端； 多條閘極線，設置於該基底上，且在該第一方向上排列，其中該些閘極線電性連接至該多工器； 多個開關電晶體，設置於該基底的該主動區，其中該些畫素排成多個畫素列，每一畫素列的多個畫素在該第二方向上排列，每一開關電晶體具有一第一端、一第二端及一控制端，每一該開關電晶體的該控制端電性連接至對應的一條閘極線，且每一該開關電晶體的該第二端電性連接至對應的一個畫素列的多個畫素的多個畫素電晶體的多個控制端；以及 多條傳輸線，設置於該基底上，且在該第二方向上排列，其中每一傳輸線電性連接至對應的一個開關電晶體的該第一端，該些傳輸線包括多條第一傳輸線，且每一第一傳輸線的一第一端及一第二端分別電性連接至對應的一個接墊及對應的一條匯流線。
  2. 如請求項1所述的畫素陣列基板，其中該些傳輸線更包括： 多條第二傳輸線，其中每一第二傳輸線的一第一端與該些接墊於結構上分離，且每一該第二傳輸線的一第二端電性連接至對應的一條匯流線。
  3. 如請求項2所述的畫素陣列基板，其中該些接墊包括電性連接至同一薄膜覆晶封裝的一接墊群，該接墊群包括多個第一接墊及多個第二接墊，該些第一接墊是該接墊群之中最遠離該第三周邊區的多個接墊，該些第二接墊是該接墊群之中最靠近該第三周邊區的多個接墊，該些第一傳輸線的多個第一端分別電性連接至該接墊群的該些第一接墊，該些傳輸線更包括： 多個第三傳輸線，其中該些第三傳輸線的多個第一端分別電性連接至該接墊群的該些第二接墊，且該些第三傳輸線的多個第二端分別電性連接至該些匯流線； 在該畫素陣列基板的俯視圖中，該些第二傳輸線位於該些第一傳輸線與該些第三傳輸線之間。
  4. 如請求項2所述的畫素陣列基板，其中該些匯流線及該些第二傳輸線分別屬於一第一導電層及一第二導電層，一絕緣層設置於該第一導電層與該第二導電層之間，該些第二傳輸線的多個第二端透過該絕緣層的多個接觸窗分別電性連接至該些匯流線，且該些接墊及該些接觸窗分別設置於該第一周邊區及該第二周邊區。
  5. 如請求項1所述的畫素陣列基板，其中每一該第一傳輸線包括一扇出走線段，該些匯流線及該些第一傳輸線分別屬於一第一導電層及一第二導電層，一絕緣層設置於該第一導電層與該第二導電層之間，該些第一傳輸線的多個第二端透過該絕緣層的多個接觸窗分別電性連接至該些匯流線，且該些第一傳輸線的多個扇出走線段及該些接觸窗分別設置於該第一周邊區及該第二周邊區。
  6. 如請求項1所述的畫素陣列基板，其中在該畫素陣列基板的俯視圖中，該些畫素位於該些接墊與該些匯流線之間。
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