TWI802315B - 半導體裝置的形成方法 - Google Patents

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Abstract

一種方法，包括：在半導體結構的源極區與汲極區的上方形成第一層間介電層；在第一層間介電層的上方形成第一遮罩材料；在第一遮罩材料蝕刻出複數個第一開口；以填充材料填充第一開口；在填充材料蝕刻出第二開口；以第二遮罩材料填充第二開口；移除填充材料；以及以第一遮罩材料與第二遮罩材料為蝕刻遮罩來蝕刻第一層間介電層，以在第一層間介電層形成複數個第三開口，第三開口暴露出半導體結構的源極區與汲極區的局部。

Description

半導體裝置的形成方法
本發明實施例是關於半導體裝置及其形成方法，特別是關於形成鰭式場效電晶體的源極/汲極接觸件。
半導體裝置用於許多不同的電子應用，例如個人電腦、行動電話、數位相機及其他電子設備。半導體裝置的形成，通常是藉由在一半導體基底的上方依序沉積絕緣或介電層、導電層、半導體層的材料層，再使用微影將上述各種材料層圖形化，以在上述半導體基底上形成電路構件及元件。
半導體產業藉由持續縮減最小特徵尺寸而持續改善各種電子構件(舉例而言：電晶體、二極體、電阻器、電容器等等)的集積密度，得以將更多構件整合至一給定的面積中。然而，隨著最小特徵尺寸的縮減，引發了一些應解決的額外問題。
一實施例是關於一種半導體裝置的形成方法。上述半導體裝置的形成方法包括：在一半導體結構的一源極區與一汲極區的上方形成一第一層間介電層(inter-layer dielectric；ILD)；在上述第一層間介電層的上方形成一第一 遮罩材料；在上述第一遮罩材料蝕刻出複數個第一開口；以一填充材料填充上述第一開口；在上述填充材料蝕刻出複數個第二開口；以一第二遮罩材料填充上述第二開口；移除上述填充材料；以及以上述第一遮罩材料與上述第二遮罩材料為一蝕刻遮罩來蝕刻上述第一層間介電層，以在上述第一層間介電層形成複數個第三開口，上述第三開口暴露出上述半導體結構的上述源極區與上述汲極區的局部。
另一實施例是關於一種半導體裝置的形成方法。上述半導體裝置的形成方法包括：在一第一源極/汲極區的上方與一第二源極/汲極區的上方，沉積一層間介電層(inter-layer dielectric；ILD)；在上述層間介電層的上方形成一蝕刻遮罩，包括：在上述層間介電層的上方沉積一第一遮罩材料；在上述第一遮罩材料形成一第一開口，上述第一開口在上述第一源極/汲極區的上方與上述第二源極/汲極區的上方延伸；以一介電材料填充上述第一開口；在上述介電材料形成一第二開口，上述第二開口位於上述第一源極/汲極區與上述第二源極/汲極區之間；及以一第二遮罩材料填充上述第二開口；以及在上述層間介電層蝕刻出一第一接觸開口以暴露出上述第一源極/汲極區，且在上述層間介電層蝕刻出一第二接觸開口以暴露出上述第二源極/汲極區，其中上述層間介電層在上述第二遮罩材料下方的一隔離區將上述第一接觸開口與上述第二接觸開口隔離。
又另一實施例是關於一種半導體裝置的形成方法。上述半導體裝置的形成方法包括：形成複數個鰭狀物，上述鰭狀物從一基底突出，上述鰭狀物在一第一方向延伸；形成複數個閘極堆疊物，上述閘極堆疊物在上述鰭狀物的上方延伸，上述閘極堆疊物在一第二方向延伸，上述第二方向正交於上述第一方向；在上述鰭狀物上形成複數個源極/汲極區；在上述源極/汲極區的上方沉 積一層間介電層(inter-layer dielectric；ILD)；形成一第一圖形化遮罩，包括：在上述層間介電層的上方以及上述閘極堆疊物的上方沉積一犧牲材料；在上述犧牲材料圖形化出複數個開口，其中上述開口的每個開口在上述閘極堆疊物的至少二個閘極堆疊物的上方延伸；及在上述開口內沉積一遮罩材料，上述第一圖形化遮罩包括上述遮罩材料；使用上述第一圖形化遮罩來蝕刻上述層間介電層，以在上述源極/汲極區的上方形成複數個接觸開口；以及以一導電材料填充上述接觸開口，以形成複數個源極/汲極接觸件。
10:晶圓
20:基底
22:淺溝槽隔離區
24:鰭狀物
30:虛設閘極堆疊物
32:虛設閘極介電質
34:虛設閘極電極
36:遮罩層
38:閘極間隔物
42,42A,42B:磊晶源極/汲極區
46:接觸蝕刻停止層
48:第一層間介電質
52:閘極介電層
56:閘極電極
60:替換閘極堆疊物
62:硬遮罩
64:第二層間介電層
66:蝕刻停止層
68:硬遮罩層
70:開口
72:填充材料
80:光阻結構
82:底層
84:中間層
86:上層
88:開口
90,90A:切塊遮罩
90’:切塊遮罩材料
92,92A,92B:接觸開口
112,112A,112B:源極/汲極接觸件
112’:接觸件材料
A1:角度
W1,W2,W3,W5:寬度
W4:切塊寬度
WB:底部寬度
WT1:頂部寬度
T1,T2,T3,T4,T5:厚度
X-X,Y-Y:剖面
藉由以下的詳述配合閱覽所附圖式可更加理解本文揭露的內容。要強調的是，根據產業上的標準作業，各個部件(feature)並未按照比例繪製，且僅用於說明目的。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。
第1圖繪示根據一些實施例在形成一鰭式場效電晶體(Fin Field-Effect Transistors；FinFET)裝置的中間階段的透視圖。
第2圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的中間階段的透視圖。
第3圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第4圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第5圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸 件的中間階段的俯視圖。
第6圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第7圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第8圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第9圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第10圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第11圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第12圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第13圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第14圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第15圖繪示根據一些實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的俯視圖。
第16A、16B及16C圖繪示根據其他實施例在形成用於一鰭式場效電晶體裝 置的源極/汲極接觸件的開口中間階段的各種視圖。
第17A、17B與17C圖繪示根據其他實施例在形成一鰭式場效電晶體裝置的源極/汲極接觸件的中間階段的各種視圖。
以下揭露內容提供了許多不同的實施例或範例，用於實現所提供之申請專利之發明的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例的說明。當然，這些僅僅是範例，並非用以限定本發明的實施例。舉例而言，以下敘述中提及第一部件形成於第二部件上或上方，可能包含第一與第二部件直接接觸的實施例，也可能包含額外的部件形成於第一與第二部件之間，使得第一與第二部件不直接接觸的實施例。此外，本發明實施例在各種範例中可能重複元件符號的數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
再者，在此可使用空間相對用詞，例如「在......下方」、「在......下」、「低於」、「下方的」、「在......上」、「高於」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一(些)元件或部件之間的關係。這些空間相對用詞係用以涵蓋圖式所描繪的方向以外，使用中或操作中之裝置的不同方向。裝置可能被轉向(旋轉90度或其他方向)，且可與其相應地解釋在此使用之空間相對描述。
本文根據各種實施例，提供半導體裝置及其形成方法。特別是，形成鰭式場效電晶體的源極/汲極接觸件。可藉由例如在一層間介電質(inter-layer dielectric；ILD)的上方形成一硬遮罩，形成用於上述源極/汲極接 觸件的開口。在上述硬遮罩蝕刻出開口，上述開口對應於源極/汲極接觸件形成於其中的較大區域。以一犧牲材料填充在上述硬遮罩的這些開口。然後，將上述犧牲材料圖形化，其圖形對應於後續形成在上述源極/汲極接觸件之間的切塊(cut)。以一切塊遮罩材料填充上述犧牲材料中的圖形，以形成一圖形化的切塊遮罩。然後，以上述硬遮罩與上述硬遮罩為一蝕刻遮罩，蝕刻出用於上述源極/汲極接觸件的開口。在一些情況中，使用犧牲材料來形成一圖形化的切塊遮罩，得以獲得在源極/汲極接觸件之間的較小切塊(舉例而言：具有較小寬度或較細截距(pitch)的切塊)。此外，上述圖形化的切塊遮罩的使用，可以形成在底部附近具有較小寬度的接觸開口，得以改善用以形成上述源極/汲極接觸件的填充作業。
綜觀各個視圖及繪示於圖式的實施例，類似的元件符號用來代表類似的元件。在一些繪示的實施例中，以鰭式場效電晶體(Fin Field-Effect Transistors；FinFETs)的形成為一例，來解釋本發明實施例的概念。可以將所繪示的鰭式場效電晶體電性耦合，使其以例如單一電晶體或是例如二個或更多個電晶體等的多重電晶體的形式操作。例如平面電晶體、全繞式閘極(Gate-All-Around；GAA)電晶體或類似電晶體等的其他類型的電晶體亦可以應用本發明實施例的實施形態。本文討論的實施形態是為了提供實例以得以實現製作或使用本發明實施例的標的，而所屬技術中具有通常知識者將容易理解仍在不同實施例的預期範圍內時所可以做出的修飾。在以下的圖式，類似的元件符號的數字及/或字母用來代表類似構件。儘管在討論方法實施例時是以其依循特定順序施行的情況，但其他方法實施例可依循任何合乎邏輯的順序來施行。在本文討論的一些實施例，是以使用一閘極後製製程(gate-last process)形 成的鰭式場效電晶體為背景下做討論。在其他實施例中，可以使用一閘極先製製程(gate-first process)。還有，一些實施例則涵蓋使用於例如一平面場效電晶體等的平面裝置的態樣。
第1圖繪示根據一些實施例在形成一鰭式場效電晶體結構的一中間階段的透視圖。上述結構包括一晶圓10，晶圓10更包括一基底20。基底20可以是一半導體基底，例如為一塊材(bulk)半導體、一絕緣體上覆半導體(semiconductor-on-insulator；SOI)基底或類似基底，其可以是已被摻雜(舉例而言：以一p型或一n型摻雜物)或未被摻雜。基底20可以是一晶圓，例如矽晶圓。一般而言，一絕緣體上覆半導體基底是形成在一絕緣體層上的一半導體材料層。此絕緣體層可以是例如：一埋入式氧化物(Buried Oxide；BOX)層、氧化矽層或類似物。在一基底上提供上述絕緣體層，上述基底通常是矽或玻璃基底。也可以使用其他基底，例如多層或漸變基底。在一些實施例中，基底20的上述半導體材料可以包括：矽；鍺；一化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包括矽鍺(silicon-germanium)、磷化砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenid)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)及/或磷化砷化鎵銦(gallium indium arsenide phosphide)；或上述之組合。
在第1圖，顯示複數個鰭狀物24形成於基底20。鰭狀物24為半導體條(semiconductor strips)，而亦可稱之為「半導體鰭狀物」、「半導體條」或「條狀物」。根據本發明實施例的一些實施形態，鰭狀物24是最初的基底20的一部分，因此鰭狀物24的材料與基底20的材料相同。在一些實施例中，是藉 由局部蝕刻基底20而形成溝槽來形成鰭狀物24。上述蝕刻可以是任何適當的蝕刻製程，例如反應性離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)、類似製程或上述之組合。上述蝕刻可為非等向性。可藉由任何方法來圖形化鰭狀物24。例如，可以使用一種或多種微影製程進行圖形化，包括雙重圖形化(double-patterning)或多重圖形化(multi-patterning)製程，將鰭狀物24圖形化。一般而言，上述雙重圖形化或多重圖形化製程結合了微影與自對準製程，得以使所產生的圖案具有的截距(pitch)比例如另外使用單一、直接的微影製程所能獲得的間距還小。例如，在一實施例中，在一基底的上方形成一犧牲層並使用一微影製程將其圖形化。使用一自對準製程在上述圖形化的犧牲層旁邊形成複數個間隔物。然後移除上述犧牲層，然後可以使用留下來的間隔物或心軸(mandrels)來將鰭狀物24圖形化。在一些實施例中，遮罩(或其他層)可以留在鰭狀物24上。在一些實施例中，可利用磊晶成長製程來形成鰭狀物24。例如，一介電層可形成於基底20的一頂表面的上方，且可蝕刻出溝槽而穿過上述介電層，以暴露出下方的基底20。可於上述溝槽中磊晶成長同質磊晶結構，且可將上述介電層凹陷，使得上述同質磊晶結構從上述介電層突出而形成鰭狀物24。此外，在一些實施例中，可以對鰭狀物24使用異質磊晶結構。例如，可將第1圖中的鰭狀物24凹陷，可以在凹陷後的鰭狀物24的上方磊晶成長不同於基底20的一材料。在這樣的實施例中，鰭狀物24同時包括上述凹陷後的材料以及置於上述凹陷後的材料的上方的磊晶成長的材料。因此，可以以與基底20的半導體材料不同的半導體材料來形成鰭狀物24。根據一些實施例，以以下材料形成鰭狀物24：矽；鍺；一化合物半導體，包括磷化矽、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包括矽鍺、磷化砷 化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或上述之組合。
在一另外的實施例中，一介電層可形成於基底20的一頂表面的上方，且可蝕刻出溝槽而穿過上述介電層。然後，可以使用不同於基底20的一材料，於上述溝槽中磊晶成長異質磊晶結構，且可將上述介電層凹陷，使得上述異質磊晶結構從上述介電層突出而形成鰭狀物24。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，成長期間可於原位(in-situ)摻雜磊晶成長的材料，如此可不需要先行佈植(implantation)與後續佈植步驟，儘管可一同使用原位與佈植摻雜。
在上述的實施例中，可藉由任何方法來圖形化鰭狀物24。例如，可以使用一種或多種微影製程進行圖形化，包括雙重圖形化或多重圖形化製程，將鰭狀物24圖形化。一般而言，上述雙重圖形化或多重圖形化製程結合了微影與自對準製程，得以使所產生的圖案具有的截距比例如另外使用單一、直接的微影製程所能獲得的間距還小。例如，在一實施例中，在一基底的上方形成一犧牲層並使用一微影製程將其圖形化。使用一自對準製程在上述圖形化的犧牲層旁邊形成複數個間隔物。然後移除上述犧牲層，然後可以使用留下來的間隔物或心軸來將鰭狀物24圖形化。
如第1圖所示，將複數個淺溝槽隔離(Shallow Trench Isolation；STI)區22形成在鰭狀物24之間。淺溝槽隔離區22可包括一材料，例如氧化矽等的氧化物、氮化物、類似物或上述之組合，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、流動式化學氣相沉積(flowable CVD；FCVD)，舉例而言，於一遠程(remote)電漿系統中利 用化學氣相沉積所沉積(CVD-based)的材料，並進行後固化(post curing)使其轉換成另一材料，例如為氧化物)等或前述之組合所形成。可使用利用任何可接受的製程所形成的其他絕緣材料。一旦形成上述絕緣材料後，可進行一退火(anneal)製程。儘管將淺溝槽隔離區22繪示為一單一膜層，一些實施例可使用多個膜層。例如，在一些實施例中，可先沿著基底20與鰭狀物24的表面形成一襯層(liner)(未繪示)。其後，可於上述襯層的上方形成如以上所討論的一填充材料。
在形成淺溝槽隔離區22的材料之後，可以施行一平坦化製程以移除淺溝槽隔離區22的材料並暴露出鰭狀物24。上述平坦化製程可以是例如化學機械研磨(chemical mechanical polish；CMP)、回蝕刻(etch-back)製程、上述之組合或類似方法。上述平坦化製程可暴露出鰭狀物24，使得完成上述平坦化製程後，鰭狀物24的頂表面與淺溝槽隔離區22的頂表面齊平。在一遮罩留在鰭狀物24上的實施例中，上述平坦化製程可暴露出上述遮罩或移除上述遮罩，使得完成上述平坦化製程後，上述遮罩或鰭狀物24的頂表面分別與淺溝槽隔離區22的頂表面齊平。
可以將淺溝槽隔離區22凹陷使得鰭狀物24的頂部從突出而高於淺溝槽隔離區22的餘留部分。淺溝槽隔離區22的頂表面可具有如圖所示的平坦表面、凸(convex)表面、凹(concave)表面(如碟狀(dishing))或上述之組合。可使用一可接受的蝕刻製程使淺溝槽隔離區22凹陷，例如對淺溝槽隔離區22的材料具有選擇性的蝕刻製程(舉例而言：相較於鰭狀物24的材料，以較快的速率蝕刻淺溝槽隔離區22的材料)。例如，可使用一乾式蝕刻製程來施行上述蝕刻，例如為一製程，其中使用NF3與NH3作為蝕刻氣體。根據本發明實施 例的替代性的實施形態，是施行一濕式蝕刻製程來將淺溝槽隔離區22凹陷。例如，可以使用氧化物移除的方法，氧化物移除可使用例如稀釋的氫氟酸(diluted hydrofluoric；dHF)。
再度參考第1圖，在鰭狀物24的頂表面上與側壁上形成複數個虛設(dummy)閘極堆疊物30。每個虛設閘極堆疊物30可包括一虛設閘極介電質32與形成在虛設閘極介電質32的上方的一虛設閘極電極34。每個虛設閘極堆疊物30亦可以包括一遮罩層36在虛設閘極電極34的上方。遮罩層36可包括一或多層。虛設閘極堆疊物30可以在單一個或複數個鰭狀物24及/或淺溝槽隔離區22的上方交叉。虛設閘極堆疊物30亦具有長度方向，其正交於鰭狀物24的長度方向。
虛設閘極介電質32可以包括例如氧化矽、氮化矽、上述之組合或類似物，且可根據可接受的技術沉積或加熱成長虛設閘極介電質32。可以在虛設閘極介電質32的上方沉積虛設閘極電極34，然後藉由例如化學機械研磨來平坦化虛設閘極電極34。遮罩層36可以沉積於虛設閘極電極34的上方。虛設閘極電極34可以是一導電材料或非導電材料，且可選自一群組，包括：非晶(amorphous)矽、多晶矽(polycrstalline-silicon；polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium；poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物與金屬。可以藉由物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積、濺射(sputter)沉積或本發明所屬技術領域中具有通常知識者所熟知用於沉積所選擇材料的其他技術來沉積虛設閘極電極34。虛設閘極電極34可由相對於淺溝槽隔離區的蝕刻具有高蝕刻選擇性的其他材料所形成。遮罩層36可包括例如氮化矽、氮氧化矽、氮碳化矽、類似物或上述之組合。應注意的是，僅是為了說明的目的，虛設閘極介電質32被繪示為覆蓋鰭狀物24與淺溝槽 隔離區22，但是在其他實施例中，可沉積虛設閘極介電質32而使虛設閘極介電質32未延伸至淺溝槽隔離區22的表面上。
接下來，在虛設閘極堆疊物30的側壁上形成複數個閘極間隔物38。在一些實施例中，加熱氧化或沉積後接一非等向性蝕刻可以形成閘極間隔物38。根據本發明實施例的一些實施形態，閘極間隔物38是以例如氮化矽、氧化矽、氮碳化矽(silicon carbonitride)、氮氧化矽、氮碳氧化矽(silicon oxycarbonitride)或類似物形成，並且可以具有一單層結構或包括多個介電層的多層結構。在形成閘極間隔物38之後，可以施行用於淡摻雜源極/汲極(lightly doped source/drain；LDD)區(未明確繪示)的佈植。在一些實施例中，在上述淡摻雜源極/汲極區的佈植之後，形成閘極間隔物38的一或多層。
仍請參考第1圖，根據一些實施例，在鰭狀物24形成複數個磊晶源極/汲極區42。可以施行一蝕刻步驟(在後文稱為源極/汲極凹陷)，對鰭狀物24未被虛設閘極堆疊物30與閘極間隔物38覆蓋的部分進行蝕刻。上述凹陷可以是非等向性，因此鰭狀物24位於虛設閘極堆疊物30與閘極間隔物38的正下方的部分未被蝕刻。凹陷後的鰭狀物24的頂表面可以低於淺溝槽隔離區22的頂表面，如第1圖所示。例如，可使用例如NF3及NH3、HF及NH3或類似物的一選擇性蝕刻，來蝕刻鰭狀物24。在其他實施例中，在形成磊晶源極/汲極區42之前，未將鰭狀物24凹陷。
根據一些實施例，然後在鰭狀物24的凹陷的部分上形成磊晶源極/汲極區42。可例如藉由從鰭狀物24的凹陷的部分選擇性地成長一半導體材料，形成磊晶源極/汲極區42，結果形成第1圖的結構。根據一些實施例，磊晶源極/汲極區42包括矽鍺、矽、矽碳(silicon carbon)、鍺、類似物或上述之組合。取 決於所得到的鰭式場效電晶體是一p型鰭式場效電晶體還是一n型鰭式場效電晶體，p型或n型的不純物可以在磊晶成長製程的期間同步摻雜。例如，當所形成的鰭式場效電晶體是一p型鰭式場效電晶體時，可以成長矽鍺、鍺、鍺錫、摻硼的矽鍺(boron-doped silicon germanium；SiGeB)、摻硼的鍺、類似物質或上述之組合。當所形成的鰭式場效電晶體是一n型鰭式場效電晶體時，可以成長矽磷(silicon phosphorous；SiP)、碳化矽(silicon carbide；SiC)、摻磷的碳化矽(phosphorous-doped silicon carbide；SiCP)或類似物質。根據本發明實施例的替代性的實施形態磊晶源極/汲極區42是以III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、上述之組合或上述之多層結構。磊晶源極/汲極區42亦可具有從鰭狀物24的對應表面抬升的表面，並可具有刻面(facets)。後續的圖式繪示從示於第1圖的結構形成的結構，但是本文敘述的實施例及技術可以使用示於第1圖的結構或是其他結構、實施例或裝置。
第1圖進一步繪示數個參考剖面。剖面X-X是沿著鰭狀物24的縱軸並在例如一鰭式場效電晶體的磊晶源極/汲極區42之間的電流的方向。剖面Y-Y正交於剖面X-X，其延伸穿過上述鰭式場效電晶體的磊晶源極/汲極區42。為了明確，後續的圖式參照這些參考剖面。
轉至第2圖，在第1圖繪示的結構的上方沉積一第一層間介電質(interlayer dielectric；ILD)48。第一層間介電質48是以一介電材料形成，其可藉由任何適當的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)或流動式化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)。上述介電材料可以包括磷矽酸鹽玻璃 (Phospho-Silicate Glass；PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass；BSG)、摻硼的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass；USG)或類似物。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，可以在第一層間介電質48與磊晶源極/汲極區42及閘極間隔物38之間設置一接觸蝕刻停止層(Contact Etch Stop Layer；CESL)46。接觸蝕刻停止層46可以包括一介電材料，例如氮化矽、氧化矽、氮氧化矽、氮碳化矽或類似物，其與上層的第一層間介電質48的材料比較而具有不同的蝕刻速率。可以施行例如一化學機械研磨製程或一機械式研削製程(mechanical grinding process)等的一平坦化製程，以使第一層間介電質48的頂表面齊平。第一層間介電質48可以具有一厚度T1(請見第3圖)，在一些實施例中，其在約50nm與約80nm之間，亦可以是其他厚度。
根據一些實施例，移除虛設閘極介電質32、虛設閘極電極34與遮罩層36，形成一替換閘極堆疊物60。在一些實施例中，可以使用一非等向性的乾式蝕刻製程來移除虛設閘極介電質32、虛設閘極電極34與遮罩層36。例如上述蝕刻製程可包括使用會選擇性地蝕刻虛設閘極介電質32、虛設閘極電極34與遮罩層36而不會蝕刻第一層間介電質48或閘極間隔物38的蝕刻氣體的一乾式蝕刻製程。在一些實施例中，可以使用一濕式蝕刻製程或氧化物移除製程。在一些實施例中，移除在一晶粒的一第一區(舉例而言：一核心邏輯區(core logic region))的虛設閘極介電質32而留下在此晶粒的一第二區(舉例而言：一輸入/輸出區(input/output region))的虛設閘極介電質32。虛設閘極介電質32與虛設閘極電極34的移除形成一凹部，此凹部暴露出一對應的鰭狀物24的一通道區。在上述移除的期間，在蝕刻虛設閘極電極34時可以將虛設閘極介電質32作為一 蝕刻停止層使用。然後，在移除虛設閘極電極34之後，可以選擇移除或不移除虛設閘極介電質32。
根據一些實施例，替換閘極堆疊物60包括一閘極介電層52與一閘極電極56。閘極介電層52共形地沉積於上述凹部中，例如位於鰭狀物24的頂表面上與側壁上以及閘極間隔物38的側壁上。閘極介電層52亦可沉積於第一層間介電層48的頂表面上。根據一些實施例，閘極介電層52包括氧化矽、氮化矽或前述的多層。在一些實施例中，閘極介電層52包括一高介電常數介電材料，且在這些實施例中，閘極介電層52可具有大於約7.0的介電常數值，且可包括金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛與前述之組合的矽酸鹽。閘極介電層52的形成方法可包括分子束沉積(molecular-beam deposition；MBD)、原子層沉積(atomic layer deposition；ALD)、電漿輔助化學氣相沉積、類似方法或上述之組合。在部分的虛設閘極介電質32留在上述凹部的實施例中，閘極介電層52包括虛設閘極介電質32的材料(舉例而言：SiO2)。
閘極電極56分別沉積於閘極介電層52的上方，並填充上述凹部的其餘部分。閘極電極56可包括一含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述之組合或上述之多層。例如，雖然第2圖中繪示出一單一層的閘極電極56，閘極電極56可包括任何數量的襯層(liner layer)、任何數量的功函數調整層(work function tuning layer)與一填充材料。可進行例如化學機械研磨的一平坦化製程，以移除閘極介電層52與閘極電極56的材料過多的部分，過多的部分位於第一層間介電質48的頂表面的上方。閘極電極56的材料與閘極介電層52的留下來的部分因此形成了所製得的鰭式場效電晶體的替換閘極堆疊物60。閘極電極56與閘極介電層52可一同視為「替換閘極堆疊物 60」、「閘極堆疊物」或「閘極結構」。替換閘極堆疊物60可以沿著鰭狀物24的一通道區延伸。
在晶圓10的不同區域形成閘極介電層52可以同時發生，而使每個區域中的閘極介電層52由相同材料所形成，且閘極電極56的形成可以同時發生，而使每個區域中的閘極電極56由相同材料所形成。在一些實施例中，可藉由不同的製程形成每個區域中的閘極介電層52，使閘極介電層52可為不同的材料，及/或可藉由不同的製程形成每個區域中的閘極電極56，使閘極電極56可為不同的材料。使用不同的製程時，可使用各種遮蔽步驟來遮蔽並暴露出適當的區域。
仍請參考第2圖，根據一些實施例，可以在替換閘極堆疊物60的上方形成硬遮罩62。硬遮罩62可以是以例如氮化矽、氮氧化矽、碳氧化矽、氮碳氧化矽、類似物或上述之組合形成。硬遮罩62的形成可以包括使用一或多道蝕刻製程將替換閘極堆疊物60(包括：閘極介電層52及對應上層的閘極電極56)凹陷，以形成凹部，因此凹部是形成在替換閘極堆疊物60的正上方且在閘極間隔物38的對面部分之間。如第2圖所示，閘極間隔物38亦被蝕刻。然後，將一介電材料填充至上述凹部中，施行平坦化製程以移除上述介電材料的多餘部分。上述介電材料的餘留部分形成硬遮罩62。在一些實施例中，在形成硬遮罩62之前，可以在被凹陷的閘極電極56的上方形成一或多個額外的介電層，其可以例如包括一蝕刻停止層。
第3至17C圖繪示根據一些實施例在形成源極/汲極接觸件112(請見第16A至16C與17A至17C圖)的中間階段的各種視圖。第3至15、16C與17C圖繪示對應於示於第1圖的剖面Y-Y的剖面圖。第16B與17B圖繪示對應於示於第1 圖的剖面X-X的剖面圖。第16A與17A圖繪示平面圖。在圖式中所示的各種視圖均為顯示範例，所示以外的其他配置或排列亦認作是本發明實施例的範圍內。
在第3圖中，在第一層間介電層48的上方沉積一第二層間介電層64。在一些實施例中，第二層間介電層64是藉由一流動式化學氣相沉積方法所形成的一流動式薄膜。在一些實施例中，第二層間介電層64是由一介電材料所形成，此介電材料例如為磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃或類似物，且可藉由任何合適的方法，例如化學氣相沉積、電漿輔助化學氣相沉積或類似方法來沉積第二層間介電層64。第二層間介電層64可以具有一厚度T2，其在一些實施例中為約10nm與約20nm之間，而可以是其他厚度。
在第4圖中，在第一層間介電質48的上方形成一蝕刻停止層66。蝕刻停止層66可包括一介電材料，例如氮化矽、氮氧化矽、碳化矽、氮碳化矽、氧化鋁、氧化鉿、類似材料或上述之組合，並且與第一層間介電質48的材料及上層的填充材料72(請見第7圖)比較，可以以不同的蝕刻速率受到蝕刻。在一些實施例中，蝕刻停止層66具有一厚度，其在約20Å與約100Å之間。可以藉由例如化學氣相沉積、原子層沉積或類似製程等的一製程來形成蝕刻停止層66。在其他實施例中，未在第一層間介電質48的上方形成一蝕刻停止層66。
在蝕刻停止層66的上方形成一硬遮罩層68。在一些實施例中，硬遮罩層68可以以以下的材料形成，包括：一金屬(舉例而言：氮化鈦(TiN)、鈦、氮化鉭、鉭、一摻雜金屬的碳化物(舉例而言：碳化鎢(WC))或類似物)及/或非金屬(舉例而言：氮化矽、氮化硼、碳化矽或類似物)。在一些實施例中，可以決定硬遮罩層68的材料組成，以提供相對於蝕刻停止層66、第一層間 介電質48等的其他層及/或相對於其他後續形成的層的高蝕刻選擇性。可以藉由例如化學氣相沉積、原子層沉積或類似製程等的一製程來形成硬遮罩層68。然而，可以使用任何適當的製程與材料。在一些實施例中，硬遮罩層68可以具有一厚度T3，其在約10nm與約50nm之間，但可以是其他厚度。
在第5圖中，根據一些實施例，在硬遮罩層68形成開口70。開口70可以定義晶圓10的較大區域，源極/汲極接觸件112(請見第17A至17C圖)可以形成在此較大區域內。以這種方式，開口70可以在X方向或Y方向而延伸在多個磊晶源極/汲極區42的上方。例如，示於第5圖的開口70在Y方向而延伸在三個磊晶源極/汲極區42的上方；而在其他實施例中，一開口70可以延伸在一、二或超過三個磊晶源極/汲極區42的上方。
可以使用適當的光學微影技術，在硬遮罩層68形成開口70。例如，可以在硬遮罩層68的上方形成一光阻(舉例而言：三層光阻或類似物)並將此光阻圖形化。然後，可以使用此圖形化的光阻為一蝕刻遮罩，蝕刻硬遮罩層68。可以使用選擇蝕刻在蝕刻停止層66的上方的硬遮罩層68的一非等向性蝕刻製程，來蝕刻硬遮罩層68。上述蝕刻製程可以是例如一適當的乾式蝕刻製程。以這種方式，藉由開口70而暴露出蝕刻停止層66的複數個區域。在形成開口70之後，可使用舉例而言為一灰化製程或其他適當的製程，移除上述光阻的餘留的部分或層。
在第6圖中，根據一些實施例，在上述結構的上方形成一填充材料72，以填充開口70。填充材料72可以包括一或多層的介電材料。例如，填充材料72可包括：氧化物，例如氧化矽、氧化鈦、氧化鉭、氧化鋁、另外的金屬氧化物或類似物；氮化物，例如氮化矽、氮氧化矽、金屬氮化物或類似物；或 上述之組合。可以藉由一適當的製程來形成填充材料72，例如化學氣相沉積、流動式化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、物理氣相沉積、一旋轉塗佈製程、類似製程或上述之組合。可以藉由任何可接受的製程來形成這些或其他介電材料。填充材料72可以是與硬遮罩層68不同的介電材料，而使可以從硬遮罩層68選擇性地蝕刻填充材料72。在一些實施例中，填充材料72是使用流動式化學氣相沉積形成的氧化矽或是一低溫氧化物(舉例而言：使用200℃或更低的一製程溫度沉積的氧化物)。在一些情況中，在沉積之後，可以對填充材料72施行退火。可以使用其他材料。
在第7圖中，根據一些實施例，使用一平坦化製程來移除多餘的填充材料72。上述平坦化製程從硬遮罩層68的上方移除填充材料72，並可以將硬遮罩層68薄化。在上述平坦化製程之後，餘留的填充材料72可以具有一實質上平坦的表面，其可以約齊平於硬遮罩層68。在一些情況中，一實質上平坦的表面得以改善使用後續的光學微影製程的較小的部件的形成，例如後續針對第8至11圖所作說明的切塊遮罩90的形成。上述平坦化製程可以包括一化學機械研磨製程一研削製程或類似製程。在平坦化之後，填充材料72可以具有一厚度T4，其在約10nm與約50nm之間，但可以是其他厚度。在一些實施例中，厚度T4可以是大約相同於硬遮罩層68的厚度T3。在一些實施例中，在平坦化之後，硬遮罩層68與填充材料72的合併頂表面所具有的高度變化可以小於約50nm。
在第8圖中，根據一些實施例，在硬遮罩層68的上方以及填充材料72的上方形成一光阻結構80，並將光阻結構80圖形化。在針對第9圖所作說明，光阻結構80是用來將填充材料72圖形化。如第8圖所示，光阻結構80可以是三層的光阻，或可以具有任何層數。在一些情況中，使用三層的光阻結構80得 以改善定義於填充材料72的微細截距圖形。例如，示於第8圖的光阻結構80是三層光阻，其包括一底層82、在底層82的上方的一中間層84以及在中間層84的上方的一上層86。上層86可以以一光阻(舉例而言：一光敏材料)形成，此光阻包括有機材料，且可以是一正型光敏材料或一負型光敏材料。在一些實施例中，是以一聚合物材料形成底層82，且可以是一底部抗反射塗層(anti-reflective coating；BARC)。中間層84可包括一無機材料，其可以是氮化物(舉例而言：氮化矽)、氮氧化物(舉例而言：氮氧化矽)、氧化物(舉例而言：氧化矽)、類似物或上述之組合。中間層84可具有相對於上層86及/或底層82的高蝕刻選擇性。光阻結構80的各層可以使用例如旋轉塗布製程及/或適當的沉積製程而依序毯覆式沉積。儘管在本文是討論三層的光阻結構80，但是在其他實施例中，光阻結構80可以使用單層結構或雙層結構(舉例而言：僅包括底層82與上層86而沒有中間層84)。所使用的結構的類型(舉例而言：單層、雙層或三層)可能依存於所使用的光學微影製程。例如，在極紫外線(extreme ultraviolet；EUV)微影製程，可以使用單層或雙層。對第8圖所作說明的光阻結構80為一例子，而光阻結構有可能包括其他層、材料或上述之組合。
如第8圖所示，可以使用一適當的光學微影製程來將光阻結構80圖形化。在一些實施例中，上述圖形化包括在光阻結構80形成複數個開口88，開口88所對應的區域是切塊遮罩90(請見第11圖)的後續形成之處。在一些實施例中，開口88是橫向位於(舉例而言：在沿著Y-Y的方向)鄰近的磊晶源極/汲極區42之間。在一些實施例中，可以將開口88形成為在沿著Y-Y的方向具有一寬度W1，其為約8nm或更大，但可以是其他寬度。在一些實施例中，可以將開口88形成為在沿著X-X的方向具有一寬度，其為約8nm或更大，但可以是其他寬 度。開口88可以具有矩形、圓形、不規則形狀或另外的形狀。
後續，為了使用一蝕刻製程(未在圖式中分開顯示)來將中間層84圖形化，可以將上層86作為一蝕刻遮罩使用。上述蝕刻製程可以為非等向性，而使上層86中的開口88延伸穿過中間層84。然後，為了使用一蝕刻製程(未在圖式中分開顯示)來將底層82圖形化，可以將中間層84作為一蝕刻遮罩使用。上述蝕刻製程可以為非等向性，而使中間層84中的開口88延伸穿過底層82，而上層86可能被消耗。
在第9圖中，根據一些實施例，使用一蝕刻製程將形成於光阻結構80的開口88延伸穿過填充材料72。上述蝕刻製程可以為非等向性，而使在底層82的開口88延伸穿過填充材料72，而且在填充材料72具有的尺寸大約相同於(或是，略小於)其在光阻結構80具有的尺寸。例如，可以將在填充材料72的開口88形成為在沿著Y-Y的方向具有一寬度W2，其為約8nm或更大，但可以是其他寬度。在填充材料72的開口88可以暴露出蝕刻停止層66，在一些實施例中，在填充材料72的一開口88可以具有一寬高比(寬度/高度)，其在約0.01與約5之間，但可以是其他寬高比。在一些情況中，具有一相對小的寬高比得以形成具有一較小寬度或較細截距的開口88，亦可以降低一旦以切塊遮罩材料90’(請見第10圖)填充開口88的應力。在一些實施例中，開口88可以具有一截距，其為約10nm或更大，但可以是其他截距。
在一些實施例中，上述蝕刻製程可以包括一乾式蝕刻製程後接一清潔製程。相對於蝕刻停止層66，上述蝕刻製程對填充材料72具有高蝕刻選擇性。在一些實施例中，上述乾式蝕刻製程可以具有一非等向性的電漿蝕刻，具有以約5瓦特與約2000瓦特之間的功率產生的電漿，並可以在約5mTorr與約200 mTorr之間的壓力施行。可以是其他製程條件。在一些實施例中，上述乾式蝕刻製程可以使用一或多種製程氣體，例如CF4、CH2F2、CHF3、NF3、SF6、C4F6、C4F8、其他氟類氣體、類似氣體或其他種類的製程氣體。在一些實施例中，上述清潔製程可以包括使用臭氧去離子水(ozonated DI water；DIO3)、一無酸的光阻剝除劑(acid-free photoresist stripper)、一灰化製程或類似者。在其他實施例中，可以使用其他蝕刻技術或清潔製程。在蝕刻填充材料72的期間，可能消耗掉中間層84，且可能至少局部消耗底層82。在蝕刻填充材料72時未完全消耗底層82的實施例中，可以施行一灰化製程以移除底層82的餘留的殘留物。餘留的結構示於第9圖的剖面圖。
轉至第10圖，可以在圖形化的硬遮罩層68的上方、圖形化的填充材料72的上方以及在圖形化的填充材料72中的開口88內，形成一切塊遮罩材料90’。在一些實施例中，可以以包括一金屬(舉例而言：氮化鈦(TiN)、鈦、氮化鉭、鉭、一摻雜金屬的碳化物(舉例而言：碳化鎢(WC))或類似物)及/或非金屬(舉例而言：氮化矽、氮化硼、碳化矽或類似物)的一材料形成切塊遮罩材料90’。在一些實施例中，可以決定切塊遮罩材料90’的材料組成，以提供相對於例如蝕刻停止層66、第一層間介電層48等的其他層及/或相對於其他後續形成的層的高蝕刻選擇性。可以藉由例如化學氣相沉積、原子層沉積或類似製程等的一製程來形成切塊遮罩材料90’。然而，可以使用任何適當的製程及材料。在一些實施例中，切塊遮罩材料90’是與填充材料72為相同材料，且可以以一相似方式形成。
在第11圖中，根據一些實施例，使用一平坦化製程移除多餘的切塊遮罩材料90’，以形成切塊遮罩90。上述平坦化製程從硬遮罩層68的上方以及 填充材料72的上方移除切塊遮罩材料90’，並可以將硬遮罩層68或填充材料72薄化。上述平坦化製程可以包括一化學機械研磨製程、一研削製程或類似製程。切塊遮罩材料90’的餘留部分形成切塊遮罩90。在平坦化之後，切塊遮罩90可以具有一厚度T5，其在約5nm與約50nm之間，但可以是其他厚度。在一些實施例中，厚度T5可以是大約相同於填充材料72的厚度T4或硬遮罩層68的厚度T3。切塊遮罩90的區域可以在沿著Y-Y的方向具有一寬度W3，其為約8nm或更大，但可以是其他寬度。在一些情況中，使用本文說明的一圖形化的填充材料72得以將切塊遮罩90的區域形成為具有一較小的寬度(舉例而言：W3)。切塊遮罩90可以定義切塊在後續形成的源極/汲極接觸件112(請見第17A至17C圖)之間的所在位置。
第12與13圖根據一些實施例，繪示使用圖形化的硬遮罩層68與切塊遮罩90作為一合併的蝕刻遮罩來形成接觸開口92。第12圖繪示蝕刻填充材料72以形成初始的接觸開口92而暴露出蝕刻停止層66。可以藉由上述蝕刻移除填充材料72，因此可以將填充材料72當作一「犧牲材料」。第13圖顯示對於蝕刻停止層66、第二層間介電層64、第一層間介電層48及接觸蝕刻停止層46進行蝕刻，將接觸開口92延伸至第一層間介電層48中而暴露出磊晶源極/汲極區42。如第12至13圖所示，切塊遮罩90定義出第一層間介電層48將鄰近的接觸開口92分離的一些區域，因此在後續形成的源極/汲極接觸件112(請見第17A至17C圖)形成「切塊」。在一些情況中，本文說明的切塊遮罩90的使用得以使切塊具有一較小的切塊寬度W4(請見第15、17A與17C圖)，並得以在源極/汲極接觸件112之間有較小的分隔物而未增加橋接或短路的風險。在本文說明的技術亦得以獲得較寬的源極/汲極接觸件112，其可降低接觸電阻並減少製程變動的效應。以 這種方式，可以改善一裝置的密度、截距、良率及電性效能。
儘管將實施例繪示為關於以一單一蝕刻步驟蝕刻填充材料72以及蝕刻停止層66、第二層間介電層64、第一層間介電層48及接觸蝕刻停止層46一起在一分開的單一蝕刻步驟蝕刻，但是這些實施例並無限制的意思。例如，可以在一單一步驟蝕刻填充材料72及一或多個其下的層，或是其他組合的膜層可以使用較多的蝕刻步驟、較少的蝕刻步驟或蝕刻步驟的其他組合來蝕刻。所有的這些實施例都認定為在本發明實施例的所欲範圍內。
根據一些實施例，可以使用一或多道乾式蝕刻製程來蝕刻示於第12與13圖的接觸開口92，並可以後接一濕式清潔製程。相對於硬遮罩層58與切塊遮罩90，上述蝕刻製程對蝕刻停止層66、第二層間介電層64、第一層間介電層48及/或接觸蝕刻停止層46可以具有高蝕刻選擇性。在一些實施例中，上述乾式蝕刻製程可以具有一非等向性的電漿蝕刻，具有以約20瓦特與約2000瓦特之間的功率產生的電漿，並可以在約5mTorr與約200mTorr之間的壓力施行。可以是其他製程條件。在一些實施例中，上述乾式蝕刻製程可以使用一或多種製程氣體，例如CF4、CH2F2、CHF3、C4F6、C4F8、NF3、O2、Ar、CH3F、He、CO、CO2、COS、其他氟類氣體、類似氣體或其他種類的製程氣體。在一些實施例中，上述濕式清潔製程可包括使用稀釋的氫氟酸、SC-1、SPM、HPM(SC-2)、臭氧去離子水、類似物或其他藥劑。在其他實施例中，可以使用其他蝕刻技術或清潔製程。
在一些實施例中，將接觸開口92形成為在接近接觸開口92的底部具有一寬度WB，其大於對應的磊晶源極/汲極區42的寬度，如第13圖所示。以這種方式，可以增加源極/汲極接觸件112(請見第17A至17C圖)與磊晶源極/汲極 區42的接觸面積，其可降低接觸電阻。此外，接觸開口92的較大的底部寬度WB可以減少對於源極/汲極接觸件112的接觸電阻的製程變動的效應。以這種方式，源極/汲極接觸件112可以「自對準」。可以藉由控制由圖形化的硬遮罩層68與切塊遮罩90形成的蝕刻遮罩的圖形，來控制接觸開口92的寬度。
在一些實施例中，本文說明的技術可以形成接觸開口92，其具有一底部寬度(舉例而言：底部寬度WB)，此底部寬度約等於或小於頂部寬度(舉例而言：頂部寬度WT1)。例如在一些實施例中，可以將接觸開口92形成為其具有的側壁具有一角度A1，其在約83°與約91°之間，但可以是其他角度。藉由具有近似垂直的輪廓或接近底部漸細的輪廓，可以更有效率地以源極/汲極接觸件112的導電材料填充接觸開口92，並有較低的空孔、未完全填充、龜裂、應變、翹曲或其他可以負面影響裝置效能的機會。
在第14與第15圖，根據一些實施例，形成源極/汲極接觸件112。請參考第14圖，可以移除硬遮罩層68與切塊遮罩90。可以使用例如一濕式蝕刻製程來移除硬遮罩層68與切塊遮罩90，上述濕式蝕刻製程使用稀釋的氫氟酸、SC-1、SPM、HPM(SC-2)、臭氧去離子水、類似物或其他藥劑。可以是其他移除技術。根據一些實施例，在蝕刻停止層66的上方及接觸開口92內形成一襯墊(liner)(未繪示於圖式)與一導電材料。在第14圖中，將上述襯墊與上述導電材料一起標示為接觸件材料112’。上述襯墊可以是例如一擴散阻障層、一黏著層或類似物，並可包括例如鈦、氮化鈦、鉭、氮化鉭或類似物等的一材料。上述導體材料可包括例如銅、銅合金、銀、金、鎢、鈷、鋁、鎳、類似物或上述之組合。可以使用一適當的製程來形成上述襯墊或上述導電材料，例如原子層沉積、化學氣相沉積、物理氣相沉積、鍍製(plating)、類似方法或上述之組合。 在一些實施例中，可以在磊晶源極/汲極區42與接觸件材料112’之間的界面形成矽化物(未繪示於圖式)。
在第15圖中，根據一些實施例，進行例如化學機械研磨的一平坦化製程。在一些實施例中，上述平坦化製程移除蝕刻停止層66、第二層間介電層64及接觸件材料112’的上部。餘留的上述襯墊與上述導電材料形成源極/汲極接觸件112。在一些實施例中，上述平坦化製程亦將第一層間介電層48薄化。在上述平坦化製程之後，源極/汲極接觸件112的頂表面可以實質上齊平於第一層間介電層48的頂表面。如第15圖所示，源極/汲極接觸件112可以被在沿著Y-Y的方向的一切塊寬度W4所分離，其在約8nm與約15nm之間，但可以是其他寬度。在一些情況中，本文說明的形成切塊遮罩90得以獲得一較小的切塊寬度W4而不會增加橋接或短路的風險。其亦得以使源極/汲極接觸件112具有一較大的寬度W5，其可以降低接觸電阻並減少對製程變動的敏感度。在一些實施例中，源極/汲極接觸件112可以在沿著Y-Y的方向具有一寬度W5，其為約10nm或更大，但可以是其他寬度。
轉至第16A至16C與17A與17C圖，顯示根據一些實施例在形成源極/汲極接觸件112的中間步驟的各種視圖。示於第16A至16C與17A與17C圖的結構類似於示於第1至15圖的結構，除了磊晶源極/汲極區42、切塊遮罩90、接觸開口92及源極/汲極接觸件112的排列與尺寸之外。特別是，示於第16A至16C圖的結構類似於示於第13圖的結構，示於第17A至17C圖的結構類似於示於第15圖的結構。如此，可以以類似於示於第1至15圖的結構的方式來形成示於第16A至16C與17A與17C圖的結構。第16A與17A圖顯示平面圖，第16B與17B圖顯示沿著指定剖面X-X的剖面圖，第16C與17C圖顯示沿著指定剖面Y-Y的剖面圖。
第16A至16C圖顯示在形成接觸開口92之後的結構，類似於第13圖。為了敘述的目的，指定接觸開口92的特定的接觸開口92A與92B。如第16A至16C圖所示，部分的切塊遮罩90在磊晶源極/汲極區42之間延伸，得以形成分離的接觸開口92。例如，沿著剖面Y-Y，切塊遮罩90A是用來形成接觸開口92A與接觸開口92B之間的一分隔物。接觸開口92A暴露出磊晶源極/汲極區42A，而接觸開口92B暴露出磊晶源極/汲極區42B。如第16A與16C圖所示，磊晶源極/汲極區42在沿著Y-Y的方向具有不同的長度，而因此可以將接觸開口92形成為具有不同寬度。如第16A圖所示，切塊遮罩90可以在沿著Y-Y的方向具有不同寬度(舉例而言：寬度W3)。一單一的切塊遮罩90亦可以具有多個寬度或具有不同於示於第16A圖的形狀。
第17A至17C圖顯示在形成源極/汲極接觸件112之後的結構，類似於第15圖。如第17A至17C圖所示，第一層間介電層48形成「切塊」，其將鄰近的源極/汲極接觸件112隔離。例如，沿著剖面Y-Y，第一層間介電層48先前曾經在切塊遮罩90A下方的區域將源極/汲極接觸件112A與源極/汲極接觸件112B隔離。本文說明的切塊遮罩90的使用，如前文所述，得以獲得一較小的切塊寬度W4。在一些實施例中，源極/汲極接觸件112可以在沿著X-X的方向具有一寬度W6，其為約9nm與約18nm之間，但可以是其他寬度。
儘管未明確顯示，所屬技術領域中具有通常知識者會容易理解可以對第15圖或第17A至17C圖中的結構施行進一步的處理步驟。例如，可以形成閘極接觸件以接觸替換閘極堆疊物60，或是各種金屬間介電質(Inter-Metal Dielectrics；IMD)及其對應的金屬化可以形成在第一層間介電層48的上方。
實施例可以達成複數個優點。所敘述的技術得以形成具有較小的 切塊的源極/汲極接觸件而未增加橋接或短路的風險。特別是，使用本文說明的一切塊遮罩以形成切塊，得以獲得較小的切塊。例如，具有帶有一實質上平坦的表面的一填充材料可以降低在光學微影步驟的期間的地形效應(topographic effect)，並得以將切塊遮罩的圖形形成為具有較微細的截距。由於填充材料的相對較小的厚度，被蝕刻至上述填充材料中的切塊遮罩的圖形具有較低的寬高比。這個低的寬高比可以降低填充材料因為應力而翹曲或破裂的機會。此外，本文敘述的技術在形成大面積(舉例而言：「一群」)的接觸開口與形成小面積(舉例而言：「單一溝槽」)的接觸開口的方面均適用。本文敘述的技術亦可形成具有接近垂直的輪廓或在底部呈現漸細的輪廓的接觸開口，其得以改善形成源極/汲極接觸件時的導電材料的填充。以這種方式，可以減低源極/汲極接觸件的接觸電阻，並可以改善裝置效能。
在一些實施例中，一種方法，包括：在一半導體結構的一源極區與一汲極區的上方形成一第一層間介電層(inter-layer dielectric；ILD)；在上述第一層間介電層的上方形成一第一遮罩材料；在上述第一遮罩材料蝕刻出複數個第一開口；以一填充材料填充上述第一開口；在上述填充材料蝕刻出複數個第二開口；以一第二遮罩材料填充上述第二開口；移除上述填充材料；以及以上述第一遮罩材料與上述第二遮罩材料為一蝕刻遮罩來蝕刻上述第一層間介電層，以在上述第一層間介電層形成複數個第三開口，上述第三開口暴露出上述半導體結構的上述源極區與上述汲極區的局部。
在一實施例中，上述方法包括在形成上述第一遮罩材料之前，在上述第一層間介電層的上方形成一蝕刻停止層。在一實施例中，上述第一遮罩材料包括碳化鎢。上述第二遮罩材料包括鎢。在一實施例中，上述方法包括在 形成上述第一遮罩材料之前，在上述第一層間介電層的上方形成一第二層間介電層。在一實施例中，上述填充材料包括一流動式的氧化物。在一實施例中，上述方法包括在蝕刻出上述第二開口之前，將上述填充材料平坦化。在一實施例中，已平坦化的上述填充材料具有一厚度，其在10nm至50nm的範圍。在一實施例中，上述方法包括：以一導電材料填充在上述第一層間介電層的上述第三開口；以及對上述導電材料施行一平坦化製程，上述平坦化製程暴露出上述第一層間介電層的一頂表面。
在一些實施例中，一種方法，包括：在一第一源極/汲極區的上方與一第二源極/汲極區的上方，沉積一層間介電層(inter-layer dielectric；ILD)；在上述層間介電層的上方形成一蝕刻遮罩，包括：在上述層間介電層的上方沉積一第一遮罩材料；在上述第一遮罩材料形成一第一開口，上述第一開口在上述第一源極/汲極區的上方與上述第二源極/汲極區的上方延伸；以一介電材料填充上述第一開口；在上述介電材料形成一第二開口，上述第二開口位於上述第一源極/汲極區與上述第二源極/汲極區之間；及以一第二遮罩材料填充上述第二開口；以及在上述層間介電層蝕刻出一第一接觸開口以暴露出上述第一源極/汲極區，且在上述層間介電層蝕刻出一第二接觸開口以暴露出上述第二源極/汲極區，其中上述層間介電層在上述第二遮罩材料下方的一隔離區將上述第一接觸開口與上述第二接觸開口隔離。
在一實施例中，上述方法包括在上述層間介電層的上方沉積一蝕刻停止層，其中在上述第一遮罩材料的上述第一開口暴露出上述蝕刻停止層。在一實施例中，上述第一接觸開口與上述第二接觸開口的蝕刻移除上述介電材料。在一實施例中，上述層間介電層在上述第一接觸開口頂部附近的寬度小於 在上述第一接觸開口底部附近的寬度。在一實施例中，上述層間介電層的上述隔離區的一頂表面具有一寬度，其在8nm至15nm的範圍。在一實施例中，上述層間介電層的上述隔離區具有一側壁角，其在83°至91°的範圍。在一實施例中，上述第二開口具有一寬高比(寬度/高度)，其在0.01至5的範圍。
在一些實施例中，一種方法，包括：形成複數個鰭狀物，上述鰭狀物從一基底突出，上述鰭狀物在一第一方向延伸；形成複數個閘極堆疊物，上述閘極堆疊物在上述鰭狀物的上方延伸，上述閘極堆疊物在一第二方向延伸，上述第二方向正交於上述第一方向；在上述鰭狀物上形成複數個源極/汲極區；在上述源極/汲極區的上方沉積一層間介電層(inter-layer dielectric；ILD)；形成一第一圖形化遮罩，包括：在上述層間介電層的上方以及上述閘極堆疊物的上方沉積一犧牲材料；在上述犧牲材料圖形化出複數個開口，其中上述開口的每個開口在上述閘極堆疊物的至少二個閘極堆疊物的上方延伸；及在上述開口內沉積一遮罩材料，上述第一圖形化遮罩包括上述遮罩材料；使用上述第一圖形化遮罩來蝕刻上述層間介電層，以在上述源極/汲極區的上方形成複數個接觸開口；以及以一導電材料填充上述接觸開口，以形成複數個源極/汲極接觸件。
在一實施例中，上述方法包括在上述層間介電層的上方及上述閘極堆疊物的上方形成一第二圖形化遮罩，上述第二圖形化遮罩包括一圖形化開口，其中上述犧牲材料沉積在上述圖形化開口內。在一實施例中，上述層間介電層的一部分在上述第二方向從上述源極/汲極接觸件的一第一源極/汲極接觸件延伸至上述源極/汲極接觸件的一第二源極/汲極接觸件，其中上述層間介電層的上述部分在上述第二方向具有一寬度，其在8nm與15nm之間的範圍。在一實施例中，上述犧牲材料包括氧化矽。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
20:基底
22:淺溝槽隔離區
24:鰭狀物
42:磊晶源極/汲極區
46:接觸蝕刻停止層
48:第一層間介電質
64:第二層間介電層
66:蝕刻停止層
68:硬遮罩層
90:切塊遮罩
92:接觸開口
A1:角度
WB:底部寬度
WT1:頂部寬度

Claims (9)

  1. 一種半導體裝置的形成方法，包括：在一半導體結構的一源極區與一汲極區的上方形成一第一層間介電層(inter-layer dielectric；ILD)；在該第一層間介電層的上方形成一第一遮罩材料；在該第一遮罩材料蝕刻出複數個第一開口；以一填充材料填充該些第一開口；在該填充材料蝕刻出複數個第二開口；以一第二遮罩材料填充該些第二開口；移除該填充材料；以及以該第一遮罩材料與該第二遮罩材料為一蝕刻遮罩來蝕刻該第一層間介電層，以在該第一層間介電層形成複數個第三開口，該些第三開口暴露出該半導體結構的該源極區與該汲極區的局部。
  2. 如請求項1之半導體裝置的形成方法，更包括在形成該第一遮罩材料之前，在該第一層間介電層的上方形成一第二層間介電層。
  3. 如請求項1之半導體裝置的形成方法，更包括在蝕刻出該些第二開口之前，將該填充材料平坦化。
  4. 如請求項1至3任一項之半導體裝置的形成方法，更包括：以一導電材料填充在該第一層間介電層的該些第三開口；以及對該導電材料施行一平坦化製程，該平坦化製程暴露出該第一層間介電層的一頂表面。
  5. 一種半導體裝置的形成方法，包括： 在一第一源極/汲極區的上方與一第二源極/汲極區的上方，沉積一層間介電層(inter-layer dielectric；ILD)；在該層間介電層的上方形成一蝕刻遮罩，包括：在該層間介電層的上方沉積一第一遮罩材料；在該第一遮罩材料形成一第一開口，該第一開口在該第一源極/汲極區的上方與該第二源極/汲極區的上方延伸；以一介電材料填充該第一開口；在該介電材料形成一第二開口，該第二開口位於該第一源極/汲極區與該第二源極/汲極區之間；及以一第二遮罩材料填充該第二開口；以及在該層間介電層蝕刻出一第一接觸開口以暴露出該第一源極/汲極區，且在該層間介電層蝕刻出一第二接觸開口以暴露出該第二源極/汲極區，其中該層間介電層在該第二遮罩材料下方的一隔離區將該第一接觸開口與該第二接觸開口隔離。
  6. 如請求項5之半導體裝置的形成方法，更包括在該層間介電層的上方沉積一蝕刻停止層，其中在該第一遮罩材料的該第一開口暴露出該蝕刻停止層。
  7. 如請求項5之半導體裝置的形成方法，其中該第一接觸開口與該第二接觸開口的蝕刻移除該介電材料。
  8. 如請求項5至7任一項之半導體裝置的形成方法，其中該層間介電層在該第一接觸開口頂部附近的寬度小於在該第一接觸開口底部附近的寬度。
  9. 一種半導體裝置的形成方法，包括：形成複數個鰭狀物，該些鰭狀物從一基底突出，該些鰭狀物在一第一方向延伸；形成複數個閘極堆疊物，該些閘極堆疊物在該些鰭狀物的上方延伸，該些閘極堆疊物在一第二方向延伸，該第二方向正交於該第一方向；在該些鰭狀物上形成複數個源極/汲極區；在該些源極/汲極區的上方沉積一層間介電層(inter-layer dielectric；ILD)；形成一第一圖形化遮罩，包括：在該層間介電層的上方以及該些閘極堆疊物的上方沉積一犧牲材料；在該犧牲材料圖形化出複數個開口，其中該些開口的每個開口在該些閘極堆疊物的至少二個閘極堆疊物的上方延伸；及在該些開口內沉積一遮罩材料，該第一圖形化遮罩包括該遮罩材料；在該層間介電層的上方及該些閘極堆疊物的上方形成一第二圖形化遮罩，該第二圖形化遮罩包括一圖形化開口，其中該犧牲材料沉積在該圖形化開口內；使用該第一圖形化遮罩來蝕刻該層間介電層，以在該些源極/汲極區的上方形成複數個接觸開口；以及以一導電材料填充該些接觸開口，以形成複數個源極/汲極接觸件。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190109205A1 (en) * 2016-03-24 2019-04-11 Tokyo Electron Limited Method for manufacturing semiconductor device
TW202036687A (zh) * 2018-10-31 2020-10-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9653356B2 (en) * 2015-08-10 2017-05-16 Globalfoundries Inc. Methods of forming self-aligned device level contact structures
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR102647231B1 (ko) * 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10930564B2 (en) * 2018-08-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190109205A1 (en) * 2016-03-24 2019-04-11 Tokyo Electron Limited Method for manufacturing semiconductor device
TW202036687A (zh) * 2018-10-31 2020-10-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

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