TWI802096B - 電晶體元件 - Google Patents

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Abstract

本發明提供一種電晶體元件，其包括氮化鎵電晶體、偏壓元件及壓控電流元件。氮化鎵電晶體具有汲極、源極及閘極。汲極耦接至電晶體元件的第一端。偏壓元件串聯於氮化鎵電晶體的源極與電晶體元件的第二端間。壓控電流元件耦接至電晶體元件的控制端。壓控電流元件依據電晶體元件的控制端的電壓以提供偏壓電流至偏壓元件，以控制氮化鎵電晶體為導通或截止。

Description

電晶體元件
本發明是有關於一種元件，且特別是有關於一種電晶體元件。
氮化鎵（gallium nitride, GaN）電晶體由於元件尺寸、導通電阻和工作頻率等物理特性的優點而被廣泛的使用。但另一方面，氮化鎵電晶體同時又具有較低的閥值電壓，往往造成電路中較大的功率消耗。
現有技術中提出了一些增強型（enhancement mode, e-mode）的氮化鎵電晶體，試圖降低氮化鎵電晶體的功耗。但這些增強型的氮化鎵電晶體往往需要特殊製程來改變氮化鎵電晶體的結構，又或者是需要將電晶體與氮化鎵電晶體串接（cascode），因此往往會導致較高的製造成本，或是氮化鎵電晶體的電流被串接的電晶體所限制，因而影響氮化鎵電晶體的電路表現。
本發明提供一種電晶體元件，其可在改善氮化鎵電晶體的製造成本時，又不影響氮化鎵電晶體本身的電路表現。
本發明的電晶體元件包括氮化鎵電晶體、偏壓元件及壓控電流元件。氮化鎵電晶體具有汲極、源極及閘極。汲極耦接至電晶體元件的第一端。偏壓元件串聯於氮化鎵電晶體的源極與電晶體元件的第二端間。壓控電流元件耦接至電晶體元件的控制端。壓控電流元件依據電晶體元件的控制端的電壓以提供一偏壓電流至偏壓元件，以控制氮化鎵電晶體為導通或截止。
基於上述，本發明的電晶體元件透過氮化鎵電晶體、偏壓元件及壓控電流元件的耦接關係來控制氮化鎵電晶體操作為導通及/或截止。
圖1為本發明實施例一電晶體元件1的示意圖。電晶體元件1具有第一端T1、第二端T2及控制端TC。電晶體元件1包括氮化鎵（Gallium Nitride）電晶體10、偏壓元件11及壓控電流元件12。氮化鎵電晶體10的汲極與電晶體元件1的第一端T1耦接，氮化鎵電晶體10的源極耦接於偏壓元件11的第一端，氮化鎵電晶體10的閘極耦接於電晶體元件1的第二端T2。壓控電流元件12的第一端耦接於電晶體元件1的第一端T1，壓控電流元件12的第二端耦接於氮化鎵電晶體10的第二端，壓控電流元件12的控制端耦接於電晶體元件1的控制端TC。偏壓元件11的第二端耦接於電晶體元件1的第二端T2。簡言之，氮化鎵電晶體10與偏壓元件11串連於電晶體元件1的第一端T1及第二端T2之間，而壓控電流元件12與氮化鎵電晶體10互相並聯，且壓控電流元件12直接耦接於氮化鎵電晶體10的源極。
在一些實施例中，氮化鎵電晶體10在高功率的操作上具有優異的特性，例如像是可快速切換、承受較高電壓、相對小的尺寸、較佳的散熱等優點。但另一方面，由於氮化鎵電晶體10通常具有較低的閥值電壓，造成氮化鎵電晶體10較不容易被斷開而導致較大的功率消耗。因此，本發明透過電晶體元件1中氮化鎵電晶體10、偏壓元件11及壓控電流元件12整體的連接結構，使得壓控電流元件12可依據控制端TC所接收的電壓來控制氮化鎵電晶體10的導通及/或截止，使氮化鎵電晶體10可較佳地被斷開。而電晶體元件1整體可視為一個三端的電晶體，在具有上述氮化鎵電晶體10優異的操作特性的同時，又可降低電晶體元件1的功耗。
在一實施例中，氮化鎵電晶體10可例如是n型氮化鎵電晶體10，其具有汲極、源極及閘極。氮化鎵電晶體10的汲極耦接於電晶體元件1的第一端T1，氮化鎵電晶體10的源極耦接於偏壓元件11，氮化鎵電晶體10的閘極耦接於電晶體元件1的第二端T2。舉例來說，氮化鎵電晶體10可例如是n型的空乏型氮化鎵電晶體10。如此一來，n型氮化鎵電晶體10可透過電子作為載子來進行電流的傳遞，並具有較高的遷移率（mobility）。另一方面，空乏型的氮化鎵電晶體所需的製程步驟相對簡單，可有效降低電子元件1的製程複雜度以及製造成本。
偏壓元件11耦接於氮化鎵電晶體10的源極及電晶體元件1的第二端T2之間。氮化鎵電晶體10與偏壓元件11串聯於電晶體元件1的第一端T1及第二端T2之間。偏壓元件11可依據其所接收的電流而改變氮化鎵電晶體10的源極電壓。
壓控電流元件12與氮化鎵電晶體10並聯連接。壓控電流元件12為一個三端元件，壓控電流元件12依據其控制端所接收到的電壓而控制其第一端及第二端之間的導通。壓控電流元件12的第一端耦接電晶體元件1的第一端T1，壓控電流元件12的第二端直接耦接氮化鎵電晶體10的源極，壓控電流元件12的控制端耦接電晶體元件1的控制端TC。
整體來說，壓控電流元件12可依據控制端TC所接收的電壓來選擇性地提供電流至偏壓元件11。而偏壓元件11依據其所接收的偏壓電流提供負偏壓至氮化鎵電晶體10的閘極及源極之間，藉由抬升氮化鎵電晶體10的源極電壓以降低氮化鎵電晶體10的閘極與源極之間的電壓差值，進而控制氮化鎵電晶體10為截止。因此，電晶體元件1整體可透過壓控電流元件12及偏壓元件11的協同操作而將氮化鎵電晶體10控制在導通及/或截止。另一方面，由於壓控電流元件12並非與氮化鎵電晶體10互相串聯連接，因此壓控電流元件12並不會限制氮化鎵電晶體10的導通電流，可有效保留氮化鎵電晶體10本身高電流及快速切換的優點。
圖2A為本發明實施例一電晶體元件2的電路示意圖。在電晶體元件2中，電晶體元件2包括氮化鎵電晶體10、偏壓元件21、壓控電流元件22及電阻Rd。氮化鎵電晶體10可透過電阻Rd連接至電晶體元件1的第一端T1。
詳細而言，偏壓元件21包括電阻R2。壓控電流元件22包括互相串連的電阻R1及偏壓電晶體M1。偏壓電晶體M1可為pMOSFET。電阻R1耦接於電晶體元件2的第一端T1及偏壓電晶體M1的源極之間。偏壓電晶體M1的閘極耦接電晶體元件2的控制端TC，偏壓電晶體M1的汲極耦接氮化鎵電晶體10的源極。
在一些實施例中，氮化鎵電晶體10可具有較高的操作電壓（例如大約是600V），而電阻R1可將電晶體元件2第一端所接收的電壓降壓至適合金氧半電晶體操作的電壓（例如大約是30V）。
電阻Rd可依據氮化鎵電晶體10的操作需求而進行偏壓。在一些實施例中，電阻Rd可例如是透過外部電阻或以氮化鎵電晶體10的內部阻抗所實現的。
因此，當偏壓電晶體M1接收低邏輯位準的電壓時，偏壓電晶體M1可被導通，因而提供偏壓電流至偏壓元件21的電阻R2。氮化鎵電晶體10的源極電壓可據此上升，相對應地，氮化鎵電晶體10的閘極與源極之間的電壓差值會被降低。當氮化鎵電晶體10的閘極與源極之間的電壓差值小於等於閥值電壓（例如是-11V）時，氮化鎵電晶體10可據此被截止而斷開其汲極及源極之間的連接。因此，在電晶體元件2接收到低邏輯位準的電壓時，氮化鎵電晶體10可被截止，而使整體的電晶體元件2可操作為一n型電晶體。
圖2B為本發明實施例一電晶體元件2的結構示意圖。圖2B繪示了電晶體元件2一些實施例中的部分剖面結構以及其電連接關係。接下來請共同參考圖2A、2B來理解下方篇幅中關於電晶體元件2的結構說明。
詳細來說，電晶體元件2的結構中可包括基板100、緩衝層101、通道層102、阻障層103、電連接結構23～26及隔絕結構27。氮化鎵電晶體10可由依序堆疊的基板100、緩衝層101、通道層102、阻障層103所形成。阻障層103中還包含第一阻障層1031、第二阻障層1032及第三阻障層1033。電連接結構23～26可設置在阻障層23上，用以提供電性連接。
電連接結構23～26可分別為氮化鎵電晶體10的汲極、氮化鎵電晶體10的閘極、氮化鎵電晶體10的源極及電晶體元件2的第二端T2。而電阻Rd即為氮化鎵電晶體10的汲極與閘極之間的內部阻抗。
隔絕結構27設置於電連接結構25、26之間，其深度由阻障層103延伸至通道層102的底部。隔絕結構27可用以隔絕通道層102由電連接結構25至電連接結構26之間的電流。
因此，依據圖2B的結構示意圖，偏壓電晶體M1可依據控制端所接收到的電壓為高邏輯位準或低邏輯位準，來控制氮化鎵電晶體10的源極電壓位準高低。以於電晶體元件2接收到低邏輯位準時提高氮化鎵電晶體10的源極電壓位準，使氮化鎵電晶體10為截止。
簡言之，在電晶體元件2中，透過偏壓元件21接收壓控電流元件22所提供的偏壓電流，使連接於氮化鎵電晶體10的閘極及源極之間的偏壓元件21可抬升氮化鎵電晶體10的源極電壓，進而降低氮化鎵電晶體10的閘極及源極之間的電壓差值，以有效控制氮化鎵電晶體為截止。並且，由於偏壓元件21是由被動元件（也就是電阻）所實現的，偏壓元件21並不會對氮化鎵電晶體10的導通電流產生限制，故仍可有效保留氮化鎵電晶體10的高電流特性。
圖3A為本發明實施例一電晶體元件3的示意圖。在電晶體元件3中，電晶體元件3包括氮化鎵電晶體10、偏壓元件21、壓控電流元件32及電阻Rd。電阻Rd的第一端耦接於電晶體元件1的第一端T1，且電阻Rd的第二端耦接氮化鎵電晶體10的汲極及壓控電流元件32的第一端。
詳細而言，偏壓元件21包括電阻R2。壓控電流元件32包括偏壓電晶體M1。偏壓電晶體M1可為pMOSFET。偏壓電晶體M1的源極耦接氮化鎵電晶體10的汲極，偏壓電晶體M1的閘極耦接電晶體元件3的控制端TC，偏壓電晶體M1的汲極耦接氮化鎵電晶體10的源極。
在一些實施例中，氮化鎵電晶體10可具有較高的操作電壓（例如大約是600V），而電阻Rd可將電晶體元件3第一端所接收的電壓降壓至適合金氧半電晶體操作的電壓（例如大約是30V）。
電阻Rd可依據氮化鎵電晶體10的操作需求而進行偏壓。在一些實施例中，電阻Rd可例如是透過外部電阻或以氮化鎵電晶體10的內部阻抗所實現的。
因此，當偏壓電晶體M1接收低邏輯位準的電壓時，偏壓電晶體M1可被導通，因而提供偏壓電流至偏壓元件21的電阻R2。氮化鎵電晶體10的源極電壓可據此上升，相對應地，氮化鎵電晶體10的閘極與源極之間的電壓差值會被降低。當氮化鎵電晶體10的閘極與源極之間的電壓差值小於等於閥值電壓（例如是-11V）時，氮化鎵電晶體10可據此被截止而斷開其汲極及源極之間的連接。因此，在電晶體元件3接收到低邏輯位準的電壓時，氮化鎵電晶體10可被截止，而使整體的電晶體元件3可操作為一n型電晶體。
圖3B為本發明實施例一電晶體元件3的結構示意圖。圖3B繪示了電晶體元件3一些實施例中的部分剖面結構以及其電連接關係。接下來請共同參考圖3A、3B來理解下方篇幅中關於電晶體元件3的結構說明。
詳細來說，電晶體元件3的結構中可包括基板100、緩衝層101、通道層102、阻障層103、電連接結構33～37及隔絕結構38。氮化鎵電晶體10可由依序堆疊的基板100、緩衝層101、通道層102、阻障層103所形成。阻障層103中還包含第一阻障層1031、第二阻障層1032及第三阻障層1033。電連接結構33～37可設置在阻障層23上，用以提供電性連接。
電連接結構33、35～37可分別為氮化鎵電晶體10的汲極、氮化鎵電晶體10的閘極、氮化鎵電晶體10的源極及電晶體元件3的第二端T2。電連接結構34可由氮化鎵電晶體10的汲極與閘極的通道間取得適當的偏壓並提供至壓控電流元件32的第一端。而電阻Rd即為氮化鎵電晶體10的汲極與閘極之間的內部阻抗。
隔絕結構38設置於電連接結構36、37之間，其深度由阻障層103延伸至通道層102的底部。隔絕結構38可用以隔絕通道層102由電連接結構36至電連接結構37之間的電流。
因此，依據圖3B的結構示意圖，偏壓電晶體M1可依據控制端所接收到的電壓為高邏輯位準或低邏輯位準，來控制氮化鎵電晶體10的源極電壓位準高低。以於電晶體元件3接收到低邏輯位準時提高氮化鎵電晶體10的源極電壓位準，使氮化鎵電晶體10為截止。
簡言之，在電晶體元件3中，透過偏壓元件31接收壓控電流元件32所提供的偏壓電流，使連接於氮化鎵電晶體10的閘極及源極之間的偏壓元件31可抬升氮化鎵電晶體10的源極電壓，進而降低氮化鎵電晶體10的閘極及源極之間的電壓差值，以有效控制氮化鎵電晶體為截止。並且，由於偏壓元件31是由被動元件（也就是電阻）所實現的，偏壓元件31並不會對氮化鎵電晶體10的導通電流產生限制，故仍可有效保留氮化鎵電晶體10的高電流特性。
圖4A為本發明實施例一電晶體元件4的電路示意圖。在電晶體元件4中，電晶體元件4包括氮化鎵電晶體10、偏壓元件41、壓控電流元件22及電阻Rd。電阻Rd耦接於電晶體元件1的第一端T1及氮化鎵電晶體10的汲極之間。
詳細而言，偏壓元件41包括互相串連於氮化鎵電晶體10的源極及電晶體元件4的第二端T2之間的電阻R2及齊納二極體（zener diode）ZD。齊納二極體ZD的陽極與陰極分別耦接於電晶體元件4的第二端T2及電阻R2。壓控電流元件22包括互相串連的電阻R1及偏壓電晶體M1。偏壓電晶體M1可為pMOSFET。電阻R1耦接於電晶體元件4的第一端T1及偏壓電晶體M1的源極之間。偏壓電晶體M1的閘極耦接電晶體元件4的控制端TC，偏壓電晶體M1的汲極耦接氮化鎵電晶體10的源極。
在一些實施例中，氮化鎵電晶體10可具有較高的操作電壓（例如大約是600V），而電阻R1可將電晶體元件4第一端所接收的電壓降壓至適合金氧半電晶體操作的電壓（例如大約是30V）。
電阻Rd可依據氮化鎵電晶體10的操作需求而進行偏壓。在一些實施例中，電阻Rd可例如是透過外部電阻或以氮化鎵電晶體10的內部阻抗所實現的。
因此，當偏壓電晶體M1接收低邏輯位準的電壓時，偏壓電晶體M1可被導通，因而提供偏壓電流至偏壓元件41的電阻R2。氮化鎵電晶體10的源極電壓可據此上升，相對應地，氮化鎵電晶體10的閘極與源極之間的電壓差值會被降低。當氮化鎵電晶體10的閘極與源極之間的電壓差值小於等於閥值電壓（例如是-11V）時，氮化鎵電晶體10可據此被截止而斷開其汲極及源極之間的連接。因此，在電晶體元件4接收到低邏輯位準的電壓時，氮化鎵電晶體10可被截止，而使整體的電晶體元件4可操作為一n型電晶體。
在一些實施例中，當齊納二極體ZD崩潰時，其可於兩端提供穩定的電壓差值，進而可使偏壓電晶體M1導通時，氮化鎵電晶體10的閘極及源極間的電壓差值被穩定地偏壓在小於等於閥值電壓（例如是-11V）下。
圖4B為本發明實施例一電晶體元件4的結構示意圖。圖4B繪示了電晶體元件4一些實施例中的部分剖面結構以及其電連接關係。接下來請共同參考圖4A、4B來理解下方篇幅中關於電晶體元件4的結構說明。
詳細來說，電晶體元件4的結構中可包括基板100、緩衝層101、通道層102、阻障層103、電連接結構43～46及隔絕結構47。氮化鎵電晶體10可由依序堆疊的基板100、緩衝層101、通道層102、阻障層103所形成。阻障層103中還包含第一阻障層1031、第二阻障層1032及第三阻障層1033。電連接結構43～46可設置在阻障層23上，用以提供電性連接。
電連接結構43～46可分別為氮化鎵電晶體10的汲極、氮化鎵電晶體10的閘極、氮化鎵電晶體10的源極及電晶體元件4的第二端T2。而電阻Rd即為電連接結構43與氮化鎵電晶體10之間的阻抗。而偏壓元件41則耦接於電連接結構45、46之間。
隔絕結構47設置於電連接結構45、46之間，其深度由阻障層103延伸至通道層102的底部。隔絕結構47可用以隔絕通道層102由電連接結構45至電連接結構46之間的電流。
因此，依據圖4B的結構示意圖，偏壓電晶體M1可依據控制端所接收到的電壓為高邏輯位準或低邏輯位準，來控制氮化鎵電晶體10的源極電壓位準高低。以於電晶體元件4接收到低邏輯位準時提高氮化鎵電晶體10的源極電壓位準，使氮化鎵電晶體10為截止。
圖5A為本發明實施例一電晶體元件5的電路示意圖。在電晶體元件5中，電晶體元件5包括氮化鎵電晶體10、偏壓元件41、壓控電流元件32及電阻Rd。電阻Rd耦接於電晶體元件1的第一端T1及氮化鎵電晶體10的汲極之間。
詳細而言，偏壓元件41包括互相串連於氮化鎵電晶體10的源極及電晶體元件5的第二端T2之間的電阻R2及齊納二極體（zener diode）ZD。齊納二極體ZD的陽極與陰極分別耦接於電晶體元件5的第二端T2及電阻R2。壓控電流元件32包括偏壓電晶體M1。偏壓電晶體M1可為pMOSFET。偏壓電晶體M1的源極耦氮化鎵電晶體10的汲極，偏壓電晶體M1的閘極耦接電晶體元件5的控制端TC，偏壓電晶體M1的汲極耦接氮化鎵電晶體10的源極。
在一些實施例中，氮化鎵電晶體10可具有較高的操作電壓（例如大約是600V），而電阻Rd可將電晶體元件5第一端所接收的電壓降壓至適合金氧半電晶體操作的電壓（例如大約是30V）。
電阻Rd可依據氮化鎵電晶體10的操作需求而進行偏壓。在一些實施例中，電阻Rd可例如是透過外部電阻或以氮化鎵電晶體10的內部阻抗所實現的。
因此，當偏壓電晶體M1接收低邏輯位準的電壓時，偏壓電晶體M1可被導通，因而提供偏壓電流至偏壓元件41的電阻R2。氮化鎵電晶體10的源極電壓可據此上升，相對應地，氮化鎵電晶體10的閘極與源極之間的電壓差值會被降低。當氮化鎵電晶體10的閘極與源極之間的電壓差值小於等於閥值電壓（例如是-11V）時，氮化鎵電晶體10可據此被截止而斷開其汲極及源極之間的連接。因此，在電晶體元件5接收到低邏輯位準的電壓時，氮化鎵電晶體10可被截止，而使整體的電晶體元件5可操作為一n型電晶體。
在一些實施例中，當齊納二極體ZD崩潰時，其可於兩端提供穩定的電壓差值，進而可使偏壓電晶體M1導通時，氮化鎵電晶體10的閘極及源極間的電壓差值被穩定地偏壓在小於等於閥值電壓（例如是-11V）下。
圖5B為本發明實施例一電晶體元件5的結構示意圖。圖5B繪示了電晶體元件5一些實施例中的部分剖面結構以及其電連接關係。接下來請共同參考圖5A、5B來理解下方篇幅中關於電晶體元件5的結構說明。
詳細來說，電晶體元件5的結構中可包括基板100、緩衝層101、通道層102、阻障層103、電連接結構53～57及隔絕結構58。氮化鎵電晶體10可由依序堆疊的基板100、緩衝層101、通道層102、阻障層103所形成。阻障層103中還包含第一阻障層1031、第二阻障層1032及第三阻障層1033。電連接結構53～57可設置在阻障層23上，用以提供電性連接。
電連接結構53、55～57可分別為氮化鎵電晶體10的汲極、氮化鎵電晶體10的閘極、氮化鎵電晶體10的源極及電晶體元件5的第二端T2。電連接結構54可由氮化鎵電晶體10的汲極與閘極的通道間取得適當的偏壓並提供至壓控電流元件32的第一端。而電阻Rd即為電連接結構53與電連接結構54（即氮化鎵電晶體10的汲極）之間的阻抗。而偏壓元件41則耦接於電連接結構56、57之間。
隔絕結構58設置於電連接結構56、57之間，其深度由阻障層103延伸至通道層102的底部。隔絕結構58可用以隔絕通道層102由電連接結構56至電連接結構57之間的電流。
因此，依據圖5B的結構示意圖，偏壓電晶體M1可依據控制端所接收到的電壓為高邏輯位準或低邏輯位準，來控制氮化鎵電晶體10的源極電壓位準高低。以於電晶體元件5接收到低邏輯位準時提高氮化鎵電晶體10的源極電壓位準，使氮化鎵電晶體10為截止。
另外，本領域具通常知識者當然可依據不同的設計需求來對上述實施方式進行變更。舉例來說，上述實施方式中敘述了將第一導通型態（即n型）的氮化鎵電晶體應用在電晶體元件中的實施方式，但本發明的各種實施例不限於此，第二導通型態（即p型）的氮化鎵電晶體亦可應用於電晶體元件的實施方式中。在另一例來說，上述實施方式中敘述了以壓控電流元件中包含有p型金氧半電晶體，使電晶體元件操作為n型電晶體的實施方式，但本發明的各種實施例不限於此，電晶體元件中的壓控電流元件亦可包含有n型金氧半電晶體。
圖6為本發明實施例一電晶體元件6的示意圖。圖6中的電晶體元件6相似於圖4A中的電晶體元件4，只是在電晶體元件4中的壓控電流元件22在電晶體元件6中被替換為壓控電流元件62。故相同元件沿用相同的符號表示，且相關敘述請參考上方的相關段落，於此不另贅述。
壓控電流元件62包含有串聯於電晶體元件6的第一端T1及氮化鎵電晶體的源極之間的電阻R1及偏壓電晶體M2。偏壓電晶體M2為n型金氧半電晶體（n-type MOSFET）。電阻R1耦接於電晶體元件6的第一端及偏壓電晶體M2的汲極之間。偏壓電晶體M2的源極耦接氮化鎵電鎵體的源極，偏壓電晶體M2的閘極耦接電晶體元件6的控制端TC。
如此一來，當偏壓電晶體M2接收到高邏輯位準的電壓時，偏壓電晶體M2可被導通，因而提供偏壓電流至偏壓元件41的電阻R2及齊納二極體ZD。氮化鎵電晶體10的源極電壓可據此上升，相對應地，氮化鎵電晶體10的閘極與源極之間的電壓差值會被降低。當氮化鎵電晶體10的閘極與源極之間的電壓差值小於等於閥值電壓（例如是-11V）時，氮化鎵電晶體10可據此被截止而斷開其汲極及源極之間的連接。因此，在電晶體元件6接收到高邏輯位準的電壓時，氮化鎵電晶體10可被截止，而使整體的電晶體元件6可操作為一p型電晶體。
圖7為本發明實施例一電晶體元件7的示意圖。圖7中的電晶體元件6相似於圖5A中的電晶體元件5，只是在電晶體元件5中的壓控電流元件32在電晶體元件7中被替換為壓控電流元件72。故相同元件沿用相同的符號表示，且相關敘述請參考上方的相關段落，於此不另贅述。
壓控電流元件72包含有偏壓電晶體M2。偏壓電晶體M2為n型金氧半電晶體（n-type MOSFET）。偏壓電晶體M2的汲極耦接於氮化鎵電晶體10的汲極，偏壓電晶體M2的源極耦接氮化鎵電晶體10的源極，偏壓電晶體M2的閘極耦接電晶體元件6的控制端TC。
如此一來，當偏壓電晶體M2接收到高邏輯位準的電壓時，偏壓電晶體M2可被導通，因而提供偏壓電流至偏壓元件41的電阻R2及齊納二極體ZD。氮化鎵電晶體10的源極電壓可據此上升，相對應地，氮化鎵電晶體10的閘極與源極之間的電壓差值會被降低。當氮化鎵電晶體10的閘極與源極之間的電壓差值小於等於閥值電壓（例如是-11V）時，氮化鎵電晶體10可據此被截止而斷開其汲極及源極之間的連接。因此，在電晶體元件7接收到高邏輯位準的電壓時，氮化鎵電晶體10可被截止，而使整體的電晶體元件7可操作為一p型電晶體。
綜上所述，本發明的電晶體元件透過氮化鎵電晶體、偏壓元件及壓控電流元件的耦接關係，透過空乏型氮化鎵電晶體來實現增強型氮化鎵電晶體的效果，有效依據輸入電壓的位準來調整氮化鎵電晶體的閘極與源極之間的電壓差值，使氮化鎵電晶體可較佳地被截止而斷開其汲極與源極之間的連接。另一方面，由於壓控電流元件與氮化鎵電晶體10是透過並聯連接，因此壓控電流元件並不會限制氮化鎵電晶體的導通電流大小，故可在改善功率消耗的同時，又保留氮化鎵電晶體本身高電流及快速切換的優點。
1～7:電晶體元件
10:氮化鎵電晶體
11、21、41:偏壓元件
12、22、32、62、72:壓控電流元件
23～26、33～37、43～46、53～57:電連接結構
27、38、47、58:隔絕結構
100:基底
101:緩衝層
102:通道層
103:阻障層
1031:第一阻障層
1032:第二阻障層
1033:第三阻障層
M1、M2:偏壓電晶體
R1、R2、Rd:電阻
T1:第一端
T2:第二端
TC:控制端
ZD:齊納二極體
圖1為本發明實施例一電晶體元件的示意圖。 圖2A為本發明實施例一電晶體元件的電路示意圖。 圖2B為本發明實施例一電晶體元件的結構示意圖。 圖3A為本發明實施例一電晶體元件的電路示意圖。 圖3B為本發明實施例一電晶體元件的結構示意圖。 圖4A為本發明實施例一電晶體元件的電路示意圖。 圖4B為本發明實施例一電晶體元件的結構示意圖。 圖5A為本發明實施例一電晶體元件的電路示意圖。 圖5B為本發明實施例一電晶體元件的結構示意圖。 圖6為本發明實施例一電晶體元件的示意圖。 圖7為本發明實施例一電晶體元件的示意圖。
1:電晶體元件
10:氮化鎵電晶體
11:偏壓元件
12:壓控電流元件
T1:第一端
T2:第二端
TC:控制端

Claims (11)

  1. 一種電晶體元件，具有第一端、第二端及控制端，該電晶體元件包括：一氮化鎵(Gallium Nitride)電晶體，具有汲極、源極及閘極，該氮化鎵電晶體的汲極耦接至該電晶體元件的第一端；一偏壓元件，串聯於該氮化鎵電晶體的源極與該電晶體元件的第二端間；以及一壓控電流元件，具有第一端、第二端及第三端，其中所述壓控電流元件的所述第一端耦接該氮化鎵電晶體的汲極，壓控電流元件的所述第二端耦接該氮化鎵電晶體的源極，壓控電流元件的所述第三端耦接至該電晶體元件的控制端，該壓控電流元件用以依據該電晶體元件的控制端的電壓以提供一偏壓電流至該偏壓元件，以控制該氮化鎵電晶體為導通或截止。
  2. 如請求項1所述的電晶體元件，其中該壓控電流元件提供該偏壓電流至該偏壓元件，用以降低該氮化鎵電晶體的閘極與源極之間的電壓差值，進而控制該氮化鎵電晶體為截止。
  3. 如請求項1所述的電晶體元件，其中該氮化鎵電晶體為一空乏型(depletion)氮化鎵電晶體。
  4. 如請求項1所述的電晶體元件，其中當該氮化鎵電晶體的閘極與源極之間的電壓差值小於等於一閥值電壓時，該氮化鎵電晶體為截止。
  5. 如請求項1所述的電晶體元件，其中該壓控電流元件包括一偏壓電晶體，其具有第一端、第二端及控制端，該偏壓電晶體的第一端耦接該氮化鎵電晶體的汲極，該偏壓電晶體的第二端直接耦接該氮化鎵電晶體的源極，該偏壓電晶體的控制端耦接該電晶體元件的控制端，該氮化鎵電晶體的控制端耦接該電晶體元件的第二端。
  6. 如請求項5所述的電晶體元件，其中當該偏壓電晶體為一p型金氧半場效電晶體，且該p型金氧半場效電晶體的源極、汲極及閘極分別為該偏壓電晶體的第一端、第二端及控制端時，該電晶體元件操作為一n型電晶體，其中當該偏壓電晶體為一n型金氧半場效電晶體，且該n型金氧半場效電晶體的汲極、源極及閘極分別為該偏壓電晶體的第一端、第二端及控制端時，該電晶體元件操作為一p型電晶體。
  7. 如請求項5所述的電晶體元件，其中該氮化鎵電晶體包括：一基板；一緩衝層；一通道層；以及一阻障層，其中該氮化鎵電晶體的汲極、源極及閘極是設置於該阻障層上。
  8. 如請求項7所述的電晶體元件，包括： 一第一電連接結構；一第二電連接結構；一第三電連接結構，設置於該第一電連接結構及該第二電連接結構之間；一第四電連接結構，設置於該第三電連接結構對應於該第二電連接結構的另一側，其中該第一電連接結構、該第二電連接結構、該第三電連接結構及該第四電連接結構分別為該氮化鎵電晶體的汲極、該氮化鎵電晶體的源極、該氮化鎵電晶體的閘極及該電晶體元件的第二端。
  9. 如請求項8所述的電晶體元件，其中該壓控電流元件還包括一第一電阻，設置於該電晶體元件的第一端與該偏壓電晶體的第一端間，其中該第一電連接結構及該第三電連接結構之間還具有一第二電阻，其為該氮化鎵電晶體的汲極與閘極之間的內阻，其中該偏壓元件還包括一第三電阻。
  10. 如請求項8所述的電晶體元件，還包括一第五電連接結構，設置於該第一電連接結構與該第三電連接結構之間，其中該第一電連接結構及該第五電連接結構之間還具有一第一電阻，其為該氮化鎵電晶體的汲極與閘極之間的內阻，其中該壓控電流元件耦接於該第五電連接結構，其中該偏壓元件還包括一第二電阻。
  11. 如請求項1所述的電晶體元件，其中該偏壓元件還包括一齊納二極體(zener diode)，具有耦接於該電晶體元件的第二端的陽極及耦接於該氮化鎵電晶體的源極的陰極。
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200924201A (en) * 2007-09-17 2009-06-01 Transphorm Inc Gallium nitride diodes and integrated components
TW201347177A (zh) * 2012-02-23 2013-11-16 Efficient Power Conversion Corp 具有閘極間隔件之增強模式氮化鎵高電子遷移率電晶體元件及其製造方法
US8896369B2 (en) * 2013-03-14 2014-11-25 Panasonic Coporation Switching device
TW201629665A (zh) * 2014-09-16 2016-08-16 納維達斯半導體公司 用於氮化鎵電路負載之氮化鎵電路驅動器
US10038404B1 (en) * 2017-06-22 2018-07-31 Infineon Technologies Ag Adaptive biasing control for radio frequency power amplifiers
US20180294813A1 (en) * 2017-04-11 2018-10-11 Infineon Technologies Austria Ag Dynamic biasing circuitry for level-shifter circuitry
US20190067984A1 (en) * 2017-08-24 2019-02-28 Semiconductor Components Industries, Llc Switching converter for reducing current consumption in sleep mode
TW201929224A (zh) * 2017-12-25 2019-07-16 新唐科技股份有限公司 氮化物半導體元件
WO2019145803A1 (ja) * 2018-01-24 2019-08-01 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
TW202044737A (zh) * 2019-05-21 2020-12-01 莊陳英 切換式電源供應電路及其中之疊接電晶體電路
TW202125821A (zh) * 2019-12-20 2021-07-01 國家中山科學研究院 含鋁氮化物電晶體結構
TW202130105A (zh) * 2020-01-22 2021-08-01 台達電子工業股份有限公司 閘極驅動電路以及電力電路

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200924201A (en) * 2007-09-17 2009-06-01 Transphorm Inc Gallium nitride diodes and integrated components
TW201347177A (zh) * 2012-02-23 2013-11-16 Efficient Power Conversion Corp 具有閘極間隔件之增強模式氮化鎵高電子遷移率電晶體元件及其製造方法
US8896369B2 (en) * 2013-03-14 2014-11-25 Panasonic Coporation Switching device
TW201944191A (zh) * 2014-09-16 2019-11-16 美商納維達斯半導體公司 功率轉換電子電路及功率轉換電子組件
TW201629665A (zh) * 2014-09-16 2016-08-16 納維達斯半導體公司 用於氮化鎵電路負載之氮化鎵電路驅動器
US20180294813A1 (en) * 2017-04-11 2018-10-11 Infineon Technologies Austria Ag Dynamic biasing circuitry for level-shifter circuitry
US10038404B1 (en) * 2017-06-22 2018-07-31 Infineon Technologies Ag Adaptive biasing control for radio frequency power amplifiers
US20190067984A1 (en) * 2017-08-24 2019-02-28 Semiconductor Components Industries, Llc Switching converter for reducing current consumption in sleep mode
TW201929224A (zh) * 2017-12-25 2019-07-16 新唐科技股份有限公司 氮化物半導體元件
WO2019145803A1 (ja) * 2018-01-24 2019-08-01 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US20200401170A1 (en) * 2018-01-24 2020-12-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
TW202044737A (zh) * 2019-05-21 2020-12-01 莊陳英 切換式電源供應電路及其中之疊接電晶體電路
TW202125821A (zh) * 2019-12-20 2021-07-01 國家中山科學研究院 含鋁氮化物電晶體結構
TW202130105A (zh) * 2020-01-22 2021-08-01 台達電子工業股份有限公司 閘極驅動電路以及電力電路

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